KR20140029952A - 메모리 장치 및 집적회로 - Google Patents

메모리 장치 및 집적회로 Download PDF

Info

Publication number
KR20140029952A
KR20140029952A KR1020120096586A KR20120096586A KR20140029952A KR 20140029952 A KR20140029952 A KR 20140029952A KR 1020120096586 A KR1020120096586 A KR 1020120096586A KR 20120096586 A KR20120096586 A KR 20120096586A KR 20140029952 A KR20140029952 A KR 20140029952A
Authority
KR
South Korea
Prior art keywords
voltage
boot
signal
sensing
power sources
Prior art date
Application number
KR1020120096586A
Other languages
English (en)
Inventor
김연욱
임희준
황정태
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020120096586A priority Critical patent/KR20140029952A/ko
Priority to US13/719,519 priority patent/US20140068321A1/en
Priority to TW102122034A priority patent/TW201409471A/zh
Priority to CN201310279222.7A priority patent/CN103680619A/zh
Publication of KR20140029952A publication Critical patent/KR20140029952A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/16—Error detection or correction of the data by redundancy in hardware
    • G06F11/20—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements
    • G06F11/2053—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements where persistent mass storage functionality or persistent mass storage control functionality is redundant
    • G06F11/2094—Redundant storage or storage space
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/20—Initialising; Data preset; Chip identification
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/32—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/785—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes
    • G11C29/789—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes using non-volatile cells or latches

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Quality & Reliability (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Read Only Memory (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

메모리 장치는, 다수의 전원을 사용해 동작하며, 부트업 신호에 응답해 저장된 리페어 정보를 출력하는 비휘발성 메모리; 상기 비휘발성 메모리로부터 출력되는 리페어 정보를 저장하기 위한 다수의 레지스터; 상기 다수의 레지스터 중 자신에 대응하는 레지스터들에 저장된 리페어 정보를 이용해 노멀 셀을 리던던시 셀로 대체하는 다수의 메모리 뱅크; 및 상기 다수의 전원의 레벨 안정화시에 상기 부트업 신호를 활성화하는 부트업 제어회로를 포함한다.

Description

메모리 장치 및 집적회로 {MEMORY DEVICE AND INTEGERATED CIRCUIT}
본 발명은 집적회로 및 메모리 장치에 관한 것으로, 더욱 상세하게는 비휘발성 메모리로부터 레지스터들로 데이터가 전송되는 부트업 동작의 시점을 결정하는 기술에 관한 것이다.
도 1은 종래의 메모리장치에서의 리페어 동작을 설명하기 위한 도면이다.
도 1을 참조하면, 메모리장치는 다수의 메모리 셀을 포함하는 셀어레이(110)와, 로우 어드레스(R_ADD)에 의해 선택된 워드라인(word line)을 활성화하기 위한 로우 회로(120), 컬럼 어드레스(C_ADD)에 의해 선택된 비트라인(bit line)의 데이터를 억세스(리드 또는 라이트)하기 위한 컬럼 회로(130)를 포함한다.
로우 퓨즈 회로(140)는 셀어레이(110) 내에서 결함이 있는 메모리 셀에 대응하는 로우 어드레스를 리페어 로우 어드레스(REPAIR_R_ADD)로 저장한다. 로우 비교부(150)는 로우 퓨즈 회로(140)에 저장된 리페어 로우 어드레스(REPAIR_R_ADD)와 메모리장치 외부로부터 입력된 로우 어드레스(R_ADD)를 비교한다. 만약, 리페어 로우 어드레스(REPAIR_R_ADD)와 로우 어드레스(R_ADD)가 일치하면, 로우 비교부(150)는 로우 회로(120)가 로우 어드레스(R_ADD)에 의해 지정되는 워드라인을 대신해 리던던시(redundancy) 워드라인을 활성화하도록 제어한다.
컬럼 퓨즈 회로(160)는 셀어레이 내(110)에서 결함이 있는 메모리 셀에 대응하는 컬럼 어드레스를 리페어 컬럼 어드레스(REPAIR_C_ADD)로 저장한다. 컬럼 비교부(170)는 컬럼 퓨즈 회로(160)에 저장된 리페어 컬럼 어드레스(REPAIR_C_ADD)와 메모리장치 외부로부터 입력된 컬럼 어드레스(C_ADD)를 비교한다. 만약, 리페어 컬럼 어드레스(REPAIR_C_ADD)와 컬럼 어드레스(C_ADD)가 일치하면, 컬럼 비교부(170)는 컬럼 회로(130)가 컬럼 어드레스(C_ADD)에 의해 지정되는 비트라인을 대신해 리던던시 비트라인에 억세스하도록 제어한다.
종래의 퓨즈 회로들(140, 160)에는 주로 레이저 퓨즈(laser fuse)가 사용된다. 레이저 퓨즈는 퓨즈의 컷팅 여부에 따라 '하이' 또는 '로우'의 데이터를 저장한다. 레이저 퓨즈의 프로그래밍은 웨이퍼 상태에서는 가능하지만, 웨이퍼가 패키지 내부에 실장된 이후에는 퓨즈를 프로그래밍하는 것이 불가능하다. 또한, 레이저 퓨즈는 피치(pitch)의 한계로 인해 작은 면적으로 설계하는 것이 불가능하다.
이러한 단점을 극복하기 위하여, 미국 등록특허 US 6904751, 6777757, 6667902, 7173851, 7269047에 개시된 것과 같은 이-퓨즈 어레이 회로, NAND 플래쉬 메모리, NOR 플래쉬 메모리, EPROM(Erasable Programmable Read Only Memory), EEPROM(Electrically Erasable Programmable Read Only Memory), FRAM(Ferroelectric RAM), MRAM(Magnetoresistive RAM)와 같은 비휘발성 메모리(Non Volatile Memory) 중 하나를 메모리 장치 내부에 포함시키고, 비휘발성 메모리 내부에 리페어 정보를 저장시켜 사용하고 있다.
도 2는 메모리 장치에서 리페어 정보를 저장하기 위해 비휘발성 메모리가 사용되는 것을 도시한 도면이다.
도 2를 참조하면, 메모리 장치는 다수의 메모리 뱅크(BK0~BK3), 각각의 메모리 뱅크(BK0~BK3)마다 구비되어 리페어 정보를 저장하기 위한 레지스터들(210_0~210_3), 및 비휘발성 메모리(201)를 포함한다.
비휘발성 메모리(201)는 퓨즈 회로들(140, 160)을 대체한 것이다. 여기에는 모든 뱅크(BK0~BK3)에 대응하는 리페어 정보, 즉 리페어 어드레스, 가 저장된다. 비휘발성 메모리는 이-퓨즈 어레이 회로, NAND 플래쉬 메모리, NOR 플래쉬 메모리, EPROM, EEPROM, FRAM, MRAM 중 어느 하나일 수 있다.
각각의 뱅크(BK0~BK3)마다 구비되는 레지스터들(210_0~210_3)은 자신에 대응하는 메모리 뱅크의 리페어 정보를 저장한다. 레지스터들(210_0)은 메모리 뱅크(BK0)의 리페어 정보를 저장하고, 레지스터들(210_2)은 메모리 뱅크(BK2)의 리페어 정보를 저장한다. 레지스터들(210_0~210_3)은 래치 회로들을 포함하여 구성되며, 전원이 공급되어 있는 동안에만 리페어 정보를 저장하는 것이 가능하다. 레지스터들(210_0~210_3)에 저장될 리페어 정보는 비휘발성 메모리(201)로부터 전달받는다. 비휘발성 메모리(201)는 부트업 신호(BOOTEN)의 활성화 시점부터 저장된 리페어 정보를 레지스터들(210_0~210_3)로 전송한다.
비휘발성 메모리(201)는 어레이 형태로 구성되므로, 내부에 저장된 데이터를 호출하기 위해서는 일정 시간이 소요된다. 즉각적인 데이터의 호출이 불가능하기 때문에, 비휘발성 메모리(201)에 저장된 데이터를 바로 이용하여 리페어 동작을 수행하는 것은 불가능하다. 따라서, 비휘발성 메모리(201)에 저장된 리페어 정보는 레지스터들(210_0~210_3)로 전송되어 저장되고, 레지스터들(210_0~210_3)에 저장된 데이터가 메모리 뱅크들(BK0~BK3)의 리페어 동작에 이용된다. 비휘발성 메모리(201)에 저장된 리페어 정보가 레지스터들(210_0~210_3)로 전송되는 과정을 부트업(bootup)이라 하는데, 부트업 동작이 완료되어야지만 메모리 장치는 불량 셀을 리페어하고 정상적인 동작을 시작할 수 있다.
이상에서 살펴본 바와 같이, 비휘발성 메모리(201)를 이용하여 리페어 정보를 저장하는 메모리 장치에서, 부트업 동작은 메모리 장치의 노멀 동작(예, 리드 라이트 동작) 이전에 반드시 수행되어야 한다. 종래에는 메모리 장치로 인가되는 초기화 신호(예, 리셋 신호)의 활성화에 응답해 부트업 동작이 시작되도록 하는 방법들이 사용되었는데, 메모리 장치가 적용되는 어플리케이션에 따라 초기화 신호를 사용하지 않는 경우도 있으며 초기화 신호의 활성화 시점 이전에도 부트업 동작이 가능한 구간이 존재할 수 있다. 따라서, 가능한 한 최대한 이른(early) 시간에 부트업 동작이 시작되도록 하는 제어하는 기술이 요구된다.
본 발명은 메모리 장치 또는 메모리 장치 이외의 집적회로에서 부트업 동작이 가능한 가장 이른 시간을 찾아, 최대한 이른 시간에 부트업 동작이 완료되도록 하고자 하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명에 따른 메모리 장치의 일실시예는, 다수의 전원을 사용해 동작하며, 부트업 신호에 응답해 저장된 리페어 정보를 출력하는 비휘발성 메모리; 상기 비휘발성 메모리로부터 출력되는 리페어 정보를 저장하기 위한 다수의 레지스터; 상기 다수의 레지스터 중 자신에 대응하는 레지스터들에 저장된 리페어 정보를 이용해 노멀 셀을 리던던시 셀로 대체하는 다수의 메모리 뱅크; 및 상기 다수의 전원의 레벨 안정화시에 상기 부트업 신호를 활성화하는 부트업 제어회로를 포함할 수 있다.
또한, 본 발명의 일실시예에 따른 집적회로는, 다수의 전원을 사용해 동작하며, 부트업 신호에 응답해 저장된 데이터를 출력하는 비휘발성 메모리; 상기 비휘발성 메모리로부터 출력되는 데이터를 저장하기 위한 다수의 레지스터; 상기 다수의 레지스터 중 자신에 대응하는 레지스터들에 저장된 데이터를 이용해 동작하는 다수의 내부회로; 및 상기 다수의 전원의 레벨 안정화시에 상기 부트업 신호를 활성화하는 부트업 제어회로를 포함할 수 있다.
본 발명에 따르면, 비휘발성 메모리에서 사용되는 전원들이 안정화되었는지가 확인되고, 전원들이 안정화된 이후에 곧바로 부트업 동작이 시작된다. 따라서, 안정적인 부트업 동작이 가능한 가장 이른 시점에 부트업 동작이 시작될 수 있다는 장점이 있다.
도 1은 종래의 메모리장치에서의 리페어 동작을 설명하기 위한 도면.
도 2는 메모리 장치에서 리페어 정보를 저장하기 위해 비휘발성 메모리가 사용되는 것을 도시한 도면.
도 3은 본 발명의 일실시예에 따른 메모리 장치의 구성도.
도 4는 도 3의 부트업 제어회로(320)의 일실시예 구성도.
도 5는 도 4의 클램프부(410)의 일실시예 구성도.
도 6은 도 4의 전압 감지부(421)의 일실시예 구성도.
도 7은 도 4의 전압 감지부(422)의 일실시예 구성도.
도 8은 도 4의 전압 감지부(423)의 일실시예 구성도.
도 9는 도 3의 부트업 제어회로(320)의 다른 실시예 구성도.
도 10은 본 발명의 일실시예에 따른 집적회로의 구성도.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3은 본 발명의 일실시예에 따른 메모리 장치의 구성도이다.
도 3을 참조하면, 메모리 장치는, 비휘발성 메모리(301), 다수의 레지스터(310_0~310_3), 다수의 메모리 뱅크(BK0~BK3), 부트업 제어회로(320), 및 전압 생성 회로들(331~333)을 포함한다.
메모리 장치 외부로부터 입력되는 전압들에는 대략 1.2~2.0V 정도의 레벨을 가지는 전원전압(VDD)과 접지전압(VSS)이 있다. 그런데, 비휘발성 메모리(301)의 동작을 위해서는 이보다 다양한 레벨의 전압들을 필요로 한다. 예를 들어, 비휘발성 메모리(301)가 이-퓨즈 어레이 회로인 경우에는 이-퓨즈를 프로그램하기 위해서는 가장 높은 전압과 가장 낮은 전압의 레벨 차이가 6V 정도는 확보되어야 하며, 비휘발성 메모리(301)가 플래쉬 메모리인 경우에는 프로그램 및 리드 동작을 위해서는 가장 높은 전압과 가장 낮은 전압의 레벨 차이가 15~20V 정도 확보되어야 한다. 따라서, 비휘발성 메모리(301)는 메모리 장치 외부로부터 입력된 전압들(VDD, VSS) 이외에 메모리 장치 내부의 전압생성 회로들(331~333)에서 생성된 전압들(VPP, VBB, VDIV)도 사용한다.
전압생성 회로들(331~333)은 메모리 장치 외부에서 입력된 전원전압(VDD)과 접지전압(VSS)을 이용하여 비휘발성 메모리(301)에서 사용될 전압들(VPP, VBB, VDIV)을 생성한다. 전압생성 회로(331)는 전원전압(VDD)을 펌핑하여 전원전압(VDD)보다 높은 레벨을 갖는 고전압(VPP)을 생성한다. 전압생성 회로(332)는 접지전압(VSS)을 펌핑하여 접지전압(VSS)보다 낮은 레벨을 갖는 음(negative)전압(VBB)을 생성한다. 또한, 전압생성 회로(333)는 전원전압(VDD)과 접지전압(VSS)을 이용한 전압분배를 통해 전원전압(VDD)과 접지전압(VSS) 사이의 레벨을 갖는 분배전압(VDIV)을 생성한다. 본 실시예에서는 비휘발성 메모리(301)가 메모리 장치 외부에서 입력된 전압들(VDD, VSS) 이외에 내부에서 생성된 3개의 전압들(VPP, VBB, VDIV)을 이용하는 것을 예시하였으나, 비휘발성 메모리(301)의 종류 및 설계에 따라 비휘발성 메모리(301)가 사용하는 전압들의 개수 및 종류가 달라질 수 있음은 당연하다.
비휘발성 메모리(301)에는 뱅크들(BK0~BK3)에 대응하는 리페어 정보, 즉 리페어 어드레스,가 저장된다. 비휘발성 메모리(301)는 이-퓨즈 어레이 회로, NAND 플래쉬 메모리, NOR 플래쉬 메모리, EPROM, EEPROM, FRAM, MRAM 중 어느 하나일 수 있다. 비휘발성 메모리는(301) 전원들(VDD, VSS, VPP, VBB, VDIV)을 이용하여 동작한다. 비휘발성 메모리(301)는 부트업 신호(BOOTEN)의 활성화에 응답해 저장된 리페어 정보를 레지스터들(310_0~310_3)로 전송하기 시작한다. 즉, 비휘발성 메모리(301)는 부트업 신호(BOOTEN)의 활성화에 응답해 부트업 동작을 시작한다.
다수의 레지스터들(310_0~310_3)은 자신에 대응하는 메모리 뱅크(BK0~BK3)의 리페어 정보를 저장한다. 리페어 정보는 부트업 동작시에 비휘발성 메모리(301)로부터 레지스터들(310_0~310_3)로 전달되어 레지스터들에 저장된다. 레지스터들(310_0~310_3)은 래치 회로들을 포함하여 구성되며, 메모리 장치에 전원이 공급되는 동안에만 저장된 정보를 유지한다.
메모리 뱅크들(BK0~BK3)은 레지스터들(310_0~310_3)에 저장된 리페어 정보를 이용하여 불량 셀을 리던던시 셀로 대체하는 리페어 동작을 수행한다. 메모리 뱅크(BK0)는 레지스터들(310_0)에 저장된 리페어 정보를 이용하며, 메모리 뱅크(BK2)는 레지스터들(310_2)에 저장된 리페어 정보를 이용한다.
부트업 제어회로(320)는 비휘발성 메모리(301)에서 사용되는 전원들(VDD, VPP, VBB, VDIV)의 레벨 안정화시에 부트업 신호(BOOTEN)를 활성화한다. 비휘발성 메모리(301)는 메모리 장치가 턴온된 이후에 최대한 빨리 부트업 동작을 시작하는 것이 좋다. 부트업 동작이 완료되어야지만 메모리 장치가 정상적인 동작을 수행하는 것이 가능해지기 때문이다. 비휘발성 메모리(301)가 정상적으로 동작하기 위해서는 최소한 비휘발성 메모리(301)에서 사용되는 전원들(VDD, VPP, VBB, VDIV)의 레벨이 안정화되어야 한다. 아직 전원들(VDD, VPP, VBB, VDIV)이 안정화되지도 않는다면 비휘발성 메모리(301)의 안정적인 부트업 동작 자체가 불가능하기 때문이다. 부트업 제어회로(320)는 비휘발성 메모리(301)에서 사용되는 전원들(VDD, VPP, VBB, VDIV)이 레벨이 안정화되는 시점을 파악하고, 안정화시점 이후에 비휘발성 메모리(301)의 부트업 동작이 시작되도록 제어함으로써, 안정적인 동작이 가능한 가장 이른 시간에 부트업 동작이 수행될 수 있도록 한다. 또한, 메모리 장치 외부로부터 입력되는 제어신호를 이용하지 않고 내부적으로 부트업 신호를 생성하므로, 별도의 제어신호를 필요로 하지 않는다.
도 4는 도 3의 부트업 제어회로(320)의 일실시예 구성도이다.
도 4에서는 비휘발성 메모리(301)에서 사용되는 전원들(VDD, VPP, VBB, VDIV)의 레벨을 감지하여 부트업 신호(BOOTEN)를 생성하는 실시예에 대해 알아보기로 한다. 참고로, 접지전압(VSS)은 0V의 기준이 되는 전압으로 안정화라는 것이 필요없는 전압이므로 부트업 제어회로(320)가 접지전압(VSS)의 레벨을 감지하지는 않는다.
도 4를 참조하면, 부트업 제어회로(320)는 클램프부(410), 전압 감지부들(421~424), 지연부들(431~434), 및 신호 생성부(440)를 포함한다.
클램프부(410)는 부트업 제어회로(320)로 입력된 전원들(VDD, VPP, VBB, VDIV)을 전압 감지부들(421~424)로 전달하는 역할을 수행한다. 클램프부(410)는 전원들(VDD, VPP, VBB, VDIV) 중 하나의 전원의 레벨에 응답하여 전원들(VDD, VPP, VBB, VDIV)을 전압 감지부들(421~424)로 전달한다. 여기서 하나의 전원은 전원들(VDD, VPP, VBB, VDIV) 중 안정화가 가장 늦게 되는 전원인 것이 바람직하다. 클램프부(410)의 상세한 구성에 대해서는 도 5와 함께 더욱 자세히 알아보기로 한다. 클램프부(410)는 전원들(VDD, VPP, VBB, VDIV) 중 안정화가 가장 늦게 되는 전압이 어느 정도 이상의 레벨이 된 이후에 전압 감지부들(421~424)이 동작을 시작하게 한다.
전압 감지부들(421~424)은 클램프부(410)로부터 전달받은 전원들의 레벨이 목표 전압에 도달하면 활성화되는 다수의 감지신호(DET_VDD, DET_VPP, DET_VBB, DET_VDIV)를 생성한다. 목표 전압은 정상 상태(steady state)에서의 전원들(VDD, VPP, VBB, VDIV)의 레벨보다 약간 낮게 설정될 수 있다. 예를 들어, 고전압(VPP)의 정상상태 전압 레벨이 4V인 경우에 전압 감지부(422)는 고전압(VPP)의 레벨이 3.5V에 도달하면 감지신호(DET_VPP)를 활성화할 수 있다. 또한, 예를 들어, 음전압(VBB)의 정상상태 전압 레벨이 -2V인 경우에 전압 감지부(423)는 음전압(VBB)의 레벨이 -1.8V에 도달하면 감지신호(DET_VBB)를 활성화할 수 있다. 전압 감지부들(421~424)의 구성에 대해서는 도 6 내지 도 8과 함께 더욱 자세히 알아보기로 한다.
지연부들(431~434)은 감지신호들(DET_VDD, DET_VPP, DET_VBB, DET_VDIV)을 지연시켜 신호 생성부(440)로 전달한다. 지연부들(431~434)은 감지신호들(DET_VDD, DET_VPP, DET_VBB, DET_VDIV)이 활성화된 이후에 일정한 안정화 시간을 주기 위해 구비된다.
신호 생성부(440)는 지연부들(431~434)에 의해 지연된 감지신호들(DET_VDD_D, DET_VPP_D, DET_VBB_D, DET_VDIV_D)이 모두 활성화되면 부트업 신호(BOOTEN)를 활성화한다. 지연된 감지신호들(DET_VDD_D, DET_VPP_D, DET_VBB_D, DET_VDIV_D)이 모두 활성화되었다는 것은 전원들(VDD, VPP, VBB, VDIV)의 레벨이 모두 안정화되었다는 것을 의미하므로, 이 시점부터 비휘발성 메모리(301)의 안정적인 부트업 동작이 가능해진다. 신호 생성부(440)는 도면과 같이 지연된 감지신호들(DET_VDD_D, DET_VPP_D, DET_VBB_D, DET_VDIV_D)을 입력받고 부트업 신호(BOOTEN)를 출력하는 앤드게이트로 구성될 수 있다.
클램프부(410)와 지연부들(431~434)은 전원들(VDD, VPP, VBB, VDIV)의 안정화를 확인하는 과정에서 시간 마진을 확보하기 위해 구비되는 구성이다. 그러므로, 클램프부(410)와 지연부들(431~434)은 부트업 제어회로(320)에서 생략될 수 있다. 즉, 전원들(VDD, VPP, VBB, VDIV)이 클램프부(410)를 통하지 않고 전압 감지부들(421~424)에 직접 입력될 수 있으며, 감지신호들((DET_VDD, DET_VPP, DET_VBB, DET_VDIV)이 지연부들(431~434)을 통하지 않고 신호 생성부(440)에 직접 입력될 수 있다.
도 5는 도 4의 클램프부(410)의 일실시예 구성도이다.
도 5에 도시된 바와 같이, 클램프부(410)는 고전압(VPP)에 응답해 전압들(VDD, VPP, VBB, VDIV)을 전압 감지부들(421~424)로 전달하는 NMOS 트랜지스터들(N1~N4)을 포함하여 구성될 수 있다. 고전압(VPP)은 다른 전압들에 비해 늦게 안정화될 가능성이 높으므로 NMOS 트랜지스터들(N1~N4)이 고전압(VPP)에 응답해 전압들(VDD, VPP, VBB, VDIV)을 전달하도록 구성되었다. 결국, NMOS 트랜지스터들(N1~N4)은 고전압(VPP)이 일정 레벨 이상 높아진 이후에 턴온되어 전압들(VDD, VPP, VBB, VDIV)을 전압 감지부들(421~424)로 전달한다.
클램프부(410)는 도 5와 다르게 음전압(VBB)에 응답해 전압들을 전압 감지부들(421~424)로 전달하는 PMOS 트랜지스터들을 포함하여 구성될 수도 있다. 음전압(VBB) 역시 고전압(VPP)과 마찬가지로 다른 전압들에 비해 늦게 안정화될 가능성이 높기 때문이다.
도 6은 도 4의 전압 감지부(421)의 일실시예 구성도이다.
도 6을 참조하면, 전압 감지부(421)는 NMOS 트랜지스터들(603, 605), PMOS 트랜지스터(604), 저항들(601, 602) 및 인버터들(606, 607)을 포함한다. 전압 감지부(421)는 전원전압(VDD)을 이용해 전원전압(VDD)의 레벨을 감지하는 회로로, 이러한 회로는 파워업(power up) 회로라고도 잘 알려져 있다.
그 동작을 살펴보면, 전원전압(VDD)의 레벨이 낮은 경우에는 NMOS 트랜지스터(603)가 오프되므로, A노드의 전압 레벨이 높아져 NMOS 트랜지스터(605)가 턴온되고, 그 결과 B노드의 전압 레벨이 낮아지고, 감지신호(DET_VDD)가 '로우'로 비활성화된다. 그러나, 전원전압(VDD)의 레벨이 일정 레벨이상 높아지면 NMOS 트랜지스터(603)가 턴온되고, A노드의 전압 레벨이 낮아져 NMOS 트랜지스터(605)가 오프되고, 그 결과 B노드의 전압 레벨이 높아지고, 감지신호(DET_VDD)가 '하이'로 활성화된다.
도 7은 도 4의 전압 감지부(422)의 일실시예 구성도이다.
도 7을 참조하면, 전압 감지부(422)는 저항들(701, 702, 705, 711), NMOS 트랜지스터들(703, 704, 709, 710), PMOS 트랜지스터들(706, 707, 708), 및 인버터들(712, 713)을 포함한다.
고전압(VPP)의 레벨이 낮은 경우에는 NMOS 트랜지스터들(703, 704)이 오프되고, C노드의 전압 레벨이 높아져 NMOS 트랜지스터들(709, 710)이 턴온되고, 그 결과 D노드의 전압 레벨이 낮아지고, 감지신호(DET_VPP)가 '로우'로 비활성화된다. 고전압(VPP)의 레벨이 충분히 높아진 경우에는 NMOS 트랜지스터들(703, 704)이 턴온되고, C노드의 전압 레벨이 낮아져 NMOS 트랜지스터들(709, 710)이 오프되고, 그 결과 D노드의 전압 레벨이 높아지고, 감지신호(DET_VPP)가 '하이'로 활성화된다.
전압 감지부(424)도 도 6 또는 도 7의 전압 감지부(422)와 동일하게 구성될 수 있다. 단지, 전압 감지부(424)가 감지하는 분배전압(VDIV)의 레벨에 맞게 트랜지스터들 및 저항들의 파라매터를 변경해 설계하면 된다.
도 8은 도 4의 전압 감지부(423)의 일실시예 구성도이다.
도 8을 참조하면, 전압 감지부(423)는 PMOS 트랜지스터들(801, 802), 및 인버터(803)를 포함한다.
음전압(VBB)의 절대값이 작은 경우(즉, 음전압의 레벨이 높은 경우)에는 PMOS 트랜지스터(802)의 저항값이 커지므로, E노드의 전압이 높아지고, 결국 감지신호(DET_VBB)가 로우로 출력된다. 음전압(VBB)의 절대값이 큰 경우(즉, 음전압의 레벨이 낮은 경우)에는 PMOS 트랜지스터(802)의 저항값이 작아지므로, E노드의 전압이 낮아지고, 결국 감지신호(DET_VBB)가 '하이'로 출력된다.
도 6 내지 도 8에서는 전압 감지부들(421~424)의 구성에 대해 알아보았는데, 도 6 내지 도 8에 도시된 회로 이외에도 전압의 레벨을 감지하는 다양한 형태의 회로들이 전압 감지부들(421~424)로 사용될 수 있음은 당연하다.
도 9는 도 3의 부트업 제어회로(320)의 다른 실시예 구성도이다.
도 9에서는 비휘발성 메모리에서 사용되는 전원들(VDD, VPP, VBB, VDIV) 중 하나의 전원(VPP)의 레벨만을 감지하여 부트업 신호(BOOTEN)를 생성하는 실시예에 대해 알아보기로 한다. 전원들(VDD, VPP, VBB, VDIV) 중 가장 늦게 안정화될 확률이 높은 전원(VPP)이 안정화되었다면, 다른 전원들(VDD, VBB, VDIV)도 다 안정화되었다고 가정할 수 있으므로, 도 9와 같은 실시예가 가능하다.
도 9를 참조하면, 부트업 제어회로(320)는 클램프부(410), 전압 감지부(422), 및 지연부(432)를 포함한다. 클램프부(410)는 도 5의 NMOS 트랜지스터(N2)만을 포함하도록 설계될 수 있으며, 전압 감지부(422)는 도 7과 동일하게 설계될 수 있다. 도 9의 실시예에서는 하나의 감지신호만(DET_VPP)이 생성되고, 감지신호(DET_VPP) 자체가 부트업 신호(BOOTEN)가 되므로, 도 4와 같은 신호 생성부(440)를 포함하지 않는다.
도 9의 실시예에서도 도 4의 실시예에서와 마찬가지로, 클램프부(410)와 지연부(432)가 생략될 수 있다.
도 9의 실시예에서는 전원들(VDD, VPP, VBB, VDIV) 중 고전압(VPP)의 레벨을 감지하여 부트업 신호(BOOTEN)를 생성하는 것을 예시하였으나, 전원들(VDD, VPP, VBB, VDIV) 중 음전압(VBB)의 레벨을 감지하여 부트업 신호(BOOTEN)를 생성하는 실시예도 가능함은 당연하다. 음전압(VBB) 역시 전원들(VDD, VPP, VBB, VDIV) 중에 늦게 안정화되는 전압에 해당되기 때문이다. 또한, 도 4의 실시예에서는 4개의 전압(VDD, VPP, VBB, VDIV)의 레벨을 감지해 부트업 신호(BOOTEN)를 생성하는 것을 예시하였고, 도 9의 실시예에서는 1개의 전압(VPP)의 레벨을 감지해 부트업 신호(BOOTEN)를 생성하는 것을 예시하였으나, 2개 또는 3개의 전압의 레벨을 감지해 부트업 신호(BOOTEN)를 생성할 수도 있음은 당연하다.
도 10은 본 발명의 일실시예에 따른 집적회로의 구성도이다.
도 10에 도시된 바와 같이, 본 발명은 메모리 장치뿐만이 아니라 모든 종류의 집적회로에도 적용될 수 있다. 도 10을 참조하면, 집적회로는, 비휘발성 메모리(301), 다수의 레지스터(310_0~310_3), 다수의 내부회로(1010_0~1010_3), 부트업 제어회로(320), 및 전압 생성 회로들(331~333)을 포함한다.
비휘발성 메모리(301)는 다수의 전원(VDD, VSS, VPP, VBB, VDIV)을 사용해 동작하며, 부트업 신호(BOOTEN)에 응답해 저장된 데이터를 출력한다. 비휘발성 메모리(301)는 다수의 내부회로(1010_0~1010_3)의 동작에 필요한 정보(예, 각종 설정 또는 튜닝 정보)를 저장하며, 부트업 동작시에 저장된 정보를 레지스터들(310_0~310_3)로 전달한다.
내부회로들(1010_0~1010_3)은 집적회로 내부에 있는 회로들 중 비휘발성 메모리(301)로부터 레지스터들(310_0~310_3)로 전달된 정보를 이용하여 동작하는 회로들이다. 내부회로(1010_0)가 전압 생성 회로인 경우에 내부회로(1010_0)는 레지스터들(310_0)에 정보를 이용해 자신이 생성하는 전압의 레벨을 조절할 수 있다. 또한, 내부회로(1010_1)가 지연회로라면 내부회로(1010_1)는 레지스터들(310_1)에 저장된 정보를 이용해 자신의 지연값을 조절할 수 있다. 또한, 내부회로(1010_2)가 집적회로의 동작 모드를 설정하는 회로라면 내부회로(1010_2)는 레지스터들(310_2)에 저장된 모드 정보를 이용해 집적회로의 동작 모드를 설정할 수 있다. 이와 같이, 내부회로들(1010_0~1010_3)은 집적회로 내부에서 비휘발성 메모리(301)에 저장된 정보를 이용해 동작하는 그 어떤 회로도 될 수 있다.
도 10의 실시예는 본 발명이 메모리 장치가 아닌 일반적인 집적회로에 적용된 예를 도시하였을 뿐, 부트업 시점을 정하는 것과 관련된 내용은 도 3 내지 도 9에서 설명한 것과 동일하므로, 여기서는 이에 대한 더 이상의 설명을 생략하기로 한다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.
301: 비휘발성 메모리 310_0~310_3: 레지스터들
BK0~BK3: 메모리 뱅크들 320: 부트업 제어회로
311~333: 전압 생성 회로들

Claims (18)

  1. 다수의 전원을 사용해 동작하며, 부트업 신호에 응답해 저장된 리페어 정보를 출력하는 비휘발성 메모리;
    상기 비휘발성 메모리로부터 출력되는 리페어 정보를 저장하기 위한 다수의 레지스터;
    상기 다수의 레지스터 중 자신에 대응하는 레지스터들에 저장된 리페어 정보를 이용해 노멀 셀을 리던던시 셀로 대체하는 다수의 메모리 뱅크; 및
    상기 다수의 전원의 레벨 안정화시에 상기 부트업 신호를 활성화하는 부트업 제어회로
    를 포함하는 메모리 장치.
  2. 제 1항에 있어서,
    상기 부트업 제어회로는
    상기 다수의 전원의 전압 레벨을 감지하고, 상기 다수의 전원의 전압 레벨이 각각의 목표 전압에 도달하면 활성화되는 다수의 감지신호를 생성하는 다수의 전압 감지부; 및
    상기 다수의 감지신호가 모두 활성화되면 상기 부트업 신호를 활성화하는 신호 생성부를 포함하는
    메모리 장치.
  3. 제 1항에 있어서,
    상기 부트업 제어회로는
    상기 다수의 전원의 전압 레벨을 감지하고, 상기 다수의 전원의 전압 레벨이 각각의 목표 전압에 도달하면 활성화되는 다수의 감지신호를 생성하는 다수의 전압 감지부;
    상기 다수의 감지신호를 지연시켜 다수의 지연된 감지신호를 생성하기 위한 다수의 지연부; 및
    상기 다수의 지연된 감지신호가 모두 활성화되면 상기 부트업 신호를 활성화하는 신호 생성부를 포함하는
    메모리 장치.
  4. 제 1항에 있어서,
    상기 부트업 제어회로는
    상기 다수의 전원 중 하나의 전원의 레벨에 응답해, 상기 다수의 전원을 전달하는 클램프부;
    상기 클램프부를 통해 전달된 다수의 전원의 전압 레벨이 각각의 목표 전압에 도달하면 활성화되는 다수의 감지신호를 생성하는 다수의 전압 감지부;
    상기 다수의 감지신호를 지연시키는 다수의 지연부; 및
    상기 다수의 지연부에 의해 지연된 다수의 감지신호가 모두 활성화되면 상기 부트업 개시신호를 활성화하는 신호 생성부를 포함하는
    메모리 장치.
  5. 제 4항에 있어서,
    상기 하나의 전원은 상기 다수의 전원 중 가장 늦게 안정화되는 전원인
    메모리 장치.
  6. 제 1항에 있어서,
    상기 부트업 제어회로는
    상기 다수의 전원 중 하나의 전원의 레벨을 감지하고, 상기 하나의 전원이 목표 전압에 도달하면 활성화되는 상기 부트업 신호를 생성하는 전압 감지부를 포함하는
    메모리 장치.
  7. 제 1항에 있어서,
    상기 부트업 제어회로는
    상기 다수의 전원 중 하나의 전원의 레벨을 감지하고, 상기 하나의 전원이 목표 전압에 도달하면 활성화되는 감지신호를 생성하는 전압 감지부; 및
    상기 감지신호를 지연시켜 상기 부트업 신호를 생성하는 지연부를 포함하는
    메모리 장치.
  8. 제 1항에 있어서,
    상기 부트업 제어회로는
    상기 다수의 전원 중 하나의 전원에 응답해 상기 하나의 전원을 전달하는 클램프부;
    상기 클램프부를 통해 전달된 전원의 전압 레벨이 목표 전압에 도달하면 활성화되는 감지신호를 생성하는 전압 감지부; 및
    상기 감지신호를 지연시켜 상기 부트업 신호를 생성하는 지연부를 포함하는
    메모리 장치.
  9. 제 6 내지 제 8항 중 어느 한 항에 있어서,
    상기 하나의 전원은 상기 다수의 전원 중 가장 늦게 안정화되는 전원인
    메모리 장치.
  10. 제 1항에 있어서,
    상기 다수의 전원은
    상기 메모리 장치 외부로부터 인가된 전원전압, 상기 전원전압을 분배하여 생성한 분배전압, 상기 전원전압을 펌핑하여 생성한 고전압 및 접지전압을 펌핑하여 생성한 음전압 중 적어도 2 이상의 전압을 포함하는
    메모리 장치.
  11. 제 1항에 있어서,
    상기 비휘발성 메모리는
    이-퓨즈 어레이 회로, NAND 플래쉬 메모리, NOR 플래쉬 메모리, EPROM, EEPROM, FRAM, MRAM 중 어느 하나인
    메모리 장치.
  12. 다수의 전원을 사용해 동작하며, 부트업 신호에 응답해 저장된 데이터를 출력하는 비휘발성 메모리;
    상기 비휘발성 메모리로부터 출력되는 데이터를 저장하기 위한 다수의 레지스터;
    상기 다수의 레지스터 중 자신에 대응하는 레지스터들에 저장된 데이터를 이용해 동작하는 다수의 내부회로; 및
    상기 다수의 전원의 레벨 안정화시에 상기 부트업 신호를 활성화하는 부트업 제어회로
    를 포함하는 집적회로.
  13. 제 12항에 있어서,
    상기 부트업 제어회로는
    상기 다수의 전원의 전압 레벨을 감지하고, 상기 다수의 전원의 전압 레벨이 각각의 목표 전압에 도달하면 활성화되는 다수의 감지신호를 생성하는 다수의 전압 감지부; 및
    상기 다수의 감지신호가 모두 활성화되면 상기 부트업 신호를 활성화하는 신호 생성부를 포함하는
    집적회로.
  14. 제 12항에 있어서,
    상기 부트업 제어회로는
    상기 다수의 전원의 전압 레벨을 감지하고, 상기 다수의 전원의 전압 레벨이 각각의 목표 전압에 도달하면 활성화되는 다수의 감지신호를 생성하는 다수의 전압 감지부;
    상기 다수의 감지신호를 지연시켜 다수의 지연된 감지신호를 생성하기 위한 다수의 지연부; 및
    상기 다수의 지연된 감지신호가 모두 활성화되면 상기 부트업 신호를 활성화하는 신호 생성부를 포함하는
    집적회로.
  15. 제 12항에 있어서,
    상기 부트업 제어회로는
    상기 다수의 전원의 전압 레벨을 감지하고, 상기 다수의 전원의 전압 레벨이 각각의 목표 전압에 도달하면 활성화되는 다수의 감지신호를 생성하는 다수의 전압 감지부;
    상기 다수의 감지신호를 지연시켜 다수의 지연된 감지신호를 생성하기 위한 다수의 지연부; 및
    상기 다수의 지연된 감지신호가 모두 활성화되면 상기 부트업 신호를 활성화하는 신호 생성부를 포함하는
    집적회로.
  16. 제 12항에 있어서,
    상기 부트업 제어회로는
    상기 다수의 전원 중 하나의 전원의 레벨을 감지하고, 상기 하나의 전원이 목표 전압에 도달하면 활성화되는 상기 부트업 신호를 생성하는 전압 감지부를 포함하는
    집적회로.
  17. 제 12항에 있어서,
    상기 부트업 제어회로는
    상기 다수의 전원 중 하나의 전원의 레벨을 감지하고, 상기 하나의 전원이 목표 전압에 도달하면 활성화되는 감지신호를 생성하는 전압 감지부; 및
    상기 감지신호를 지연시켜 상기 부트업 신호를 생성하는 지연부를 포함하는
    집적회로.
  18. 제 12항에 있어서,
    상기 부트업 제어회로는
    상기 다수의 전원 중 하나의 전원에 응답해 상기 하나의 전원을 전달하는 클램프부;
    상기 클램프부를 통해 전달된 전원의 전압 레벨이 목표 전압에 도달하면 활성화되는 감지신호를 생성하는 전압 감지부; 및
    상기 감지신호를 지연시켜 상기 부트업 신호를 생성하는 지연부를 포함하는
    집적회로.
KR1020120096586A 2012-08-31 2012-08-31 메모리 장치 및 집적회로 KR20140029952A (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020120096586A KR20140029952A (ko) 2012-08-31 2012-08-31 메모리 장치 및 집적회로
US13/719,519 US20140068321A1 (en) 2012-08-31 2012-12-19 Memory device and integrated circuit
TW102122034A TW201409471A (zh) 2012-08-31 2013-06-20 記憶體裝置及積體電路
CN201310279222.7A CN103680619A (zh) 2012-08-31 2013-07-04 存储器件和集成电路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020120096586A KR20140029952A (ko) 2012-08-31 2012-08-31 메모리 장치 및 집적회로

Publications (1)

Publication Number Publication Date
KR20140029952A true KR20140029952A (ko) 2014-03-11

Family

ID=50189179

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020120096586A KR20140029952A (ko) 2012-08-31 2012-08-31 메모리 장치 및 집적회로

Country Status (4)

Country Link
US (1) US20140068321A1 (ko)
KR (1) KR20140029952A (ko)
CN (1) CN103680619A (ko)
TW (1) TW201409471A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9165674B1 (en) 2014-08-06 2015-10-20 SK Hynix Inc. Semiconductor devices and semiconductor systems

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102112553B1 (ko) * 2014-01-09 2020-05-20 에스케이하이닉스 주식회사 반도체 장치
KR20160014976A (ko) * 2014-07-30 2016-02-12 에스케이하이닉스 주식회사 메모리 장치 및 이를 포함하는 메모리 시스템
KR20160030717A (ko) * 2014-09-11 2016-03-21 에스케이하이닉스 주식회사 메모리 장치 및 이를 포함하는 메모리 시스템
KR20160046502A (ko) * 2014-10-21 2016-04-29 에스케이하이닉스 주식회사 메모리 장치 및 이를 포함하는 메모리 시스템
KR20160139495A (ko) * 2015-05-27 2016-12-07 에스케이하이닉스 주식회사 초기화 동작을 수행하는 반도체장치 및 반도체시스템
KR20170075861A (ko) * 2015-12-23 2017-07-04 에스케이하이닉스 주식회사 집적 회로 및 메모리 장치
US11437120B2 (en) 2017-10-31 2022-09-06 SK Hynix Inc. Memory system for activating redundancy memory cell and operating method thereof
KR102373315B1 (ko) * 2017-10-31 2022-03-14 에스케이하이닉스 주식회사 메모리 시스템 및 그것의 동작방법

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8015438B2 (en) * 2007-11-29 2011-09-06 Qimonda Ag Memory circuit
US8412961B2 (en) * 2010-04-16 2013-04-02 Silicon Laboratories Inc. Circuit and method for detecting a legacy powered device in a power over Ethernet system

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9165674B1 (en) 2014-08-06 2015-10-20 SK Hynix Inc. Semiconductor devices and semiconductor systems

Also Published As

Publication number Publication date
TW201409471A (zh) 2014-03-01
US20140068321A1 (en) 2014-03-06
CN103680619A (zh) 2014-03-26

Similar Documents

Publication Publication Date Title
KR20140029952A (ko) 메모리 장치 및 집적회로
KR20140124548A (ko) 집적회로 및 메모리 장치
US9235487B2 (en) Integrated circuit and memory device
CN109658973B (zh) 半导体器件及其操作方法
US20070025158A1 (en) Semiconductor memory device and related programming method
KR100420125B1 (ko) 비휘발성 반도체 메모리 장치와 그것의 파워-업 독출 방법
KR20140026223A (ko) 집적회로 칩, 메모리 장치 및 이-퓨즈 어레이 회로
US20100226170A1 (en) Non-volatile Memory Array Having Circuitry To Complete Programming Operation In The Event Of Power Interrupt
KR20140026222A (ko) 저항성 메모리 장치 및 이의 프로그램 방법
US7940117B2 (en) Voltage generation circuit and flash memory device including the same
KR102031075B1 (ko) 이-퓨즈 어레이 회로를 포함하는 집적회로
US9466391B2 (en) Semiconductor device having fuse array with disconnectable voltage generator and method of operating the same
US8918683B2 (en) One-time program cell array circuit and memory device including the same
US8755215B2 (en) Resistive memory device
US8565015B2 (en) Methods of programming two terminal memory cells
US9378841B2 (en) Semiconductor fuses and methods of operating the same
US11545228B2 (en) OTP memory and storage device including the same
KR20150072043A (ko) 반도체 장치
US9064588B1 (en) Semiconductor devices including E-fuse arrays
US10248427B2 (en) Semiconductor device performing boot-up operation on nonvolatile memory circuit and method of operating the same
US8879298B2 (en) E-fuse array circuit
KR20170075861A (ko) 집적 회로 및 메모리 장치
KR20150144149A (ko) 반도체 장치 및 이의 동작 방법

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid