KR20150144149A - 반도체 장치 및 이의 동작 방법 - Google Patents

반도체 장치 및 이의 동작 방법 Download PDF

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Abstract

반도체 장치는, 테스트 결과를 저장하는 래치 회로; 반도체 장치의 동작에 필요한 정보를 저장하는 비휘발성 메모리 회로; 상기 반도체 장치의 외부로부터 입력된 하나 이상의 제어신호를 이용해 하나 이상의 내부 프로그램 커맨드를 생성하는 디코더; 및 상기 하나 이상의 내부 프로그램 커맨드의 활성화시에, 상기 래치 회로에 저장된 테스트 결과에 응답해, 상기 반도체 장치 외부로부터 입력된 정보를 상기 비휘발성 메모리 회로에 프로그램하는 제어부를 포함할 수 있다.

Description

반도체 장치 및 이의 동작 방법 {SEMICONDUCTOR DEVICE AND OPERATION METHOD OF THE SAME}
본 특허문헌은 반도체 장치에 관한 것으로, 특히 반도체 장치의 동작에 필요한 정보를 반도체 장치에 기록하는 기술에 관한 것이다.
도 1은 종래의 메모리장치에서의 리페어 동작을 설명하기 위한 도면이다.
도 1을 참조하면, 메모리장치는 다수의 메모리 셀을 포함하는 셀어레이(110)와, 로우 어드레스(R_ADD)에 의해 선택된 워드라인(word line)을 활성화하기 위한 로우 회로(120), 컬럼 어드레스(C_ADD)에 의해 선택된 비트라인(bit line)의 데이터를 억세스(리드 또는 라이트)하기 위한 컬럼 회로(130)를 포함한다.
로우 퓨즈 회로(140)는 셀어레이(110) 내에서 결함이 있는 메모리 셀에 대응하는 로우 어드레스를 리페어 로우 어드레스(REPAIR_R_ADD)로 저장한다. 로우 비교부(150)는 로우 퓨즈 회로(140)에 저장된 리페어 로우 어드레스(REPAIR_R_ADD)와 메모리장치 외부로부터 입력된 로우 어드레스(R_ADD)를 비교한다. 만약, 리페어 로우 어드레스(REPAIR_R_ADD)와 로우 어드레스(R_ADD)가 일치하면, 로우 비교부(150)는 로우 회로(120)가 로우 어드레스(R_ADD)에 의해 지정되는 워드라인을 대신해 리던던시(redundancy) 워드라인을 활성화하도록 제어한다.
컬럼 퓨즈 회로(160)는 셀어레이 내(110)에서 결함이 있는 메모리 셀에 대응하는 컬럼 어드레스를 리페어 컬럼 어드레스(REPAIR_C_ADD)로 저장한다. 컬럼 비교부(170)는 컬럼 퓨즈 회로(160)에 저장된 리페어 컬럼 어드레스(REPAIR_C_ADD)와 메모리장치 외부로부터 입력된 컬럼 어드레스(C_ADD)를 비교한다. 만약, 리페어 컬럼 어드레스(REPAIR_C_ADD)와 컬럼 어드레스(C_ADD)가 일치하면, 컬럼 비교부(170)는 컬럼 회로(130)가 컬럼 어드레스(C_ADD)에 의해 지정되는 비트라인을 대신해 리던던시 비트라인에 억세스하도록 제어한다.
종래의 퓨즈 회로들(140, 160)에는 주로 레이저 퓨즈(laser fuse)가 사용된다. 레이저 퓨즈는 퓨즈의 컷팅 여부에 따라 '하이' 또는 '로우'의 데이터를 저장한다. 레이저 퓨즈의 프로그래밍은 웨이퍼 상태에서는 가능하지만, 웨이퍼가 패키지 내부에 실장된 이후에는 퓨즈를 프로그래밍하는 것이 불가능하다. 또한, 레이저 퓨즈는 피치(pitch)의 한계로 인해 작은 면적으로 설계하는 것이 불가능하다.
이러한 단점을 극복하기 위하여, 미국 등록특허 US 6940751, 6777757, 6667902, 7173851, 7269047에 개시된 것과 같은 이-퓨즈 어레이 회로, NAND 플래쉬 메모리, NOR 플래쉬 메모리, EPROM(Erasable Programmable Read Only Memory), EEPROM(Electrically Erasable Programmable Read Only Memory), FRAM(Ferroelectric RAM), MRAM(Magnetoresistive RAM)와 같은 비휘발성 메모리(Non Volatile Memory) 회로 중 하나를 메모리 장치 내부에 포함시키고, 비휘발성 메모리 회로 내부에 리페어 정보를 저장시켜 사용하고 있다.
도 2는 메모리 장치에서 리페어 정보를 저장하기 위해 비휘발성 메모리 회로가 사용되는 것을 도시한 도면이다.
도 2를 참조하면, 메모리 장치는 다수의 메모리 뱅크(BK0-BK3), 각각의 메모리 뱅크(BK0-BK3)마다 구비되어 리페어 정보를 저장하기 위한 레지스터들(210_0-210_3), 설정 정보를 저장하기 위한 레지스터(210_4), 설정 회로(220) 및 비휘발성 메모리 회로(201)를 포함한다.
비휘발성 메모리 회로(201)는 퓨즈 회로들(140, 160)을 대체한 것이다. 여기에는 모든 뱅크(BK0-BK3)에 대응하는 리페어 정보, 즉 리페어 어드레스, 가 저장된다. 또한, 비휘발성 메모리 회로(201)에는 메모리 장치의 동작에 필요한 설정 정보가 저장된다. 비휘발성 메모리 회로는 이-퓨즈 어레이 회로, NAND 플래쉬 메모리, NOR 플래쉬 메모리, EPROM, EEPROM, FRAM, MRAM 중 어느 하나일 수 있다.
각각의 뱅크(BK0-BK3)마다 구비되는 레지스터들(210_0-210_3)은 자신에 대응하는 메모리 뱅크의 리페어 정보를 저장한다. 레지스터(210_0)는 메모리 뱅크(BK0)의 리페어 정보를 저장하고, 레지스터(210_2)는 메모리 뱅크(BK2)의 리페어 정보를 저장한다. 또한, 레지스터(210_4)는 설정 회로(220)에서 사용할 설정 정보를 저장한다. 설정 회로(220)는 레지스터(210_4)에 저장된 설정 정보를 이용해, 메모리 장치의 동작에 필요한 각종 설정 값들, 예를 들어 내부 전압 레벨 및 각종 레이턴시 등의 설정, 을 설정하는 동작을 수행할 수 있다. 레지스터들(210_0-210_4)은 전원이 공급되어 있는 동안에만 리페어 정보를 저장하는 것이 가능하다. 레지스터들(210_0-210_4)에 저장될 리페어 정보 및 설정 정보는 비휘발성 메모리 회로(201)로부터 전달받는다. 비휘발성 메모리 회로(201)는 부트업 신호(BOOTUP)의 활성화 시점부터 저장된 리페어 정보 및 설정 정보를 레지스터들(210_0-210_3)로 전송한다.
비휘발성 메모리 회로(201)는 어레이 형태로 구성되므로, 내부에 저장된 데이터를 호출하기 위해서는 일정 시간이 소요된다. 즉각적인 데이터의 호출이 불가능하기 때문에, 비휘발성 메모리 회로(201)에 저장된 데이터를 바로 이용하여 리페어 동작을 수행하는 것은 불가능하다. 따라서, 비휘발성 메모리 회로(201)에 저장된 리페어 정보와 설정 정보는 레지스터들(210_0-210_4)로 전송되어 저장되고, 레지스터들(210_0-210_4)에 저장된 데이터가 메모리 뱅크들(BK0-BK3)의 리페어 동작 및 설정 회로(220)의 설정 동작에 이용된다. 비휘발성 메모리 회로(201)에 저장된 리페어 정보와 설정 정보가 레지스터들(210_0-210_4)로 전송되는 과정을 부트업(bootup)이라 하는데, 부트업 동작이 완료되어야지만 메모리 장치는 불량 셀을 리페어하고 각종 설정 동작을 수행한 이후에 정상적인 동작을 시작할 수 있다.
비휘발성 메모리 회로(201)에 메모리 장치의 동작에 필요한 정보들(예, 리페어 정보와 각종 설정 정보)를 프로그램하기 위해서는, (1)테스트 장비에 의해 메모리 장치에 대한 테스트가 수행되어야 하고, (2)테스트 결과가 메모리 장치로부터 테스트 장비로 전송되어야 하며, (3)전송된 테스트 결과를 분석해 메모리 장치 내부의 비휘발성 메모리 회로에 알맞은 정보를 프로그램해야 한다. 이러한 과정에는 대단히 많은 시간이 소모되며, 특히 수천~수만개의 메모리 장치를 테스트하는 경우에는 수천~수만개의 메모리 장치 각각의 테스트 결과를 분석해 서로 다른 정보를 메모리 장치 각각의 비휘발성 메모리 회로에 프로그램하는 것은 작업의 복잡성 및 시간의 증가를 가져온다.
본 발명의 실시예들은, 반도체 장치의 테스트 결과에 따라 반도체 장치 내부의 비휘발성 메모리에 알맞은 정보를 프로그램할 수 있는 기술을 제공한다.
본 발명의 일실시예에 따른 반도체 장치는, 테스트 결과를 저장하는 래치 회로; 반도체 장치의 동작에 필요한 정보를 저장하는 비휘발성 메모리 회로; 상기 반도체 장치의 외부로부터 입력된 하나 이상의 제어신호를 이용해 하나 이상의 내부 프로그램 커맨드를 생성하는 디코더; 및 상기 하나 이상의 내부 프로그램 커맨드의 활성화시에, 상기 래치 회로에 저장된 테스트 결과에 응답해, 상기 반도체 장치 외부로부터 입력된 정보를 상기 비휘발성 메모리 회로에 프로그램하는 제어부를 포함할 수 있다.
상기 래치 회로를 패스와 페일 중 하나의 정보를 저장할 수 있다. 상기 하나 이상의 내부 프로그램 커맨드는 패스 프로그램 커맨드와 페일 프로그램 커맨드를 포함할 수 있다.
상기 제어부는 상기 패스 프로그램 커맨드의 활성화시에, 상기 래치 회로에 패스 정보가 저장되어 있으면, 상기 외부로부터 입력된 정보를 상기 비휘발성 메모리 회로에 프로그램하고, 상기 패스 프로그램 커맨드의 활성화시에, 상기 래치 회로에 페일 정보가 저장되어 있으면, 상기 외부로부터 입력된 정보를 상기 비휘발성 메모리 회로에 프로그램하지 않을 수 있다. 또한, 상기 제어부는 상기 페일 프로그램 커맨드의 활성화시에, 상기 래치 회로에 페일 정보가 저장되어 있으면, 상기 외부로부터 입력된 정보를 상기 비휘발성 메모리 회로에 프로그램하고, 상기 페일 프로그램 커맨드의 활성화시에, 상기 래치 회로에 패스 정보가 저장되어 있으면, 상기 외부로부터 입력된 정보를 상기 비휘발성 메모리 회로에 프로그램하지 않을 수 있다.
또한, 본 발명의 다른 실시예에 따른 반도체 장치는, 패스 또는 페일의 테스트 결과를 저장하는 래치 회로; 비휘발성 메모리 회로; 및 패스 프로그램 커맨드의 활성화시에는 상기 래치 회로에 패스가 저장되어 있으면 상기 반도체 장치 외부로부터 입력된 정보를 상기 비휘발성 메모리 회로에 프로그램하고, 페일 프로그램 커맨드의 활성화시에 상기 래치 회로에 페일이 저장되어 있으면 상기 반도체 장치 외부로부터 입력된 정보를 상기 비휘발성 메모리 회로에 프로그램하는 제어부를 포함할 수 있다.
또한, 본 발명의 일실시예에 따른 반도체 장치의 동작 방법은, 테스트가 수행되는 단계; 상기 테스트 결과가 임시 저장되는 단계; 프로그램 커맨드와 상기 프로그램 커맨드에 대응하는 정보가 인가되는 단계; 및 상기 임시 저장된 테스트 결과에 따라 상기 정보가 비휘발성 메모리 회로에 프로그램되는 단계를 포함할 수 있다.
상기 프로그램되는 단계에서, 상기 프로그램 커맨드가 패스 프로그램 커맨드인 경우에, 상기 임시 저장된 테스트 결과가 패스이면 상기 정보가 상기 비휘발성 메모리 회로에 프로그램되고 상기 임시 저장된 테스트 결과가 페일이면 상기 정보가 상기 비휘발성 메모리 회로에 프로그램되지 않을 수 있다. 또한, 상기 프로그램되는 단계에서, 상기 프로그램 커맨드가 페일 프로그램 커맨드인 경우에, 상기 임시 저장된 테스트 결과가 페일이면 상기 정보가 상기 비휘발성 메모리 회로에 프로그램되고 상기 임시 저장된 테스트 결과가 패스이면 상기 정보가 상기 비뷔발성 메모리 회로에 프로그램되지 않을 수 있다.
본 발명의 실시예들에 따르면, 테스트 결과를 반영한 정보를 비휘발성 메모리 회로에 쉽게 프로그램할 수 있다.
도 1은 종래의 메모리장치에서의 리페어 동작을 설명하기 위한 도면.
도 2는 메모리 장치에서 리페어 정보를 저장하기 위해 비휘발성 메모리 회로가 사용되는 것을 도시한 도면.
도 3은 본 발명의 일실시예에 따른 반도체 장치의 동작을 도시한 순서도.
도 4는 테스트 장비와 테스트 장비에 의해 테스트되는 다수의 반도체 장치를 도시한 도면.
도 5는 본 발명의 일실시예에 따른 반도체 장치(410)의 구성도.
도 6은 데이터 수신부(503)로 비휘발성 메모리 회로(530)에서 사용될 어드레스(ARE_ADD)와 데이터(ARE_DATA)가 수신되는 과정을 나타낸 도면.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 3은 본 발명의 일실시예에 따른 반도체 장치의 동작을 도시한 순서도이고, 도 4는 테스트 장비와 테스트 장비에 의해 테스트되는 다수의 반도체 장치를 도시한 도면이다.
도 3을 참조하면, 먼저 반도체 장치들(410_0~410_3)에 대한 테스트 동작이 수행될 수 있다(S310). 테스트 동작은 테스트 장비(400)가 테스트에 필요한 일련의 제어 신호들(TEST_CTRLS)을 반도체 장치들(410_0~410_3)에 인가하는 것에 의해 수행될 수 있다. 예를 들어, 반도체 장치들(410_0~410_3)이 메모리 장치들인 경우에, 테스트 장비(400)는 메모리 장치들(410_0~410_3)이 정상적으로 동작하는지 확인하기 위해 메모리 장치들(410_0~410_3)이 라이트 및 리드 동작을 수행하게 하는 제어 신호들을 인가할 수 있다. 테스트 동작의 수행에 의한 패스/페일의 판정은 반도체 장치들(410_0~410_3) 내부에 구비된 테스트 회로들(미도시)에 의해 판정될 수 있다.
테스트 동작의 수행 이후에, 반도체 장치들(410_0~410_3) 내부의 래치 회로들(미도시)에 테스트 결과가 임시 저장될 수 있다(S320). 테스트 결과는 패스(PASS) 또는 페일(FAIL)을 나타낼 수 있는데, 도 4에서는 반도체 장치들(410_0, 410_3)에서는 패스(PASS)가 임시 저장되고 반도체 장치들(410_1, 410_2)에서는 페일(FAIL) 결과가 임시 저장된 것을 예시했다.
테스트 장비(400)로부터 반도체 장치들(410_0~410_3)로 패스 프로그램 커맨드(PASS_PGM)와 이에 대응하는 데이터(DATA1)가 전달될 수 있다(S330). 패스 프로그램 커맨드(PASS_PGM)는 테스트 결과가 패스(PASS)인 반도체 장치들(410_0, 410_3)에서만 데이터(DATA1)가 비휘발성 메모리 회로에 프로그램되도록 하는 커맨드이다. 따라서, 테스트 결과가 패스(PASS)인 반도체 장치들(410_0, 410_3)에서 데이터(DATA1)가 비휘발성 메모리 회로에 프로그램될 수 있다(S340). 이때, 테스트 결과가 페일(FAIL)인 반도체 장치들(410_1, 410_2)에서는 패스 프로그램 커맨드(PASS_PGM)와 데이터(DATA1)가 무시될 수 있다.
테스트 장비(400)로부터 반도체 장치들(410_0~410_3)로 페일 프로그램 커맨드(FAIL_PGM)와 이에 대응하는 데이터(DATA2)가 전달될 수 있다(S350). 페일 프로그램 커맨드(FAIL_PGM)는 테스트 결과가 페일(FAIL)인 반도체 장치들(410_1, 410_2)에서만 데이터(DATA2)가 비휘발성 메모리 회로에 프로그램되도록 하는 커맨드이다. 따라서, 테스트 결과가 페일(FAIL)인 반도체 장치들(410_1, 410_2)에서 데이터(DATA2)가 비휘발성 메모리 회로에 프로그램될 수 있다(S360). 이때 테스트 결과가 패스(PASS)인 반도체 장치들(410_0, 410_3)에서는 페일 프로그램 커맨드(FAIL_PGM)와 데이터(DATA2)가 무시될 수 있다.
단계들(S330, S340)과 단계들(S350, S360)은 모두 수행될 수 있지만, 단계들(S330, S340)만이 수행되거나 단계들(S350, S360)만이 수행될 수도 있다. 모든 단계들(S330, S340, S350, S360)이 수행되는 경우에 단계들(S330, S340)과 단계들(S350, S360) 중 어느 것이 먼저 수행되더라도 무방하다. 한편, 단계들(S330, S350)에서 데이터가 기록되어야 할 장소(비휘발성 메모리 회로 내부의 위치)를 지정하기 위한 어드레스가 테스트 장비(400)로부터 반도체 장치들(410_0~410_3)로 전달될 수 있다.
도 3의 방법은 반도체 장치들(410_0~410_3) 각각의 테스트 결과에 대해 별도로 분석을 할 필요없이, 반도체 장치들(410_0~410_3)마다 내부의 비휘발성 메모리 회로에 테스트 결과가 반영된 정보가 프로그램되도록 할 수 있게 한다. 예를 들어, 반도체 장치들(410_0~410_3)이 고속(예, 1Ghz)으로 동작하는지를 테스트한 이후에, 별다른 이력 관리 없이, 테스트에 패스한 반도체 장치들(410_0, 410_3)은 고속(예, 1Ghz)으로 동작하도록 설정하는 정보를 비휘발성 메모리에 프로그램하고, 테스트에 페일인 반도체 장치들(410_1, 410_2)은 저속(예, 700Mhz)으로 동작하도록 설정하는 정보를 비휘발성 메모리에 프로그램할 수 있다.
도 5는 본 발명의 일실시예에 따른 반도체 장치(410)의 구성도이다. 도 5에서는 반도체 장치(410)가 메모리 장치인 것을 예시하여 설명하기로 한다.
도 5를 참조하면, 반도체 장치(410)는, 커맨드 수신부(501), 어드레스 수신부(502), 데이터 수신부(503), 데이터 송신부(504), 디코더(510), 제어부(520), 비휘발성 메모리 회로(530), 레지스터들(540_0~540_4), 메모리 뱅크들(BK0~BK3), 설정 회로(550), 테스트 회로(560), 및 래치 회로(570)를 포함할 수 있다. 여기서, 커맨드 수신부(501), 어드레스 수신부(502), 데이터 수신부(503) 및 데이터 송신부(504)의 명칭은 메모리 뱅크들(BK0~BK3)을 기준으로 정해졌다. 예를 들어, 데이터 수신부(503)를 통해 메모리 뱅크들(BK0~BK3)에 저장될 데이터가 입력될 수 있지만, 비휘발성 메모리 회로(530)를 기준으로는 어드레스가 입력될 수도 있다.
커맨드 수신부(501)는 반도체 장치(410) 외부로부터 입력되는 커맨드(CMD)를 수신할 수 있다. 커맨드(CMD)는 칩 선택 신호(CS: Chip Select), 액티브 신호(ACT: Active), 로우 어드레스 스트로브 신호(RAS: Row Address Strobe), 컬럼 어드레스 스트로브 신호(CAS: Column Address Strobe) 및 라이트 인에이블 신호(WE: Write Enable)를 포함할 수 있다.
어드레스 수신부(502)는 반도체 장치(410) 외부로부터 입력되는 멀티 비트(multi-bits)로 이루어진 어드레스(ADD)를 수신할 수 있다. 로우(row)를 선택하기 위한 로우 어드레스와 컬럼(column)을 선택하기 위한 컬럼 어드레스는 동일한 패드를 통해 입력되며, 로우 어드레스 스트로브 신호(RAS)에 동기되어 입력되는 어드레스(ADD)는 메모리 장치가 로우 어드레스로 인식하고, 컬럼 어드레스 스트로브 신호(CAS)에 동기되어 입력되는 어드레스(ADD)는 반도체 장치(410)가 컬럼 어드레스로 인식할 수 있다. 도 4에 도시된 제어신호들(TEST_CTRLS) 및 프로그램 커맨드들(PASS_PGM, FAIL_PGM)이 커맨드(CMD)와 어드레스(ADD)의 형태로 커맨드 수신부(501)와 어드레스 수신부(502)에 의해 수신될 수 있다.
데이터 수신부(503)는 반도체 장치(410) 외부로부터 입력되는 멀티 비트의 데이터(DQ)를 수신하고, 데이터 송신부(504)는 반도체 장치 외부로 데이터를 출력할 수 있다. 메모리 뱅크들(BK0~BK3)에 라이트될 데이터는 데이터 수신부(503)를 통해 수신되고, 메모리 뱅크들(BK0~BK3)로부터 리드된 데이터는 데이터 송신부(504)를 통해 출력될 수 있다.
디코더(510)는 커맨드 수신부(501)를 통해 수신된 커맨드(CMD)를 디코딩해 다양한 내부 커맨드들을 생성할 수 있다. 디코더(510)가 내부 커맨드들을 생성하는데 있어서, 커맨드 수신부(501)를 통해 수신된 커맨드(CMD)뿐만이 아니라 어드레스 수신부(502)를 통해 수신된 어드레스(ADD)의 일부가 사용될 수도 있다. 디코더(510)가 생성하는 내부 커맨드에는 내부 액티브 커맨드(IACT), 내부 프리차지 커맨드(IPRE), 내부 리드 커맨드(IRD), 내부 라이트 커맨드(IWT) 등이 있을 수 있다. 한편, 디코더(510)는 반도체 장치(400)의 테스트를 제어하기 위한 내부 제어 신호들(ITEST_CTRLS)를 생성할 수 있으며, 비휘발성 메모리 회로(530)와 관련된 내부 프로그램 커맨드들(IPGM, IPASS_PGM, IFAIL_PGM)을 생성할 수 있다. 내부 프로그램 커맨드들(IPGM, IPASS_PGM, IFAIL_PGM)은 비휘발성 메모리 회로(530)에 반도체 장치(410) 외부에서 입력된 정보를 프로그램(라이트)하기 위한 내부 커맨드일 수 있다.
메모리 뱅크들(BK0~BK3)은 디코더(510)의 지시에 따라 액티브, 프리차지 및 데이터를 리드/라이트하는 동작을 수행할 수 있다. 라이트 동작시에는 반도체 장치(410) 외부로부터 데이터 수신부(503)를 통해 입력된 데이터가 메모리 뱅크들(BK0~BK3)에 라이트될 수 있으며, 리드 동작시에는 메모리 블록들(BK0, BK1)로부터 리드된 데이터가 데이터 송신부(304)를 통해 메모리 장치 외부로 출력될 수 있다. 리드 및 라이트 동작시에 억세스되는 메모리 뱅크 및 메모리 뱅크 내의 메모리 셀은 어드레스(ADD)에 의해 선택될 수 있다. 메모리 뱅크(BK0)은 레지스터(540_0)에 저장된 리페어 정보를 이용해 리페어될 수 있으며, 메모리 뱅크(BK1)는 레지스터(540_1)에 저장된 리페어 정보를 이용해 리페어될 수 있다. 마찬가지로, 메모리 뱅크들(BK2, BK3)은 레지스터들(540_2, 540_3)에 저장된 리페어 정보를 이용해 리페어될 수 있다.
설정 회로(550)는 레지스터(540_4)에 저장된 설정 정보를 이용해, 반도체 장치(410)의 동작에 필요한 각종 설정 값들, 예를 들어 내부 전압 레벨, 각종 레이턴시 및 동작 주파수 등의 설정, 을 설정하는 동작을 수행할 수 있다.
테스트 회로(560)는 디코더(510)가 커맨드(CMD)와 어드레스(ADD)를 디코딩해 생성한 내부 제어 신호들(ITEST_CTRL)에 따라 테스트 동작을 수행할 수 있다. 테스트 동작은 반도체 장치(410)가 정상적으로 동작하는지의 여부를 검증하기 위한 다양한 동작을 포함할 수 있다. 예를 들어, 메모리 장치에서는 액티브, 리드 및 라이트 동작 등이 올바르게 수행되는지가 검증될 수 있다. 테스트 회로(560)의 테스트 결과(TEST_RESULT)는 패스/페일로 나뉘어질 수 있고, 이는 래치 회로(570)에 저장될 수 있다.
비휘발성 메모리 회로(530)는 메모리 뱅크들(BK0~BK3)을 리페어하기 위한 리페어 정보(즉, 불량 어드레스)와 설정 동작에 사용되는 설정 정보를 저장할 수 있다. 비휘발성 메모리 회로(530)에 저장된 정보를 레지스터들(540_0~540_4)로 전송해 저장하는 과정을 부트-업(boot-up) 동작이라고 한다. 비휘발성 메모리 회로(530)에 저장된 정보를 바로 이용하지 않고 레지스터들(540_0~540_4)로 옮겨 저장한 후 사용하는 이유는 다음과 같다. 비휘발성 메모리 회로(530)는 어레이 형태로 구성되므로, 내부에 저장된 데이터를 호출하기 위해서 일정 시간이 소요되는데, 비휘발성 메모리 회로(530)에 저장된 리페어 정보와 설정 정보는 즉각적인 이용이 요구되는 정보이다. 따라서, 비휘발성 메모리 회로(530)에 저장된 정보(BOOTUP_DATA)가 레지스터들(540_0~540_4)로 전송되는 부트-업 동작이 수행되고, 부트-업 동작의 수행 이후에 레지스터들(540_0~540_4)에 저장된 리페어 정보와 설정 정보가 메모리 뱅크들(BK0~BK3)과 설정 회로(550)에 의해 이용된다. 비휘발성 메모리 회로(330)는 미국 등록특허 US6940751, 6777757, 6667902, 7173851, 7269047에 개시된 것과 같은 이-퓨즈 어레이 회로, NAND 플래쉬 메모리, NOR 플래쉬 메모리, MRAM(Magnetic Random Access Memory), STT-MRAM(Spin Transfer magnetic Random Access Memory), ReRAM(Resistive Random Access Memory) 및 PC RAM(Phase Change Random Access Memory)과 같은 비휘발성 메모리(Non Volatile Memory) 중 하나일 수 있다. 비휘발성 메모리 회로(530)는 반도체 장치(410)의 동작에 필요한 정보를 저장하는 회로이므로 비휘발성 메모리 회로(530)의 용량은 비교적 작을 수 있다. 예를 들어, 메모리 뱅크들(BK0~BK3)에 수기가 비트(Giga bit)의 데이터가 저장된다면, 비휘발성 메모리 회로(530)에는 수-수십 메가 비트(Mega bit)의 데이터가 저장될 수 있다.
제어부(520)는 비휘발성 메모리 회로(530)의 프로그램 동작 및 비휘발성 메모리 회로(530)에 저장된 데이터가 레지스터들(540_0~540_4)로 부트-업되는 동작을 제어할 수 있다.
노멀 프로그램 커맨드(IPGM)가 활성화되면, 제어부(520)는 비휘발성 메모리 회로(530)를 프로그램하기 위한 프로그램 신호(ARE_PGM)를 활성화하고, 비휘발성 메모리 회로(530)로 어드레스(ARE_ADD)와 데이터(ARE_DATA)를 인가할 수 있다. 프로그램 신호(ARE_PGM)의 활성화시에 비휘발성 메모리 회로(530) 내부에서 어드레스(ARE_ADD)에 의해 지정되는 장소에 데이터(ARE_DATA)가 프로그램될 수 있다. 비휘발성 메모리 회로(530)로 인가될 어드레스(ARE_ADD)와 데이터(ARE_DATA)는 데이터 수신부(503)를 통해 수신될 수 있다. 비휘발성 메모리 회로(530)는 상대적으로 작은 용량을 가지므로, 데이터 수신부(503)를 통해 어드레스(ARE_ADD)와 데이터(ARE_DATA)가 모두 수신되는 것이 가능하다. 제어부(520)는 데이터 수신부(503)를 통해 수신된 신호들을 어드레스(ARE_ADD)와 데이터(ARE_DATA)로 분류할 수 있다. 예를 들어, 데이터 수신부(503)를 통해 24비트의 신호가 수신되면, 이 중 8비트를 어드레스(ARE_ADD)로 분류하고, 12비트를 데이터(ARE_DATA)로 분류하고, 나머지 4비트를 어드레스와 데이터를 위한 예비 신호로 분류할 수 있다. 여기서는, 어드레스(ARE_ADD)와 데이터(ARE_DATA)가 데이터 수신부(503)를 통해 수신되는 것을 예시하였으나, 이들이 데이터 수신부(503)가 아닌 다른 수신회로(예, 커맨드 수신부(501) 또는 어드레스 수신부(502))를 통해서 수신될 수도 있음은 당연하다.
패스 프로그램 커맨드(IPASS_PGM)가 활성화되면, 제어부(520)는 래치 회로(570)에 저장된 테스트 결과(PASS/FAIL)에 따라 비휘발성 메모리 회로(530)를 프로그램할 것인지 아닌지를 결정할 수 있다. 제어부(520)는 래치 회로(570)에 저장된 테스트 결과(PASS/FAIL)가 패스이면 비휘발성 메모리 회로(530)를 프로그램하기 위한 프로그램 신호(ARE_PGM)를 활성화하고 비휘발성 메모리 회로(530)로 어드레스(ARE_ADD)와 데이터(ARE_DATA)를 인가할 수 있다. 즉, 래치 회로(570)에 저장된 테스트 결과(PASS/FAIL)가 패스인 경우에 패스 프로그램 커맨드(IPASS_PGM)가 활성화되면, 제어부(520)는 노멀 프로그램 커맨드(IPGM)가 활성화된 것과 동일하게 동작할 수 있다. 그러나, 래치 회로(570)에 저장된 테스트 결과(PASS/FAIL)가 페일인 경우에 패스 프로그램 커맨드(IPASS_PGM)가 활성화되면 제어부(520)는 패스 프로그램 커맨드(IPASS_PGM)를 무시할 수 있다.
페일 프로그램 커맨드(IFAIL_PGM)가 활성화되면, 제어부(520)는 래치 회로(570)에 저장된 테스트 결과(PASS/FAIL)에 따라 비휘발성 메모리 회로(530)를 프로그램할 것인지 아닌지를 결정할 수 있다. 제어부(520)는 래치 회로(570)에 저장된 테스트 결과(PASS/FAIL)가 페일이면 비휘발성 메모리 회로(530)를 프로그램하기 위한 프로그램 신호(ARE_PGM)를 활성화하고 비휘발성 메모리 회로(530)로 어드레스(ARE_ADD)와 데이터(ARE_DATA)를 인가할 수 있다. 즉, 래치 회로(570)에 저장된 테스트 결과(PASS/FAIL)가 페일인 경우에 페일 프로그램 커맨드(IFAIL_PGM)가 활성화되면, 제어부(520)는 노멀 프로그램 커맨드(IPGM)가 활성화된 것과 동일하게 동작할 수 있다. 그러나, 래치 회로(570)에 저장된 테스트 결과(PASS/FAIL)가 패스인 경우에 페일 프로그램 커맨드(IFAIL_PGM)가 활성화되면 제어부(520)는 페일 프로그램 커맨드(IFAIL_PGM)를 무시할 수 있다.
즉, 내부 프로그램 커맨드들(IPGM, IPASS_PGM, IFAIL_PGM) 중 노멀 프로그램 커맨드(IPGM)가 활성화되는 경우에는 테스트 결과(PASS/FAIL)와 상관없이 비휘발성 메모리 회로(530)의 프로그램 동작이 수행되고, 패스 프로그램 커맨드(IPASS_PGM)가 활성화되는 경우에는 테스트 결과(PASS/FAIL)가 패스인 경우에만 비휘발성 메모리 회로(530)의 프로그램 동작이 수행되고, 페일 프로그램 커맨드(IFAIL_PGM)가 활성화되는 경우에는 테스트 결과(PASS/FAIL)가 페일인 경우에만 비휘발성 메모리 회로(530)의 프로그램 동작이 수행될 수 있다.
부트업 신호(BOOTUP)가 활성화되는 부트업 동작시에, 제어부(520)는 비휘발성 메모리 회로(530) 내부에 저장된 정보들이 레지스터들(540_0~540_4)로 모두 전송될 수 있도록 비휘발성 메모리 회로(530)를 제어할 수 있다. 제어부(520)는 비휘발성 메모리 회로(530)가 리드 동작을 수행하도록 하는 리드 신호(ARE_RD)를 주기적으로 활성화하고, 리드 신호(ARE_RD)가 활성화 될때마다 어드레스(ARE_ADD)를 변경해 비휘발성 메모리 회로(530) 내부의 모든 데이터가 리드될 수 있도록 할 수 있다. 부트업 동작은 반도체 장치(410)의 초기화 구간 동안에 수행되는 것이 일반적이며, 부트업 동작시에 비휘발성 메모리 회로(530)로 인가되는 어드레스(ARE_ADD)는 데이터 수신부(503)를 통해 외부로부터 수신된 어드레스가 아닌 제어부(520) 내부에서 카운팅 방식을 통해 생성된 어드레스일 수 있다.
본 실시예에서는 반도체 장치(410)가 메모리 장치인 것을 예시해 설명했지만, 반도체 장치(410)가 메모리 장치에만 한정되는 것은 아니다. 반도체 장치(410)가 메모리 장치가 아닌 경우에는 메모리 뱅크들(BK0~BK3)을 대신해 반도체 장치 고유의 기능을 수행하기 위한 회로들이 구비될 수 있으며, 비휘발성 메모리 회로(530)를 프로그램하기 위한 커맨드(IPGM, IPASS_PGM, IFAIL_PGM), 데이터(ARE_DATA) 및 어드레스(ARE_ADD)가 도 5의 예시와 다른 종류의 패드를 통해 입력될 수 있다.
도 6은 데이터 수신부(503)로 비휘발성 메모리 회로(530)에서 사용될 어드레스(ARE_ADD)와 데이터(ARE_DATA)가 수신되는 과정을 나타낸 도면이다.
도 6을 참조하면, 커맨드를 통해 노멀 프로그램 명령(IPGM)이 인가된 이후에, 데이터 수신부(503)가 4개의 데이터 패드(DQ0~DQ3)를 통해 입력되는 비휘발성 메모리 회로(530)를 위한 24비트의 신호를 수신할 수 있다. 여기서, A라고 표시된 신호들은 어드레스(ARE_ADD)를 구성하는 8비트의 신호들이고, D라고 표시된 신호들은 데이터(ARE_DATA)를 구성하는 12비트의 신호들일 수 있다. 그리고, R이라고 표시된 신호들은 어드레스(ARE_ADD) 및 데이터(ARE_DATA)의 비트수가 늘어날 것을 대비한 예비(reserved) 신호들일 수 있다.
도 6에서는 노멀 프로그램 명령(IPGM)의 인가 이후에, 어드레스(ARE_ADD)와 데이터(ARE_DATA)가 수신되는 과정을 도시했으나, 패스 프로그램 명령(IPASS_PGM) 및 페일 프로그램 명령(IFAIL_PGM)의 인가 이후에 어드레스(ARE_ADD)와 데이터(ARE_DATA)가 수신되는 과정도 이와 동일하게 이루어질 수 있음은 당연하다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.
410: 반도체 장치 501: 커맨드 수신부
502: 어드레스 수신부 503: 데이터 수신부
504: 데이터 송신부 510: 디코더
520: 제어부 530: 비휘발성 메모리 회로
540_0~540_4: 레지스터들 550: 설정 회로
560: 테스트 회로 570: 래치 회로

Claims (10)

  1. 테스트 결과를 저장하는 래치 회로;
    반도체 장치의 동작에 필요한 정보를 저장하는 비휘발성 메모리 회로;
    상기 반도체 장치의 외부로부터 입력된 하나 이상의 제어신호를 이용해 하나 이상의 내부 프로그램 커맨드를 생성하는 디코더; 및
    상기 하나 이상의 내부 프로그램 커맨드의 활성화시에, 상기 래치 회로에 저장된 테스트 결과에 응답해, 상기 반도체 장치 외부로부터 입력된 정보를 상기 비휘발성 메모리 회로에 프로그램하는 제어부
    를 포함하는 반도체 장치.
  2. 제 1항에 있어서,
    상기 래치 회로를 패스와 페일 중 하나의 정보를 저장하는
    반도체 장치.
  3. 제 2항에 있어서,
    상기 하나 이상의 내부 프로그램 커맨드는 패스 프로그램 커맨드와 페일 프로그램 커맨드를 포함하는
    반도체 장치.
  4. 제 3항에 있어서,
    상기 제어부는
    상기 패스 프로그램 커맨드의 활성화시에, 상기 래치 회로에 패스 정보가 저장되어 있으면, 상기 외부로부터 입력된 정보를 상기 비휘발성 메모리 회로에 프로그램하고,
    상기 패스 프로그램 커맨드의 활성화시에, 상기 래치 회로에 페일 정보가 저장되어 있으면, 상기 외부로부터 입력된 정보를 상기 비휘발성 메모리 회로에 프로그램하지 않는
    반도체 장치.
  5. 제 3항에 있어서,
    상기 제어부는
    상기 페일 프로그램 커맨드의 활성화시에, 상기 래치 회로에 페일 정보가 저장되어 있으면, 상기 외부로부터 입력된 정보를 상기 비휘발성 메모리 회로에 프로그램하고,
    상기 페일 프로그램 커맨드의 활성화시에, 상기 래치 회로에 패스 정보가 저장되어 있으면, 상기 외부로부터 입력된 정보를 상기 비휘발성 메모리 회로에 프로그램하지 않는
    반도체 장치.
  6. 제 1항에 있어서,
    상기 반도체 장치는 메모리 장치이고,
    상기 비휘발성 메모리 회로에는 설정 정보와 리페어 정보 중 적어도 하나 이상의 정보가 저장되는
    반도체 장치.
  7. 패스 또는 페일의 테스트 결과를 저장하는 래치 회로;
    비휘발성 메모리 회로; 및
    패스 프로그램 커맨드의 활성화시에는 상기 래치 회로에 패스가 저장되어 있으면 상기 반도체 장치 외부로부터 입력된 정보를 상기 비휘발성 메모리 회로에 프로그램하고, 페일 프로그램 커맨드의 활성화시에 상기 래치 회로에 페일이 저장되어 있으면 상기 반도체 장치 외부로부터 입력된 정보를 상기 비휘발성 메모리 회로에 프로그램하는 제어부
    를 포함하는 반도체 장치.
  8. 테스트가 수행되는 단계;
    상기 테스트 결과가 임시 저장되는 단계;
    프로그램 커맨드와 상기 프로그램 커맨드에 대응하는 정보가 인가되는 단계; 및
    상기 임시 저장된 테스트 결과에 따라 상기 정보가 비휘발성 메모리 회로에 프로그램되는 단계
    를 포함하는 반도체 장치의 동작 방법.
  9. 제 8항에 있어서,
    상기 프로그램되는 단계에서,
    상기 프로그램 커맨드가 패스 프로그램 커맨드인 경우에, 상기 임시 저장된 테스트 결과가 패스이면 상기 정보가 상기 비휘발성 메모리 회로에 프로그램되고 상기 임시 저장된 테스트 결과가 페일이면 상기 정보가 상기 비휘발성 메모리 회로에 프로그램되지 않는
    반도체 장치의 동작 방법.
  10. 제 8항에 있어서,
    상기 프로그램되는 단계에서,
    상기 프로그램 커맨드가 페일 프로그램 커맨드인 경우에, 상기 임시 저장된 테스트 결과가 페일이면 상기 정보가 상기 비휘발성 메모리 회로에 프로그램되고 상기 임시 저장된 테스트 결과가 패스이면 상기 정보가 상기 비뷔발성 메모리 회로에 프로그램되지 않는
    반도체 장치의 동작 방법.
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