KR102031147B1 - 메모리 장치, 메모리 장치 및 메모리 시스템의 동작방법 - Google Patents

메모리 장치, 메모리 장치 및 메모리 시스템의 동작방법

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Abstract

메모리 장치의 동작 방법은, 리페어 모드로 진입하는 단계; 액티브 커맨드와 함께 페일 어드레스를 인가받아 임시 저장하는 단계; 라이트 커맨드를 인가받고, 데이터 패드의 상태를 확인해 프로그램 여부를 결정하는 단계; 상기 결정하는 단계에서 프로그램 동작의 수행이 결정되면 상기 임시 저장된 페일 어드레스를 비휘발성 메모리에 프로그램하는 단계; 및 상기 프로그램하는 단계의 완료 이전에 프리차지 커맨드를 인가받는 단계를 포함한다.

Description

메모리 장치, 메모리 장치 및 메모리 시스템의 동작방법 {MEMORY DEVICE, OPERATION METHOD OF MEMORY DEVICE AND MEMORY SYSTEM}
본 발명은 메모리 장치 및 이를 포함하는 메모리 시스템에 관한 것으로, 더욱 자세하게는 리페어와 관련된 기술에 관한 것이다.
도 1은 종래의 메모리 장치(예, DRAM)에서의 리페어 동작을 설명하기 위한 도면이다.
도 1에는 메모리 장치 내부에서 하나의 메모리 뱅크에 대응하는 구성을 도시했다. 도 1을 참조하면, 메모리 장치는 다수의 메모리 셀을 포함하는 메모리 어레이(110)와, 로우 어드레스(R_ADD)에 의해 선택된 워드라인(word line)을 활성화하기 위한 로우 회로(120), 컬럼 어드레스에 의해 선택된 비트라인(bitline)의 데이터를 억세스(리드 또는 라이트)하기 위한 컬럼 회로(130)를 포함한다.
로우 퓨즈 회로(140)는 메모리 어레이(110) 내에서 결함이 있는 메모리 셀에 대응하는 로우 어드레스를 리페어 로우 어드레스(REPAIR_R_ADD)로 저장한다. 로우 비교부(150)는 로우 퓨즈 회로(140)에 저장된 리페어 로우 어드레스(REPAIR_R_ADD)와 메모리장치 외부로부터 입력된 로우 어드레스(R_ADD)를 비교한다. 만약, 리페어 로우 어드레스(REPAIR_R_ADD)와 로우 어드레스(R_ADD)가 일치하면, 로우 비교부(150)는 로우 회로(120)가 로우 어드레스(R_ADD)에 의해 지정되는 워드라인을 대신해 리던던시(redundancy) 워드라인을 활성화하도록 제어한다. 즉, 로우 퓨즈 회로(140)에 저장된 리페어 로우 어드레스(REPAIR_R_ADD)에 대응하는 로우(워드라인)는 리던던시 로우(워드라인)으로 대체된다.
도면의 RACT 신호는 메모리 어레이(110) 내부의 워드라인을 활성화하라는 액티브 커맨드에 응답해서 활성화되고, 워드라인을 비활성화하라는 프리차지 커맨드에 응답해서 비활성화되는 신호를 나타낸다. 또한, RD는 리드(read) 커맨드 WR는 라이트(write) 커맨드를 나타낸다.
종래의 퓨즈 회로(140)에는 주로 레이저 퓨즈(laser fuse)가 사용된다. 레이저 퓨즈는 퓨즈의 컷팅 여부에 따라 '하이' 또는 '로우'의 데이터를 저장한다. 레이저 퓨즈의 프로그래밍은 웨이퍼 상태에서는 가능하지만, 웨이퍼가 패키지 내부에 실장된 이후에는 퓨즈를 프로그래밍하는 것이 불가능하다. 또한, 레이저 퓨즈는 피치(pitch)의 한계로 인해 작은 면적으로 설계하는 것이 불가능하다.
이러한 단점을 극복하기 위하여, 미국 등록특허 US 6904751, 6777757, 6667902, 7173851, 7269047에 개시된 것과 같은 이-퓨즈 어레이 회로, NAND 플래쉬 메모리, NOR 플래쉬 메모리, MRAM(Magnetic Random Access Memory), STT-MRAM(Spin Transfer magnetic Random Access Memory), ReRAM(Resistive Random Access Memory) 및 PC RAM(Phase Change Random Access Memory)과 같은 비휘발성 메모리(Non Volatile Memory) 중 하나를 메모리 장치 내부에 포함시키고, 비휘발성 메모리 내부에 리페어 정보(리페어 어드레스)를 저장시켜 사용하고 있다.
도 2는 메모리 장치에서 리페어 정보를 저장하기 위해 비휘발성 메모리가 사용되는 것을 도시한 도면이다.
도 2를 참조하면, 메모리 장치는 다수의 메모리 뱅크(BK0~BK3), 각각의 메모리 뱅크(BK0~BK3)마다 구비되어 리페어 정보를 저장하기 위한 레지스터들(210_0~210_3), 및 비휘발성 메모리(201)를 포함한다.
비휘발성 메모리(201)는 퓨즈 회로(140)를 대체한 것이다. 여기에는 모든 뱅크(BK0~BK3)에 대응하는 리페어 정보, 즉 리페어 어드레스, 가 저장된다. 비휘발성 메모리는 이-퓨즈 어레이 회로, NAND 플래쉬 메모리, NOR 플래쉬 메모리, MRAM(Magnetic Random Access Memory), STT-MRAM(Spin Transfer magnetic Random Access Memory), ReRAM(Resistive Random Access Memory) 및 PC RAM(Phase Change Random Access Memory)과 같은 비휘발성 메모리(Non Volatile Memory) 중 어느 하나일 수 있다.
각각의 뱅크(BK0~BK3)마다 구비되는 레지스터들(210_0~210_3)은 자신에 대응하는 메모리 뱅크의 리페어 정보를 저장한다. 레지스터(210_0)는 메모리 뱅크(BK0)의 리페어 정보를 저장하고, 레지스터(210_2)는 메모리 뱅크(BK2)의 리페어 정보를 저장한다. 레지스터들(210_0~210_3)은 래치 회로들을 포함하여 구성되며, 전원이 공급되어 있는 동안에만 리페어 정보를 저장하는 것이 가능하다. 레지스터들(210_0~210_3)에 저장될 리페어 정보는 비휘발성 메모리(201)로부터 전달받는다.
비휘발성 메모리(201)에 저장된 리페어 정보를 바로 이용하지 않고, 리페어 정보를 레지스터들(220_0~210_3)에 옮겨 저장한 후 이용하는 이유는 다음과 같다. 비휘발성 메모리(201)는 어레이 형태로 구성되므로, 내부에 저장된 데이터를 호출하기 위해서는 일정 시간이 소요된다. 즉각적인 데이터의 호출이 불가능하기 때문에, 비휘발성 메모리(201)에 저장된 데이터를 바로 이용하여 리페어 동작을 수행하는 것은 불가능하다. 따라서, 비휘발성 메모리(201)에 저장된 리페어 정보가 레지스터들(210_0~210_3)로 전송되어 저장되는 부트업 동작이 수행되고, 부트업 동작의 수행 이후에 레지스터들(210_0~210_3)에 저장된 데이터를 이용해 리페어 동작이 수행된다.
레이저 퓨즈로 구성된 퓨즈 회로(140)를 비휘발성 메모리(201)와 레지스터들(210_0~210_3)로 대체하는 경우에는 웨이퍼 상태 이후에 발견된 추가적인 불량을 리페어 하는 것이 가능하다. 한편, 최근에는 메모리 장치의 제조 이후(예, 제품의 판매 이후)에도 비휘발성 메모리(201)에 접근하여 메모리 장치의 제조 후에 발생한 불량을 리페어할 수 있도록 하는 기술이 연구되고 있다.
본 발명의 실시예들은, 메모리 장치의 제조 이후에도 불량을 리페어할 수 있는 효율적인 기술을 제공한다.
본 발명의 일실시예에 따른 메모리 장치의 동작 방법은, 리페어 모드로 진입하는 단계; 액티브 커맨드와 함께 페일 어드레스를 인가받아 임시 저장하는 단계; 라이트 커맨드를 인가받고, 데이터 패드의 상태를 확인해 프로그램 여부를 결정하는 단계; 상기 결정하는 단계에서 프로그램 동작의 수행이 결정되면 상기 임시 저장된 페일 어드레스를 비휘발성 메모리에 프로그램하는 단계; 및 상기 프로그램하는 단계의 완료 이전에 프리차지 커맨드를 인가받는 단계를 포함할 수 있다.
또한, 본 발명의 일실시예 따른 메모리 장치는, 다수의 커맨드 신호를 입력받는 커맨드 입력부; 다수의 어드레스 신호를 입력받는 어드레스 입력부; 다수의 데이터 신호를 입력받는 데이터 입력부; 상기 커맨드 입력부를 통해 입력된 커맨드 신호들을 디코딩해, 액티브 커맨드, 설정 커맨드, 라이트 커맨드, 프리차지 커맨드, 리프레쉬 커맨드, 및 리드 커맨드를 생성하는 커맨드 디코더; 상기 설정 커맨드와 상기 어드레스 입력부를 통해 입력된 어드레스 신호들 중 일부를 이용해 리페어 모드 신호를 생성하는 모드 디코더; 상기 리페어 모드 신호가 활성화된 상태에서, 상기 액티브 커맨드가 활성화되면 상기 어드레스 입력부를 통해 입력된 어드레스 신호들의 전부 또는 일부를 임시저장하는 임시저장부; 상기 리페어 모드 신호가 활성화된 상태에서, 상기 라이트 커맨드의 활성화에 응답해 상기 데이터 입력부를 통해 입력된 데이터 신호들의 전부 또는 일부의 상태를 체크해 프로그램 동작의 수행 여부를 결정하는 제어부; 및 상기 제어부에 의해 프로그램 동작의 수행이 결정되면, 상기 임시저장부에 저장된 어드레스 신호들을 프로그램하는 비휘발성 메모리를 포함할 수 있다.
또한, 본 발명의 일실시예에 따른 메모리 시스템의 동작 방법은, 메모리 콘트롤러의 제어에 의해 메모리 장치가 리페어 모드로 진입하는 단계; 상기 메모리 콘트롤러로부터 상기 메모리 장치로 페일 어드레스와 함께 액티브 커맨드가 인가되는 단계; 상기 메모리 장치가 상기 페일 어드레스를 임시 저장하는 단계; 상기 메모리 콘트롤러로부터 상기 메모리 장치로 라이트 커맨드가 인가되는 단계; 상기 라이트 커맨드의 인가에 응답해 상기 메모리 장치가 데이터 패드의 상태를 체크하고, 프로그램 동작의 수행 여부를 결정하는 단계; 상기 결정하는 단계에서 프로그램 동작의 수행이 결정되면, 상기 임시 저장된 페일 어드레스를 상기 메모리 장치 내부의 비휘발성 메모리에 프로그램하는 단계; 및 상기 프로그램하는 단계의 완료 이전에 상기 메모리 콘트롤러로부터 상기 메모리 장치로 프리차지 커맨드가 인가되는 단계를 포함할 수 있다.
본 발명의 실시예들에 따르면, 메모리 장치에 커맨드와 함께 페일 어드레스를 인가하는 간단한 시퀀스로 메모리 장치의 페일을 리페어 할 수 있다. 또한, 리페어를 수행하는 동안에도 리프레쉬 동작을 가능하게해 메모리 장치에 저장된 데이터를 보존할 수 있다.
도 1은 종래의 메모리 장치(예, DRAM)에서의 리페어 동작을 설명하기 위한 도면.
도 2는 메모리 장치에서 리페어 정보를 저장하기 위해 비휘발성 메모리가 사용되는 것을 도시한 도면.
도 3은 비교예에 따른 메모리 장치의 포스트 패키지 리페어(post package repair) 과정을 나타낸 타이밍도.
도 4는 본 발명의 일실시예에 따른 메모리 장치의 포스트 패키지 리페어 과정을 나타낸 타이밍도.
도 5는 본 발명의 다른 실시예에 따른 메모리 장치의 포스트 패키지 리페어 과정을 나타낸 타이밍도.
도 6은 도 4 또는 도 5와 같이 동작하는 본 발명에 따른 메모리 장치(600)의 일실시예 구성도.
도 7은 본 발명의 일실시예에 따른 메모리 시스템의 구성도.
도 8은 도 7의 메모리 시스템의 포스트 패키지 리페어 과정을 나타낸 순서도.
이하, 본 발명이 속하는 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 3은 비교예에 따른 메모리 장치의 포스트 패키지 리페어(post package repair) 과정을 나타낸 타이밍도이다. 여기서 포스트 패키지 리페어란 메모리 장치가 제조된(즉, 패키지된) 이후에 이루어지는 리페어를 의미한다.
도 3을 참조하면, 먼저, '301'시점에 메모리 장치에 설정 커맨드(MRS: Mode Register Setting)와 함께 리페어 모드로의 진입을 위한 어드레스의 조합(ENT, 리페어 모드 진입(entry)에 대응하는 어드레스의 조합이므로 ENT로 표기함)이 입력된다. 예를 들어, 설정 커맨드(MRS)의 인가와 함께 모드 레지스터6(MR6)가 선택되고 8번 어드레스가 '1'로 입력될 수 있다. 이에 의해 메모리 장치는 리페어 모드로 진입한다. 도면의 tMOD는 설정 커맨드(MRS)가 입력된 시간으로부터 설정 커맨드(MRS)가 아닌 커맨드(Non-MRS 커맨드)가 입력될 수 있기까지의 시간을 나타낸 것으로, '301'시점에 입력된 설정 커맨드(MRS)와 어드레스의 조합에 의해 메모리 장치가 리페어 모드로 진입하기까지 걸리는 시간이라고 여겨질 수 있다. 참고로, 메모리 장치가 리페어 모드로 진입하기 전에 메모리 장치는 모든 메모리 뱅크가 프리차지된 상태를 유지해야 한다.
메모리 장치의 리페어 모드 진입이 완료된 이후에(tMOD가 지난 이후에), '303'시점에 메모리 장치에 액티브 커맨드(ACT)와 함께 페일 어드레스(RA)가 입력된다. 그러면 메모리 장치는 입력된 페일 어드레스(RA)를 임시로 저장한다. 여기서 페일 어드레스(RA)는 메모리 장치 내부의 불량 셀의 위치를 나타내는 어드레스를 의미한다.
액티브 커맨드(ACT)의 인가 시점으로부터 tRCD (Ras to Cas Delay time)가 지난 이후에, '305'시점에 메모리 장치에 라이트 커맨드(WR)와 함께 유효한 어드레스(VALID)가 입력된다. 여기서, 메모리 장치는 라이트 커맨드(WR)와 함께 입력된 유효한 어드레스(VALID)의 값이 무슨 값이던지 상관하지 않는다(메모리 장치는 유효한 어드레스를 don't care로 여긴다). 메모리 장치는 라이트 커맨드(WR)의 인가시점인 '305'시점으로부터 라이트 레이턴시(WL: Write Latency, WL = CWL(Cas Write Latency) + AL(Additive Latency) + PL(Parity Latency))만큼의 시간이 지난 이후에('307' 시점에) 데이터 패드들(DQs)의 논리 상태가 '0'인지 아닌지를 살핀다. 데이터 패드들(DQs)의 논리 상태가 '0'이면 자신이 타겟(target)이라는 것을 의미하고, 데이터 패드들(DQs)의 논리 상태가 '1'이면 자신이 타겟이 아니라는 것을 의미한다. 여기서 타겟이란, 시스템 내부의 메모리 장치들 중 리페어 동작을 수행할 메모리 장치를 의미한다.
'307'시점에 자신이 타겟이라는 것이 확인된 경우에, 메모리 장치는 액티브 커맨드(ACT)와 함께 입력되어 임시 저장된 페일 어드레스(RA)를 비휘발성 메모리(도 2의 비휘발성 메모리(201)와 같이 리페어를 위한 페일 어드레스를 저장하는 비휘발성 메모리를 의미함)에 프로그램한다. 도면의 tPGM은 페일 어드레스(RA)가 메모리 장치 내부의 비휘발성 메모리에 프로그램되는데 소요되는 시간을 의미한다.
페일 어드레스(RA)가 비휘발성 메모리에 모두 프로그램된 이후에(tPGM 이후에), '309'시점에서 프리차지 커맨드(PRE)가 입력되어 메모리 장치의 액티브 상태가 해제된다. 그리고, '311'시점에 메모리 장치에 설정 커맨드(MRS)와 함께 리페어 모드의 탈출을 위한 어드레스의 조합(EXIT, 리페어 모드 탈출(exit)에 대응하는 어드레스의 조합이므로 EXIT으로 표기함)이 입력된다. 예를 들어, 설정 커맨드(MRS)의 인가와 함께 모드 레지스터6(MR6)가 선택되고 8번 어드레스가 '0'으로 입력될 수 있다. 이에 의해 메모리 장치의 리페어 모드가 끝나고 노멀 동작이 시작된다.
도 3의 포스트 패키지 리페어 과정을 간단히 요약하면, (1)메모리 장치의 리페어 모드 진입, (2)액티브 커맨드(ACT)와 함께 페일 어드레스(RA) 인가, (3)라이트 커맨드(WR) 인가, (4)라이트 커맨드(WR)로부터 WL 지난 후에 데이터 패드들(DQs) 확인하여 자신이 타겟인지/아닌지 확인, (5)자신에 타겟인 경우에 액티브 커맨드(ACT)와 인가되었던 페일 어드레스(RA)를 비휘발성 메모리에 프로그램, (6)프로그램 완료 후 프리차지 커맨드(PRE) 인가, (7)리페어 모드 탈출의 과정이라 볼 수 있다. 여기서, 비휘발성 메모리에 페일 어드레스가 프로그램되는 시간, 즉 tPGM,은 상당히 길 수밖에 없는데, 비휘발성 메모리의 프로그램은 메모리 장치의 액티브 이후 프리차지 이전에 이루어지므로, 이 구간(tPGM) 동안에 메모리 장치를 리프레쉬(refresh)하는 것은 불가능하다(리프레쉬 동작은 프리차지 상태에서만 가능함). 따라서, 포스트 패키지 리페어 과정의 수행 이전에 메모리 장치에 저장되어 있던 데이터는, 리프레쉬 동작이 이루어지지 않아 소실될 우려가 있다는 문제점이 있다.
도 4는 본 발명의 일실시예에 따른 메모리 장치의 포스트 패키지 리페어 과정을 나타낸 타이밍도이다.
도 4를 참조하면, 먼저, '401'시점에 메모리 장치에 설정 커맨드(MRS)와 함께 리페어 모드로의 진입을 위한 어드레스의 조합(ENT)이 입력된다. 예를 들어, 설정 커맨드(MRS)의 인가와 함께 모드 레지스터6(MR6)가 선택되고 8번 어드레스가 '1'로 입력될 수 있다. 이에 의해 메모리 장치는 리페어 모드로 진입한다. 도면의 tMOD는 설정 커맨드(MRS)가 입력된 시간으로부터 설정 커맨드가 아닌 커맨드(Non-MRS 커맨드)가 입력될 수 있기까지의 시간을 나타낸 것으로, '401'시점에 입력된 설정 커맨드(MRS)와 어드레스의 조합에 의해 메모리 장치가 리페어 모드로 진입하기까지 걸리는 시간이라고 여겨질 수 있다. 참고로, 메모리 장치가 리페어 모드로 진입하기 전에 메모리 장치는 모든 메모리 뱅크가 프리차지된 상태를 유지해야 한다.
메모리 장치의 리페어 모드 진입이 완료된 이후에(tMOD가 지난 이후에), '403'시점에 메모리 장치에 액티브 커맨드(ACT)와 함께 페일 어드레스(RA)가 입력된다. 그러면 메모리 장치는 입력된 페일 어드레스를 임시로 저장한다. 여기서 페일 어드레스(RA)는 메모리 장치 내부의 불량 셀의 위치를 나타내는 어드레스를 의미한다.
액티브 커맨드(ACT)의 인가 시점으로부터 tRCD가 지난 이후에, '405'시점에 메모리 장치에 라이트 커맨드(WR)와 함께 유효한 어드레스(VALID)가 입력된다. 여기서, 메모리 장치는 라이트 커맨드(WR)와 함께 입력된 유효한 커맨드(VALID)의 값이 무슨 값이던지 상관하지 않는다(메모리 장치는 유효한 어드레스를 don't care로 여긴다). 메모리 장치는 라이트 커맨드(WR)의 인가시점인 '405'시점으로부터 라이트 레이턴시(WL) 만큼의 시간이 지난 이후에('407' 시점에) 데이터 패드들(DQs)의 논리 상태가 '0'인지 아닌지를 살핀다. 데이터 패드들(DQs)의 논리 상태가 '0'이면 자신이 타겟이라는 것을 의미하고, 데이터 패드들(DQs)의 논리 상태가 '1'이면 자신이 타겟이 아니라는 것을 의미한다. 여기서, 타겟이란, 시스템 내부의 메모리 장치들 중 리페어 동작을 수행할 메모리 장치를 의미한다.
'407'시점에서 자신이 타겟이라는 것이 확인된 경우에 메모리 장치는 '409'시점에 인가되는 프리차지 커맨드(PRE)에 응답해 액티브 커맨드(ACT)와 함께 입력되어 임시 저장된 페일 어드레스(RA)를 비휘발성 메모리에 프로그램한다. 도면의 tPGM은 페일 어드레스가 메모리 장치 내부의 비휘발성 메모리에 프로그램되는데 소요되는 시간을 의미한다. 프리차지 커맨드(PRE)가 인가된 후에는 비록 프로그램 동작이 완료되지 않았더라도(tPGM의 완료 이전에도) 메모리 장치에 리프레쉬 커맨드(REF)가 입력될 수 있다. 따라서, 긴 프로그램 동작시간(tPGM) 동안에 메모리 장치에 저장되어 있던 데이터가 유실되는 것을 막을 수 있다.
프로그램 동작이 완료된 이후인 '411'시점에 메모리 장치에 설정 커맨드(MRS)와 함께 리페어 모드의 탈출을 위한 어드레스의 조합(EXIT)이 입력된다. 예를 들어, 설정 커맨드(MRS)의 인가와 함께 모드 레지스터(MR)6가 선택되고 8번 어드레스가 '0'으로 입력될 수 있다. 이에 의해 메모리 장치의 리페어 모드가 끝나고 노멀 동작이 시작된다.
도 4의 포스트 패키지 리페어 과정을 간단히 요약하면, (1)메모리 장치의 리페어 모드 진입, (2)액티브 커맨드(ACT)의 인가와 함께 페일 어드레스(RA)의 인가, (3)라이트 커맨드(WR) 인가, (4)라이트 커맨드(WR)의 인가로부터 WL 지난 후에 데이터 패드들(DQs) 확인하여 자신이 타겟인지/아닌지 확인, (5)프리차지 커맨드(PRE) 인가, (6)자신이 타겟인 경우 프리차지 커맨드(PRE)에 응답하여 액티브 커맨드(ACT)와 인가되었던 페일 어드레스(RA)를 비휘발성 메모리에 프로그램, (7)리페어 모드의 탈출의 과정이라 볼 수 있다. 도 4의 실시예에서는 프로그램 동작이 프리차지 커맨드(PRE)의 인가 이후에 이루어지므로, 비휘발성 메모리의 프로그램 동작시 메모리 장치는 프리차지 상태에 있다. 그러므로, 프로그램 동작(tPGM) 중에도 메모리 장치에 리프레쉬 커맨드(REF)를 인가해 리프레쉬 하는 것이 가능하다. 이는 도 3의 비교예에서는 프로그램 동작 구간 중에 리프레쉬가 불가능하다는 것과 대비하여, 데이터 보존의 측면에 있어서 장점을 갖는다.
도 5는 본 발명의 다른 실시예에 따른 메모리 장치의 포스트 패키지 리페어 과정을 나타낸 타이밍도이다. 도 5에 나타난 과정은 도 4에 나타난 과정과 대부분 동일하므로, 이하에서는 도 4와의 차이점을 중심으로 알아보기로 한다.
도 5를 참조하면, '407'시점에서 자신이 타겟이라는 것을 확인된 경우에 메모리 장치는 프리차지 커맨드(PRE)의 인가와 상관없이 액티브 커맨드와 입력된 리페어 어드레스(RA)를 비휘발성 메모리에 프로그램하는 프로그램 동작(tPGM)을 시작한다. 즉, 도 5에서는 도 4와 다르게 프로그램 동작(tPGM)의 시작이 프리차지 커맨드(PRE)에 의존적이지 않으며, 프리차지 커맨드(PRE)의 인가 시점 '409' 이전인 시점 '508'에 프로그램 동작이 시작될 수 있다.
그리고, 프로그램 동작(tPGM)의 완료 이전에, 즉 프로그램 동작(tPGM) 중에, 메모리 장치에 프리차지 커맨드(PRE)가 인가되고, 프리차지 커맨드(PRE)가 인가된 '409' 시점 이후부터 메모리 장치의 리프레쉬 동작이 가능해진다. 도 5의 실시예에 따르면, 비록 프리차지 커맨드(PRE)의 인가 이전에도 비휘발성 메모리의 프로그램 동작(tPGM)이 시작되기는 하지만, 비휘발성 메모리의 프로그램 동작 중에 프리차지 커맨드(PRE)가 인가되고, 프리차지 커맨드(PRE)의 인가 이후에는 메모리 장치를 리프레쉬 하는 것이 가능하므로, 메모리 장치에 저장되어 있던 데이터가 유실되는 것을 막을 수 있다.
도 6은 도 4 또는 도 5와 같이 동작하는 본 발명에 따른 메모리 장치(600)의 일실시예 구성도이다. 여기서의 메모리 장치(600)는 DRAM일 수 있다.
도 6을 참조하면, 메모리 장치(600)는, 커맨드 입력부(601), 어드레스 입력부(602), 데이터 입력부(603), 데이터 출력부(604) 커맨드 디코더(610), 모드 디코더(620), 임시 저장부(630), 제어부(640), 비휘발성 메모리(650), 뱅크 액티브 회로(660), 아이들 신호 생성부(670) 및 리프레쉬 회로(680)를 포함할 수 있다.
커맨드 입력부(601)는 메모리 장치(600) 외부로부터 입력되는 커맨드 신호들을 입력받는다. 커맨드 신호들(CMDs)에는 칩 선택 신호(CS: Chip Select), 액티브 신호(ACT: Active), 로우 어드레스 스트로브 신호(RAS: Row Address Strobe), 컬럼 어드레스 스트로브 신호(CAS: Column Address Strobe), 라이트 인에이블 신호(WE: Write Enable)가 있을 수 있다.
어드레스 입력부(602)는 메모리 장치(600) 외부로부터 입력되는 멀티 비트(multi bits)로 이루어진 어드레스(ADDs)를 입력받는다. 어드레스(ADDs)에는 로우 어드레스와 컬럼 어드레스를 의미하는 노멀 어드레스(A<0:15>, 16비트로 예시함) 이외에, 뱅크 그룹 어드레스(BG<0:1>, 2비트로 예시함)와 뱅크 어드레스(BA<0:1>, 2비트로 예시함)가 있을 수 있다. 뱅크 그룹 어드레스(BG<0:1>)와 뱅크 어드레스(BA<0:1>)는 뱅크 그룹과 뱅크라는 큰 단위의 어드레싱을 위한 것이므로 상위 어드레스라고 할 수 있으며, 노멀 어드레스(A<0:15>)는 뱅크 내부의 어드레싱을 위한 것이므로 하위 어드레스라고 할 수 있다. 로우 어드레스와 컬럼 어드레스는 동일한 패드를 통해 입력되며, 로우 어드레스 스트로브 신호(RAS)에 동기되어 입력되는 어드레스는 메모리 장치(600)가 로우 어드레스로 인식하고, 컬럼 어드레스 스트로브 신호(CAS)에 동기되어 입력되는 어드레스는 메모리 장치가 컬럼 어드레스로 인식한다. 도면의 기호 상으로 ADDs = BG<0:1> + BA<0:1> + A<0:15>를 나타낸다고 여겨질 수 있다.
데이터 입력부(603)는 메모리 장치(600) 외부로부터 입력되는 멀티 비트의 데이터를 입력받는다. 그리고, 데이터 출력부(604)는 메모리 장치(600) 외부로 데이터를 출력한다. 예를 들어, 메모리 장치에 라이트될 데이터는 데이터 입력부(603)를 통해 입력되고, 메모리 장치에서 리드된 데이터는 데이터 출력부(604)를 통해 출력된다.
커맨드 디코더(610)는 커맨드 입력부(601)를 통해 입력된 커맨드 신호들(CMDs)을 디코딩해 다양한 커맨드들을 생성한다. 커맨드들에는 액티브 커맨드(IACT), 프리차지 커맨드(IPRE), 리드 커맨드(IRD), 라이트 커맨드(IWR), 설정 커맨드(IMRS), 리프레쉬 커맨드(IREF) 등이 있을 수 있다. 커맨드들(IACT, IPRE, IRD, IWR, IMRS, IREF)은 외부에서 입력된 커맨드 신호들(CMDs)을 디코딩한 결과 생성된 내부(internal) 커맨드이므로 I 라는 첨자를 병기했다.
모드 디코더(620)는 커맨드 디코더에 의해 설정 커맨드(IMRS)가 활성화되면, 어드레스(ADDs)의 일부(BG<0:1>, A<0:15>)를 디코딩해 리페어 모드 신호(PPREN)를 생성한다. 여기서는 모드 디코더(620)가 어드레스(BG<0:1>, A<0:15>)를 디코딩하는 것을 예시하였으나, 모드 디코더(620)가 디코딩하는 어드레스의 종류 및 어드레스의 비트 수는 얼마든지 변경될 수 있다. 리페어 모드 신호(PPREN)의 활성화는 리페어 모드가 설정되었음을 의미하며, 리페어 모드 신호(PPREN)의 비활성화하는 리페어 모드가 설정되지 않았음을 의미한다. 모드 디코더(620)는 리페어 모드 신호(PPREN) 이외에도 메모리 장치(600)의 다양한 동작 모드 및 다양한 설정과 관련된 신호들을 생성할 수 있지만, 이는 본 발명과 직접적인 관련이 없으므로, 여기서는 이에 대한 설명을 생략하기로 한다.
임시 저장부(630)는 리페어 모드 신호(PPREN)가 활성화된 상태에서, 액티브 커맨드(IACT)가 활성화되면 어드레스 입력부(602)를 통해 입력된 어드레스(ADDs)를 임시저장한다. 임시 저장부(630)는 어드레스(ADDs)의 전부를 임시 저장할 수도 있으며 어드레스(ADDs)의 일부를 임시 저장할 수 있다. 리페어 스킴에 따라 비휘발성 메모리(650)에 일부 비트의 어드레스가 생략되어 저장되더라도 불량을 리페어하는 것이 가능하기 때문이다. 예를 들어, 뱅크별로 독립적인 로우의 리페어가 불가능하고, 모든 뱅크에서 동일한 로우가 리페어되도록 리페어 스킴이 설계되어 있는 경우에는, 뱅크를 구별하기 위한 어드레스는 필요 없을 수 있다.
제어부(640)는 리페어 모드 신호(PPREN)가 활성화된 상태에서, 라이트 커맨드(IWR)가 활성화되면 라이트 커맨드(IWR)의 활성화 시점으로부터 라이트 레이턴시(WL) 만큼의 시간이 지난 후에 데이터 입력부(603)로 입력된 데이터들(DQs)의 논리 상태를 살핀다. 제어부(640)는 데이터들(DQs)의 논리 상태가 모두 '0'이면 프로그램 동작의 수행하기로 결정하고, 그렇지 않으면 프로그램 동작을 수행하지 않기로 결정한다. 제어부(640)가 프로그램 동작의 수행을 결정한 경우에 제어부(640)는 (1)프리차지 커맨드(IPRE)의 활성화에 응답하여 프로그램 신호(PGMEN)를 활성화할 수도 있으며(도 4와 같은 방식의 프로그램 동작시), (2)프리차지 커맨드(IPRE)의 활성화와 상관 없이 바로 프로그램 신호(PGMEN)를 활성화할 수도 있다(도 5와 같은 방식의 프로그램 동작시). 제어부(640)가 (2)와 같이 동작하는 경우에는, 제어부(640)로 프리차지 커맨드(IPRE)가 입력될 필요가 없다.
비휘발성 메모리(650)는 프로그램 신호(PGMEN)가 활성화되면 임시 저장부(630)에 저장된 어드레스(PGM_ADD)를 내부에 프로그램한다. 비휘발성 메모리(650)에 프로그램된 어드레스는 부트업 동작시에 메모리 뱅크들(미도시)에 구비된 레지스터들(미도시)로 전달되어 메모리 뱅크들 내부의 불량 셀을 리페어하기 위해 사용된다. 비휘발성 메모리(650)는 이-퓨즈 어레이 회로, NAND 플래쉬 메모리, NOR 플래쉬 메모리, MRAM(Magnetic Random Access Memory), STT-MRAM(Spin Transfer magnetic Random Access Memory), ReRAM(Resistive Random Access Memory) 및 PC RAM(Phase Change Random Access Memory)과 같은 비휘발성 메모리(Non Volatile Memory) 중 어느 하나일 수 있다.
뱅크 액티브 회로(660)는 어드레스 입력부(602)를 통해 입력된 어드레스들(ADDs) 중 뱅크 그룹 어드레스(BG<0:1>) 및 뱅크 어드레스(BA<0:1>)를 입력받고, 액티브 커맨드(IACT)와 프리차지 커맨드(IPRE)를 입력받는다. 그리고, 다수의 메모리 뱅크들 각각에 대응하는 뱅크 액티브 신호(RACT<0:15>)를 생성한다. 뱅크 액티브 회로(660)는 뱅크 그룹 어드레스(BG<0:1>)와 뱅크 어드레스(BA<0:1>)를 이용해 16개의 메모리 뱅크들(예, BK0~BK15, 미도시) 중 하나를 선택한다. 그리고, 액티브 커맨드(IACT)가 활성화되면 선택된 메모리 뱅크에 대응하는 뱅크 액티브 신호를 활성화하고, 프리차지 커맨드(IPRE)가 활성화되면 선택된 메모리 뱅크에 대응하는 뱅크 액티브 신호를 비활성화한다. 예를 들어, 어드레스(BG<0:1>, BA<0:1>)에 의해 3번 뱅크(BK3)가 선택된 상태에서 액티브 커맨드(IACT)가 활성화되면 뱅크 액티브 신호(RACT<3>)가 활성화되고 프리차지 커맨드(IPRE)가 활성화되면 활성화되어 있던 뱅크 액티브 신호(RACT<3>)가 비활성화된다. 뱅크 액티브 신호들(RACT<0:15>)은 대응하는 메모리 뱅크들(BK0~NK15)을 액티브 상태로 제어하는 신호들이다. 예를 들어, 뱅크 액티브 신호(RACT<3>)가 활성화된 동안에 메모리 뱅크(BK3)는 액티브되고, 뱅크 액티브 신호(RACT<3>)가 비활성화된 동안에 메모리 뱅크(BK3)는 프리차지된다.
아이들 신호 생성부(670)는 뱅크 액티브 신호들(RACT<0:15>)을 입력받아 아이들 신호(IDLE)를 생성한다. 아이들 신호(IDLE)는 메모리 장치(600)가 아이들 상태에 있다는 것을 나타내는 신호이다. 메모리 장치(600) 내부의 모든 메모리 뱅크들(BK0~BK15)이 프리차지된 상태가 바로 메모리 장치(600)의 아이들 상태이므로, 아이들 신호 생성부(670)는 모든 뱅크 액티브 신호들(RACT<0:15>)이 비활성화되면 아이들 신호(IDLE)를 활성화시킨다.
리프레쉬 회로(680)는 아이들 신호(IDLE)가 활성화된 상태에서 리프레쉬 커맨드(IREF)가 활성화되면 메모리 장치(600) 내부의 뱅크들(BK0~BK15)이 정해진 순서에 따라 리프레쉬될 수 있도록 제어한다. 아이들 신호(IDLE)가 비활성화된 상태에서는 리프레쉬 커맨드(IREF)가 활성화되더라도 리프레쉬 동작이 수행되지 않는다.
도 7은 본 발명의 일실시예에 따른 메모리 시스템의 구성도이다.
도 7을 참조하면, 메모리 시스템은, 메모리 장치(600)와 메모리 콘트롤러(700)를 포함한다.
메모리 콘트롤러(700)는 메모리 장치(600)의 전반적인 동작을 제어한다. 메모리 콘트롤러(700)의 주된 역할은 메모리 장치(600)가 라이트 및 리드 동작을 수행하도록 제어하는 것이다. 메모리 콘트롤러(700)는 라이트 동작시 메모리 장치(600)로 라이트 커맨드(CMDs 신호들의 조합으로 전달됨)와 함께 어드레스(ADDs)와 데이터(DQs)를 전달해, 메모리 장치(600) 내부의 메모리 뱅크들에서 지정된 위치에 데이터가 저장되도록 한다. 또한, 메모리 콘트롤러(700)는 리드 동작시에는 메모리 장치(600)로 리드 커맨드(CMDs 신호들의 조합으로 전달됨)와 함께 어드레스(ADDs)를 전달해, 메모리 장치(600) 내부의 메모리 뱅크들에서 지정된 위치에 저장된 데이터가 호출되도록 한다.
또한, 메모리 콘트롤러(700)는 메모리 장치(600) 내부의 불량 셀이 리페어될 수 있도록, 즉 페일 어드레스가 메모리 장치(600) 내부의 비휘발성 메모리(650)에 프로그램될 수 있도록 메모리 장치(600)를 제어하는데, 이와 관련된 내용은 도 8과 함께 자세히 알아보기로 한다.
도 8은 도 7의 메모리 시스템의 포스트 패키지 리페어 과정을 나타낸 순서도이다.
도 8을 참조하면, 먼저 메모리 장치(600)가 리페어 모드로 진입한다(S801). 메모리 장치(600)의 리페어 모드로의 진입은 메모리 콘트롤러(700)로부터 메모리 장치(600)로 설정 커맨드(MRS, CMDs의 조합으로 인가됨)와 함께 리페어 모드의 진입을 위한 어드레스(ENT, ADDs의 조합으로 인가됨)가 인가되고, 메모리 장치(600) 내부의 모드 디코더(620)가 리페어 모드 신호(PPREN)를 활성화하는 것에 의해 이루어질 수 있다.
메모리 장치(600)가 리페어 모드로 진입한 이후에, 메모리 콘트롤러(700)로부터 메모리 장치로 페일 어드레스(RA, ADDs의 조합으로 인가됨)와 함께 액티브 커맨드(ACT, CMDs 조합으로 인가됨)가 인가된다(S803). 그러면, 메모리 장치(600) 내부의 커맨드 디코더(610)는 내부적으로 액티브 커맨드(IACT)를 활성화하고 임시 저장부(630)가 액티브 커맨드(ICAT)에 응답해 입력된 페일 어드레스(RA)를 임시 저장한다(S805).
이후에, 메모리 콘트롤러(700)로부터 메모리 장치(600)로 라이트 커맨드(WR, CMDs의 조합으로 인가됨)가 인가된다(S807). 그러면, 메모리 장치(600) 내부의 커맨드 디코더(610)는 내부적으로 라이트 커맨드(IWR)를 활성화한다.
라이트 커맨드(WR)의 인가 이후에 라이트 레이턴시(WL) 만큼의 시간이 지나면, 메모리 장치(600)의 제어부(640)는 데이터 입력부(603)를 통해 입력된 데이터들(DQs)의 논리 상태를 살핀다(S809). 데이터들의 논리 상태가 모두 '0'이라면 메모리 장치(600)가 타겟이므로 프로그램 동작을 수행하기로 결정하고, 그렇지 않다면 프로그램 동작을 수행하지 않기로 결정한다.
이후에, 메모리 콘트롤러로부(700)터 메모리 장치(600)로 프리차지 커맨드(PRE, CMDs의 조합으로 인가됨)가 인가된다(S811). 메모리 장치(600) 내부의 커맨드 디코더(610)는 내부적으로 프리차지 커맨드(IPRE)를 활성화하고, 제어부(640)는 프리차지 커맨드(IPRE)의 활성화에 응답해 임시 저장부(630)에 임시 저장되어 있던 페일 어드레스(PGM_ADD)를 비휘발성 메모리(650)에 프로그램하는 동작을 시작한다(S813). 여기서, 제어부(640)가 메모리 장치(600)가 타겟이라는 것을 확인한 경우에 프리차지 커맨드(PRE)의 인가 이전에도 프로그램 동작이 시작되도록 비휘발성 메모리(650)를 제어할 수 있음은 도 5에서 설명한 바와 같다.
프로그램 동작이 완료된 이후에는, 메모리 장치(600)의 리페어 모드가 종료된다(S815). 메모리 장치(600)의 리페어 모드 탈출은 메모리 콘트롤러(700)로부터 메모리 장치(600)로 설정 커맨드(MRS, CMDs의 조합으로 인가됨)와 함께 리페어 모드의 탈출을 위한 어드레스(EXIT, ADDs의 조합으로 인가됨)가 인가되고, 메모리 장치(600) 내부의 모드 디코더(620)가 리페어 모드 신호(PPREN)를 비활성화하는 것에 의해 이루어질 수 있다.
또한, 메모리 콘트롤러로(700)부터 메모리 장치(600)로 프리차지 커맨드(PRE)가 인가된 이후에는, 비휘발성 메모리(650)의 프로그램 동작이 완료되기 이전이라도, 메모리 콘트롤러(700)로부터 메모리 장치(600)로 리프레쉬 커맨드(REF)가 인가되어 메모리 장치(600)가 리프레쉬 동작을 수행할 수 있다.
또한, 도 8에는 도시되지 않았지만, 프로그램 동작(S813)의 완료 이후에, 프로그램 동작이 올바르게 수행되었는지를 검증하는 단계가 추가적으로 수행될 수 있다. 검증 단계에서 프로그램 동작이 올바르게 수행되지 않았다는 것이 판별되면 프로그램 동작이 다시 수행될 수도 있다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.
600: 메모리 장치 601: 커맨드 입력부
602: 어드레스 입력부 603: 데이터 입력부
604: 데이터 출력부 610: 커맨드 디코더
620: 모드 디코더 630: 임시 저장부
640: 제어부 650: 비휘발성 메모리
660: 뱅크 액티브 회로 670: 아이들 신호 생성부
680: 리프레쉬 회로

Claims (14)

  1. 리페어 모드로 진입하는 단계;
    액티브 커맨드와 함께 페일 어드레스를 인가받아 임시 저장하는 단계;
    라이트 커맨드를 인가받고, 데이터 패드의 상태를 확인해 프로그램 여부를 결정하는 단계;
    상기 결정하는 단계에서 프로그램 동작의 수행이 결정되면 상기 임시 저장된 페일 어드레스를 비휘발성 메모리에 프로그램하는 단계; 및
    상기 프로그램하는 단계의 완료 이전에 프리차지 커맨드를 인가받는 단계
    를 포함하는 메모리 장치의 동작 방법.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서,
    상기 프리차지 커맨드를 인가받는 단계 이후에 리프레쉬 커맨드를 인가받는 단계
    를 더 포함하는 메모리 장치의 동작 방법.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서,
    상기 프로그램하는 단계의 완료 이후에 상기 리페어 모드에서 탈출하는 단계
    를 더 포함하는 메모리 장치의 동작 방법.
  4. 삭제
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서,
    상기 프로그램하는 단계는 상기 프리차지 커맨드의 인가에 응답하여 시작되는
    메모리 장치의 동작 방법.
  6. 다수의 커맨드 신호를 입력받는 커맨드 입력부;
    다수의 어드레스 신호를 입력받는 어드레스 입력부;
    다수의 데이터 신호를 입력받는 데이터 입력부;
    상기 커맨드 입력부를 통해 입력된 커맨드 신호들을 디코딩해, 액티브 커맨드, 설정 커맨드, 라이트 커맨드, 프리차지 커맨드, 리프레쉬 커맨드, 및 리드 커맨드를 생성하는 커맨드 디코더;
    상기 설정 커맨드와 상기 어드레스 입력부를 통해 입력된 어드레스 신호들 중 일부를 이용해 리페어 모드 신호를 생성하는 모드 디코더;
    상기 리페어 모드 신호가 활성화된 상태에서, 상기 액티브 커맨드가 활성화되면 상기 어드레스 입력부를 통해 입력된 어드레스 신호들의 전부 또는 일부를 임시저장하는 임시저장부;
    상기 리페어 모드 신호가 활성화된 상태에서, 상기 라이트 커맨드의 활성화에 응답해 상기 데이터 입력부를 통해 입력된 데이터 신호들의 전부 또는 일부의 상태를 체크해 프로그램 동작의 수행 여부를 결정하는 제어부; 및
    상기 제어부에 의해 프로그램 동작의 수행이 결정되면, 상기 임시저장부에 저장된 어드레스 신호들을 프로그램하는 비휘발성 메모리
    를 포함하는 메모리 장치.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 6항에 있어서,
    상기 제어부에 의해 프로그램 동작이 수행이 결정된 이후에, 상기 프리차지 커맨드가 활성화되면 상기 비휘발성 메모리의 프로그램 동작이 시작되는
    메모리 장치.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 6항에 있어서,
    상기 어드레스 입력부를 통해 입력된 어드레스 신호들 중 뱅크 그룹 어드레스 신호들 및 뱅크 어드레스 신호들과 상기 액티브 커맨드 및 상기 프리차지 커맨드를 이용해 다수의 메모리 뱅크 각각에 대응하는 뱅크 액티브 신호들을 생성하는 뱅크 액티브 회로;
    상기 뱅크 액티브 신호들이 모두 비활성화된 상태에서 활성화되는 아이들 신호를 생성하는 아이들 신호 생성부; 및
    상기 아이들 신호가 활성화된 상태에서 상기 리프레쉬 커맨드의 활성화에 응답해 리프레쉬 동작을 제어하는 리프레쉬 회로
    를 더 포함하는 메모리 장치.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 6항에 있어서,
    상기 제어부는
    상기 라이트 커맨드의 활성화 시점으로부터 라이트 레이턴시(WL: Write Latency) 만큼의 시간이 경과한 후 상기 데이터 입력부를 통해 입력된 모든 데이터 신호들이 '0'의 값을 가지면 상기 프로그램 동작을 수행하기로 결정하고, 그렇지 않으면 상기 프로그램 동작을 수행하지 않기로 결정하는
    메모리 장치.
  10. 메모리 콘트롤러의 제어에 의해 메모리 장치가 리페어 모드로 진입하는 단계;
    상기 메모리 콘트롤러로부터 상기 메모리 장치로 페일 어드레스와 함께 액티브 커맨드가 인가되는 단계;
    상기 메모리 장치가 상기 페일 어드레스를 임시 저장하는 단계;
    상기 메모리 콘트롤러로부터 상기 메모리 장치로 라이트 커맨드가 인가되는 단계;
    상기 라이트 커맨드의 인가에 응답해 상기 메모리 장치가 데이터 패드의 논리 상태를 체크하고, 프로그램 동작의 수행 여부를 결정하는 단계;
    상기 결정하는 단계에서 프로그램 동작의 수행이 결정되면, 상기 임시 저장된 페일 어드레스를 상기 메모리 장치 내부의 비휘발성 메모리에 프로그램하는 단계; 및
    상기 프로그램하는 단계의 완료 이전에 상기 메모리 콘트롤러로부터 상기 메모리 장치로 프리차지 커맨드가 인가되는 단계
    를 포함하는 메모리 시스템의 동작 방법.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10항에 있어서,
    상기 프로그램하는 단계는 상기 프리차지 커맨드의 인가에 응답해 시작되는
    메모리 시스템의 동작 방법.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10항에 있어서,
    상기 프리차지 커맨드가 인가되는 단계 이후에, 상기 메모리 콘트롤러로부터 상기 메모리 장치로 리프레쉬 커맨드가 인가되는 단계
    를 더 포함하는 메모리 시스템의 동작 방법.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10항에 있어서,
    상기 프로그램하는 단계의 완료 이후에 상기 메모리 콘트롤러의 제어에 의해 상기 메모리 장치가 상기 리페어 모드에서 탈출하는 단계
    를 더 포함하는 메모리 시스템의 동작 방법.
  14. 삭제
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140108938A (ko) * 2013-03-04 2014-09-15 삼성전자주식회사 반도체 메모리를 액세스하는 액세스 방법 및 반도체 회로
KR20150040481A (ko) 2013-10-07 2015-04-15 에스케이하이닉스 주식회사 메모리 장치, 메모리 장치 및 메모리 시스템의 동작방법
KR102088343B1 (ko) * 2014-02-05 2020-03-12 삼성전자주식회사 반도체 메모리 장치
KR20160046502A (ko) * 2014-10-21 2016-04-29 에스케이하이닉스 주식회사 메모리 장치 및 이를 포함하는 메모리 시스템
KR102389259B1 (ko) 2015-10-15 2022-04-22 에스케이하이닉스 주식회사 메모리 장치 및 메모리 장치의 동작 방법
KR102420915B1 (ko) * 2016-03-04 2022-07-15 에스케이하이닉스 주식회사 반도체 메모리 장치
US10007454B2 (en) * 2016-08-23 2018-06-26 SK Hynix Inc. Memory device and system including the same
KR20200004002A (ko) * 2018-07-03 2020-01-13 삼성전자주식회사 메모리 장치 및 그것의 동작 방법
US10984843B2 (en) * 2019-03-01 2021-04-20 International Business Machines Corporation RAM memory with pre-charging circuitry coupled to global bit-lines and method for reducing power consumption

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3821637B2 (ja) * 2000-08-24 2006-09-13 株式会社東芝 半導体集積回路装置
US6798693B2 (en) 2001-09-18 2004-09-28 Kilopass Technologies, Inc. Semiconductor memory cell and memory array using a breakdown phenomena in an ultra-thin dielectric
US6777757B2 (en) 2002-04-26 2004-08-17 Kilopass Technologies, Inc. High density semiconductor memory cell and memory array using a single transistor
JP2003317499A (ja) * 2002-04-26 2003-11-07 Mitsubishi Electric Corp 半導体記憶装置およびそれを用いたメモリシステム
JP2004265523A (ja) * 2003-03-03 2004-09-24 Renesas Technology Corp 半導体装置
KR100499639B1 (ko) * 2003-04-21 2005-07-05 주식회사 하이닉스반도체 로오 리던던시 회로
US6904751B2 (en) 2003-06-04 2005-06-14 Ford Global Technologies, Llc Engine control and catalyst monitoring with downstream exhaust gas sensors
KR20050101872A (ko) * 2004-04-20 2005-10-25 주식회사 하이닉스반도체 반도체 메모리 장치
US7173851B1 (en) 2005-10-18 2007-02-06 Kilopass Technology, Inc. 3.5 transistor non-volatile memory cell using gate breakdown phenomena
KR100745074B1 (ko) * 2005-12-28 2007-08-01 주식회사 하이닉스반도체 반도체 장치
US7269047B1 (en) 2006-03-06 2007-09-11 Kilopass Technology, Inc. Memory transistor gate oxide stress release and improved reliability
KR20080090664A (ko) * 2007-04-05 2008-10-09 삼성전자주식회사 포스트 패키지 리페어 제어회로를 구비하는 반도체메모리장치 및 포스트 패키지 리페어 방법
KR20080095009A (ko) * 2007-04-23 2008-10-28 주식회사 하이닉스반도체 컬럼 리던던시 회로
JP5538958B2 (ja) * 2010-03-05 2014-07-02 ピーエスフォー ルクスコ エスエイアールエル 半導体装置
KR101212738B1 (ko) * 2010-10-29 2012-12-14 에스케이하이닉스 주식회사 리프레쉬 제어회로 및 이를 포함하는 반도체 메모리 장치 및 리프레쉬 제어방법
KR20120067509A (ko) * 2010-12-16 2012-06-26 에스케이하이닉스 주식회사 메모리 장치, 이를 포함하는 메모리 시스템 및 그 제어 방법

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