KR102389259B1 - 메모리 장치 및 메모리 장치의 동작 방법 - Google Patents

메모리 장치 및 메모리 장치의 동작 방법 Download PDF

Info

Publication number
KR102389259B1
KR102389259B1 KR1020150143923A KR20150143923A KR102389259B1 KR 102389259 B1 KR102389259 B1 KR 102389259B1 KR 1020150143923 A KR1020150143923 A KR 1020150143923A KR 20150143923 A KR20150143923 A KR 20150143923A KR 102389259 B1 KR102389259 B1 KR 102389259B1
Authority
KR
South Korea
Prior art keywords
word line
memory
weak
memory cells
control unit
Prior art date
Application number
KR1020150143923A
Other languages
English (en)
Other versions
KR20170044347A (ko
Inventor
김종삼
김재일
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020150143923A priority Critical patent/KR102389259B1/ko
Priority to US15/059,107 priority patent/US9818491B2/en
Priority to CN201610179776.3A priority patent/CN106601285B/zh
Publication of KR20170044347A publication Critical patent/KR20170044347A/ko
Application granted granted Critical
Publication of KR102389259B1 publication Critical patent/KR102389259B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G11C17/18—Auxiliary circuits, e.g. for writing into memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4085—Word line control circuits, e.g. word line drivers, - boosters, - pull-up, - pull-down, - precharge
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4094—Bit-line management or control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G11C17/16—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM using electrically-fusible links
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G11C29/50016—Marginal testing, e.g. race, voltage or current testing of retention
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/785—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes
    • G11C29/789—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes using non-volatile cells or latches
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C2029/4402—Internal storage of test result, quality data, chip identification, repair information
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/401—Indexing scheme relating to cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C2211/406—Refreshing of dynamic cells
    • G11C2211/4068—Voltage or leakage in refresh operations

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • Read Only Memory (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

메모리 장치는 다수의 메모리 셀; 비휘발성 메모리부; 상기 다수의 메모리 셀 중 데이터 유지 시간이 제1기준시간 미만이고, 상기 제1기준시간보다 짧은 제2기준시간 이상인 위크 메모리 셀을 검출하는 테스트 제어부; 상기 동일한 데이터부에 의해 검출된 메모리 셀들의 어드레스가 상기 비휘발성 메모리부에 프로그램되도록 제어하는 프로그램 제어부; 및 상기 비휘발성 메모리부에 저장된 어드레스에 대응하는 메모리 셀들은 다른 메모리 셀들보다 높은 빈도로 리프레시되도록 제어하는 리프레시 제어부를 포함할 수 있다.

Description

메모리 장치 및 메모리 장치의 동작 방법{MEMORY DEVICE AND OPERATING METHOD FOR MEMORY DEVICE}
본 특허문헌은 메모리 장치 및 메모리 장치의 동작 방법에 관한 것이다.
메모리 장치의 메모리셀은 스위치역할을 하는 트랜지스터와 전하(데이터)를 저장하는 캐패시터로 구성되어 있다. 메모리 셀 내의 캐패시터에 전하가 있는가 없는가에 따라, 즉 캐패시터의 단자 전압이 높은가 낮은가에 따라 데이터의 '하이'(논리 1), '로우'(논리 0)를 구분한다.
데이터의 보관은 캐패시터에 전하가 축적된 형태로 되어 있는 것이므로 원리적으로는 전력의 소비가 없다. 그러나 MOS트랜지스터의 PN결합 등에 의한 누설 전류가 있어서 캐패시터에 저장된 초기의 전하량이 소멸 되므로 데이터가 소실될 수 있다. 이를 방지하기 위해서 데이터를 잃어버리기 전에 메모리 셀 내의 데이터를 읽어서 그 읽어낸 정보에 맞추어 다시금 정상적인 전하량을 재충전해 주어야 한다. 이러한 동작은 주기적으로 반복되어야만 데이터의 기억이 유지되는데, 이러한 셀 전하의 재충전 과정을 리프레시(refresh) 동작이라 한다.
리프레시 동작은 메모리 콘트롤러로부터 메모리로 리프레시 커맨드가 입력될 때마다 수행되는데, 메모리 콘트롤러는 메모리의 데이터 유지 시간(data retention time)을 고려해 일정 시간마다 메모리로 리프레시 커맨드를 입력한다. 예를 들어, 메모리의 데이터 유지 시간(data retention time)이 64ms이고, 리프레시 커맨드가 8000번 입력되어야 메모리 내부의 전체 메모리 셀이 리프레시 될 수 있는 경우에, 메모리 콘트롤러는 64ms 동안에 8000번의 리프레시 커맨드를 메모리 장치로 입력한다. 한편, 메모리 장치의 테스트 과정에서 메모리에 포함된 일부 메모리 셀들의 데이터 유지 시간(data retention time)이 규정된 기준시간을 초과하지 못하는 경우 메모리 장치는 페일로 처리되는데, 이렇게 페일로 처리된 메모리 장치의 경우 버려져야 한다.
데이터 유지 시간이 기준시간에 미치지 못하는 메모리 셀을 포함하는 메모리 장치를 모두 페일로 처리하는 경우 수율이 하락하는 문제점이 있다. 또한 테스트를 통과한 메모리 장치라도 사후적인 요인에 의해 데이터 유지 시간이 기준시간에 미치지 못하는 메모리 셀이 발생하면 오류를 일으킬 수 있다.
본 발명의 일 실시예는 데이터 유지 시간이 기준시간에 미치지 못하는 메모리 셀들이 정상적으로 동작할 수 있도록 리프레시를 수행하는 메모리 장치 및 메모리 장치의 동작방법을 제공할 수 있다.
또한 본 발명의 일 실시예는 데이터 유지 시간이 짧은 메모리 셀의 어드레스가 간편하게 비휘발성 메모리에 프로그램되도록 제어하는 메모리 장치 및 메모리 장치의 동작방법을 제공할 수 있다.
본 발명의 일 실시예에 따른 메모리 장치는 다수의 메모리 셀; 비휘발성 메모리부; 상기 다수의 메모리 셀 중 데이터 유지 시간이 제1기준시간 미만이고, 상기 제1기준시간보다 짧은 제2기준시간 이상인 위크 메모리 셀을 검출하는 테스트 제어부; 상기 동일한 데이터부에 의해 검출된 메모리 셀들의 어드레스가 상기 비휘발성 메모리부에 프로그램되도록 제어하는 프로그램 제어부; 및 상기 비휘발성 메모리부에 저장된 어드레스에 대응하는 메모리 셀들은 다른 메모리 셀들보다 높은 빈도로 리프레시되도록 제어하는 리프레시 제어부를 포함할 수 있다.
본 발명의 일 실시예에 따른 메모리 장치의 동작 방법은 다수의 워드라인 중 연결된 메모리 셀들의 데이터 유지 시간이 제1기준시간 미만이고, 상기 제1기준시간보다 짧은 제2기준시간 이상인 위크 워드라인을 검출하는 단계; 상기 위크 워드라인의 어드레스를 비휘발성 메모리부에 프로그램하는 단계; 및 상기 비휘발성 메모리부에 프로그램된 어드레스를 이용하여 상기 위크 워드라인을 다른 워드라인보다 높은 빈도로 리프레시하는 단계를 포함할 수 있다.
본 기술은 메모리 장치의 리프레시 동작을 제어함으로써 데이터 유지 시간이 기준시간에 미치지 못하는 메모리 셀들이 정상적으로 동작하도록 할 수 있다.
또한 본 기술은 메모리 장치에서 데이터 유지 시간이 짧은 메모리 셀의 어드레스가 간편하게 비휘발성 메모리에 프로그램되도록 할 수 있다.
도 1은 본 발명의 일 실시예에 따른 메모리 장치의 구성도,
도 2는 테스트 제어부(140)의 구성도,
도 3은 본 발명의 일 실시예에 따른 메모리 장치의 동작 방법에 대해 설명하기 위한 도면,
도 4는 검출 단계(S310)를 설명하기 위한 도면.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 메모리 장치의 구성도이다.
도 1을 참조하면, 메모리 장치는 셀 어레이(110), 리프레시 카운터(120), 어드레스 래치회로(130), 테스트 제어부(140), 프로그램 제어부(150), 비휘발성 메모리부(160) 및 리프레시 제어부(170)를 포함할 수 있다.
셀 어레이(110)는 다수의 워드라인(WL0 - WL1023) 다수의 비트라인(BL0 - BL127) 및 워드라인과 비트라인 사이에 연결된 다수의 메모리 셀(MC)을 포함할 수 있다. 워드라인, 비트라인 및 메모리 셀들의 개수는 설계에 따라 달라질 수 있다.
리프레시 카운터(120)는 제1리프레시 신호(이하 REF1)가 활성화될 때마다 카운팅을 수행하여 카운팅 어드레스(이하 CNT_ADD<0:9>)를 생성할 수 있다. 리프레시 카운터(120)는 REF1가 활성화될 때마다 CNT_ADD<0:9>의 값을 1씩 증가시킬 수 있다. CNT_ADD<0:9>의 값을 1씩 증가시킨다는 것은 금번에 K번째 워드라인이 선택되었다면 다음번에는 K+1번째 워드라인이 선택되도록 CNT_ADD<0:9>를 변화시킨다는 것을 나타낼 수 있다.
어드레스 래치회로(130)는 어드레스를 저장하기 위한 다수의 래치셋(LAT0 - LAT3)을 포함할 수 있다. 어드레스 래치회로(130)는 테스트 동작이 완료된 후 테스트 제어부(140)로부터 전송된 어드레스를 저장할 수 있다. 이때 저장된 어드레스는 프로그램 제어부(150)로 전송되어 비휘발성 메모리부(160)에 프로그램될 수 있다. 또한 어드레스 래치회로(130)는 부트-업(BOOT-UP) 동작시 비휘발성 메모리부(160)로부터 전송된 어드레스들을 차례로 래치셋(LAT0 - LAT3)에 저장할 수 있다. 어드레스 래치회로(130)는 제2리프레시 신호(이하 REF2)가 활성화되면 다수의 래치셋(LAT0 - LAT3)에 저장된 어드레스를 차례로 출력할 수 있다. 어드레스 래치회로(130)에서 출력된 어드레스(이하 WEAK_ADD<0:9>)는 위크 워드라인을 선택하기 위한 어드레스일 수 있다.
테스트 제어부(140)는 셀 어레이(110)의 위크 메모리 셀 또는 위크 워드라인을 검출할 수 있다. 위크 메모리 셀은 데이터 유지 시간(data retention time)이 제1기준시간미만이고, 제1기준시간보다 짧은 제2기준시간 이상인 메모리 셀일 수 있다. 위크 워드라인은 연결된 모든 메모리 셀들의 데이터 유지 시간이 제2기준시간 이상이고, 연결된 메모리 셀들 중 데이터 유지시간이 제1기준시간 미만인 메모리 셀이 존재하는 워드라인일 수 있다. 참고로, 제1기준시간은 64ms이고, 제2기준시간은 제1기준시간의 절반인 32ms일 수 있다. 테스트 제어부(140)는 테스트 모드가 설정되어 테스트 모드 신호(이하 TM)가 활성화되면 설정된 테스트 모드에 따라 상술한 테스트 동작을 수행할 수 있다. TM은 테스트 동작이 시작되는 시점부터 및 검출된 위크 어드레스를 프로그램 동작이 완료되는 시점까지 활성화될 수 있다.
테스트 제어부(140)는 다음과 같은 과정을 통해 위크 워드라인을 검출할 수 있다. 테스트 제어부(140)는 테스트 동작시 제1단계에서 다수의 메모리 셀(MC) 전부에 동일한 데이터(예, 0 또는 1)가 라이트되도록 셀 어레이(110)를 제어할 수 있다. 제1단계가 완료되면 셀 어레이(110)의 다수의 메모리 셀에 저장된 데이터는 0 또는 1로 통일될 수 있다. 이하에서는 1을 라이트하는 경우를 들어 설명한다. 테스트 제어부(140)는 테스트 동작시 데이터를 라이트하거나 데이터를 리드할 워드라인을 선택하기 위한 테스트 어드레스(이하 TEST_ADD<0:9>)를 생성할 수 있다.
테스트 제어부(140)는 제2단계에서 셀 어레이(110)가 제2기준시간에 대응하는 주기로 리프레시되도록 제어할 수 있다. 셀 어레이(110)의 각 워드라인이 제2기준시간에 대응하는 주기로 리프레시되는 경우 데이터 보유 시간이 제2기준시간 미만인 메모리 셀들의 데이터는 소실되고, 데이터 보유시간이 제2기준시간 이상인 메모리 셀들의 데이터는 유지될 수 있다. 테스트 제어부(140)는 제2단계에서 셀 어레이(110)의 각 워드라인이 제2기준시간에 대응하는 주기로 리프레시되도록 리프레시 제어부(170)를 제어할 수 있다.
테스트 제어부(140)는 셀 어레이(110)를 리프레시하면서 워드라인 별로 데이터를 리드하여 XOR 게이트로 조합할 수 있다. XOR 조합된 결과가 0인 경우 리드된 데이터의 값이 모두 같음을 나타내고, XOR 조합된 결과가 1인 경우 리드된 데이터의 값 중 하나 이상의 값이 다름을 나타낼 수 있다. 한 워드라인에 라이트된 데이터가 모두 반전될 확률은 매우 낮으므로 XOR 조합된 결과가 0인 경우 제1워드라인로 검출하고, XOR 조합된 결과가 1인 경우 제1워드라인로 검출하지 않을 수 있다. 이때 데이터가 리드되는 워드라인은 TEST_ADD<0:9>에 의해 선택될 수 있다.
테스트 제어부(140)는 제3단계에서 제1워드라인들이 제1기준시간에 대응하는 주기로 리프레시되도록 제어할 수 있다. 셀 어레이(110)의 각 워드라인이 제1기준시간에 대응하는 주기로 리프레시되는 경우 데이터 보유 시간이 제1기준시간 미만인 메모리 셀들의 데이터는 소실되고, 데이터 보유시간이 제1기준시간 이상인 메모리 셀들의 데이터는 유지될 수 있다. 테스트 제어부(140)는 제3단계에서 셀 어레이(110)의 각 워드라인이 제1기준시간에 대응하는 주기로 리프레시되도록 리프레시 제어부(170)를 제어할 수 있다.
테스트 제어부(140)는 셀 어레이(110)를 리프레시하면서 워드라인 별로 데이터를 리드하여 XOR 게이트로 조합할 수 있다. 이때 데이터가 리드되는 워드라인은 TEST_ADD<0:9>에 의해 선택될 수 있다. 테스트 제어부(140)는 XOR 조합된 결과가 0인 제1워드라인을 위크 워드라인로 검출하지 않고, XOR 조합된 결과가 1인 제1워드라인을 위크 워드라인로 검출할 수 있다. 테스트 제어부(140)는 검출된 위크 워드라인의 어드레스를 테스트가 완료될 때까지 저장할 수 있다.
테스트 제어부(140)는 테스트가 완료되면 검출된 위크 워드라인의 어드레스를 프로그램 제어부(150)로 전송할 수 있다. 테스트 제어부(140)는 검출된 위크 워드라인이 2개 이상인 경우 2개 이상의 어드레스를 차례로 프로그램 제어부(150)로 전송할 수 있다. 테스트 제어부(140)는 테스트 동작이 완료된 후에는 검출된 위크 워드라인의 어드레스들이 비휘발성 메모리부(160)에 프로그램되도록 프로그램 제어부(150)를 제어할 수 있다.
101은 테스트 제어부(140)에서 검출된 어드레스를 프로그램 제어부(150)로 전송하고, 프로그램 제어부(150)가 자신에게 저장된 어드레스를 비휘발성 메모리부(160)에 프로그램하도록 프로그램 제어부(150)를 제어하기 위한 신호들을 전송하는 다수의 신호 전송 라인을 나타낸 것이다.
102는 제2단계에서 각 워드라인이 제2기준시간에 대응하는 주기로 리프레시되고, 제3단계에서 각 워드라인이 제1기준시간에 대응하는 주기로 리프레시되도록 리프레시 제어부(170)를 제어하기 위한 신호들을 전송하는 다수의 신호 전송 라인을 나타낸 것이다.
프로그램 제어부(150)는 어드레스 래치회로(120)로부터 전송된 검출 어드레스(이하 DET_ADD<0:9>) 또는 외부로부터 입력된 외부 어드레스(이하 EXT_ADD<0:9>)를 저장하고, 저장된 어드레스가 비휘발성 메모리부(160)에 프로그램되도록 할 수 있다. 프로그램 제어부(150)는 DET_ADD<0:9> 또는 EXT_ADD<0:9>가 2개 이상인 경우 이러한 어드레스들이 차례로 비휘발성 메모리부(160)에 프로그램되도록 할 수 있다. 프로그램 제어부(150)는 TM이 활성화된 경우 DET_ADD<0:9>를 저장하고 비휘발성 메모리부(160)에 프로그램되도록 제어하고, 포스트 패키지 리페어 동작을 제어하는 신호(이하 PPR)이 활성화된 경우 EXT_ADD<0:9>를 저장하고, 비휘발성 메모리부(160)에 프로그램되도록 제어할 수 있다.
비휘발성 메모리부(160)는 테스트 제어부(140)에 의해서 검출된 위크 워드라인의 어드레스를 저장할 수 있다. 비휘발성 메모리는 이-퓨즈 어레이 회로, NAND 플래쉬 메모리, NOR 플래쉬 메모리, MRAM(Magnetic Random Access Memory), STT-MRAM(Spin Transfer magnetic Random Access Memory), ReRAM(Resistive Random Access Memory) 및 PC RAM(Phase Change Random Access Memory)과 같은 비휘발성 메모리(Non Volatile Memory) 중 어느 하나일 수 있다.
비휘발성 메모리부(160)는 부트-업 신호(BOOT_UP)가 활성화되면 저장된 위크 워드라인의 어드레스들을 어드레스 래치회로(120)로 전송할 수 있다. 저장된 위크 워드라인의 어드레스가 2개 이상인 경우 2개 이상의 어드레스를 차례로 어드레스 래치회로(120)로 전송할 수 있다. 103은 비휘발성 메모리부(160)에 저장된 위크 워드라인의 어드레스를 어드레스 래치회로(120)로 전송하기 위한 다수의 신호 전송 라인을 나타낸 것이다. 104는 프로그램 제어부(150)가 비휘발성 메모리부(160)의 프로그램 동작을 제어하기 위한 다수의 제어신호를 전송하기 위한 다수의 신호 전송 라인을 나타낸 것이다. 105는 테스트 제어부(140)와 셀 어레이(110) 사이에 신호들을 전송하는 다수의 전송 라인을 나타낸 것으로 105를 통해 셀 어레이(110)가 테스트 동작을 수행하도록 제어하는 신호가 전달되고, 셀 어레이(110)로부터 리드된 데이터(READ_DATA)가 테스트 제어부(140)로 전달될 수 있다.
리프레시 제어부(170)는 리프레시 커맨드에 응답하여 활성화되는 리프레시 신호(이하 REF)가 활성화되면 제1리프레시 신호(이하 REF1)를 활성화하고, REF가 1회 이상의 소정의 횟수만큼 활성화되면 REF2를 활성화할 수 있다. 또한 리프레시 제어부(170)는 테스트 제어부(140)에 의해 제2단계가 수행되는 경우 각 워드라인이 제2기준시간마다 리프레시될 수 있는 간격으로 REF1를 활성화하고, 테스트 제어부(140)에 의해 제3단계가 수행되는 경우 각 워드라인이 제1기준시간마다 리프레시될 수 있는 간격으로 REF1를 활성화할 수 있다.
셀 어레이(110)에서는 REF1가 활성화되면 CNT_ADD<0:9>에 대응하는 워드라인이 리프레시되고, REF2가 활성화되면 WEAK_ADD<0:9>에 대응하는 워드라인이 리프레시될 수 있다.
이하에서는 상술한 내용을 바탕으로 메모리 장치의 동작에 대해 설명한다.
메모리 장치가 테스트 동작을 수행하는 경우 테스트 모드가 설정되면 셀 어레이(110)의 모든 메모리 셀(MC)에 1이 라이트된다. 그 후 제2기준시간에 대응하는 주기로 각 워드라인이 리프레시되며, 연결된 메모리 셀들 중 하나 이상의 메모리 셀의 데이터가 유지되지 않은 워드라인은 제1워드라인로 검출되지 않고, 모든 메모리 셀의 데이터가 유지된 워드라인은 제1워드라인로 검출된다. 제1워드라인의 검출이 완료되면 제1기준시간에 대응하는 주기로 각 워드라인이 리프레시되며, 연결된 메모리 셀들 중 하나 이상의 메모리 셀의 데이터가 유지되지 않은 제1워드라인은 위크 워드라인로 검출되고, 모든 메모리 셀의 데이터가 유지된 워드라인은 위크 워드라인로 검출되지 않는다.
검출된 위크 워드라인은 테스트가 완료될 때까지 테스트 제어부(140)에 저장되었다가 어드레스 래치회로(120)로 전송되어 저장된다. 어드레스 래치회로(120)에 저장된 어드레스는 테스트 제어부(140) 및 프로그램 제어부(150)의 제어에 의해 비휘발성 메모리부(160)에 프로그램될 수 있다.
메모리 장치는 부트업 동작시 비휘발성 메모리부(160)에 저장된 어드레스가 어드레스 래치회로(120)로 전송되어 저장될 수 있다. 메모리 장치는 노멀 동작시 다수의 워드라인을 차례로 제1리프레시하되, 다수의 워드라인이 각각 1회씩 제1리프레시되는 리프레시 구간 동안 어드레스 래치회로(120)에 저장된 어드레스에 대응하는 워드라인(즉, 위크 워드라인)을 1회 이상 제2리프레시할 수 있다. 따라서 리프레시 구간 동안 위크 워드라인은 2회 이상 리프레시되고, 나머지 워드라인은 1회 리프레시되므로 위크 워드라인은 다른 워드라인보다 높은 빈도로 리프레시될 수 있다.
도 2는 테스트 제어부(140)의 구성도이다.
도 2를 참조하면, 테스트 제어부(140)는 테스트 회로(210), 데이터 조합부(220), 다수의 어드레스 저장부(230_0 - 230_3)를 포함할 수 있다.
테스트 회로(210)는 테스트 동작을 수행하는데 필요한 각종 제어신호를 생성하는 회로일 수 있다. 테스트 회로(210)는 TM에 응답하여 활성화되거나 비활성화되며, 활성화된 경우 상술한 제어신호를 생성하고, 각종 제어를 수행할 수 있다.
데이터 조합부(220)는 제2 및 제3단계에서 각 워드라인으로부터 리드된 데이터를 XOR 조합하여 조합 데이터(COM_DATA)를 생성할 수 있다. 테스트 회로(210)는 조합 데이터(COM_DATA)의 값에 따라 위크 워드라인을 검출하며, 위크 워드라인이 검출되면, 위크 워드라인에 대응하는 TEST_ADD<0:9>가 다수의 어드레스 저장부(230_0 - 230_3)에 저장되도록 할 수 있다.
다수의 어드레스 저장부(230_0 - 230_3)는 테스트 동작시 검출된 위크 워드라인에 대응하는 TEST_ADD<0:9>를 저장할 수 있다. 다수의 어드레스 저장부(230_0 - 230_3)는 각각 대응하는 선택신호(SEL<0:3>)에 응답하여 선택되며, 선택된 경우 TEST_ADD<0:9>를 저장하거나, 저장된 어드레스를 출력할 수 있다.
도 3은 본 발명의 일 실시예에 따른 메모리 장치의 동작 방법에 대해 설명하기 위한 도면이다.
도 3을 참조하면, 메모리 장치의 동작 방법은 검출 단계(S310), 프로그램 단계(S320) 및 리프레시 단계(S330)를 포함할 수 있다.
검출 단계(S310)에서는 다수의 워드라인에 연결된 메모리 셀들의 데이터 보유 시간이 소정의 조건을 만족하는 위크 워드라인이 검출될 수 있다. 보다 자세히 살펴보면, 연결된 모든 메모리 셀들의 데이터 보유 시간이 제2기준시간 이상이고, 연결된 메모리 셀들 중 하나 이상의 메모리 셀의 데이터 보유 시간이 제1기준시간 미만인 워드라인이 위크 워드라인으로 검출될 수 있다.
프로그램 단계(S320)에서는 검출 단계(S320)에서 검출된 위크 워드라인의 어드레스가 비휘발성 메모리부(160)에 프로그램 될 수 있다. 비휘발성 메모리부(160)는 이-퓨즈 어레이를 포함할 수 있고, 비휘발성 메모리부(160)에 저장된 위크 워드라인의 어드레스는 메모리 장치의 전원 공급 여부와 관계 없이 유지될 수 있다.
리프레시 단계(S330)에서는 비휘발성 메모리부(160)에 저장된 어드레스를 이용하여 위크 워드라인이 다른 워드라인 보다 높은 빈도로 리프레시될 수 있다. 보다 자세히 살펴보면, 리프레시 단계(S330)에서는 셀 어레이(110)에 포함된 다수의 워드라인(WL0 - WL1023)이 리프레시 구간 동안 차례로 1회씩 제1리프레시되고, 리프레시 구간 동안 위크 워드라인이 1회 이상 제2리프레시될 수 있다.
도 4는 검출 단계(S310)를 설명하기 위한 도면이다.
도 4를 참조하면, 검출 단계(S310)는 라이트 단계(S410), 제1검출 단계(S420) 및 제2검출 단계(S430)를 포함할 수 있다.
라이트 단계(S410)에서는 셀 어레이(110)에 포함된 모든 메모리 셀(MC)에 동일한 데이터가 라이트 될 수 있다. 예를 들어, 셀 어레이(110)의 모든 메모리 셀(MC)에 1이 라이트될 수 있다.
제1검출 단계(S420)에서는 다수의 워드라인(WL0 - WL1023)가 제2기준시간에 대응하는 주기로 리프레시될 수 있다. 또한 제1검출 단계(S420)에서는 각 워드라인의 데이터를 리드하여 XOR 압축한 결과를 이용해 연결된 모든 메모리 셀들의 데이터 보유 시간이 제2기준시간 이상인 워드라인을 제1워드라인으로 검출할 수 있다.
제2검출 단계(S430)에서는 제1검출 단계(S420)에서 검출된 제1워드라인들이 제1기준시간에 대응하는 주기로 리프레시될 수 있다. 또한 제2검출 단계(S430)에서는 각 제1워드라인의 데이터를 리드하여 XOR 압축한 결과를 이용해 연결된 메모리 셀들 중 하나 이상 메모리 셀의 데이터 보유 시간이 제1기준시간 미만인 제1워드라인을 위크 워드라인으로 검출할 수 있다.
도 1의 메모리 장치 및 도 3의 메모리 장치의 동작 방법은 리던던시 워드라인으로 대체하지 않고 리프레시 빈도를 높임으로써 구제 가능한 위크 워드라인을 검출할 수 있다. 이렇게 검출된 위크 워드라인의 어드레스가 메모리 장치 외부의 명령 없이 비휘발성 메모리부(160)에 프로그램되도록 할 수 있다. 또한 비휘발성 메모리부(160)에 프로그램된 위크 워드라인의 어드레스를 이용해 위크 워드라인의 리프레시 빈도를 높임으로써 위크 워드라인으로 인해 발생할 수 있는 동작 오류를 줄일 수 있다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.

Claims (18)

  1. 다수의 메모리 셀;
    비휘발성 메모리부;
    상기 다수의 메모리 셀 중 데이터 유지 시간이 제1기준시간 미만이고, 상기 제1기준시간보다 짧은 제2기준시간 이상인 위크 메모리 셀을 검출하는 테스트 제어부;
    상기 테스트 제어부에 의해 검출된 메모리 셀들의 어드레스가 상기 비휘발성 메모리부에 프로그램되도록 제어하는 프로그램 제어부; 및
    상기 비휘발성 메모리부에 저장된 어드레스에 대응하는 메모리 셀들은 다른 메모리 셀들보다 높은 빈도로 리프레시되도록 제어하는 리프레시 제어부를 포함하고,
    상기 테스트 제어부는
    상기 다수의 메모리 셀에 동일한 데이터가 라이트되도록 제어하고,
    상기 다수의 메모리 셀이 상기 제2기준시간에 대응하는 주기로 리프레시되도록 제어하고, 상기 다수의 메모리 셀로부터 리드된 데이터를 XOR 게이트로 조합한 결과를 이용하여 상기 데이터 유지 시간이 상기 제2기준시간 이상인 하나 이상의 제1메모리 셀을 검출하고,
    상기 하나 이상의 제1메모리 셀이 상기 제1기준시간에 대응하는 주기로 리프레시되도록 제어하고, 상기 하나 이상의 제1메모리 셀로부터 리드된 데이터를 XOR 게이트로 조합한 결과를 이용하여 상기 위크 메모리 셀을 검출하는 메모리 장치.
  2. 삭제
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서,
    상기 프로그램 제어부는
    상기 하나 이상의 위크 메모리 셀의 어드레스가 상기 비휘발성 메모리부에 프로그램되도록 제어하는 메모리 장치.
  4. 삭제
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서,
    상기 프로그램 제어부는
    상기 위크 메모리 셀의 검출이 완료될 때까지 상기 테스트 제어부에서 검출된 어드레스를 저장하고,
    상기 위크 메모리 셀의 검출이 완료되면 저장된 어드레스가 차례로 상기 비휘발성 메모리부에 프로그램되도록 제어하는 메모리 장치.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서,
    상기 비휘발성 메모리부는
    이-퓨즈 어레이(E-fuse array)를 포함하는 메모리 장치.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서,
    상기 리프레시 제어부는
    상기 다수의 메모리 셀이 제1리프레시되는 리프레시 구간에서 상기 비휘발성 메모리부에 저장된 어드레스에 대응하는 메모리 셀이 1회 이상 제2리프레시 되도록 제어하는 메모리 장치.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서,
    상기 다수의 메모리 셀 중 하나 이상의 메모리 셀이 연결된 다수의 워드라인을 더 포함하고,
    상기 테스트 제어부는
    상기 다수의 워드라인 중 상기 위크 메모리 셀이 연결된 위크 워드라인을 검출하는 메모리 장치.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 8항에 있어서,
    상기 테스트 제어부는
    상기 다수의 워드라인 중 연결된 모든 메모리 셀의 데이터 유지 시간이 상기 제2기준시간 이상인 하나 이상의 제1워드라인을 검출하고, 상기 하나 이상의 제1워드라인 중 상기 위크 워드라인을 검출하는 메모리 장치.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제 9항에 있어서,
    상기 프로그램 제어부는
    상기 하나 이상의 위크 워드라인의 어드레스가 상기 비휘발성 메모리부에 프로그램되도록 제어하는 메모리 장치.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제 8항에 있어서,
    상기 테스트 제어부는
    상기 다수의 메모리 셀에 동일한 데이터가 라이트되도록 제어하고,
    상기 다수의 워드라인이 상기 제2기준시간에 대응하는 주기로 리프레시되도록 제어하고, 상기 워드라인로부터 리드된 데이터를 XOR 게이트로 조합한 결과를 이용하여 상기 다수의 워드라인 중 연결된 모든 메모리 셀의 데이터 유지 시간이 상기 제2기준시간 이상인 하나 이상의 제1워드라인을 검출하고,
    상기 하나 이상의 제1워드라인이 상기 제1기준시간에 대응하는 주기로 리프레시되도록 제어하고, 상기 제1워드라인로부터 리드된 데이터를 XOR 게이트로 조합한 결과를 이용하여 상기 위크 워드라인을 검출하는 메모리 장치.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11항에 있어서,
    상기 테스트 제어부는
    상기 제1워드라인을 검출할 때 상기 워드라인로부터 리드된 데이터를 XOR 게이트로 조합한 결과가 제1값인 워드라인을 상기 하나 이상의 제1메모리 셀로 검출하고,
    상기 위크 워드라인을 검출할 때 상기 제1워드라인로부터 리드된 데이터를 XOR 게이트로 조합한 결과가 제2값인 워드라인을 상기 위크 워드라인로 검출하는 메모리 장치.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제 8항에 있어서,
    상기 프로그램 제어부는
    상기 위크 워드라인의 검출이 완료될 때까지 상기 테스트 제어부에서 검출된 어드레스를 저장하고,
    상기 위크 워드라인의 검출이 완료되면 저장된 어드레스가 차례로 상기 비휘발성 메모리부에 프로그램되도록 제어하는 메모리 장치.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제 8항에 있어서,
    상기 리프레시 제어부는
    상기 다수의 워드라인이 제1리프레시되는 리프레시 구간에서 상기 비휘발성 메모리부에 저장된 어드레스에 대응하는 워드라인이 1회 이상 제2리프레시 되도록 제어하는 메모리 장치.
  15. 삭제
  16. 다수의 워드라인 중 연결된 메모리 셀들 중 하나 이상의 메모리 셀의 데이터 유지 시간이 제1기준시간 미만이고, 연결된 메모리 셀들 모두의 데이터 유지 시간이 상기 제1기준시간보다 짧은 제2기준시간 이상인 위크 워드라인을 검출하는 단계;
    상기 위크 워드라인의 어드레스를 비휘발성 메모리부에 프로그램하는 단계; 및
    상기 비휘발성 메모리부에 프로그램된 어드레스를 이용하여 상기 위크 워드라인을 다른 워드라인보다 높은 빈도로 리프레시하는 단계를 포함하고,
    상기 위크 워드라인을 검출하는 단계는
    상기 다수의 워드라인에 연결된 메모리 셀들에 동일한 데이터를 라이트하는 단계;
    상기 다수의 워드라인을 상기 제2기준시간에 대응하는 주기로 리프레시하는 단계;
    상기 다수의 워드라인의 메모리 셀들의 데이터를 리드하여 XOR 조합한 결과에 따라 하나 이상의 제1워드라인을 검출하는 단계;
    상기 하나 이상의 제1워드라인을 상기 제1기준시간에 대응하는 주기로 리프레시하는 단계; 및
    상기 하나 이상의 제1워드라인의 메모리 셀들의 데이터를 리드하여 XOR 조합한 결과에 따라 상기 위크 워드라인을 검출하는 단계
    를 포함하는 메모리 장치의 동작 방법.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제 16항에 있어서,
    상기 제1워드라인을 검출하는 단계는
    상기 제1워드라인을 검출할 때 상기 리드된 데이터를 XOR 조합한 결과가 제1값인 워드라인을 상기 제1워드라인로 검출하고,
    상기 위크 워드라인을 검출할 때 상기 리드된 데이터를 XOR 조합한 결과가 제2값인 제1워드라인을 상기 위크 워드라인로 검출하는 메모리 장치의 동작 방법.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제 16항에 있어서,
    상기 리프레시하는 단계는
    상기 다수의 워드라인이 제1리프레시되는 리프레시 구간에서 상기 비휘발성 메모리부에 저장된 어드레스에 대응하는 워드라인이 1회 이상 제2리프레시되도록 제어하는 메모리 장치의 동작 방법.
KR1020150143923A 2015-10-15 2015-10-15 메모리 장치 및 메모리 장치의 동작 방법 KR102389259B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020150143923A KR102389259B1 (ko) 2015-10-15 2015-10-15 메모리 장치 및 메모리 장치의 동작 방법
US15/059,107 US9818491B2 (en) 2015-10-15 2016-03-02 Memory device and operating method thereof
CN201610179776.3A CN106601285B (zh) 2015-10-15 2016-03-25 存储器装置及其操作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020150143923A KR102389259B1 (ko) 2015-10-15 2015-10-15 메모리 장치 및 메모리 장치의 동작 방법

Publications (2)

Publication Number Publication Date
KR20170044347A KR20170044347A (ko) 2017-04-25
KR102389259B1 true KR102389259B1 (ko) 2022-04-22

Family

ID=58530319

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020150143923A KR102389259B1 (ko) 2015-10-15 2015-10-15 메모리 장치 및 메모리 장치의 동작 방법

Country Status (3)

Country Link
US (1) US9818491B2 (ko)
KR (1) KR102389259B1 (ko)
CN (1) CN106601285B (ko)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102471608B1 (ko) 2016-06-03 2022-11-29 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그의 구동 방법
KR102517700B1 (ko) * 2016-06-10 2023-04-05 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그의 동작 방법
US10332580B2 (en) * 2017-10-12 2019-06-25 Nanya Technology Corporation DRAM and method for determining binary logic using a test voltage level
TWI652674B (zh) * 2017-12-22 2019-03-01 Nanya Technology Corporation 動態隨機存取記憶體
KR102468710B1 (ko) * 2018-03-26 2022-11-21 에스케이하이닉스 주식회사 메모리 장치와 메모리 컨트롤러를 포함하는 메모리 시스템, 및 그의 동작방법
CN111863105A (zh) * 2019-04-24 2020-10-30 长鑫存储技术有限公司 存储单元检测方法及存储器检测方法
US10929224B2 (en) * 2019-06-20 2021-02-23 Western Digital Technologies, Inc. Partial XOR protection

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090161459A1 (en) * 2007-12-20 2009-06-25 Agere Systems Inc. Dynamic Random Access Memory With Low-Power Refresh
US20140241093A1 (en) * 2013-02-25 2014-08-28 Samsung Electronics Co., Ltd. Devices, systems and methods with improved refresh address generation

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4499982B2 (ja) * 2002-09-11 2010-07-14 株式会社日立製作所 メモリシステム
US7859932B2 (en) * 2008-12-18 2010-12-28 Sandisk Corporation Data refresh for non-volatile storage
US8630141B2 (en) 2011-01-28 2014-01-14 Micron Technology, Inc. Circuits and methods for providing refresh addresses and alternate refresh addresses to be refreshed
DE102012203610A1 (de) * 2011-05-25 2012-11-29 Samsung Electronics Co., Ltd. Verfahren zum Auffrischen eines Speicherbauelements, Auffrisch-adressengenerator und Speicherbauelement
KR101879442B1 (ko) * 2011-05-25 2018-07-18 삼성전자주식회사 휘발성 메모리 장치의 리프레쉬 방법, 리프레쉬 어드레스 생성기 및 휘발성 메모리 장치
KR102068342B1 (ko) * 2013-03-07 2020-01-20 삼성전자주식회사 메모리 제어기 및 그것을 포함하는 메모리 시스템
KR20140113191A (ko) * 2013-03-15 2014-09-24 삼성전자주식회사 반도체 메모리 장치 및 이의 리프레쉬 방법
KR102031147B1 (ko) 2013-04-04 2019-10-14 에스케이하이닉스 주식회사 메모리 장치, 메모리 장치 및 메모리 시스템의 동작방법
KR20150017276A (ko) * 2013-08-06 2015-02-16 삼성전자주식회사 리프레쉬 레버리징 효율을 향상시키는 휘발성 메모리 장치의 리프레쉬 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090161459A1 (en) * 2007-12-20 2009-06-25 Agere Systems Inc. Dynamic Random Access Memory With Low-Power Refresh
US20140241093A1 (en) * 2013-02-25 2014-08-28 Samsung Electronics Co., Ltd. Devices, systems and methods with improved refresh address generation

Also Published As

Publication number Publication date
US9818491B2 (en) 2017-11-14
CN106601285A (zh) 2017-04-26
US20170110200A1 (en) 2017-04-20
CN106601285B (zh) 2020-08-21
KR20170044347A (ko) 2017-04-25

Similar Documents

Publication Publication Date Title
KR102389259B1 (ko) 메모리 장치 및 메모리 장치의 동작 방법
US9646672B1 (en) Memory device and method of refreshing the same
KR102468251B1 (ko) 반도체 메모리 장치 및 그의 동작 방법
KR102194791B1 (ko) 메모리, 이를 포함하는 메모리 시스템 및 메모리의 동작방법
KR102189533B1 (ko) 메모리 및 이를 포함하는 메모리 시스템
KR102168115B1 (ko) 메모리 및 이를 포함하는 메모리 시스템
KR101898885B1 (ko) 스마트 메모리 아키텍쳐를 제공하기 위한 방법 및 시스템
US9514798B2 (en) Address storage circuit and memory and memory system including the same
CN106816180B (zh) 存储器件及其操作方法
US20180166117A1 (en) Memroy device and operating method thereof
KR102362605B1 (ko) 메모리 장치
US20130326295A1 (en) Semiconductor memory device including self-contained test unit and test method thereof
US10043569B2 (en) Memory device for detecting failure of memory cells and refreshing memory cells
US9697885B1 (en) Semiconductor memory device and method for transferring weak cell information
CN112507398B (zh) 物理不可复制函数代码生成装置及其方法
US20150294736A1 (en) Semiconductor device, semiconductor memory device and memory system
US10229752B2 (en) Memory device correcting data error of weak cell
US9858998B2 (en) Semiconductor storage device and control method of semiconductor storage device with detecting levels of a multi-ary signal
CN103871459B (zh) 降低存储器器件的功率消耗
KR20160025927A (ko) 반도체 메모리 장치
US9947384B1 (en) Semiconductor device relating to generate target address to execute a refresh operation
CN107924369A (zh) 存储器装置
US10055152B2 (en) Semiconductor devices
KR20150072043A (ko) 반도체 장치
US8788893B2 (en) Semiconductor device and memory device

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant