KR20140113191A - 반도체 메모리 장치 및 이의 리프레쉬 방법 - Google Patents

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Abstract

본 발명에 따른 반도체 메모리 장치는 복수의 노멀 메모리 셀들을 포함하는 노멀 메모리 셀 블록; 상기 복수의 노멀 메모리 셀들 중 리페어 메모리 셀들을 대체하기 위한 복수의 리던던시 메모리 셀들을 포함하는 리던던시 메모리 셀 블록; 상기 노멀 메모리 셀 블록에 포함된 위크 메모리 셀의 정보 및 상기 리던던시 메모리 셀 블록에 포함된 위크 메모리 셀의 정보를 저장하는 위크셀 정보 저장부; 및 리프레쉬 명령(refresh command)에 응답하여, 상기 복수의 노멀 메모리 셀들 및 상기 복수의 리던던시 메모리 셀들 중 리프레쉬 어드레스에 상응하는 메모리 셀들이 리프레쉬되도록 제어한 이후, 상기 위크셀 정보 저장부에 저장된 적어도 하나의 위크 메모리 셀의 정보에 기초하여 위크 메모리 셀이 리프레쉬되도록 제어하는 리프레쉬 제어회로를 포함하며, 상기 위크 메모리 셀은 상기 리프레쉬 제어회로에 의해 상기 복수의 노멀 메모리 셀들의 리프레쉬 주기 동안 다른 메모리 셀들에 비해 적어도 1회 이상 추가적으로 리프레쉬된다.

Description

반도체 메모리 장치 및 이의 리프레쉬 방법{SEMICONDUCTOR MEMORY DEVICE AND REFRESH METHOD THEREOF}
본 발명은 반도체 메모리 장치에 관한 것으로, 보다 구체적으로는 리던던시 메모리 셀에 대한 리프레쉬 동작을 제어할 수 있는 반도체 메모리 장치에 관한 것이다.
DRAM(Dynamic Random Access Memory) 등의 반도체 메모리 장치 내에 수많은 메모리 셀들 중에서 한 개라도 결함이 있으면 반도체 메모리 장치는 불량품으로 처리될 수 있으며, 이 경우 메모리 셀들 전체를 불량품으로 폐기한다는 것은 수율(yield; 양품의 획득률)에 있어서 비효율적이다. 이를 위해, 반도체 메모리 장치 내에 리던던시(redundancy) 메모리 셀을 구비하고, 결함이 있는 메모리 셀을 리던던시 메모리 셀로 대체함으로써 수율을 향상시키고 있다.
한편, 반도체 메모리 장치는 메모리 셀들에 대한 액티브 사이클(active cycle)이 증가함에 따라 발생할 수 있는 위크(weak) 메모리 셀의 특성을 개선하기 위해 리프레쉬 레버리징(leveraging) 동작을 수행하고 있다. 이때, 리프레쉬 레버리징 동작은 위크 메모리 셀의 데이터 보존 특성을 개선하기 위한 것으로, 반도체 메모리 장치에 리프레쉬 레버리징 동작이 적용되면 위크 메모리 셀은 노멀 메모리 셀들에 비해 더 자주 리프레쉬 동작이 수행될 수 있다.
그러나, 리프레쉬 레버리징 동작은 노멀 메모리 셀들에 포함된 위크 메모리 셀에 대해서만 한정되어 있으므로, 노멀 메모리 셀 뿐만 아니라 리던던시 메모리 셀의 성능까지도 개선하여 수율의 향상을 극대화시킬 수 있는 방안이 필요하다.
본 발명이 이루고자 하는 기술적인 과제는 리던던시 메모리 셀에 대한 리프레쉬 동작을 제어할 수 있는 반도체 메모리 장치를 제공하는 것이다.
본 발명의 실시 예에 따른 반도체 메모리 장치는 복수의 노멀 메모리 셀들을 포함하는 노멀 메모리 셀 블록; 상기 복수의 노멀 메모리 셀들 중 리페어 메모리 셀들을 대체하기 위한 복수의 리던던시 메모리 셀들을 포함하는 리던던시 메모리 셀 블록; 상기 노멀 메모리 셀 블록에 포함된 위크 메모리 셀의 정보 및 상기 리던던시 메모리 셀 블록에 포함된 위크 메모리 셀의 정보를 저장하는 위크셀 정보 저장부; 및 리프레쉬 명령(refresh command)에 응답하여, 상기 복수의 노멀 메모리 셀들 및 상기 복수의 리던던시 메모리 셀들 중 리프레쉬 어드레스에 상응하는 메모리 셀들이 리프레쉬되도록 제어한 이후, 상기 위크셀 정보 저장부에 저장된 적어도 하나의 위크 메모리 셀의 정보에 기초하여 위크 메모리 셀이 리프레쉬되도록 제어하는 리프레쉬 제어회로를 포함하며, 상기 위크 메모리 셀은 상기 리프레쉬 제어회로에 의해 상기 복수의 노멀 메모리 셀들의 리프레쉬 주기 동안 다른 메모리 셀들에 비해 적어도 1회 이상 추가적으로 리프레쉬된다.
상기 위크셀 정보 저장부는, 복수의 위크 메모리 셀 정보 엔트리를 저장하기 위한 퓨즈 박스를 포함하며, 상기 복수의 위크 메모리 셀 정보 엔트리 각각은, 상기 위크 메모리 셀이 노멀 메모리 셀인지 리던던시 메모리 셀인지를 나타내기 위한 셀 타입 필드; 및 상기 위크 메모리 셀의 어드레스를 나타내는 어드레스 필드를 포함한다.
상기 반도체 메모리 장치는, 외부로부터 입력되는 신호에 의해 설정 가능한 MRS(Mode Register Set) 회로를 더 포함하며, 상기 리프레쉬 제어회로는, 상기 MRS 회로의 특정 필드가 특정 값으로 설정되는 경우, 상기 위크 메모리 셀이 리프레쉬되도록 제어하고, 상기 MRS 회로의 상기 특정 필드가 상기 특정 값으로 설정되지 않는 경우, 상기 리프레쉬 어드레스에 상응하는 메모리 셀들만이 리프레쉬되도록 제어하고 상기 위크 메모리 셀은 리프레쉬되지 않도록 제어한다.
상기 반도체 메모리 장치는, 상기 복수의 노멀 메모리 셀들 중 상기 리페어 메모리 셀에 대응하는 어드레스 정보를 저장하는 리페어셀 정보 저장부를 더 포함한다.
상기 리프레쉬 제어회로는, 상기 리페어셀 정보 저장부 및 상기 위크셀 정보 저장부로부터 출력되는 어드레스 정보를 비교한 결과에 기초하여, 상기 어드레스 정보의 출력을 제어하는 어드레스 컨트롤러를 더 포함한다.
상기 어드레스 컨트롤러는, 상기 리페어셀 정보 저장부로부터 출력되는 상기 리페어 메모리 셀에 대응하는 어드레스 정보를 수신하여 저장하는 어드레스 저장부; 상기 어드레스 저장부로부터 출력되는 상기 리페어 메모리 셀에 대응하는 어드레스 정보와 상기 위크셀 정보 저장부로부터 출력되는 위크 메모리 셀에 대응하는 어드레스 정보를 비교하고, 비교 결과를 출력하는 비교부; 및 상기 비교 결과에 기초하여, 상기 어드레스 정보가 동일한 경우 로우 디코더로의 출력을 차단하는 어드레스 제어부를 포함한다.
상기 퓨즈 박스는 안티 퓨즈이다.
상기 리프레쉬 제어회로는 상기 반도체 메모리 장치의 오토 리프레쉬 동작을 제어한다.
본 발명의 실시 예에 따른 컴퓨터 시스템은 상기 반도체 메모리 장치를 포함한다.
본 발명의 실시 예에 따른 복수의 노멀 메모리 셀들 및 상기 복수의 노멀 메모리 셀들 중 리페어 메모리 셀들을 대체하기 위한 복수의 리던던시 메모리 셀들을 포함하는 반도체 메모리 장치의 동작 방법은, 리프레쉬 명령에 응답하여 어드레스 카운트 값을 카운팅하고, 카운팅 결과에 대응하는 어드레스 정보를 출력하는 단계; 및 위크셀 정보 저장부로부터 레버리징 제어 신호가 출력되는 경우, 상기 위크셀 정보 저장부로부터 출력되는 특정 필드 값에 기초하여 상기 특정 필드 값에 대응하는 어드레스 정보에 상응하는 메모리 셀의 리프레쉬 동작을 제어하는 단계를 포함한다.
본 발명의 실시 예에 따른 반도체 메모리 장치는 리던던시 메모리 셀에 대한 리프레쉬 동작을 제어함으로써 반도체 메모리 장치의 성능을 향상시킬 수 있다.
또한, 리페어 메모리 셀에 대한 리프레쉬 동작을 스킵(skip)함으로써 전류 소모를 줄일 수 있다.
도 1은 본 발명의 일 실시예에 따른 전자 시스템의 개략적인 블록도이다.
도 2는 본 발명의 일 실시예에 따른 메모리 시스템의 개략적인 블록도이다.
도 3은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 블록도이다.
도 4는 도 3에 도시된 위크셀 정보 저장부에 저장되는 정보를 나타내는 도면이다.
도 5는 도 3에 도시된 리프레쉬 제어회로의 블록도이다.
도 6은 도 5에 도시된 어드레스 컨트롤러의 블록도이다.
도 7은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 리프레쉬 방법을 설명하기 위한 타이밍도이다.
도 8은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 리프레쉬 방법을 나타내는 흐름도이다.
도 9는 도 3에 도시된 반도체 메모리 장치를 포함하는 컴퓨터 시스템의 일 실시 예를 나타낸다.
도 10은 도 3에 도시된 반도체 메모리 장치를 포함하는 컴퓨터 시스템의 다른 실시 예를 나타낸다.
도 11은 도 3에 도시된 반도체 메모리 장치를 포함하는 컴퓨터 시스템의 또 다른 실시 예를 나타낸다.
도 12는 도 3에 도시된 반도체 메모리 장치를 포함하는 컴퓨터 시스템의 또 다른 실시 예를 나타낸다.
도 13은 도 3에 도시된 반도체 메모리 장치를 포함하는 컴퓨터 시스템의 또 다른 실시 예를 나타낸다.
도 14는 도 3에 도시된 반도체 메모리 장치를 포함하는 데이터 처리 시스템의 일 실시 예를 나타낸다.
도 15는 도 3에 도시된 반도체 메모리 장치를 포함하는 멀티-칩 패키지의 일실시예를 개략적으로 나타낸 개념도이다.
도 16은 도 15에 도시된 멀티-칩 패키지의 일실시예를 입체적으로 나타낸 개념도이다.
본 명세서에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 또는 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예들을 설명하기 위한 목적으로 예시된 것으로서, 본 발명의 개념에 따른 실시 예들은 다양한 형태들로 실시될 수 있으며 본 명세서에 설명된 실시 예들에 한정되지 않는다.
본 발명의 개념에 따른 실시 예들은 다양한 변경들을 가할 수 있고 여러 가지 형태들을 가질 수 있으므로 실시 예들을 도면에 예시하고 본 명세서에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예들을 특정한 개시 형태들에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물, 또는 대체물을 포함한다.
제1 또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1구성요소는 제2구성요소로 명명될 수 있고, 유사하게 제2구성요소는 제1구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 가진다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 전자 시스템(1)의 개략적인 블록도이다.
본 발명의 일 실시예에 따른 전자 시스템(1)은 호스트(20) 및 메모리 시스템(300)을 포함한다. 메모리 시스템(300)은 메모리 컨트롤러(200) 및 메모리 모듈(10)을 포함할 수 있다.
호스트(20)는 PCI-E(Peripheral Component Interconnect - Express), ATA(Advanced Technology Attachment), SATA(Serial ATA), PATA(Parallel ATA), 또는 SAS(serial attached SCSI)와 같은 인터페이스 프로토콜을 사용하여 메모리 시스템(300)과 통신할 수 있다. 그러나, 호스트(20)와 메모리 시스템(300)간의 인터페이스 프로토콜들은 상술한 예에 한정되지 않으며, USB(Universal Serial Bus), MMC(Multi-Media Card), ESDI(Enhanced Small Disk Interface), 또는 IDE(Integrated Drive Electronics) 등과 같은 다른 인터페이스 프로토콜들 중 하나일 수 있다.
메모리 컨트롤러(200)는 메모리 시스템(300)의 동작을 전반적으로 제어하며, 또한, 호스트(20)와 메모리 모듈(10) 간의 제반 데이터 교환을 제어한다.
메모리 모듈(10)은 반도체 메모리 장치들(100, 100', 100")을 포함할 수 있다. 본 명세서에서는 반도체 메모리 장치들(100, 100', 100")이 복수의 메모리 셀들이 로우(row) 방향과 컬럼(column) 방향으로 배열되어 있는 메모리 셀 어레이(미도시)를 포함하는 DRAM(dynamic random access memory)인 경우를 예로 들어 설명하나, 이에 한정되는 것은 아니다. 반도체 메모리 장치들(100, 100', 100") 각각은 리프레쉬를 필요로 하는 다양한 타입의 메모리 중 임의의 메모리일 수 있다.
반도체 메모리 장치들(100, 100', 100")이 DRAM으로 구현될 때, 메모리 모듈(10)은 UDIMM(Unbuffered Dual In-line Memory Module), RDIMM(Registered DIMM) 또는 LR(Load Reduced)-DIMM으로 구현될 수도 있다. 이를 위해, 메모리 모듈(10)은 버퍼(buffer, 미도시) 또는 레지스터(register, 미도시)를 더 포함할 수 있다.
본 발명의 실시예에 따른 메모리 시스템(300)은 모바일 기기, 노트북, 데스크 톱 컴퓨터와 같은 시스템에 장착될 수 있으나, 이에 한정되지 않는다.
도 2는 본 발명의 일 실시예에 따른 메모리 시스템(300')의 개략적인 블록도이다. 본 발명에서는 메모리 컨트롤러(200)에 대응하는 하나의 반도체 메모리 장치(100)만을 예로 들어 설명한다. 도 2를 참조하면, 메모리 컨트롤러(200)는 호스트(20)의 요청에 기초하여 데이터 핀(DQ)을 통해 반도체 메모리 장치(100)로 데이터를 입력하거나 반도체 메모리 장치(100)로부터 데이터를 출력한다.
메모리 컨트롤러(200)는 반도체 메모리 장치(100)의 액티브 동작을 위한 커맨드(CMD)와 함께 어드레스 신호(ADD)를 인가하고, 라이트(write) 동작 및 리드(read) 동작을 위한 커맨드(CMD)와 함께 어드레스 신호(ADD)를 인가하며, 리프레쉬(refresh) 동작을 위한 커맨드(CMD)와 함께 어드레스 신호(ADD)를 인가하는 동작을 연속적으로 수행할 수 있다.
도 3은 본 발명의 일 실시예에 따른 반도체 메모리 장치(100)의 블록도이다. 도 3에 도시된 반도체 메모리 장치(100)는 도 1에 도시된 복수의 반도체 메모리 장치들(100, 100', 100") 중의 어느 하나를 예시적으로 나타낸다.
도 3을 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(110), 로우 디코더(120), 센스 앰프(130), 컬럼 디코더(140), 커맨드 디코더(150), MRS/EMRS(Mode Register Set/Extended Mode Register Set) 회로(160), 어드레스 버퍼(170), 데이터 입출력 회로(180) 및 컨트롤 로직(400)을 구비한다.
메모리 셀 어레이(110)는 복수의 노멀 메모리 셀들을 갖는 노멀 메모리 셀 블록 및 복수의 노멀 메모리 셀들 중 리페어(repair) 메모리 셀을 대체하기 위한 복수의 리던던시 메모리 셀들을 갖는 리던던시 메모리 셀 블록을 포함할 수 있다. 노멀 메모리 셀 블록 및 리던던시 메모리 셀 블록은 복수의 메모리 셀들을 로우(row) 방향과 컬럼(column) 방향의 매트릭스 형태로 구비할 수 있다.
이때, 리페어 메모리 셀은 반도체 메모리 장치의 테스트 동작 시 결함이 발생된 메모리 셀일 수 있으며, 리페어 메모리 셀의 어드레스는 리던던시 메모리 셀의 어드레스로 변경될 수 있다.
센스 앰프(130)는 메모리 셀의 데이터를 감지 증폭하고 또한 메모리 셀로 데이터를 저장한다.
데이터 입출력 회로(180)를 통하여 입력된 데이터는 어드레스 신호(ADD)에 기초하여 메모리 셀 어레이(110)에 기입되고, 어드레스 신호(ADD)에 기초하여 메모리 셀 어레이(110)로부터 독출된 데이터는 데이터 입출력 회로(180)를 통하여 메모리 컨트롤러(200)로 출력된다.
데이터가 기입되거나 혹은 독출될 메모리 셀을 지정하기 위하여 어드레스 신호(ADD)가 어드레스 버퍼(170)로 입력된다. 어드레스 버퍼(170)는 메모리 컨트롤러(200)에서 입력되는 어드레스 신호(ADD)를 일시적으로 저장한다.
로우 디코더(120)는 데이터가 입력 혹은 출력될 메모리 셀과 연결된 워드 라인을 지정하기 위하여 어드레스 버퍼(170)로부터 출력된 어드레스 신호(ADD) 중 로우 어드레스(row address)를 디코딩한다.
즉, 로우 디코더(120)는 데이터 기입 혹은 독출 모드에서는 어드레스 버퍼(170)로부터 출력된 로우 어드레스를 디코딩하여 해당 워드 라인을 인에이블한다. 또한, 로우 디코더(120)는 리프레쉬 제어 회로(500)로부터 발생되는 로우 어드레스에 기초하여 해당 워드 라인을 리프레쉬 하도록 한다.
컬럼 디코더(140)는 데이터가 입력 혹은 출력될 메모리 셀과 연결된 비트 라인을 지정하기 위하여, 어드레스 버퍼(170)로부터 출력된 어드레스 신호(ADD) 중 컬럼 어드레스(column address)를 디코딩한다.
메모리 셀 어레이(110)는 로우 및 컬럼 어드레스에 의해 지정된 메모리 셀로부터 데이터를 출력하거나 혹은 메모리 셀로 데이터를 기입한다.
커맨드 디코더(150)는 메모리 컨트롤러(200)로부터 인가되는 커맨드(CMD)를 수신하고, 이 신호들을 디코딩하여 디코딩된 명령 신호(예컨대, 액티브 신호, 리드 신호, 라이트 신호, 리프레쉬 신호)를 내부적으로 발생한다.
MRS/EMRS 회로(160)는 반도체 메모리 장치(100)의 동작 모드를 지정하기 위한 MRS/EMRS 커맨드 및 어드레스 신호(ADD)에 응답하여 내부의 모드 레지스터를 설정한다.
컨트롤 로직(400)은 위크셀 정보 저장부(410), 리페어셀 정보 저장부(420) 및 리프레쉬 제어 회로(500)를 포함할 수 있다. 위크셀 정보 저장부(410)는 노멀 메모리 셀 블록에 포함된 위크(weak) 메모리 셀의 정보 및 리던던시 메모리 셀 블록에 포함된 위크 메모리 셀의 정보를 저장할 수 있다.
이때, 위크 메모리 셀은 정상적인 메모리 셀보다 데이터 보유 특성이 부족한 메모리 셀로써, 복수의 메모리 셀들의 리프레쉬 주기 동안 정상적인 메모리 셀보다 더 자주 리프레쉬 동작이 수행될 수 있다. 이러한 위크셀 정보 저장부(410)의 일 예가 도 4에 도시되어 있다.
도 4는 도 3에 도시된 위크셀 정보 저장부(410)에 저장되는 정보를 나타내는 도면이다. 도 4를 참조하면, 위크셀 정보 저장부(410)는 복수의 위크 메모리 셀들 각각에 대응하는 정보 엔트리를 저장하기 위한 복수의 퓨즈 박스들(FB1, FB2, ..., FBn, n은 자연수)을 포함하며, 복수의 퓨즈 박스들(FB1, FB2, ..., FBn)은 안티 퓨즈로 구현될 수 있다.
위크셀 정보 저장부(410)에 저장된 위크 메모리 셀 정보 엔트리 각각은 마스터 필드(M), 셀 타입 필드(PRT) 및 어드레스 필드(BA, RA)를 포함할 수 있다. 이때, 마스터 필드(M)와 셀 타입 필드(PRT)는 1비트(bit) 값으로 저장될 수 있다.
마스터 필드(M)는 마스터 필드(M)에 상응하는 퓨즈 박스(FB)에 위크 메모리 셀에 대응하는 어드레스 정보가 저장되어 있는지 여부, 즉 해당 퓨즈 박스(FB)가 사용중인지 여부를 나타낸다. 예컨대, 퓨즈 박스(FB)에 위크 메모리 셀에 대응하는 어드레스 정보가 저장되어 있지 않은 경우 마스터 필드(M)는 '0'으로 설정되고, 어드레스 정보가 저장되어 있는 경우 마스터 필드(M)는 '1'로 설정될 수 있다.
또한, 셀 타입 필드(PRT)는 위크 메모리 셀이 노멀 메모리 셀 블록에 포함된 메모리 셀인지 리던던시 메모리 셀 블록에 포함된 메모리 셀인지 여부를 나타내고, 어드레스 필드(BA, RA)는 상기 위크 메모리 셀에 대응하는 뱅크 어드레스 정보(BA) 및 로우 어드레스 정보(RA)를 나타낼 수 있다.
예를 들어, 제1 퓨즈 박스(FB1)에 노멀 메모리 셀 블록에 포함된 위크 메모리 셀 정보 엔트리가 저장되는 경우, 셀 타입 필드(PRT1)는 '0'으로 설정되고, 노멀 메모리 셀 블록에 포함된 위크 메모리 셀에 대응하는 뱅크 어드레스 정보(BA2~BA0) 및 로우 어드레스 정보(RA12~RA0)가 저장될 수 있다.
또한, 제2 퓨즈 박스(FB2)에 리던던시 메모리 셀 블록에 포함된 위크 메모리 셀 정보 엔트리가 저장되는 경우, 셀 타입 필드(PRT2)는 '1'로 설정되고, 리던던시 메모리 셀 블록에 포함된 위크 메모리 셀에 대응하는 뱅크 어드레스 정보(BA2~BA0) 및 로우 어드레스 정보(RA8~RA0)가 저장될 수 있다.
다시 도 3을 참조하면, 리페어셀 정보 저장부(420)는 메모리 셀 어레이(110)에 포함된 복수의 노멀 메모리 셀들 중 리페어 메모리 셀에 대응하는 어드레스 정보를 저장할 수 있다.
리프레쉬 제어 회로(500)는 커맨드 디코더(150)로부터 디코딩된 리프레쉬 명령(refresh command)에 응답하여 복수의 노멀 메모리 셀들 및 복수의 리던던시 메모리 셀들 중 리프레쉬 어드레스에 상응하는 메모리 셀들이 리프레쉬되도록 제어한 이후, 위크셀 정보 저장부(410)에 저장된 적어도 하나의 위크 메모리 셀의 정보에 기초하여 위크 메모리 셀이 리프레쉬되도록 제어할 수 있다.
이때, 리프레쉬 제어 회로(500)는 복수의 노멀 메모리 셀들의 리프레쉬 주기 동안, 위크 메모리 셀이 정상적인 메모리 셀들의 리프레쉬 횟수보다 더 많은 횟수로 리프레쉬되도록 제어할 수 있다.
또한, 리프레쉬 제어 회로(500)는 MRS 회로(160)의 특정 필드가 특정 값으로 설정되는 경우 위크 메모리 셀이 추가적으로 리프레쉬되도록 제어하고, 특정 값으로 설정되지 않는 경우 위크 메모리 셀은 추가적으로 리프레쉬되지 않고 리프레쉬 어드레스에 상응하는 메모리 셀들 만이 리프레쉬되도록 제어할 수 있다.
도 3에는 도시되지는 않았지만, 반도체 메모리 장치(100)는 클럭 신호를 발생하기 위한 클럭 회로(미도시), 외부로부터 인가되는 전원 전압을 수신하여 내부전압을 생성하거나 분배하는 전원 회로(미도시) 등을 더 구비할 수 있다.
도 5는 도 3에 도시된 리프레쉬 제어회로(500)의 블록도이다. 도 3 내지 도 5를 참조하면, 리프레쉬 제어회로(500)는 위크셀 컨트롤러(510), 어드레스 카운터(530), 리페어셀 컨트롤러(550) 및 어드레스 컨트롤러(570)를 포함할 수 있다.
위크셀 컨트롤러(510)는 위크셀 정보 저장부(410)로부터 어드레스 정보가 출력되는 경우 레버리징 제어 신호(LCS)를 출력할 수 있다.
어드레스 카운터(530)는 소정의 주기마다 메모리 셀 어레이(110)에 포함된 복수의 노멀 메모리 셀들 및 복수의 리던던시 메모리 셀들에 대해 리프레쉬가 수행될 수 있도록 리프레쉬 명령(refresh command)에 따라 가변되는 어드레스 카운트 값에 대응하는 어드레스 정보를 어드레스 컨트롤러(570)로 전송할 수 있다.
또한, 어드레스 카운터(530)는 위크셀 컨트롤러(510)로부터 레버리징 제어 신호(LCS)가 수신되는 경우 어드레스 카운팅 동작을 일시적으로 정지하고, 레버리징 제어 신호(LCS)가 수신되지 않고 리프레쉬 명령(refresh command)이 인가되는 경우 정지되기 이전부터의 어드레스 카운팅 동작을 재시작할 수 있다.
이때, 리프레쉬 명령(refresh command)은 리프레쉬 제어회로(500)가 CBR(CAS Before RAS) 리프레쉬 동작 모드에서 구동되는 경우에 커맨드 디코더(150)로부터 인가되는 명령일 수 있다. 이때, CBR 리프레쉬 동작 모드는 복수의 노멀 메모리 셀들 및 복수의 리던던시 메모리 셀들에 대한 리프레쉬 동작을 의미할 수 있다.
또한, 어드레스 카운터(530)는 리프레쉬 제어회로(500)가 리프레쉬 레버리징(leveraging) 동작 모드에서 구동되는 경우, 위크셀 컨트롤러(510)로부터 출력되는 레버리징 제어 신호(LCS)에 응답하여 CBR 리프레쉬 동작을 일시적으로 정지할 수 있다. 이때, 리프레쉬 레버리징 동작 모드는 복수의 노멀 메모리 셀들 및 복수의 리던던시 메모리 셀들에 포함된 위크 메모리 셀들에 대한 리프레쉬 동작을 의미할 수 있다.
즉, 복수의 노멀 메모리 셀들 및 복수의 리던던시 메모리 셀들은 복수의 노멀 메모리 셀들의 리프레쉬 주기마다 리프레쉬되고, 복수의 노멀 메모리 셀들 및 복수의 리던던시 메모리 셀들에 포함된 위크 메모리 셀들은 상기 리프레쉬 주기 동안 적어도 1회 이상 추가적으로 리프레쉬될 수 있다. 그러면, 위크 메모리 셀들은 정상적인 다른 메모리 셀들에 비해 더 많은 횟수로 리프레쉬되므로, 데이터 보유 특성이 향상될 수 있다.
리페어셀 컨트롤러(550)는 반도체 메모리 장치(100)의 파워-업(power-up) 동작 시, 리페어셀 정보 저장부(420)로부터 전송되는 리페어 메모리 셀에 대응하는 어드레스 정보를 어드레스 컨트롤러(570)로 출력할 수 있다. 어드레스 컨트롤러(570)는 리페어셀 컨트롤러(550)로부터 출력된 리페어 메모리 셀에 대응하는 어드레스 정보를 저장할 수 있다.
어드레스 컨트롤러(570)는 어드레스 카운트 값에 대응하는 어드레스 정보 및 리페어 메모리 셀에 대응하는 어드레스 정보를 비교하고, 비교 결과에 기초하여 어드레스 카운트 값에 대응하는 어드레스 정보의 출력을 제어할 수 있다.
또한, 어드레스 컨트롤러(570)는 위크셀 정보 저장부(410)로부터 출력되는 어드레스 정보 및 리페어 메모리 셀에 대응하는 어드레스 정보를 비교하고, 비교 결과에 기초하여 위크셀 정보 저장부(410)로부터 출력되는 어드레스 정보의 출력을 제어할 수 있다.
도 6은 도 5에 도시된 어드레스 컨트롤러(570)의 블록도이다. 도 3 내지 도 6을 참조하면, 어드레스 컨트롤러(570)는 어드레스 저장부(571), 비교부(573) 및 어드레스 제어부(575)를 포함할 수 있다.
어드레스 저장부(571)는 리페어셀 정보 저장부(420)로부터 출력되는 리페어 메모리 셀에 대응하는 어드레스 정보를 수신하여 저장할 수 있다.
비교부(573)는 어드레스 카운터(530)로부터 출력되는 어드레스 카운트 값에 대응하는 어드레스 정보와 어드레스 저장부(571)로부터 출력되는 리페어 메모리 셀에 대응하는 어드레스 정보를 비교하고, 비교 결과를 출력할 수 있다.
또한, 비교부(573)는 위크셀 정보 저장부(410)로부터 출력되는 위크 메모리 셀에 대응하는 어드레스 정보와 어드레스 저장부(571)로부터 출력되는 리페어 메모리 셀에 대응하는 어드레스 정보를 비교하고, 비교 결과를 출력할 수 있다.
어드레스 제어부(575)는 비교 결과에 기초하여, 어드레스 정보가 동일하지 않은 것으로 판단된 경우 어드레스 카운트 값에 대응하는 어드레스 정보 또는 위크 메모리 셀에 대응하는 어드레스 정보를 로우 디코더(120)로 출력할 수 있다.
그러나, 어드레스 제어부(575)는 비교 결과에 기초하여, 어드레스 정보가 동일한 것으로 판단된 경우 어드레스 카운트 값에 대응하는 어드레스 정보 또는 위크 메모리 셀에 대응하는 어드레스 정보가 로우 디코더(120)로 출력되지 않도록 제어할 수 있다. 즉, 리던던시 메모리 셀로 대체된 리페어 메모리 셀에 대해서는 리프레쉬 동작이 스킵(skip)될 수 있다.
도 7은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 리프레쉬 방법을 설명하기 위한 타이밍도이다. 도 1 내지 도 7을 참조하면, CBR은 반도체 메모리 장치(100)의 CBR 리프레쉬 동작 구간을 나타내고, LEV는 반도체 메모리 장치(100)의 리프레쉬 레버리징 동작 구간을 나타낸다. 이때, CBR 리프레쉬 동작은 반도체 메모리 장치(100)의 오토(auto) 리프레쉬 동작을 나타내는 것일 수 있다.
반도체 메모리 장치(100)는 외부로부터 수신되는 리프레시 명령(refresh command)에 응답하여 일정한 주기(T1)마다 메모리 셀 어레이(110)에 포함된 메모리 셀들에 대한 리프레쉬 동작을 수행할 수 있다.
주기(T1)는 리프레쉬 명령(refresh command)이 생성되고 다음 리프레쉬 명령(refresh command)이 생성되기까지 걸리는 시간, 즉 CBR 리프레쉬 동작이 수행되고 다음 CBR 리프레쉬 동작이 수행되기까지 걸리는 시간이다. 이러한 리프레쉬 명령(refresh command)은 메모리 셀 어레이(110)에 포함된 복수의 노멀 메모리 셀들 및 복수의 리던던시 메모리 셀들 모두에 대해 리프레쉬가 완료될 때까지 N회(N은 자연수) 반복될 수 있다. 즉, 주기(T1)에 N을 곱한 값이 메모리 셀들 전체에 대한 리프레쉬가 완료되는 리프레쉬 주기일 수 있다.
이때, 리프레쉬 레버리징 동작(LEV)은 적어도 2회 이상의 CBR 리프레쉬 동작(CBR)이 수행된 이후, 다음 CBR 리프레쉬 동작(CBR)이 수행되기 이전에 수행될 수 있다. 또한, 리프레쉬 레버리징 동작(LEV)은 이전 CBR 리프레쉬 동작(CBR)과 다음 CBR 리프레쉬 동작(CBR) 사이에서 적어도 한번 이상 수행될 수 있다.
도 7에서는, 두 번의 CBR 리프레쉬 동작(R1, R2)이 수행된 이후 다음 CBR 리프레쉬 동작(R4)이 수행되기 이전에, 한 번의 리프레쉬 레버리징 동작(R3)이 수행되는 예를 도시하였으나 본 발명의 범위가 이에 한정되지 않으며, 세 번의 CBR 리프레쉬 동작(R1, R2, R4)이 수행된 이후 한 번의 리프레쉬 레버리징 동작(R3)이 수행될 수도 있다. 이때, 리프레쉬 레버리징 동작(LEV)이 수행되는 횟수는 반도체 메모리 장치(100)의 테스트 동작 시, 그 결과에 따른 반도체 메모리 장치(100)의 상태에 따라 달라질 수 있다.
앞서 설명한 바와 같이, CBR 리프레쉬 동작이 처음 수행되는 R1 동작 구간 이전에는, 리페어셀 정보 저장부(420)로부터 출력된 리페어 메모리 셀에 대응하는 어드레스 정보가 어드레스 저장부(571)에 미리 저장될 수 있다.
예를 들어, CBR 리프레쉬 동작 구간(R1, R2, R4, R5, R7)에서, 노멀 메모리 셀 또는 리던던시 메모리 셀에 대응하는 어드레스 정보가 어드레스 저장부(571)에 저장된 어드레스 정보와 동일한 경우, 노멀 메모리 셀 또는 리던던시 메모리 셀에 대응하는 어드레스 정보에 대한 리프레쉬 동작이 스킵(skip)될 수 있다. 그러면, 리프레쉬 제어회로(500)는 다음 CBR 리프레쉬 동작을 수행하거나 다음 CBR 리프레쉬 동작이 수행되기 이전에 리프레쉬 레버리징 동작을 수행할 수 있다.
반면, 리프레쉬 레버리징 동작 구간(R3)에서, 제1 퓨즈 박스(FB1)에 저장된 어드레스 정보가 어드레스 저장부(571)에 저장된 어드레스 정보와 동일한 경우, 제1 퓨즈 박스(FB1)에 저장된 어드레스 정보에 대한 리프레쉬 동작이 스킵(skip)될 수 있다. 이 경우, 리프레쉬 제어회로(500)는 다음 CBR 리프레쉬 동작이 수행되기 이전에, 제2 퓨즈 박스(FB2)에 저장된 어드레스 정보에 대한 리프레쉬 수행 여부를 판단하여 리프레쉬 동작을 수행 또는 스킵할 수 있다.
도 8은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 리프레쉬 방법을 나타내는 흐름도이다. 도 1 내지 도 8을 참조하면, 반도체 메모리 장치(100)의 파워-업 동작 시, 어드레스 저장부(571)는 리페어셀 컨트롤러(550)로부터 출력되는 리페어 메모리 셀에 대응하는 어드레스 정보를 수신하고, 수신된 어드레스 정보를 저장한다(S801).
어드레스 카운터(530)는 외부로부터 리프레쉬 명령(refresh command)이 수신되는지 여부를 판단한다(S802). 외부로부터 리프레쉬 명령(refresh command)이 수신되는 경우, 어드레스 카운터(530)는 어드레스 카운트 값을 카운팅하여 카운팅 결과에 대응하는 어드레스 정보를 비교부(573)로 출력한다(S803).
비교부(573)는 어드레스 카운터(530)로부터 출력되는 카운팅 결과에 대응하는 어드레스 정보와 어드레스 저장부(571)에 저장된 어드레스 정보를 비교하고, 비교 결과를 출력한다(S804).
어드레스 제어부(575)는 비교 결과에 기초하여 어드레스 정보가 동일한지 여부를 판단한다(S805). 판단 결과, 어드레스 정보가 동일한 것으로 판단된 경우 어드레스 제어부(575)는 카운팅 결과에 대응하는 어드레스 정보의 출력을 차단한다(S806).
그러나, S805 단계에서 어드레스 정보가 동일하지 않은 것으로 판단된 경우 어드레스 제어부(575)는 카운팅 결과에 대응하는 어드레스 정보를 로우 디코더(120)로 출력한다(S807).
다음으로, 어드레스 카운터(530)는 위크셀 컨트롤러(510)로부터 레버리징 제어 신호(LCS)가 수신되는지 여부를 판단한다(S808). 위크셀 컨트롤러(510)로부터 레버리징 제어 신호(LCS)가 수신되지 않는 경우 리프레쉬 제어회로(500)는 S802 단계 내지 S807 단계를 수행할 수 있다.
그러나, S808 단계에서 위크셀 컨트롤러(510)로부터 레버리징 제어 신호(LCS)가 수신되는 경우, 어드레스 카운터(530)는 어드레스 카운팅 동작을 일시적으로 정지한다. 비교부(573)는 위크셀 정보 저장부(410)로부터 출력되는 위크 메모리 셀에 대응하는 어드레스 정보와 어드레스 저장부(571)에 저장된 어드레스 정보를 비교하고, 비교 결과를 출력한다(S809).
어드레스 제어부(575)는 비교 결과에 기초하여 어드레스 정보가 동일한지 여부를 판단한다(S810). 판단 결과, 어드레스 정보가 동일하지 않은 것으로 판단된 경우 어드레스 제어부(575)는 위크 메모리 셀에 대응하는 어드레스 정보를 로우 디코더(120)로 출력한다(S811).
그러나, S810 단계에서 어드레스 정보가 동일한 것으로 판단된 경우 어드레스 제어부(575)는 위크 메모리 셀에 대응하는 어드레스 정보의 출력을 차단한다(S812).
상기 S808 단계에서 위크셀 컨트롤러(510)로부터 레버리징 제어 신호(LCS)가 수신되지 않고 S802 단계에서 외부로부터 리프레쉬 명령(refresh command)이 수신되지 않는 경우, 메모리 셀 어레이(110)에 포함된 메모리 셀들의 리프레쉬 동작이 완료된 것으로 판단될 수 있다. 즉, S802 단계 내지 S812 단계는 메모리 셀들 전체에 대한 리프레쉬가 완료되는 리프레쉬 주기 동안 수행될 수 있다.
도 9는 도 3에 도시된 반도체 메모리 장치를 포함하는 컴퓨터 시스템의 일 실시 예를 나타낸다.
도 9를 참조하면, 도 3에 도시된 반도체 메모리 장치(100)를 포함하는 컴퓨터 시스템(600)은 이동 전화기(cellular phone), 스마트 폰(smart phone), PDA(personal digital assistant), 또는 무선 통신 장치로 구현될 수 있다.
컴퓨터 시스템(600)은 반도체 메모리 장치(100)와 반도체 메모리 장치(100)의 동작을 제어할 수 있는 메모리 컨트롤러(620)를 포함한다. 메모리 컨트롤러(620)는 호스트(610)의 제어에 따라 반도체 메모리 장치(100)의 데이터 액세스 동작, 예컨대 라이트 동작 또는 리드 동작을 제어할 수 있다.
반도체 메모리 장치(100)에 데이터는 호스트(610)와 메모리 컨트롤러(620)의 제어에 따라 디스플레이(630)를 통하여 디스플레이될 수 있다. 무선 송수신기(640)는 안테나(ANT)를 통하여 무선 신호를 주거나 받을 수 있다. 예컨대, 무선 송수신기(640)는 안테나(ANT)를 통하여 수신된 무선 신호를 호스트(610)에서 처리될 수 있는 신호로 변경할 수 있다. 따라서, 호스트(610)는 무선 송수신기(640)로부터 출력된 신호를 처리하고 처리된 신호를 메모리 컨트롤러(620) 또는 디스플레이(630)로 전송할 수 있다. 메모리 컨트롤러(620)는 호스트(610)에 의하여 처리된 신호를 반도체 메모리 장치(100)에 저장할 수 있다.
또한, 무선 송수신기(640)는 호스트(610)로부터 출력된 신호를 무선 신호로 변경하고 변경된 무선 신호를 안테나(ANT)를 통하여 외부 장치로 출력할 수 있다. 입력 장치(650)는 호스트(610)의 동작을 제어하기 위한 제어 신호 또는 호스트(610)에 의하여 처리될 데이터를 입력할 수 있는 장치로서, 터치 패드(touch pad)와 컴퓨터 마우스(computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad), 또는 키보드로 구현될 수 있다.
호스트(610)는 메모리 컨트롤러(620)로부터 출력된 데이터, 무선 송수신기(640)로부터 출력된 데이터, 또는 입력 장치(650)로부터 출력된 데이터가 디스플레이(630)를 통하여 디스플레이될 수 있도록 디스플레이(630)의 동작을 제어할 수 있다.
실시 예에 따라, 반도체 메모리 장치(100)의 동작을 제어할 수 있는 메모리 컨트롤러(620)는 호스트(610)의 일부로서 구현될 수 있고 또한 호스트(610)와 별도의 칩으로 구현될 수 있다.
도 10은 도 3에 도시된 반도체 메모리 장치를 포함하는 컴퓨터 시스템의 다른 실시 예를 나타낸다.
도 10을 참조하면, 도 3에 도시된 반도체 메모리 장치(100)를 포함하는 컴퓨터 시스템(700)은 PC(personal computer), 네트워크 서버(Network Server), 태블릿 (tablet) PC, 넷-북(net-book), e-리더(e-reader), PDA(personal digital assistant), PMP(portable multimedia player), MP3 플레이어, 또는 MP4 플레이어로 구현될 수 있다.
컴퓨터 시스템(700)은 호스트(710), 반도체 메모리 장치(100)와 반도체 메모리 장치(100)의 데이터 처리 동작을 제어할 수 있는 메모리 컨트롤러(720), 디스플레이(730) 및 입력 장치(740)를 포함한다.
호스트(710)는 입력 장치(740)를 통하여 입력된 데이터에 따라 메모리 장치(100)에 저장된 데이터를 디스플레이(730)를 통하여 디스플레이할 수 있다. 예컨대, 입력 장치(740)는 터치 패드 또는 컴퓨터 마우스와 같은 포인팅 장치, 키패드, 또는 키보드로 구현될 수 있다. 호스트(710)는 컴퓨터 시스템(700)의 전반적인 동작을 제어할 수 있고 메모리 컨트롤러(720)의 동작을 제어할 수 있다.
실시 예에 따라 반도체 메모리 장치(100)의 동작을 제어할 수 있는 메모리 컨트롤러(720)는 호스트(710)의 일부로서 구현될 수 있고 또한 호스트(710)와 별도의 칩으로 구현될 수 있다.
도 11은 도 3에 도시된 반도체 메모리 장치를 포함하는 컴퓨터 시스템의 또 다른 실시 예를 나타낸다.
도 11을 참조하면, 도 3에 도시된 반도체 메모리 장치(100)를 포함하는 컴퓨터 시스템(800)은 이미지 처리 장치(Image Process Device), 예컨대 디지털 카메라 또는 디지털 카메라가 부착된 이동 전화기 또는 스마트 폰으로 구현될 수 있다.
컴퓨터 시스템(800)은 호스트(810), 반도체 메모리 장치(100)와 반도체 메모리 장치(100)의 데이터 처리 동작, 예컨대 라이트 동작 또는 리드 동작을 제어할 수 있는 메모리 컨트롤러(820)를 포함한다. 또한, 컴퓨터 시스템(800)은 이미지 센서(830) 및 디스플레이(840)를 더 포함한다.
컴퓨터 시스템(800)의 이미지 센서(830)는 광학 이미지를 디지털 신호들로 변환하고, 변환된 디지털 신호들은 호스트(810) 또는 메모리 컨트롤러(820)로 전송된다. 호스트(810)의 제어에 따라, 상기 변환된 디지털 신호들은 디스플레이(840)를 통하여 디스플레이되거나 또는 메모리 컨트롤러(820)를 통하여 반도체 메모리 장치(100)에 저장될 수 있다.
또한, 반도체 메모리 장치(100)에 저장된 데이터는 호스트(810) 또는 메모리 컨트롤러(820)의 제어에 따라 디스플레이(840)를 통하여 디스플레이된다.
실시 예에 따라 반도체 메모리 장치(100)의 동작을 제어할 수 있는 메모리 컨트롤러(820)는 호스트(810)의 일부로서 구현될 수 있고 또한 호스트(810)와 별개의 칩으로 구현될 수 있다.
도 12는 도 3에 도시된 반도체 메모리 장치를 포함하는 컴퓨터 시스템의 또 다른 실시 예를 나타낸다.
도 12를 참조하면, 도 3에 도시된 반도체 메모리 장치(100)를 포함하는 컴퓨터 시스템(900)은 반도체 메모리 장치(100) 및 반도체 메모리 장치(100)의 동작을 제어할 수 있는 호스트(910)를 포함한다. 반도체 메모리 장치(100)는 플래시 메모리(Flash Memory)와 같은 비휘발성 메모리로 구현될 것을 예시한다. 또한, 컴퓨터 시스템(900)은 시스템 메모리(920), 메모리 인터페이스(930), ECC 블록(940) 및 호스트 인터페이스(950)을 더 포함한다.
컴퓨터 시스템(900)은 호스트(910)의 동작 메모리(operation memory)로서 사용될 수 있는 시스템 메모리(920)를 포함한다. 시스템 메모리(920)는 ROM(read only memory)과 같은 비휘발성 메모리로 구현될 수 있고 SRAM(Static random access memory)과 같은 휘발성 메모리로 구현될 수 있다.
컴퓨터 시스템(900)에 접속된 호스트는 메모리 인터페이스(930)와 호스트 인터페이스(950)를 통하여 반도체 메모리 장치(100)와 데이터 통신을 수행할 수 있다.
호스트(910)의 제어에 따라 에러 정정 코드(error correction code(ECC)) 블록(940)은 메모리 인터페이스(930)를 통하여 반도체 메모리 장치(100)로부터 출력된 데이터에 포함된 에러 비트를 검출하고, 상기 에러 비트를 정정하고, 에러 정정된 데이터를 호스트 인터페이스(950)를 통하여 호스트(HOST)로 전송할 수 있다. 호스트(910)는 버스(970)를 통하여 메모리 인터페이스(930), ECC 블럭(940), 호스트 인터페이스(950), 및 시스템 메모리(920) 사이에서 데이터 통신을 제어할 수 있다.
컴퓨터 시스템(900)은 플래시 메모리 드라이브, USB 메모리 드라이브, IC-USB 메모리 드라이브, 또는 메모리 스틱(memory stick)으로 구현될 수 있다.
도 13은 도 3에 도시된 반도체 메모리 장치를 포함하는 컴퓨터 시스템의 또 다른 실시 예를 나타낸다.
도 13을 참조하면, 도 3에 도시된 반도체 메모리 장치(100)을 포함하는 컴퓨터 시스템(1000)은 호스트 컴퓨터(host computer; 1010)와 메모리 카드(memory card) 또는 스마트 카드(smart card)로 구현될 수 있다. 컴퓨터 시스템(1000)은 호스트 컴퓨터(1010)와 메모리 카드(1030)을 포함한다.
호스트 컴퓨터(1010)는 호스트(1040) 및 호스트 인터페이스(1020)를 포함한다. 메모리 카드(1030)는 반도체 메모리 장치(100), 메모리 컨트롤러(1050), 및 카드 인터페이스(1060)를 포함한다. 메모리 컨트롤러(1050)는 반도체 메모리 장치(100)와 카드 인터페이스(1060) 사이에서 데이터의 교환을 제어할 수 있다.
실시 예에 따라, 카드 인터페이스(1060)는 SD(secure digital) 카드 인터페이스 또는 MMC(multi-media card) 인터페이스일 수 있으나 이에 한정되는 것은 아니다.
메모리 카드(1030)가 호스트 컴퓨터(1010)에 장착되면, 카드 인터페이스(1060)는 호스트(1020)의 프로토콜에 따라 호스트(1020)와 메모리 컨트롤러(1050) 사이에서 데이터 교환을 인터페이스할 수 있다.
실시 예에 따라 카드 인터페이스(1060)는 USB(Universal Serial Bus) 프로토콜, IC(InterChip)-USB 프로토콜을 지원할 수 있다. 여기서, 카드 인터페이스라 함은 호스트 컴퓨터(1010)가 사용하는 프로토콜을 지원할 수 있는 하드웨어, 상기 하드웨어에 탑재된 소프트웨어, 또는 신호 전송 방식을 의미할 수 있다.
컴퓨터 시스템(1000)이 PC, 태블릿 PC, 디지털 카메라, 디지털 오디오 플레이어, 이동 전화기, 콘솔 비디오 게임 하드웨어, 또는 디지털 셋-탑 박스와 같은 호스트 컴퓨터(1010)의 호스트 인터페이스(1020)와 접속될 때, 호스트 인터페이스(1020)는 호스트(1040)의 제어에 따라 카드 인터페이스(1060)와 메모리 컨트롤러(1050)를 통하여 반도체 메모리 장치(100)와 데이터 통신을 수행할 수 있다.
도 14는 도 3에 도시된 반도체 메모리 장치를 포함하는 데이터 처리 시스템의 일 실시 예를 나타낸다.
도 14에 도시된 MOD(E/O)는 전기 신호를 광 신호로 변환하는 전-광 변환기로서 사용되는 광 변조기를 의미하고, DEM(O/E)은 광 신호를 전기 신호로 변환하는 광-전 변환기로서 사용되는 광 복조기를 의미한다.
도 14를 참조하면, 데이터 처리 시스템(1100)은 CPU(1110), 복수의 데이터 버스들(1101-1~1101-3), 및 복수의 메모리 모듈들(1140)을 포함한다.
복수의 메모리 모듈들(1140) 각각은 복수의 데이터 버스들(1101-1~1101-3) 각각에 접속된 복수의 커플러들(1111-1, 1111-2, 및 1111-3) 각각을 통하여 광신호를 주거나 받을 수 있다.
실시 예에 따라, 복수의 커플러들(1111-1, 1111-2, 및 1111-3) 각각은 전기적인 커플러(electrical coupler) 또는 광학적인 커플러(optical coupler)로 구현될 수 있다.
CPU(1110)는 적어도 하나의 광 변조기(MOD(E/O))와 적어도 하나의 광 복조기 (DEM(O/E))를 포함하는 제1광 송수신기(1116), 및 메모리 컨트롤러(1112)를 포함한다. 적어도 하나의 광 복조기(DEM(O/E))는 광-전 변환기로서 사용된다.
메모리 컨트롤러(1112)는 CPU(1110)의 제어하에 제1광 송수신기(1116)의 동작, 예컨대 송신 동작 또는 수신 동작을 제어할 수 있다.
예컨대, 라이트 동작 시, 제1광 송수신기(1116)의 제1광 변조기(MOD(E/O))는 메모리 컨트롤러(1112)의 제어하에 어드레스들과 제어 신호들을 광 변조기들에 의해 변조된 광신호를 생성하고, 생성된 광신호(ADD/CTRL)를 광 통신 버스(1101-3)로 전송할 수 있다.
제1광 송수신기(1116)가 광신호(ADD/CTRL)를 광 통신 버스(1101-3)로 전송한 후, 제1광 송수신기(1116)의 제2광 변조기(MOD(E/O))는 변조된 광 라이트 데이터(WDATA)를 생성하고, 생성된 광 라이트 데이터(WDATA)를 광 통신 버스(1101-2)로 전송할 수 있다.
각 메모리 모듈(1140)은 제2광 송수신기(1130) 및 복수의 반도체 메모리 장치들(100)을 포함한다.
각 메모리 모듈(1140)은 광학적 DIMM(optical dual in-line memory module), 광학적 Fully Buffered DIMM, 광학적 SO-DIMM(small outline dual in-line memory module), Optical RDIMM(Registered DIMM), Optical LRDIMM(Load Reduced DIMM), UDIMM(Unbuffered DIMM), 광학적 MicroDIMM, 또는 광학적 SIMM(single in-line memory module)으로 구현될 수 있다.
도 14를 참조하면, 제2광 송수신기(1130)에 구현된 광 복조기(DEM(O/E))는 광통신 버스(1101-2)를 통하여 입력된 광 라이트 데이터(WDATA)를 복조하고 복조된 전기 신호를 복수의 반도체 메모리 장치들(100) 중에서 적어도 하나의 메모리 장치로 전송할 수 있다.
실시 예에 따라, 각 메모리 모듈(1140)은 광 복조기(DEM(O/E))로부터 출력된 전기 신호를 버퍼링하기 위한 전기적인 버퍼(1133)를 더 포함할 수 있다.
예컨대, 전기적인 버퍼(1133)는 복조된 전기 신호를 버퍼링하고, 버퍼링된 전기 신호를 복수의 반도체 메모리 장치들(100) 중에서 적어도 하나의 반도체 메모리 장치로 전송할 수 있다.
리드 동작 시, 반도체 메모리 장치(100)로부터 출력된 전기 신호는 제2광 송수신기(1130)에 구현된 광 변조기(MOD(E/O))에 의하여 광 리드 데이터(RDATA)로 변조된다. 광 리드 데이터(RDATA)는 광통신 버스(1101-1)를 통하여 CPU(1010)에 구현된 제1광 복조기(DEM(O/E))로 전송된다. 제1광 복조기(DEM)는 광 리드 데이터(RDATA)를 복조하고 복조된 전기 신호를 메모리 컨트롤러(1112)로 전송한다.
도 15는 도 3에 도시된 반도체 메모리 장치를 포함하는 멀티-칩 패키지의 일실시예를 개략적으로 나타낸 개념도이다.
도 15를 참조하면, 멀티-칩 패키지(1200)는 패키지 기판(1210)상에 순차적으로 적층되는 다수의 반도체 장치들(1230~1250, Chip #1~Chip #3)을 포함할 수 있다. 다수의 반도체 장치들(1230~1250) 각각은 상술한 반도체 메모리 장치(100)를 포함할 수 있다. 다수의 반도체 장치들(1230~1250) 각각의 동작을 제어하기 위한 메모리 컨트롤러(미도시)는 다수의 반도체 장치들(1230~1250) 중 하나 이상의 반도체 장치의 내부에 구비될 수도 있고, 패키지 기판(1210) 상에 구현될 수도 있다. 다수의 반도체 장치들(1230~1250)간의 전기적 연결을 위해서, 실리콘 관통전극(TSV: Through-silicon via, 미도시), 연결선(미도시), 범프(bump, 미도시), 솔더 볼(1220) 등이 사용될 수 있다.
일례로, 제1 반도체 장치(1230)는 로직 다이(logic die)로, 입출력 인터페이스 장치 및 메모리 컨트롤러를 포함하고, 제2 반도체 장치(1240)와 제3 반도체 장치(1250)는 복수의 메모리 장치가 적층된 다이(die)들로 각각 메모리 셀 어레이를 포함할 수 있다. 이때 제2 반도체 장치(1240)의 메모리 장치와 제3 반도체 장치(1250)는 실시예에 따라, 동일한 종류의 메모리 장치일 수도 있고, 다른 종류의 메모리 장치일 수도 있다.
다른 일례로, 제1 반도체 장치 내지 제3 반도체 장치(1230~1250) 각각은 각각의 메모리 컨트롤러를 포함할 수 있다. 이때 메모리 컨트롤러는 실시예에 따라 메모리 셀 어레이와 동일한 다이(die)에 있을 수도 있고, 메모리 셀 어레이와 다른 다이(die)에 있을 수도 있다.
또 다른 일례로, 제1 반도체 장치(Die 1, 1230)는 광학 인터페이스 장치를 포함할 수 있다. 메모리 컨트롤러는 제1 반도체 장치(1230) 또는 제2 반도체 장치(1240)에 위치할 수 있고, 메모리 장치는 제2 반도체 장치(1240) 또는 제3 반도체 장치(1250)에 위치하여 메모리 컨트롤러와 실리콘 관통 전극(TSV)로 연결될 수 있다.
또한 상기 실시예들은 메모리 컨트롤러와 메모리 셀 어레이 다이가 적층된 구조의 하이브리드 메모리 큐브(Hybrid Memory Cube; 이하 HMC)로써 구현될 수 있다. HMC로 구현함으로써 대역폭 증가로 인한 메모리 장치의 성능 향상, 메모리 장치가 차지하는 면적을 최소화함으로써 전력 소모 및 생산 비용을 감소시킬 수 있다.
도 16은 도 15에 도시된 멀티-칩 패키지의 일실시예를 입체적으로 나타낸 개념도이다.
도 16을 참조하면, 멀티-칩 패키지(1200')는 실리콘 관통전극(TSV, 1260)을 통해 상호 연결된 적층 구조의 다수의 다이들(Die1~3, 1230~1250)을 포함한다. 다이들(Die1~3, 1230~1250) 각각은 반도체 메모리 장치(100)의 기능을 구현하기 위한 복수의 회로블록(미도시), 주변회로(Periphery circuit)를 포함할 수 있다. 상기 다이들(1230~1250)은 셀 레이어로 지칭될 수 있으며, 복수의 회로블록은 메모리 블록으로 구현될 수 있다.
실리콘 관통전극(1260)은 구리(Cu) 등의 금속을 포함하는 전도성 물질로 이루어질 수 있고, 실리콘 기판의 중앙에 배치되며, 실리콘 기판은 실리콘 관통전극(1260)을 둘러싸고 있는 구조를 갖는다. 실리콘 관통전극(1260)과 실리콘 기판 사이에 절연영역(미도시)이 배치될 수 있다.
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100: 반도체 메모리 장치 110: 메모리 셀 어레이
120: 로우 디코더 130: 센스 앰프
140: 컬럼 디코더 150: 커맨드 디코더
160: MRS 회로 170: 어드레스 버퍼
180: 데이터 입출력 회로 400: 컨트롤 로직

Claims (10)

  1. 복수의 노멀 메모리 셀들을 포함하는 노멀 메모리 셀 블록;
    상기 복수의 노멀 메모리 셀들 중 리페어 메모리 셀들을 대체하기 위한 복수의 리던던시 메모리 셀들을 포함하는 리던던시 메모리 셀 블록;
    상기 노멀 메모리 셀 블록에 포함된 위크 메모리 셀의 정보 및 상기 리던던시 메모리 셀 블록에 포함된 위크 메모리 셀의 정보를 저장하는 위크셀 정보 저장부; 및
    리프레쉬 명령(refresh command)에 응답하여, 상기 복수의 노멀 메모리 셀들 및 상기 복수의 리던던시 메모리 셀들 중 리프레쉬 어드레스에 상응하는 메모리 셀들이 리프레쉬되도록 제어한 이후, 상기 위크셀 정보 저장부에 저장된 적어도 하나의 위크 메모리 셀의 정보에 기초하여 위크 메모리 셀이 리프레쉬되도록 제어하는 리프레쉬 제어회로를 포함하며,
    상기 위크 메모리 셀은 상기 리프레쉬 제어회로에 의해 상기 복수의 노멀 메모리 셀들의 리프레쉬 주기 동안 다른 메모리 셀들에 비해 적어도 1회 이상 추가적으로 리프레쉬되는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 위크셀 정보 저장부는,
    복수의 위크 메모리 셀 정보 엔트리를 저장하기 위한 퓨즈 박스를 포함하며,
    상기 복수의 위크 메모리 셀 정보 엔트리 각각은,
    상기 위크 메모리 셀이 노멀 메모리 셀인지 리던던시 메모리 셀인지를 나타내기 위한 셀 타입 필드; 및
    상기 위크 메모리 셀의 어드레스를 나타내는 어드레스 필드를 포함하는 반도체 메모리 장치.
  3. 제2항에 있어서, 상기 반도체 메모리 장치는,
    외부로부터 입력되는 신호에 의해 설정 가능한 MRS(Mode Register Set) 회로를 더 포함하며,
    상기 리프레쉬 제어회로는,
    상기 MRS 회로의 특정 필드가 특정 값으로 설정되는 경우, 상기 위크 메모리 셀이 리프레쉬되도록 제어하고,
    상기 MRS 회로의 상기 특정 필드가 상기 특정 값으로 설정되지 않는 경우, 상기 리프레쉬 어드레스에 상응하는 메모리 셀들만이 리프레쉬되도록 제어하고 상기 위크 메모리 셀은 리프레쉬되지 않도록 제어하는 반도체 메모리 장치.
  4. 제2항에 있어서, 상기 반도체 메모리 장치는,
    상기 복수의 노멀 메모리 셀들 중 상기 리페어 메모리 셀에 대응하는 어드레스 정보를 저장하는 리페어셀 정보 저장부를 더 포함하는 반도체 메모리 장치.
  5. 제4항에 있어서, 상기 리프레쉬 제어회로는,
    상기 리페어셀 정보 저장부 및 상기 위크셀 정보 저장부로부터 출력되는 어드레스 정보를 비교한 결과에 기초하여, 상기 어드레스 정보의 출력을 제어하는 어드레스 컨트롤러를 더 포함하는 반도체 메모리 장치.
  6. 제5항에 있어서, 상기 어드레스 컨트롤러는,
    상기 리페어셀 정보 저장부로부터 출력되는 상기 리페어 메모리 셀에 대응하는 어드레스 정보를 수신하여 저장하는 어드레스 저장부;
    상기 어드레스 저장부로부터 출력되는 상기 리페어 메모리 셀에 대응하는 어드레스 정보와 상기 위크셀 정보 저장부로부터 출력되는 위크 메모리 셀에 대응하는 어드레스 정보를 비교하고, 비교 결과를 출력하는 비교부; 및
    상기 비교 결과에 기초하여, 상기 어드레스 정보가 동일한 경우 로우 디코더로의 출력을 차단하는 어드레스 제어부를 포함하는 반도체 메모리 장치.
  7. 제2항에 있어서,
    상기 퓨즈 박스는 안티 퓨즈인 반도체 메모리 장치.
  8. 제1항에 있어서,
    상기 리프레쉬 제어회로는 상기 반도체 메모리 장치의 오토 리프레쉬 동작을 제어하는 반도체 메모리 장치.
  9. 제1항의 상기 반도체 메모리 장치를 포함하는 컴퓨터 시스템.
  10. 복수의 노멀 메모리 셀들 및 상기 복수의 노멀 메모리 셀들 중 리페어 메모리 셀들을 대체하기 위한 복수의 리던던시 메모리 셀들을 포함하는 반도체 메모리 장치의 동작 방법에 있어서,
    리프레쉬 명령에 응답하여 어드레스 카운트 값을 카운팅하고, 카운팅 결과에 대응하는 어드레스 정보를 출력하는 단계; 및
    위크셀 정보 저장부로부터 레버리징 제어 신호가 출력되는 경우, 상기 위크셀 정보 저장부로부터 출력되는 특정 필드 값에 기초하여 상기 특정 필드 값에 대응하는 어드레스 정보에 상응하는 메모리 셀의 리프레쉬 동작을 제어하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
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