JP3964491B2 - 半導体記憶装置及び半導体記憶装置の欠陥救済方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は半導体記憶装置及び半導体記憶装置の欠陥救済方法に関し、特に半導体記憶装置における欠陥救済のための冗長構成およびそのテスト容易化のための構成に関するものである。
【０００２】
【従来の技術】
図２８はダイナミック型の複数のメモリセルを有する従来のダイナミック型半導体記憶装置（ＤＲＡＭ）の概略構成を示す説明図である。同図に示すように、メモリセルアレイ１０は複数（図２８の例では８個）のノーマルセルアレイブロックＢＬＫ１〜ＢＬＫ８に分割されている。ノーマルセルアレイブロックＢＬＫｉ（ｉ＝１〜８）の両側（図中上下方向）には、図示しないセンスアンプが形成されるセンスアンプ帯ＳＲｉ及びＳＲ（ｉ＋１）が設けられ、センスアンプ帯ＳＲｊ（ｊ＝２〜８）はノーマルセルアレイブロックＢＬＫ（ｊ−１），ＢＬＫｊ間で共有される。
【０００３】
また、メモリセルアレイ１０に対してコラムデコーダＣＤが設けられ、各ノーマルセルアレイブロックＢＬＫ１〜ＢＬＫ８にそれぞれロウデコーダＲＤ１〜ＲＤ８が設けられる。また、各ノーマルセルアレイブロックＢＬＫｉ（ｉ＝１〜８）中に、図２８では図示しないが、マトリクス状にメモリセルが配置され、メモリセルの行選択のためにワード線、メモリセルのデータ読みだし・書き込みのためのビット線が配置される。
【０００４】
図２９は、上記したダイナミック型半導体記憶装置についての、欠陥救済のための冗長構成を示す説明図である。同図に示すように、メモリセルアレイ１は、ノーマルセルアレイブロックＢＬＫｉと同一あるいはそれに類似の予備セルアレイブロックＳＢＬＫと予備セルアレイブロック用のロウデコーダＳＲＤ１をさらに備えている。なお、説明の都合上、図２８で示したセンスアンプ帯及びコラムデコーダは省略している。
【０００５】
このような構成において、ブロックＢＬＫｐ（ｐ＝１〜８のいずれか）のメモリセルが欠陥を含む場合に、レーザヒューズプログラム方式などにより、欠陥を含むノーマルセルアレイブロックＢＬＫｐを予備セルアレイブロックＳＢＬＫに電気的に置換して、欠陥救済を行うものである。
【０００６】
図３０は、ダイナミック型半導体記憶装置について、欠陥救済のための冗長構成の他の例を示す説明図である。同図に示すように、メモリセルアレイ２は、通常使用するメモリセルを有するノーマルセルアレイ３，ノーマルセルアレイ３に欠陥救済用のメモリセルを有する予備ロウセルアレイ４及び予備コラムセルアレイ５からなる。
【０００７】
予備ロウセルアレイ４は予備の行に設けられた予備メモリセルを有し、予備コラムセルアレイ５は予備の列に設けられた予備メモリセルを有し、予備ロウセルアレイ４の予備メモリセルはノーマルセルアレイ３のメモリセル列と同一列に形成され、予備コラムセルアレイ５の予備メモリセルはノーマルセルアレイ３のメモリセル行と同一行に形成される。
【０００８】
このような構成において、ノーマルセルアレイ２内のメモリセルが欠陥を含む場合に、レーザヒューズプログラム方式などにより、欠陥を含むメモリセルを予備ロウセルアレイ４の予備行あるいは予備コラムセルアレイ５の予備列のメモリセルに電気的に置換して、欠陥救済を行うものである。
【０００９】
【発明が解決しようとする課題】
従来のダイナミック型半導体記憶装置は以上のように構成されており、通常のハードエラー欠陥救済方式では、予備セルアレイブロックＳＢＬＫ、予備ロウセルアレイ４あるいは予備コラムセルアレイ５中のメモリセルのデータ保持特性（リフレッシュ特性）の悪いメモリセルを含む場合に、有効に欠陥救済ができないという問題点があった。
【００１０】
上記問題点を解決するために、予備ロウセルアレイ、予備コラムセルアレイあるいは予備セルアレイブロックのリフレッシュ特性を試験した後に救済を行う方法があるが、リフレッシュ特性の試験時間は長く、欠陥救済情報を蓄えるに必要なテスト回路のフェイルメモリの容量が大きくなる等の問題があり、実用的ではなかった。
【００１１】
この発明は上記のような問題点を解消するためになされたものであり、予備のメモリセルのリフレッシュ特性が悪い場合にも、歩留りを低下させずに有効に欠陥救済ができる半導体記憶装置及び半導体記憶装置の欠陥救済方法を得ることを目的とする。
【００１２】
【課題を解決するための手段】
この発明に係る請求項１記載の半導体記憶装置は、ダイナミック型の複数のメモリセルを有するメモリセルアレイと、リフレッシュ動作時に、アドレス信号に基づき前記複数のメモリセルそれぞれにアクセスするメモリセルアクセス手段とを備え、前記メモリセルアクセス手段は、前記リフレッシュ動作時に複数種のリフレッシュ間隔で前記複数のメモリセルにアクセス可能でり、前記メモリセルアクセス手段は、前記リフレッシュ動作時に前記複数のメモリセルのうち一部のメモリセルに対して、他と異なるリフレッシュ間隔でアクセスすることが可能であり、前記複数のメモリセルは、複数の正規メモリセルと複数の予備メモリセルとを有し、前記メモリセルアクセス手段は、前記複数の正規メモリセルの一部を前記複数の予備メモリセルのうち少なくとも一部である置換アクセス用予備メモリセル群に置き換えてアクセスすることが可能であり、置き換え後のリフレッシュ動作時に、前記複数の正規メモリセルに対して第１のリフレッシュ間隔でアクセスし、前記置換アクセス用予備メモリセル群のメモリセルに対して前記第１のリフレッシュ間隔よりも短い第２のリフレッシュ間隔でアクセスする。
【００１６】
また、請求項２記載の半導体記憶装置において、前記メモリセルアレイは、各々が前記複数の正規メモリセルを分割して構成される複数の正規セルアレイブロックと、前記複数の予備メモリセルより構成される少なくとも一つの予備セルアレイブロックとを含み、前記メモリセルアクセス手段は、前記複数の正規セルアレイブロックのうち不良の正規メモリセルを有するブロックに置き換えて、前記少なくとも一つの予備セルアレイブロックのうち一のブロックを前記置換アクセス用予備メモリセル群としてアクセスする。
【００１７】
また、請求項３記載の半導体記憶装置において、前記メモリセルアレイは、各々が前記複数の正規メモリセルを分割して構成される複数の正規セルアレイブロックと、前記複数の予備メモリセルより構成される少なくとも一つの予備セルアレイブロックとを含み、前記メモリセルアクセス手段は、前記複数の正規セルアレイブロックのうち不良の正規メモリセルを有する行または列のメモリセル群に置き換えて、前記少なくとも一つの予備セルアレイブロックのうち一のブロックの行または列のメモリセル群を前記置換アクセス用予備メモリセル群としてアクセスする。
【００１８】
また、請求項４記載の半導体記憶装置において、前記第２のリフレッシュ間隔は、互いに時間が異なる複数種の第２のリフレッシュ間隔を含み、前記メモリセルアクセス手段は、前記リフレッシュ動作時に、制御信号に基づき前記複数種の第２のリフレッシュ間隔のうち一のリフレッシュ間隔でアクセスする。
【００２６】
この発明に係る請求項５記載の半導体記憶装置の欠陥救済方法は、請求項２記載半導体記憶装置に対する欠陥救済方法であって、(a)前記複数の正規セルアレイブロックに前記欠陥ブロックが存在するか否かをテストするステップと、(b)前記ステップ(a)のテストで前記欠陥ブロックの存在が確認されると、前記少なくとも１つの予備セルアレイブロックの良否テストを行うステップと、(c)前記ステップ(b)の前記良否テストで良と判定されると、前記欠陥ブロックに置き換えて、前記少なくとも１つの予備セルアレイブロックのうち一のブロックをアクセスするように変更して欠陥救済を行うステップとを備えている。
【００２７】
また、請求項６記載の半導体記憶装置の欠陥救済方法において、前記ステップ(b)の良否テストは、前記少なくとも１つの予備セルアレイブロックに不良の予備メモリセルが存在しない場合に良と判定する第１のテストと、前記少なくとも１つの予備セルアレイブロックの各予備メモリセルが前記第２のリフレッシュ間隔でリフレッシュ可能なリフレッシュ特性を有する場合に良と判定する第２のテストとを含む。
【００３０】
【発明の実施の形態】
＜＜実施の形態１＞＞
＜前提＞
上記のように、ダイナミック型の複数のメモリセルを有するダイナミック型半導体記憶装置では、歩留り向上を目的として、不良ビットを救済するために冗長メモリセルを備えることが一般的になっているが、この冗長メモリセルが不良であるか否かを欠陥救済の前に知ることができれば、欠陥予備行あるいは列による欠陥救済により救済不能になることによる欠陥救済の失敗が起こることを防ぐことができ、欠陥救済成功率を上げることができる。しかしながら、これら予備メモリセルのリフレッシュ特性が悪く、基準値に達しない場合には、結局、救済失敗となり、歩留りが低下する。
【００３１】
一般にダイナミック型半導体記憶装置では、チップ全体としてある一定の周期内に一定の回数のリフレッシュ動作によりチップ全体を一巡してリフレッシュを行う。例えば、標準的な２５６Ｍｂ−ＤＲＡＭの場合には、８Ｋリフレッシュサイクル（＝１２８ｍｓ）が標準であり、１２８ｍｓの間に８１９２（２13）本のワード線を順次選択してこれにより選択されるメモリセルのリフレッシュ動作を行う必要がある。ここで、例えば、１サイクルで選択されるワード線数を２倍にして、４Ｋサイクル（＝６４ｍｓ）で全ワード線が一巡して選択されるようにすれば、各メモリセルに要求されるリフレッシュ特性（データ保持特性）の実力は６４ｍｓでよく、リフレッシュ特性が６４ｍｓしかないメモリセルを含んでいても８Ｋサイクルのワード線選択により各メモリセルデータは２回ずつリフレッシュされるので見かけ上１２８ｍｓのリフレッシュ実力を有するようになる。実際には、このような動作を全メモリセルアレイについて行うと、各サイクルで動作ブロックが２倍となり、消費電流が増大するという問題がある。
【００３２】
＜構成及び動作＞
図１はこの発明の実施の形態１であるダイナミック型半導体記憶装置の概念を示す説明図である。同図に示すように、メモリセルアレイ１はノーマルセルアレイブロックＢＬＫ１〜ＢＬＫ１６に分割されている。ノーマルセルアレイブロックＢＬＫｉ（ｉ＝１〜１６）の両側（図中上下方向）には、図示しないセンスアンプが形成されるセンスアンプ帯ＳＲｉ及びＳＲ（ｉ＋１）が設けられ、センスアンプ帯ＳＲｊ（ｊ＝２〜１６）はノーマルセルアレイブロックＢＬＫ（ｊ−１），ＢＬＫｊ間で共有される。
【００３３】
さらに、メモリセルアレイ１は、ノーマルセルアレイブロックＢＬＫｉと同一あるいは類似の予備セルアレイブロックＳＢＬＫがさらに設けられ、予備セルアレイブロックＳＢＬＫは、センスアンプ帯ＳＳＲ内に形成される図示しないセンスアンプを用いる。
【００３４】
また、メモリセルアレイ１に対してコラムデコーダＣＤが設けられ、各ノーマルセルアレイブロックＢＬＫ１〜ＢＬＫ１６にそれぞれロウデコーダＲＤ１〜ＲＤ１６が設けられ、予備セルアレイブロックＳＢＬＫに対して予備ロウデコーダＳＲＤが設けられる。また、各ノーマルセルアレイブロックＢＬＫｉ（ｉ＝１〜１６）及び予備セルアレイブロックＳＢＬＫ中に、図１では図示しないが、マトリクス状にメモリセルが配置され、メモリセルの行選択のためのワード線、メモリセルのデータ読みだし・書き込みのためのビット線が配置される。
【００３５】
このような構成において、ブロックＢＬＫｐ（ｐ＝１〜１６のいずれか）内のメモリセルが欠陥を含む場合に、レーザヒューズプログラム方式などの既存の方法により、欠陥を含むノーマルセルアレイブロックＢＬＫｐを予備セルアレイブロックＳＢＬＫに電気的に置換して欠陥救済を行う。欠陥救済後はノーマルセルアレイブロックＢＬＫｐが選択された場合は予備セルアレイブロックＳＢＬＫにアクセスされるように動作する。
【００３６】
欠陥救済後、正規のブロックであるノーマルセルアレイブロックＢＬＫ１〜ＢＬＫ１６はそれぞれ、８Ｋサイクルでリフレッシュされるが、予備セルアレイブロックＳＢＬＫは４Ｋサイクルでリフレッシュされるようにしている。以下、その詳細を説明する。
【００３７】
ノーマルセルアレイブロックＢＬＫ１〜ＢＬＫ１６はそれぞれ８Ｋサイクルのリフレッシュ周期に対応する１３ビットのロウアドレスＲＡ１〜ＲＡ１３により行選択がなされ、選択された行のリフレッシュ動作が順次行われる。予備メモリアレイブロックは８ＫサイクルのロウアドレスＲＡ１〜ＲＡ１３に対応する１３ビットのロウアドレスのうち最上位ロウアドレスＲＡ１３を除く４Ｋサイクル分の１２ビットのロウアドレスによって選択されるように構成する。
【００３８】
図２は、実施の形態１のダイナミック型半導体記憶装置のロウアドレス制御方式の構成を示すブロック図である。同図に示すように、ブロックアドレスデコーダ１２はロウアドレスＲＡ１０〜ＲＡ１３に基づきブロック選択信号ＢＳ１〜ＢＳ１６及びＢＳＳを選択的に活性状態にする。
【００３９】
図３はブロックアドレスデコーダ１２の内部構成を示す説明図である。同図に示すように、ロウアドレス信号ＲＡ１０〜ＲＡ１３及び信号ＲＡ１０〜ＲＡ１３がそれぞれインバータＩ１〜Ｉ４で反転される反転ロウアドレス信号バーＲＡ１０〜ＲＡ１３をブロック選択信号ＢＳ１〜ＢＳ１６用に受ける。
【００４０】
さらに、ロウアドレス信号ＲＡ１０〜ＲＡ１３及び信号ＲＡ１０〜ＲＡ１３がそれぞれインバータＩ１１〜Ｉ１４で反転される反転ロウアドレス信号バーＲＡ１０〜ＲＡ１３を予備ブロック選択信号ＢＳＳ用に独立して受ける。ただし、ロウアドレス信号ＲＡ１３及び反転ロウアドレス信号バーＲＡ１３は、一方入力に“Ｈ”の制御信号ＣＳを受けるＯＲゲートＧ５１及びＧ５２により共に“Ｈ”固定される。
【００４１】
ＡＮＤゲートＧ１〜Ｇ１６はそれぞれアドレス指定された４つの信号ＲＡ１０（バーＲＡ１０）〜ＲＡ１３（バーＲＡ１３）が“Ｈ”となったときに活性状態のブロック選択信号ＢＳ１〜ＢＳ１６をそれぞれ出力する。
【００４２】
ＡＮＤゲートＧＳは、欠陥ブロックＢＬＫｐに代わってアドレス指定された４つの信号ＲＡ１０（バーＲＡ１０）〜ＲＡ１３（バーＲＡ１３）が“Ｈ”となったときに活性状態のブロック選択信号ＢＳＳを出力する。ただし、信号ＲＡ１３及びバーＲＡ１３は共に“Ｈ”固定されるため、実際には、３つの信号ＲＡ１０（バーＲＡ１０）〜ＲＡ１２（バーＲＡ１２）が“Ｈ”となったときに活性状態のブロック選択信号ＢＳＳを出力する。
【００４３】
図２に戻って、プリデコーダ１１はロウアドレス信号ＲＡ１〜ＲＡ９をデコードして選択信号Ｘ１〜Ｘ１８を選択的に活性状態にしてアドレスセレクタＡＳｉ（ｉ＝１〜１６）及び予備アドレスセレクタＳＡＳに出力する。
【００４４】
ブロックアドレスデコーダ１２は前述したように、ロウアドレス信号ＲＡ１０〜ＲＡ１３をデコードして、ブロック選択信号ＢＳ１〜ＢＳ１６及びＢＳＳを選択的に活性状態にして、アドレスセレクタＡＳｉ（ＳＡＳ）及びセンスアンプ制御系ＳＡＣｉ（予備センスアンプ制御系ＳＳＡＣ）に出力する。
【００４５】
アドレスセレクタＡＳｉ（ＳＡＳ）は活性状態のブロック選択信号ＢＳｉ（ＢＳＳ）を受けると活性化し、選択信号Ｘ１〜Ｘ１８に基づきワード線選択回路ＷＣｉ（予備ワード線選択回路ＳＷＣ）にワード線選択信号を出力する。
【００４６】
ワード線選択回路ＷＣｉ（ＳＷＣ）は、対応のアドレスセレクタＡＳｉ（ＳＡＳ）から受けるワード線選択信号に基づき、該当ブロックのワード線ＷＬを選択的に活性状態にしてメモリセルアレイの行選択を行う。なお、図１のロウデコーダＲＤはワード線選択回路ＷＣｉに対応する。
【００４７】
このような構成の実施の形態１のダイナミック型半導体記憶装置は、８Ｋサイクルのリフレッシュ期間中に、ロウアドレスＲＡ１０〜ＲＡ１２による固有のアドレス指定がなされた予備セルアレイブロックＳＢＬＫに対して、ＲＡ１３＝“１”とＲＡ１３＝“０”のときに２回アクセスされることになり、４Ｋサイクルのリフレッシュ期間でリフレッシュすることができる。
【００４８】
ただし、通常メモリアクセス動作としてのメモリセル選択アドレスはロウアドレスＲＡ１３を含む８Ｋ分のロウアドレスに従うようにする。すなわち、外部より印加されたロウアドレスに従って、図示しないデータ入出力系の制御下でメモリセルデータへのアクセスは正確に行われるが、セルアレイブロックＢＬＫ１〜ＢＬＫ１６のいずれかと予備セルアレイブロックＳＢＬＫとが同時に選択されて内部で余分にワード線選択・リフレッシュが行われる場合があるということである。
【００４９】
＜効果＞
このように、実施の形態１のダイナミック型半導体記憶装置は、リフレッシュ特性が悪い予備セルアレイブロックＳＢＬＫに置換された場合でも、予備セルアレイブロックＳＢＬＫを短いリフレッシュ間隔でリフレッシュ可能にすることにより、十分に正常なリフレッシュ動作が可能となる。その結果、欠陥救済の成功率が高まり歩留りが向上する。
【００５０】
さらに、予備セルアレイブロックＳＢＬＫに要求されるリフレッシュ特性が比較的低いため、予備セルアレイブロックＳＢＬＫに対するリフレッシュテストを不要にできるため、リフレッシュテスト時間の短縮を図ることができる。また、テスト系（テスト回路）がテスト結果情報を蓄えるフェイルメモリ容量も小さくすることができる。
【００５１】
＜＜実施の形態２＞＞
＜構成及び動作＞
図４はこの発明の実施の形態２であるダイナミック型半導体記憶装置の概念を示す説明図である。なお、図１と同様の部分については同一の参照符号を付しその説明を適宜省略する。
【００５２】
図４に示すように、実施の形態２のダイナミック型半導体記憶装置はノーマルモードとリフレッシュモードとで異なるアクセスを行うようにする。なお、リフレッシュモードとはＣＢＲ（CAS before RAS）リフレッシュ及びセルフリフレッシュ等を含むモードであり、内部アドレスカウンタにより発生されたリフレッシュアドレスに従って、該当するロウアドレスのワード線選択・リフレッシュ動作が行われるモードである。
【００５３】
実施の形態２の構成は、予備セルアレイブロックＳＢＬＫへの欠陥救済後に以下のように動作する。
【００５４】
ノーマルモード時において、ノーマルセルアレイブロックＢＬＫ１〜ＢＬＫ１６はそれぞれ１３ビットのロウアドレスＲＡ１〜ＲＡ１３により行選択がなされ、選択された行の通常動作（読み出し、書き込み動作等）が行われるとともに、予備セルアレイブロックＳＢＬＫは１３ビットのロウアドレスＲＡ１〜ＲＡ１３により行選択がなされ、選択された行の通常動作が行われる。
【００５５】
一方、リフレッシュモード時において、ノーマルセルアレイブロックＢＬＫ１〜ＢＬＫ１６はそれぞれ、８Ｋサイクルの１３ビットのリフレッシュロウアドレスＱＡ１〜ＱＡ１３でリフレッシュされるが、予備セルアレイブロックＳＢＬＫは４Ｋサイクルの１２ビットのリフレッシュロウアドレスＱＡ１〜ＱＡ１２でリフレッシュされる。
【００５６】
図５は、実施の形態２のダイナミック型半導体記憶装置のロウアドレス制御系の構成を示すブロック図である。なお、図２と同様の部分については同一の参照符号を付しその説明を適宜省略する。
【００５７】
図５に示すように、実施の形態２のブロックアドレスデコーダ１２ＢはロウアドレスＲＡ１０〜ＲＡ１３（ＱＡ１０〜ＱＡ１３）に基づきブロック選択信号ＢＳ１〜ＢＳ１６及びＢＳＳを選択的に活性状態にする。このとき、ノーマルモードかリフレッシュモードかを指示するモード信号を受け、モード信号ＳＭがノーマルモードを指示するとき、予備ブロック選択信号ＢＳＳ用の最大ビットアドレス（ＲＡ１３）を有効にし、リフレッシュモードを指示するとき最大ビットアドレス（ＱＡ１３）を無効にする。
【００５８】
具体的には、図３で示した構成において、ブロックアドレスデコーダ１２Ｂは、ノーマルモード時は制御信号ＣＳを“Ｌ”に、リフレッシュモード時は制御信号ＣＳを“Ｈ”にするように内部制御するようにすればよい。なお、図３でロウアドレスＲＡ１０〜ＲＡ１３で示した箇所はリフレッシュモード時にはリフレッシュアドレスＱＡ１０〜ＱＡ１３に置き代わるものとする。
【００５９】
このような構成の実施の形態２のダイナミック型半導体記憶装置は、リフレッシュモード時における８Ｋサイクルのリフレッシュ期間中に、リフレッシュロウアドレスＱＡ１０〜ＱＡ１３による固有のアドレス指定がなされた予備セルアレイブロックＳＢＬＫに対して、リフレッシュロウアドレスＱＡ１３の値を無視してＱＡ１３＝“１”とＱＡ１３＝“０”のときに２回アクセスされることになり、４Ｋサイクルのリフレッシュ期間でリフレッシュすることができる。
【００６０】
一方、ノーマルモード時は、予備セルアレイブロックＳＢＬＫに対して、他のノーマルセルアレイブロックＢＬＫ１〜ＢＬＫ１６と同様にロウアドレスＲＡ１〜ＲＡ１３の値によってアクセスされる。
【００６１】
＜効果＞
実施の形態１の効果に加え、下記の効果を奏する。
予備セルアレイブロックＳＢＬＫでの余分なワード線選択時の消費電力増大をリフレッシュモード時のみにできるため、ノーマルモード時に消費電流増大による電源系の不安定によるアクセスタイムの増大などの問題を回避できる。
【００６２】
＜＜実施の形態３＞＞
＜前提＞
実施の形態１、２による予備セルアレイブロックＳＢＬＫに対するリフレッシュサイクルは４Ｋサイクルであったが、このサイクルに限るわけではなく、より短い周期である、２Ｋ、１Ｋサイクルでリフレッシュを行うようにしてもよい。これらは、予備セルアレイブロックＳＢＬＫのリフレッシュ特性能力実力により使い分けるようにするのが望ましい。
【００６３】
＜構成及び動作＞
図６はこの発明の実施の形態３であるダイナミック型半導体記憶装置の概念を示す説明図である。なお、図１あるいは図２と同様の部分については同一の参照符号を付しその説明を適宜省略する。
【００６４】
実施の形態３の構成は、予備セルアレイブロックＳＢＬＫへの欠陥救済後に以下のように動作する。
【００６５】
ノーマルモード時において、ノーマルセルアレイブロックＢＬＫ１〜ＢＬＫ１６はそれぞれ１３ビットのロウアドレスＲＡ１〜ＲＡ１３により行選択がなされ、選択された行の通常動作（読み出し、書き込み動作等）が行われるとともに、予備セルアレイブロックＳＢＬＫは１３ビットのロウアドレスＲＡ１〜ＲＡ１３により行選択がなされ、選択された行の通常動作が行われる。
【００６６】
一方、リフレッシュモード時において、ノーマルセルアレイブロックＢＬＫ１〜ＢＬＫ１６はそれぞれ、８Ｋサイクルの１３ビットのリフレッシュロウアドレスＱＡ１〜ＱＡ１３でリフレッシュされるが、予備セルアレイブロックＳＢＬＫは４Ｋサイクルの１２ビットのリフレッシュロウアドレスＱＡ１〜ＱＡ１２、２Ｋサイクルの１１ビットのリフレッシュロウアドレスＱＡ１〜ＱＡ１１あるいは１Ｋサイクルの１０ビットのリフレッシュロウアドレスＱＡ１〜ＱＡ１０でリフレッシュされる。
【００６７】
図７は、実施の形態３のダイナミック型半導体記憶装置のロウアドレス制御系の構成を示すブロック図である。なお、図２と同様の部分については同一の参照符号を付しその説明を適宜省略する。
【００６８】
図７に示すように、実施の形態３のダイナミック型半導体記憶装置のブロックアドレスデコーダ１２Ｃは、リフレッシュサイクルプログラム信号ＰＲＳをさらに受け、この信号ＰＲＳに基づき予備セルアレイブロックＳＢＬＫに対するリフレッシュサイクルを決定する。
【００６９】
図８は実施の形態３のブロックアドレスデコーダ１２Ｃの構成を示す説明図である。なお。図３と同様の部分については同一の参照符号を付しその説明を適宜省略する。また、同図におけるロウアドレス信号ＲＡ１０〜ＲＡ１３はリフレッシュロウアドレス信号ＱＡ１０〜ＱＡ１３を含む。
【００７０】
図８に示すように、ロウアドレス信号ＲＡ１３及び反転ロウアドレス信号バーＲＡ１３は、“制御信号ＣＳ１を受けるＯＲゲートＧ５１及びＧ５２により共に“Ｈ”固定されたり、スルーしたりする。ロウアドレス信号ＲＡ１２及び反転ロウアドレス信号バーＲＡ１２は、制御信号ＣＳ２を受けるＯＲゲートＧ５３及びＧ５４により共に“Ｈ”固定されたり、スルーしたりする。ロウアドレス信号ＲＡ１１及び反転ロウアドレス信号バーＲＡ１１は、制御信号ＣＳ３を受けるＯＲゲートＧ５５及びＧ５６により共に“Ｈ”固定されたり、スルーしたりする。
【００７１】
具体的には、ノーマルモード時は制御信号ＣＳ１〜ＣＳ３を共に“Ｌ”にし、リフレッシュモード時の４Ｋサイクル時は制御信号ＣＳ１〜ＣＳ３を“Ｈ”、“Ｌ”及び“Ｌ”にし、２Ｋサイクル時は制御信号ＣＳ１〜ＣＳ３を“Ｈ”、“Ｈ”及び“Ｌ”にし、１Ｋサイクル時は制御信号ＣＳ１〜ＣＳ３を共に“Ｈ”にするように内部制御する。なお、制御信号ＣＳ１〜ＣＳ３の内容はモード信号ＳＭ及びリフレッシュサイクルプログラム信号ＰＲＳによって決定される。
【００７２】
このような構成の実施の形態３のダイナミック型半導体記憶装置は、リフレッシュモード時における８Ｋサイクルのリフレッシュ期間中に、リフレッシュロウアドレスＱＡ１０〜ＱＡ１３による固有のアドレス指定がなされた予備セルアレイブロックＳＢＬＫに対して、リフレッシュサイクルプログラム信号に基づき４Ｋ，２Ｋあるいは１Ｋサイクルのリフレッシュ期間でリフレッシュすることができる。
【００７３】
＜効果＞
実施の形態１及び実施の形態２の効果に加え、下記の効果を奏する。
予備セルアレイブロックＳＢＬＫのリフレッシュ特性の実力に最も適合したリフレッシュサイクルに設定することにより、さらに歩留りを向上させることができる。
【００７４】
＜＜実施の形態４＞＞
＜前提＞
実施の形態１〜３は、メモリアレイの欠陥救済のための予備ブロックを備え、ブロック単位で置換する場合を示したが、これらはブロック単位の置換のため、救済効率が悪いという問題点がある。
【００７５】
＜構成及び動作＞
図９はこの発明の実施の形態４であるダイナミック型半導体記憶装置の概念を示す説明図である。なお、図１と同様の部分については同一の参照符号を付しその説明を適宜省略する。
【００７６】
実施の形態４は、ブロックＢＬＫｐ（ｐ＝１〜１６のいずれか）のメモリセルが欠陥を含む場合に、レーザヒューズプログラム方式などの既存の方法により、欠陥を含むノーマルセルアレイブロックＢＬＫｐのワード線（図示せず）を予備セルアレイブロックＳＲＢＫＬの予備ワード線ＳＷＬ１〜ＳＷＬｎのいずれかに電気的に置換して欠陥救済を行う。欠陥救済後はノーマルセルアレイブロックＢＬＫｐの当該行が選択された場合は予備セルアレイブロックＳＲＢＬＫ内の置換された行にアクセスされるように動作する。なお、ＳＲＲＤは予備セルアレイブロックＳＲＢＬＫに設けられたロウデコーダ、ＳＲＳＲは予備セルアレイブロックＳＲＢＬＫ用のセンスアンプ帯である。
【００７７】
図１０は、実施の形態４のダイナミック型半導体記憶装置のロウアドレス制御系の構成を示すブロック図である。なお、図２と同様の部分については同一の参照符号を付しその説明を適宜省略する。
【００７８】
図１０に示すように、アドレスデコーダ１３はロウアドレスＲＡ１〜ＲＡ１３に基づきブロック選択信号ＢＳ１〜ＢＳ１６及びＢＳＳを選択的に活性状態にするとともに、選択信号Ｘ１〜Ｘ１８を選択的に活性状態にする。
【００７９】
アドレスデコーダ１３は基本的に実施の形態１のプリデコーダ１１及びブロックアドレスデコーダ１２の機能を有しており、さらに、予備ブロック選択信号ＢＳＳの活性／非活性の判断及び置換された行を有するノーマルセルアレイブロックＢＬＫｉの活性／非活性の判断をロウアドレスＲＡ１〜ＲＡ１３に基づき行う機能を有している。
【００８０】
このような構成の実施の形態４のダイナミック型半導体記憶装置は、リフレッシュモード時における８Ｋサイクルのリフレッシュ期間中に、リフレッシュロウアドレスＱＡ１０〜ＱＡ１３による固有のアドレス指定がなされた予備セルアレイブロックＳＲＢＬＫに対して、リフレッシュロウアドレスＱＡ１３の値を無視してＱＡ１３＝“１”とＱＡ１３＝“０”のときに２回アクセスされることになり、４Ｋサイクルのリフレッシュ期間でリフレッシュすることができる。
【００８１】
なお、実施の形態４の構成は実施の形態１に対応する構成だが、実施の形態２に対応させて図１１に示すようにノーマルモードとリフレッシュモードとで予備セルアレイブロックＳＲＢＬＫに対して異なるアクセスを行うようにしてもよく、実施の形態３に対応させて予備セルアレイブロックＳＲＢＬＫに対するリフレッシュサイクルを可変設定するようにしてもよい。
【００８２】
＜効果＞
実施の形態１及び実施の形態２の効果に加え、下記の効果を奏する。
予備セルアレイブロックＳＲＢＬＫの構成より小さな単位の置換構成においても、同様の救済効果を得ることができ、救済効率を上げることができる。
【００８３】
＜＜実施の形態５＞＞
＜前提＞
一般に、ダイナミック型半導体記憶装置では、セルフリフレッシュモードにおいては、内部アドレスカウンタおよび内部リフレッシュタイマによりリフレッシュ動作がなされる。この時、メモリアレイ全体のリフレッシュ特性の実力に応じて、リフレッシュタイマの周期をプログラムしてチューニングし、最適化することが行われている。しかしながら、この手法は、温度依存性、電源電圧依存性を一様に保ちながら広範囲にチューニングするような回路構成を実現することが困難である。
【００８４】
このような問題点を解決するために、リフレッシュタイマの周期は一定あるいは狭い範囲のプログラムとし、セルフリフレッシュモード時における全てのメモリセルに対するリフレッシュサイクルをプログラム可能にして、リフレッシュ間隔のチューニングを行うのがよい。
【００８５】
＜構成及び動作＞
図１２は実施の形態５のダイナミック型半導体記憶装置が用いるリフレッシュアドレスカウンタの構成例を示すブロック図である。同図に示すように、所定のクロックに同期して動作する、１３個の１ビットカウンタＣＡ１〜ＣＡ１３をループ接続することにより構成される。そして、カウンタＣＡ１〜ＣＡ１３の出力がリフレッシュアドレスＱＡ１〜ＱＡ１３となる。
【００８６】
図１３、実施の形態５のダイナミック型半導体記憶装置が用いるブロックアドレスデコーダの内部構成を示す回路図である。なお、ブロックデコーダの周辺構成は図１で示した実施の形態１の構成と同様である。
【００８７】
図１３に示すように、実施の形態５のブロックアドレスデコーダ１２Ｄは、リフレッシュアドレスＱＡ１０〜ＱＡ１３（通常動作時は、ロウアドレスＲＡ１０〜ＲＡ１３）及びリフレッシュアドレス信号ＲＡ１０〜ＲＡ１３がそれぞれインバータＩ２１〜Ｉ２４で反転される反転リフレッシュアドレス信号バーＱＡ１０〜ＱＡ１３をブロック選択信号ＢＳ１〜ＢＳ１６及びＢＳＳ用に受ける。ただし、リフレッシュロウアドレス信号ＱＡ１３及び反転ロウアドレス信号バーＱＡ１３は、外部からの制御信号Ｃ１を受けるＯＲゲートＧ６１及びＧ６２により共に“Ｈ”固定されたり、スルーしたりする。リフレッシュロウアドレス信号ＱＡ１２及び反転ロウアドレス信号バーＱＡ１２は、外部からの制御信号Ｃ２を受けるＯＲゲートＧ６３及びＧ６４により共に“Ｈ”固定されたり、スルーしたりする。リフレッシュロウアドレス信号ＱＡ１１及び反転ロウアドレス信号バーＱＡ１１は、外部からの制御信号Ｃ３を受けるＯＲゲートＧ６５及びＧ６６により共に“Ｈ”固定されたり、スルーしたりする。
【００８８】
具体的には、８Ｋサイクル時は制御信号Ｃ１〜Ｃ３を共に“Ｌ”にし、４Ｋサイクル時は制御信号Ｃ１〜Ｃ３を“Ｈ”、“Ｌ”及び“Ｌ”にし、２Ｋサイクル時は制御信号Ｃ１〜Ｃ３を“Ｈ”、“Ｈ”及び“Ｌ”にし、１Ｋサイクル時は制御信号Ｃ１〜Ｃ３を共に“Ｈ”に設定する。
【００８９】
＜効果＞
通常のセルフリフレッシュ動作の内部リフレッシュ間隔をプログラムすることにより、リフレッシュ特性の実力に応じて最適化したセルフリフレッシュ動作を実現でき、歩留りを向上できる。
【００９０】
＜＜実施の形態６＞＞
＜前提＞
一般に、セルフリフレッシュ動作では、内部カウンタおよび内部タイマによりリフレッシュ動作が行われるので、外部からその動作状態をテストすることができないのでチェック方法が必要である。
【００９１】
＜処理内容１＞
実施の形態６は内部リフレッシュ動作のリフレッシュサイクルのチェック方法である。なお、図１４及び図１５は実施の形態６の第１のチェック方法説明用のタイミング図である。これらの図において、バーＲＡＳ（Ｅ）は外部ロウアドレスストローブ信号、バーＣＡＳ（Ｅ）は外部コラムアドレスストローブ信号、Ａｄｄ（Ｅ）は外部アドレス信号、バーＷＥは書き込み制御信号、バーＲＡＳ（Ｉ）は内部ロウアドレスストローブ信号、ＲＡｉ（Ｉ）は内部ロウアドレス信号、ＣＡｉ（Ｉ）は内部コラムアドレス信号、Ｄinはデータ入力、Ｄoutはデータ出力を示す。
【００９２】
セルフリフレッシュチェックモードに入ると、内部タイマにより定まるリフレッシュ周期で内部リフレッシュ動作が行われるが、この時、コラムアドレスをたとえば０番地に固定してコラムアドレス系（既存の回路構成）を動作させる。これに従って、データ入出力系（既存の回路構成）を動作させ、外部よりデータ入出力を行う。このような機能を設けることにより、以下（１）〜（４）のように内部リフレッシュ動作のチェックが可能になる。
【００９３】
（１）通常の書き込み動作によってコラムアドレスが０番地の全アドレスに“０”を書き込む。
（２）図１４に示すように、セルフリフレッシュチェックモード（時刻ｔ１のタイミング）で、内部ロウアドレス信号ＣＡｉをインクリメントさせながら、ある一定時間Ｔの間、外部のデータ入力Ｄinで“１”書き込みを行う。
（３）通常の読み出し動作によってコラムアドレス０番地の全データを読み出す。
・読み出したデータがすべて“１”であれば、期間Ｔ以内の時間で一巡のリフレッシュ動作が行われていたと判定。
・読み出したデータの一部に“０”があれば、リフレッシュ動作の一巡に期間Ｔ以上の時間を要していることになり、期間Ｔより大きい期間Ｔ’の時間で（２）を再度行う。
（４）以上を繰り返すことにより、内部リフレッシュ動作の周期を外部より知ることができ、有効なテストができる。
【００９４】
また、以下の方法でテストを行うことも可能である。
【００９５】
（１）通常の書き込み動作によってコラムアドレスが０番地でロウアドレスＲＡｉを順次インクリメントさせながら“０”，“１”を交互に書き込む。
（２）図１５に示すように、セルフリフレッシュチェックモード（時刻ｔ１のタイミング）で書き込み制御信号バーＷＥを立ち上げて（時刻ｔ２）読み出しモードにした後、内部ロウアドレス信号ＲＡｉをインクリメントさせながら、出力データＤoutを読み出す。
（３）出力データＤoutの発振周波数から内部リフレッシュ動作の周期を外部より知ることができる。
【００９６】
＜処理内容２＞
上記の方法では、内部リフレッシュ動作の周期を知ることができるが、実施の形態１〜５のダイナミック型半導体記憶装置ように予備ブロックあるいは予備行・列ブロックのように特定のブロックあるいは行（列）のメモリセルに対してのみリフレッシュサイクルが異なる場合のリフレッシュサイクルを独立にテストする必要が生ずる。
【００９７】
図１６は実施の形態６の第２のチェック方法説明用のタイミング図である。同図において、ＢＡが外部出力ブロック選択用のロウアドレスである。他の信号は図１４及び図１５と同じである。
【００９８】
（１）図１６に示すように、セルフリフレッシュチェックモード（時刻ｔ１のタイミング）で書き込み制御信号バーＷＥを立ち上げて（時刻ｔ２）読み出しモードにした後、ブロック選択用ロウアドレスＢＡ（＝ＢＡＳ）を設定して、特定のブロック（予備セルアレイブロックＳＢＬＫ等）のみ、出力データＤoutが出力可能なようにする。
（２）そして、内部ロウアドレス信号ＲＡｉをインクリメントさせながら、出力データＤoutを読み出す。このとき、有効な出力データＤoutが何回に１回の割合で出力されるかを判定する。
例えば、実施の形態１の構成の場合、予備セルアレイブロックＳＢＬＫについては８回に１回の割合で有効な出力データＤoutを読み出され、他のブロックについては１６回に１回の割合で有効な出力データＤoutを読み出される。
【００９９】
＜効果＞
内部でリフレッシュサイクルをプログラムあるいはメモリアレイブロックにより異なるリフレッシュサイクルを持つ場合に、これら動作を外部より的確にテストすることができる。
【０１００】
＜＜実施の形態７＞＞
＜前提＞
実施の形態１，２と同様の効果を得られる構成として、一般に、（Ｎ＋１）個のメモリアレイブロックを備え、このうちの任意のＮ個を選択して活性化させるような構成を実現し、活性化して使用するブロックのうち一番リフレッシュ特性が悪いブロックでリフレッシュサイクルを小さくする構成が考えられる。
【０１０１】
＜構成及び動作＞
図１７はこの発明の実施の形態７であるダイナミック型半導体記憶装置の概念を示す説明図である。同図に示すように、メモリセルアレイ６はノーマルセルアレイブロックＢＬＫ１〜ＢＬＫ１７に分割されている。ノーマルセルアレイブロックＢＬＫｉ（ｉ＝１〜１７）の両側（図中上下方向）には、図示しないセンスアンプが形成されるセンスアンプ帯ＳＲｉ及びＳＲ（ｉ＋１）が設けられ、センスアンプ帯ＳＲｊ（ｊ＝２〜１７）はノーマルセルアレイブロックＢＬＫ（ｊ−１），ＢＬＫｊ間で共有される。
【０１０２】
また、メモリセルアレイ６に対してコラムデコーダＣＤが設けられ、各ノーマルセルアレイブロックＢＬＫ１〜ＢＬＫ１７にそれぞれロウデコーダＲＤ１〜ＲＤ１７が設けられる。また、各ノーマルセルアレイブロックＢＬＫｉ（ｉ＝１〜１７）にはマトリクス状にメモリセルが配置され、メモリセルの行選択のためにワード線、メモリセルのデータ読みだし・書き込みのためのビット線が配置される。
【０１０３】
このような構成において、まず、初期状態としてノーマルセルアレイブロックＢＬＫ１〜ＢＬＫ１６を使用するものとし、このうち、一番リフレッシュ特性の悪いブロックがノーマルセルアレイブロックＢＬＫ４であると仮定する。
【０１０４】
この場合、ノーマルセルアレイブロックＢＬＫ１〜ＢＬＫ３、ＢＬＫ５〜ＢＬＫ１６はそれぞれ８Ｋサイクルでリフレッシュされるが、ノーマルセルアレイブロックＢＬＫ４は４Ｋサイクルでリフレッシュされるようにしている。
【０１０５】
なお、実施の形態７の構成は図５で示した実施の形態２と同様であるが、ブロックアドレスデコーダ１２Ｂの内部構成は異なる。実施の形態７のブロックアドレスデコーダの内部構成は、図３で示した実施の形態１のブロックアドレスデコーダ１２における予備ブロック選択信号ＢＢＳ用の回路構成（ＡＮＤゲートＧＳ、ＯＲゲートＧ５１，Ｇ５２、制御信号ＣＳ等）が、全てのノーマルセルアレイブロックＢＬＫ１〜ＢＬＫ１７についてなされた構成となる。
【０１０６】
なお、実施の形態７の構成は、実施の形態２に対応させた構成であるが、実施の形態１，３〜５に対応させて、任意の活性化ブロック（の行）でリフレッシュサイクルを小さくするよう構成してもよい。
【０１０７】
＜効果＞
このように、実施の形態７のダイナミック型半導体記憶装置は、複数のノーマルセルアレイブロックＢＬＫ１〜ＢＬＫ１７の中で活性化されたブロックのうち、リフレッシュ特性が最も悪いアレイブロックＢＬＫｐ（ｐ＝１〜１７のいずれか）を短いリフレッシュ間隔でリフレッシュ可能にすることにより、十分に正常動作が可能となる。その結果、欠陥救済の成功率が高まり歩留りが向上する。
【０１０８】
＜＜実施の形態８＞＞
＜前提＞
実施の形態１のような発明の主旨を発展させて、Ｎ個のメモリアレイブロックを備え、これらＮ個のブロック全てを使用するが、このうちのリフレッシュ特性が一番悪いブロックでリフレッシュサイクルを小さくする構成も可能である。欠陥が存在する場合は各ブロック単位で既存の方法で予備行・列単位の欠陥救済を行い、その後に、一番リフレッシュ特性が悪いブロックについてリフレッシュサイクルを小さくする。
【０１０９】
＜構成及び動作＞
図１８はこの発明の実施の形態８であるダイナミック型半導体記憶装置の概念を示す説明図である。同図に示すように、メモリセルアレイ６はノーマルセルアレイブロックＢＬＫ１〜ＢＬＫ１６に分割されている。なお、図１７と同様の部分については同一の参照符号を付しその説明を適宜省略する。
【０１１０】
このような構成において、まず、初期状態として全てのノーマルセルアレイブロックＢＬＫ１〜ＢＬＫ１６を使用するものとし、このうち、一番リフレッシュ特性の悪いブロックがノーマルセルアレイブロックＢＬＫ４であると仮定する。
【０１１１】
この場合、ノーマルセルアレイブロックＢＬＫ１〜ＢＬＫ３、ＢＬＫ５〜ＢＬＫ１６はそれぞれ８Ｋサイクルでリフレッシュされるが、ノーマルセルアレイブロックＢＬＫ４は４Ｋサイクルでリフレッシュされるようにしている。
【０１１２】
なお、実施の形態８の構成は図５で示した実施の形態２と同様であるが、ブロックアドレスデコーダ１２Ｂの内部構成は異なる。実施の形態８のブロックアドレスデコーダの内部構成は、図３で示した実施の形態１のブロックアドレスデコーダ１２における予備ブロック選択信号ＢＢＳ用の回路構成（ＡＮＤゲートＧＳ、ＯＲゲートＧ５１，Ｇ５２、制御信号ＣＳ等）が、全てのノーマルセルアレイブロックＢＬＫ１〜ＢＬＫ１６についてなされた構成となる。
【０１１３】
なお、実施の形態８の構成は、実施の形態２に対応させた構成であるが、実施の形態１，３〜５に対応させて、任意の活性化ブロック（の行）でリフレッシュサイクルを小さくするよう構成してもよい。
【０１１４】
＜効果＞
このように、実施の形態８のダイナミック型半導体記憶装置は、複数のノーマルセルアレイブロックＢＬＫ１〜ＢＬＫ１６の中で活性化されたブロックのうち、リフレッシュ特性が最も悪いアレイブロックＢＬＫｐ（ｐ＝１〜１６のいずれか）を短いリフレッシュ間隔でリフレッシュ可能にすることにより、十分に正常動作が可能となる。その結果、欠陥救済の成功率が高まり歩留りが向上する。
【０１１５】
また、ノーマルセルアレイブロックＢＬＫ１〜ＢＬＫ１６を全て用いる構成であるため、効率性が実施の形態７より優る。
【０１１６】
＜＜実施の形態９＞＞
実施の形態９は、実施の形態１〜５に示したような構成について、有効にメモリセルアレイ内の欠陥救済・テストおよびその確認アルゴリズムを行う方法である。図１９は実施の形態９の半導体記憶装置の欠陥救済方法を示すフローチャートである。
【０１１７】
以下、図１９を参照してその処理の流れを説明する。ただし、説明の都合上、図１〜図３で示した実施の形態１のダイナミック型半導体記憶装置を対象として説明する。
【０１１８】
ステップＳ１において、ノーマルセルアレイブロックＢＬＫ１〜ＢＬＫ１６に対して、各ブロック内のメモリセルに欠陥がないかをテストする。そして、ステップＳ２で欠陥がないと判定した場合はステップＳ３に移行し、欠陥があると判定した場合はステップＳ４に移行する。
【０１１９】
ステップＳ３において、ノーマルセルアレイブロックＢＬＫ１〜ＢＬＫ１６に対するリフレッシュ特性テストを行い、異常がなければ（ＯＫ）、欠陥救済を必要とするブロックは存在しないため終了し、異常があれば（ＮＧ）ステップＳ４に移行する。
【０１２０】
ステップＳ４において、予備セルアレイブロックＳＢＬＫに対して、ブロック内のメモリセルの欠陥がないかをテストする。そして、ステップＳ５で欠陥がないと判定した場合はステップＳ６に移行し、欠陥があると判定した場合は救済不能なため終了する。
【０１２１】
ステップＳ６において、予備セルアレイブロックＳＢＬＫに対するリフレッシュ特性テストを行い、ステップＳ７で予備セルアレイブロックＳＢＬＫのリフレッシュ特性（通常より低くて良い）の良否を判定し、良（ＯＫ）であればステップＳ８に移行し、不良（ＮＧ）であれば救済不可能なため終了する。なお、予備セルアレイブロックＳＢＬＫに要求されるリフレッシュ特性は４Ｋサイクル等の比較的緩やかなリフレッシュサイクルでリフレッシュ可能なレベルである。
【０１２２】
そして、ステップＳ８において、欠陥と判定したブロックを予備セルアレイブロックＳＢＬＫに置き換え、予備セルアレイブロックＳＢＬＫのリフレッシュサイクルを短いサイクルに設定し終了する。
【０１２３】
＜効果＞
実施の形態１〜５のダイナミック型半導体記憶装置を用いた欠陥救済方法を実現する。この際、リフレッシュ特性をも評価して高精度な欠陥救済を行うことができる。
【０１２４】
＜＜実施の形態１０＞＞
＜前提＞
一般に、６４Ｍｂレベル以降の高集積ＤＲＡＭメモリセルアレイでは、センスアンプのレイアウトピッチを拡大するために、交互配置のセンスアンプレイアウトを有し、また、チップサイズを低減するために、隣接するブロック間でセンスアンプを共有するシェアドセンスアンプ構成を有する。
【０１２５】
このような構成の場合は、基本的に隣接するブロックが同時に活性化することは不可能である。したがって、欠陥救済のための予備ブロックを持つ構成の場合、従来の構成では、予備ブロックはすべての正規ブロックを救済する可能性があるため、予備ブロックについては正規ブロックとの間でセンスアンプを共有するシェアドセンスアンプ構成は不可能であり、予備ブロックは独立してセンスアンプを有する必要があり、チップ面積が増大するという問題点があった。
【０１２６】
＜構成及び動作＞
＜第１の態様＞
図２０はこの発明の実施の形態１０であるダイナミック型半導体記憶装置の第１の態様の概念を示す説明図である。同図に示すように、実施の形態１０は２つの部分メモリセルアレイ２１と部分メモリセルアレイ２２とから構成される。部分メモリセルアレイ２１は予備セルアレイブロックＳＢＬＫ１とノーマルセルアレイブロックＢＬＫ１，ＢＬＫ３，…，ＢＬＫ１３，ＢＬＫ１５とで構成され、部分メモリセルアレイ２２は予備セルアレイブロックＳＢＬＫ２，ノーマルセルアレイブロックＢＬＫ２，ＢＬＫ４，…，ＢＬＫ１４，ＢＬＫ１６とで構成される。
【０１２７】
また、部分メモリセルアレイ２１に対してコラムデコーダＣＤ１が設けられ、各ノーマルセルアレイブロックＢＬＫ１，３…１５にそれぞれロウデコーダＲＤ１，３…１５が設けられ、予備セルアレイブロックＳＢＬＫ１に対して予備ロウデコーダＳＲＤ１が設けられる。
【０１２８】
一方、部分メモリセルアレイ２２に対してコラムデコーダＣＤ２が設けられ、各ノーマルセルアレイブロックＢＬＫ２，４…１６にそれぞれロウデコーダＲＤ２，４…１６が設けられ、予備セルアレイブロックＳＢＬＫ２に対して予備ロウデコーダＳＲＤ２が設けられる。
【０１２９】
部分メモリセルアレイ２１において、ノーマルセルアレイブロックＢＬＫ１，３…１５の両側（図中上下方向）には、図示しないセンスアンプが形成されるセンスアンプ帯ＳＲ１２〜ＳＲ２０がそれぞれ設けられ、隣接するノーマルセルアレイブロックＢＬＫｒ（ｒ＝１〜１５の奇数）とＢＬＫ（ｒ＋２）において、その間のセンスアンプ帯ＳＲを共有する。また、予備セルアレイブロックＳＢＬＫ１はノーマルセルアレイブロックＢＬＫ１との間のセンスアンプ帯ＳＲ１１を共有する。
【０１３０】
部分メモリセルアレイ２２において、ノーマルセルアレイブロックＢＬＫ２，４…１６の両側（図中上下方向）には、図示しないセンスアンプが形成されるセンスアンプ帯ＳＲ２２〜ＳＲ３０がそれぞれ設けられ、隣接するノーマルセルアレイブロックＢＬＫｓ（ｓ＝２〜１６の偶数）とＢＬＫ（ｓ＋２）において、その間のセンスアンプ帯ＳＲを共有する。また、予備セルアレイブロックＳＢＬＫ２はノーマルセルアレイブロックＢＬＫ２との間のセンスアンプ帯ＳＲ２１を共有する。
【０１３１】
例えば、ノーマルセルアレイブロックＢＬＫ６とＢＬＫ８とは、その間のセンスアンプ帯ＳＲ２５を共有し、ノーマルセルアレイブロックＢＬＫ８とＢＬＫ１０とは、その間のセンスアンプ帯ＳＲ２６を共有する。そして、ノーマルセルアレイブロックＢＬＫ８が選択された場合、図２１に示すように、センスアンプ帯ＳＲ２６のセンスアンプＳＡ１〜ＳＡ３をビット線対ＢＬ１，バーＢＬ１、ＢＬ３，バーＢＬ３、ＢＬ５，バーＢＬ５用に用い、センスアンプ帯ＳＲ２５のセンスアンプＳＡ１，ＳＡ２をビット線対ＢＬ２，バーＢＬ２、ＢＬ４，バーＢＬ４用に用いる。
【０１３２】
部分メモリセルアレイ２１のノーマルセルアレイブロックＢＬＫ１，３…１５はロウアドレス信号ＲＡ１０＝“０”でアドレス指定されたブロック、部分メモリセルアレイ２２のノーマルセルアレイブロックＢＬＫ２，４…１６はロウアドレス信号ＲＡ１０＝“１”でアドレス指定されたブロックとして予めアドレス指定されている。
【０１３３】
なお、実施の形態１０の第１の態様のアドレス制御系の構成は図２で示した実施の形態１と同様であるが、ブロックアドレスデコーダ１２の内部構成は異なる。実施の形態１０のブロックアドレスデコーダの内部構成は、図３で示した実施の形態１のブロックアドレスデコーダ１２における予備ブロック選択信号ＢＢＳ用の回路構成（ＡＮＤゲートＧＳ、ＯＲゲートＧ５１，Ｇ５２、制御信号ＣＳ等）が、２つの予備セルアレイブロックＳＢＬＫ１及びＳＢＬＫ２についてそれぞれなされた構成となる。
【０１３４】
このような構成において、部分メモリセルアレイ２１のノーマルセルアレイブロックＢＬＫ１，３…１５のうちいずれかのブロックに欠陥がある場合、当該欠陥ブロックを部分メモリセルアレイ２２の予備セルアレイブロックＳＢＬＫ２で置換する。一方、部分メモリセルアレイ２２のノーマルセルアレイブロックＢＬＫ２，４…１６のうちいずれかのブロックに欠陥がある場合、当該欠陥ブロックを部分メモリセルアレイ２１の予備セルアレイブロックＳＢＬＫ１で置換する。
【０１３５】
したがって、予備セルアレイブロックＳＢＬＫ１は必ずＲＡ１０＝“１”でアドレス指定された部分メモリセルアレイ２２のノーマルセルアレイブロックＢＬＫに置き代わるため、予備セルアレイブロックＳＢＬＫ１が選択されたとき、ＲＡ１０＝“０”でアドレス指定されたノーマルセルアレイブロックＢＬＫ１は必ず非選択となり、予備セルアレイブロックＳＢＬＫ１とノーマルセルアレイブロックＢＬＫ１との間でセンスアンプ帯ＳＲ１１の競合使用は生じない。
【０１３６】
同様に、予備セルアレイブロックＳＢＬＫ２は必ずＲＡ１０＝“０”でアドレス指定された部分メモリセルアレイ２１のノーマルセルアレイブロックＢＬＫに置き代わるため、予備セルアレイブロックＳＢＬＫ２が選択されたとき、ＲＡ１０＝“１”でアドレス指定されたノーマルセルアレイブロックＢＬＫ２は必ず非選択となり、予備セルアレイブロックＳＢＬＫ２とノーマルセルアレイブロックＢＬＫ２との間でセンスアンプ帯ＳＲ２１の競合使用は生じない。
【０１３７】
＜第２の態様＞
図２２はこの発明の実施の形態１０であるダイナミック型半導体記憶装置の第２の態様の概念を示す説明図である。同図に示すように、実施の形態１０のメモリセルアレイ２３は、は予備セルアレイブロックＳＢＬＫ１及びＳＢＬＫ２とノーマルセルアレイブロックＢＬＫ１〜ＢＬＫ１６とで構成される。
【０１３８】
また、メモリセルアレイ２３に対してコラムデコーダＣＤが設けられ、各ノーマルセルアレイブロックＢＬＫ１〜１６にそれぞれロウデコーダＲＤ１〜ＲＤ１６が設けられ、予備セルアレイブロックＳＢＬＫ１及びＳＢＬＫ２に対して予備ロウデコーダＳＲＤ１及びＳＲＤ２がそれぞれ設けられる。
【０１３９】
ノーマルセルアレイブロックＢＬＫｉ（ｉ＝１〜１６）の両側（図中上下方向）には、図示しないセンスアンプが形成されるセンスアンプ帯ＳＲｉ及びＳＲ（ｉ＋１）が設けられ、センスアンプ帯ＳＲｊ（ｊ＝２〜１６）はノーマルセルアレイブロックＢＬＫ（ｊ−１），ＢＬＫｊ間で共有される。
【０１４０】
予備セルアレイブロックＳＢＬＫ１の両側にもセンスアンプ帯ＳＲ０及びＳＲ１が設けられ、予備セルアレイブロックＳＢＬＫ２の両側にもセンスアンプ帯ＳＲ１７及びＳＲ１８が設けられる。そして、予備セルアレイブロックＳＢＬＫ１はノーマルセルアレイブロックＢＬＫ１とセンスアンプ帯ＳＲ１を共有し、予備セルアレイブロックＳＢＬＫ２はノーマルセルアレイブロックＢＬＫ１６とセンスアンプ帯ＳＲ１７を共有する。
【０１４１】
例えば、ノーマルセルアレイブロックＢＬＫ３とＢＬＫ４とは、その間のセンスアンプ帯ＳＲ４を共有し、ノーマルセルアレイブロックＢＬＫ４とＢＬＫ５とは、その間のセンスアンプ帯ＳＲ５を共有する。そして、ノーマルセルアレイブロックＢＬＫ４が選択された場合、図２３に示すように、センスアンプ帯ＳＲ５のセンスアンプＳＡ１〜ＳＡ３をビット線対ＢＬ１，バーＢＬ１、ＢＬ３，バーＢＬ３、ＢＬ５，バーＢＬ５用に用い、センスアンプ帯ＳＲ４のセンスアンプＳＡ１，ＳＡ２をビット線対ＢＬ２，バーＢＬ２、ＢＬ４，バーＢＬ４用に用いる。
【０１４２】
なお、第２の態様も、第１の態様同様、メモリセルアレイ２３のノーマルセルアレイブロックＢＬＫ１，３…１５はロウアドレス信号ＲＡ１０＝“０”でアドレス指定されたブロックであり、ノーマルセルアレイブロックＢＬＫ２，４…１６はロウアドレス信号ＲＡ１０＝“１”でアドレス指定されたブロックである。
【０１４３】
なお、実施の形態１０の第２の態様のアドレス制御系の構成は第１の態様と同様である。
【０１４４】
このような構成において、ノーマルセルアレイブロックＢＬＫ１，３…１５のうちいずれかのブロックに欠陥がある場合、当該欠陥ブロックを予備セルアレイブロックＳＢＬＫ２で置換する。一方、ノーマルセルアレイブロックＢＬＫ２，４…１６のうちいずれかのブロックに欠陥がある場合、当該欠陥ブロックを予備セルアレイブロックＳＢＬＫ１で置換する。
【０１４５】
したがって、予備セルアレイブロックＳＢＬＫ１は必ずＲＡ１０＝“１”でアドレス指定されたノーマルセルアレイブロックＢＬＫ２，４…１６のいずれかに置き代わるため、予備セルアレイブロックＳＢＬＫ１が選択されたとき、ＲＡ１０＝“０”でアドレス指定されたノーマルセルアレイブロックＢＬＫ１は必ず非選択となり、予備セルアレイブロックＳＢＬＫ１とノーマルセルアレイブロックＢＬＫ１との間でセンスアンプ帯ＳＲ１の競合使用は生じない。
【０１４６】
同様に、予備セルアレイブロックＳＢＬＫ２は必ずＲＡ１０＝“０”でアドレス指定されたノーマルセルアレイブロックＢＬＫ１，３，…１５に置き代わるため、予備セルアレイブロックＳＢＬＫ２が選択されたとき、ＲＡ１０＝“１”でアドレス指定されたノーマルセルアレイブロックＢＬＫ２は必ず非選択となり、予備セルアレイブロックＳＢＬＫ２とノーマルセルアレイブロックＢＬＫ１６との間でセンスアンプ帯ＳＲ１７の競合使用は生じない。
【０１４７】
＜効果＞
実施の形態１０のダイナミック型半導体記憶装置は、予備セルアレイブロックとノーマルセルアレイブロックとの間でセンスアンプを共有するシェアドセンスアンプ構成を形成しても、予備セルアレイブロックの選択時に、隣接するノーマルセルブロックとの間でセンスアンプの競合は生じないため、予備セルアレイブロックを含めてシェアドセンスアンプ構成を採ることにより集積度の向上を図ることができる。
【０１４８】
また、第２の態様の構成の方が、一のコラムデコーダで用いるため、第１の態様のように、２つのコラムデコーダＣＤ１及びＣＤ２を設ける必要がない分集積度の向上が図れる。加えて、第１の態様の場合、欠陥ブロックが選択された場合に異なるコラムデコーダを新たに活性化する必要が生じるが、第２の態様ではその必要がない分、制御の容易化を図ることができる。
【０１４９】
＜＜実施の形態１１＞＞
図２４はこの発明の実施の形態１１である半導体記憶装置の欠陥救済方法を示すフローチャートである。この方法は実施の形態１０で示した構成のダイナミック型半導体記憶装置を対象とした方法である。
【０１５０】
同図を参照して、ステップＳ１１において、ノーマルセルアレイブロックＢＬＫ１〜ＢＬＫ１６に対して、各ブロック内のメモリセルに欠陥がないかをテストする。そして、ステップＳ１２で欠陥がないと判定した場合は欠陥救済を必要とするブロックは存在しないため終了し、欠陥があると判定した場合はステップＳ１３に移行する。
【０１５１】
ステップＳ１３において、予備セルアレイブロックＳＢＬＫ１あるいはＳＢＬＫ２に対して、ブロック内のメモリセルの欠陥がないかをテストする。この際、ノーマルセルアレイブロックＢＬＫ１，３…１５（ＲＡ１０＝“０”）のうちいずれかのブロックに欠陥がある場合は予備セルアレイブロックＳＢＬＫ２のテストを行い、ノーマルセルアレイブロックＢＬＫ２，４…１６（ＲＡ１０＝“１”）のうちいずれかのブロックに欠陥がある場合は予備セルアレイブロックＳＢＬＫ１のテストを行う。
【０１５２】
そして、ステップＳ１４で予備セルアレイブロックＳＢＬＫ（ＳＢＬＫ１あるいはＳＢＬＫ２）に欠陥がないと判定した場合はステップＳ１５に移行し、欠陥があると判定した場合は救済不能なため終了する。
【０１５３】
ステップＳ１５において、欠陥と判定したブロックを予備セルアレイブロックＳＢＬＫに置き換えて終了する。この際、ノーマルセルアレイブロックＢＬＫ１，３…１５のうちいずれかのブロックに欠陥がある場合、当該欠陥ブロックを予備セルアレイブロックＳＢＬＫ２で置換し、ノーマルセルアレイブロックＢＬＫ２，４…１６のうちいずれかのブロックに欠陥がある場合、当該欠陥ブロックを予備セルアレイブロックＳＢＬＫ１で置換する。
【０１５４】
＜効果＞
実施の形態１０のダイナミック型半導体記憶装置を用いた欠陥救済方法を実現する。この際、予備セルアレイブロックＳＢＬＫ１及びＳＢＬＫ２のうち一のブロックのみテストを行うため、効率的なテストを行うことができる。
【０１５５】
＜＜実施の形態１２＞＞
＜前提＞
実施の形態７の考え方発展させ、シェアドセンスアンプ構成の（Ｎ＋１）個のメモリアレイブロックを備え、このうち正常なメモリセルを有するＮ個のブロックを選択して活性化させるような構成が考えられる。
【０１５６】
＜構成及び動作＞
図２５及び図２６はこの発明の実施の形態１２であるダイナミック型半導体記憶装置の概念を示す説明図である。同図に示すように、メモリセルアレイ６はノーマルセルアレイブロックＢＬＫ１〜ＢＬＫ１７に分割されている。ノーマルセルアレイブロックＢＬＫｉ（ｉ＝１〜１７）の両側（図中上下方向）には、図示しないセンスアンプが形成されるセンスアンプ帯ＳＲｉ及びＳＲ（ｉ＋１）が設けられ、センスアンプ帯ＳＲｊ（ｊ＝２〜１７）はノーマルセルアレイブロックＢＬＫ（ｊ−１），ＢＬＫｊ間で共有される。なお、図１７と同様の部分については同一の参照符号を付しその説明を適宜省略する。
【０１５７】
このような構成において、まず、図２６に示すように、初期状態時のアクセス対象ブロック群であるノーマルセルアレイブロックＢＬＫ１〜ＢＬＫ１６を使用するものとし、ノーマルセルアレイブロックＢＬＫ１７は初期未使用ブロックとする。すなわち、ブロックアドレスＢＡ１〜ＢＡ１６それぞれのアドレス指定によってブロック選択信号ＢＳ１〜ＢＳ１６が活性状態とされる。
【０１５８】
そして、欠陥を有するブロックがノーマルセルアレイブロックＢＬＫ４の場合、図２６に示すように、ノーマルセルアレイブロックＢＬＫ４を省いてノーマルセルアレイブロックＢＬＫ１７を採用する。すなわち、ブロックアドレスＢＡ１〜ＢＡ３それぞれのアドレス指定によってブロック選択信号ＢＳ１〜ＢＳ３が活性状態とされ、ブロックアドレスＢＡ４〜ＢＡ１６それぞれのアドレス指定によってブロック選択信号ＢＳ５〜ＢＳ１７が活性状態とされる。
【０１５９】
なお、実施の形態１２のロウアドレス制御系の構成は図２で示した実施の形態１と同様であるが、ブロックアドレスデコーダ１２の内部構成は異なる。実施の形態１２のブロックアドレスデコーダの内部構成は、図３で示した実施の形態１のブロックアドレスデコーダ１２における予備ブロック選択信号ＢＢＳ用の回路構成（ＡＮＤゲートＧＳ、ＯＲゲートＧ５１，Ｇ５２、制御信号ＣＳ等）が、全てのノーマルセルアレイブロックＢＬＫ１〜ＢＬＫ１７についてなされた構成となる。
【０１６０】
＜効果＞
このように、実施の形態１２のダイナミック型半導体記憶装置はシェアドセンスアンプ構成で形成し、欠陥を有するアレイブロックＢＬＫｐ（ｐ＝１〜１７のいずれか）を取り除くように、ブロックアドレスデコーダがブロック選択信号ＢＳ１〜ＢＳ１７を出力するように構成することにより、隣接するノーマルセルブロック間でセンスアンプの競合は生じないため、集積度の向上を図ることができる。
【０１６１】
＜＜実施の形態１３＞＞
図２７はこの発明の実施の形態１３である半導体記憶装置の欠陥救済方法を示すフローチャートである。この方法は実施の形態１２で示した構成のダイナミック型半導体記憶装置を対象とした方法である。
【０１６２】
同図を参照して、ステップＳ２１において、全てのノーマルセルアレイブロックＢＬＫ１〜ＢＬＫ１７に対して、各ブロック内のメモリセルに欠陥がないかをテストする。そして、ステップＳ２２で初期状態に使用するノーマルセルアレイブロックＢＬＫ１〜ＢＬＫ１６に欠陥がないと判定した場合は欠陥救済を必要としないため終了し、欠陥があると判定した場合はステップＳ２３に移行する。
【０１６３】
ステップＳ２３において、ノーマルセルアレイブロックＢＬＫ１７を含めて欠陥があるブロックが２つ以上ないかを判断し、２ブロック以上ある場合は救済不能なため終了し、１ブロック以内でおさまる場合はステップＳ２４に移行する。
【０１６４】
そして、ステップＳ２４において、欠陥と判定したブロックを省いてアドレス指定の切り替えを行い終了する。例えば、ノーマルセルアレイブロックＢＬＫ４に欠陥があった場合、ブロックＢＬＫ４を初期状態で使用しないノーマルセルアレイブロックＢＬＫ１７に置換し、図２６で示したようなアドレス指定変更を行う。
【０１６５】
＜効果＞
実施の形態１２のダイナミック型半導体記憶装置を用いた欠陥救済方法を実現する。
【０１６６】
【発明の効果】
以上説明したように、この発明における請求項１記載の半導体記憶装置のメモリセルアクセス手段は、複数種のリフレッシュ間隔で複数のメモリセルにアクセスすることが可能であるため、複数のメモリセルの状態に応じたリフレッシュ間隔でアクセスすることができる。
【０１６７】
さらに、請求項１記載の半導体記憶装置のメモリセルアクセス手段は、リフレッシュ動作時に複数のメモリセルの一部のメモリセルに対して、他と異なるリフレッシュ間隔でアクセスすることができるため、上記一部のメモリセル固有のリフレッシュ間隔でアクセスすることができる。
【０１６９】
加えて、請求項１記載の半導体記憶装置のメモリセルアクセス手段は、置き換え後のリフレッシュ動作時に、複数の正規メモリセルに対して第１のリフレッシュ間隔でアクセスし、置換アクセス用予備メモリセル群に対して、第１のリフレッシュ間隔よりも短い第２のリフレッシュ間隔でアクセスする。
【０１７０】
したがって、第２のリフレッシュ間隔を十分短くすることにより、置換アクセス用予備メモリセル群のメモリセルのリフレッシュ特性（データ保持特性）が多少悪くとも、正常にリフレッシュすることができる。
【０１７１】
請求項２記載の半導体記憶装置のメモリアクセス手段は、複数の正規セルアレイブロックのうち不良の正規メモリセルを有するブロックを、少なくとも一つの予備セルアレイブロックのうち一のブロックに置き換えてアクセスするため、第２のリフレッシュ間隔を十分短くすることにより、置換された予備セルアレイブロックのリフレッシュ特性が多少悪くとも、正常動作が行うことができる。
【０１７２】
請求項３記載の半導体記憶装置のメモリセルアクセス手段は、複数の正規セルアレイブロックのうち不良の正規メモリセルを有する行または列のメモリセル群を、少なくとも一つの予備セルアレイブロックのうちの一のブロックの行または列のメモリセル群に置き換えるため、置換された予備セルアレイブロックの行または列のメモリセル群のリフレッシュ特性が多少悪くとも、正常動作が行うことができる。
【０１７３】
請求項４記載の半導体記憶装置のメモリセルアクセス手段は、制御信号に基づき複数種の第２のリフレッシュ間隔のうち一のリフレッシュ間隔でアクセスするため、置換アクセス用予備メモリセル群のリフレッシュ特性に最も適合したリフレッシュ間隔でリフレッシュ動作を行うことができる。
【０１８２】
この発明における請求項５記載の半導体記憶装置の欠陥救済方法は、少なくとも１つの予備セルアレイブロックの良を判定後に、欠陥ブロックの救済を行うことにより、請求項２記載の半導体記憶装置に対する欠陥救済を精度良く行うことができる。
【０１８３】
請求項６記載の半導体記憶装置の欠陥救済方法は、ステップ(b)の良否テストとして、少なくとも１つの予備セルアレイブロックの各予備メモリセルが第２のリフレッシュ間隔でリフレッシュ可能なリフレッシュ特性を有する場合に良と判定する第２のテストを行うことにより、少なくとも１つの予備セルアレイブロックのリフレッシュ特性をも評価した、高精度な欠陥救済を請求項２記載の半導体記憶装置に対して行うことができる。
【図面の簡単な説明】
【図１】 この発明の実施の形態１であるダイナミック型半導体記憶装置の概念を示す説明図である。
【図２】 実施の形態１のロウアドレス制御系を示すブロック図である。
【図３】 図２のブロックアドレスデコーダの内部構成を示す回路図である。
【図４】 この発明の実施の形態２であるダイナミック型半導体記憶装置の概念を示す説明図である。
【図５】 実施の形態２のロウアドレス制御系を示すブロック図である。
【図６】 この発明の実施の形態３であるダイナミック型半導体記憶装置の概念を示す説明図である。
【図７】 実施の形態３のロウアドレス制御系を示すブロック図である。
【図８】 図５のブロックアドレスデコーダの内部構成を示す回路図である。
【図９】 この発明の実施の形態４であるダイナミック型半導体記憶装置の概念を示す説明図である。
【図１０】 実施の形態４のロウアドレス制御系を示すブロック図である。
【図１１】 実施の形態４の他の構成の概念を示す説明図である。
【図１２】 実施の形態５のダイナミック型半導体記憶装置で用いるリフレッシュアドレスカウンタの構成例を示すブロック図である。
【図１３】 実施の形態５のブロックアドレスデコーダの内部構成を示す回路図である。
【図１４】 実施の形態６による内部リフレッシュサイクルのチェック方法説明用のタイミング図である。
【図１５】 実施の形態６による内部リフレッシュサイクルのチェック方法説明用のタイミング図である。
【図１６】 実施の形態６による特定のブロックの内部リフレッシュサイクルのチェック方法説明用のタイミング図である。
【図１７】 この発明の実施の形態７であるダイナミック型半導体記憶装置の概念を示す説明図である。
【図１８】 この発明の実施の形態８であるダイナミック型半導体記憶装置の概念を示す説明図である。
【図１９】 この発明の実施の形態９である半導体記憶装置の欠陥救済方法を示すフローチャートである。
【図２０】 この発明の実施の形態１０であるダイナミック型半導体記憶装置の第１の態様の概念を示す説明図である。
【図２１】 実施の形態１０の第１の態様の動作説明用の回路図である。
【図２２】 この発明の実施の形態１０であるダイナミック型半導体記憶装置の第２の態様の概念を示す説明図である。
【図２３】 実施の形態１０の第２の態様の動作説明用の回路図である。
【図２４】 この発明の実施の形態１１である半導体記憶装置の欠陥救済方法を示すフローチャートである。
【図２５】 この発明の実施の形態１２であるダイナミック型半導体記憶装置の概念を示す説明図である。
【図２６】 実施の形態１２のブロックデコーダの制御動作を示す説明図である。
【図２７】 この発明の実施の形態１３である半導体記憶装置の欠陥救済方法を示すフローチャートである。
【図２８】 従来のメモリセルアレイ構成を示す説明図である。
【図２９】 従来の予備セルアレイブロック付きメモリセルアレイ構成を示す説明図である。
【図３０】 従来の予備行・列付きメモリセルアレイ構成を示す説明図である。
【符号の説明】
１２，１２Ｂ，１２Ｃ，１２Ｄ ブロックアドレスデコーダ、１３ アドレスデコーダ、２１，２２ 部分メモリセルアレイ、ＢＬＫ１〜ＢＬＫ１７ ノーマルセルアレイブロック、ＳＢＬＫ，ＳＢＬＫ１，ＳＢＬＫ２，ＳＲＢＬＫ 予備セルアレイブロック。
【発明の属する技術分野】
この発明は半導体記憶装置及び半導体記憶装置の欠陥救済方法に関し、特に半導体記憶装置における欠陥救済のための冗長構成およびそのテスト容易化のための構成に関するものである。
【０００２】
【従来の技術】
図２８はダイナミック型の複数のメモリセルを有する従来のダイナミック型半導体記憶装置（ＤＲＡＭ）の概略構成を示す説明図である。同図に示すように、メモリセルアレイ１０は複数（図２８の例では８個）のノーマルセルアレイブロックＢＬＫ１〜ＢＬＫ８に分割されている。ノーマルセルアレイブロックＢＬＫｉ（ｉ＝１〜８）の両側（図中上下方向）には、図示しないセンスアンプが形成されるセンスアンプ帯ＳＲｉ及びＳＲ（ｉ＋１）が設けられ、センスアンプ帯ＳＲｊ（ｊ＝２〜８）はノーマルセルアレイブロックＢＬＫ（ｊ−１），ＢＬＫｊ間で共有される。
【０００３】
また、メモリセルアレイ１０に対してコラムデコーダＣＤが設けられ、各ノーマルセルアレイブロックＢＬＫ１〜ＢＬＫ８にそれぞれロウデコーダＲＤ１〜ＲＤ８が設けられる。また、各ノーマルセルアレイブロックＢＬＫｉ（ｉ＝１〜８）中に、図２８では図示しないが、マトリクス状にメモリセルが配置され、メモリセルの行選択のためにワード線、メモリセルのデータ読みだし・書き込みのためのビット線が配置される。
【０００４】
図２９は、上記したダイナミック型半導体記憶装置についての、欠陥救済のための冗長構成を示す説明図である。同図に示すように、メモリセルアレイ１は、ノーマルセルアレイブロックＢＬＫｉと同一あるいはそれに類似の予備セルアレイブロックＳＢＬＫと予備セルアレイブロック用のロウデコーダＳＲＤ１をさらに備えている。なお、説明の都合上、図２８で示したセンスアンプ帯及びコラムデコーダは省略している。
【０００５】
このような構成において、ブロックＢＬＫｐ（ｐ＝１〜８のいずれか）のメモリセルが欠陥を含む場合に、レーザヒューズプログラム方式などにより、欠陥を含むノーマルセルアレイブロックＢＬＫｐを予備セルアレイブロックＳＢＬＫに電気的に置換して、欠陥救済を行うものである。
【０００６】
図３０は、ダイナミック型半導体記憶装置について、欠陥救済のための冗長構成の他の例を示す説明図である。同図に示すように、メモリセルアレイ２は、通常使用するメモリセルを有するノーマルセルアレイ３，ノーマルセルアレイ３に欠陥救済用のメモリセルを有する予備ロウセルアレイ４及び予備コラムセルアレイ５からなる。
【０００７】
予備ロウセルアレイ４は予備の行に設けられた予備メモリセルを有し、予備コラムセルアレイ５は予備の列に設けられた予備メモリセルを有し、予備ロウセルアレイ４の予備メモリセルはノーマルセルアレイ３のメモリセル列と同一列に形成され、予備コラムセルアレイ５の予備メモリセルはノーマルセルアレイ３のメモリセル行と同一行に形成される。
【０００８】
このような構成において、ノーマルセルアレイ２内のメモリセルが欠陥を含む場合に、レーザヒューズプログラム方式などにより、欠陥を含むメモリセルを予備ロウセルアレイ４の予備行あるいは予備コラムセルアレイ５の予備列のメモリセルに電気的に置換して、欠陥救済を行うものである。
【０００９】
【発明が解決しようとする課題】
従来のダイナミック型半導体記憶装置は以上のように構成されており、通常のハードエラー欠陥救済方式では、予備セルアレイブロックＳＢＬＫ、予備ロウセルアレイ４あるいは予備コラムセルアレイ５中のメモリセルのデータ保持特性（リフレッシュ特性）の悪いメモリセルを含む場合に、有効に欠陥救済ができないという問題点があった。
【００１０】
上記問題点を解決するために、予備ロウセルアレイ、予備コラムセルアレイあるいは予備セルアレイブロックのリフレッシュ特性を試験した後に救済を行う方法があるが、リフレッシュ特性の試験時間は長く、欠陥救済情報を蓄えるに必要なテスト回路のフェイルメモリの容量が大きくなる等の問題があり、実用的ではなかった。
【００１１】
この発明は上記のような問題点を解消するためになされたものであり、予備のメモリセルのリフレッシュ特性が悪い場合にも、歩留りを低下させずに有効に欠陥救済ができる半導体記憶装置及び半導体記憶装置の欠陥救済方法を得ることを目的とする。
【００１２】
【課題を解決するための手段】
この発明に係る請求項１記載の半導体記憶装置は、ダイナミック型の複数のメモリセルを有するメモリセルアレイと、リフレッシュ動作時に、アドレス信号に基づき前記複数のメモリセルそれぞれにアクセスするメモリセルアクセス手段とを備え、前記メモリセルアクセス手段は、前記リフレッシュ動作時に複数種のリフレッシュ間隔で前記複数のメモリセルにアクセス可能でり、前記メモリセルアクセス手段は、前記リフレッシュ動作時に前記複数のメモリセルのうち一部のメモリセルに対して、他と異なるリフレッシュ間隔でアクセスすることが可能であり、前記複数のメモリセルは、複数の正規メモリセルと複数の予備メモリセルとを有し、前記メモリセルアクセス手段は、前記複数の正規メモリセルの一部を前記複数の予備メモリセルのうち少なくとも一部である置換アクセス用予備メモリセル群に置き換えてアクセスすることが可能であり、置き換え後のリフレッシュ動作時に、前記複数の正規メモリセルに対して第１のリフレッシュ間隔でアクセスし、前記置換アクセス用予備メモリセル群のメモリセルに対して前記第１のリフレッシュ間隔よりも短い第２のリフレッシュ間隔でアクセスする。
【００１６】
また、請求項２記載の半導体記憶装置において、前記メモリセルアレイは、各々が前記複数の正規メモリセルを分割して構成される複数の正規セルアレイブロックと、前記複数の予備メモリセルより構成される少なくとも一つの予備セルアレイブロックとを含み、前記メモリセルアクセス手段は、前記複数の正規セルアレイブロックのうち不良の正規メモリセルを有するブロックに置き換えて、前記少なくとも一つの予備セルアレイブロックのうち一のブロックを前記置換アクセス用予備メモリセル群としてアクセスする。
【００１７】
また、請求項３記載の半導体記憶装置において、前記メモリセルアレイは、各々が前記複数の正規メモリセルを分割して構成される複数の正規セルアレイブロックと、前記複数の予備メモリセルより構成される少なくとも一つの予備セルアレイブロックとを含み、前記メモリセルアクセス手段は、前記複数の正規セルアレイブロックのうち不良の正規メモリセルを有する行または列のメモリセル群に置き換えて、前記少なくとも一つの予備セルアレイブロックのうち一のブロックの行または列のメモリセル群を前記置換アクセス用予備メモリセル群としてアクセスする。
【００１８】
また、請求項４記載の半導体記憶装置において、前記第２のリフレッシュ間隔は、互いに時間が異なる複数種の第２のリフレッシュ間隔を含み、前記メモリセルアクセス手段は、前記リフレッシュ動作時に、制御信号に基づき前記複数種の第２のリフレッシュ間隔のうち一のリフレッシュ間隔でアクセスする。
【００２６】
この発明に係る請求項５記載の半導体記憶装置の欠陥救済方法は、請求項２記載半導体記憶装置に対する欠陥救済方法であって、(a)前記複数の正規セルアレイブロックに前記欠陥ブロックが存在するか否かをテストするステップと、(b)前記ステップ(a)のテストで前記欠陥ブロックの存在が確認されると、前記少なくとも１つの予備セルアレイブロックの良否テストを行うステップと、(c)前記ステップ(b)の前記良否テストで良と判定されると、前記欠陥ブロックに置き換えて、前記少なくとも１つの予備セルアレイブロックのうち一のブロックをアクセスするように変更して欠陥救済を行うステップとを備えている。
【００２７】
また、請求項６記載の半導体記憶装置の欠陥救済方法において、前記ステップ(b)の良否テストは、前記少なくとも１つの予備セルアレイブロックに不良の予備メモリセルが存在しない場合に良と判定する第１のテストと、前記少なくとも１つの予備セルアレイブロックの各予備メモリセルが前記第２のリフレッシュ間隔でリフレッシュ可能なリフレッシュ特性を有する場合に良と判定する第２のテストとを含む。
【００３０】
【発明の実施の形態】
＜＜実施の形態１＞＞
＜前提＞
上記のように、ダイナミック型の複数のメモリセルを有するダイナミック型半導体記憶装置では、歩留り向上を目的として、不良ビットを救済するために冗長メモリセルを備えることが一般的になっているが、この冗長メモリセルが不良であるか否かを欠陥救済の前に知ることができれば、欠陥予備行あるいは列による欠陥救済により救済不能になることによる欠陥救済の失敗が起こることを防ぐことができ、欠陥救済成功率を上げることができる。しかしながら、これら予備メモリセルのリフレッシュ特性が悪く、基準値に達しない場合には、結局、救済失敗となり、歩留りが低下する。
【００３１】
一般にダイナミック型半導体記憶装置では、チップ全体としてある一定の周期内に一定の回数のリフレッシュ動作によりチップ全体を一巡してリフレッシュを行う。例えば、標準的な２５６Ｍｂ−ＤＲＡＭの場合には、８Ｋリフレッシュサイクル（＝１２８ｍｓ）が標準であり、１２８ｍｓの間に８１９２（２13）本のワード線を順次選択してこれにより選択されるメモリセルのリフレッシュ動作を行う必要がある。ここで、例えば、１サイクルで選択されるワード線数を２倍にして、４Ｋサイクル（＝６４ｍｓ）で全ワード線が一巡して選択されるようにすれば、各メモリセルに要求されるリフレッシュ特性（データ保持特性）の実力は６４ｍｓでよく、リフレッシュ特性が６４ｍｓしかないメモリセルを含んでいても８Ｋサイクルのワード線選択により各メモリセルデータは２回ずつリフレッシュされるので見かけ上１２８ｍｓのリフレッシュ実力を有するようになる。実際には、このような動作を全メモリセルアレイについて行うと、各サイクルで動作ブロックが２倍となり、消費電流が増大するという問題がある。
【００３２】
＜構成及び動作＞
図１はこの発明の実施の形態１であるダイナミック型半導体記憶装置の概念を示す説明図である。同図に示すように、メモリセルアレイ１はノーマルセルアレイブロックＢＬＫ１〜ＢＬＫ１６に分割されている。ノーマルセルアレイブロックＢＬＫｉ（ｉ＝１〜１６）の両側（図中上下方向）には、図示しないセンスアンプが形成されるセンスアンプ帯ＳＲｉ及びＳＲ（ｉ＋１）が設けられ、センスアンプ帯ＳＲｊ（ｊ＝２〜１６）はノーマルセルアレイブロックＢＬＫ（ｊ−１），ＢＬＫｊ間で共有される。
【００３３】
さらに、メモリセルアレイ１は、ノーマルセルアレイブロックＢＬＫｉと同一あるいは類似の予備セルアレイブロックＳＢＬＫがさらに設けられ、予備セルアレイブロックＳＢＬＫは、センスアンプ帯ＳＳＲ内に形成される図示しないセンスアンプを用いる。
【００３４】
また、メモリセルアレイ１に対してコラムデコーダＣＤが設けられ、各ノーマルセルアレイブロックＢＬＫ１〜ＢＬＫ１６にそれぞれロウデコーダＲＤ１〜ＲＤ１６が設けられ、予備セルアレイブロックＳＢＬＫに対して予備ロウデコーダＳＲＤが設けられる。また、各ノーマルセルアレイブロックＢＬＫｉ（ｉ＝１〜１６）及び予備セルアレイブロックＳＢＬＫ中に、図１では図示しないが、マトリクス状にメモリセルが配置され、メモリセルの行選択のためのワード線、メモリセルのデータ読みだし・書き込みのためのビット線が配置される。
【００３５】
このような構成において、ブロックＢＬＫｐ（ｐ＝１〜１６のいずれか）内のメモリセルが欠陥を含む場合に、レーザヒューズプログラム方式などの既存の方法により、欠陥を含むノーマルセルアレイブロックＢＬＫｐを予備セルアレイブロックＳＢＬＫに電気的に置換して欠陥救済を行う。欠陥救済後はノーマルセルアレイブロックＢＬＫｐが選択された場合は予備セルアレイブロックＳＢＬＫにアクセスされるように動作する。
【００３６】
欠陥救済後、正規のブロックであるノーマルセルアレイブロックＢＬＫ１〜ＢＬＫ１６はそれぞれ、８Ｋサイクルでリフレッシュされるが、予備セルアレイブロックＳＢＬＫは４Ｋサイクルでリフレッシュされるようにしている。以下、その詳細を説明する。
【００３７】
ノーマルセルアレイブロックＢＬＫ１〜ＢＬＫ１６はそれぞれ８Ｋサイクルのリフレッシュ周期に対応する１３ビットのロウアドレスＲＡ１〜ＲＡ１３により行選択がなされ、選択された行のリフレッシュ動作が順次行われる。予備メモリアレイブロックは８ＫサイクルのロウアドレスＲＡ１〜ＲＡ１３に対応する１３ビットのロウアドレスのうち最上位ロウアドレスＲＡ１３を除く４Ｋサイクル分の１２ビットのロウアドレスによって選択されるように構成する。
【００３８】
図２は、実施の形態１のダイナミック型半導体記憶装置のロウアドレス制御方式の構成を示すブロック図である。同図に示すように、ブロックアドレスデコーダ１２はロウアドレスＲＡ１０〜ＲＡ１３に基づきブロック選択信号ＢＳ１〜ＢＳ１６及びＢＳＳを選択的に活性状態にする。
【００３９】
図３はブロックアドレスデコーダ１２の内部構成を示す説明図である。同図に示すように、ロウアドレス信号ＲＡ１０〜ＲＡ１３及び信号ＲＡ１０〜ＲＡ１３がそれぞれインバータＩ１〜Ｉ４で反転される反転ロウアドレス信号バーＲＡ１０〜ＲＡ１３をブロック選択信号ＢＳ１〜ＢＳ１６用に受ける。
【００４０】
さらに、ロウアドレス信号ＲＡ１０〜ＲＡ１３及び信号ＲＡ１０〜ＲＡ１３がそれぞれインバータＩ１１〜Ｉ１４で反転される反転ロウアドレス信号バーＲＡ１０〜ＲＡ１３を予備ブロック選択信号ＢＳＳ用に独立して受ける。ただし、ロウアドレス信号ＲＡ１３及び反転ロウアドレス信号バーＲＡ１３は、一方入力に“Ｈ”の制御信号ＣＳを受けるＯＲゲートＧ５１及びＧ５２により共に“Ｈ”固定される。
【００４１】
ＡＮＤゲートＧ１〜Ｇ１６はそれぞれアドレス指定された４つの信号ＲＡ１０（バーＲＡ１０）〜ＲＡ１３（バーＲＡ１３）が“Ｈ”となったときに活性状態のブロック選択信号ＢＳ１〜ＢＳ１６をそれぞれ出力する。
【００４２】
ＡＮＤゲートＧＳは、欠陥ブロックＢＬＫｐに代わってアドレス指定された４つの信号ＲＡ１０（バーＲＡ１０）〜ＲＡ１３（バーＲＡ１３）が“Ｈ”となったときに活性状態のブロック選択信号ＢＳＳを出力する。ただし、信号ＲＡ１３及びバーＲＡ１３は共に“Ｈ”固定されるため、実際には、３つの信号ＲＡ１０（バーＲＡ１０）〜ＲＡ１２（バーＲＡ１２）が“Ｈ”となったときに活性状態のブロック選択信号ＢＳＳを出力する。
【００４３】
図２に戻って、プリデコーダ１１はロウアドレス信号ＲＡ１〜ＲＡ９をデコードして選択信号Ｘ１〜Ｘ１８を選択的に活性状態にしてアドレスセレクタＡＳｉ（ｉ＝１〜１６）及び予備アドレスセレクタＳＡＳに出力する。
【００４４】
ブロックアドレスデコーダ１２は前述したように、ロウアドレス信号ＲＡ１０〜ＲＡ１３をデコードして、ブロック選択信号ＢＳ１〜ＢＳ１６及びＢＳＳを選択的に活性状態にして、アドレスセレクタＡＳｉ（ＳＡＳ）及びセンスアンプ制御系ＳＡＣｉ（予備センスアンプ制御系ＳＳＡＣ）に出力する。
【００４５】
アドレスセレクタＡＳｉ（ＳＡＳ）は活性状態のブロック選択信号ＢＳｉ（ＢＳＳ）を受けると活性化し、選択信号Ｘ１〜Ｘ１８に基づきワード線選択回路ＷＣｉ（予備ワード線選択回路ＳＷＣ）にワード線選択信号を出力する。
【００４６】
ワード線選択回路ＷＣｉ（ＳＷＣ）は、対応のアドレスセレクタＡＳｉ（ＳＡＳ）から受けるワード線選択信号に基づき、該当ブロックのワード線ＷＬを選択的に活性状態にしてメモリセルアレイの行選択を行う。なお、図１のロウデコーダＲＤはワード線選択回路ＷＣｉに対応する。
【００４７】
このような構成の実施の形態１のダイナミック型半導体記憶装置は、８Ｋサイクルのリフレッシュ期間中に、ロウアドレスＲＡ１０〜ＲＡ１２による固有のアドレス指定がなされた予備セルアレイブロックＳＢＬＫに対して、ＲＡ１３＝“１”とＲＡ１３＝“０”のときに２回アクセスされることになり、４Ｋサイクルのリフレッシュ期間でリフレッシュすることができる。
【００４８】
ただし、通常メモリアクセス動作としてのメモリセル選択アドレスはロウアドレスＲＡ１３を含む８Ｋ分のロウアドレスに従うようにする。すなわち、外部より印加されたロウアドレスに従って、図示しないデータ入出力系の制御下でメモリセルデータへのアクセスは正確に行われるが、セルアレイブロックＢＬＫ１〜ＢＬＫ１６のいずれかと予備セルアレイブロックＳＢＬＫとが同時に選択されて内部で余分にワード線選択・リフレッシュが行われる場合があるということである。
【００４９】
＜効果＞
このように、実施の形態１のダイナミック型半導体記憶装置は、リフレッシュ特性が悪い予備セルアレイブロックＳＢＬＫに置換された場合でも、予備セルアレイブロックＳＢＬＫを短いリフレッシュ間隔でリフレッシュ可能にすることにより、十分に正常なリフレッシュ動作が可能となる。その結果、欠陥救済の成功率が高まり歩留りが向上する。
【００５０】
さらに、予備セルアレイブロックＳＢＬＫに要求されるリフレッシュ特性が比較的低いため、予備セルアレイブロックＳＢＬＫに対するリフレッシュテストを不要にできるため、リフレッシュテスト時間の短縮を図ることができる。また、テスト系（テスト回路）がテスト結果情報を蓄えるフェイルメモリ容量も小さくすることができる。
【００５１】
＜＜実施の形態２＞＞
＜構成及び動作＞
図４はこの発明の実施の形態２であるダイナミック型半導体記憶装置の概念を示す説明図である。なお、図１と同様の部分については同一の参照符号を付しその説明を適宜省略する。
【００５２】
図４に示すように、実施の形態２のダイナミック型半導体記憶装置はノーマルモードとリフレッシュモードとで異なるアクセスを行うようにする。なお、リフレッシュモードとはＣＢＲ（CAS before RAS）リフレッシュ及びセルフリフレッシュ等を含むモードであり、内部アドレスカウンタにより発生されたリフレッシュアドレスに従って、該当するロウアドレスのワード線選択・リフレッシュ動作が行われるモードである。
【００５３】
実施の形態２の構成は、予備セルアレイブロックＳＢＬＫへの欠陥救済後に以下のように動作する。
【００５４】
ノーマルモード時において、ノーマルセルアレイブロックＢＬＫ１〜ＢＬＫ１６はそれぞれ１３ビットのロウアドレスＲＡ１〜ＲＡ１３により行選択がなされ、選択された行の通常動作（読み出し、書き込み動作等）が行われるとともに、予備セルアレイブロックＳＢＬＫは１３ビットのロウアドレスＲＡ１〜ＲＡ１３により行選択がなされ、選択された行の通常動作が行われる。
【００５５】
一方、リフレッシュモード時において、ノーマルセルアレイブロックＢＬＫ１〜ＢＬＫ１６はそれぞれ、８Ｋサイクルの１３ビットのリフレッシュロウアドレスＱＡ１〜ＱＡ１３でリフレッシュされるが、予備セルアレイブロックＳＢＬＫは４Ｋサイクルの１２ビットのリフレッシュロウアドレスＱＡ１〜ＱＡ１２でリフレッシュされる。
【００５６】
図５は、実施の形態２のダイナミック型半導体記憶装置のロウアドレス制御系の構成を示すブロック図である。なお、図２と同様の部分については同一の参照符号を付しその説明を適宜省略する。
【００５７】
図５に示すように、実施の形態２のブロックアドレスデコーダ１２ＢはロウアドレスＲＡ１０〜ＲＡ１３（ＱＡ１０〜ＱＡ１３）に基づきブロック選択信号ＢＳ１〜ＢＳ１６及びＢＳＳを選択的に活性状態にする。このとき、ノーマルモードかリフレッシュモードかを指示するモード信号を受け、モード信号ＳＭがノーマルモードを指示するとき、予備ブロック選択信号ＢＳＳ用の最大ビットアドレス（ＲＡ１３）を有効にし、リフレッシュモードを指示するとき最大ビットアドレス（ＱＡ１３）を無効にする。
【００５８】
具体的には、図３で示した構成において、ブロックアドレスデコーダ１２Ｂは、ノーマルモード時は制御信号ＣＳを“Ｌ”に、リフレッシュモード時は制御信号ＣＳを“Ｈ”にするように内部制御するようにすればよい。なお、図３でロウアドレスＲＡ１０〜ＲＡ１３で示した箇所はリフレッシュモード時にはリフレッシュアドレスＱＡ１０〜ＱＡ１３に置き代わるものとする。
【００５９】
このような構成の実施の形態２のダイナミック型半導体記憶装置は、リフレッシュモード時における８Ｋサイクルのリフレッシュ期間中に、リフレッシュロウアドレスＱＡ１０〜ＱＡ１３による固有のアドレス指定がなされた予備セルアレイブロックＳＢＬＫに対して、リフレッシュロウアドレスＱＡ１３の値を無視してＱＡ１３＝“１”とＱＡ１３＝“０”のときに２回アクセスされることになり、４Ｋサイクルのリフレッシュ期間でリフレッシュすることができる。
【００６０】
一方、ノーマルモード時は、予備セルアレイブロックＳＢＬＫに対して、他のノーマルセルアレイブロックＢＬＫ１〜ＢＬＫ１６と同様にロウアドレスＲＡ１〜ＲＡ１３の値によってアクセスされる。
【００６１】
＜効果＞
実施の形態１の効果に加え、下記の効果を奏する。
予備セルアレイブロックＳＢＬＫでの余分なワード線選択時の消費電力増大をリフレッシュモード時のみにできるため、ノーマルモード時に消費電流増大による電源系の不安定によるアクセスタイムの増大などの問題を回避できる。
【００６２】
＜＜実施の形態３＞＞
＜前提＞
実施の形態１、２による予備セルアレイブロックＳＢＬＫに対するリフレッシュサイクルは４Ｋサイクルであったが、このサイクルに限るわけではなく、より短い周期である、２Ｋ、１Ｋサイクルでリフレッシュを行うようにしてもよい。これらは、予備セルアレイブロックＳＢＬＫのリフレッシュ特性能力実力により使い分けるようにするのが望ましい。
【００６３】
＜構成及び動作＞
図６はこの発明の実施の形態３であるダイナミック型半導体記憶装置の概念を示す説明図である。なお、図１あるいは図２と同様の部分については同一の参照符号を付しその説明を適宜省略する。
【００６４】
実施の形態３の構成は、予備セルアレイブロックＳＢＬＫへの欠陥救済後に以下のように動作する。
【００６５】
ノーマルモード時において、ノーマルセルアレイブロックＢＬＫ１〜ＢＬＫ１６はそれぞれ１３ビットのロウアドレスＲＡ１〜ＲＡ１３により行選択がなされ、選択された行の通常動作（読み出し、書き込み動作等）が行われるとともに、予備セルアレイブロックＳＢＬＫは１３ビットのロウアドレスＲＡ１〜ＲＡ１３により行選択がなされ、選択された行の通常動作が行われる。
【００６６】
一方、リフレッシュモード時において、ノーマルセルアレイブロックＢＬＫ１〜ＢＬＫ１６はそれぞれ、８Ｋサイクルの１３ビットのリフレッシュロウアドレスＱＡ１〜ＱＡ１３でリフレッシュされるが、予備セルアレイブロックＳＢＬＫは４Ｋサイクルの１２ビットのリフレッシュロウアドレスＱＡ１〜ＱＡ１２、２Ｋサイクルの１１ビットのリフレッシュロウアドレスＱＡ１〜ＱＡ１１あるいは１Ｋサイクルの１０ビットのリフレッシュロウアドレスＱＡ１〜ＱＡ１０でリフレッシュされる。
【００６７】
図７は、実施の形態３のダイナミック型半導体記憶装置のロウアドレス制御系の構成を示すブロック図である。なお、図２と同様の部分については同一の参照符号を付しその説明を適宜省略する。
【００６８】
図７に示すように、実施の形態３のダイナミック型半導体記憶装置のブロックアドレスデコーダ１２Ｃは、リフレッシュサイクルプログラム信号ＰＲＳをさらに受け、この信号ＰＲＳに基づき予備セルアレイブロックＳＢＬＫに対するリフレッシュサイクルを決定する。
【００６９】
図８は実施の形態３のブロックアドレスデコーダ１２Ｃの構成を示す説明図である。なお。図３と同様の部分については同一の参照符号を付しその説明を適宜省略する。また、同図におけるロウアドレス信号ＲＡ１０〜ＲＡ１３はリフレッシュロウアドレス信号ＱＡ１０〜ＱＡ１３を含む。
【００７０】
図８に示すように、ロウアドレス信号ＲＡ１３及び反転ロウアドレス信号バーＲＡ１３は、“制御信号ＣＳ１を受けるＯＲゲートＧ５１及びＧ５２により共に“Ｈ”固定されたり、スルーしたりする。ロウアドレス信号ＲＡ１２及び反転ロウアドレス信号バーＲＡ１２は、制御信号ＣＳ２を受けるＯＲゲートＧ５３及びＧ５４により共に“Ｈ”固定されたり、スルーしたりする。ロウアドレス信号ＲＡ１１及び反転ロウアドレス信号バーＲＡ１１は、制御信号ＣＳ３を受けるＯＲゲートＧ５５及びＧ５６により共に“Ｈ”固定されたり、スルーしたりする。
【００７１】
具体的には、ノーマルモード時は制御信号ＣＳ１〜ＣＳ３を共に“Ｌ”にし、リフレッシュモード時の４Ｋサイクル時は制御信号ＣＳ１〜ＣＳ３を“Ｈ”、“Ｌ”及び“Ｌ”にし、２Ｋサイクル時は制御信号ＣＳ１〜ＣＳ３を“Ｈ”、“Ｈ”及び“Ｌ”にし、１Ｋサイクル時は制御信号ＣＳ１〜ＣＳ３を共に“Ｈ”にするように内部制御する。なお、制御信号ＣＳ１〜ＣＳ３の内容はモード信号ＳＭ及びリフレッシュサイクルプログラム信号ＰＲＳによって決定される。
【００７２】
このような構成の実施の形態３のダイナミック型半導体記憶装置は、リフレッシュモード時における８Ｋサイクルのリフレッシュ期間中に、リフレッシュロウアドレスＱＡ１０〜ＱＡ１３による固有のアドレス指定がなされた予備セルアレイブロックＳＢＬＫに対して、リフレッシュサイクルプログラム信号に基づき４Ｋ，２Ｋあるいは１Ｋサイクルのリフレッシュ期間でリフレッシュすることができる。
【００７３】
＜効果＞
実施の形態１及び実施の形態２の効果に加え、下記の効果を奏する。
予備セルアレイブロックＳＢＬＫのリフレッシュ特性の実力に最も適合したリフレッシュサイクルに設定することにより、さらに歩留りを向上させることができる。
【００７４】
＜＜実施の形態４＞＞
＜前提＞
実施の形態１〜３は、メモリアレイの欠陥救済のための予備ブロックを備え、ブロック単位で置換する場合を示したが、これらはブロック単位の置換のため、救済効率が悪いという問題点がある。
【００７５】
＜構成及び動作＞
図９はこの発明の実施の形態４であるダイナミック型半導体記憶装置の概念を示す説明図である。なお、図１と同様の部分については同一の参照符号を付しその説明を適宜省略する。
【００７６】
実施の形態４は、ブロックＢＬＫｐ（ｐ＝１〜１６のいずれか）のメモリセルが欠陥を含む場合に、レーザヒューズプログラム方式などの既存の方法により、欠陥を含むノーマルセルアレイブロックＢＬＫｐのワード線（図示せず）を予備セルアレイブロックＳＲＢＫＬの予備ワード線ＳＷＬ１〜ＳＷＬｎのいずれかに電気的に置換して欠陥救済を行う。欠陥救済後はノーマルセルアレイブロックＢＬＫｐの当該行が選択された場合は予備セルアレイブロックＳＲＢＬＫ内の置換された行にアクセスされるように動作する。なお、ＳＲＲＤは予備セルアレイブロックＳＲＢＬＫに設けられたロウデコーダ、ＳＲＳＲは予備セルアレイブロックＳＲＢＬＫ用のセンスアンプ帯である。
【００７７】
図１０は、実施の形態４のダイナミック型半導体記憶装置のロウアドレス制御系の構成を示すブロック図である。なお、図２と同様の部分については同一の参照符号を付しその説明を適宜省略する。
【００７８】
図１０に示すように、アドレスデコーダ１３はロウアドレスＲＡ１〜ＲＡ１３に基づきブロック選択信号ＢＳ１〜ＢＳ１６及びＢＳＳを選択的に活性状態にするとともに、選択信号Ｘ１〜Ｘ１８を選択的に活性状態にする。
【００７９】
アドレスデコーダ１３は基本的に実施の形態１のプリデコーダ１１及びブロックアドレスデコーダ１２の機能を有しており、さらに、予備ブロック選択信号ＢＳＳの活性／非活性の判断及び置換された行を有するノーマルセルアレイブロックＢＬＫｉの活性／非活性の判断をロウアドレスＲＡ１〜ＲＡ１３に基づき行う機能を有している。
【００８０】
このような構成の実施の形態４のダイナミック型半導体記憶装置は、リフレッシュモード時における８Ｋサイクルのリフレッシュ期間中に、リフレッシュロウアドレスＱＡ１０〜ＱＡ１３による固有のアドレス指定がなされた予備セルアレイブロックＳＲＢＬＫに対して、リフレッシュロウアドレスＱＡ１３の値を無視してＱＡ１３＝“１”とＱＡ１３＝“０”のときに２回アクセスされることになり、４Ｋサイクルのリフレッシュ期間でリフレッシュすることができる。
【００８１】
なお、実施の形態４の構成は実施の形態１に対応する構成だが、実施の形態２に対応させて図１１に示すようにノーマルモードとリフレッシュモードとで予備セルアレイブロックＳＲＢＬＫに対して異なるアクセスを行うようにしてもよく、実施の形態３に対応させて予備セルアレイブロックＳＲＢＬＫに対するリフレッシュサイクルを可変設定するようにしてもよい。
【００８２】
＜効果＞
実施の形態１及び実施の形態２の効果に加え、下記の効果を奏する。
予備セルアレイブロックＳＲＢＬＫの構成より小さな単位の置換構成においても、同様の救済効果を得ることができ、救済効率を上げることができる。
【００８３】
＜＜実施の形態５＞＞
＜前提＞
一般に、ダイナミック型半導体記憶装置では、セルフリフレッシュモードにおいては、内部アドレスカウンタおよび内部リフレッシュタイマによりリフレッシュ動作がなされる。この時、メモリアレイ全体のリフレッシュ特性の実力に応じて、リフレッシュタイマの周期をプログラムしてチューニングし、最適化することが行われている。しかしながら、この手法は、温度依存性、電源電圧依存性を一様に保ちながら広範囲にチューニングするような回路構成を実現することが困難である。
【００８４】
このような問題点を解決するために、リフレッシュタイマの周期は一定あるいは狭い範囲のプログラムとし、セルフリフレッシュモード時における全てのメモリセルに対するリフレッシュサイクルをプログラム可能にして、リフレッシュ間隔のチューニングを行うのがよい。
【００８５】
＜構成及び動作＞
図１２は実施の形態５のダイナミック型半導体記憶装置が用いるリフレッシュアドレスカウンタの構成例を示すブロック図である。同図に示すように、所定のクロックに同期して動作する、１３個の１ビットカウンタＣＡ１〜ＣＡ１３をループ接続することにより構成される。そして、カウンタＣＡ１〜ＣＡ１３の出力がリフレッシュアドレスＱＡ１〜ＱＡ１３となる。
【００８６】
図１３、実施の形態５のダイナミック型半導体記憶装置が用いるブロックアドレスデコーダの内部構成を示す回路図である。なお、ブロックデコーダの周辺構成は図１で示した実施の形態１の構成と同様である。
【００８７】
図１３に示すように、実施の形態５のブロックアドレスデコーダ１２Ｄは、リフレッシュアドレスＱＡ１０〜ＱＡ１３（通常動作時は、ロウアドレスＲＡ１０〜ＲＡ１３）及びリフレッシュアドレス信号ＲＡ１０〜ＲＡ１３がそれぞれインバータＩ２１〜Ｉ２４で反転される反転リフレッシュアドレス信号バーＱＡ１０〜ＱＡ１３をブロック選択信号ＢＳ１〜ＢＳ１６及びＢＳＳ用に受ける。ただし、リフレッシュロウアドレス信号ＱＡ１３及び反転ロウアドレス信号バーＱＡ１３は、外部からの制御信号Ｃ１を受けるＯＲゲートＧ６１及びＧ６２により共に“Ｈ”固定されたり、スルーしたりする。リフレッシュロウアドレス信号ＱＡ１２及び反転ロウアドレス信号バーＱＡ１２は、外部からの制御信号Ｃ２を受けるＯＲゲートＧ６３及びＧ６４により共に“Ｈ”固定されたり、スルーしたりする。リフレッシュロウアドレス信号ＱＡ１１及び反転ロウアドレス信号バーＱＡ１１は、外部からの制御信号Ｃ３を受けるＯＲゲートＧ６５及びＧ６６により共に“Ｈ”固定されたり、スルーしたりする。
【００８８】
具体的には、８Ｋサイクル時は制御信号Ｃ１〜Ｃ３を共に“Ｌ”にし、４Ｋサイクル時は制御信号Ｃ１〜Ｃ３を“Ｈ”、“Ｌ”及び“Ｌ”にし、２Ｋサイクル時は制御信号Ｃ１〜Ｃ３を“Ｈ”、“Ｈ”及び“Ｌ”にし、１Ｋサイクル時は制御信号Ｃ１〜Ｃ３を共に“Ｈ”に設定する。
【００８９】
＜効果＞
通常のセルフリフレッシュ動作の内部リフレッシュ間隔をプログラムすることにより、リフレッシュ特性の実力に応じて最適化したセルフリフレッシュ動作を実現でき、歩留りを向上できる。
【００９０】
＜＜実施の形態６＞＞
＜前提＞
一般に、セルフリフレッシュ動作では、内部カウンタおよび内部タイマによりリフレッシュ動作が行われるので、外部からその動作状態をテストすることができないのでチェック方法が必要である。
【００９１】
＜処理内容１＞
実施の形態６は内部リフレッシュ動作のリフレッシュサイクルのチェック方法である。なお、図１４及び図１５は実施の形態６の第１のチェック方法説明用のタイミング図である。これらの図において、バーＲＡＳ（Ｅ）は外部ロウアドレスストローブ信号、バーＣＡＳ（Ｅ）は外部コラムアドレスストローブ信号、Ａｄｄ（Ｅ）は外部アドレス信号、バーＷＥは書き込み制御信号、バーＲＡＳ（Ｉ）は内部ロウアドレスストローブ信号、ＲＡｉ（Ｉ）は内部ロウアドレス信号、ＣＡｉ（Ｉ）は内部コラムアドレス信号、Ｄinはデータ入力、Ｄoutはデータ出力を示す。
【００９２】
セルフリフレッシュチェックモードに入ると、内部タイマにより定まるリフレッシュ周期で内部リフレッシュ動作が行われるが、この時、コラムアドレスをたとえば０番地に固定してコラムアドレス系（既存の回路構成）を動作させる。これに従って、データ入出力系（既存の回路構成）を動作させ、外部よりデータ入出力を行う。このような機能を設けることにより、以下（１）〜（４）のように内部リフレッシュ動作のチェックが可能になる。
【００９３】
（１）通常の書き込み動作によってコラムアドレスが０番地の全アドレスに“０”を書き込む。
（２）図１４に示すように、セルフリフレッシュチェックモード（時刻ｔ１のタイミング）で、内部ロウアドレス信号ＣＡｉをインクリメントさせながら、ある一定時間Ｔの間、外部のデータ入力Ｄinで“１”書き込みを行う。
（３）通常の読み出し動作によってコラムアドレス０番地の全データを読み出す。
・読み出したデータがすべて“１”であれば、期間Ｔ以内の時間で一巡のリフレッシュ動作が行われていたと判定。
・読み出したデータの一部に“０”があれば、リフレッシュ動作の一巡に期間Ｔ以上の時間を要していることになり、期間Ｔより大きい期間Ｔ’の時間で（２）を再度行う。
（４）以上を繰り返すことにより、内部リフレッシュ動作の周期を外部より知ることができ、有効なテストができる。
【００９４】
また、以下の方法でテストを行うことも可能である。
【００９５】
（１）通常の書き込み動作によってコラムアドレスが０番地でロウアドレスＲＡｉを順次インクリメントさせながら“０”，“１”を交互に書き込む。
（２）図１５に示すように、セルフリフレッシュチェックモード（時刻ｔ１のタイミング）で書き込み制御信号バーＷＥを立ち上げて（時刻ｔ２）読み出しモードにした後、内部ロウアドレス信号ＲＡｉをインクリメントさせながら、出力データＤoutを読み出す。
（３）出力データＤoutの発振周波数から内部リフレッシュ動作の周期を外部より知ることができる。
【００９６】
＜処理内容２＞
上記の方法では、内部リフレッシュ動作の周期を知ることができるが、実施の形態１〜５のダイナミック型半導体記憶装置ように予備ブロックあるいは予備行・列ブロックのように特定のブロックあるいは行（列）のメモリセルに対してのみリフレッシュサイクルが異なる場合のリフレッシュサイクルを独立にテストする必要が生ずる。
【００９７】
図１６は実施の形態６の第２のチェック方法説明用のタイミング図である。同図において、ＢＡが外部出力ブロック選択用のロウアドレスである。他の信号は図１４及び図１５と同じである。
【００９８】
（１）図１６に示すように、セルフリフレッシュチェックモード（時刻ｔ１のタイミング）で書き込み制御信号バーＷＥを立ち上げて（時刻ｔ２）読み出しモードにした後、ブロック選択用ロウアドレスＢＡ（＝ＢＡＳ）を設定して、特定のブロック（予備セルアレイブロックＳＢＬＫ等）のみ、出力データＤoutが出力可能なようにする。
（２）そして、内部ロウアドレス信号ＲＡｉをインクリメントさせながら、出力データＤoutを読み出す。このとき、有効な出力データＤoutが何回に１回の割合で出力されるかを判定する。
例えば、実施の形態１の構成の場合、予備セルアレイブロックＳＢＬＫについては８回に１回の割合で有効な出力データＤoutを読み出され、他のブロックについては１６回に１回の割合で有効な出力データＤoutを読み出される。
【００９９】
＜効果＞
内部でリフレッシュサイクルをプログラムあるいはメモリアレイブロックにより異なるリフレッシュサイクルを持つ場合に、これら動作を外部より的確にテストすることができる。
【０１００】
＜＜実施の形態７＞＞
＜前提＞
実施の形態１，２と同様の効果を得られる構成として、一般に、（Ｎ＋１）個のメモリアレイブロックを備え、このうちの任意のＮ個を選択して活性化させるような構成を実現し、活性化して使用するブロックのうち一番リフレッシュ特性が悪いブロックでリフレッシュサイクルを小さくする構成が考えられる。
【０１０１】
＜構成及び動作＞
図１７はこの発明の実施の形態７であるダイナミック型半導体記憶装置の概念を示す説明図である。同図に示すように、メモリセルアレイ６はノーマルセルアレイブロックＢＬＫ１〜ＢＬＫ１７に分割されている。ノーマルセルアレイブロックＢＬＫｉ（ｉ＝１〜１７）の両側（図中上下方向）には、図示しないセンスアンプが形成されるセンスアンプ帯ＳＲｉ及びＳＲ（ｉ＋１）が設けられ、センスアンプ帯ＳＲｊ（ｊ＝２〜１７）はノーマルセルアレイブロックＢＬＫ（ｊ−１），ＢＬＫｊ間で共有される。
【０１０２】
また、メモリセルアレイ６に対してコラムデコーダＣＤが設けられ、各ノーマルセルアレイブロックＢＬＫ１〜ＢＬＫ１７にそれぞれロウデコーダＲＤ１〜ＲＤ１７が設けられる。また、各ノーマルセルアレイブロックＢＬＫｉ（ｉ＝１〜１７）にはマトリクス状にメモリセルが配置され、メモリセルの行選択のためにワード線、メモリセルのデータ読みだし・書き込みのためのビット線が配置される。
【０１０３】
このような構成において、まず、初期状態としてノーマルセルアレイブロックＢＬＫ１〜ＢＬＫ１６を使用するものとし、このうち、一番リフレッシュ特性の悪いブロックがノーマルセルアレイブロックＢＬＫ４であると仮定する。
【０１０４】
この場合、ノーマルセルアレイブロックＢＬＫ１〜ＢＬＫ３、ＢＬＫ５〜ＢＬＫ１６はそれぞれ８Ｋサイクルでリフレッシュされるが、ノーマルセルアレイブロックＢＬＫ４は４Ｋサイクルでリフレッシュされるようにしている。
【０１０５】
なお、実施の形態７の構成は図５で示した実施の形態２と同様であるが、ブロックアドレスデコーダ１２Ｂの内部構成は異なる。実施の形態７のブロックアドレスデコーダの内部構成は、図３で示した実施の形態１のブロックアドレスデコーダ１２における予備ブロック選択信号ＢＢＳ用の回路構成（ＡＮＤゲートＧＳ、ＯＲゲートＧ５１，Ｇ５２、制御信号ＣＳ等）が、全てのノーマルセルアレイブロックＢＬＫ１〜ＢＬＫ１７についてなされた構成となる。
【０１０６】
なお、実施の形態７の構成は、実施の形態２に対応させた構成であるが、実施の形態１，３〜５に対応させて、任意の活性化ブロック（の行）でリフレッシュサイクルを小さくするよう構成してもよい。
【０１０７】
＜効果＞
このように、実施の形態７のダイナミック型半導体記憶装置は、複数のノーマルセルアレイブロックＢＬＫ１〜ＢＬＫ１７の中で活性化されたブロックのうち、リフレッシュ特性が最も悪いアレイブロックＢＬＫｐ（ｐ＝１〜１７のいずれか）を短いリフレッシュ間隔でリフレッシュ可能にすることにより、十分に正常動作が可能となる。その結果、欠陥救済の成功率が高まり歩留りが向上する。
【０１０８】
＜＜実施の形態８＞＞
＜前提＞
実施の形態１のような発明の主旨を発展させて、Ｎ個のメモリアレイブロックを備え、これらＮ個のブロック全てを使用するが、このうちのリフレッシュ特性が一番悪いブロックでリフレッシュサイクルを小さくする構成も可能である。欠陥が存在する場合は各ブロック単位で既存の方法で予備行・列単位の欠陥救済を行い、その後に、一番リフレッシュ特性が悪いブロックについてリフレッシュサイクルを小さくする。
【０１０９】
＜構成及び動作＞
図１８はこの発明の実施の形態８であるダイナミック型半導体記憶装置の概念を示す説明図である。同図に示すように、メモリセルアレイ６はノーマルセルアレイブロックＢＬＫ１〜ＢＬＫ１６に分割されている。なお、図１７と同様の部分については同一の参照符号を付しその説明を適宜省略する。
【０１１０】
このような構成において、まず、初期状態として全てのノーマルセルアレイブロックＢＬＫ１〜ＢＬＫ１６を使用するものとし、このうち、一番リフレッシュ特性の悪いブロックがノーマルセルアレイブロックＢＬＫ４であると仮定する。
【０１１１】
この場合、ノーマルセルアレイブロックＢＬＫ１〜ＢＬＫ３、ＢＬＫ５〜ＢＬＫ１６はそれぞれ８Ｋサイクルでリフレッシュされるが、ノーマルセルアレイブロックＢＬＫ４は４Ｋサイクルでリフレッシュされるようにしている。
【０１１２】
なお、実施の形態８の構成は図５で示した実施の形態２と同様であるが、ブロックアドレスデコーダ１２Ｂの内部構成は異なる。実施の形態８のブロックアドレスデコーダの内部構成は、図３で示した実施の形態１のブロックアドレスデコーダ１２における予備ブロック選択信号ＢＢＳ用の回路構成（ＡＮＤゲートＧＳ、ＯＲゲートＧ５１，Ｇ５２、制御信号ＣＳ等）が、全てのノーマルセルアレイブロックＢＬＫ１〜ＢＬＫ１６についてなされた構成となる。
【０１１３】
なお、実施の形態８の構成は、実施の形態２に対応させた構成であるが、実施の形態１，３〜５に対応させて、任意の活性化ブロック（の行）でリフレッシュサイクルを小さくするよう構成してもよい。
【０１１４】
＜効果＞
このように、実施の形態８のダイナミック型半導体記憶装置は、複数のノーマルセルアレイブロックＢＬＫ１〜ＢＬＫ１６の中で活性化されたブロックのうち、リフレッシュ特性が最も悪いアレイブロックＢＬＫｐ（ｐ＝１〜１６のいずれか）を短いリフレッシュ間隔でリフレッシュ可能にすることにより、十分に正常動作が可能となる。その結果、欠陥救済の成功率が高まり歩留りが向上する。
【０１１５】
また、ノーマルセルアレイブロックＢＬＫ１〜ＢＬＫ１６を全て用いる構成であるため、効率性が実施の形態７より優る。
【０１１６】
＜＜実施の形態９＞＞
実施の形態９は、実施の形態１〜５に示したような構成について、有効にメモリセルアレイ内の欠陥救済・テストおよびその確認アルゴリズムを行う方法である。図１９は実施の形態９の半導体記憶装置の欠陥救済方法を示すフローチャートである。
【０１１７】
以下、図１９を参照してその処理の流れを説明する。ただし、説明の都合上、図１〜図３で示した実施の形態１のダイナミック型半導体記憶装置を対象として説明する。
【０１１８】
ステップＳ１において、ノーマルセルアレイブロックＢＬＫ１〜ＢＬＫ１６に対して、各ブロック内のメモリセルに欠陥がないかをテストする。そして、ステップＳ２で欠陥がないと判定した場合はステップＳ３に移行し、欠陥があると判定した場合はステップＳ４に移行する。
【０１１９】
ステップＳ３において、ノーマルセルアレイブロックＢＬＫ１〜ＢＬＫ１６に対するリフレッシュ特性テストを行い、異常がなければ（ＯＫ）、欠陥救済を必要とするブロックは存在しないため終了し、異常があれば（ＮＧ）ステップＳ４に移行する。
【０１２０】
ステップＳ４において、予備セルアレイブロックＳＢＬＫに対して、ブロック内のメモリセルの欠陥がないかをテストする。そして、ステップＳ５で欠陥がないと判定した場合はステップＳ６に移行し、欠陥があると判定した場合は救済不能なため終了する。
【０１２１】
ステップＳ６において、予備セルアレイブロックＳＢＬＫに対するリフレッシュ特性テストを行い、ステップＳ７で予備セルアレイブロックＳＢＬＫのリフレッシュ特性（通常より低くて良い）の良否を判定し、良（ＯＫ）であればステップＳ８に移行し、不良（ＮＧ）であれば救済不可能なため終了する。なお、予備セルアレイブロックＳＢＬＫに要求されるリフレッシュ特性は４Ｋサイクル等の比較的緩やかなリフレッシュサイクルでリフレッシュ可能なレベルである。
【０１２２】
そして、ステップＳ８において、欠陥と判定したブロックを予備セルアレイブロックＳＢＬＫに置き換え、予備セルアレイブロックＳＢＬＫのリフレッシュサイクルを短いサイクルに設定し終了する。
【０１２３】
＜効果＞
実施の形態１〜５のダイナミック型半導体記憶装置を用いた欠陥救済方法を実現する。この際、リフレッシュ特性をも評価して高精度な欠陥救済を行うことができる。
【０１２４】
＜＜実施の形態１０＞＞
＜前提＞
一般に、６４Ｍｂレベル以降の高集積ＤＲＡＭメモリセルアレイでは、センスアンプのレイアウトピッチを拡大するために、交互配置のセンスアンプレイアウトを有し、また、チップサイズを低減するために、隣接するブロック間でセンスアンプを共有するシェアドセンスアンプ構成を有する。
【０１２５】
このような構成の場合は、基本的に隣接するブロックが同時に活性化することは不可能である。したがって、欠陥救済のための予備ブロックを持つ構成の場合、従来の構成では、予備ブロックはすべての正規ブロックを救済する可能性があるため、予備ブロックについては正規ブロックとの間でセンスアンプを共有するシェアドセンスアンプ構成は不可能であり、予備ブロックは独立してセンスアンプを有する必要があり、チップ面積が増大するという問題点があった。
【０１２６】
＜構成及び動作＞
＜第１の態様＞
図２０はこの発明の実施の形態１０であるダイナミック型半導体記憶装置の第１の態様の概念を示す説明図である。同図に示すように、実施の形態１０は２つの部分メモリセルアレイ２１と部分メモリセルアレイ２２とから構成される。部分メモリセルアレイ２１は予備セルアレイブロックＳＢＬＫ１とノーマルセルアレイブロックＢＬＫ１，ＢＬＫ３，…，ＢＬＫ１３，ＢＬＫ１５とで構成され、部分メモリセルアレイ２２は予備セルアレイブロックＳＢＬＫ２，ノーマルセルアレイブロックＢＬＫ２，ＢＬＫ４，…，ＢＬＫ１４，ＢＬＫ１６とで構成される。
【０１２７】
また、部分メモリセルアレイ２１に対してコラムデコーダＣＤ１が設けられ、各ノーマルセルアレイブロックＢＬＫ１，３…１５にそれぞれロウデコーダＲＤ１，３…１５が設けられ、予備セルアレイブロックＳＢＬＫ１に対して予備ロウデコーダＳＲＤ１が設けられる。
【０１２８】
一方、部分メモリセルアレイ２２に対してコラムデコーダＣＤ２が設けられ、各ノーマルセルアレイブロックＢＬＫ２，４…１６にそれぞれロウデコーダＲＤ２，４…１６が設けられ、予備セルアレイブロックＳＢＬＫ２に対して予備ロウデコーダＳＲＤ２が設けられる。
【０１２９】
部分メモリセルアレイ２１において、ノーマルセルアレイブロックＢＬＫ１，３…１５の両側（図中上下方向）には、図示しないセンスアンプが形成されるセンスアンプ帯ＳＲ１２〜ＳＲ２０がそれぞれ設けられ、隣接するノーマルセルアレイブロックＢＬＫｒ（ｒ＝１〜１５の奇数）とＢＬＫ（ｒ＋２）において、その間のセンスアンプ帯ＳＲを共有する。また、予備セルアレイブロックＳＢＬＫ１はノーマルセルアレイブロックＢＬＫ１との間のセンスアンプ帯ＳＲ１１を共有する。
【０１３０】
部分メモリセルアレイ２２において、ノーマルセルアレイブロックＢＬＫ２，４…１６の両側（図中上下方向）には、図示しないセンスアンプが形成されるセンスアンプ帯ＳＲ２２〜ＳＲ３０がそれぞれ設けられ、隣接するノーマルセルアレイブロックＢＬＫｓ（ｓ＝２〜１６の偶数）とＢＬＫ（ｓ＋２）において、その間のセンスアンプ帯ＳＲを共有する。また、予備セルアレイブロックＳＢＬＫ２はノーマルセルアレイブロックＢＬＫ２との間のセンスアンプ帯ＳＲ２１を共有する。
【０１３１】
例えば、ノーマルセルアレイブロックＢＬＫ６とＢＬＫ８とは、その間のセンスアンプ帯ＳＲ２５を共有し、ノーマルセルアレイブロックＢＬＫ８とＢＬＫ１０とは、その間のセンスアンプ帯ＳＲ２６を共有する。そして、ノーマルセルアレイブロックＢＬＫ８が選択された場合、図２１に示すように、センスアンプ帯ＳＲ２６のセンスアンプＳＡ１〜ＳＡ３をビット線対ＢＬ１，バーＢＬ１、ＢＬ３，バーＢＬ３、ＢＬ５，バーＢＬ５用に用い、センスアンプ帯ＳＲ２５のセンスアンプＳＡ１，ＳＡ２をビット線対ＢＬ２，バーＢＬ２、ＢＬ４，バーＢＬ４用に用いる。
【０１３２】
部分メモリセルアレイ２１のノーマルセルアレイブロックＢＬＫ１，３…１５はロウアドレス信号ＲＡ１０＝“０”でアドレス指定されたブロック、部分メモリセルアレイ２２のノーマルセルアレイブロックＢＬＫ２，４…１６はロウアドレス信号ＲＡ１０＝“１”でアドレス指定されたブロックとして予めアドレス指定されている。
【０１３３】
なお、実施の形態１０の第１の態様のアドレス制御系の構成は図２で示した実施の形態１と同様であるが、ブロックアドレスデコーダ１２の内部構成は異なる。実施の形態１０のブロックアドレスデコーダの内部構成は、図３で示した実施の形態１のブロックアドレスデコーダ１２における予備ブロック選択信号ＢＢＳ用の回路構成（ＡＮＤゲートＧＳ、ＯＲゲートＧ５１，Ｇ５２、制御信号ＣＳ等）が、２つの予備セルアレイブロックＳＢＬＫ１及びＳＢＬＫ２についてそれぞれなされた構成となる。
【０１３４】
このような構成において、部分メモリセルアレイ２１のノーマルセルアレイブロックＢＬＫ１，３…１５のうちいずれかのブロックに欠陥がある場合、当該欠陥ブロックを部分メモリセルアレイ２２の予備セルアレイブロックＳＢＬＫ２で置換する。一方、部分メモリセルアレイ２２のノーマルセルアレイブロックＢＬＫ２，４…１６のうちいずれかのブロックに欠陥がある場合、当該欠陥ブロックを部分メモリセルアレイ２１の予備セルアレイブロックＳＢＬＫ１で置換する。
【０１３５】
したがって、予備セルアレイブロックＳＢＬＫ１は必ずＲＡ１０＝“１”でアドレス指定された部分メモリセルアレイ２２のノーマルセルアレイブロックＢＬＫに置き代わるため、予備セルアレイブロックＳＢＬＫ１が選択されたとき、ＲＡ１０＝“０”でアドレス指定されたノーマルセルアレイブロックＢＬＫ１は必ず非選択となり、予備セルアレイブロックＳＢＬＫ１とノーマルセルアレイブロックＢＬＫ１との間でセンスアンプ帯ＳＲ１１の競合使用は生じない。
【０１３６】
同様に、予備セルアレイブロックＳＢＬＫ２は必ずＲＡ１０＝“０”でアドレス指定された部分メモリセルアレイ２１のノーマルセルアレイブロックＢＬＫに置き代わるため、予備セルアレイブロックＳＢＬＫ２が選択されたとき、ＲＡ１０＝“１”でアドレス指定されたノーマルセルアレイブロックＢＬＫ２は必ず非選択となり、予備セルアレイブロックＳＢＬＫ２とノーマルセルアレイブロックＢＬＫ２との間でセンスアンプ帯ＳＲ２１の競合使用は生じない。
【０１３７】
＜第２の態様＞
図２２はこの発明の実施の形態１０であるダイナミック型半導体記憶装置の第２の態様の概念を示す説明図である。同図に示すように、実施の形態１０のメモリセルアレイ２３は、は予備セルアレイブロックＳＢＬＫ１及びＳＢＬＫ２とノーマルセルアレイブロックＢＬＫ１〜ＢＬＫ１６とで構成される。
【０１３８】
また、メモリセルアレイ２３に対してコラムデコーダＣＤが設けられ、各ノーマルセルアレイブロックＢＬＫ１〜１６にそれぞれロウデコーダＲＤ１〜ＲＤ１６が設けられ、予備セルアレイブロックＳＢＬＫ１及びＳＢＬＫ２に対して予備ロウデコーダＳＲＤ１及びＳＲＤ２がそれぞれ設けられる。
【０１３９】
ノーマルセルアレイブロックＢＬＫｉ（ｉ＝１〜１６）の両側（図中上下方向）には、図示しないセンスアンプが形成されるセンスアンプ帯ＳＲｉ及びＳＲ（ｉ＋１）が設けられ、センスアンプ帯ＳＲｊ（ｊ＝２〜１６）はノーマルセルアレイブロックＢＬＫ（ｊ−１），ＢＬＫｊ間で共有される。
【０１４０】
予備セルアレイブロックＳＢＬＫ１の両側にもセンスアンプ帯ＳＲ０及びＳＲ１が設けられ、予備セルアレイブロックＳＢＬＫ２の両側にもセンスアンプ帯ＳＲ１７及びＳＲ１８が設けられる。そして、予備セルアレイブロックＳＢＬＫ１はノーマルセルアレイブロックＢＬＫ１とセンスアンプ帯ＳＲ１を共有し、予備セルアレイブロックＳＢＬＫ２はノーマルセルアレイブロックＢＬＫ１６とセンスアンプ帯ＳＲ１７を共有する。
【０１４１】
例えば、ノーマルセルアレイブロックＢＬＫ３とＢＬＫ４とは、その間のセンスアンプ帯ＳＲ４を共有し、ノーマルセルアレイブロックＢＬＫ４とＢＬＫ５とは、その間のセンスアンプ帯ＳＲ５を共有する。そして、ノーマルセルアレイブロックＢＬＫ４が選択された場合、図２３に示すように、センスアンプ帯ＳＲ５のセンスアンプＳＡ１〜ＳＡ３をビット線対ＢＬ１，バーＢＬ１、ＢＬ３，バーＢＬ３、ＢＬ５，バーＢＬ５用に用い、センスアンプ帯ＳＲ４のセンスアンプＳＡ１，ＳＡ２をビット線対ＢＬ２，バーＢＬ２、ＢＬ４，バーＢＬ４用に用いる。
【０１４２】
なお、第２の態様も、第１の態様同様、メモリセルアレイ２３のノーマルセルアレイブロックＢＬＫ１，３…１５はロウアドレス信号ＲＡ１０＝“０”でアドレス指定されたブロックであり、ノーマルセルアレイブロックＢＬＫ２，４…１６はロウアドレス信号ＲＡ１０＝“１”でアドレス指定されたブロックである。
【０１４３】
なお、実施の形態１０の第２の態様のアドレス制御系の構成は第１の態様と同様である。
【０１４４】
このような構成において、ノーマルセルアレイブロックＢＬＫ１，３…１５のうちいずれかのブロックに欠陥がある場合、当該欠陥ブロックを予備セルアレイブロックＳＢＬＫ２で置換する。一方、ノーマルセルアレイブロックＢＬＫ２，４…１６のうちいずれかのブロックに欠陥がある場合、当該欠陥ブロックを予備セルアレイブロックＳＢＬＫ１で置換する。
【０１４５】
したがって、予備セルアレイブロックＳＢＬＫ１は必ずＲＡ１０＝“１”でアドレス指定されたノーマルセルアレイブロックＢＬＫ２，４…１６のいずれかに置き代わるため、予備セルアレイブロックＳＢＬＫ１が選択されたとき、ＲＡ１０＝“０”でアドレス指定されたノーマルセルアレイブロックＢＬＫ１は必ず非選択となり、予備セルアレイブロックＳＢＬＫ１とノーマルセルアレイブロックＢＬＫ１との間でセンスアンプ帯ＳＲ１の競合使用は生じない。
【０１４６】
同様に、予備セルアレイブロックＳＢＬＫ２は必ずＲＡ１０＝“０”でアドレス指定されたノーマルセルアレイブロックＢＬＫ１，３，…１５に置き代わるため、予備セルアレイブロックＳＢＬＫ２が選択されたとき、ＲＡ１０＝“１”でアドレス指定されたノーマルセルアレイブロックＢＬＫ２は必ず非選択となり、予備セルアレイブロックＳＢＬＫ２とノーマルセルアレイブロックＢＬＫ１６との間でセンスアンプ帯ＳＲ１７の競合使用は生じない。
【０１４７】
＜効果＞
実施の形態１０のダイナミック型半導体記憶装置は、予備セルアレイブロックとノーマルセルアレイブロックとの間でセンスアンプを共有するシェアドセンスアンプ構成を形成しても、予備セルアレイブロックの選択時に、隣接するノーマルセルブロックとの間でセンスアンプの競合は生じないため、予備セルアレイブロックを含めてシェアドセンスアンプ構成を採ることにより集積度の向上を図ることができる。
【０１４８】
また、第２の態様の構成の方が、一のコラムデコーダで用いるため、第１の態様のように、２つのコラムデコーダＣＤ１及びＣＤ２を設ける必要がない分集積度の向上が図れる。加えて、第１の態様の場合、欠陥ブロックが選択された場合に異なるコラムデコーダを新たに活性化する必要が生じるが、第２の態様ではその必要がない分、制御の容易化を図ることができる。
【０１４９】
＜＜実施の形態１１＞＞
図２４はこの発明の実施の形態１１である半導体記憶装置の欠陥救済方法を示すフローチャートである。この方法は実施の形態１０で示した構成のダイナミック型半導体記憶装置を対象とした方法である。
【０１５０】
同図を参照して、ステップＳ１１において、ノーマルセルアレイブロックＢＬＫ１〜ＢＬＫ１６に対して、各ブロック内のメモリセルに欠陥がないかをテストする。そして、ステップＳ１２で欠陥がないと判定した場合は欠陥救済を必要とするブロックは存在しないため終了し、欠陥があると判定した場合はステップＳ１３に移行する。
【０１５１】
ステップＳ１３において、予備セルアレイブロックＳＢＬＫ１あるいはＳＢＬＫ２に対して、ブロック内のメモリセルの欠陥がないかをテストする。この際、ノーマルセルアレイブロックＢＬＫ１，３…１５（ＲＡ１０＝“０”）のうちいずれかのブロックに欠陥がある場合は予備セルアレイブロックＳＢＬＫ２のテストを行い、ノーマルセルアレイブロックＢＬＫ２，４…１６（ＲＡ１０＝“１”）のうちいずれかのブロックに欠陥がある場合は予備セルアレイブロックＳＢＬＫ１のテストを行う。
【０１５２】
そして、ステップＳ１４で予備セルアレイブロックＳＢＬＫ（ＳＢＬＫ１あるいはＳＢＬＫ２）に欠陥がないと判定した場合はステップＳ１５に移行し、欠陥があると判定した場合は救済不能なため終了する。
【０１５３】
ステップＳ１５において、欠陥と判定したブロックを予備セルアレイブロックＳＢＬＫに置き換えて終了する。この際、ノーマルセルアレイブロックＢＬＫ１，３…１５のうちいずれかのブロックに欠陥がある場合、当該欠陥ブロックを予備セルアレイブロックＳＢＬＫ２で置換し、ノーマルセルアレイブロックＢＬＫ２，４…１６のうちいずれかのブロックに欠陥がある場合、当該欠陥ブロックを予備セルアレイブロックＳＢＬＫ１で置換する。
【０１５４】
＜効果＞
実施の形態１０のダイナミック型半導体記憶装置を用いた欠陥救済方法を実現する。この際、予備セルアレイブロックＳＢＬＫ１及びＳＢＬＫ２のうち一のブロックのみテストを行うため、効率的なテストを行うことができる。
【０１５５】
＜＜実施の形態１２＞＞
＜前提＞
実施の形態７の考え方発展させ、シェアドセンスアンプ構成の（Ｎ＋１）個のメモリアレイブロックを備え、このうち正常なメモリセルを有するＮ個のブロックを選択して活性化させるような構成が考えられる。
【０１５６】
＜構成及び動作＞
図２５及び図２６はこの発明の実施の形態１２であるダイナミック型半導体記憶装置の概念を示す説明図である。同図に示すように、メモリセルアレイ６はノーマルセルアレイブロックＢＬＫ１〜ＢＬＫ１７に分割されている。ノーマルセルアレイブロックＢＬＫｉ（ｉ＝１〜１７）の両側（図中上下方向）には、図示しないセンスアンプが形成されるセンスアンプ帯ＳＲｉ及びＳＲ（ｉ＋１）が設けられ、センスアンプ帯ＳＲｊ（ｊ＝２〜１７）はノーマルセルアレイブロックＢＬＫ（ｊ−１），ＢＬＫｊ間で共有される。なお、図１７と同様の部分については同一の参照符号を付しその説明を適宜省略する。
【０１５７】
このような構成において、まず、図２６に示すように、初期状態時のアクセス対象ブロック群であるノーマルセルアレイブロックＢＬＫ１〜ＢＬＫ１６を使用するものとし、ノーマルセルアレイブロックＢＬＫ１７は初期未使用ブロックとする。すなわち、ブロックアドレスＢＡ１〜ＢＡ１６それぞれのアドレス指定によってブロック選択信号ＢＳ１〜ＢＳ１６が活性状態とされる。
【０１５８】
そして、欠陥を有するブロックがノーマルセルアレイブロックＢＬＫ４の場合、図２６に示すように、ノーマルセルアレイブロックＢＬＫ４を省いてノーマルセルアレイブロックＢＬＫ１７を採用する。すなわち、ブロックアドレスＢＡ１〜ＢＡ３それぞれのアドレス指定によってブロック選択信号ＢＳ１〜ＢＳ３が活性状態とされ、ブロックアドレスＢＡ４〜ＢＡ１６それぞれのアドレス指定によってブロック選択信号ＢＳ５〜ＢＳ１７が活性状態とされる。
【０１５９】
なお、実施の形態１２のロウアドレス制御系の構成は図２で示した実施の形態１と同様であるが、ブロックアドレスデコーダ１２の内部構成は異なる。実施の形態１２のブロックアドレスデコーダの内部構成は、図３で示した実施の形態１のブロックアドレスデコーダ１２における予備ブロック選択信号ＢＢＳ用の回路構成（ＡＮＤゲートＧＳ、ＯＲゲートＧ５１，Ｇ５２、制御信号ＣＳ等）が、全てのノーマルセルアレイブロックＢＬＫ１〜ＢＬＫ１７についてなされた構成となる。
【０１６０】
＜効果＞
このように、実施の形態１２のダイナミック型半導体記憶装置はシェアドセンスアンプ構成で形成し、欠陥を有するアレイブロックＢＬＫｐ（ｐ＝１〜１７のいずれか）を取り除くように、ブロックアドレスデコーダがブロック選択信号ＢＳ１〜ＢＳ１７を出力するように構成することにより、隣接するノーマルセルブロック間でセンスアンプの競合は生じないため、集積度の向上を図ることができる。
【０１６１】
＜＜実施の形態１３＞＞
図２７はこの発明の実施の形態１３である半導体記憶装置の欠陥救済方法を示すフローチャートである。この方法は実施の形態１２で示した構成のダイナミック型半導体記憶装置を対象とした方法である。
【０１６２】
同図を参照して、ステップＳ２１において、全てのノーマルセルアレイブロックＢＬＫ１〜ＢＬＫ１７に対して、各ブロック内のメモリセルに欠陥がないかをテストする。そして、ステップＳ２２で初期状態に使用するノーマルセルアレイブロックＢＬＫ１〜ＢＬＫ１６に欠陥がないと判定した場合は欠陥救済を必要としないため終了し、欠陥があると判定した場合はステップＳ２３に移行する。
【０１６３】
ステップＳ２３において、ノーマルセルアレイブロックＢＬＫ１７を含めて欠陥があるブロックが２つ以上ないかを判断し、２ブロック以上ある場合は救済不能なため終了し、１ブロック以内でおさまる場合はステップＳ２４に移行する。
【０１６４】
そして、ステップＳ２４において、欠陥と判定したブロックを省いてアドレス指定の切り替えを行い終了する。例えば、ノーマルセルアレイブロックＢＬＫ４に欠陥があった場合、ブロックＢＬＫ４を初期状態で使用しないノーマルセルアレイブロックＢＬＫ１７に置換し、図２６で示したようなアドレス指定変更を行う。
【０１６５】
＜効果＞
実施の形態１２のダイナミック型半導体記憶装置を用いた欠陥救済方法を実現する。
【０１６６】
【発明の効果】
以上説明したように、この発明における請求項１記載の半導体記憶装置のメモリセルアクセス手段は、複数種のリフレッシュ間隔で複数のメモリセルにアクセスすることが可能であるため、複数のメモリセルの状態に応じたリフレッシュ間隔でアクセスすることができる。
【０１６７】
さらに、請求項１記載の半導体記憶装置のメモリセルアクセス手段は、リフレッシュ動作時に複数のメモリセルの一部のメモリセルに対して、他と異なるリフレッシュ間隔でアクセスすることができるため、上記一部のメモリセル固有のリフレッシュ間隔でアクセスすることができる。
【０１６９】
加えて、請求項１記載の半導体記憶装置のメモリセルアクセス手段は、置き換え後のリフレッシュ動作時に、複数の正規メモリセルに対して第１のリフレッシュ間隔でアクセスし、置換アクセス用予備メモリセル群に対して、第１のリフレッシュ間隔よりも短い第２のリフレッシュ間隔でアクセスする。
【０１７０】
したがって、第２のリフレッシュ間隔を十分短くすることにより、置換アクセス用予備メモリセル群のメモリセルのリフレッシュ特性（データ保持特性）が多少悪くとも、正常にリフレッシュすることができる。
【０１７１】
請求項２記載の半導体記憶装置のメモリアクセス手段は、複数の正規セルアレイブロックのうち不良の正規メモリセルを有するブロックを、少なくとも一つの予備セルアレイブロックのうち一のブロックに置き換えてアクセスするため、第２のリフレッシュ間隔を十分短くすることにより、置換された予備セルアレイブロックのリフレッシュ特性が多少悪くとも、正常動作が行うことができる。
【０１７２】
請求項３記載の半導体記憶装置のメモリセルアクセス手段は、複数の正規セルアレイブロックのうち不良の正規メモリセルを有する行または列のメモリセル群を、少なくとも一つの予備セルアレイブロックのうちの一のブロックの行または列のメモリセル群に置き換えるため、置換された予備セルアレイブロックの行または列のメモリセル群のリフレッシュ特性が多少悪くとも、正常動作が行うことができる。
【０１７３】
請求項４記載の半導体記憶装置のメモリセルアクセス手段は、制御信号に基づき複数種の第２のリフレッシュ間隔のうち一のリフレッシュ間隔でアクセスするため、置換アクセス用予備メモリセル群のリフレッシュ特性に最も適合したリフレッシュ間隔でリフレッシュ動作を行うことができる。
【０１８２】
この発明における請求項５記載の半導体記憶装置の欠陥救済方法は、少なくとも１つの予備セルアレイブロックの良を判定後に、欠陥ブロックの救済を行うことにより、請求項２記載の半導体記憶装置に対する欠陥救済を精度良く行うことができる。
【０１８３】
請求項６記載の半導体記憶装置の欠陥救済方法は、ステップ(b)の良否テストとして、少なくとも１つの予備セルアレイブロックの各予備メモリセルが第２のリフレッシュ間隔でリフレッシュ可能なリフレッシュ特性を有する場合に良と判定する第２のテストを行うことにより、少なくとも１つの予備セルアレイブロックのリフレッシュ特性をも評価した、高精度な欠陥救済を請求項２記載の半導体記憶装置に対して行うことができる。
【図面の簡単な説明】
【図１】 この発明の実施の形態１であるダイナミック型半導体記憶装置の概念を示す説明図である。
【図２】 実施の形態１のロウアドレス制御系を示すブロック図である。
【図３】 図２のブロックアドレスデコーダの内部構成を示す回路図である。
【図４】 この発明の実施の形態２であるダイナミック型半導体記憶装置の概念を示す説明図である。
【図５】 実施の形態２のロウアドレス制御系を示すブロック図である。
【図６】 この発明の実施の形態３であるダイナミック型半導体記憶装置の概念を示す説明図である。
【図７】 実施の形態３のロウアドレス制御系を示すブロック図である。
【図８】 図５のブロックアドレスデコーダの内部構成を示す回路図である。
【図９】 この発明の実施の形態４であるダイナミック型半導体記憶装置の概念を示す説明図である。
【図１０】 実施の形態４のロウアドレス制御系を示すブロック図である。
【図１１】 実施の形態４の他の構成の概念を示す説明図である。
【図１２】 実施の形態５のダイナミック型半導体記憶装置で用いるリフレッシュアドレスカウンタの構成例を示すブロック図である。
【図１３】 実施の形態５のブロックアドレスデコーダの内部構成を示す回路図である。
【図１４】 実施の形態６による内部リフレッシュサイクルのチェック方法説明用のタイミング図である。
【図１５】 実施の形態６による内部リフレッシュサイクルのチェック方法説明用のタイミング図である。
【図１６】 実施の形態６による特定のブロックの内部リフレッシュサイクルのチェック方法説明用のタイミング図である。
【図１７】 この発明の実施の形態７であるダイナミック型半導体記憶装置の概念を示す説明図である。
【図１８】 この発明の実施の形態８であるダイナミック型半導体記憶装置の概念を示す説明図である。
【図１９】 この発明の実施の形態９である半導体記憶装置の欠陥救済方法を示すフローチャートである。
【図２０】 この発明の実施の形態１０であるダイナミック型半導体記憶装置の第１の態様の概念を示す説明図である。
【図２１】 実施の形態１０の第１の態様の動作説明用の回路図である。
【図２２】 この発明の実施の形態１０であるダイナミック型半導体記憶装置の第２の態様の概念を示す説明図である。
【図２３】 実施の形態１０の第２の態様の動作説明用の回路図である。
【図２４】 この発明の実施の形態１１である半導体記憶装置の欠陥救済方法を示すフローチャートである。
【図２５】 この発明の実施の形態１２であるダイナミック型半導体記憶装置の概念を示す説明図である。
【図２６】 実施の形態１２のブロックデコーダの制御動作を示す説明図である。
【図２７】 この発明の実施の形態１３である半導体記憶装置の欠陥救済方法を示すフローチャートである。
【図２８】 従来のメモリセルアレイ構成を示す説明図である。
【図２９】 従来の予備セルアレイブロック付きメモリセルアレイ構成を示す説明図である。
【図３０】 従来の予備行・列付きメモリセルアレイ構成を示す説明図である。
【符号の説明】
１２，１２Ｂ，１２Ｃ，１２Ｄ ブロックアドレスデコーダ、１３ アドレスデコーダ、２１，２２ 部分メモリセルアレイ、ＢＬＫ１〜ＢＬＫ１７ ノーマルセルアレイブロック、ＳＢＬＫ，ＳＢＬＫ１，ＳＢＬＫ２，ＳＲＢＬＫ 予備セルアレイブロック。
Claims (6)
- ダイナミック型の複数のメモリセルを有するメモリセルアレイと、
リフレッシュ動作時に、アドレス信号に基づき前記複数のメモリセルそれぞれにアクセスするメモリセルアクセス手段とを備え、
前記メモリセルアクセス手段は、前記リフレッシュ動作時に複数種のリフレッシュ間隔で前記複数のメモリセルにアクセス可能であり、
前記メモリセルアクセス手段は、前記リフレッシュ動作時に前記複数のメモリセルのうち一部のメモリセルに対して、他と異なるリフレッシュ間隔でアクセスすることが可能であり、
前記複数のメモリセルは、複数の正規メモリセルと複数の予備メモリセルとを有し、
前記メモリセルアクセス手段は、前記複数の正規メモリセルの一部を前記複数の予備メモリセルのうち少なくとも一部である置換アクセス用予備メモリセル群に置き換えてアクセスすることが可能であり、置き換え後のリフレッシュ動作時に、前記複数の正規メモリセルに対して第１のリフレッシュ間隔でアクセスし、前記置換アクセス用予備メモリセル群のメモリセルに対して前記第１のリフレッシュ間隔よりも短い第２のリフレッシュ間隔でアクセスする、
半導体記憶装置。 - 前記メモリセルアレイは、
各々が前記複数の正規メモリセルを分割して構成される複数の正規セルアレイブロックと、前記複数の予備メモリセルより構成される少なくとも一つの予備セルアレイブロックとを含み、
前記メモリセルアクセス手段は、前記複数の正規セルアレイブロックのうち不良の正規メモリセルを有するブロックに置き換えて、前記少なくとも一つの予備セルアレイブロックのうち一のブロックを前記置換アクセス用予備メモリセル群としてアクセスする、
請求項１記載の半導体記憶装置。 - 前記メモリセルアレイは、
各々が前記複数の正規メモリセルを分割して構成される複数の正規セルアレイブロックと、前記複数の予備メモリセルより構成される少なくとも一つの予備セルアレイブロックとを含み、
前記メモリセルアクセス手段は、前記複数の正規セルアレイブロックのうち不良の正規メモリセルを有する行または列のメモリセル群に置き換えて、前記少なくとも一つの予備セルアレイブロックのうち一のブロックの行または列のメモリセル群を前記置換アクセス用予備メモリセル群としてアクセスする、
請求項１記載の半導体記憶装置。 - 前記第２のリフレッシュ間隔は、互いに時間が異なる複数種の第２のリフレッシュ間隔を含み、
前記メモリセルアクセス手段は、前記リフレッシュ動作時に、制御信号に基づき前記複数種の第２のリフレッシュ間隔のうち一のリフレッシュ間隔でアクセスする、
請求項１記載の半導体記憶装置。 - 請求項２記載半導体記憶装置に対する欠陥救済方法であって、
(a) 前記複数の正規セルアレイブロックに前記欠陥ブロックが存在するか否かをテストするステップと、
(b) 前記ステップ (a) のテストで前記欠陥ブロックの存在が確認されると、前記少なくとも１つの予備セルアレイブロックの良否テストを行うステップと、
(c) 前記ステップ (b) の前記良否テストで良と判定されると、前記欠陥ブロックに置き換えて、前記少なくとも１つの予備セルアレイブロックのうち一のブロックをアクセスするように変更して欠陥救済を行うステップとを備える、
半導体記憶装置の欠陥救済方法。 - 前記ステップ (b) の良否テストは、
前記少なくとも１つの予備セルアレイブロックに不良の予備メモリセルが存在しない場 合に良と判定する第１のテストと、
前記少なくとも１つの予備セルアレイブロックの各予備メモリセルが前記第２のリフレッシュ間隔でリフレッシュ可能なリフレッシュ特性を有する場合に良と判定する第２のテストとを含む、
請求項５記載の半導体記憶装置の欠陥救済方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07142197A JP3964491B2 (ja) | 1997-03-25 | 1997-03-25 | 半導体記憶装置及び半導体記憶装置の欠陥救済方法 |
| US08/915,270 US5933377A (en) | 1997-03-25 | 1997-08-20 | Semiconductor memory device and defect repair method for semiconductor memory device |
| US09/292,355 US6166972A (en) | 1997-03-25 | 1999-04-15 | Semiconductor memory device and defect repair method for semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07142197A JP3964491B2 (ja) | 1997-03-25 | 1997-03-25 | 半導体記憶装置及び半導体記憶装置の欠陥救済方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007072704A Division JP2007172832A (ja) | 2007-03-20 | 2007-03-20 | 半導体記憶装置及び半導体記憶装置の欠陥救済方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10269797A JPH10269797A (ja) | 1998-10-09 |
| JP3964491B2 true JP3964491B2 (ja) | 2007-08-22 |
Family
ID=13460040
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07142197A Expired - Fee Related JP3964491B2 (ja) | 1997-03-25 | 1997-03-25 | 半導体記憶装置及び半導体記憶装置の欠陥救済方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US5933377A (ja) |
| JP (1) | JP3964491B2 (ja) |
Families Citing this family (61)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6072735A (en) * | 1998-06-22 | 2000-06-06 | Lucent Technologies, Inc. | Built-in redundancy architecture for computer memories |
| KR100317195B1 (ko) * | 1998-10-28 | 2002-02-28 | 박종섭 | 반도체메모리의리프레쉬제어회로 |
| JP4179687B2 (ja) * | 1998-12-24 | 2008-11-12 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
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- 1999-04-15 US US09/292,355 patent/US6166972A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
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Legal Events
| Date | Code | Title | Description |
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|
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|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070117 |
|
| A131 | Notification of reasons for refusal |
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|
| A521 | Request for written amendment filed |
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| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070522 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070524 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110601 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110601 Year of fee payment: 4 |
|
| S111 | Request for change of ownership or part of ownership |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110601 Year of fee payment: 4 |
|
| R350 | Written notification of registration of transfer |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120601 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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