JP4179687B2 - 半導体記憶装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置に関し、特に複数のメモリブロックを含む半導体記憶装置に関する。
【０００２】
【従来の技術】
半導体記憶装置においては、欠陥のあるメモリセルが存在する場合、これをスペアのメモリセル（スペアメモリセル）と置換することにより、欠陥のあるメモリセルを等価的に救済し、製品歩留まりを向上させることが図られている。このような欠陥のあるメモリセルを置換救済するためのスペアメモリセルを設ける冗長回路構成の１つとして、フレキシブル・リダンダンシ技法が提案されている。
【０００３】
従来のフレキシブル・リダンダンシ構成を有する半導体記憶装置の一例について、図４９を用いて簡単に説明する。図４９は、従来のフレキシブル・リダンダンシ構成を有する半導体記憶装置の要部の構成を示すブロック図である。図４９に示す従来の半導体記憶装置は、センスアンプブロックＭＸ１、ＭＸ２、ＭＸ３、…ＭＸｎを含む。図４９に示すセンスアンプブロックは、１つのセンスアンプ列に対する複数のメモリセルから構成される。センスアンプブロックＭＸ１は、スペア行ＳＲ１を含む（なお、複数のスペア行を含む場合もある）。センスアンプブロックＭＸ１に存在するスペア行ＳＲ１を用いて、他のブロック（たとえば、センスアンプブロックＭＸ３）に属するメモリセルを置換救済することが可能である。
【０００４】
【発明が解決しようとする課題】
ところで、従来の半導体記憶装置においては、スペアメモリセルを用いた置換救済を行なうか否かを外部アドレスに従って判定した後に、ロウ系回路の動作を行なっていた。したがって、スペア置換の判定に要する時間により、アクセスタイムが遅延するという問題があった。
【０００５】
また、この問題を回避するために、ノーマルメモリセルを含むメモリブロックと対応するスペアメモリセルを含むメモリブロックとを同時に選択し、かつ活性化した後に、最終的にいずれかに対してデータの書込みまたは読出しを行なうという手法もある。しかし、これでは、消費電力が増大し、消費電力低下の要請に反する。
【０００６】
そこで、本発明はかかる問題を解決するためになされたものであり、その目的は、消費電力を抑え、かつ高速動作が可能な半導体記憶装置を提供することにある。
【０００７】
【課題を解決するための手段】
請求項１に係る半導体記憶装置は、複数のノーマルメモリセルを含む複数のノーマルブロックと、所定の対応関係にあるノーマルブロックにおける欠陥のあるノーマルメモリセルを置換救済するための複数のスペアメモリセルを含むスペアブロックと、外部アドレス信号に応答して、対応するノーマルブロックおよび対応するスペアブロックを選択する選択手段と、外部アドレス信号に応答して、スペアブロックを用いて置換救済を行なうか否かを判定するスペア判定手段と、複数のセンスアンプブロックとを備え、複数のセンスアンプブロックのそれぞれは、複数のノーマルブロックおよびスペアブロックのそれぞれに対応して配置され、対応するノーマルブロックまたは対応するスペアブロックとの間でデータの読出し／データの書込みを行なうために動作し、複数の選択ゲートをさらに備え、複数の選択ゲートのそれぞれは、複数のノーマルブロックおよびスペアブロックのそれぞれに対応して配置され、対応するノーマルブロックまたは対応するスペアブロックと対応するセンスアンプブロックとを結合し、スペア判定手段の判定結果に先行して、選択されたノーマルブロックと対応するセンスアンプブロックとを、および選択されたスペアブロックと対応するセンスアンプブロックとを、同時に結合するように複数の選択ゲートの開閉を制御する選択ゲート制御手段と、スペア判定手段の判定結果に基づき、選択されたノーマルブロックまたは選択されたスペアブロックのいずれかに対して、データの読出動作／書込動作を行う制御手段とさらに備える。
【０００８】
請求項２に係る半導体記憶装置は、請求項１に係る半導体記憶装置であって、複数の選択ゲートのそれぞれは、ゲート制御信号に応答して開閉し、選択ゲート制御手段は、選択手段の選択結果に基づき、複数のゲート制御信号のそれぞれを結合レベルまたは非結合レベルに設定する。
【０００９】
請求項３に係る半導体記憶装置は、請求項２に係る半導体記憶装置であって、外部コマンドに応じて、ノーマルモードであるかリフレッシュモードであるかを検出するモード検出手段と、リフレッシュモードにおいては、スペア判定手段の判定結果に基づき、複数のゲート制御信号のそれぞれを結合レベルまたは非結合レベルに設定するように選択ゲート制御手段を制御する回路とをさらに備える。
【００１０】
請求項４に係る半導体記憶装置は、請求項２に係る半導体記憶装置であって、複数のノーマルブロックおよびスペアブロックは、複数のグループにグループ分割され、複数のグループのそれぞれは、対応するセンスアンプブロックを共有し、選択ゲート制御手段は、選択されたノーマルブロックおよび選択されたスペアブロックのそれぞれが属するグループにおいては、選択ゲート制御手段により、選択されたノーマルブロックおよび選択されたセンスアンプブロックのみが共有するセンスアンプブロックと結合する。
【００１１】
請求項５に係る半導体記憶装置は、請求項２に係る半導体記憶装置であって、複数のノーマルブロックとスペアブロックとは、互いに異なるマットとに分割される。
【００１２】
請求項６に係る半導体記憶装置は、複数のノーマルメモリセルを含む複数のノーマルブロックと、所定の対応関係にあるノーマルブロックにおける欠陥のあるノーマルメモリセルを置換救済するための複数のスペアメモリセルを含むスペアブロックと、外部アドレス信号に応答して、対応するノーマルブロックおよび対応するスペアブロックを選択する選択手段と、外部アドレス信号に応答して、スペアブロックを用いて置換救済を行なうか否かを判定するスペア判定手段と、複数のセンスアンプブロックとを備え、複数のセンスアンプブロックのそれぞれは、複数のノーマルブロックおよびスペアブロックのそれぞれに対応して配置され、対応するノーマルブロックまたは対応するスペアブロックとの間でデータの読出し／データの書込みを行なうために動作し、複数の選択ゲートをさらに備え、複数の選択ゲートのそれぞれは、複数のノーマルブロックおよびスペアブロックのそれぞれに対応して配置され、ゲート制御信号に基づき開閉することにより、対応するノーマルブロックまたは対応するスペアブロックと対応するセンスアンプブロックとを結合し、複数のゲート制御信号のそれぞれを、結合レベル、中間レベル、または非結合レベルに設定する選択ゲート制御手段をさらに備え、選択ゲート制御手段は、スペア判定手段の判定結果に基づき、複数のゲート制御信号のそれぞれを、中間レベルから結合レベルに、または中間レベルから非結合レベルに設定する。
【００１３】
請求項７に係る半導体記憶装置は、請求項６に係る半導体記憶装置であって、複数のノーマルブロックおよびスペアブロックは、複数のグループにグループ分割され、複数のグループのそれぞれは、対応するセンスアンプブロックを共有し、スペア判定手段は、選択されたノーマルブロックまたは選択されたスペアブロックのいずれか一方を動作対象として特定し、スペア判定手段により特定された動作対象の属するグループにおいては、選択ゲート制御手段により、特定された動作対象のみが共有するセンスアンプブロックと結合する。
【００１４】
請求項８に係る半導体記憶装置は、請求項６に係る半導体記憶装置であって、外部コマンドに応じて、ノーマルモードであるかリフレッシュモードであるかを検出するモード検出手段と、リフレッシュモードにおいてカウント信号に応答してカウント動作を行ないリフレッシュアドレスを生成する手段とをさらに備え、スペア判定手段は、リフレッシュモードにおいては、リフレッシュアドレスの所定のビットをデコードすることにより、次のリフレッシュサイクルにおける置換救済の判定を予め行なう。
【００１５】
請求項９に係る半導体記憶装置は、請求項６に係る半導体記憶装置であって、外部コマンドに応じて、ノーマルモードであるかリフレッシュモードであるかを検出するモード検出手段と、リフレッシュモードにおいてカウント信号に応答してカウント動作を行ないリフレッシュアドレスを生成する手段とをさらに備え、スペア判定手段は、リフレッシュアドレスの所定のビットをデコードすることにより、次のリフレッシュサイクルにおける置換救済の判定を予め行ない、リフレッシュモードにおいて、スペア判定手段による置換救済の結果をラッチして、連続するリフレッシュサイクル間で置換救済の結果を比較する比較手段と、比較手段における比較結果が一致した場合に、連続したリフレッシュサイクル間で複数のゲート制御信号の状態を保持するよう選択ゲート制御手段を制御する回路とをさらに備える。
【００１６】
請求項１０に係る半導体記憶装置は、請求項６に係る半導体記憶装置であって、複数のノーマルブロックとスペアブロックとは、互いに異なるマットとに分割される。
【００１７】
請求項１１に係る半導体記憶装置は、請求項６に係る半導体記憶装置であって、複数のゲート制御信号は、スタンバイ状態において、結合レベルと非結合レベルとの間の中間レベルに設定される。
【００１８】
請求項１２に係る半導体記憶装置は、請求項１１に係る半導体記憶装置であって、複数のゲート制御信号は、中間レベルから非結合レベルに設定されるタイミングは、中間レベルから結合レベルに設定されるタイミングより遅い。
【００１９】
請求項１３に係る半導体記憶装置は、複数のノーマルメモリセルと複数のワード線とを含む複数のノーマルブロックと、所定の対応関係にあるノーマルブロックにおける欠陥のあるノーマルメモリセルを置換救済するための複数のスペアメモリセルと複数のスペアワード線とを含むスペアブロックと、外部アドレス信号に応答して、対応するノーマルブロックおよび対応するスペアブロックを選択する選択手段と、外部アドレス信号に応答して、スペアブロックを用いて置換救済を行なうか否かを判定するスペア判定手段と、スペア判定手段の判定結果に基づき、選択されたノーマルブロックのワード線を選択状態に駆動するための第１のワード線駆動信号、および選択されたスペアブロックのスペアワード線を選択状態に駆動するための第２のワード線駆動信号のそれぞれを、選択レベル、中間レベル、または非選択レベルに設定するワード線駆動制御手段とを備え、ワード線駆動制御手段は、スペア判定手段の判定結果に基づき、第１のワード線駆動信号および第２のワード線駆動信号のそれぞれを、中間レベルから結合レベルに、または中間レベルから非結合レベルに設定する。
【００２０】
請求項１４に係る半導体記憶装置は、請求項１３に係る半導体記憶装置であっ、第１のワード線駆動信号および第２のワード線駆動信号のそれぞれは、スタンバイ状態において、選択レベルと非選択レベルとの間の中間レベルに設定される。
【００２１】
請求項１５に係る半導体記憶装置は、請求項１３に係る半導体記憶装置であって、複数のセンスアンプブロックをさらに備え、複数のセンスアンプブロックのそれぞれは、複数のノーマルブロックおよびスペアブロックのそれぞれに対応して配置され、対応するノーマルブロックまたは対応するスペアブロックとの間でデータの読出し／データの書込みを行なうために動作し、複数の選択ゲートをさらに備え、複数の選択ゲートのそれぞれは、複数のノーマルブロックおよびスペアブロックのそれぞれに対応して配置され、対応するノーマルブロックまたは対応するスペアブロックと対応するセンスアンプブロックとを結合し、スペア判定手段の判定結果に先行して、選択されたノーマルブロックと対応するセンスアンプブロックとを、および選択されたスペアブロックと対応するセンスアンプブロックとを、同時に結合するように複数の選択ゲートの開閉を制御する選択ゲート制御手段をさらに備える。
【００２２】
請求項１６に係る半導体記憶装置は、請求項１５に係る半導体記憶装置であって、複数の選択ゲートのそれぞれは、ゲート制御信号に応答して開閉し、選択ゲート制御手段は、選択手段の選択結果に基づき、複数のゲート制御信号のそれぞれを結合レベルまたは非結合レベルに設定し、外部コマンドに応じて、ノーマルモードであるかリフレッシュモードであるかを検出するモード検出手段と、リフレッシュモードにおいては、スペア判定手段の判定結果に基づき、複数のゲート制御信号のそれぞれを結合レベルまたは非結合レベルに設定するように選択ゲート制御手段を制御する回路とをさらに備える。
【００２３】
請求項１７に係る半導体記憶装置は、請求項１３に係る半導体記憶装置であっ、複数のセンスアンプブロックをさらに備え、複数のセンスアンプブロックのそれぞれは、複数のノーマルブロックおよびスペアブロックのそれぞれに対応して配置され、対応するノーマルブロックまたは対応するスペアブロックとの間でデータの読出し／データの書込みを行なうために動作し、複数の選択ゲートをさらに備え、複数の選択ゲートのそれぞれは、複数のノーマルブロックおよびスペアブロックのそれぞれに対応して配置され、ゲート制御信号に基づき開閉することにより、対応するノーマルブロックまたは対応するスペアブロックと対応するセンスアンプブロックとを結合し、複数のゲート制御信号のそれぞれを、結合レベル、結合中間レベル、または非結合レベルに設定する選択ゲート制御手段をさらに備え、選択ゲート制御手段は、スペア判定手段の判定結果に基づき、複数のゲート制御信号のそれぞれを、結合中間レベルから結合レベルに、または結合中間レベルから非結合レベルに設定する。
【００２４】
請求項１８に係る半導体記憶装置は、請求項１７に係る半導体記憶装置であって、外部コマンドに応じて、ノーマルモードであるかリフレッシュモードであるかを検出するモード検出手段と、リフレッシュモードにおいてカウント信号に応答してカウント動作を行ないリフレッシュアドレスを生成する手段とをさらに備え、スペア判定手段は、リフレッシュモードにおいては、リフレッシュアドレスの所定のビットをデコードすることにより、次のリフレッシュサイクルにおける置換救済の判定を予め行なう。
【００２５】
請求項１９に係る半導体記憶装置は、請求項１７に係る半導体記憶装置であって、外部コマンドに応じて、ノーマルモードであるかリフレッシュモードであるかを検出するモード検出手段と、リフレッシュモードにおいてカウント信号に応答してカウント動作を行ないリフレッシュアドレスを生成する手段とをさらに備え、スペア判定手段は、リフレッシュアドレスの所定のビットをデコードすることにより、次のリフレッシュサイクルにおける置換救済の判定を予め行ない、リフレッシュモードにおいて、スペア判定手段による置換救済の結果をラッチして、連続するリフレッシュサイクル間で置換救済の結果を比較する比較手段と、比較手段における比較結果が一致した場合に、連続したリフレッシュサイクル間で複数のゲート制御信号の状態を保持するよう選択ゲート制御手段を制御する回路とをさらに備える。
【００２６】
請求項２０に係る半導体記憶装置は、請求項１３に係る半導体記憶装置であって、複数のノーマルブロックとスペアブロックとは、互いに異なるマットとに分割される。
【００２７】
請求項２１に係る半導体記憶装置は、複数のノーマルメモリセルと複数のビット線とを含む複数のノーマルブロックと、所定の対応関係にあるノーマルブロックにおける欠陥のあるノーマルメモリセルを置換救済するための複数のスペアメモリセルと複数のビット線とを含むスペアメモリブロックと、外部アドレス信号に応答して、対応するノーマルブロックおよび対応するスペアブロックを選択する選択手段と、外部アドレス信号に応答して、スペアブロックを用いて置換救済を行なうか否かを判定するスペア判定手段と、複数のセンスアンプブロックとを備え、複数のセンスアンプブロックのそれぞれは、複数のノーマルブロックおよびスペアブロックのそれぞれに対応して配置され、かつ複数のセンスアンプを含み、複数のセンスアンプのそれぞれは、センスアンプ活性化信号に応答して、対応するビットとの間でデータの読出し／データの書込みを行なうために動作し、複数のビット線電位駆動手段をさらに備え、複数のビット線電位駆動手段のそれぞれは、複数のセンスアンプのそれぞれに対して配置され、かつ容量素子を含み、アクティブサイクルにおいて容量素子を用いて対応するビット線の電位を引上げる。
【００２８】
請求項２２に係る半導体記憶装置は、請求項２１に係る半導体記憶装置であって、容量素子は、対応するセンスアンプに動作電圧を与えるための信号線と、対応するビット線との間に配置される。
【００２９】
請求項２３に係る半導体記憶装置は、請求項２１に係る半導体記憶装置であって、複数の選択ゲートをさらに備え、複数の選択ゲートのそれぞれは、複数のノーマルブロックおよびスペアブロックのそれぞれに対応して配置され、ゲート制御信号に応答して対応するノーマルブロックまたは対応するスペアブロックと対応するセンスアンプブロックとを結合し、容量素子は、対応するビット線とゲート制御信号を伝送する信号線との間に配置される。
【００３０】
請求項２４に係る半導体記憶装置は、請求項２１に係る半導体記憶装置であって、容量素子は、対応するビット線とセンス活性化信号を伝送する信号線との間に配置される。
【００３１】
【発明の実施の形態】
［実施の形態１］
本発明の実施の形態１における半導体記憶装置について図１を用いて説明する。図１は、本発明の実施の形態１における半導体記憶装置の主要部の構成を示すブロック図である。図１に示す半導体記憶装置は、レジスタ１、ロウアドレスバッファ２、スペア置換判定回路３、およびロウプリデコーダ４を備える。
【００３２】
レジスタ１は、外部から受ける制御信号（外部ロウアドレスストローブ信号／ＲＡＳ等）に基づき、内部制御信号を発生する。ロウアドレスバッファ２は、外部アドレスＡ０〜Ａｉを受け、対応する内部アドレスを出力する。
【００３３】
スペア置換判定回路３は、ロウアドレスバッファ２の出力に基づき、スペア置換がされているか否かを判定し、スペア置換の判定（ＨＩＴ）、ノーマルブロック選択信号ＢＳＮ、スペアブロック選択信号ＢＳＳを出力する。ロウプリデコーダ５は、ロウアドレスバッファ２の出力をデコードし、デコード信号とブロック選択信号ＢＳとを出力する。
【００３４】
図１に示す半導体記憶装置はさらに、ロウ系制御回路５、周辺制御系回路６、アレイ部９、コラム系制御回路７、およびデータ入出力バッファ８を備える。
【００３５】
アレイ部９は、複数のメモリブロック（記号Ｍ）とセンスアンプブロック１０とを含む。センスアンプブロック１０は、交互配置型シェアードセンスアンプの構成を有する。１のメモリブロックが選択された場合、その両側に設けられたセンスアンプブロック１０に含まれるセンスアンプによりセンス動作が行われる。
【００３６】
ロウ系制御回路５は、アレイ部９におけるロウ系の動作を制御する。ロウ系制御回路５は、複数の選択ゲート制御回路１００を含む。選択ゲート制御回路１００のそれぞれは、センスアンプブロック１０の端に配置する。コラム系制御回路７は、アレイ部９におけるコラム系の動作を制御する。周辺制御系回路６は、たとえば、レジスタ１の出力に基づきモードを検出する回路等が含まれる。データ入出力バッファ８は、アレイ部９とデータ入出力ピンＤＱ０〜ＤＱｎとの間でデータのやり取りを行なうために設けられる。
【００３７】
次に、本発明の実施の形態１におけるアレイ部９の構成について図２を用いて説明する。図２は、図１に示すアレイ部９の構成の一例を説明するための図である。図２において、記号Ｍ０♯１〜Ｍ０♯ＮおよびＭ１♯１〜Ｍ１♯Ｎは、メモリブロックを示す。図２を参照して、メモリブロックＭ０♯１〜Ｍ０♯ＮおよびＭ１♯１〜Ｍ１♯Ｎは、複数のノーマルメモリセルを含むノーマルブロックで構成される。
【００３８】
メモリブロックＭ０♯１はさらに、複数のスペアメモリセルを含むスペアブロックＳＢ１を備える。メモリブロックＭ１♯Ｎはさらに、複数のスペアメモリセルを含むスペアブロックＳＢ０を備える。スペアブロックＳＢ０に含まれるスペアワード線は、メモリブロックＭ０♯１〜Ｍ０♯Ｎに含まれるワード線と置換可能である。スペアブロックＳＢ１に含まれるスペアワード線は、メモリブロックＭ１♯１〜Ｍ１♯Ｎに含まれるワード線と置換可能である。
【００３９】
たとえば、内部ロウアドレスのうちの１ビットの信号ＲＡｊが“０”のとき、メモリブロックＭ０♯１〜Ｍ０♯Ｎが選択、活性化され、“１”のとき、メモリブロックＭ１♯１〜Ｍ１♯Ｎが選択、活性化される。
【００４０】
次に、各メモリブロックとセンスアンプブロックとの関係を、図３を用いて説明する。図３は、本発明の実施の形態１におけるセンスアンプブロック１０とメモリブロックとの関係を説明するための図である。図３において記号ＢＬ０１、ＢＬ／０１、ＢＬ０２、ＢＬ／０２、ＢＬ０３、ＢＬ／０３は、メモリブロックＭ０♯１のビット線を示す。記号ＢＬ１１、ＢＬ／１１、ＢＬ１２、ＢＬ／１２、ＢＬ１３、ＢＬ／１３は、メモリブロックＭ１♯１のビット線を示す。記号ＢＬ２１、ＢＬ／２１、ＢＬ２２、ＢＬ／２２、ＢＬ２３、ＢＬ／２３は、メモリブロックＭ０♯２のビット線を示す。
【００４１】
図３を参照して、センスアンプブロック１０は、複数のセンスアンプＳＡを含む。センスアンプブロック１０とビット線とは、選択ゲート（記号Ｇ（０、２）、Ｇ（１、１）、Ｇ（１、２）、Ｇ（２、１））を介して接続される。たとえば１つのセンスアンプブロック１０は、選択ゲートＧ（０、２）を介してメモリブロックＭ０♯１と接続されるとともに、選択ゲートＧ（１、１）を介してメモリブロックＭ１♯１とも接続される。
【００４２】
各選択ゲートは、複数のＮＭＯＳトランジスタで構成される。図３においては、選択ゲートＧ（０、２）はゲート制御信号ＢＬＩ（０、２）に応答して開閉する。選択ゲートＧ（１、１）はゲート制御信号ＢＬＩ（１、１）に、選択ゲートＧ（１、２）はゲート制御信号ＢＬＩ（１、２）に応答してそれぞれ開閉する。選択ゲートＧ（２、１）は、ゲート制御信号ＢＬＩ（２、１）に応答して開閉する。ゲート制御信号は、選択ゲート制御回路１００において生成される。
【００４３】
本発明の実施の形態１では、たとえば、メモリブロックＭ１♯１が選択された場合、ゲート制御信号ＢＬＩ（１、１）およびＢＬＩ（１、２）を選択状態とし、ゲート制御信号ＢＬＩ（０、２）およびＢＬＩ（２、１）を非選択状態に、その他のゲート制御信は、たとえば、スタンバイ状態（昇圧電源電圧Ｖｐｐ）に保つように動作する。
【００４４】
本発明の実施の形態１における選択ゲート制御回路１００の動作を、図４を用いて説明する。図４は、本発明の実施の形態１における選択ゲート制御回路１００の動作を説明するためのタイミングチャートである。
【００４５】
図４において、記号ＢＬＩ（ｉ、１）およびＢＬＩ（ｉ、２）は、選択されるメモリブロック（以下メモリブロックＭｉと記す）に対するゲート制御信号を、ＢＬＩ（ｓ、１）およびＢＬＩ（ｓ、２）は、当該メモリブロックＭｉを置換救済するスペアブロックを含むメモリブロック（以下、メモリブロックＭｓと記す）に対するゲート制御信号をそれぞれ示している。なお、メモリブロックＭｉは、図２におけるメモリブロックＭ０♯１、Ｍ１♯１、…の並びにおけるｉ番目のメモリブロックを表わしている。また、メモリブロックＭｓは、図２におけるメモリブロックＭ０♯１またはＭ１♯Ｎに相当する。
【００４６】
記号ＢＬＩ（ｉ、２）、ＢＬＩ（ｉ、１）は、選択されたメモリブロックＭｉの両側に位置するセンスアンプブロックに対するゲート制御信号をそれぞれ表わしている。記号ＢＬＩ（ｓ、２）、ＢＬＩ（ｓ、１）は、置換救済先であるメモリブロックＭｓの両側に位置するセンスアンプブロックに対するゲート制御信号をそれぞれ表わしている。
【００４７】
スタンバイ状態において、すべてのゲート制御信号は昇圧電源電圧レベルＶｐｐに設定する。時刻Ｔ１において、外部アドレスに応じてブロック選択信号ＢＳｉがＨレベルになる。これによりメモリブロックＭｉが選択対象となる。またメモリブロックＭｓが同じく選択対象となる。この時点で、スペア置換の判定結果は出力されていない。
【００４８】
ブロック選択信号ＢＳｉに応答して、ゲート制御信号ＢＬＩ（ｉ−１、２）、ＢＬＩ（ｉ＋１、１）、ＢＬＩ（ｓ−１、２）およびＢＬＩ（ｓ＋１、１）を接地電圧レベルＧＮＤに立下げる。これにより、選択されたメモリブロックＭｉおよびメモリブロックＭｓに対応するセンスアンプブロックは、隣接する他のメモリブロックと非結合状態になる。すなわち、選択されたメモリブロックＭｉおよびメモリブロックＭｓが、対応するセンスアンプブロックと選択的に結合状態になる。この後に発生するスペア置換の判定結果に従い、メモリブロックＭｉまたはメモリブロックＭｓのいずれかについての実動作（ワード線選択、センスアンプ活性化等）を行う。
【００４９】
スペア置換の判定に先立って選択対象となるメモリブロックと対応するセンスアンプブロックとを選択的に結合することができるため、アクセスタイム遅延等の問題を回避することが可能となる。なお、時刻Ｔ３においてアクティブサイクルが終了すると、各信号を昇圧電源電圧レベルＶｐｐにする。
【００５０】
図４に示す動作を実現するための選択ゲート制御回路１００の構成の一例を、図５を用いて説明する。図５は、図４に示すゲート制御信号を発生する選択ゲート制御回路の具体的構成の一例を示す図である。図５に示す選択ゲート制御回路は、レベル変換回路１５、ＰＭＯＳトランジスタＰ４、およびＮＭＯＳトランジスタＮ４を含む。
【００５１】
レベル変換回路１５は、インバータ２２、ＰＭＯＳトランジスタＰ２およびＰ３、ならびにＮＭＯＳトランジスタＮ２およびＮ３を含む。レベル変換回路１５は、電源電圧レベルＶｃｃの入力信号を、昇圧電源電圧レベルＶｐｐの信号に変換して出力する（Ｖｃｃ＜Ｖｐｐ）。ＰＭＯＳトランジスタＰ４とＮＭＯＳトランジスタＮ４とは、昇圧電源電圧Ｖｐｐと接地電圧ＧＮＤとの間に直列に接続される。ＰＭＯＳトランジスタＰ４およびＮＭＯＳトランジスタＮ４のそれぞれのゲート電極は、レベル変換回路１５の出力を受ける。ＰＭＯＳトランジスタＰ４とＮＭＯＳトランジスタＮ４との接続ノードＯＵＴ１から、ゲート制御信号が出力される。
【００５２】
図５における回路は、ブロック選択信号ＢＳｉに基づきゲート制御信号ＢＬＩ（ｉ−１、２）およびＢＬＩ（ｉ＋１、１）のレベルを制御する。ブロック選択信号ＢＳｉがＨレベルであると、選択されたメモリブロックＭｉに隣接するメモリブロックに対するゲート制御信号ＢＬＩ（ｉ−１、２）およびＢＬＩ（ｉ＋１、１）がＬレベルに設定される（非結合状態）。
【００５３】
さらに、本発明の実施の形態１における選択ゲート制御回路１００の他の例について、図６および図７を用いて説明する。図６および図７は、本発明の実施の形態１における選択ゲート制御回路１００の他の一例を説明するためのタイミングチャートである。図６はスペア非置換時に、図７はスペア置換時にそれぞれ対応している。図４と同じ信号には、同じ記号を付す。記号ＢＳＮは、スペア置換の判定結果として出力されるノーマルブロック選択信号を示し、記号ＢＳＳは、スペア置換の判定結果として出力されるスペアブロック選択信号をそれぞれ示している。ノーマルブロック選択信号ＢＳＮがＨレベルであれば、ノーマルブロックが選択される。スペアブロック選択信号ＢＳＳがＨレベルであれば、スペアブロックが選択される。
【００５４】
図６を参照して、スタンバイ状態において、ゲート制御信号を昇圧電源電圧レベルＶｐｐに設定する。時刻Ｔ１においてブロック選択信号ＢＳｉがＨレベルに立上がる。これに伴い、ゲート制御信号ＢＬＩ（ｉ、１）、ＢＬＩ（ｉ、２）、ＢＬＩ（ｉ−１、２）およびＢＬＩ（ｉ＋１、１）、ならびにＢＬＩ（ｓ、１）ＢＬＩ（ｓ、２）、ＢＬＩ（ｓ−１、２）およびＢＬＩ（ｓ＋１、１）を電源電圧レベルＶｃｃに設定する。
【００５５】
時刻Ｔ１〜Ｔ２において、スペア置換の判定結果が出力される。ノーマルブロック選択信号ＢＳＮがＨレベルに立上がる。スペアブロック選択信号ＢＳＳはＬレベルを保持する。
【００５６】
これを受けて、ゲート制御信号ＢＬＩ（ｓ、１）およびＢＬＩ（ｓ、２）を接地電圧レベルＧＮＤに立下げる。ゲート制御信号ＢＬＩ（ｓ−１、２）およびＢＬＩ（ｓ＋１、１）を昇圧電源電圧レベルＶｐｐに戻す。ゲート制御信号ＢＬＩ（ｉ、１）およびＢＬＩ（ｉ、２）を昇圧電源電圧レベルＶｐｐに立上げる。ゲート制御信号ＢＬＩ（ｉ−１、２）およびＢＬＩ（ｉ＋１、１）を接地電圧レベルＧＮＤに立下げる。これにより、選択されたノーマルブロックに対応するセンスアンプブロックは、隣接する他のメモリブロックと非結合状態になる。すなわち、選択されたメモリブロックが、対応するセンスアンプブロックと選択的に結合状態になる。
【００５７】
図７を参照して、図６と同様、ゲート制御信号を一時電源電圧レベルＶｃｃに立下げる。時刻Ｔ１〜時刻Ｔ２において、スペアブロック選択信号ＢＳＳがＨレベルに立上がる。ノーマルブロック選択信号ＢＳＮはＬレベルを保持する。
【００５８】
これを受けて、ゲート制御信号ＢＬＩ（ｉ、１）およびＢＬＩ（ｉ、２）を接地電圧レベルＧＮＤに立下げる。ゲート制御信号ＢＬＩ（ｉ−１、２）およびＢＬＩ（ｉ＋１、１）を昇圧電源電圧レベルＶｐｐに戻す。ゲート制御信号ＢＬＩ（ｓ、１）およびＢＬＩ（ｓ、２）を昇圧電源電圧レベルＶｐｐに立上げる。ゲート制御信号ＢＬＩ（ｓ−１、２）およびＢＬＩ（ｓ＋１、１）を接地電圧レベルＧＮＤに下げる。これにより、置換救済先のスペアブロックに対応するセンスアンプブロックは、隣接する他のメモリブロックと非結合状態になる。すなわち、選択されたメモリブロックが、対応するセンスアンプブロックと選択的に結合状態になる。
【００５９】
このように中間レベルの電圧（Ｖｃｃ）を用いて動作させることにより、選択ゲート制御系の消費電流を半分近くにすることができ、消費電力を低減することができる。なお、スペア置換の判定は、ゲート制御信号が電源電圧レベルＶｃｃになるまでには発生されるので、この動作方法におけるアクセスタイム遅延は発生しない。
【００６０】
ここで、図６および図７に示す動作を実現するための選択ゲート制御回路１００の構成の一例を、図８および図９を用いて説明する。図８および図９は、図６および図７に示すゲート制御信号を発生する選択ゲート制御回路の具体的構成の一例を示す図である。図８は、ノーマルブロックのみから構成されるメモリブロックに対して設けられ、図９は、スペアブロックを含むメモリブロックに対して設けられる。なお、図５に示す選択ゲート制御回路と同じ構成要素には、同じ符号および記号を付しその説明を繰返さない。
【００６１】
図８に示す選択ゲート制御回路は、インバータ２０、および２３、ＮＡＮＤ回路２１および２４、レベル変換回路１５、ＰＭＯＳトランジスタＰ４、ならびにＮＭＯＳトランジスタＮ４を含む。インバータ２０は、ノーマルブロック選択信号ＢＳＮを反転する。ＮＡＮＤ回路２１は、ブロック選択信号ＢＳｉとインバータ２０の出力を受ける。ＰＭＯＳトランジスタＰ１は、電源電圧Ｖｃｃと出力ノードＯＵＴ１との間に接続され、ゲート電極はＮＡＮＤ回路２１の出力を受ける。
【００６２】
レベル変換回路１５は、ブロック選択信号ＢＳｉを受ける。ＮＡＮＤ回路２４は、ブロック選択信号ＢＳｉとのノーマルブロック選択信号ＢＳＮとを受ける。インバータ２３は、ＮＡＮＤ回路２４の出力を反転する。ＰＭＯＳトランジスタＰ４のゲート電極は、レベル変換回路１５の出力を受け、ＮＭＯＳトランジスタＮ４のゲート電極は、インバータ２３の出力を受ける。
【００６３】
ＰＭＯＳトランジスタＰ１がオンすると、出力ノードＯＵＴ１（ゲート制御信号ＢＬＩ（ｉ−１、２）およびＢＬＩ（ｉ＋１、１））が電源電圧レベルＶｃｃに設定される。ＰＭＯＳトランジスタＰ４がオンすると、出力ノードＯＵＴ１が昇圧電源電圧レベルＶｐｐに設定され、ＮＭＯＳトランジスタＮ４がオンすると、出力ノードＯＵＴ１が接地電圧レベルＧＮＤに設定される。
【００６４】
図９に示す選択ゲート制御回路は、インバータ２７、ＮＡＮＤ回路２１、２５および２６、ＮＯＲ回路２８、レベル変換回路１５、ＰＭＯＳトランジスタＰ４、ならびにＮＭＯＳトランジスタＮ４を含む。ＮＯＲ回路２８は、ノーマルブロック選択信号ＢＳＮおよびスペアブロック選択信号ＢＳＳを受ける。ＮＡＮＤ回路２１は、ブロック選択信号ＢＳｊとＮＯＲ回路２８の出力を受ける。ＰＭＯＳトランジスタＰ１のゲート電極はＮＡＮＤ回路２１の出力を受ける。
【００６５】
インバータ２７は、スペアブロック選択信号ＢＳＳを反転する。ＮＡＮＤ回路２６は、ブロック選択信号ＢＳｊとノーマルブロック選択信号ＢＳＮとを受ける。ＮＡＮＤ回路２５は、ＮＡＮＤ回路２６およびインバータ２７の出力を受ける。
【００６６】
レベル変換回路１５は、ブロック選択信号ＢＳｊを受ける。ＰＭＯＳトランジスタＰ４のゲート電極は、レベル変換回路１５の出力を受け、ＮＭＯＳトランジスタＮ４のゲート電極は、ＮＡＮＤ回路２５の出力を受ける。ＰＭＯＳトランジスタＰ１がオンすると、出力ノードＯＵＴ１（ゲート制御信号ＢＬＩ（ｊ−１、２）およびＢＬＩ（ｊ＋１、１））が電源電圧レベルＶｃｃに設定される。ＰＭＯＳトランジスタＰ４がオンすると、出力ノードＯＵＴ１が昇圧電源電圧レベルＶｐｐに設定され、ＮＭＯＳトランジスタＮ４がオンすると、出力ノードＯＵＴ１が接地電圧レベルＧＮＤに設定される。
【００６７】
このように、スペア置換の判定に先立って、ゲート制御信号を中間レベル（Ｖｃｃ）に設定しておくことで、ノーマルモードでの高速動作と低消費電力化とが可能となる。なお、上記構成はメモリブロックのうちの一部に対してスペアブロックが配置されている場合を示したが、その他の構成であっても同様に適用することができる。
【００６８】
［実施の形態２］
本発明の実施の形態２における半導体記憶装置の改良例について説明する。本発明の実施の形態２における半導体記憶装置は、ノーマルモードとセルフリフレッシュモードとで、選択ゲートの開閉タイミングを変化させる。
【００６９】
本発明の実施の形態２における選択ゲート制御回路の一例を、タイミングチャートである図１０を用いて説明する。図１０は、本発明の実施の形態２における選択ゲート制御回路の動作を説明するためのタイミングチャートである。図４、図６および図７と同じ信号には、同じ記号を付す。スタンバイ状態では、すべてのゲート制御信号を昇圧電源電圧レベルＶｐｐとする。
【００７０】
ノーマルモード（通常）では、実施の形態１と同様に動作させる。時刻Ｔ１においてブロック選択信号ＢＳｉがＨレベルになると、ゲート制御信号ＢＬＩ（ｉ＋１、１）、ＢＬＩ（ｉ−１、２）、ＢＬＩ（ｓ＋１、１）、およびＢＬＩ（ｓ−１、２）を接地電圧レベルＧＮＤに立下げる。これにより、選択されたメモリブロックＭｉおよび置換救済先であるメモリブロックＭｓに対応するセンスアンプブロックは、隣接する他のメモリブロックと非結合状態になる。
【００７１】
セルフリフレッシュモードにおいては、以下の動作を行なう。時刻Ｔ１〜Ｔ２において、リフレッシュカウンタで生成されたリフレッシュロウアドレスとスペアアドレスとの比較判定が行なわれ、スペア置換の判定結果としてノーマルブロック選択信号ＢＳＮまたはスペアブロック選択信号ＢＳＳのいずれかがＨレベルに立上がる。これを受けて、ゲート制御信号ＢＬＩ（ｉ＋１、１）およびＢＬＩ（ｉ−１、２）、あるいはゲート制御信号ＢＬＩ（ｓ＋１、１）およびＢＬＩ（ｓ−１、２）を昇圧電源電圧レベルＶｐｐから接地電圧レベルＧＮＤに立下げる。たとえば、スペア置換されない場合、ゲート制御信号ＢＬＩ（ｉ＋１、１）およびＢＬＩ（ｉ−１、２）のみが接地電圧レベルＧＮＤになる。時刻Ｔ３においてアクティブサイクルが終了し、各信号をリセットする。
【００７２】
すなわち、通常モードでは、実施の形態１に示すようにアクセスタイム遅延を回避するため、ノーマルブロックとスペアブロックとを同時に活性化する。一方、セルフリフレッシュモードでは、内部タイマーにより動作が行われるためアクセスタイムやサイクルタイムの遅延は発生しないが、消費電力を小さく抑える必要がある。したがって、スペア置換判定の結果に基づき、ノーマルブロックまたはスペアブロックのいずれかを活性化する（複数ブロックを同時に活性化させない）ことにより、消費電力を低減させる。
【００７３】
図１０に示す動作を実現するための構成を、図１１、図１２および図１３を用いて説明する。図１１および図１２は、セルフリフレッシュモードにおいて図１０に示すゲート制御信号を発生するための周辺回路の構成を示す図であり、図１３は、図１０に示すゲート制御信号を発生する選択ゲート制御回路の具体的構成の一例を示す図である。図１３の回路は、図１の選択ゲート制御回路１００に配置する。
【００７４】
図１１に示す回路は、リフレッシュサイクル検出回路１６およびＮＡＮＤ回路１７を含む。図１２に示す回路は、リフレッシュサイクル検出回路１６およびＮＡＮＤ回路１８を含む。リフレッシュサイクル検出回路１は、周辺制御系回路６に含まれる。
【００７５】
リフレッシュサイクル検出回路１６は、レジスタ１から受けるコマンドＣＭＤに基づき、セルフリフレッシュモードが指定されたことを検出し、検出結果としてセルフリフレッシュモード指定信号ＳＲを出力する。
【００７６】
ＮＡＮＤ回路１７は、ノーマルブロック選択信号ＢＳＮを反転した反転ノーマルブロック選択信号／ＢＳＮとセルフリフレッシュモード指定信号ＳＲとを受ける。ＮＡＮＤ回路１８は、スペアブロック選択信号ＢＳＳを反転した反転スペアブロック選択信号／ＢＳＳとセルフリフレッシュモード指定信号ＳＲとを受ける。セルフリフレッシュモード指定信号ＳＲがＬレベル（ノーマルモード）であれば、ＮＡＮＤ回路１７の出力ＢＳＮ０およびＮＡＮＤ回路１８の出力ＢＳＳ０は、ともにＨレベルである。
【００７７】
図１３示す選択ゲート制御回路は、ＡＮＤ回路１９、レベル変換回路１５、ＰＭＯＳトランジスタＰ４、およびＮＭＯＳトランジスタＮ４を含む。ＡＮＤ回路１９は、ブロック選択信号ＢＳｉおよび信号ＢＳＮ０を受ける。レベル変換回路１５は、ＡＮＤ回路１９のＨレベルの出力を昇圧電源電圧レベルＶｐｐに上げる。ＰＭＯＳトランジスタＰ４およびＮＭＯＳトランジスタＮ４のそれぞれのゲート電極は、レベル変換回路１５の出力を受ける。ＰＭＯＳトランジスタＰ４とＮＭＯＳトランジスタＮ４との接続ノードＯＵＴ１から、ゲート制御信号が出力される。図１３における回路は、ブロック選択信号ＢＳｉに基づきゲート制御信号ＢＬＩ（ｉ−１、２）およびＢＬＩ（ｉ＋１、１）を制御する。
【００７８】
このように構成することにより、ゲート制御信号は、ノーマルモードではスペア置換の判定によらず、セルフリフレッシュモードではスペア置換の判定結果に基づいて制御されることになる。
【００７９】
ところで、セルフリフレッシュモードでは、スペア置換の判定に要する時間だけワード線の立上げタイミングを遅らせる必要があるため、図１４に示す回路を設ける。図１４は、ワード線の活性化タイミングを制御するためのワード線活性化制御回路の回路構成を示す図である。図１４に示すワード線活性化制御回路は、インバータ３０♯１、３０♯２、３０♯３、３０♯４、３０♯５、３０♯６、および３１、ＮＭＯＳトランジスタＮ５およびＮ６、ならびにＰＭＯＳトランジスタＰ５およびＰ６を含む。
【００８０】
インバータ３０♯１〜３０♯６は、直列に接続される。インバータ３０♯１は、入力ノードＩＮと接続される。入力ノードＩＮは、ワード線活性化元信号φＷＬ０を受ける。インバータ３１は、セルフリフレッシュモード指定信号ＳＲを反転して、信号／ＳＲを出力する。ＮＭＯＳトランジスタＮ５およびＰＭＯＳトランジスタＰ５は、インバータ３０♯６の出力ノードと出力ノードＯＵＴ２との間に接続される。ＮＭＯＳトランジスタＮ６およびＰＭＯＳトランジスタＰ６は、入力ノードＩＮと出力ノードＯＵＴ２との間に接続される。ＮＭＯＳトランジスタＮ５およびＰＭＯＳトランジスタＰ６のゲート電極は、セルフリフレッシュモード指定信号ＳＲを受ける。ＰＭＯＳトランジスタＰ５およびＮＭＯＳトランジスタＮ６のゲート電極は、信号／ＳＲを受ける。出力ノードＯＵＴ２からワード線活性化信号φＷＬが出力される。
【００８１】
図１５は、図１４に示すワード線活性化制御回路の動作を説明するためのタイミングチャートである。図１４および図１５を参照して、ノーマルモードにおいて、ブロック活性化信号ＡＣＴがＨレベルに立上がると、ブロックＢＳｉが選択され、ブロックＢＳｊが非選択状態になる。この場合には、セルフリフレッシュモード指定信号ＳＲがＬレベルであるため、ワード線活性化元信号φＷＬ０がそのままワード線活性化信号φＷＬとして出力される。
【００８２】
セルフリフレッシュモードでは、スペア置換の判定結果を待ってからブロック選択が行なわれるため、ノーマルモードに比べて選択動作が遅延する。この場合には、セルフリフレッシュモード指定信号ＳＲがＨレベルであるため、ワード線活性化信号φＷＬの活性化タイミングがノーマルモードに比べて遅れる。
【００８３】
このように構成することにより、ノーマルモードにおいては、ノーマルブロックとスペアブロックとを同時に選択、活性化することにより高速動作を保証する。また、リフレッシュモードにおいては、ノーマルブロックまたはスペアブロックのいずれかを選択すべきかを判定した後に、一方を選択、活性化する。これにより消費電力を低減させることが可能となる。また、ワード線の活性化タイミングをノーマルモードにおける活性化タイミングに比べて遅延させる。これにより、ノーマルブロックまたはスペアブロックのいずれかが選択された後に、ワード線の選択動作が実現される。これにより安定してワード線を選択状態へ駆動することが可能となる。
【００８４】
［実施の形態３］
本発明の実施の形態３における半導体記憶装置の改良例について説明する。本発明の実施の形態１〜２に示した動作の場合、セルフリフレッシュモードでのブロック選択動作は以下のように改善される。
【００８５】
セルフリフレッシュモードでは、内部タイマとアドレスカウンタとに基づき、順次リフレッシュロウアドレスが内部発生する。このロウアドレスに応じて対応するワード線が選択される。これにより、選択されたメモリセルデータに対するリフレッシュ動作が行われる。
【００８６】
したがって、第ｎ番目のセルフリフレッシュサイクル内に、第ｎ＋１番目のサイクルでのリフレッシュロウアドレスを発生させることにより、第ｎ＋１番目のサイクルの開始前にブロック選択信号の発生を終了させることが可能となる。
【００８７】
このような動作を実現する周辺制御系回路について、図４２および図４３を用いて説明する。図４２は、本発明の実施の形態３における周辺制御系回路について説明するための図である。図４３は、図４２に示す回路のセルフリフレッシュモードにおける動作を説明するためのタイミングチャートである。図４２に示す回路は、図１の周辺制御系回路６に配置する。
【００８８】
図４２に示す回路は、レジスタＲ１、リフレッシュアドレスカウンタＲ２およびスペア置換のためのアドレス比較回路（図中記号ＡＣＴ）を含む。リフレッシュアドレスカウンタＲ２は、カウントアップ指示信号ＣＵＰに応じてカウント動作を行なう。カウントアップ指示信号ＣＵＰは、図４３に示すようにブロック活性化信号ＡＣＴに応答して変化する。リフレッシュアドレスカウンタＲ２の値は、次サイクルにおけるリフレッシュアドレスＱＡｉ０を示す。レジスタＲ１は、リフレッシュアドレスカウンタＲ２の出力を取込み、現サイクルにおけるリフレッシュアドレスＱＡｉを出力する。
【００８９】
アドレス比較回路ＡＣＴは、現在のリフレッシュアドレスＱＡｉに対しては、現サイクルにおけるスペア置換判定を行ない、次回のリフレッシュアドレスＱＡｉ０に対しては、次サイクルでのスペア置換判定を行なう。
【００９０】
レジスタＲ１から出力されるリフレッシュアドレスＱＡｉは、現サイクルにおけるノーマルブロック選択信号ＢＳＮｉまたはスペアブロック選択信号ＢＳＳｊを決定する。リフレッシュアドレスカウンタＲ２に従いブロックデコードされたノーマルブロック選択信号ＢＳＮｉまたはスペアブロック選択信号ＢＳＳｊを次サイクルにおけるノーマルブロック選択信号またはスペアブロック選択信号として使用する。
【００９１】
図４３に示すように、第ｎ番目のセルフリフレッシュサイクルの開始時点では、対応するノーマルブロック選択信号ＢＳＮｉまたはスペアブロック選択信号ＢＳＳｊがすでに発生していることになる。また、第ｎ番目のセルフリフレッシュサイクルで発生するカウントアップ指示信号ＣＵＰに応答して、第ｎ＋１番目のサイクルにおけるノーマルブロック選択信号ＢＳＮｉまたはスペアブロック選択信号ＢＳＳｊを発生させることが可能となる。
【００９２】
この結果、リフレッシュサイクル時における内部動作タイミングを遅延させる必要がなく、通常モードにおける動作と同様に内部リフレッシュサイクル動作が可能となる。
【００９３】
ここで、本発明の実施の形態３に係る周辺制御系回路の具体的構成の一例を、図１６を用いて説明する。図１６は、本発明の実施の形態３における半導体記憶装置の周辺制御系回路６♯１の要部の構成を示す図である。図１６に示す回路は、図１の周辺制御系回路６に配置する。図１６に示す周辺制御系回路６♯１は、リフレッシュアドレスカウンタ３２、レジスタ３３、ならびにマルチプレクサ（図中記号ＭＵＸ）３４および３５を含む。
【００９４】
リフレッシュアドレスカウンタ３２は、カウントアップ指示信号ＣＵＰに従ってカウント動作を行なう。レジスタ３３は、リフレッシュアドレスカウンタ３２から出力されるカウント値を取込み、出力する。レジスタ３３の出力は、リフレッシュアドレス信号ＱＡとしてマルチプレクサ３４へ出力される。
【００９５】
マルチプレクサ３４は、セルフリフレッシュモードではレジスタ３３から受けるリフレッシュアドレス信号ＱＡを、ノーマルモードでは外部から受けるロウアドレスに対応する内部ロウアドレス信号ＲＡを選択して出力する。
【００９６】
マルチプレクサ３５は、セルフリフレッシュモード指示信号ＳＲに応答して、リフレッシュアドレスカウンタ３２の出力またはマルチプレクサ３４の出力のいずれか一方を選択的に出力する。スペア置換判定回路３は、マルチプレクサ３５から与えられる信号をデコードし、置換判定を行なう。
【００９７】
なお、第ｎ番目のサイクルにおいてリフレッシュアドレスカウンタ３２で発生したカウント値の所定のビットは、第ｎ＋１番目のリフレッシュアドレスに対応している。
【００９８】
図１６に示す周辺制御系回路６♯１はさらに、ラッチ回路３６および３７、ならびにマルチプレクサ３８を含む。ラッチ回路３６は、ラッチタイミングを制御する信号ＬＴＨに応答して、スペア置換判定回路３から受けるノーマルブロック選択信号ＢＳＮおよびスペアブロック選択信号をラッチして出力する。ラッチ回路３７は、ブロック活性化信号ＡＣＴに応答して、ラッチ回路３６の出力をラッチして出力する。マルチプレクサ３８は、セルフリフレッシュモード指示信号ＳＲに応答して、ラッチ回路３７の出力またはスペア置換判定回路３の出力のいずれか一方を選択的に出力する。マルチプレクサ３８から出力されるノーマルブロック選択信号ＢＳＮおよびスペアブロック選択信号ＢＳＳに従いブロック選択動作が行なわれる。
【００９９】
図１６に示す周辺制御系回路６♯１のセルフリフレッシュモードにおける動作を、タイミングチャートである図１７を用いて説明する。図１７は、図１６に示す周辺制御系回路６♯１の動作について説明するためのタイミングチャートである。図１６および図１７を参照して、ブロック活性化信号ＡＣＴの第ｎ番目（または第ｎ＋１番目）の活性化に応答して、スペア置換の判定が行なわれる。ラッチ回路３６の入力ノードＮＡが、ノーマルブロック選択信号ＢＳＮおよびスペアブロック選択信号ＢＳＳを受ける。信号ＬＴＨの第ｎ番目（または第ｎ＋１番目）の活性化に応答して、ラッチ回路３６の出力ノードＮＢにノーマルブロック選択信号ＢＳＮおよびスペアブロック選択信号ＢＳＳが出力される。続いて、ブロック活性化信号ＡＣＴの第ｎ番目（または第ｎ＋１番目）の非活性化に応答して、ラッチ回路３７の出力ノードＮＣにノーマルブロック選択信号ＢＳＮおよびスペアブロック選択信号ＢＳＳが出力される。
【０１００】
すなわち、第ｎ番目のサイクルにおいて、リフレッシュアドレスカウンタ３２で発生したカウント値の所定のビットが示す第ｎ＋１番目のリフレッシュアドレスに基づくスペア置換の判定を終了させておくことが可能となる。この結果、セルフリフレッシュサイクルにおいて、内部動作のタイミングを遅延させることなく、ノーマルモードと同様なタイミングでリフレッシュ動作を行なうことが可能となる。
【０１０１】
［実施の形態４］
本発明の実施の形態４における半導体記憶装置の改良例について説明する。実施の形態２〜３に示すセルフリフレッシュモードでの動作は、さらに以下のように改善される。セルフリフレッシュモードでは、上述したように、内部タイマとアドレスカウンタとに基づき、順次リフレッシュロウアドレスが内部発生する。そして、このロウアドレスに応じて、対応するワード線が選択され、選択されたメモリセルデータに対するリフレッシュ動作が行われる。
【０１０２】
したがって、第ｎ番目のセルフリフレッシュサイクル内に、第ｎ＋１番目のサイクルでのリフレッシュロウアドレスを発生させることにより、第ｎ＋１番目のサイクルが始まる前にブロック選択信号の発生を終了させることが可能となる。また、スペア置換判定も同時に前サイクルで行なうことにより、スペア置換によるブロック選択信号も予め前サイクル内に発生を終了させることができる。
【０１０３】
よって、本発明の実施の形態４では、セルフリフレッシュモードにおいて異なるメモリブロックに遷移した場合のみゲート制御信号に対するリセット／セット動作を行なう。同一メモリブロック内でワード線選択位置が遷移する場合、ゲート制御信号は当該メモリブロックを選択したまま保持する。
【０１０４】
本発明の実施の形態４における半導体記憶装置のセルフリフレッシュモードでの動作の一例を、タイミングチャートである図１８を用いて説明する。図１８は、本発明の実施の形態４における半導体記憶装置のセルフリフレッシュモードでの動作を説明するためのタイミングチャートである。図４、図６および図７と同じ信号には同じ記号を付す。図１８では、セルフリフレッシュモードにおいてブロック選択信号ＢＳｉに対応するメモリブロックＭｉが選択されるものとする。
【０１０５】
（１）時刻Ｔ１〜Ｔ２の間（１サイクル）において、リフレッシュアドレスカウンタで生成されたリフレッシュロウアドレスとスペアアドレスとの比較判定が行なわれる。時刻Ｔ２において、スペア置換の判定結果としてノーマルブロック選択信号ＢＳＮｉまたはスペアブロック選択信号ＢＳＳｊが発生する。
【０１０６】
選択されたノーマルブロック選択信号ＢＳＮｉまたはスペアブロック選択信号ＢＳＳｊが前サイクルと同じであれば、対応するゲート制御信号ＢＬＩ（ｉ＋１、１）およびＢＬＩ（ｉ−１、２）、または対応するゲート制御信号ＢＬＩ（ｓ＋１、１）およびＢＬＩ（ｓ−１、２）を接地電圧レベルＧＮＤに保持する。選択されたノーマルブロック選択信号ＢＳＮｉまたはスペアブロック選択信号ＢＳＳｊが前サイクルと不一致の場合は、対応するゲート制御信号ＢＬＩ（ｉ＋１、１）およびＢＬＩ（ｉ−１、２）、または対応するゲート制御信号ＢＬＩ（ｓ＋１、１）およびＢＬＩ（ｓ−１、２）を昇圧電源電圧レベルＶｐｐに立上げる。
【０１０７】
次のサイクルの開始時刻Ｔ１で、対応するゲート制御信号ＢＬＩ（ｉ＋１、１）およびＢＬＩ（ｉ−１、２）、または対応するゲート制御信号ＢＬＩ（ｓ＋１、１）およびＢＬＩ（ｓ−１、２）を接地電圧レベルＧＮＤに立下げる。
【０１０８】
（１）に示すように動作させることにより、リフレッシュサイクル時に内部動作タイミングを遅延させる必要がなく、通常の動作モードと同様に内部リフレッシュサイクル動作が可能になる。また、ゲート制御信号の発生に係る消費電力を低減できる。
【０１０９】
なお、（１）に示す動作ではスペアブロック選択の前後で、ノーマルブロックに対応するゲート制御信号が１回ずつ振幅し、これにより消費電力が増大する。そこで、次の（２）に（１）に示す動作の改良例を示す。
【０１１０】
（２）時刻Ｔ１〜Ｔ２の間において、リフレッシュアドレスカウンタで生成されたリフレッシュロウアドレスとスペアアドレスとの比較判定が行なわれ、時刻Ｔ２において、スペア置換の判定結果としてノーマルブロック選択信号ＢＳＮｉまたはスペアブロック選択信号ＢＳＳｊが発生する。
【０１１１】
選択されたノーマルブロック選択信号ＢＳＮｉが前サイクルと同じであれば、対応するゲート制御信号ＢＬＩ（ｉ＋１、１）およびＢＬＩ（ｉ−１、２）を接地電圧レベルＧＮＤに保持する。選択されたノーマルブロック選択信号ＢＳＮｉが前サイクルと不一致の場合は、対応するゲート制御信号ＢＬＩ（ｉ＋１、１）およびＢＬＩ（ｉ−１、２）を昇圧電源電圧レベルＶｐｐに立上げる。
【０１１２】
次のサイクルの開始時刻Ｔ１において、対応するゲート制御信号ＢＬＩ（ｉ＋１、１）およびＢＬＩ（ｉ−１、２）を接地電圧レベルＧＮＤに立下げる。
【０１１３】
この間、スペア置換の判定がなされた場合は、その都度次サイクルの開始時刻Ｔ１で、対応するゲート制御信号ＢＬＩ（ｓ＋１、１）およびＢＬＩ（ｓ−１、２）を接地電圧レベルＧＮＤに立下げ、そのサイクルの終了時に昇圧電源電圧レベルＶｐｐにリセットする。
【０１１４】
（２）のように動作させることにより、スペア置換の前後でノーマルブロックに対応するゲート制御信号の変化を抑え、消費電力の増大を回避することが可能となる。
【０１１５】
このような動作を実現する周辺制御系回路について、図４４および図４５を用いて説明する。図４４は、本発明の実施の形態４における周辺制御系回路について説明するための図である。図４５は、図４４に示す回路のセルフリフレッシュモードにおける動作を説明するためのタイミングチャートである。図４４に示す回路は、図１の周辺制御系回路６に配置する。
【０１１６】
図４４に示す回路は、レジスタＲ１、リフレッシュアドレスカウンタＲ２およびスペア置換のためのアドレス比較回路（図中記号ＡＣＴ）を含む。リフレッシュアドレスカウンタＲ２は、カウントアップ指示信号ＣＵＰに応じてカウント動作を行ない、次サイクルにおけるリフレッシュアドレスＱＡｉ０を出力する。レジスタＲ１は、リフレッシュアドレスカウンタＲ２の出力を取込み、現サイクルにおけるリフレッシュアドレスＱＡｉを出力する。
【０１１７】
アドレス比較回路ＡＣＴは、現在のリフレッシュアドレスＱＡｉに対しては、現サイクルにおけるスペア置換判定を行ない、次回のリフレッシュアドレスＱＡｉ０に対しては、次回のスペア置換判定を行なう。
【０１１８】
レジスタＲ１から出力されるリフレッシュアドレスＱＡｉは、現サイクルにおけるノーマルブロック選択信号ＢＳＮｉまたはスペアブロック選択信号ＢＳＳｊを決定する。リフレッシュアドレスカウンタＲ２に従いブロックデコードされたノーマルブロック選択信号ＢＳＮｉまたはスペアブロック選択信号ＢＳＳｊを次サイクルにおけるノーマルブロック選択信号またはスペアブロック選択信号として使用する。
【０１１９】
図４５に示すように、第ｎ番目のセルフリフレッシュサイクルの開始時点では、対応するノーマルブロック選択信号ＢＳＮｉまたはスペアブロック選択信号ＢＳＳｊがすでに発生する。また第ｎ番目のセルフリフレッシュサイクルで発生するカウントアップ指示信号ＣＵＰに応答して、第ｎ＋１番目のサイクルにおけるノーマルブロック選択信号ＢＳＮｉまたはスペアブロック選択信号ＢＳＳｊを発生することになる。この結果、上述した（１）または（２）の動作が可能となる。
【０１２０】
ここで、本発明の実施の形態４に係る周辺制御系回路の具体的構成の一例を図１９を用いて説明する。図１９は、本発明の実施の形態４における半導体記憶装置の周辺制御系回路６♯２の構成の概要を示す図である。図１９の回路は、図１の周辺制御系回路６に配置する。
【０１２１】
図１９に示す周辺制御系回路６♯２は、図１６における周辺制御系回路６♯１の構成に加えて、比較回路４０を含む。比較回路４０は、ラッチ回路３７でラッチしたノーマルブロック選択信号ＢＳＮおよびスペアブロック選択信号ＢＳＳと、ラッチ回路３６でラッチしたノーマルブロック選択信号ＢＳＮおよびスペアブロック選択信号ＢＳＳとを比較して、連続する２サイクル間におけるブロック選択状態に変化がないか否か（一致／不一致）を示す一致判定信号ＳＧを出力する。
【０１２２】
本発明の実施の形態４における半導体記憶装置の選択ゲート制御回路の構成例を、図２０を用いて説明する。図２０は、本発明の実施の形態４における半導体記憶装置の選択ゲート制御回路の具体的構成の一例を示す図である。図２０の回路は、図１の選択ゲート制御回路１００に配置する。
【０１２３】
図２０に示す選択ゲート制御回路は、ＮＯＲ回路４３、ＡＮＤ回路４２、レベル変換回路１５、ＰＭＯＳトランジスタＰ４、およびＮＭＯＳトランジスタＮ４を含む。ＮＯＲ回路４３は、ブロック活性化信号ＡＣＴおよび一致判定信号ＳＧを受ける。ＡＮＤ回路１９は、ブロック選択信号ＢＳｉ、信号ＢＳＮならびにＮＯＲ回路４３の出力を受ける。レベル変換回路１５は、ＡＮＤ回路４２のＨレベルの出力信号を昇圧電源電圧レベルＶｐｐに上げる。ＰＭＯＳトランジスタＰ４およびＮＭＯＳトランジスタＮ４のそれぞれのゲート電極は、レベル変換回路１５の出力を受ける。ＰＭＯＳトランジスタＰ４とＮＭＯＳトランジスタＮ４との接続ノードＯＵＴ１から、ゲート制御信号が出力される。
【０１２４】
図２０に示回路は、ブロック選択信号ＢＳｉおよび一致判定信号ＳＧに基づき、ゲート制御信号ＢＬＩ（ｉ−１、２）およびＢＬＩ（ｉ＋１、１）を制御する。連続する２サイクル間で、選択対象が異なると（一致判定信号ＳＧがＬレベル）、ゲート制御信号ＢＬＩ（ｉ−１、２）およびＢＬＩ（ｉ＋１、１）をリセットし、昇圧電源電圧レベルＶｐｐにする。ブロック選択状態に変化がなければ状態を保持する。
【０１２５】
このように構成することにより、リフレッシュサイクルにおいて内部動作のタイミングを遅延させる必要がなく、ノーマルモードと同様に動作することが可能となる。また、ゲート制御信号の設定に伴う消費電力を低減することが可能となる。
【０１２６】
［実施の形態５］
本発明の実施の形態５における半導体記憶装置のアレイ部の構成を、図２１を用いて説明する。図２１は、本発明の実施の形態５における半導体記憶装置のアレイ部の構成を示す図である。図２１のアレイ部は、図１のアレイ部９に代わって配置する。
【０１２７】
図２１に示すアレイ部は、ノーマルブロックＭＢ０♯１〜ＭＢ０♯ＮおよびＭＢ１♯１〜ＭＢ１♯Ｎと、スペアブロックＳＢとを含む。センスアンプブロック１０は、交互配置型シェアードセンスアンプの構成を有する。
【０１２８】
スペアブロックＳＢは、ノーマルブロックＭＢ０♯１〜ＭＢ０♯ＮおよびＭＢ１♯１〜ＭＢ１♯Ｎを置換救済する。スペアブロックＳＢとノーマルブロックとは、互いに異なるマットに（分離して）設けられる。
【０１２９】
実施の形態５におけるスペアブロックとセンスアンプブロックとの関係を、図４６を用いて説明する。図４６は、本発明の実施の形態５におけるセンスアンプブロック１０とスペアブロックとの関係を説明するための図である。図４６において、記号Ｍｓ０♯１、Ｍｓ１♯１およびＭｓ０♯２は、スペアブロックを示す。記号ＢＬｓ１、／ＢＬｓ１、ＢＬｓ２、／ＢＬｓ２、ＢＬｓ３、／ＢＬｓ３は、スペアブロックＳＢにおけるビット線を、記号ＳＷＬ１、ＳＷＬ２、ＳＷＬ３、ＳＷＬ４は、スペアワード線を示す。
【０１３０】
センスアンプブロック１０とビット線のそれぞれとは、選択ゲート（記号Ｇｓ（０、２）、Ｇｓ（１、１）、Ｇｓ（１、２）、Ｇｓ（２、２））を介して接続される。たとえば１つのセンスアンプブロック１０は、選択ゲートＧｓ（０、２）を介してスペアブロックＭｓ０♯１と、選択ゲートＧｓ（１、１）を介してメモリブロックＭｓ１♯１とそれぞれ接続される。
【０１３１】
各選択ゲートは、複数のＮＭＯＳトランジスタで構成される。図４６において、選択ゲートＧｓ（０、２）はゲート制御信号ＢＬＩｓ（０、２）に応答して開閉する。選択ゲートＧｓ（１、１）はゲート制御信号ＢＬＩｓ（１、１）に、選択ゲートＧｓ（１、２）はゲート制御信号ＢＬＩｓ（１、２）にそれぞれ応答して開閉する。選択ゲートＧｓ（２、１）は、ゲート制御信号ＢＬＩｓ（２、１）に応答して開閉する。
【０１３２】
１のマット内にスペアブロックのみを備えた場合、単一のスペアブロックを選択するか、または少数のスペアブロックの中から１のスペアブロックを選択することになる。この場合、内部ロウアドレスのブロックデコードが不要となるか、または簡単になる。図２１に示すアレイ部を用いた場合、以下のような動作が可能となる。
【０１３３】
第１に、本発明の実施の形態１に示す構成をとることにより、スペア置換の判定結果によらず、外部ロウアドレスに従いゲート制御信号の制御を行なう。また、スペア置換の判定結果によらずゲート制御信号を中間レベルに設定し、さらにスペア置換の判定結果に基づき、ゲート制御信号を昇圧電源電圧レベルＶｐｐまたは接地電圧レベルＧＮＤとする。
【０１３４】
第２に、本発明の実施の形態２の構成をとることにより、特にリフレッシュモードにおいて、スペア置換の判定結果に基づきノーマルブロックまたはスペアブロックのいずれかについてのゲート制御信号を制御する。
【０１３５】
第３に、本発明の実施の形態３の構成をとることにより、１つ前のセルフリフレッシュサイクル内で、次のノーマルブロック選択信号またはスペアブロック選択信号を発生させ、これに基づき内部リフレッシュ動作を行なう。
【０１３６】
第４に、本発明の実施の形態４の構成をとることにより、特に連続したセルフリフレッシュサイクル内において選択されたブロックに変化がない場合には、ゲート制御信号を保持し、選択されたメモリブロックが遷移した場合についてのみゲート制御信号の再設定を行なう。
【０１３７】
これらの構成をとることにより、ノーマルモードにおける高速動作と、リフレッシュ動作時における消費電力の低減化を図ることが可能となる。
【０１３８】
［実施の形態６］
本発明の実施の形態６における半導体記憶装置の改良例を説明する。本発明の実施の形態６では、実施の形態１〜５に示す選択ゲートに関する動作を、ワード線を駆動に関する動作に適用する。本発明の実施の形態６における半導体記憶装置の動作を、タイミングチャートである図２２および図２３を用いて説明する。図２２および図２３は、本発明の実施の形態６における半導体記憶装置のワード線駆動信号の制御を説明するためのタイミングチャートである。
【０１３９】
図２２はスペア非置換時に、図２３はスペア置換時にそれぞれ対応している。図２２および図２３において、記号ＲＸｊは、選択対象となったワード線に対応するワード線駆動信号を示し、記号ＲＸＳｊは、選択されたワード線を置換救済するスペアワード線に対応するワード線駆動信号を示している。
【０１４０】
図２２を参照して、スタンバイ状態において、ワード線駆動信号は接地電圧レベルＧＮＤに設定されている。時刻Ｔ１において、ブロック選択信号ＢＳｉがＨレベルになる。これに応答して、ワード線駆動信号ＲＸｊおよびＲＸＳｊを電源電圧レベルＶｃｃに立上げておく。
【０１４１】
時刻Ｔ１〜Ｔ２において、スペア置換の判定が行われ、ノーマルブロック選択信号ＢＳＮがＨレベルに立上がる。スペアブロック選択信号ＢＳＳはＬレベルを保持する。これを受けて、ワード線駆動信号ＲＸｊを昇圧電源電圧レベルＶｐｐに立上げ、ワード線駆動信号ＲＸＳｊを接地電圧レベルＧＮＤに立下げる。
【０１４２】
図２３を参照して、図２２と同様、ワード線駆動信号を一時電源電圧レベルＶｃｃにする。スペア置換される場合、時刻Ｔ１〜Ｔ２において、スペアブロック選択信号ＢＳＳがＨレベルに立上がる。ノーマルブロック選択信号ＢＳＮはＬレベルを保持する。これを受けて、ワード線駆動信号ＲＸＳｊを昇圧電源電圧レベルＶｐｐに立上げる。ワード線駆動信号ＲＸｊを接地電圧レベルＧＮＤに立下げる。
【０１４３】
このようにワード線駆動信号のレベルを制御することにより、高速動作が可能となる。中間レベル（Ｖｃｃ）の電圧を用いることにより、消費電力の低減を図ることが可能となる。
【０１４４】
図２２および図２３に示す動作を実現するためのワード線駆動制御回路の構成の一例を、図２４を用いて説明する。図２４は、図２２および図２３に示すワード線駆動信号を発生するワード線駆動制御回路の具体的構成の一例を示す図である。図２４を参照して、ワード線駆動制御回路５０は、ＡＮＤ回路５１、ＮＡＮＤ回路２１、５４および５５、インバータ５２、レベル変換回路１５、ＰＭＯＳトランジスタＰ４、ならびにＮＭＯＳトランジスタＮ４を含む。
【０１４５】
ＡＮＤ回路５１は、内部アドレス信号ＲＡ０、ＲＡ１、および周辺制御系回路に含まれる遅延回路４５から信号ＲＸ０を受け、ワード線駆動元信号ＷＬｊを出力する。信号ＲＸ０は、ブロック活性化信号ＡＣＴを遅延させたものである。インバータ５２は、ノーマルブロック選択信号ＢＳＮを反転する。ＮＡＮＤ回路２１は、インバータ５２の出力と信号ＷＬｊとを受ける。
【０１４６】
ＮＡＮＤ回路５４および５５は、信号ＷＬｊとノーマルブロック選択信号ＢＳＮとを受ける。ＰＭＯＳトランジスタＰ４のゲート電極は、レベル変換回路１５の出力を受け、ＮＭＯＳトランジスタＮ４のゲート電極は、ＮＡＮＤ回路５５の出力を受ける。また、ＰＭＯＳトランジスタＰ１のゲート電極は、ＮＡＮＤ回路２１の出力を受ける。
【０１４７】
ＰＭＯＳトランジスタＰ１がオンすると、出力ノードＯＵＴ１（ワード線駆動信号ＲＸｊ）が電源電圧レベルＶｃｃに設定される。ＰＭＯＳトランジスタＰ４がオンすると（信号ＢＳＮおよびＷＬｊがともにＨレベル）、出力ノードＯＵＴ１が昇圧電源電圧レベルＶｐｐに設定される。ＮＭＯＳトランジスタＮ４がオンすると（信号ＢＳＮおよびＷＬｊのいずれかがＬレベル）、出力ノードＯＵＴ１が接地電圧レベルＧＮＤに設定される。
【０１４８】
図２２および図２３に示すワード線駆動信号ＲＸｊに適用するワードドライバの構成の一例を、図２５および図２６を用いて説明する。図２５および図２６は、本発明の実施の形態６におけるワードドライバの具体的構成の一例を示す回路図であり、図２５は通常のワード線構成に対応し、図２６は、階層ワード線方式にそれぞれ対応している。図２４〜図２６は、図１に示すロウ系制御回路５に配置する。
【０１４９】
図２５においては、デコーダ（ＮＡＮＤ回路６１、インバータ６２）を併せて記載している。ＮＡＮＤ回路６１は、内部ロウアドレスＸａ、Ｘｂ、Ｘｃを受ける。インバータ６２は、ＮＡＮＤ回路６１の信号を反転する。
【０１５０】
図２５に示すワードドライバは、ＰＭＯＳトランジスタＰ７〜Ｐ９、ならびにＮＭＯＳトランジスタＮ７〜Ｎ９を含む。ＰＭＯＳトランジスタＰ７およびＮＭＯＳトランジスタＮ７は、昇圧電源電圧Ｖｐｐと接地電圧ＧＮＤとの間に直列に接続される。ＰＭＯＳトランジスタＰ８およびＮＭＯＳトランジスタＮ８は、昇圧電源電圧Ｖｐｐと接地電圧ＧＮＤとの間に直列に接続される。ＮＭＯＳトランジスタＮ７のゲート電極は、プリチャージ信号φＰＲを受け、ＮＭＯＳトランジスタＮ８のゲート電極は、インバータ６２の出力を受ける。
【０１５１】
ＰＭＯＳトランジスタＰ９の一方の導通端子は、上述したワード線駆動信号ＲＸｊを受ける。ＮＭＯＳトランジスタＮ９の一方の導通端子は、接地電圧ＧＮＤと接続される。ＰＭＯＳトランジスタＰ９とＮＭＯＳトランジスタＮ９との接続ノードが、ワード線ＷＬｊと接続される。
【０１５２】
Ｈレベルのプリチャージ信号φＰＲを受けると、ＰＭＯＳトランジスタＰ８がオンし、ＰＭＯＳトランジスタＰ９がオフする。インバータ６２からＨレベルの信号が出力されると、ＮＭＯＳトランジスタＰ８がオンし、ＰＭＯＳトランジスタＰ９がオンする。ワード線ＷＬｊに、ワード線駆動信号ＲＸｊが供給される。ＮＡＮＤ回路６１からＨレベルの信号が出力されると、ＮＭＯＳトランジスタＮ９がオンし、ワード線ＷＬｊは接地電圧レベルＧＮＤに下がる。
【０１５３】
図２６に示すワードドライバは、ＰＭＯＳトランジスタＰ１０、ならびにＮＭＯＳトランジスタＮ１０およびＮ１２を含む。ＰＭＯＳトランジスタＰ１０、ならびにＮＭＯＳトランジスタＮ１０およびＮ１２は、サブワード線毎に設けられる。
【０１５４】
ＰＭＯＳトランジスタＰ１０およびＮＭＯＳトランジスタＮ１０のゲート電極はメインワード線ＭＷＬと接続される。ＰＭＯＳトランジスタＰ１０の一方の導通端子はワード線駆動信号ＲＸＳｊ（またはＲＸＳｊ＋１）を受け、他方の導通端子は、サブワード線ＳＷＬｊ（またはＳＷＬｊ＋１）と接続される。ＮＭＯＳトランジスタＮ１０およびＮ１２の一方の導通端子は、接地電圧ＧＮＤに接続され、他方の導通端子はサブワード線ＳＷＬｊ（またはＳＷＬｊ＋１）と接続される。ＮＭＯＳトランジスタＮ１２のゲート電極は、ワード線駆動信号ＲＸＳｊ（またはＲＸＳｊ＋１）を反転した信号／ＲＸＳｊ（／ＲＸＳｊ＋１）を受ける。メインワード線ＭＷＬとワード線駆動信号との組合わせにより、サブワード線が選択状態になる。
【０１５５】
このように構成することにより、スペア置換の判定前に、対応するワード線またはサブワード線を電源電圧レベルＶｃｃに立上げておくことが可能となる。これにより、高速動作が可能となる。また中間レベルの電圧（Ｖｃｃ）を使用することにより、消費電力の低減を図ることが可能となる。
【０１５６】
なお、スペアロウのデコード（スペア置換の判定）が、ワード線駆動信号の発生タイミングに間に合っているがゲート制御信号の発生タイミングには間に合わない場合、ゲート制御信号はノーマルブロックおよびスペアブロックの双方において選択状態にしておく必要がある。
【０１５７】
なお、実施の形態１〜６に示したように、スペアロウのデコードをゲート制御信号の発生に関与させるのが有効か、ワード線駆動信号に関与させるのが有効かは、実際にスペアロウデコード信号がどのタイミングで発生されるかで決まり、これはメモリセルアレイ構成やスペアロウ数等により決定されるものである。
【０１５８】
［実施の形態７］
本発明の実施の形態１〜５に示した半導体記憶装置の改良例について説明する。本発明の実施の形態７の選択ゲート制御回路は、スタンバイ時において、ゲート制御信号を電源電圧レベルＶｃｃに設定する。
【０１５９】
本発明の実施の形態７の選択ゲート制御回路の一例について、タイミングチャートである図２７および図２８を用いて説明する。図２７および図２８は、本発明の実施の形態７の選択ゲート制御回路の動作について説明するためのタイミングチャートである。図２７は、スペア非置換の場合、図２８は、スペア置換の場合にそれぞれ対応する。図４、図６および図７と同じ信号には、同じ記号を付す。
【０１６０】
図２７を参照して、スタンバイ状態において、ゲート制御信号を電源電圧レベルＶｃｃに設定する。時刻Ｔ１において、ブロック選択信号ＢＳｉがレベルに立上がる。時刻Ｔ１〜Ｔ２において、スペア置換の判定がなされ、ノーマルブロック選択信号ＢＳＮがＨレベルに立上がる。スペアブロック選択信号ＢＳＳはＬレベルを保持する。これを受けてゲート制御信号ＢＬＩ（ｉ、１）およびＢＬＩ（ｉ、２）を昇圧電源電圧レベルＶｐｐに立上げる。ゲート制御信号ＢＬＩ（ｉ＋１、１）およびＢＬＩ（ｉ−１、２）を接地電圧レベルＧＮＤに立下げる。ゲート制御信号ＢＬＩ（ｓ、１）、ＢＬＩ（ｓ、２）、ＢＬＩ（ｓ＋１、１）、ＢＬＩ（ｓ−１、２）は電源電圧レベルＶｃｃを保持する。アクティブサイクルの終了する時刻Ｔ３にゲート制御信号を電源電圧レベルＶｃｃに設定する。
【０１６１】
図２８を参照して、スタンバイ状態において、ゲート制御信号を電源電圧レベルＶｃｃに設定する。時刻Ｔ１において、ブロック選択信号ＢＳｉがＨレベルに立上がる。時刻Ｔ１〜Ｔ２において、スペア置換の判定がなされ、スペアブロック選択信号ＢＳＳがＨレベルに立上がる。ノーマルブロック選択信号ＢＳＮはＬレベルを保持する。これを受けてゲート制御信号ＢＬＩ（ｓ、１）およびＢＬＩ（ｓ、２）を昇圧電源電圧レベルＶｐｐに立上げる。ゲート制御信号ＢＬＩ（ｓ＋１、１）、ＢＬＩ（ｓ−１、２）を接地電圧ＧＮＤに立下げる。ゲート制御信号ＢＬＩ（ｉ、１）、ＢＬＩ（ｉ、２）、ＢＬＩ（ｉ＋１、１）、ＢＬＩ（ｉ−１、２）は電源電圧レベルＶｃｃを保持する。アクティブサイクルの終了する時刻Ｔ３にゲート制御信号を電源電圧レベルＶｃｃに設定する。
【０１６２】
このような選択ゲート制御回路を用いて選択ゲートを制御することにより、消費電力を低減することが可能となる。また、スぺア置換の判定を反映した動作であっても、アクセスロスを起こさない。
【０１６３】
図２７および図２８に示す動作を実現するための選択ゲート制御回路の構成の一例を、図４７および図４８を用いて説明する。図４７および図４８は、図２７および図２８に示すゲート制御信号を発生する選択ゲート制御回路の具体的構成の一例を示す図である。図４７はノーマルブロックに、図４８はスペアブロックにそれぞれ対応している。
【０１６４】
図４７に示す選択ゲート制御回路は、レベル変換回路１５♯１、ＰＭＯＳトランジスタＰ４、ＮＭＯＳトランジスタＮ４、ならびにインバータ９０および９１を含む。インバータ９０および９１は、ノーマルブロック選択信号ＢＳＮを反転する。ＰＭＯＳトランジスタＰ１のゲート電極は、インバータ９０の出力を受ける。レベル変換回路１５♯１の基本構成は、レベル変換回路１５と同じである。インバータ２２は、ノーマルブロック選択信号ＢＳＮを反転する。レベル変換回路１５♯１においては、ＮＭＯＳトランジスタＮ２のゲート電極は、インバータ２２の出力を、ＮＭＯＳトランジスタＮ３のゲート電極は、ノーマルブロック選択信号ＢＳＮをそれぞれ受ける。
【０１６５】
ＰＭＯＳトランジスタＰ４のゲート電極は、レベル変換回路１５♯１の出力を受け、ＮＭＯＳトランジスタＮ４のゲート電極は、インバータ９１の出力を受ける。ＰＭＯＳトランジスタＰ４とＮＭＯＳトランジスタＮ４との接続ノードの電圧により、ゲート制御信号ＢＬＩ（ｉ−１、２）およびＢＬＩ（ｉ＋１、１）が決定される。
【０１６６】
図４８に示す選択ゲート制御回路の基本構成は、図４７に示す選択ゲート制御回路と同じである。図４８に示す選択ゲート制御回路においては、インバータ２２、９０および９１は、スペアブロック選択信号ＢＳＳを受ける。ＰＭＯＳトランジスタＰ４とＮＭＯＳトランジスタＮ４との接続ノードの電圧により、ゲート制御信号ＢＬＩ（ｓ−１、２）およびＢＬＩ（ｓ＋１、１）が決定される。
【０１６７】
本発明の実施の形態７の選択ゲート制御回路の他の一例について、タイミングチャートである図２９および図３０を用いて説明する。図２９および図３０は、本発明の実施の形態７の選択ゲート制御回路の他の動作の一例について説明するためのタイミングチャートであり、特にセルフリフレッシュモードでの制御について表している。図２９はスペア非置換の場合、図３０はスペア置換の場合にそれぞれ対応している。図４、図６および図７と同じ信号には、同じ記号を付す。図２９〜図３０では、実施の形態３で説明したように、セルフリフレッシュモードでは、前サイクル内で次サイクルにおけるスペア置換判定を完了させておく。
【０１６８】
図２９を参照して、スタンバイ状態において、ゲート制御信号を電源電圧レベルＶｃｃに設定する。サイクル開始時刻Ｔ１において、ノーマルブロック選択信号ＢＳＮはＨレベルである。これを受けてゲート制御信号ＢＬＩ（ｉ、１）およびＢＬＩ（ｉ、２）を昇圧電源電圧レベルＶｐｐに立上げる。ゲート制御信号ＢＬＩ（ｉ＋１、１）、ＢＬＩ（ｉ−１、２）を接地電圧ＧＮＤに立下げる。ゲート制御信号ＢＬＩ（ｓ、１）、ＢＬＩ（ｓ、２）、ＢＬＩ（ｓ＋１、１）、ＢＬＩ（ｓ−１、２）は電源電圧レベルＶｃｃを保持する。サイクルの終了時刻Ｔ３にゲート制御信号を電源電圧レベルＶｃｃに設定する。
【０１６９】
図３０を参照して、スタンバイ状態において、ゲート制御信号を電源電圧レベルＶｃｃに設定する。時刻Ｔ１において、スペアブロック選択信号ＢＳＳはＨレベルである。これを受けてゲート制御信号ＢＬＩ（ｓ、１）、ＢＬＩ（ｓ、２）を昇圧電源電圧レベルＶｐｐに立上げる。ゲート制御信号ＢＬＩ（ｓ＋１、１）、ＢＬＩ（ｓ−１、２）を接地電圧ＧＮＤに立下げる。ゲート制御信号ＢＬＩ（ｉ、１）、ＢＬＩ（ｉ、２）、ＢＬＩ（ｉ＋１、１）、ＢＬＩ（ｉ−１、２）は電源電圧レベルＶｃｃを保持する。サイクルの終了時刻Ｔ３にゲート制御信号を電源電圧レベルＶｃｃに設定する。
【０１７０】
このような選択ゲート制御回路を用いて選択ゲートを制御することにより、消費電力を低減することが可能となる。また、実施の形態３で説明したように、前サイクル内に次サイクルにおけるスぺア置換の判定が完了するため、次サイクルにおける判定動作に伴う遅延が発生しない。
【０１７１】
なお、ゲート制御信号のみならず、ワード線駆動信号についても同様の制御が可能である。本発明の実施の形態７のワード線駆動制御回路について、図３１を用いて説明する。図３１は、本発明の実施の形態７のワード線駆動制御回路の動作について説明するためのタイミングチャートである。図２３と同じ信号には、同じ記号を付す。
【０１７２】
図３１を参照して、スタンバイ状態において、ワード線駆動信号を電源電圧レベルＶｃｃに設定する。時刻Ｔ１において、ブロック選択信号ＢＳｉがＨレベルに立上がる。時刻Ｔ１〜Ｔ２において、スペア置換の判定がなされる。スペア非置換の場合、ノーマルブロック選択信号ＢＳＮがＨレベルに立上がり（実線）、スペアブロック選択信号ＢＳＳはＬレベルを保持する（破線）。これを受けてワード線駆動信号ＲＸｉを昇圧電源電圧レベルＶｐｐに立上げる（実線）。ワード線駆動信号ＲＸＳｊを接地電圧ＧＮＤに立下げる（実線）。アクティブサイクルの終了する時刻Ｔ３にワード線駆動信号を電源電圧レベルＶｃｃに設定する。
【０１７３】
スペア置換の場合、時刻Ｔ１〜Ｔ２において、スペアブロック選択信号ＢＳＳがＨレベルに立上がり（実線）、ノーマルブロック選択信号ＢＳＮはＬレベルを保持する（破線）。これを受けてワード線駆動信号ＲＸＳｉを昇圧電源電圧レベルＶｐｐに立上げる（破線）。ワード線駆動信号ＲＸｊを接地電圧ＧＮＤに立下げる（破線）。アクティブサイクルの終了する時刻Ｔ３にワード線駆動信号を電源電圧レベルＶｃｃに設定する。
【０１７４】
この場合、実施の形態６で説明したワードドライバを使用する。なお、図３１に示す動作を実現するためのワード線駆動制御回路の構成の一例を、図３２を用いて説明する。図３２は、図３１に示すワード線駆動信号を発生するワード線駆動制御回路の具体的構成の一例を示す図である。図２４に示すワード線駆動制御回路５０と同じ構成要素には、同じ記号および符号を付す。
【０１７５】
図３２に示すワード線駆動制御回路は、ＡＮＤ回路５１および７１、ＮＡＮＤ回路５４、インバータ７０、レベル変換回路１５、ならびにＰＭＯＳトランジスタＰ１を含む。ＮＡＮＤ回路５４は、ノーマルブロック選択信号ＢＳＮとＡＮＤ回路５１の出力するワード線駆動元信号ＷＬｊとを受ける。インバータ７０は、ノーマルブロック選択信号ＢＳＮを反転して信号／ＢＳＮを出力する。ＡＮＤ回路７１は、ワード線駆動元信号ＷＬｊとインバータ７０の出力とを受ける。ＰＭＯＳトランジスタＰ１のゲート電極は、ワード線駆動元信号ＷＬｊを受ける。
【０１７６】
ＰＭＯＳトランジスタＰ１がオンすると、出力ノードＯＵＴ１（ワード線駆動信号ＲＸｊ）が電源電圧レベルＶｃｃに設定される。ＰＭＯＳトランジスタＰ４がオンすると（信号ＢＳＮおよびＷＬｊがともにＨレベル）、出力ノードＯＵＴ１が昇圧電源電圧レベルＶｐｐに設定される。ＮＭＯＳトランジスタＮ４がオンすると（信号／ＢＳＮおよびＷＬｊがともにＨレベル）、出力ノードＯＵＴ１が接地電圧レベルＧＮＤに設定される。
【０１７７】
このようなワード線駆動制御回路を用いることにより、ワード線の立上げの高速化および、消費電力を低減することが可能となる。
【０１７８】
［実施の形態８］
低電源電圧動作に適する選択ゲート制御回路の改良例について説明する。図３３は、本発明の実施の形態８における選択ゲートの制御について説明するため概念図である。図３３を参照して、記号ＭＣはメモリセルを、記号ＢＬ０、／ＢＬ０、ＢＬ１、／ＢＬ１はビット線を、記号ＢＬＩ（ｉ、２）、ＢＬＩ（ｉ＋１、１）はゲート制御信号を、記号Ｇ（ｉ、２）、Ｇ（ｉ＋１、１）は選択ゲートを、記号Ｓは、センスアンプを活性化させるセンスアンプ活性化信号を示す。ビット線のプリチャージ電圧は、１／２Ｖｃｃである。メモリセルＭＣの微小信号を読出す。
【０１７９】
選択ゲートを構成するＮＭＯＳトランジスタのしきい値をＶｔｈと記す。電源電圧がトランジスタのしきい値Ｖｔｈに対して相対的に低下して、Ｖｃｃ＜１／２Ｖｃｃ＋Ｖｔｈの領域になると、ゲート制御信号ＢＬＩ（ｉ＋１、１）が電源電圧レベルＶｃｃであっても、選択ゲートＧ（ｉ＋１、１）がオンしない。したがって、図１に示す回路１００として、以下の動作を行なう選択ゲート制御回路を用いる。
【０１８０】
本発明の実施の形態８の選択ゲート制御回路について、タイミングチャートである図３４を用いて説明する。図３４は、本発明の実施の形態８の選択ゲート制御回路の動作について説明するためのタイミングチャートである。記号ＷＬは、ワード線を、記号ＢＬ、／ＢＬは、ビット線をそれぞれ表している。図４と同じ信号には同じ記号を付す。
【０１８１】
スタンバイ状態において、ゲート制御信号を電源電圧レベルＶｃｃに設定する。時刻Ｔ１において、ブロック選択信号ＢＳｉがＨレベルに立上がる。時刻Ｔ１〜Ｔ２において、スペア置換の判定がなされ、ノーマルブロック選択信号ＢＳＮ、またはスペアブロック選択信号ＢＳＳのいずれかがＨレベルに立上がる。これを受けて対応するゲート制御信号ＢＬＩ（ｉ、１）およびＢＬＩ（ｉ、２）を昇圧電源電圧レベルＶｐｐに立上げる。ゲート制御信号ＢＬＩ（ｉ＋１、１）およびＢＬＩ（ｉ−１、２）は電源電圧レベルＶｃｃを保持する。
【０１８２】
ワード線ＷＬが選択され、電位がＨレベル立上がると、ビット線にメモリセルＭＣの蓄積電荷が読みだされる。選択されたメモリブロックに隣接する非選択のメモリブロックに対するゲート制御信号ＢＬＩ（ｉ＋１、１）およびＢＬＩ（ｉ−１、２）は電源電圧レベルＶｃｃであるので、対応する選択ゲートはオンしない。選択されたメモリブロックが、対応するセンスアンプブロックと選択的に結合状態になる。
【０１８３】
時刻Ｔ３において、センスアンプ活性化信号Ｓによりセンス動作が開始される。これに少し先立って、ゲート制御信号ＢＬＩ（ｉ＋１、１）およびＢＬＩ（ｉ−１、２）を接地電位レベルＧＮＤに落とす。このように制御することにより、非選択のメモリブロックに対する選択ゲートをオンさせずにセンス動作を完了させることが可能となる。時刻Ｔ４のアクティブサイクルの終了時にゲート制御信号を電源電圧レベルＶｃｃに設定する。
【０１８４】
このようにゲート制御信号の立下げが遅くともタイムマージンが大きくなり、アクセスタイムが高速化する。サイクルの始めに、ゲート制御信号を接地電圧レベルＧＮＤから昇圧電源電圧レベルＶｐｐに、または昇圧電源電圧レベルＶｐｐから接地電圧レベルＧＮＤに変化させる必要がないため、高速動作が可能となる。
【０１８５】
このような構成をダイレクトセンス方式と組合わせた場合について説明する。図３５は、ダイレクトセンス方式について説明するための概念図である。図３５を参照して、ビット線ＢＬ、／ＢＬに対してサンスアンプＳＡ、読出回路８０、および書込選択回路８１を設ける。読出回路８０は、読出制御信号ＹＲに応答して、ビット線ＢＬ、／ＢＬの電位に基づき、データ読出線ＲＯ、／ＲＯの電位を変化させる。書込選択回路８１は、書込制御信号ＹＷに応答して、データ書込線ＷＩ、／ＷＩの電位に基づき、ビット線ＢＬ、／ＢＬの電位を変化させる。センスアンプＳＡは、センスアンプ活性化信号Ｓに基づきセンス動作を行う。
【０１８６】
ダイレクトセンス方式対応に適用する選択ゲート制御回路について、タイミングチャートである図３６を用いて説明する。図３６は、図３５に適用する本発明の実施の形態８における選択ゲート制御回路の動作について説明するためのタイミングチャートである。記号ＷＬは、ワード線を、記号ＢＬ、／ＢＬは、ビット線を、記号ＲＯ、／ＲＯはデータ読出線をそれぞれ表している。図４、図６および図７と同じ信号には同じ記号を付す。
【０１８７】
スタンバイ状態において、ゲート制御信号を電源電圧レベルＶｃｃに設定する。時刻Ｔ１において、ブロック選択信号ＢＳｉがレベルに立上がる。時刻Ｔ１〜Ｔ２において、スペア置換の判定がなされ、ノーマルブロック選択信号ＢＳＮ、スペアブロック選択信号ＢＳＳのいずれかがＨレベルに立上がる。これを受けてゲート制御信号ＢＬＩ（ｉ、１）およびＢＬＩ（ｉ、２）を昇圧電源電圧レベルＶｐｐに立上げる。ゲート制御信号ＢＬＩ（ｉ＋１、１）およびＢＬＩ（ｉ−１、２）は電源電圧Ｖｃｃを保持する。
【０１８８】
ワード線ＷＬが選択され、立上がると、ビット線にメモリセルの蓄積電荷が読みだされる。非選択のメモリブロックに対するゲート制御信号ＢＬＩ（ｉ＋１、１）およびＢＬＩ（ｉ−１、２）は、電源電圧レベルＶｃｃであるので、対応する選択ゲートはオンせず、選択されたメモリブロックに対する選択ゲートのみがオンする。選択されたメモリブロックのみがセンスアンプと結合状態になる。
【０１８９】
時刻Ｔ３＃（＞図３４の時刻Ｔ３）において、センスアンプ活性化信号Ｓによりセンス動作が開始される。ダイレクトセンス方式では、これに少し先立ってデータ読出線ＲＯ、／ＲＯに信号が読みだされている。従って時刻Ｔ３＃の後に、ゲート制御信号ＢＬＩ（ｉ＋１、１）およびＢＬＩ（ｉ−１、２）を接地電圧レベルＧＮＤに落とす。すなわち、センスアンプ動作およびゲート制御信号の立下げ動作は非常にゆっくりと行うことができる。
【０１９０】
［実施の形態９］
本発明の実施の形態９における半導体記憶装置の改良例について説明する。本発明の実施の形態９における半導体記憶装置は、低電源電圧動作に適し、センスアンプの動作を高速化するための構成を備える。図３７は、本発明の実施の形態９におけるビット線電位駆動回路の一例について説明するための図である。図３７において、記号ＳＡはセンスアンプを、記号Ｇは選択ゲートを、記号ＢＬＩはゲート制御信号（または当該信号を伝送する信号線）を、記号ＢＬ、／ＢＬはビット線をそれぞれ示している。
【０１９１】
センスアンプＳＡに対しては、センスアンプ駆動トランジスタＰ３０（ＰＭＯＳトランジスタ）およびＮ３０（ＮＭＯＳトランジスタ）が配置されている。センスアンプ駆動トランジスタＰ３０の一方の導通端子は電源電圧Ｖｃｃと接続され、他方の導通端子はセンスアンプ駆動線ＳＰと接続されている。センスアンプ駆動トランジスタＮ３０の一方の導通端子は接地電圧ＧＮＤと接続され、他方の導通端子はセンスアンプ駆動線ＳＮと接続されている。センスアンプ駆動トランジスタＰ３０のゲート電極は、センスアンプ活性化信号／Ｓを、センスアンプ駆動トランジスタＮ３０のゲート電極は、信号Ｓを反転したセンスアンプ活性化信号Ｓをそれぞれ受ける。
【０１９２】
センスアンプＳＡは、センスアンプトランジタＰ３２およびＰ３３（ＰＭＯＳトランジスタ）、ならびにＮ３２およびＮ３３（ＮＭＯＳトランジスタ）で構成される。センスアンプトランジスタＮ３２、Ｎ３３のそれぞれの一方の導通端子は、センスアンプ駆動線ＳＮと接続されている。センスアンプトランジスタＰ３２、Ｐ３３のそれぞれの一方の導通端子は、センスアンプ駆動線ＳＰと接続されている。
【０１９３】
センスアンプトランジスタＰ３２およびＮ３２の他方の導通端子はノードＮＸで接続され、ノードＮＸは選択ゲートＧを介してビット線ＢＬと接続される。センスアンプトランジスタＰ３３およびＮ３３の他方の導通端子はノードＮＹで接続され、ノードＮＹは選択ゲートＧを介してビット線／ＢＬと接続される。
【０１９４】
図３７に示すビット線電位駆動回路は、容量素子Ｃ１およびＣ２を含む。容量素子Ｃ１は、センスアンプ駆動線ＳＰとセンスアンプＳＡのノードＮＸとの間に設ける。容量素子Ｃ２は、センスアンプ駆動線ＳＰとセンスアンプＳＡのノードＮＹとの間に設ける。
【０１９５】
図３７に示すビット線電位駆動回路を使用した場合のセンス動作を、図３８を用いて説明する。図３８は、図３７に示すビット線電位駆動回路を使用した場合のセンス動作について説明するためのタイミングチャートである。記号Ｓ、／Ｓは、センスアンプ活性化信号を、記号ＳＰは、センスアンプ駆動線を示す。記号ＷＬは、読出対象であるメモリセルが接続されるワード線の波形を、記号ＢＬは、読出対象であるメモリセルが接続されるビット線の波形をそれぞれ表わす。ビット線のプリチャージ電圧は、１／２Ｖｃｃである。なお、ビット線ＢＬについては、電圧方向に波形を拡大しており、他の波形とは縮尺が異なる。
【０１９６】
ワード線ＷＬの電位が接地電圧レベルＧＮＤから昇圧電源電圧レベルＶｐｐに立上がる（Ｖｐｐ−ＧＮＤ間は約３．０Ｖ）。ビット線ＢＬの電位が１／２Ｖｃｃから微小に変化する（約０．３Ｖ幅）。センスアンプ活性化信号ＳをＨレベルに、信号／ＳをＬレベルに設定する。センスアンプ駆動線ＳＰの電位がＨレベルに立上がる（なお、センスアンプ活性化信号Ｓ、／Ｓ、およびセンスアンプ駆動線ＳＰにおけるＨレベル−Ｌレベル間は約１．８Ｖである）。
【０１９７】
センスアンプトランジスタＰ３２、Ｐ３３のしきい値をＶｔｐ、センスアンプトランジスタＮ３２、Ｎ３３のしきい値をＶｔｎとすると、電源電圧Ｖｃｃが低下して、１／２Ｖｃｃ＜Ｖｔｐ、１／２Ｖｃｃ＜Ｖｔｎになってくると、容量素子Ｃ１およびＣ２がない場合（破線）、センスアンプトランジタがオンせず、またはオンするのが非常に遅くなる。すなわち、ビット線の電位の変化は遅く、センス動作の不良または遅延が生じる。
【０１９８】
一方、図３７に示すビット線電位駆動回路を設けることにより、センスアンプ駆動線ＳＰによって、ビット線の電位を押し上げることが可能となる（実線）。これにより、センスアンプトランジスタＮ３２、Ｎ３３がオンしやすく、センス動作の高速化が実現される。
【０１９９】
なお、図３７に示す構成では、センスアンプ駆動線ＳＰからのカップリングによりセンス動作の高速化を図ったが、図３９または図４０に示すよう駆動してもよい。図３９および図４０は、本発明の実施の形態９におけるビット線電位駆動回路の他の例について説明するための図である。図３７と同じ構成要素には、同じ記号を付す。なお、記号Ｓはセンスアンプ活性化信号、または当該信号を伝送する信号線を示す。
【０２００】
図３９に示すビット線電位駆動回路は、容量素子Ｃ３およびＣ４を含む。容量素子Ｃ３は、ゲート制御信号を伝送する信号線ＢＬＩとセンスアンプＳＡのノードＮＸとの間に設ける。容量素子Ｃ４は、ゲート制御信号を伝送する信号線ＢＬＩとセンスアンプＳＡのノードＮＹとの間に設ける。
【０２０１】
図４０に示すビット線電位駆動回路は、容量素子Ｃ５およびＣ６を含む。容量素子Ｃ５は、センスアンプ活性化信号を伝送する信号線ＳとセンスアンプＳＡのノードＮＸとの間に設ける。容量素子Ｃ６は、センスアンプ活性化信号を伝送する信号線ＳとセンスアンプＳＡのノードＮＹとの間に設ける。
【０２０２】
図３９に示す構成では、ゲート制御信号ＢＬＩの立上がりによりセンス動作の高速化を図り、図４０に示す構成では、センスアンプ活性化信号Ｓによりセンス動作の高速化を図る。
【０２０３】
図３９および図４０に示すビット線電位駆動回路を使用した場合のセンス動作を、図４１を用いて説明する。図４１は、図３９および図４０に示すビット線電位駆動回路を使用した場合のセンス動作について説明するためのタイミングチャートである。記号Ｓ、／Ｓはセンスアンプ活性化信号を、記号ＳＰはセンスアンプ駆動線を、記号ＢＬＩはゲート制御信号をそれぞれ示す。記号ＷＬは、読出対象であるメモリセルが接続されるワード線の波形を、記号ＢＬは、読出対象であるメモリセルが接続されるビット線の波形をそれぞれ表わす。ビット線のプリチャージ電圧は、１／２Ｖｃｃである。なお、ビット線ＢＬについては、電圧方向に波形を拡大しており、他の波形とは縮尺が異なる。
【０２０４】
スタンバイ状態（電源電圧レベルＶｃｃ）にあるゲート制御信号ＢＬＩを変化させる。センスアンプと結合させる場合、昇圧電源電圧レベルＶｐｐに立上げる（非結合させる場合は、接地電圧Ｖｃｃに立下げる）。ワード線ＷＬの電位が接地電圧レベルＧＮＤから昇圧電源電圧レベルＶｐｐに立上がる（Ｖｐｐ−ＧＮＤ間は約３．０Ｖ）。ビット線ＢＬの電位が１／２Ｖｃｃから微小に変化する（約０．３Ｖ幅）。
【０２０５】
この後、センスアンプ活性化信号ＳがＨレベルに、センスアンプ活性化信号／ＳがＬレベルに設定される。センスアンプ駆動線ＳＰの電位が立上がる（なお、センスアンプ活性化信号Ｓ、／Ｓ、およびセンスアンプ駆動線ＳＰにおけるＨレベル−Ｌレベル間は約１．８Ｖである）。
【０２０６】
図３９において容量素子Ｃ３およびＣ４がない場合（破線）、センスアンプトランジタがオンせず、またはオンするのが非常に遅くなる。すなわち、ビット線の電位の変化は遅く、センス動作の不良または遅延が生じる。一方、図３９に示すビット線電位駆動回路を設けることにより、ゲート制御信号ＢＬＩの立上がりによって、ビット線の電位を押し上げることが可能となる（実線）。これにより、センスアンプトランジスタＮ３２、Ｎ３３がオンしやすく、センス動作の高速化が実現される。なお、ゲート制御信号ＢＬＩの立上がりは、センス動作前であればよい。
【０２０７】
図４０において容量素子Ｃ５およびＣ６がない場合（破線）、センスアンプトランジタがオンせず、またはオンするのが非常に遅くなる。すなわち、ビット線の電位の変化は遅く、センス動作の不良または遅延が生じる。一方、図４０に示すビット線電位駆動回路を設けることにより、センスアンプ活性化信号Ｓの立上がりによって、ビット線の電位を押し上げることが可能となる（実線）。これにより、センスアンプトランジスタＮ３２、Ｎ３３がオンしやすく、センス動作の高速化が実現される。なお、図４０に示す構成は、特にセンスアンプ駆動トランジスタが、アレイ内に分散配置されている場合に効果が大きい。
【０２０８】
図３７、図３９、図４０に示すように構成することにより、高速なセンス動作が可能となる。また、容量素子を駆動するための駆動配線を別途設ける必要がないため、回路数、配線数を低減し、チップ面積の低減も可能となる。
【０２０９】
なお今回開示された実施の形態はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した実施の形態の説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０２１０】
【発明の効果】
請求項１および請求項２に係る半導体記憶装置によれば、スペア置換の判定に先立って、ノーマルブロックおよびスペアブロックのそれぞれを対応するセンスアンプブロックと結合させておくことにより、高速動作を実現することができる。
【０２１１】
請求項３に係る半導体記憶装置は、請求項２に係る半導体記憶装置であって、特にリフレッシュモードにおいては、スペア置換の判定結果に基づきゲート制御信号のレベルを制御する。この結果、リフレッシュモードにおいて消費電力を低減することが可能となる。
【０２１２】
請求項４に係る半導体記憶装置は、請求項２に係る半導体記憶装置であって、特に交互配置型シェアードセンスアンプの構成において、高速動作が可能となる。
【０２１３】
請求項５に係る半導体記憶装置は、請求項２に係る半導体記憶装置であって、スペアブロックとノーマルブロックとを異なるマットに属する場合、高速動作が保証される。
【０２１４】
請求項６に係る半導体記憶装置によれば、ゲート制御信号のレベルを３段階に制御し、スペア置換の判定に基づきレベル設定を行なう。これにより、高速動作が保証されるとともに、消費電力を抑えることが可能となる。
【０２１５】
請求項７に係る半導体記憶装置は、請求項６に係る半導体記憶装置であって、特に交互配置型シェアードセンスアンプの構成において、高速動作および消費電力の低減化が可能となる。
【０２１６】
請求項８に係る半導体記憶装置は、請求項６に係る半導体記憶装置であって、特にリフレッシュモードにおいて、カウント値に基づき次のリフレッシュサイクルにおけるスペア置換の判定を予め行なう。これにより、内部動作のタイミングを遅延させることなく、ノーマルモードと同様なタイミングでリフレッシュ動作を行なうことが可能となる。
【０２１７】
請求項９に係る半導体記憶装置は、請求項６に係る半導体記憶装置であって、特にリフレッシュモードにおいて、カウント値に基づき次のリフレッシュサイクルにおけるスペア置換の判定を予め行なう。連続するリフレッシュサイクル間でスペア置換の判定が同じであれば、ゲート制御信号の状態を保持する。これにより、内部動作のタイミングを遅延させることなく、ノーマルモードと同様なタイミングでリフレッシュ動作を行なうことが可能となる。また、選択ゲート制御回路系の消費電力を低減することが可能となる。
【０２１８】
請求項１０に係る半導体記憶装置は、請求項６に係る半導体記憶装置であって、スペアブロックとノーマルブロックとを異なるマットに属する場合、リフレッシュモードにおける低消費電力、およびノーマルモードにおける高速動作が保証される。
【０２１９】
請求項１１に係る半導体記憶装置は、請求項６に係る半導体記憶装置であって、ゲート制御信号はそれぞれ、スタンバイ状態において、結合レベル（Ｖｐｐ）と非結合レベル（ＧＮＤ）との間の中間レベル（Ｖｃｃ）に設定される。これにより、選択ゲート制御回路系の消費電力を低減することが可能となる。
【０２２０】
請求項１２に係る半導体記憶装置は、請求項１１に係る半導体記憶装置であって、結合レベルに設定するタイミングと非結合レベルに設定するタイミングとを調整する。このようにゲート制御信号の立下げが遅くともタイムマージンが大きくなり、アクセスタイムが高速化する。
【０２２１】
請求項１３に係る半導体記憶装置によれば、ワード線駆動信号はそれぞれを３段階に制御し、スペア置換の判定に基づきレベル設定を行なう。これにより、高速動作が保証されるとともに、ワード線駆動制御回路系の消費電力を抑えることが可能となる。
【０２２２】
請求項１４に係る半導体記憶装置は、請求項１３に係る半導体記憶装置であって、ワード線駆動信号はそれぞれ、スタンバイ状態において、結合レベル（Ｖｐｐ）と非結合レベル（ＧＮＤ）との間の中間レベル（Ｖｃｃ）に設定される。これにより、消費電力を抑えることが可能となる。
【０２２３】
請求項１５に係る半導体記憶装置は、請求項１３に係る半導体記憶装置であって、スペア置換の判定に先立って、ノーマルブロックおよびスペアブロックのそれぞれを対応するセンスアンプブロックと結合させておくことにより、高速動作を実現することができる。
【０２２４】
請求項１６に係る半導体記憶装置は、請求項１５に係る半導体記憶装置であって、特にリフレッシュモードにおいては、スペア置換の判定結果に基づきゲート制御信号のレベルを制御する。この結果、リフレッシュモードにおいて消費電力を低減することが可能となる。
【０２２５】
請求項１７に係る半導体記憶装置は、請求項１３に係る半導体記憶装置であって、ゲート制御信号のレベルを３段階に制御し、スペア置換の判定に基づきレベル設定を行なう。これにより、高速動作が保証されるとともに、消費電力を抑えることが可能となる。
【０２２６】
請求項１８に係る半導体記憶装置は、請求項１７に係る半導体記憶装置であって、特にリフレッシュモードにおいて、カウント値に基づき次のリフレッシュサイクルにおけるスペア置換の判定を予め行なう。これにより、内部動作のタイミングを遅延させることなく、ノーマルモードと同様なタイミングでリフレッシュ動作を行なうことが可能となる。
【０２２７】
請求項１９に係る半導体記憶装置は、請求項１７に係る半導体記憶装置であって、特にリフレッシュモードにおいて、カウント値に基づき次のリフレッシュサイクルにおけるスペア置換の判定を予め行なう。連続するリフレッシュサイクル間でスペア置換の判定が同じであれば、ゲート制御信号の状態を保持する。これにより、内部動作のタイミングを遅延させることなく、ノーマルモードと同様なタイミングでリフレッシュ動作を行なうことが可能となる。また、選択ゲート制御回路系の消費電力を低減することが可能となる。
【０２２８】
請求項２０に係る半導体記憶装置は、請求項１３に係る半導体記憶装置であって、スペアブロックとノーマルブロックとを異なるマットに属する場合、リフレッシュモードにおける低消費電力、およびノーマルモードにおける高速動作が保証される。
【０２２９】
請求項２１に係る半導体記憶装置によれば、容量素子によるカップリング効果を用いてビット線の電位を引上げるビット線電位駆動回路を設けることにより、センス動作の高速化が図れる。
【０２３０】
請求項２２に係る半導体記憶装置は、請求項２１に係る半導体記憶装置であって、センスアンプの動作電圧を用いてビット線電位を引上げる。これにより、別途配線を設けることなく、チップ面積の低減も図ることが可能となる。
【０２３１】
請求項２３に係る半導体記憶装置は、請求項２１に係る半導体記憶装置であって、ゲート制御信号を用いてビット線電位を引上げる。これにより、別途配線を設けることなく、チップ面積の低減も図ることが可能となる。
【０２３２】
請求項２４に係る半導体記憶装置は、請求項２１に係る半導体記憶装置であって、センスアンプ活性化信号を用いてビット線電位を引上げる。これにより、別途配線を設けることなく、チップ面積の低減も図ることが可能となる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１における半導体記憶装置の主要部の構成を示すブロック図である。
【図２】 図１に示すアレイ部９の構成の一例を説明するための図である。
【図３】 本発明の実施の形態１におけるセンスアンプブロック１０とメモリブロックとの関係を説明するための図である。
【図４】 本発明の実施の形態１における選択ゲート制御回路１００の動作を説明するためのタイミングチャートである。
【図５】 図４に示すゲート制御信号を発生する選択ゲート制御回路の具体的構成の一例を示す図である。
【図６】 本発明の実施の形態１における選択ゲート制御回路１００の他の一例を説明するためのタイミングチャートである。
【図７】 本発明の実施の形態１における選択ゲート制御回路１００の他の一例を説明するためのタイミングチャートである。
【図８】 図６および図７に示すゲート制御信号を発生する選択ゲート制御回路の具体的構成の一例を示す図である。
【図９】 図６および図７に示すゲート制御信号を発生する選択ゲート制御回路の具体的構成の一例を示す図である。
【図１０】 本発明の実施の形態２における選択ゲート制御回路の動作を説明するためのタイミングチャートである。
【図１１】 セルフリフレッシュモードにおいて図１０に示すゲート制御信号を発生するための制御回路の構成を示す図である。
【図１２】 セルフリフレッシュモードにおいて図１０に示すゲート制御信号を発生するための制御回路の構成を示す図である。
【図１３】 図１０に示すゲート制御信号を発生する選択ゲート制御回路の具体的構成の一例を示す図である。
【図１４】 ワード線の活性化タイミングを制御するためのワード線活性化制御回路の回路構成を示す図である。
【図１５】 図１４に示すワード線活性化制御回路の動作を説明するためのタイミングチャートである。
【図１６】 本発明の実施の形態３における周辺制御系回路６♯１の要部の構成を示す図である。
【図１７】 図１６に示す周辺制御系回路６♯１の動作について説明するためのタイミングチャートである。
【図１８】 本発明の実施の形態４における半導体記憶装置のセルフリフレッシュモードでの動作を説明するためのタイミングチャートである。
【図１９】 本発明の実施の形態４における半導体記憶装置の周辺制御系回路６♯２の要部の構成を示す図である。
【図２０】 本発明の実施の形態４における半導体記憶装置の選択ゲート制御回路の具体的構成の一例を示す図である。
【図２１】 本発明の実施の形態５における半導体記憶装置のアレイ部の構成を示す図である。
【図２２】 本発明の実施の形態６における半導体記憶装置のワード線駆動信号の制御を説明するためのタイミングチャートである。
【図２３】 本発明の実施の形態６における半導体記憶装置のワード線駆動信号の制御を説明するためのタイミングチャートである。
【図２４】 図２２および図２３に示すワード線駆動信号を発生するワード線駆動制御回路の具体的構成の一例を示す図である。
【図２５】 本発明の実施の形態６におけるワードドライバの具体的構成の一例を示す回路図である。
【図２６】 本発明の実施の形態６におけるワードドライバの具体的構成の一例を示す回路図である。
【図２７】 本発明の実施の形態７の選択ゲート制御回路の動作について説明するためのタイミングチャートである。
【図２８】 本発明の実施の形態７の選択ゲート制御回路の動作について説明するためのタイミングチャートである。
【図２９】 本発明の実施の形態７の選択ゲート制御回路の他の動作の一例について説明するためのタイミングチャートである。
【図３０】 本発明の実施の形態７の選択ゲート制御回路の他の動作の一例について説明するためのタイミングチャートである。
【図３１】 本発明の実施の形態７のワード線駆動制御回路の動作について説明するためのタイミングチャートである。
【図３２】 図３１に示すワード線駆動信号を発生するワード線駆動制御回路の具体的構成の一例を示す図である。
【図３３】 本発明の実施の形態８における選択ゲートの制御について説明するため概念図である。
【図３４】 本発明の実施の形態８の選択ゲート制御回路の動作について説明するためのタイミングチャートである。
【図３５】 ダイレクトセンス方式について説明するための概念図である。
【図３６】 図３５に適用する本発明の実施の形態８における選択ゲート制御回路の動作について説明するためのタイミングチャートである。
【図３７】 本発明の実施の形態９におけるビット線電位駆動回路の一例について説明するための図である。
【図３８】 図３７に示すビット線電位駆動回路を使用した場合のセンス動作について説明するためのタイミングチャートである。
【図３９】 本発明の実施の形態９におけるビット線電位駆動回路の他の例について説明するための図である。
【図４０】 本発明の実施の形態９におけるビット線電位駆動回路の他の例について説明するための図である。
【図４１】 図３９および図４０に示すビット線電位駆動回路を使用した場合のセンス動作について説明するためのタイミングチャートである。
【図４２】 本発明の実施の形態３における周辺制御系回路について説明するための図である。
【図４３】 図４２に示す回路のセルフリフレッシュモードにおける動作を説明するためのタイミングチャートである。
【図４４】 本発明の実施の形態４における周辺制御系回路について説明するための図である。
【図４５】 図４４に示す回路のセルフリフレッシュモードにおける動作を説明するためのタイミングチャートである。
【図４６】 本発明の実施の形態５におけるセンスアンプブロック１０とスペアブロックとの関係を説明するための図である。
【図４７】 図２７および図２８に示すゲート制御信号を発生する選択ゲート制御回路の具体的構成の一例を示す図である。
【図４８】 図２７および図２８に示すゲート制御信号を発生する選択ゲート制御回路の具体的構成の一例を示す図である。
【図４９】 従来のフレキシブル・リダンダンシ構成を有する半導体記憶装置の要部の構成を示すブロック図である。
【符号の説明】
１ レジスタ、２ ロウアドレスバッファ、３ スペア置換判定回路、４ ロウプリデコーダ、５ ロウ系制御回路、６，６♯１，６♯２ 周辺制御系回路、９ アレイ部、１０ センスアンプブロック、１００ 選択ゲート制御回路、Ｃ１〜Ｃ６ 容量素子。

Claims (7)

1. 複数のノーマルメモリセルを含む複数のノーマルブロックと、
   所定の対応関係にあるノーマルブロックにおける欠陥のあるノーマルメモリセルを置換救済するための複数のスペアメモリセルを含むスペアブロックと、
   外部アドレス信号に応答して、対応するノーマルブロックおよび対応するスペアブロックを選択する選択手段と、
   外部アドレス信号に応答して、前記スペアブロックを用いて前記置換救済を行なうか否かを判定するスペア判定手段と、
   複数のセンスアンプブロックとを備え、前記複数のセンスアンプブロックのそれぞれは、前記複数のノーマルブロックおよび前記スペアブロックのそれぞれに対応して配置され、対応するノーマルブロックまたは対応するスペアブロックとの間でデータの読出し／データの書込みを行なうために動作し、
   複数の選択ゲートをさらに備え、前記複数の選択ゲートのそれぞれは、前記複数のノーマルブロックおよび前記スペアブロックのそれぞれに対応して配置され、ゲート制御信号に基づき開閉することにより、対応するノーマルブロックまたは対応するスペアブロックと対応するセンスアンプブロックとを結合し、
   複数の前記ゲート制御信号のそれぞれを、結合レベル、中間レベル、または非結合レベルに設定する選択ゲート制御手段をさらに備え、
   前記選択ゲート制御手段は、
   前記複数のゲート制御信号のそれぞれをスタンバイ時は結合レベル、ブロック選択信号に応答して一旦中間レベルにしてから判定結果に基づき、複数の前記ゲート制御信号のそれぞれを、前記中間レベルから前記結合レベルに、または前記中間レベルから前記非結合レベルに設定する、半導体記憶装置。
2. 前記複数のノーマルブロックおよび前記スペアブロックは、複数のグループにグループ分割され、
   前記複数のグループのそれぞれは、
   対応するセンスアンプブロックを共有し、
   スペア判定手段は、
   前記選択されたノーマルブロックまたは前記選択されたスペアブロックのいずれか一方を動作対象として特定し、
   前記スペア判定手段により前記特定された動作対象の属するグループにおいては、前記選択ゲート制御手段により、前記特定された動作対象のみが前記共有するセンスアンプブロックと結合する、請求項１記載の半導体記憶装置。
3. 外部コマンドに応じて、ノーマルモードであるかリフレッシュモードであるかを検出するモード検出手段と、
   前記リフレッシュモードにおいてカウント信号に応答してカウント動作を行ないリフレッシュアドレスを生成する手段とをさらに備え、
   前記スペア判定手段は、
   前記リフレッシュモードにおいては、前記リフレッシュアドレスの所定のビットをデコードすることにより、次のリフレッシュサイクルにおける前記置換救済の判定を予め行なう、請求項１記載の半導体記憶装置。
4. 外部コマンドに応じて、ノーマルモードであるかリフレッシュモードであるかを検出するモード検出手段と、
   前記リフレッシュモードにおいてカウント信号に応答してカウント動作を行ないリフレッシュアドレスを生成する手段とをさらに備え、
   前記スペア判定手段は、
   前記リフレッシュアドレスの所定のビットをデコードすることにより、次のリフレッシュサイクルにおける前記置換救済の判定を予め行ない、
   前記リフレッシュモードにおいて、前記スペア判定手段による前記置換救済の結果をラッチして、連続するリフレッシュサイクル間で前記置換救済の結果を比較する比較手段と、
   前記比較手段における比較結果が一致した場合に、前記連続したリフレッシュサイクル間で複数の前記ゲート制御信号の状態を保持するよう前記選択ゲート制御手段を制御する回路とをさらに備える、請求項１記載の半導体記憶装置。
5. 前記複数のノーマルブロックと前記スペアブロックとは、互いに異なるマットとに分割される、請求項１記載の半導体記憶装置。
6. 複数の前記ゲート制御信号は、
   スタンバイ状態において、前記結合レベルと前記非結合レベルとの間の前記中間レベルに設定される、請求項１記載の半導体記憶装置。
7. 複数の前記ゲート制御信号は、
   前記中間レベルから前記非結合レベルに設定されるタイミングは、前記中間レベルから前記結合レベルに設定されるタイミングより遅い、請求項６記載の半導体記憶装置。

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