JPH08279299A - 半導体集積回路および半導体メモリ - Google Patents

Abstract

(57)【要約】 【目的】半導体メモリの冗長回路の不良アドレス記憶回
路における記憶素子として強誘電体メモリセルを用いた
適切な回路構成を実現する。 【構成】不良アドレス記憶用の複数の強誘電体メモリセ
ルＭＣと、同一行のメモリセルのトランジスタのゲート
に共通に接続されたワード線ＷＬｉと、同一行のメモリ
セルのキャパシタのプレートに共通に接続されたプレー
ト線ＰＬｉと、同一列のメモリセルのトランジスタの一
端に共通に接続されたビット線ＢＬｉと、アドレス信号
に基づいて一部のワード線を選択するワード線駆動回路
１０と、アドレス信号に基づいて一部のプレート線を選
択し、その電圧を制御するプレートデコーダ１１と、セ
ルアレイに不良アドレスデータを書き込む書込み制御回
路と、パワーオン時にセルアレイの記憶データを自動的
に読み出す読み出し制御回路とを具備することを特徴と
する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路および
半導体メモリに係り、例えば不良メモリセルの番地を記
憶するための不良アドレス記憶回路を有する集積回路に
使用される。

【０００２】

【従来の技術】近年、大容量化している半導体メモリに
おいて、製造の歩留りを向上させるために、冗長回路を
設けることが必須の技術になってきている。

【０００３】この冗長回路は、メモリセルアレイの不良
ビットを救済するための予備（スペア）メモリセルと、
フューズ素子群の切断制御により不良メモリセルの番地
を記憶するための不良アドレス記憶回路と、上記予備メ
モリセルの選択が可能な予備（スペア）デコーダを有す
る。そして、不良アドレス記憶回路に記憶されている不
良アドレスの入力時に、不良メモリセルの代わりに前記
予備メモリセルを選択するような役割を果たす。

【０００４】この場合、通常は、不良ビットが存在する
不良行（あるいは不良列）を予備行（あるいは予備列）
で置換して不良ビットを救済するように、かつ、複数箇
所の不良ビットを救済可能なように、予備行（あるいは
予備列）と不良行（あるいは不良列）記憶回路と予備行
（あるいは予備列）デコーダが複数組設けられている。

【０００５】上記不良アドレス記憶回路のフューズ素子
群としては、通常、レーザービームの照射による切断が
可能なポリシリコンまたは金属配線などかるなるレーザ
ーフューズが用いられている。そして、不良ビットを救
済する場合には、不良アドレスを記憶するようにフュー
ズを切断しておくが、不良ビットを救済しない場合に
は、フューズを切断する必要がない。

【０００６】しかし、上記したような従来の冗長回路
は、フューズを切断する場合にレーザービームの照射量
にばらつきがあると、フューズを切断できなかったり、
あるいは、隣りのフューズまで余計に切断してしまうこ
とがあり、フューズを必ずしも１００％完全に切断でき
る保証がなく、製造の歩留りが必ず低下する要因にな
る。

【０００７】また、上記したような従来の冗長回路は、
テストコストが上昇するという問題がある。つまり、最
初にウエハー状態におけるテストにより予備メモリセル
を選択するための置換アドレスのデータを取得してお
き、続いて上記取得データに基づいてフューズを切断し
た後、これによるアドレス置換が正しく行われるか否か
を確認する必要があり、かなり繁雑な手数がかかる。

【０００８】一方、従来の冗長回路において、レーザー
フューズに代えて電気的再書込み可能な不揮発性メモリ
セルであるＥＥＰＲＯＭセルを用いることにより、レー
ザービームの照射によるフューズ切断を不要とし、テス
トコストの上昇や、フューズ切断の不安定に起因する製
造の歩留りの低下を抑制したものがある。

【０００９】さらに、不揮発性メモリセルとして最近着
目されている強誘電体メモリセル（情報記憶用のキャパ
シタの絶縁膜にプロブスカイト構造を有する強誘電体膜
を用いたもの）は、書込み可能回数、書込み速度、消費
電力の点で優れており、この強誘電体メモリセルを前記
レーザーフューズに代えて用いることによっても前記し
たような利点が得られるが、強誘電体メモリセルの特性
に対応した適切な回路構成は未だ提案されていない。

【００１０】ここで、上記強誘電体メモリセルについて
簡単に説明しておく。

【００１１】強誘電体膜は、電界が印加された時に一旦
発生した電気分極は上記電界が印加されなくなっても残
留し、上記電界とは反対方向の向きにある程度以上の強
さの電界が印加された時に分極の向きが反転する特性を
有している。この誘電体の分極の向きが反転する分極特
性に着目し、メモリセルの情報記憶用のキャパシタの絶
縁膜に強誘電体を用いて不揮発性の強誘電体メモリセル
を実現する技術が開発されている。この強誘電体メモリ
セルは、動作電源をオフ状態にしてもメモリセルに書か
れている記憶データは破壊しない特徴がある。

【００１２】図１７は、１トランジスタ・１キャパシタ
構成の強誘電体メモリセルの等価回路を示しており、Ｄ
ＲＡＭセルの等価回路と同じ回路接続を有する。

【００１３】ここで、Ｃはプロブスカイト構造を有する
強誘電体を電極間絶縁膜に用いた情報記憶用のキャパシ
タ（強誘電体キャパシタ）、Ｑは上記キャパシタに直列
に接続されている電荷転送用のＭＯＳトランジスタ、Ｗ
Ｌは上記ＭＯＳトランジスタのゲートに接続されている
ワード線、ＢＬは上記ＭＯＳトランジスタの一端に接続
されているビット線、ＰＬは上記キャパシタの一端（プ
レート）に接続されているプレート線、ＶPLはプレート
線電圧である。

【００１４】図１８（ａ）乃至（ｃ）および図１９
（ａ）乃至（ｃ）は、図１７のメモリセルを２個用いた
２トランジスタ・２キャパシタ構成の強誘電体メモリセ
ルの書き込み動作および読みだし動作の原理を説明する
ために、強誘電体キャパシタの印加電界、電気分極の状
態を示している。

【００１５】この強誘電体メモリセルは、ゲートにそれ
ぞれワード線ＷＬが接続された第１のトランジスタＱ１
および第２のトランジスタＱ２と、プレートにそれぞれ
プレート線ＰＬが接続された第１のキャパシタＣ１およ
び第２のキャパシタＣ２とからなり、第１のトランジス
タＱ１および第１のキャパシタＣ１が直列に接続され、
第２のトランジスタＱ２および第２のキャパシタＣ２が
直列に接続されている。

【００１６】そして、上記第１のトランジスタＱ１およ
び第２のトランジスタＱ２の各一端は第１のビット線Ｂ
Ｌ１および第２のビット線ＢＬ２に接続されている。

【００１７】上記ワード線ＷＬおよびプレート線ＰＬは
平行に設けられており、ワード線ＷＬはワード線用のロ
ウデコーダ（図示せず）からワード線信号が供給され、
プレート線ＰＬはプレート線用のロウデコーダ（図示せ
ず）からプレート線電圧ＶPLが供給される。この場合、
注意すべきは、全てのプレート線ＰＬが共通に接続され
ているのではなく、ＤＲＡＭのようにプレート線ＰＬに
所定電位（例えばＶcc／２）が印加されるのとは異なる
点である。

【００１８】また、上記２本のビット線ＢＬ１、ＢＬ２
には、ビット線電位センス増幅用のセンスアンプ（図示
せず）、書き込み回路（図示せず）およびプリチャージ
回路（図示せず）が接続されている。

【００１９】上記強誘電体メモリセルに対するデータの
書き込み、読み出しに際しては、選択されたメモリセル
のプレート線ＰＬの電位を図２０に示すように０Ｖ→例
えば５Ｖ→０Ｖと変化させることにより、誘電分極の向
きを制御する。

【００２０】即ち、書き込み動作に際しては、初期状態
では、プレート線ＰＬを接地電位Ｖss（０Ｖ）に設定
し、２本のビット線ビット線ＢＬ１、ＢＬ２をそれぞれ
０Ｖにプリチャージしておく。

【００２１】まず、図１８（ａ）に示すように２本のビ
ット線ビット線ＢＬ１、ＢＬ２うちの一方（例えば第２
のビット線ＢＬ２）を例えば５Ｖに設定し、ワード線Ｗ
Ｌに５Ｖを印加して２個のトランジスタＱ１、Ｑ２をオ
ン状態にすると、第２のキャパシタＣ２の両端間に電位
差が生じて例えば図中下向きの分極が発生するが、第１
のキャパシタＣ１の分極は発生しない。

【００２２】次に、図１８（ｂ）に示すように、プレー
ト線ＰＬを５Ｖに設定にすると、第１のキャパシタＣ１
の両端間に電位差が生じ、図中上向きの分極が発生する
が、第２のキャパシタＣ２の分極は反転しない。これに
より、２個のキャパシタＣ１、Ｃ２に図示したように互
いに逆向きの分極が発生した状態になり、この状態はデ
ータ“１”または“０”の書き込み状態に対応する。

【００２３】次に、図１８（ｃ）に示すように、プレー
ト線ＰＬを０Ｖに設定し、ワード線ＷＬを０Ｖにして２
個のトランジスタＱ１、Ｑ２をオフ状態にする。

【００２４】読み出し動作に際しては、初期状態では、
プレート線ＰＬを０Ｖに設定し、２本のビット線ＢＬ
１、ＢＬ２をそれぞれ０Ｖにプリチャージしておく。こ
こで、２個のキャパシタＣ１、Ｃ２には例えば図１９
（ａ）に示すように互いに逆向きの分極が発生した状態
のデータが書き込まれている場合を想定する。

【００２５】まず、図１９（ｂ）に示すように、プレー
ト線ＰＬを５Ｖに設定し、ワード線ＷＬに例えば５Ｖを
印加して２個のトランジスタＱ１、Ｑ２をオン状態にす
ると、第２のキャパシタＣ２の両端間に電位差が生じて
その分極の向きが反転するが、第１のキャパシタＣ１の
分極の向きは反転しない。この２個のキャパシタＣ１、
Ｃ２からの読み出し電位はセンスアンプによりセンス増
幅され、このセンスアンプの出力により２本のビット線
ＢＬ１、ＢＬ２は対応して０Ｖ、５Ｖに設定され、上記
センスアンプの出力に基づいて読み出しデータの
“１”、“０”を判別する。

【００２６】次に、図１９（ｃ）に示すように、プレー
ト線ＰＬを０Ｖに設定すると、第２のキャパシタＣ２の
両端間に電位差が生じてその分極の向きが反転し、第１
のキャパシタＣ１の分極の向きは反転せず、初期状態に
戻る。

【００２７】

【発明が解決しようとする課題】本発明は上記したよう
に不良アドレスなどの記憶素子としてレーザーフューズ
を用いる場合の問題点を解決すべくなされたもので、不
良アドレス記憶回路などにおける記憶素子として強誘電
体メモリセルを用いた適切な回路構成を有し、レーザー
ビームの照射によるフューズ切断が不要になり、フュー
ズ切断の不安定に起因する製造の歩留りの低下やテスト
コストの上昇を抑制し得る半導体集積回路および半導体
メモリを提供することを目的とする。

【００２８】

【課題を解決するための回路】本発明の半導体集積回路
は、それぞれ電極間絶縁膜に強誘電体を用いた情報記憶
用のキャパシタと電荷転送用のトランジスタとが直列に
接続されてなる第１の強誘電体メモリセルおよび第２の
強誘電体メモリセルと、上記第１の強誘電体メモリセル
のトランジスタの一端および第２の強誘電体メモリセル
のトランジスタの一端にそれぞれ対応して接続された第
１のビット線および第２のビット線と、上記一対のビッ
ト線に接続され、前記一対のメモリセルの記憶データを
検知するためのセンスアンプと、前記一対のビット線に
接続され、上記ビット線対を所定期間だけ所定電位にプ
リチャージするためのプリチャージ回路と、上記プリチ
ャージ回路による前記ビット線対のプリチャージ後に前
記一対のメモリセルの各トランジスタをオン状態に駆動
する駆動回路とを具備することを特徴とする。

【００２９】また、本発明の半導体メモリは、それぞれ
電極間絶縁膜に強誘電体を用いた情報記憶用のキャパシ
タと電荷転送用のＭＯＳトランジスタとが直列に接続さ
れてなる複数の強誘電体メモリセルを有する不良アドレ
ス記憶回路と、それぞれ同一行の強誘電体メモリセルの
ＭＯＳトランジスタのゲートに共通に接続された複数本
のワード線と、それぞれ同一行の強誘電体メモリセルの
キャパシタのプレートに共通に接続された複数本のプレ
ート線と、それぞれ同一列の強誘電体メモリセルのＭＯ
Ｓトランジスタの一端に共通に接続された複数本のビッ
ト線と、アドレス信号に基づいて前記複数本のワード線
のうちの一部を選択するワード線駆動回路と、前記アド
レス信号に基づいて前記複数本のプレート線のうちの一
部を選択し、このプレート線の電圧を制御するプレート
デコーダ回路と、前記不良アドレス記憶回路に不良アド
レスデータを書き込むように制御する書込み制御回路
と、前記不良アドレス記憶回路の記憶データを自動的に
読み出すように制御する読み出し制御回路と、前記不良
アドレス記憶回路の記憶データの読み出し出力が入力
し、これをデコードし、デコード出力により予備メモリ
セルの選択を制御する予備カラムデコーダとを具備する
ことを特徴とする。

【００３０】

【作用】本発明の半導体集積回路および半導体メモリに
おいては、例えば不良アドレスの記憶素子として強誘電
体メモリセルを用いた適切な回路構成を有する。

【００３１】これにより、レーザービームの照射による
フューズ切断が不要になり、フューズ切断の不安定に起
因する製造の歩留りの低下を抑制できる利点がある。ま
た、不良セルを予備セルに置換するための書き込みを行
った場合に、その後に直ぐに正しく置換されているか否
かを容易に確認することが可能になるので、テストコス
トの上昇を抑制するできる利点がある。

【００３２】

【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。

【００３３】図１は、本発明の一実施例に係る半導体メ
モリにおける冗長回路の不良アドレス記憶回路およびそ
れに関連する部分を取り出して示している。

【００３４】図１において、不良アドレス記憶回路２０
は、例えば図２に示すような構成を有し、強誘電体メモ
リセルのアレイと、上記メモリセルからの読み出しデー
タをセンス増幅するラッチ型センスアンプ２０１と、上
記センスアンプの読み出し出力をラッチするラッチ回路
２０２と、ビット線対に対するプリチャージおよびデー
タ書込みを行うプリチャージ・書込み回路２０３などを
備えている。

【００３５】図２において、複数個のメモリセルＭＣ
は、それぞれ電極間絶縁膜に強誘電体を用いた情報記憶
用の強誘電体キャパシタＣと電荷転送用のＭＯＳトラン
ジスタＱとが直列に接続されてなる強誘電体メモリセル
であり、例えば行列状に配列されてメモリセルアレイを
構成している。

【００３６】ＷＬｉ、／ＷＬｉは、上記メモリセルアレ
イにおける同一行のメモリセルＭＣのトランジスタＱの
ゲートに共通に接続されたワード線である。ＰＬｉは、
上記メモリセルアレイにおける同一行のメモリセルＭＣ
のキャパシタＣのプレートに共通に接続されたプレート
線である。（ＢＬｉ、／ＢＬｉ）、（ＢＬｊ、／ＢＬ
ｊ）は、上記メモリセルアレイにおける同一列のメモリ
セルのトランジスタの一端に共通に接続されたビット線
である。

【００３７】前記センスアンプ２０１は、例えばそれぞ
れ一対の入出力ノードを有し、それぞれの入出力ノード
対が相補的なビット線対（ＢＬｉ、／ＢＬｉ）、（ＢＬ
ｊ、／ＢＬｊ）に接続されたラッチ型のＮチャネルセン
スアンプ２０１ＮおよびＰチャネルセンスアンプ２０１
Ｐとからなり、ビット線対に読み出されたメモリセルの
記憶データを検知した後にメモリセルに記憶データを書
き戻すための書戻し回路を備えている。

【００３８】前記Ｎチャネルセンスアンプ２０１Ｎは、
ビット線対の電位差をセンス増幅するためのものであ
り、ビット線対に各一端が接続され、各他端が共通に接
続され、互いのゲート・ドレインが交差接続された２個
のＮＭＯＳトランジスタＱ１、Ｑ２を有し、さらに、上
記共通接続ノードとＶssノードとの間には、Ｎチャネル
センスアンプ駆動信号ＦＳＡＮによりスイッチ駆動され
る駆動制御用のＮＭＯＳトランジスタＱ３接続されてい
る。

【００３９】前記Ｐチャネルセンスアンプ２０１Ｐは、
ビット線電位をリストアするためのものであり、ビット
線対に各一端が接続され、各他端が共通に接続され、互
いのゲート・ドレインが交差接続された２個のＰＭＯＳ
トランジスタＱ３、Ｑ４を有し、さらに、Ｖccノードと
上記共通接続ノードとの間には、Ｐチャネルセンスアン
プ駆動信号ＦＳＡＰによりスイッチ駆動される駆動制御
用のＰＭＯＳトランジスタＱ６が接続されている。

【００４０】前記プリチャージ・書込み回路２０３は、
電源電位（Ｖcc）ノードと前記各ビット線との間に接続
され、前記Ｉ／Ｏ信号スイッチ回路１８から供給される
内部書込みデータＦＤｎ、／ＦＤｎ（ｎ＝ｉ、ｊ）がイ
ンバータ回路２０４を介してゲートに与えられるＰＭＯ
Ｓトランジスタ２０５と、前記各ビット線と接地電位
（Ｖss）ノードとの間に接続され、データ書込み前にビ
ット線プリチャージ信号ＦＰＨがゲートに与えられるＮ
ＭＯＳトランジスタ２０６とを有する。

【００４１】誤書込み防止回路用の複数のＮＭＯＳトラ
ンジスタ２０７は、前記ビット線（ＢＬｉ、／ＢＬ
ｉ）、（ＢＬｊ、／ＢＬｊ）の全てと例えばＶssノード
との間にそれぞれ接続され、電源投入時にパワーオン信
号ＰＷＲＯＮによりスイッチ制御されてそれぞれ一定時
間オン状態に設定される。

【００４２】一方、図１において、／ＣＥ（ＲＡＳ）入
力回路１は、外部端子である／ＣＥ（あるいは／ＲＡ
Ｓ）信号入力端子２からチップイネーブル信号／ＣＥあ
るいはロウアドレスストローブ信号／ＲＡＳが入力し、
内部制御信号を生成する。

【００４３】アドレス回路３は、外部端子であるアドレ
ス入力端子４からアドレス信号Ａｄｄが入力し、前記／
ＣＥ（ＲＡＳ）入力回路１から内部制御信号を受けて上
記アドレス信号Ａｄｄを取り込み、内部アドレス信号Ａ
ｉｃを出力するように構成されている。

【００４４】アドレス信号スイッチ回路５は、上記内部
アドレス信号Ａｉｃが入力し、通常はプリデコーダ回路
６へアドレス信号Ａｉｊｄとして供給し、後述する内部
制御信号ＦＩＮＴを受けると内部アドレス信号Ａｉｃを
後述する不良アドレス記憶回路用ワード線駆動回路１０
へアドレス信号ＦＡｉｊｄとして供給するように構成さ
れている。

【００４５】上記プリデコーダ回路６は、通常は上記ア
ドレス信号Ａｉｊｄを受けてプリデコードするが、内部
制御信号ＦＩＮＴを受けるとプリデコード動作を停止す
るように構成されている。

【００４６】パワーオンリセット回路７ａおよびパワー
オン遅延回路７ｂは、電源投入時に一定時間“Ｈ”レベ
ルになるパワーオン信号ＰＷＲＯＮおよびその反転信号
／ＰＷＲＯＮならびにパワーオン信号ＰＷＲＯＮより所
定時間遅延したパワーオン遅延信号ＰＷＲＷＬを発生す
るように構成されている。

【００４７】不良アドレス書込み制御入力回路８は、外
部端子であるＦＷＥ信号入力端子９から不良アドレスラ
イトイネーブル信号ＦＷＥが入力し、内部制御信号ＦＩ
ＮＴを生成するように構成されている。

【００４８】不良アドレス記憶回路用ワード線駆動回路
１０は、前記反転パワーオン信号／ＰＷＲＯＮおよび内
部制御信号ＦＩＮＴを受けて前記アドレス信号ＦＡｉｊ
ｄに基づいて前記不良アドレス記憶回路２０のワード線
ＷＬｉ、／ＷＬｉを選択的に駆動するためのワード線駆
動信号ＦＷＬを供給するように構成されている。

【００４９】不良アドレス記憶回路用プレートデコーダ
１１は、前記反転パワーオン信号／ＰＷＲＯＮおよび内
部制御信号ＦＩＮＴを受けて前記ワード線駆動信号ＦＷ
Ｌに基づいて前記不良アドレス記憶回路２０のプレート
線ＰＬｉの電位ＦＶPLを制御するように構成されてい
る。

【００５０】不良アドレス記憶回路用センスアンプ駆動
回路１２は、前記反転パワーオン信号／ＰＷＲＯＮおよ
び内部制御信号ＦＩＮＴを受けて前記不良アドレス記憶
回路２０のセンスアンプ２０１に前記センスアンプ駆動
信号ＦＳＡＮおよびＦＳＡＰを供給するものであり、前
記ワード線駆動信号ＦＷＬによりタイミングが制御され
るように構成されている。

【００５１】不良アドレス記憶回路用ビット線プリチャ
ージ回路１３は、前記内部書込み制御信号ＷＩＮＴおよ
び内部制御信号ＦＩＮＴを受けて不良アドレス記憶回路
２０へビット線プリチャージ信号ＦＰＨを供給するよう
に構成されている。

【００５２】／ＷＥ入力回路１４は、外部端子である／
ＷＥ信号入力端子１５からライトイネーブル信号／ＷＥ
が入力し、内部書込み制御信号ＷＩＮＴを生成するよう
に構成されている。

【００５３】データ入出力（Ｉ／Ｏ）バッファ回路１６
は、外部端子であるデータＩ／Ｏ端子１７からデータ入
力信号Ｄｉｎが入力し、前記ＷＥ入力回路１４から内部
書込み制御信号ＷＩＮＴを受けて上記データ入力信号Ｄ
ｉｎを取り込み、波形整形された内部データ信号Ｄｎを
出力するように構成されている。

【００５４】Ｉ／Ｏ信号スイッチ回路１８は、上記内部
データ信号Ｄｎが入力し、Ｉ／Ｏ駆動回路１９へ内部デ
ータ信号Ｄｎとして供給し、前記内部制御信号ＦＩＮＴ
を受けると上記内部データ信号Ｄｎを前記不良アドレス
記憶回路２０に書込みデータ信号ＦＤｎとして供給する
ように構成されている。

【００５５】上記Ｉ／Ｏ駆動回路１９は、通常は上記内
部データ信号Ｄｎを受けてメモリセルアレイとＩ／Ｏバ
ッファ回路との間でデータを転送させるが、内部制御信
号ＦＩＮＴを受けると上記データ転送動作を停止するよ
うに構成されている。

【００５６】予備カラムデコーダ回路３０は、前記不良
アドレス記憶回路２０の相補的な読み出しデータ（ＳＡ
ｉ、／ＳＡｉ）…を受けてデコードし、予備選択信号Ｓ
Ｌを供給するように構成されている。この場合、前記不
良アドレス記憶回路２０は通常は記憶データが読み出さ
れた状態であり、上記読み出しデータ（ＳＡｉ、／ＳＡ
ｉ）…を受ける予備カラムデコーダ回路３０の動作が正
常に行われるように工夫する必要がある。

【００５７】次に、前記パワーオンリセット回路７ａお
よびパワーオン遅延回路７ｂの役割について説明する。

【００５８】ＤＲＡＭなどの半導体メモリにおいては、
電源投入前に／ＲＡＳなどの外部ストローブ信号が活性
状態になっていると、電源投入時に半導体メモリが誤っ
て通常動作を行うおそれがある。また、外部電源を利用
して、例えばビット線電位ＶBL（一般には、Ｖcc／２）
や負電位の基板バイアスＶBBなどの各種の電位を内部で
生成している半導体メモリの場合、特に基板バイアスＶ
BBを生成するための自己基板バイアス（ＳＳＢ）回路
は、電源投入に伴って電位を生成するので、基板に誤っ
て順バイアスを印加するおそれがある。そこで、このよ
うな電源投入時の誤動作を防止するために、電源投入時
に一定時間“Ｈ”レベルになるパワーオン信号ＰＷＲＯ
Ｎを発生するように構成されたパワーオンリセット回路
を設けている。そして、このパワーオン信号ＰＷＲＯＮ
によりビット線電位発生回路やＳＳＢ回路などを制御し
てそれぞれの電位（ＶBL、ＶBBなど）の発生を制御した
り、／ＲＡＳ制御回路の動作の停止、解除を制御するこ
とにより電源投入時の無意味なアクセスを防止してい
る。

【００５９】さらに、本実施例では，パワーオン信号Ｐ
ＷＲＯＮにより不良アドレス記憶回路のビット線の全て
をそれぞれ例えばＶss電位に設定することにより、強誘
電体の分極が反転するおそれをなくし、その記憶データ
が破壊されないように防止している。さらに、パワーオ
ン信号ＰＷＲＯＮにより不良アドレス記憶回路２０の記
憶データを自動的に読み出すように制御している。

【００６０】図３は、図１中のパワーオンリセット回路
７ａの一例を示している。

【００６１】このパワーオンリセット回路７ａは、ＤＲ
ＡＭで従来使用されているものと同様であり、外部から
電源電位Ｖccが供給される電源ノードと接地ノードとの
間に直列に接続された第１の抵抗Ｒ１および第１のキャ
パシタＣ０１からなる第１の基準電位生成回路２１と、
同じく上記電源ノードと接地ノードとの間に直列に接続
された第２の抵抗Ｒ２および第２のキャパシタＣ０２な
らびにドレイン・ゲート相互が接続されると共に上記第
２のキャパシタＣ０２に並列に接続されたＮＭＯＳトラ
ンジスタＴＮからなる第２の基準電位生成回路２２と、
上記電源ノードと接地ノードとの間に接続されたＣＭＯ
Ｓフリップフロップ回路２３と、上記電源ノードと上記
ＣＭＯＳフリップフロップ回路２３の第１の出力ノード
Ｎ１との間に接続され、ゲートに前記第１の基準電位生
成回路２１の出力電位Ｖref1が与えられる第１のＰＭＯ
ＳトランジスタＴＰ１と、上記第１の出力ノードＮ１と
前記電源ノードとの間に接続されたプルアップ抵抗Ｒｕ
と、上記第１の出力ノードＮ１に入力ノードが接続され
た第１のバッファ回路２４と、前記電源ノードと前記Ｃ
ＭＯＳフリップフロップ回路２３の第２の出力ノードＮ
２との間に接続され、ゲートに前記第２の基準電位生成
回路２２の出力電位Ｖref2が与えられる第２のＰＭＯＳ
トランジスタＴＰ２と、上記第２の出力ノードＮ２と接
地ノードとの間に接続されたプルダウン抵抗Ｒｄと、上
記第２の出力ノードＮ２に入力ノードが接続され、出力
ノードが開放状態にされた第２のバッファ回路２５と、
前記第１のバッファ回路２４の出力信号／ＰＲＳＴをラ
ッチして前記パワーオン信号ＰＷＲＯＮを出力するＣＭ
ＯＳフリップフロップ回路２６とからなる。

【００６２】図４は、図１中のパワーオン遅延回路７ｂ
の一例を示している。

【００６３】このパワーオン遅延回路７ｂは、パワーオ
ン信号ＰＷＲＯＮがゲートに入力するＰＭＯＳトランジ
スタとＮＭＯＳトランジスタとの間に抵抗Ｒが挿入され
たＣＭＯＳインバータ回路４１と、上記インバータ回路
の出力ノードとＶssノードとの間に接続されたキャパシ
タＣ０３と、上記インバータ回路の出力ノードに入力端
が接続された遅延回路４２と、上記遅延回路の出力信号
と前記インバータ回路の出力信号とが入力するナンド回
路４３と、上記ナンド回路の出力側に入力端が接続さ
れ、ワード線信号ＰＷＲＷＬを出力する二段のＣＭＯＳ
インバータ回路４４、４５とを具備する。

【００６４】図５は、図３のパワーオンリセット回路７
ａおよび図４のパワーオン遅延回路７ｂの動作時におけ
る各部の電圧波形の一例を示している。

【００６５】パワーオンリセット回路７ａにおいては、
第２の基準電位生成回路２２は第１の基準電位生成回路
２１の構成にＮＭＯＳトランジスタＴＮが付加されてお
り、Ｖcc電源の投入時に第２の基準電位生成回路２２の
出力電位Ｖref2は第１の基準電位生成回路２１の出力電
位Ｖref1よりも常に小さく（Ｖref2＜Ｖref1）なる。こ
れにより、第１のＰＭＯＳトランジスタＴＰ１は第２の
ＰＭＯＳトランジスタＴＰ２よりも早くオフ状態にな
り、ＣＭＯＳフリップフロップ回路２３の第１の出力ノ
ードＮ１が“Ｈ”レベルに立ち上がり、第１のバッファ
回路２４の出力信号／ＰＲＳＴが“Ｈ”レベルに立ち上
がる。その前に、ＣＭＯＳフリップフロップ回路２６の
出力信号ＰＷＲＯＮはＶcc電源の立ち上がりにつれて立
ち上がり、上記信号／ＰＲＳＴが“Ｈ”レベルに立ち上
がった時に“Ｌ”レベルに立ち下がる。

【００６６】パワーオン遅延回路７ｂにおいては、パワ
ーオン信号ＰＷＲＯＮを受けると、インバータ回路４１
から反転パワーオン信号／ＰＷＲＯＮが出力すると共
に、パワーオン信号ＰＷＲＯＮよりある時間（ＣＲ時定
数分）遅延したパワーオン遅延信号ＰＷＲＷＬが最終段
のインバータ回路４５から出力する。

【００６７】図６は、図１中のＦＷＥ入力回路８の一例
を示している。

【００６８】図６において、ＦＷＥ信号入力端子９とＶ
ssノードとの間には、抵抗素子９１およびゲートがＶcc
ノードに接続されたＮＭＯＳトランジスタ９２のドレイ
ン・ソース間が直列に接続されている。そして、上記抵
抗素子９１とＮＭＯＳトランジスタ９２との接続点に
は、偶数段（例えば２段）のインバータ回路９３の入力
ノードが接続されており、さらに、その後段に奇数段
（例えば１段）のインバータ回路９４の入力ノードが接
続されている。なお、上記偶数段のインバータ回路９３
の出力端から前記内部制御信号ＦＩＮＴが取り出され、
前記奇数段のインバータ回路９４の出力端から反転内部
制御信号／ＦＩＮＴが取り出される。

【００６９】上記ＮＭＯＳトランジスタ９２は、そのチ
ャネル幅Ｗ（例えば２μｍ）に比べてチャネル長Ｌが非
常に大きく（例えば３００μｍ）設定されることにによ
り、貫通電流が非常に小さくされている。これにより、
ＦＷＥ信号入力端子９にＶssレベルが印加された状態だ
けでなく、ＦＷＥ信号入力端子９に電圧が印加されない
浮遊状態においても、前記２段のインバータ回路９３の
入力端は“Ｌ”レベル（Ｖssレベル）入力として認識
し、信号ＦＩＮＴがＶssレベル、信号／ＦＩＮＴがＶcc
レベルになる。これに対して、ＦＷＥ信号入力端子９に
Ｖccレベルが印加された状態においては、信号ＦＩＮＴ
がＶccレベル、信号／ＦＩＮＴがＶssレベルになる。

【００７０】図７は、図１中のアドレス信号スイッチ回
路５の一例を示している。

【００７１】このアドレス信号スイッチ回路５は、一般
に複数存在する冗長回路のうちのどれを選択して動作さ
せるかを制御する役割を有する。この場合、行列状に配
列されたメモリセルがセルアレイ単位に分割されて配置
されており、セルアレイ単位あるいは複数のセルアレイ
が集まった単位で不良ビットが救済されるものであり、
上記アドレス信号スイッチ回路５はどの冗長回路を選択
して動作させるかを制御するための信号ＦＡｉｊα（α
＝０〜３）を不良アドレス記憶回路用ワード線駆動回路
１０へ出力し、どのセルアレイを救済するかを制御する
役割を有する。

【００７２】このアドレス信号スイッチ回路５は、アド
レス信号入力端子４（４ｉ、４ｊ）からのアドレス信号
Ａｉ、Ａｊが入力するアドレスバッファ回路３（３ｉ、
３ｊ）からの出力信号およびＦＩＮＴ信号が入力するナ
ンド回路７１、７２と、上記各ナンド回路の出力信号が
それぞれ入力するインバータ回路７３、７４と、上記各
インバータ回路の出力信号が入力するナンド回路７５
と、上記ナンド回路の出力側に接続され、前記信号ＦＡ
ｉｊα（α＝０〜３）を出力するインバータ回路７６と
を有する。

【００７３】上記アドレス信号スイッチ回路５で本来の
デバイスの動作を行わせた場合、アドレスバッファ回路
３から出力された信号Ａｉｃは次段のプリデコーダ回路
６の入力信号となるので、このプリデコーダ回路６の動
作を停止させるために前記信号ＦＩＮＴを供給してい
る。

【００７４】図８は、図１中のプリデコーダ回路６の一
例を示している。

【００７５】このプリデコーダ回路６は、アドレスバッ
ファ回路３からの内部アドレス信号Ａｉｃ、Ａｊｃが入
力するナンド回路６１と、上記ナンド回路の出力側に接
続されたインバータ回路６２と、上記インバータ回路の
出力信号および前記反転信号／ＦＩＮＴが入力するナン
ド回路６３と、上記ナンド回路の出力側に接続され、プ
リデコーダ信号Ａｉｊα（α＝０、１、２、３）を出力
するインバータ回路６４とを有する。

【００７６】上記プリデコーダ回路６においては、内部
アドレス信号Ａｉｃ、Ａｊｃの組み合わせで４つの入力
状態があり、そのうち必ず１つの入力状態でプリデコー
ダ出力Ａｉｊα（α＝０、１、２、３）のうちの１つが
“Ｈ”レベルになる。

【００７７】図９は、図１中のＩ／Ｏ信号スイッチ回路
１８の一例を示している。

【００７８】このＩ／Ｏ信号スイッチ回路１８は、デー
タＩ／Ｏバッファ回路１６から出力された信号Ｄｎ、／
Ｄｎが各一方の入力となり、前記信号ＦＩＮＴが各他方
の入力となるナンド回路１８１、１８２と、上記各ナン
ド回路の出力側に接続され、実際にどのデータを不良ア
ドレス記憶回路２０に書き込むかを決定するための信号
ＦＤｎ、／ＦＤｎを出力するインバータ回路１８３、１
８４と、前記信号Ｄｎ、／Ｄｎが各一方の入力となり、
前記反転信号／ＦＩＮＴが各他方の入力となるナンド回
路１８５、１８６と、上記各ナンド回路の出力側に接続
され、Ｉ／Ｏ駆動回路１９へ信号Ｄｎ、／Ｄｎを出力す
るインバータ回路１８７、１８８とを有する。

【００７９】上記Ｉ／Ｏ信号スイッチ回路１８は、信号
ＦＩＮＴ、／ＦＩＮＴによりスイッチ制御され、データ
Ｉ／Ｏバッファ回路１６からの信号Ｄｎ、／ＤｎをＩ／
Ｏ駆動回路１９へに供給する、または、Ｉ／Ｏ駆動回路
１９の本来の動作を停止させ、データＩ／Ｏバッファ回
路１６からの信号Ｄｎ、／Ｄｎを不良アドレス記憶回路
２０に供給する。

【００８０】図１０は、図１中の不良アドレス記憶回路
用ワード線駆動回路１０の一例を示している。

【００８１】このワード線駆動回路１０は、前記アドレ
ス信号ＦＡｉｊαおよび内部制御信号ＦＩＮＴが入力す
るナンド回路１０１と、このナンド回路の出力信号およ
び前記パワーオン遅延信号ＰＷＲＷＬが入力するナンド
回路１０２と、このナンド回路の出力側に接続された二
段のインバータ回路１０３とからなる。

【００８２】これにより、内部制御信号ＦＩＮＴを受け
た時にアドレス信号ＦＡｉｊαに基づいて、パワーオン
遅延信号ＰＷＲＷＬの遅延時間の期間だけ不良アドレス
記憶回路のワード線ＷＬｉ、／ＷＬｉを選択的に駆動す
るためのワード線駆動信号ＦＷＬをインバータ回路１０
３の最終段から出力する。

【００８３】このワード線駆動回路１０は、上記アドレ
ス信号ＦＡｉｊαの数だけ存在し、アドレス選択された
ワード線だけを駆動する。

【００８４】図１１は、図１中の不良アドレス記憶回路
用プレートデコーダ回路１１の一例を示している。

【００８５】このプレートデコーダ回路１１は、反転パ
ワーオン信号／ＰＷＲＯＮおよび内部制御信号ＦＩＮＴ
が入力するノア回路１１１と、このノア回路の出力信号
および前記ワード線駆動信号ＦＷＬが入力するナンド回
路１１２と、このナンド回路の出力を所定時間遅延させ
る遅延回路１１３と、この遅延回路の出力および前記ナ
ンド回路１１２の出力が入力するナンド回路１１４と、
このナンド回路の出力側に接続されたインバータ回路１
１５とからなる。

【００８６】これにより、内部制御信号ＦＩＮＴを受け
た時にワード線駆動信号ＦＷＬに基づいて、前記不良ア
ドレス記憶回路２０のプレート線ＰＬｉの電位ＦＶPLを
パルス駆動するための信号をインバータ回路１１５から
出力する。

【００８７】図１２は、図１中の不良アドレス記憶回路
用センスアンプ駆動回路１２の一例を示している。

【００８８】このセンスアンプ駆動回路１２は、パワー
オン遅延信号ＰＷＲＷＬが入力するインバータ回路１２
１と、このインバータ回路の出力を所定時間遅延させる
遅延回路１２２と、この遅延回路の出力が入力するイン
バータ回路１２３と、このインバータ回路の出力側に接
続された三段のインバータ回路１２４とからなる。

【００８９】これにより、パワーオン遅延信号ＰＷＲＷ
Ｌを受けた時に、前記不良アドレス記憶回路２０のＮチ
ャネルセンスアンプをパルス駆動するための駆動信号Ｆ
ＳＡＮをインバータ回路１２３から出力し、これより少
し遅れてＰチャネルセンスアンプをパルス駆動するため
の駆動信号ＦＳＡＰをインバータ回路１２４の最終段か
ら出力する。

【００９０】図１３は、図１中の不良アドレス記憶回路
用ビット線プリチャージ制御回路１３の一例を示してい
る。

【００９１】このビット線プリチャージ制御回路１３
は、内部書込み制御信号ＷＩＮＴおよび内部制御信号Ｆ
ＩＮＴを受け、所定時間遅延させてビット線プリチャー
ジ信号ＦＰＨを生成し、不良アドレス記憶回路２０のプ
リチャージ・ディスチャージ回路２０３へ供給する。

【００９２】図１４は、図１中の予備カラムデコーダ回
路３０の一例を示している。

【００９３】この予備カラムデコーダ回路３０は、Ｖcc
ノードにソースが接続され、プリチャージ信号ＰＲＣＨ
がゲートに入力するＰＭＯＳトランジスタ３３と、上記
ＰＭＯＳトランジスタのドレインとＶssノードとの間に
それぞれ接続され、前記アドレス入力バッファ回路３か
ら供給される相補的なアドレス信号（Ａｉ、／Ａｉ）、
（Ａｊ、／Ａｊ）、（Ａｋ、／Ａｋ）の各ビットが対応
してゲートに入力する複数個の第１のＮＭＯＳトランジ
スタ３１と、上記複数個の第１のＮＭＯＳトランジスタ
に対応して直列に接続され、前記不良アドレス記憶回路
２０から供給される相補的な読み出し出力信号（ＳＡ
ｉ、／ＳＡｉ）、（ＳＡｊ、／ＳＡｊ）、（ＳＡｋ、／
ＳＡｋ）の各ビットが対応してゲートに入力する複数個
の第２のＮＭＯＳトランジスタ３２と、前記ＰＭＯＳト
ランジスタ３３のドレインに接続された二段のインバー
タ回路３４とからなり、上記インバータ回路３４の最終
段から予備選択信号ＳＬを出力する。

【００９４】上記プリチャージ信号ＰＲＣＨが“Ｌ”レ
ベルになるプリチャージ期間には、ＰＭＯＳトランジス
タ３３がオン状態になり、ＰＭＯＳトランジスタ３３の
ドレインは“Ｈ”レベルにプリチャージされている。デ
バイスが読み出し／書込みのアクセスを開始すると、プ
リチャージ信号ＰＲＣＨが“Ｌ”レベルから“Ｈ”レベ
ルに遷移し、ＰＭＯＳトランジスタ３３がオフ状態にな
る。

【００９５】この時、相補的なアドレス信号（Ａｉ、／
Ａｉ）、（Ａｊ、／Ａｊ）、（Ａｋ、／Ａｋ）が予備セ
ルを選択しないアドレスである場合には、不良アドレス
記憶回路２０の読み出し出力信号（ＳＡｉ、／ＳＡ
ｉ）、（ＳＡｊ、／ＳＡｊ）、（ＳＡｋ、／ＳＡｋ）の
各ビットがいずれも“Ｈ”レベル状態であり、複数個の
第２のＮＭＯＳトランジスタ３２はいずれもオン状態で
ある。これにより、ＰＭＯＳトランジスタ３３のドレイ
ンの電荷は、オン状態の第２のＮＭＯＳトランジスタ３
２およびこれに直列に接続されているオン状態の第１の
ＮＭＯＳトランジスタ３１を通してディスチャージさ
れ、ＰＭＯＳトランジスタ３３のドレインは“Ｈ”レベ
ルから“Ｌ”レベルに遷移し、予備選択信号ＳＬは
“Ｌ”レベルになり、予備セルをアクセスするための信
号を選択することが不可能になる。

【００９６】これに対して、相補的なアドレス信号（Ａ
ｉ、／Ａｉ）、（Ａｊ、／Ａｊ）、（Ａｋ、／Ａｋ）が
予備セルを選択するアドレスである場合には、不良アド
レス記憶回路２０の読み出し出力信号（ＳＡｉ、／ＳＡ
ｉ）、（ＳＡｊ、／ＳＡｊ）、（ＳＡｋ、／ＳＡｋ）の
各ビットがいずれも“Ｌ”レベル状態になり、複数個の
第２のＮＭＯＳトランジスタ３２はいずれもオフ状態に
なる。これにより、ＰＭＯＳトランジスタ３３のドレイ
ンの電荷はディスチャージされないので、ＰＭＯＳトラ
ンジスタ３３のドレインは“Ｈ”レベルのままであり、
予備選択信号ＳＬは“Ｈ”レベルであり、予備セルをア
クセスするための信号を選択することが可能になる。

【００９７】図１５は、図１のメモリにおけるパワーオ
ン信号ＰＷＲＯＮの発生後のワード線駆動回路１０、プ
レートデコーダ回路１１およびセンスアンプ駆動回路１
２の動作に伴う各部の電圧波形の一例を示している。

【００９８】次に、上記メモリの冗長回路の動作につい
て図１５を参照しながら概略的に説明する。

【００９９】電源が投入されると、パワーオン信号ＰＷ
ＲＯＮが“Ｌ”レベルから“Ｈ”レベルに遷移し、この
パワーオン信号ＰＷＲＯＮがビット線電位発生回路や自
己基板バイアス発生回路などを制御してそれぞれの電位
（ＶBL、ＶBBなど）の発生を制御したり、アクセス制御
回路の動作の停止、解除を制御することにより電源投入
時の無意味なアクセスを防止している。また、パワーオ
ン信号ＰＷＲＯＮにより不良アドレス記憶回路の電源投
入時プリチャージ回路である２０７をオンさせてビット
線の全てをそれぞれＶss電位に設定することにより、強
誘電体の分極が反転するおそれをなくしている。

【０１００】また、前記パワーオン信号ＰＷＲＯＮの
“Ｈ”レベルから“Ｌ”レベルへの遷移を受けて全ての
不良アドレス記憶回路２０のワード線、プレート線およ
びセンスアンプが駆動される。

【０１０１】この場合、不良アドレス記憶回路用ワード
線駆動回路１０は、パワーオン信号ＰＷＲＯＮよりある
時間（ＣＲ時定数分）遅延したパワーオン遅延信号ＰＷ
ＲＷＬの遅延時間だけワード線信号ＦＷＬを生成する。
これにより、前記ビット線のプリチャージ後にメモリセ
ルのトランジスタをオン状態に駆動することが可能にな
る。また、前記不良アドレス記憶回路用プレートデコー
ダ回路１１は、ワード線信号ＦＷＬを受けてプレート線
電圧ＦＶPLをパルス駆動する。また、前記センスアンプ
駆動回路１２は、パワーオン遅延信号ＰＷＲＷＬを受け
てセンスアンプ駆動信号ＦＳＡＮ、ＦＳＡＰをパルス駆
動する。

【０１０２】即ち、電源投入後にパワーオン信号ＰＷＲ
ＯＮを受けて冗長回路が一連の動作を行い、不良アドレ
ス記憶回路２０に記憶されている不良アドレスのデータ
を読み出すことになる。この読み出しデータは、ラッチ
回路２０２によりラッチされ（電源がオフになるまで保
持される）、予備カラムデコーダ回路３０のゲート入力
信号として使用される。そして、予備カラムデコーダ回
路３０のデコード出力ＳＬにより、不良セルを予備セル
で置換するように制御する。

【０１０３】図１６は、図１中の不良アドレス記憶回路
２０の書き込み動作のタイミングの一例を示している。
以下、図１６に示す動作タイミングを参照しながら不良
アドレス記憶回路２０の書き込み動作について説明す
る。

【０１０４】ＦＷＥ信号入力端子９は、通常は“Ｌ”レ
ベルあるいは電気的に浮遊状態であるが、不良アドレス
書込みシーケンスに入る際に“Ｈ”レベルになる。これ
により、内部制御信号ＦＩＮＴが活性化されると、ま
ず、ビット線プリチャージ信号ＦＰＨが生成され、この
ＦＰＨ信号によってビット線対がＶssレベルにプリチャ
ージされる（つまり、データの書込み前にビット線対が
プリチャージされる）。また、書込み系においては、／
ＷＥ信号が“Ｌ”になり、ＷＥ入力回路１４が動作して
内部信号が生成される。また、データＩ／Ｏバッファ回
路１６がデータＩ／Ｏ端子１７のデータを取り込み、内
部データＤｎ、／Ｄｎが生成される。

【０１０５】さらに、Ｉ／Ｏ信号スイッチ回路１８で本
来アクセスするパスがＦＩＮＴ信号により停止され、内
部データＤｎ、／Ｄｎは内部データＦＤｎ、／ＦＤｎと
して不良アドレス記憶回路２０に入力される。

【０１０６】また、アドレス系においては、／ＣＥ（あ
るいは／ＲＡＳ）信号によって、／ＣＥ（あるいは／Ｒ
ＡＳ）入力回路１が動作して制御信号を生成し、アドレ
スバッファ回路３がアドレス信号を受け取り、信号Ａｉ
ｃ、／Ａｉｃが生成される。さらに、アドレス信号スイ
ッチ回路５で本来アクセスするパスがＦＩＮＴ信号によ
り停止され、信号Ａｉｃ、／Ａｉｃが不良アドレス記憶
回路用ワード線駆動回路１０へ信号ＦＡｉｊαとして供
給される。

【０１０７】この信号ＦＡｉｊαは、不良アドレス記憶
回路２０へどのワード線ＷＬｉを選択するかを決定する
ための信号ＦＷＬとして供給され、不良アドレス記憶回
路２０で所望のワード線ＷＬｉが選択される。また、上
記信号ＦＷＬは不良アドレス記憶回路用プレートデコー
ダ回路１１へ供給され、不良アドレス記憶回路２０で選
択されているワード線ＷＬｉに対応するプレート線ＰＬ
ｉがパルス駆動される。不良アドレス記憶回路２０にお
いて、書込みデータＦＤｎ、／ＦＤｎがインバータ回路
２０４を介してＰＭＯＳトランジスタ２０５から入力す
ると、各ビット線対のうちの一方のビット線が書込みデ
ータＦＤｎ、／ＦＤｎに応じてＶcc電位にプリチャージ
され、各ビット線対には異なったデータが設定される。

【０１０８】不良アドレス記憶回路２０に対する書込み
時には、Ｐチャネルセンスアンプ駆動信号ＦＳＡＰ信号
は“Ｈ”レベル、Ｎチャネルセンスアンプ駆動信号ＦＳ
ＡＮ信号は“Ｌ”レベルであり、センスアンプ２０１は
動作しない。この状態でプレート線ＰＬｉがパルス駆動
されることにより、前述した強誘電体メモリセルＭＣに
対する書込み動作の原理に基づいてデータが書き込まれ
る。

【０１０９】即ち、上記実施例の半導体メモリにおいて
は、冗長回路の不良アドレス記憶回路２０における記憶
素子として強誘電体メモリセルＭＣを用いた適切な回路
構成を有する。これにより、レーザービームの照射によ
るフューズ切断が不要になり、フューズ切断の不安定に
起因する製造の歩留りの低下を抑制できる利点がある。
また、不良セルを予備セルに置換するための書き込みを
行った場合に、その後に直ぐに正しく置換されているか
否かを容易に確認することが可能になるので、テストコ
ストの上昇を抑制するできる利点がある。

【０１１０】なお、上記実施例は、本発明を半導体メモ
リの冗長回路の不良アドレス記憶回路に適用した場合を
示したが、本発明は上記実施例に限らず、例えば論理Ｌ
ＳＩなどに組み込まれているスタンダードセルなどの不
良を救済するための冗長回路における不良記憶回路に適
用することが可能である。

【０１１１】さらに、ＦＰＧＡ（Fielg Programle Gate
Array）やスタティック型ＲＡＭを搭載した論理ＬＳＩ
などにおいて、ロジックのプログラム記憶部に少量では
あるがメモリセルを使用する回路があり、この回路に本
発明を適用することも可能である。

【０１１２】

【発明の効果】上述したように本発明によれば、例えば
不良アドレスの記憶素子として強誘電体メモリセルを用
いた適切な回路構成を有し、レーザービームの照射によ
るフューズ切断が不要になり、フューズ切断の不安定に
起因する製造の歩留りの低下やテストコストの上昇を抑
制し得る半導体集積回路および半導体メモリを提供する
ことができる。

【図面の簡単な説明】

【図１】本発明の一実施例に係る半導体メモリの一部を
示す回路図。

【図２】図１中の不良アドレス記憶回路の一例を示す回
路図。

【図３】図１中のパワーオンリセット回路の一例を示す
回路図。

【図４】図１中のパワーオン遅延回路の一例を示す回路
図。

【図５】図３のパワーオンリセット回路の動作時におけ
るパワーオンリセット回路およびパワーオン遅延回路の
電圧波形の一例を示す波形図。

【図６】図１中のＦＷＥ入力バッファ回路の一例を示す
回路図。

【図７】図１中のアドレス信号スイッチ回路の一例を示
す回路図。

【図８】図１中のプリデコーダ回路の一例を示す回路
図。

【図９】図１中の入出力信号スイッチ回路の一例を示す
回路図。

【図１０】図１中の不良アドレス記憶回路用ワード線駆
動回路の一例を示す回路図。

【図１１】図１中の不良アドレス記憶回路用プレートデ
コーダ回路の一例を示す回路図。

【図１２】図１中の不良アドレス記憶回路用センスアン
プ駆動回路の一例を示す回路図。

【図１３】図１中の不良アドレス記憶回路用ビット線プ
リチャージ制御回路の一例を示す回路図。

【図１４】図１中の予備カラムデコーダ回路の一例を示
す回路図。

【図１５】図１の回路におけるパワーオン信号発生後の
ワード線駆動回路、プレートデコーダ回路、センスアン
プ駆動回路の動作例を示す電圧波形図。

【図１６】図１中の不良アドレス記憶回路の書き込み動
作の一例を示すタイミング図。

【図１７】１トランジスタ・１キャパシタ構成の強誘電
体メモリセルの等価回路を示す図。

【図１８】図１７のメモリセルを２個用いた２トランジ
スタ・２キャパシタ構成の強誘電体メモリセルの書き込
み動作の原理を説明するために強誘電体キャパシタの印
加電界および電気分極の状態を示す図。

【図１９】図１７のメモリセルを２個用いた２トランジ
スタ・２キャパシタ構成の強誘電体メモリセルの読み出
し動作の原理を説明するために強誘電体キャパシタの印
加電界および電気分極の状態を示す図。

【図２０】図１８に示した書き込み動作および図１９に
示した読み出し動作に際してプレート線ＰＬに印加され
る電圧波形の一例を示す波形図。

【符号の説明】

ＭＣ…強誘電体メモリセル、Ｃ…強誘電体キャパシタ、
Ｑ…ＭＯＳトランジスタ、ＷＬｉ、／ＷＬｉ…ワード
線、ＰＬｉ…プレート線、ＢＬｉ、／ＢＬｉ、ＢＬｊ、
／ＢＬｊ…ビット線、１…／ＣＥ（／ＲＡＳ）入力回
路、２…／ＣＥ（ＲＡＳ）信号入力端子、３…アドレス
バッファ回路、４…アドレス入力端子、５…アドレス信
号スイッチ回路、６…プリデコーダ回路、７ａ…パワー
オンリセット回路、７ｂ…パワーオン遅延回路、８…不
良アドレス書込み制御入力バッファ回路、９…ＦＷＥ信
号入力端子、１０…不良アドレス記憶回路用ワード線駆
動回路、１１…不良アドレス記憶回路用プレートデコー
ダ回路、１２…不良アドレス記憶回路用センスアンプ駆
動回路、１３…不良アドレス記憶回路用ビット線プリチ
ャージ制御回路、１４…／ＷＥ入力バッファ回路、１５
…／ＷＥ信号入力端子、１６…データＩ／Ｏバッファ回
路、１７…データＩ／Ｏ端子、１８…Ｉ／Ｏ信号スイッ
チ回路、１９…Ｉ／Ｏ駆動回路、２０…不良アドレス記
憶回路、２０１…ラッチ型センスアンプ、２０１Ｎ…Ｎ
チャネルセンスアンプ、２０１Ｐ…Ｐチャネルセンスア
ンプ、Ｑ１〜Ｑ３…ＮＭＯＳトランジスタ、Ｑ４〜Ｑ６
…ＰＭＯＳトランジスタ、２０２…ラッチ回路、２０３
…プリチャージ・書込み回路、３０…予備カラムデコー
ダ回路。

Claims (12)

【特許請求の範囲】
1. 【請求項１】 それぞれ電極間絶縁膜に強誘電体を用い
   た情報記憶用のキャパシタと電荷転送用のトランジスタ
   とが直列に接続されてなる第１の強誘電体メモリセルお
   よび第２の強誘電体メモリセルと、上記第１の強誘電体
   メモリセルのトランジスタの一端および第２の強誘電体
   メモリセルのトランジスタの一端にそれぞれ対応して接
   続された第１のビット線および第２のビット線と、上記
   一対のビット線に接続され、前記一対のメモリセルの記
   憶データを検知するためのセンスアンプと、前記一対の
   ビット線に接続され、上記ビット線対を所定期間だけ所
   定電位にプリチャージするためのプリチャージ回路と、
   上記プリチャージ回路による前記ビット線対のプリチャ
   ージ後に前記一対のメモリセルの各トランジスタをオン
   状態に駆動する駆動回路とを具備することを特徴とする
   半導体集積回路。
2. 【請求項２】 請求項１記載の半導体集積回路におい
   て、さらに、電源投入時に一定時間所定レベルになるパ
   ワーオン信号を発生するパワーオンリセット回路と、前
   記一対のビット線に接続され、前記パワーオン信号を受
   けて上記ビット線対を所定期間だけ所定電位にプリチャ
   ージするための電源投入時プリチャージ回路を具備する
   ことを特徴とする半導体集積回路。
3. 【請求項３】 請求項１または２記載の半導体集積回路
   において、さらに、前記一対のビット線にデータを書き
   込む前に上記ビット線対を所定期間だけ所定電位にプリ
   チャージするための書き込み前プリチャージ回路を具備
   することを特徴とする半導体集積回路。
4. 【請求項４】 請求項１乃至３のいずれか１に記載の半
   導体集積回路において、前記センスアンプは、それぞれ
   前記一対のビット線に一対の入出力ノードが接続された
   ラッチ型のＮチャネルセンスアンプおよびＰチャネルセ
   ンスアンプを具備することを特徴とする半導体集積回
   路。
5. 【請求項５】 請求項１乃至３のいずれか１に記載の半
   導体集積回路において、前記センスアンプは、前記一対
   のメモリセルの記憶データを検知した後に上記一対のメ
   モリセルに記憶データを書き戻すための書戻し回路を具
   備することを特徴とする半導体集積回路。
6. 【請求項６】 請求項５記載の半導体集積回路におい
   て、前記センスアンプは、それぞれ前記一対のビット線
   に一対の入出力ノードが接続されたラッチ型のセンス増
   幅用のＮチャネルセンスアンプおよびビット線電位リス
   トア用のＰチャネルセンスアンプと、上記Ｎチャネルセ
   ンスアンプと接地電位との間に接続され、Ｎチャネルセ
   ンスアンプ駆動信号によりスイッチ駆動される第１のト
   ランジスタと、電源電位と前記Ｐチャネルセンスアンプ
   との間に接続され、Ｐチャネルセンスアンプ駆動信号に
   より駆動制御される第２のトランジスタとを具備するこ
   とを特徴とする半導体集積回路。
7. 【請求項７】 請求項６記載の半導体集積回路におい
   て、前記第１のトランジスタが第２のトランジスタより
   も先にオン状態に駆動されることを特徴とする半導体集
   積回路。
8. 【請求項８】 それぞれ電極間絶縁膜に強誘電体を用い
   た情報記憶用のキャパシタと電荷転送用のＭＯＳトラン
   ジスタとが直列に接続されてなる複数の強誘電体メモリ
   セルを有する不良アドレス記憶回路と、それぞれ同一行
   の強誘電体メモリセルのＭＯＳトランジスタのゲートに
   共通に接続された複数本のワード線と、それぞれ同一行
   の強誘電体メモリセルのキャパシタのプレートに共通に
   接続された複数本のプレート線と、それぞれ同一列の強
   誘電体メモリセルのＭＯＳトランジスタの一端に共通に
   接続された複数本のビット線と、アドレス信号に基づい
   て前記複数本のワード線のうちの一部を選択する不良ア
   ドレス記憶回路用ワード線駆動回路と、前記アドレス信
   号に基づいて前記複数本のプレート線のうちの一部を選
   択し、このプレート線の電圧を制御する不良アドレス記
   憶回路用プレートデコーダ回路と、前記ビット線を所定
   期間だけ所定電位にプリチャージするように制御される
   不良アドレス記憶回路用プリチャージ回路と、電源投入
   時に一定時間所定レベルになるパワーオン信号を発生す
   るパワーオンリセット回路と、前記不良アドレス記憶回
   路に不良アドレスデータを書き込むように制御する書込
   み制御回路と、前記パワーオン信号を受けて前記不良ア
   ドレス記憶回路の記憶データを自動的に読み出すように
   制御する読み出し制御回路と、前記不良アドレス記憶回
   路の記憶データの読み出し出力をデコードし、デコード
   出力により予備メモリセルの選択を制御する予備カラム
   デコーダとを具備することを特徴とする半導体メモリ。
9. 【請求項９】 請求項８記載の半導体メモリにおいて、
   前記不良アドレス記憶回路は、さらに、前記強誘電体メ
   モリセルからの読み出しデータをセンス増幅するラッチ
   型のセンスアンプと、上記センスアンプの読み出し出力
   をラッチするラッチ回路と、前記ビット線対に対するプ
   リチャージ・書き込みを行うプリチャージ・書き込み回
   路とを具備することを特徴とする半導体メモリ。
10. 【請求項１０】 請求項８記載の半導体メモリにおい
    て、前記書込み制御回路は、外部から不良アドレス書込
    み制御信号が入力し、不良アドレス書込み内部制御信号
    を生成する不良アドレス書込み制御入力回路と、内部ア
    ドレス信号が入力し、前記不良アドレス書込み内部制御
    信号に応じて供給先を切り換えるアドレス信号スイッチ
    回路と、上記アドレス信号スイッチ回路から内部アドレ
    ス信号を受けた時にデコードし、上記アドレス信号スイ
    ッチ回路から内部アドレス信号を受けない時にはデコー
    ド動作を停止するように制御されるプリデコーダ回路
    と、データ入力端子からデータ入力信号が入力し、内部
    書込み制御信号を受けて上記データ入力信号を取り込
    み、波形整形された内部データ信号を出力するデータ入
    力回路と、上記データ入力回路から内部データ信号が入
    力し、通常は上記内部データ信号をデータ入出力駆動回
    路へ供給し、前記不良アドレス書込み内部制御信号を受
    けた時には上記内部データ信号を前記不良アドレス記憶
    回路に書込みデータ信号として供給するデータ入力信号
    スイッチ回路とを具備し、前記不良アドレス記憶回路用
    ワード線駆動回路は、前記パワーオン信号および不良ア
    ドレス書込み内部制御信号を受けて前記アドレス信号ス
    イッチ回路からのアドレス信号に基づいて前記不良アド
    レス記憶回路のワード線を選択的に駆動するためのワー
    ド線駆動信号を供給し、前記不良アドレス記憶回路用プ
    レートデコーダは、前記パワーオン信号および不良アド
    レス書込み内部制御信号を受けて前記ワード線駆動信号
    に基づいて前記不良アドレス記憶回路のプレート線の電
    位をパルス制御することを特徴とする半導体メモリ。
11. 【請求項１１】 請求項９記載の半導体メモリにおい
    て、前記読み出し制御回路は、前記パワーオン信号およ
    び内部制御信号を受けて前記センスアンプにセンスアン
    プ駆動信号を供給するセンスアンプ駆動回路を具備する
    ことを特徴とする半導体メモリ。
12. 【請求項１２】 請求項８記載の半導体メモリにおい
    て、前記不良アドレス記憶回路は複数の冗長回路に対応
    して複数存在し、前記ワード線およびプレート線は、上
    記各不良アドレス記憶回路に共通に設けられ、前記ビッ
    ト線は、上記各不良アドレス記憶回路毎に独立に設けら
    れており、相補的な１対のビット線に対応して相補的な
    １対の冗長データが割り当てられていることを特徴とす
    る半導体メモリ。