JP2002015572A - 半導体集積回路および起動制御方法 - Google Patents
半導体集積回路および起動制御方法Info
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- Logic Circuits (AREA)
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Abstract
(57)【要約】
【課題】 電源電圧が低くなったとしても、ロウレベル
を容易にレベルシフトできるようにする。 【解決手段】 スタータ信号レベルシフタ３によりロウ
レベルが接地電位Ｖｓｓから負電圧Ｖｎｎにレベルシフ
トされたヒューズスタータ信号ＳＴＴＢに基づいて、ヒ
ューズ情報がヒューズ情報ラッチ回路５にラッチされる
までは、接地電位Ｖｓｓをスタータ信号レベルシフタ３
およびヒューズ情報ラッチ回路５に供給する。また、上
記ヒューズ情報がラッチされた後は、最終到達電位がス
タータ信号レベルシフタ３およびヒューズ情報ラッチ回
路５に供給する。これにより、ロウレベルをレベルシフ
トせずにラッチすることができ、ラッチした後にロウレ
ベルを接地電位Ｖｓｓから負電圧Ｖｎｎにでき、容易に
レベルシフトできるようにする。
を容易にレベルシフトできるようにする。 【解決手段】 スタータ信号レベルシフタ３によりロウ
レベルが接地電位Ｖｓｓから負電圧Ｖｎｎにレベルシフ
トされたヒューズスタータ信号ＳＴＴＢに基づいて、ヒ
ューズ情報がヒューズ情報ラッチ回路５にラッチされる
までは、接地電位Ｖｓｓをスタータ信号レベルシフタ３
およびヒューズ情報ラッチ回路５に供給する。また、上
記ヒューズ情報がラッチされた後は、最終到達電位がス
タータ信号レベルシフタ３およびヒューズ情報ラッチ回
路５に供給する。これにより、ロウレベルをレベルシフ
トせずにラッチすることができ、ラッチした後にロウレ
ベルを接地電位Ｖｓｓから負電圧Ｖｎｎにでき、容易に
レベルシフトできるようにする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路お
よび起動制御方法に関し、特に、起動時に冗長回路の冗
長判定を行うための冗長判定回路に用いて好適なもので
ある。
よび起動制御方法に関し、特に、起動時に冗長回路の冗
長判定を行うための冗長判定回路に用いて好適なもので
ある。
【０００２】
【従来の技術】従来から、メモリ等の集積回路では低消
費電力化等を図るため、動作電圧の低電圧化が要求され
てきた。最近では、例えばＤＲＡＭ（Dynamic Random A
ccessMemory）において、内部の電源電圧が２．０Ｖ程
度、負電圧が−０．５Ｖ程度で動作するものがある。
費電力化等を図るため、動作電圧の低電圧化が要求され
てきた。最近では、例えばＤＲＡＭ（Dynamic Random A
ccessMemory）において、内部の電源電圧が２．０Ｖ程
度、負電圧が−０．５Ｖ程度で動作するものがある。
【０００３】また、メモリ等の集積回路では、集積回路
の欠陥による不良を救済するための冗長回路をあらかじ
め設けておき、回路の一部に不良が発生した場合には、
不良の発生した回路を冗長回路で置き換えて救済してき
た。この冗長回路を有する集積回路では、冗長回路を使
用するか否かを選択するためのヒューズ等を備えてお
き、そのヒューズ等を切断するか否かにより不良の発生
した回路から冗長回路への置き換えが選択されてきた。
そして、通常動作で使用する際には、冗長回路を使用す
る状態になっているか否かを冗長判定回路により起動時
に判定し使用してきた。
の欠陥による不良を救済するための冗長回路をあらかじ
め設けておき、回路の一部に不良が発生した場合には、
不良の発生した回路を冗長回路で置き換えて救済してき
た。この冗長回路を有する集積回路では、冗長回路を使
用するか否かを選択するためのヒューズ等を備えてお
き、そのヒューズ等を切断するか否かにより不良の発生
した回路から冗長回路への置き換えが選択されてきた。
そして、通常動作で使用する際には、冗長回路を使用す
る状態になっているか否かを冗長判定回路により起動時
に判定し使用してきた。
【０００４】図１０は、従来のメモリ等で用いられる冗
長判定回路の一構成例を示す図である。図１０におい
て、１はスタータ信号生成回路であり、周辺回路の初期
状態を決定するためのスタータ信号ＳＴＴを生成し出力
する回路である。このスタータ信号ＳＴＴは、電源投入
時に電源電圧Ｖｉｉとともに立ち上がり、電源電圧Ｖｉ
ｉの電位が所定の電位Ｖｂに達するとロウレベルにリセ
ットされる。
長判定回路の一構成例を示す図である。図１０におい
て、１はスタータ信号生成回路であり、周辺回路の初期
状態を決定するためのスタータ信号ＳＴＴを生成し出力
する回路である。このスタータ信号ＳＴＴは、電源投入
時に電源電圧Ｖｉｉとともに立ち上がり、電源電圧Ｖｉ
ｉの電位が所定の電位Ｖｂに達するとロウレベルにリセ
ットされる。
【０００５】２’は負電圧生成回路であり、冗長判定回
路を含む集積回路内で使用するための負電圧Ｖｎｎを生
成する回路である。負電圧生成回路２’により生成され
る負電圧Ｖｎｎは、スタータ信号レベルシフタ３、ヒュ
ーズセットパルス生成回路４およびヒューズ情報ラッチ
回路５等に供給される。
路を含む集積回路内で使用するための負電圧Ｖｎｎを生
成する回路である。負電圧生成回路２’により生成され
る負電圧Ｖｎｎは、スタータ信号レベルシフタ３、ヒュ
ーズセットパルス生成回路４およびヒューズ情報ラッチ
回路５等に供給される。
【０００６】スタータ信号レベルシフタ３は、スタータ
信号生成回路１から供給されるスタータ信号ＳＴＴのロ
ウレベルを接地電位Ｖｓｓから負電圧Ｖｎｎの電位にレ
ベルシフトする。また、スタータ信号レベルシフタ３
は、ロウレベルを負電圧Ｖｎｎの電位にシフトした信号
をヒューズスタータ信号ＳＴＴＢとして、ヒューズセッ
トパルス生成回路４およびヒューズ情報ラッチ回路５に
供給する。
信号生成回路１から供給されるスタータ信号ＳＴＴのロ
ウレベルを接地電位Ｖｓｓから負電圧Ｖｎｎの電位にレ
ベルシフトする。また、スタータ信号レベルシフタ３
は、ロウレベルを負電圧Ｖｎｎの電位にシフトした信号
をヒューズスタータ信号ＳＴＴＢとして、ヒューズセッ
トパルス生成回路４およびヒューズ情報ラッチ回路５に
供給する。
【０００７】ヒューズセットパルス生成回路４は、供給
されるヒューズスタータ信号ＳＴＴＢに基づいて、冗長
判定を行うためのヒューズセットパルス信号ＦＳＥＴＰ
を生成する回路である。そして、ヒューズセットパルス
生成回路４は、生成したヒューズセットパルス信号ＦＳ
ＥＴＰをヒューズ情報ラッチ回路５に供給する。
されるヒューズスタータ信号ＳＴＴＢに基づいて、冗長
判定を行うためのヒューズセットパルス信号ＦＳＥＴＰ
を生成する回路である。そして、ヒューズセットパルス
生成回路４は、生成したヒューズセットパルス信号ＦＳ
ＥＴＰをヒューズ情報ラッチ回路５に供給する。
【０００８】ヒューズ情報ラッチ回路５は、冗長回路を
使用するか否かを選択するためのヒューズを備えてお
り、当該ヒューズが切断されているか否かを起動時に判
定し、その判定結果を保持する回路である。すなわち、
ヒューズ情報ラッチ回路５は、ヒューズセットパルス生
成回路４から供給されるヒューズセットパルス信号ＦＳ
ＥＴＰを用いて、ヒューズが切断されているか否かを起
動時に判定し、その判定結果を保持する。また、ヒュー
ズ情報ラッチ回路５は、上記判定結果を出力信号ＦＳＺ
として出力ノード６を介して出力する。なお、上述した
ヒューズセットパルス生成回路４およびヒューズ情報ラ
ッチ回路５からそれぞれ出力されるヒューズセットパル
ス信号ＦＳＥＴＰおよび出力信号ＦＳＺのロウレベル
は、負電圧Ｖｎｎの電位である。
使用するか否かを選択するためのヒューズを備えてお
り、当該ヒューズが切断されているか否かを起動時に判
定し、その判定結果を保持する回路である。すなわち、
ヒューズ情報ラッチ回路５は、ヒューズセットパルス生
成回路４から供給されるヒューズセットパルス信号ＦＳ
ＥＴＰを用いて、ヒューズが切断されているか否かを起
動時に判定し、その判定結果を保持する。また、ヒュー
ズ情報ラッチ回路５は、上記判定結果を出力信号ＦＳＺ
として出力ノード６を介して出力する。なお、上述した
ヒューズセットパルス生成回路４およびヒューズ情報ラ
ッチ回路５からそれぞれ出力されるヒューズセットパル
ス信号ＦＳＥＴＰおよび出力信号ＦＳＺのロウレベル
は、負電圧Ｖｎｎの電位である。
【０００９】図１１は、図１０に示す負電圧生成回路
２’の構成を示す図である。３１は負電圧判定回路であ
り、負電圧生成回路２’の出力ノード３４を介して出力
される負電圧Ｖｎｎの電位が所定の電位まで下がってい
るか否かを判定する。また、負電圧判定回路３１は、そ
の判定結果を負電圧生成イネーブル回路３２に出力す
る。
２’の構成を示す図である。３１は負電圧判定回路であ
り、負電圧生成回路２’の出力ノード３４を介して出力
される負電圧Ｖｎｎの電位が所定の電位まで下がってい
るか否かを判定する。また、負電圧判定回路３１は、そ
の判定結果を負電圧生成イネーブル回路３２に出力す
る。
【００１０】負電圧生成イネーブル回路３２は、負電圧
生成動作を制御するためのイネーブル信号ＥＮを出力す
る。このイネーブル信号ＥＮは、負電圧判定回路３１か
ら供給される判定結果、および入力ノード３５を介して
入力されるメモリバンク活性化信号ＢＲＡＳに基づいて
生成される。なお、メモリバンク活性化信号ＢＲＡＳ
は、メモリバンクを活性化させる際に‘Ｈ’が出力され
る信号であるが、起動時は図示しない回路により‘Ｌ’
にクランプされている。したがって、起動時には負電圧
生成イネーブル回路３２は、負電圧判定回路３１から供
給される判定結果のみに基づいてイネーブル信号ＥＮを
出力する。
生成動作を制御するためのイネーブル信号ＥＮを出力す
る。このイネーブル信号ＥＮは、負電圧判定回路３１か
ら供給される判定結果、および入力ノード３５を介して
入力されるメモリバンク活性化信号ＢＲＡＳに基づいて
生成される。なお、メモリバンク活性化信号ＢＲＡＳ
は、メモリバンクを活性化させる際に‘Ｈ’が出力され
る信号であるが、起動時は図示しない回路により‘Ｌ’
にクランプされている。したがって、起動時には負電圧
生成イネーブル回路３２は、負電圧判定回路３１から供
給される判定結果のみに基づいてイネーブル信号ＥＮを
出力する。
【００１１】３３は発振回路・ポンピング回路であり、
負電圧生成イネーブル回路３２から供給されるイネーブ
ル信号ＥＮに従って、負電圧Ｖｎｎを生成し出力ノード
３４を介して出力する。図１１に示す発振回路・ポンピ
ング回路３３は、イネーブル信号ＥＮが、‘Ｈ’のとき
は負電圧生成動作を行い、‘Ｌ’のときは負電圧生成動
作を行わない。
負電圧生成イネーブル回路３２から供給されるイネーブ
ル信号ＥＮに従って、負電圧Ｖｎｎを生成し出力ノード
３４を介して出力する。図１１に示す発振回路・ポンピ
ング回路３３は、イネーブル信号ＥＮが、‘Ｈ’のとき
は負電圧生成動作を行い、‘Ｌ’のときは負電圧生成動
作を行わない。
【００１２】図１２は、図１０に示した冗長判定回路の
動作を説明するためのタイミングチャートである。図１
２において、時刻Ｔ10において、電源が投入されると電
源電圧Ｖｉｉが立ち上がる。また、電源電圧Ｖｉｉの立
ち上がりとともに、イネーブル信号ＥＮ、スタータ信号
ＳＴＴ、ヒューズスタータ信号ＳＴＴＢ、ヒューズセッ
トパルス信号ＦＳＥＴＰおよび出力信号ＦＳＺも立ち上
がる。
動作を説明するためのタイミングチャートである。図１
２において、時刻Ｔ10において、電源が投入されると電
源電圧Ｖｉｉが立ち上がる。また、電源電圧Ｖｉｉの立
ち上がりとともに、イネーブル信号ＥＮ、スタータ信号
ＳＴＴ、ヒューズスタータ信号ＳＴＴＢ、ヒューズセッ
トパルス信号ＦＳＥＴＰおよび出力信号ＦＳＺも立ち上
がる。
【００１３】時刻Ｔ11において、電源電圧Ｖｉｉの電位
が所定の電位Ｖａに達すると、負電圧生成回路２’内の
発振回路・ポンピング回路３３は、イネーブル信号ＥＮ
が‘Ｈ’であることを検出する。これにより、発振回路
・ポンピング回路３３による負電圧生成動作が開始さ
れ、負電圧生成回路２’から出力される負電圧Ｖｎｎの
電位が低くなっていく。そして、発振回路・ポンピング
回路３３は、負電圧Ｖｎｎの電位が所定の電位に達する
時刻Ｔ12まで負電圧生成動作を継続する。
が所定の電位Ｖａに達すると、負電圧生成回路２’内の
発振回路・ポンピング回路３３は、イネーブル信号ＥＮ
が‘Ｈ’であることを検出する。これにより、発振回路
・ポンピング回路３３による負電圧生成動作が開始さ
れ、負電圧生成回路２’から出力される負電圧Ｖｎｎの
電位が低くなっていく。そして、発振回路・ポンピング
回路３３は、負電圧Ｖｎｎの電位が所定の電位に達する
時刻Ｔ12まで負電圧生成動作を継続する。
【００１４】時刻Ｔ12において、負電圧判定回路３１が
負電圧Ｖｎｎの電位が所定の電位に達したと判定する
と、その判定結果を負電圧生成イネーブル回路３２に出
力する。この判定結果により、負電圧生成イネーブル回
路３２は、イネーブル信号ＥＮを‘Ｌ’にする。これに
より、発振回路・ポンピング回路３３の負電圧生成動作
は行われなくなり、負電圧生成回路２’から出力される
負電圧Ｖｎｎは一定の電位となる。
負電圧Ｖｎｎの電位が所定の電位に達したと判定する
と、その判定結果を負電圧生成イネーブル回路３２に出
力する。この判定結果により、負電圧生成イネーブル回
路３２は、イネーブル信号ＥＮを‘Ｌ’にする。これに
より、発振回路・ポンピング回路３３の負電圧生成動作
は行われなくなり、負電圧生成回路２’から出力される
負電圧Ｖｎｎは一定の電位となる。
【００１５】さらに電源電圧Ｖｉｉが上昇し、時刻Ｔ13
において、電源電圧Ｖｉｉが所定の電位Ｖｂに達する
と、スタータ信号ＳＴＴが‘Ｌ’にリセットされる。そ
れに伴い、スタータ信号レベルシフタ３から出力される
ヒューズスタータ信号ＳＴＴＢが‘Ｌ’になる。これに
より、ヒューズセットパルス信号ＦＳＥＴＰがヒューズ
セットパルス生成回路４により生成される。
において、電源電圧Ｖｉｉが所定の電位Ｖｂに達する
と、スタータ信号ＳＴＴが‘Ｌ’にリセットされる。そ
れに伴い、スタータ信号レベルシフタ３から出力される
ヒューズスタータ信号ＳＴＴＢが‘Ｌ’になる。これに
より、ヒューズセットパルス信号ＦＳＥＴＰがヒューズ
セットパルス生成回路４により生成される。
【００１６】そして、このヒューズセットパルス信号Ｆ
ＳＥＴＰがヒューズ情報ラッチ回路５に供給され、冗長
回路の冗長判定が行われて判定結果がラッチされる。以
後、ヒューズ情報ラッチ回路５は、判定結果を保持し続
ける。また、ヒューズ情報ラッチ回路５は冗長判定の結
果、冗長回路が非冗長時、すなわち冗長回路が使用され
ている場合には出力信号ＦＳＺを‘Ｌ’にし、冗長時に
は出力信号ＦＳＺを‘Ｈ’に維持する。
ＳＥＴＰがヒューズ情報ラッチ回路５に供給され、冗長
回路の冗長判定が行われて判定結果がラッチされる。以
後、ヒューズ情報ラッチ回路５は、判定結果を保持し続
ける。また、ヒューズ情報ラッチ回路５は冗長判定の結
果、冗長回路が非冗長時、すなわち冗長回路が使用され
ている場合には出力信号ＦＳＺを‘Ｌ’にし、冗長時に
は出力信号ＦＳＺを‘Ｈ’に維持する。
【００１７】時刻Ｔ14において、電源電圧Ｖｉｉの電位
が一定になる。その後、例えば時刻Ｔ15において、負電
圧Ｖｎｎの電位が所定の電位より高くなると、所定の電
位より高くなったことが負電圧判定回路３１により判定
される。そして、この判定結果が負電圧生成イネーブル
回路３２に入力され、負電圧生成イネーブル回路３２か
ら出力されるイネーブル信号ＥＮが‘Ｈ’になる。これ
により、発振回路・ポンピング回路３３による負電圧生
成動作が再び開始される。
が一定になる。その後、例えば時刻Ｔ15において、負電
圧Ｖｎｎの電位が所定の電位より高くなると、所定の電
位より高くなったことが負電圧判定回路３１により判定
される。そして、この判定結果が負電圧生成イネーブル
回路３２に入力され、負電圧生成イネーブル回路３２か
ら出力されるイネーブル信号ＥＮが‘Ｈ’になる。これ
により、発振回路・ポンピング回路３３による負電圧生
成動作が再び開始される。
【００１８】そして、時刻Ｔ16において、負電圧Ｖｎｎ
の電位が所定の電位より低くなると、負電圧判定回路３
１が所定の電位より低くなったと判定し、それに伴い負
電圧生成イネーブル回路３２はイネーブル信号ＥＮを
‘Ｌ’にする。これにより、発振回路・ポンピング回路
３３は負電圧生成動作を行わなくなり、負電圧Ｖｎｎの
電位が一定となる。以上のようにして、図１０に示した
冗長判定回路は、冗長回路の冗長判定を行う。
の電位が所定の電位より低くなると、負電圧判定回路３
１が所定の電位より低くなったと判定し、それに伴い負
電圧生成イネーブル回路３２はイネーブル信号ＥＮを
‘Ｌ’にする。これにより、発振回路・ポンピング回路
３３は負電圧生成動作を行わなくなり、負電圧Ｖｎｎの
電位が一定となる。以上のようにして、図１０に示した
冗長判定回路は、冗長回路の冗長判定を行う。
【００１９】図１０に示す冗長判定回路では、ヒューズ
情報ラッチ回路５に供給されるヒューズスタータ信号Ｓ
ＴＴＢのロウレベルを負電圧Ｖｎｎの電位としている。
これは、例えば、上述の冗長判定回路をメモリ等のワー
ド線の冗長判定回路として用いた場合、リセット後（図
１２の時刻Ｔ13以降）に冗長回路で貫通電流が生じてし
まうことを防止するためである。すなわち、ヒューズス
タータ信号ＳＴＴＢのロウレベルを負電圧Ｖｎｎの電位
ではなく接地電位Ｖｓｓとすると、ワード線のリセット
電圧である負電圧Ｖｎｎより高いため、リセット後に冗
長回路で貫通電流が生じてしまうことがある。
情報ラッチ回路５に供給されるヒューズスタータ信号Ｓ
ＴＴＢのロウレベルを負電圧Ｖｎｎの電位としている。
これは、例えば、上述の冗長判定回路をメモリ等のワー
ド線の冗長判定回路として用いた場合、リセット後（図
１２の時刻Ｔ13以降）に冗長回路で貫通電流が生じてし
まうことを防止するためである。すなわち、ヒューズス
タータ信号ＳＴＴＢのロウレベルを負電圧Ｖｎｎの電位
ではなく接地電位Ｖｓｓとすると、ワード線のリセット
電圧である負電圧Ｖｎｎより高いため、リセット後に冗
長回路で貫通電流が生じてしまうことがある。
【００２０】そのため、図１０に示す冗長判定回路で
は、スタータ信号レベルシフタ３によりスタータ信号Ｓ
ＴＴのロウレベル（接地電位Ｖｓｓ）を負電圧Ｖｎｎの
電位にレベルシフトし、ヒューズスタータ信号ＳＴＴＢ
として出力している。
は、スタータ信号レベルシフタ３によりスタータ信号Ｓ
ＴＴのロウレベル（接地電位Ｖｓｓ）を負電圧Ｖｎｎの
電位にレベルシフトし、ヒューズスタータ信号ＳＴＴＢ
として出力している。
【００２１】
【発明が解決しようとする課題】しかしながら、電源電
圧の低電圧化に伴い、電源電圧と内部電源電位を必ずし
も同じ比率で低電圧化することができないことがあっ
た。例えば、メモリ等のワード線のリセット電位の負電
圧は、スタンバイ時のリークを抑制するために電源電圧
と同じ比率で低電圧化することができない。この場合に
は、相対的にはハイレベルが低くなる。したがって、信
号がハイレベルからロウレベルに変化する場合等に、ロ
ウレベルを接地電位から負電圧にレベルシフトすること
が困難になる。
圧の低電圧化に伴い、電源電圧と内部電源電位を必ずし
も同じ比率で低電圧化することができないことがあっ
た。例えば、メモリ等のワード線のリセット電位の負電
圧は、スタンバイ時のリークを抑制するために電源電圧
と同じ比率で低電圧化することができない。この場合に
は、相対的にはハイレベルが低くなる。したがって、信
号がハイレベルからロウレベルに変化する場合等に、ロ
ウレベルを接地電位から負電圧にレベルシフトすること
が困難になる。
【００２２】この問題を解決する方法の１つとして、レ
ベルシフトするためのレベルシフタがトランジスタによ
り構成されている場合、レベルシフトが容易になるよう
にトランジスタのサイズを調整する方法がある。
ベルシフトするためのレベルシフタがトランジスタによ
り構成されている場合、レベルシフトが容易になるよう
にトランジスタのサイズを調整する方法がある。
【００２３】しかしながら、トランジスタのサイズを調
整する方法では、あるトランジスタのサイズを小さくす
る場合に、小さくできる範囲には限界がある。そのた
め、他のトランジスタを大きくするなどしなければなら
ないという問題があった。さらに、電源電圧の低電圧化
が進み、例えば電源電圧が０．８Ｖ、負電圧が−０．５
Ｖ程度になった場合には、トランジスタのサイズを調整
するだけではレベルシフトが困難であるという問題があ
った。
整する方法では、あるトランジスタのサイズを小さくす
る場合に、小さくできる範囲には限界がある。そのた
め、他のトランジスタを大きくするなどしなければなら
ないという問題があった。さらに、電源電圧の低電圧化
が進み、例えば電源電圧が０．８Ｖ、負電圧が−０．５
Ｖ程度になった場合には、トランジスタのサイズを調整
するだけではレベルシフトが困難であるという問題があ
った。
【００２４】また、従来のレベルシフタは、レベルシフ
タに入力される信号にノイズがのった場合、ノイズのの
った信号を忠実にレベルシフトし出力してしまうという
問題があった。
タに入力される信号にノイズがのった場合、ノイズのの
った信号を忠実にレベルシフトし出力してしまうという
問題があった。
【００２５】本発明は、このような問題を解決するため
に成されたものであり、電源電圧が低くなったとして
も、トランジスタのサイズを大きくすることなく、ロウ
レベルを容易にレベルシフトできるようにすることを目
的とする。また、本発明の第二の目的は、ノイズののっ
た信号が入力されたとしても、上記ノイズが出力信号に
伝わりにくくして、ノイズに強くすることを目的とす
る。
に成されたものであり、電源電圧が低くなったとして
も、トランジスタのサイズを大きくすることなく、ロウ
レベルを容易にレベルシフトできるようにすることを目
的とする。また、本発明の第二の目的は、ノイズののっ
た信号が入力されたとしても、上記ノイズが出力信号に
伝わりにくくして、ノイズに強くすることを目的とす
る。
【００２６】
【課題を解決するための手段】本発明による半導体集積
回路は、電源投入後に供給される電源電圧とともに立ち
上がり、上記電源電圧が所定の電位に達するとロウレベ
ルになる入力信号またはその相補信号に基づいて、上記
ラッチ回路により所定の情報がラッチされる前は電圧生
成動作を行わず、上記ラッチ回路により上記所定の情報
がラッチされた後は電圧生成動作を行う電圧生成回路を
備えることを特徴とする。
回路は、電源投入後に供給される電源電圧とともに立ち
上がり、上記電源電圧が所定の電位に達するとロウレベ
ルになる入力信号またはその相補信号に基づいて、上記
ラッチ回路により所定の情報がラッチされる前は電圧生
成動作を行わず、上記ラッチ回路により上記所定の情報
がラッチされた後は電圧生成動作を行う電圧生成回路を
備えることを特徴とする。
【００２７】また、本発明の他の特徴とするところは、
入力信号のロウレベルが第１の電位から上記第１の電位
以下の第２の電位にレベルシフトされた上記入力信号に
基づいて、上記ラッチ回路により所定の情報がラッチさ
れる前は、最終到達電位より高い電位を上記第２の電位
として生成し、上記ラッチ回路により上記所定の情報が
ラッチされた後は、上記最終到達電位を上記第２の電位
として生成する電圧生成回路を備えることを特徴とす
る。
入力信号のロウレベルが第１の電位から上記第１の電位
以下の第２の電位にレベルシフトされた上記入力信号に
基づいて、上記ラッチ回路により所定の情報がラッチさ
れる前は、最終到達電位より高い電位を上記第２の電位
として生成し、上記ラッチ回路により上記所定の情報が
ラッチされた後は、上記最終到達電位を上記第２の電位
として生成する電圧生成回路を備えることを特徴とす
る。
【００２８】また、本発明の起動制御方法は、接地電位
以下で最終到達電位より高い電位を負電位として供給
し、入力される入力信号のロウレベルを上記接地電位か
ら上記負電位にレベルシフトして出力し、出力された信
号に基づいて所定の情報を上記ラッチ回路にラッチした
後、上記最終到達電位を上記負電位として供給すること
を特徴とする。
以下で最終到達電位より高い電位を負電位として供給
し、入力される入力信号のロウレベルを上記接地電位か
ら上記負電位にレベルシフトして出力し、出力された信
号に基づいて所定の情報を上記ラッチ回路にラッチした
後、上記最終到達電位を上記負電位として供給すること
を特徴とする。
【００２９】上記のように構成した本発明によれば、所
定の情報がラッチ回路にラッチされるまでは、ロウレベ
ルが最終到達電位より高い電位にレベルシフトされてい
る。そして、所定の情報がラッチ回路にラッチされた
後、ロウレベルが最終到達電位となるように電圧生成回
路により電圧が生成される。これにより、ロウレベルを
最終到達電位にレベルシフトする場合に比べてレベルシ
フトする電位差が小さくなり、容易にレベルシフトでき
るようになる。
定の情報がラッチ回路にラッチされるまでは、ロウレベ
ルが最終到達電位より高い電位にレベルシフトされてい
る。そして、所定の情報がラッチ回路にラッチされた
後、ロウレベルが最終到達電位となるように電圧生成回
路により電圧が生成される。これにより、ロウレベルを
最終到達電位にレベルシフトする場合に比べてレベルシ
フトする電位差が小さくなり、容易にレベルシフトでき
るようになる。
【００３０】また、所定の情報がラッチ回路にラッチさ
れるまでは、ロウレベルが最終到達電位より高い電位に
レベルシフトされ、所定の情報がラッチ回路にラッチさ
れた後、ロウレベルが最終到達電位となるように電圧生
成回路により電圧が生成される。これにより、所定の情
報がラッチ回路にラッチされた後は、信号を反転するこ
とが困難となり、入力信号にノイズがのったとしても伝
わりにくくすることができるようになる。
れるまでは、ロウレベルが最終到達電位より高い電位に
レベルシフトされ、所定の情報がラッチ回路にラッチさ
れた後、ロウレベルが最終到達電位となるように電圧生
成回路により電圧が生成される。これにより、所定の情
報がラッチ回路にラッチされた後は、信号を反転するこ
とが困難となり、入力信号にノイズがのったとしても伝
わりにくくすることができるようになる。
【００３１】
【発明の実施の形態】以下に、本発明の一実施形態を図
面に基づいて説明する。図１は、第１の実施形態による
半導体集積回路を適用したメモリ等のワード線の冗長判
定回路の一構成例を示すブロック図である。図１におい
て、１はスタータ信号生成回路であり、周辺回路の初期
状態を決定するためのスタータ信号ＳＴＴを生成し出力
する回路である。このスタータ信号ＳＴＴは、電源が投
入されると電源電圧Ｖｉｉとともに立ち上がり、電源電
圧Ｖｉｉの電位が所定の電位Ｖｂに達するとロウレベル
にリセットされる。
面に基づいて説明する。図１は、第１の実施形態による
半導体集積回路を適用したメモリ等のワード線の冗長判
定回路の一構成例を示すブロック図である。図１におい
て、１はスタータ信号生成回路であり、周辺回路の初期
状態を決定するためのスタータ信号ＳＴＴを生成し出力
する回路である。このスタータ信号ＳＴＴは、電源が投
入されると電源電圧Ｖｉｉとともに立ち上がり、電源電
圧Ｖｉｉの電位が所定の電位Ｖｂに達するとロウレベル
にリセットされる。
【００３２】２は負電圧生成回路であり、冗長判定回路
を含む集積回路内で使用するための負電圧Ｖｎｎを生成
し出力する回路である。この負電圧生成回路２には、上
記スタータ信号生成回路１により生成されるスタータ信
号ＳＴＴが入力される。そして、起動時には、スタータ
信号ＳＴＴがリセットされるまで負電圧生成回路２は負
電圧生成動作を行わず、負電圧Ｖｎｎの電位として最終
到達電位と接地電位Ｖｓｓとの間の電位、あるいは接地
電位Ｖｓｓを出力する。また、負電圧生成回路２により
生成される負電圧Ｖｎｎは、スタータ信号レベルシフタ
３、ヒューズセットパルス生成回路４およびヒューズ情
報ラッチ回路５等に供給される。
を含む集積回路内で使用するための負電圧Ｖｎｎを生成
し出力する回路である。この負電圧生成回路２には、上
記スタータ信号生成回路１により生成されるスタータ信
号ＳＴＴが入力される。そして、起動時には、スタータ
信号ＳＴＴがリセットされるまで負電圧生成回路２は負
電圧生成動作を行わず、負電圧Ｖｎｎの電位として最終
到達電位と接地電位Ｖｓｓとの間の電位、あるいは接地
電位Ｖｓｓを出力する。また、負電圧生成回路２により
生成される負電圧Ｖｎｎは、スタータ信号レベルシフタ
３、ヒューズセットパルス生成回路４およびヒューズ情
報ラッチ回路５等に供給される。
【００３３】スタータ信号レベルシフタ３は、スタータ
信号生成回路１から供給されるスタータ信号ＳＴＴのロ
ウレベルを接地電位Ｖｓｓから負電圧Ｖｎｎの電位にレ
ベルシフトする。また、スタータ信号レベルシフタ３
は、ロウレベルを負電圧Ｖｎｎの電位にレベルシフトし
た信号をヒューズスタータ信号ＳＴＴＢとして、ヒュー
ズセットパルス生成回路４およびヒューズ情報ラッチ回
路５に供給する。
信号生成回路１から供給されるスタータ信号ＳＴＴのロ
ウレベルを接地電位Ｖｓｓから負電圧Ｖｎｎの電位にレ
ベルシフトする。また、スタータ信号レベルシフタ３
は、ロウレベルを負電圧Ｖｎｎの電位にレベルシフトし
た信号をヒューズスタータ信号ＳＴＴＢとして、ヒュー
ズセットパルス生成回路４およびヒューズ情報ラッチ回
路５に供給する。
【００３４】ヒューズセットパルス生成回路４は、供給
されるヒューズスタータ信号ＳＴＴＢに基づいて、冗長
判定を行うためのヒューズセットパルス信号ＦＳＥＴＰ
を生成する回路である。すなわち、ヒューズセットパル
ス生成回路４は、ヒューズスタータ信号ＳＴＴＢが
‘Ｈ’から‘Ｌ’に変化した際、一定期間だけ‘Ｌ’に
なるヒューズセットパルス信号ＦＳＥＴＰを生成する。
そして、ヒューズセットパルス生成回路４は、生成した
ヒューズセットパルス信号ＦＳＥＴＰをヒューズ情報ラ
ッチ回路５に供給する。
されるヒューズスタータ信号ＳＴＴＢに基づいて、冗長
判定を行うためのヒューズセットパルス信号ＦＳＥＴＰ
を生成する回路である。すなわち、ヒューズセットパル
ス生成回路４は、ヒューズスタータ信号ＳＴＴＢが
‘Ｈ’から‘Ｌ’に変化した際、一定期間だけ‘Ｌ’に
なるヒューズセットパルス信号ＦＳＥＴＰを生成する。
そして、ヒューズセットパルス生成回路４は、生成した
ヒューズセットパルス信号ＦＳＥＴＰをヒューズ情報ラ
ッチ回路５に供給する。
【００３５】ヒューズ情報ラッチ回路５は、冗長回路を
使用するか否かを選択するためのヒューズを備えてお
り、当該ヒューズが切断されているか否かを起動時に判
定し、その判定結果を保持する回路である。すなわち、
ヒューズ情報ラッチ回路５は、ヒューズセットパルス生
成回路４から供給されるヒューズセットパルス信号ＦＳ
ＥＴＰを用いて、ヒューズが切断されているか否かを起
動時に判定し、その判定結果を保持する。
使用するか否かを選択するためのヒューズを備えてお
り、当該ヒューズが切断されているか否かを起動時に判
定し、その判定結果を保持する回路である。すなわち、
ヒューズ情報ラッチ回路５は、ヒューズセットパルス生
成回路４から供給されるヒューズセットパルス信号ＦＳ
ＥＴＰを用いて、ヒューズが切断されているか否かを起
動時に判定し、その判定結果を保持する。
【００３６】また、ヒューズ情報ラッチ回路５は、上記
判定結果を出力信号ＦＳＺとして出力ノード６を介して
出力する。この出力信号ＦＳＺは、ヒューズが切断され
ている場合（冗長時）には‘Ｈ’が出力され、ヒューズ
が切断されていない場合（非冗長時）には‘Ｌ’が出力
される。
判定結果を出力信号ＦＳＺとして出力ノード６を介して
出力する。この出力信号ＦＳＺは、ヒューズが切断され
ている場合（冗長時）には‘Ｈ’が出力され、ヒューズ
が切断されていない場合（非冗長時）には‘Ｌ’が出力
される。
【００３７】次に、図１に示す冗長判定回路の回路構成
を各ブロック毎に説明する。なお、以下の説明では、Ｐ
チャネルトランジスタを「Ｐｃｈ−Ｔｒ」と記述し、Ｎ
チャネルトランジスタを「Ｎｃｈ−Ｔｒ」と記述する。
を各ブロック毎に説明する。なお、以下の説明では、Ｐ
チャネルトランジスタを「Ｐｃｈ−Ｔｒ」と記述し、Ｎ
チャネルトランジスタを「Ｎｃｈ−Ｔｒ」と記述する。
【００３８】図２は、スタータ信号生成回路１の回路構
成例を示す図である。図２において、２１はＮｃｈ−Ｔ
ｒ２２にゲート電圧を供給するための回路であり、２つ
の抵抗と１つのＮｃｈ−Ｔｒからなる。２つの抵抗は、
電源電圧Ｖｉｉと接地電位Ｖｓｓとの間に直列に接続さ
れ、その中間ノードからＮｃｈ−Ｔｒが接続され、Ｎｃ
ｈ−Ｔｒ２２のゲートに電圧を供給する。
成例を示す図である。図２において、２１はＮｃｈ−Ｔ
ｒ２２にゲート電圧を供給するための回路であり、２つ
の抵抗と１つのＮｃｈ−Ｔｒからなる。２つの抵抗は、
電源電圧Ｖｉｉと接地電位Ｖｓｓとの間に直列に接続さ
れ、その中間ノードからＮｃｈ−Ｔｒが接続され、Ｎｃ
ｈ−Ｔｒ２２のゲートに電圧を供給する。
【００３９】また、Ｎｃｈ−Ｔｒ２２のドレインは、直
列に接続された４つのインバータの１段目の入力ノード
と、抵抗を介して電源電圧Ｖｉｉとに接続されている。
また、直列に接続された４つのインバータの４段目の出
力ノードは、スタータ信号ＳＴＴを出力するための出力
ノード２３に接続されている。
列に接続された４つのインバータの１段目の入力ノード
と、抵抗を介して電源電圧Ｖｉｉとに接続されている。
また、直列に接続された４つのインバータの４段目の出
力ノードは、スタータ信号ＳＴＴを出力するための出力
ノード２３に接続されている。
【００４０】これにより、電源投入時に電源電圧Ｖｉｉ
が立ち上がるのに伴って、回路２１からＮｃｈ−Ｔｒ２
２のゲートに供給される電位が高くなる。したがって、
Ｎｃｈ−Ｔｒ２２の電流駆動能力が上がる。しかし、電
源電圧Ｖｉｉの電位が所定の電位ＶｂになるまではＮｃ
ｈ−Ｔｒ２２の電流駆動能力が十分でないため、１段目
のインバータの入力ノードは‘Ｈ’であり、４段目のイ
ンバータから出力される信号は‘Ｈ’となる。すなわ
ち、出力ノード２３を介して出力されるスタータ信号Ｓ
ＴＴは‘Ｈ’である。
が立ち上がるのに伴って、回路２１からＮｃｈ−Ｔｒ２
２のゲートに供給される電位が高くなる。したがって、
Ｎｃｈ−Ｔｒ２２の電流駆動能力が上がる。しかし、電
源電圧Ｖｉｉの電位が所定の電位ＶｂになるまではＮｃ
ｈ−Ｔｒ２２の電流駆動能力が十分でないため、１段目
のインバータの入力ノードは‘Ｈ’であり、４段目のイ
ンバータから出力される信号は‘Ｈ’となる。すなわ
ち、出力ノード２３を介して出力されるスタータ信号Ｓ
ＴＴは‘Ｈ’である。
【００４１】そして、電源電圧Ｖｉｉの電位が所定の電
位Ｖｂに達すると、Ｎｃｈ−Ｔｒ２２の電流駆動能力が
十分に高くなり、１段目のインバータの入力ノードを
‘Ｌ’にすることができるようになる。これにより、４
段目のインバータから出力される信号が‘Ｌ’となり、
出力ノード２３を介して出力されるスタータ信号ＳＴＴ
も‘Ｌ’となる。
位Ｖｂに達すると、Ｎｃｈ−Ｔｒ２２の電流駆動能力が
十分に高くなり、１段目のインバータの入力ノードを
‘Ｌ’にすることができるようになる。これにより、４
段目のインバータから出力される信号が‘Ｌ’となり、
出力ノード２３を介して出力されるスタータ信号ＳＴＴ
も‘Ｌ’となる。
【００４２】図３は、負電圧生成回路２の回路構成例を
示す図である。図３において、３１は負電圧判定回路で
あり、発振回路・ポンピング回路３３により生成され出
力ノード３４を介して出力される負電圧Ｖｎｎの電位が
所定の電位まで下がっているか否かを判定する。その判
定の結果、負電圧Ｖｎｎの電位が所定の電位まで下がっ
ている場合には、負電圧生成イネーブル回路３２に
‘Ｌ’を出力し、負電圧Ｖｎｎの電位が所定の電位まで
下がっていない場合には、負電圧生成イネーブル回路３
２に‘Ｈ’を出力する。
示す図である。図３において、３１は負電圧判定回路で
あり、発振回路・ポンピング回路３３により生成され出
力ノード３４を介して出力される負電圧Ｖｎｎの電位が
所定の電位まで下がっているか否かを判定する。その判
定の結果、負電圧Ｖｎｎの電位が所定の電位まで下がっ
ている場合には、負電圧生成イネーブル回路３２に
‘Ｌ’を出力し、負電圧Ｖｎｎの電位が所定の電位まで
下がっていない場合には、負電圧生成イネーブル回路３
２に‘Ｈ’を出力する。
【００４３】負電圧生成イネーブル回路３２は、負電圧
生成動作を制御するためのイネーブル信号ＥＮを生成し
出力する。このイネーブル信号ＥＮは、負電圧判定回路
３１から供給される判定結果および入力ノード３５を介
して入力されるメモリバンク活性化信号ＢＲＡＳに基づ
いて生成される。
生成動作を制御するためのイネーブル信号ＥＮを生成し
出力する。このイネーブル信号ＥＮは、負電圧判定回路
３１から供給される判定結果および入力ノード３５を介
して入力されるメモリバンク活性化信号ＢＲＡＳに基づ
いて生成される。
【００４４】負電圧生成イネーブル回路３２は、上記判
定結果および上記メモリバンク活性化信号ＢＲＡＳの少
なくとも一方が‘Ｈ’のときには、イネーブル信号ＥＮ
として‘Ｈ’を出力する。また、上記判定結果と上記メ
モリバンク活性化信号ＢＲＡＳとの双方が‘Ｌ’のとき
には、イネーブル信号ＥＮとして‘Ｌ’を出力する。な
お、上記メモリバンク活性化信号ＢＲＡＳは、メモリバ
ンクを活性化させる際に‘Ｈ’が出力される信号である
が、起動時は図示しない回路により‘Ｌ’にクランプさ
れている。
定結果および上記メモリバンク活性化信号ＢＲＡＳの少
なくとも一方が‘Ｈ’のときには、イネーブル信号ＥＮ
として‘Ｈ’を出力する。また、上記判定結果と上記メ
モリバンク活性化信号ＢＲＡＳとの双方が‘Ｌ’のとき
には、イネーブル信号ＥＮとして‘Ｌ’を出力する。な
お、上記メモリバンク活性化信号ＢＲＡＳは、メモリバ
ンクを活性化させる際に‘Ｈ’が出力される信号である
が、起動時は図示しない回路により‘Ｌ’にクランプさ
れている。
【００４５】発振回路・ポンピング回路３３は、スイッ
チ回路３６から出力供給されるイネーブル信号ＥＮ’に
従って、負電圧Ｖｎｎを生成し出力ノード３４を介して
出力する。発振回路・ポンピング回路３３は、イネーブ
ル信号ＥＮ’が、‘Ｈ’のとき負電圧生成動作を行い、
‘Ｌ’のときは負電圧生成動作を行わない。
チ回路３６から出力供給されるイネーブル信号ＥＮ’に
従って、負電圧Ｖｎｎを生成し出力ノード３４を介して
出力する。発振回路・ポンピング回路３３は、イネーブ
ル信号ＥＮ’が、‘Ｈ’のとき負電圧生成動作を行い、
‘Ｌ’のときは負電圧生成動作を行わない。
【００４６】３６はスイッチ回路であり、負電圧生成イ
ネーブル回路３２から供給されるイネーブル信号ＥＮを
発振回路・ポンピング回路３３に出力するか否かを切り
換える。スイッチ回路３６は、１つのＰｃｈ−Ｔｒ、１
つのＮｃｈ−Ｔｒおよび１つのインバータから構成さ
れ、上記Ｐｃｈ−Ｔｒと上記Ｎｃｈ−Ｔｒとはトランス
ファーゲートを構成する。上記Ｎｃｈ−Ｔｒには、入力
ノード３７を介して入力されるスタータ信号ＳＴＴを上
記インバータにより反転した信号が入力され、上記Ｐｃ
ｈ−Ｔｒには、入力ノード３７を介して入力されるスタ
ータ信号ＳＴＴがそのまま入力される。
ネーブル回路３２から供給されるイネーブル信号ＥＮを
発振回路・ポンピング回路３３に出力するか否かを切り
換える。スイッチ回路３６は、１つのＰｃｈ−Ｔｒ、１
つのＮｃｈ−Ｔｒおよび１つのインバータから構成さ
れ、上記Ｐｃｈ−Ｔｒと上記Ｎｃｈ−Ｔｒとはトランス
ファーゲートを構成する。上記Ｎｃｈ−Ｔｒには、入力
ノード３７を介して入力されるスタータ信号ＳＴＴを上
記インバータにより反転した信号が入力され、上記Ｐｃ
ｈ−Ｔｒには、入力ノード３７を介して入力されるスタ
ータ信号ＳＴＴがそのまま入力される。
【００４７】したがって、スイッチ回路３６は、入力ノ
ード３７を介して入力されるスタータ信号ＳＴＴが
‘Ｌ’のときには、供給されるイネーブル信号ＥＮをイ
ネーブル信号ＥＮ’として発振回路・ポンピング回路３
３に出力する。一方、入力ノード３７を介して入力され
るスタータ信号ＳＴＴが‘Ｈ’のときには、供給される
イネーブル信号ＥＮを発振回路・ポンピング回路３３に
出力しない。
ード３７を介して入力されるスタータ信号ＳＴＴが
‘Ｌ’のときには、供給されるイネーブル信号ＥＮをイ
ネーブル信号ＥＮ’として発振回路・ポンピング回路３
３に出力する。一方、入力ノード３７を介して入力され
るスタータ信号ＳＴＴが‘Ｈ’のときには、供給される
イネーブル信号ＥＮを発振回路・ポンピング回路３３に
出力しない。
【００４８】これにより、図３に示す負電圧生成回路２
では、発振回路・ポンピング回路３３は、リセット前に
は負電圧生成動作を行わず、リセット後でかつイネーブ
ル信号ＥＮとして‘Ｈ’が出力されている場合のみ負電
圧生成動作を行う。
では、発振回路・ポンピング回路３３は、リセット前に
は負電圧生成動作を行わず、リセット後でかつイネーブ
ル信号ＥＮとして‘Ｈ’が出力されている場合のみ負電
圧生成動作を行う。
【００４９】なお、３８は発振回路・ポンピング回路３
３の入力を接地電位ＶｓｓにクランプするためのＮｃｈ
−Ｔｒであり、３９は負電圧Ｖｎｎを出力するための出
力ノード３４を接地電位ＶｓｓにクランプするためのＮ
ｃｈ−Ｔｒである。Ｎｃｈ−Ｔｒ３８は、スイッチ回路
３６からイネーブル信号ＥＮ’が供給されないとき、発
振回路・ポンピング回路３３の入力がフローティングに
なるのを防止する。また、Ｎｃｈ−Ｔｒ３９は、図示し
ない他電源とのカップリング容量により、出力ノード３
４の電位が正電位、負電位になるのを防止する。例え
ば、出力ノード３４の電位が正電位になることで発生す
るラッチアップを防止する。
３の入力を接地電位ＶｓｓにクランプするためのＮｃｈ
−Ｔｒであり、３９は負電圧Ｖｎｎを出力するための出
力ノード３４を接地電位ＶｓｓにクランプするためのＮ
ｃｈ−Ｔｒである。Ｎｃｈ−Ｔｒ３８は、スイッチ回路
３６からイネーブル信号ＥＮ’が供給されないとき、発
振回路・ポンピング回路３３の入力がフローティングに
なるのを防止する。また、Ｎｃｈ−Ｔｒ３９は、図示し
ない他電源とのカップリング容量により、出力ノード３
４の電位が正電位、負電位になるのを防止する。例え
ば、出力ノード３４の電位が正電位になることで発生す
るラッチアップを防止する。
【００５０】図４は、スタータ信号レベルシフタ３の回
路構成例を示す図である。図４において、４１、４２は
１つのＰｃｈ−Ｔｒと１つのＮｃｈ−Ｔｒとが電源電圧
Ｖｉｉと負電圧Ｖｎｎとの間に直列に接続された回路で
ある。この回路４１、４２においては、電源電圧Ｖｉｉ
に対してＰｃｈ−Ｔｒが接続され、負電圧Ｖｎｎに対し
てＮｃｈ−Ｔｒが接続されている。
路構成例を示す図である。図４において、４１、４２は
１つのＰｃｈ−Ｔｒと１つのＮｃｈ−Ｔｒとが電源電圧
Ｖｉｉと負電圧Ｖｎｎとの間に直列に接続された回路で
ある。この回路４１、４２においては、電源電圧Ｖｉｉ
に対してＰｃｈ−Ｔｒが接続され、負電圧Ｖｎｎに対し
てＮｃｈ−Ｔｒが接続されている。
【００５１】また、回路４１のＰｃｈ−Ｔｒには、入力
ノード４３を介して入力されるスタータ信号ＳＴＴが入
力され、回路４２のＰｃｈ−Ｔｒには、当該スタータ信
号ＳＴＴがインバータ４４により反転された信号が入力
される。回路４１のＮｃｈ−Ｔｒには、回路４２の出力
が入力され、回路４２のＮｃｈ−Ｔｒには、回路４１の
出力が入力される。また、回路４２の出力は、２つのイ
ンバータが直列に接続された回路４５に入力され、ヒュ
ーズスタータ信号ＳＴＴＢを出力するための出力ノード
４６を介して出力される。
ノード４３を介して入力されるスタータ信号ＳＴＴが入
力され、回路４２のＰｃｈ−Ｔｒには、当該スタータ信
号ＳＴＴがインバータ４４により反転された信号が入力
される。回路４１のＮｃｈ−Ｔｒには、回路４２の出力
が入力され、回路４２のＮｃｈ−Ｔｒには、回路４１の
出力が入力される。また、回路４２の出力は、２つのイ
ンバータが直列に接続された回路４５に入力され、ヒュ
ーズスタータ信号ＳＴＴＢを出力するための出力ノード
４６を介して出力される。
【００５２】これにより、入力ノード４３を介して入力
されるスタータ信号ＳＴＴが‘Ｈ’（Ｖｉｉ）であった
場合には、回路４１のＰｃｈ−Ｔｒがオフ状態、Ｎｃｈ
−Ｔｒがオン状態となる。また、回路４２のＰｃｈ−Ｔ
ｒがオン状態、Ｎｃｈ−Ｔｒがオフ状態となる。したが
って、回路４２の出力は‘Ｈ’（Ｖｉｉ）となり、回路
４５および出力ノード４６を介して出力されるヒューズ
スタータ信号ＳＴＴＢは‘Ｈ’（Ｖｉｉ）となる。
されるスタータ信号ＳＴＴが‘Ｈ’（Ｖｉｉ）であった
場合には、回路４１のＰｃｈ−Ｔｒがオフ状態、Ｎｃｈ
−Ｔｒがオン状態となる。また、回路４２のＰｃｈ−Ｔ
ｒがオン状態、Ｎｃｈ−Ｔｒがオフ状態となる。したが
って、回路４２の出力は‘Ｈ’（Ｖｉｉ）となり、回路
４５および出力ノード４６を介して出力されるヒューズ
スタータ信号ＳＴＴＢは‘Ｈ’（Ｖｉｉ）となる。
【００５３】一方、入力ノード４３を介して入力される
スタータ信号ＳＴＴが‘Ｌ’（Ｖｓｓ）であった場合に
は、回路４１のＰｃｈ−Ｔｒがオン状態、Ｎｃｈ−Ｔｒ
がオフ状態となる。また、回路４２のＰｃｈ−Ｔｒがオ
フ状態、Ｎｃｈ−Ｔｒがオン状態となる。したがって、
回路４２の出力は‘Ｌ’（Ｖｎｎ）となり、回路４５お
よび出力ノード４６を介して出力されるヒューズスター
タ信号ＳＴＴＢは‘Ｌ’（Ｖｎｎ）となる。
スタータ信号ＳＴＴが‘Ｌ’（Ｖｓｓ）であった場合に
は、回路４１のＰｃｈ−Ｔｒがオン状態、Ｎｃｈ−Ｔｒ
がオフ状態となる。また、回路４２のＰｃｈ−Ｔｒがオ
フ状態、Ｎｃｈ−Ｔｒがオン状態となる。したがって、
回路４２の出力は‘Ｌ’（Ｖｎｎ）となり、回路４５お
よび出力ノード４６を介して出力されるヒューズスター
タ信号ＳＴＴＢは‘Ｌ’（Ｖｎｎ）となる。
【００５４】図５は、ヒューズセットパルス生成回路４
の回路構成例を示す図である。図５において、５１−
１、５１−２、５１−３はそれぞれ電源電圧Ｖｉｉ側に
接続された１つのＰｃｈ−Ｔｒと負電圧Ｖｎｎ側に接続
された１つのＮｃｈ−Ｔｒとから構成されるインバータ
である。５２−１、５２−２、５２−３はそれぞれ抵抗
とトランジスタとから構成されるディレイラインであ
る。ディレイライン５２−１〜５２−３を構成するトラ
ンジスタは、キャパシタとして機能する。
の回路構成例を示す図である。図５において、５１−
１、５１−２、５１−３はそれぞれ電源電圧Ｖｉｉ側に
接続された１つのＰｃｈ−Ｔｒと負電圧Ｖｎｎ側に接続
された１つのＮｃｈ−Ｔｒとから構成されるインバータ
である。５２−１、５２−２、５２−３はそれぞれ抵抗
とトランジスタとから構成されるディレイラインであ
る。ディレイライン５２−１〜５２−３を構成するトラ
ンジスタは、キャパシタとして機能する。
【００５５】また、５３はＮＯＲ回路であり、入力ノー
ド５４を介して入力されるヒューズスタータ信号ＳＴＴ
Ｂと、上記インバータ５１−１〜５１−３および上記デ
ィレイライン５２−１〜５２−３により、当該ヒューズ
スタータ信号ＳＴＴＢが反転され遅延された信号とが入
力される。５５はインバータであり、ヒューズセットパ
ルス信号ＦＳＥＴＰを出力するための出力ノード５６
に、ＮＯＲ回路５３の出力を反転して出力する。
ド５４を介して入力されるヒューズスタータ信号ＳＴＴ
Ｂと、上記インバータ５１−１〜５１−３および上記デ
ィレイライン５２−１〜５２−３により、当該ヒューズ
スタータ信号ＳＴＴＢが反転され遅延された信号とが入
力される。５５はインバータであり、ヒューズセットパ
ルス信号ＦＳＥＴＰを出力するための出力ノード５６
に、ＮＯＲ回路５３の出力を反転して出力する。
【００５６】これにより、入力ノード５４を介して入力
されるヒューズスタータ信号ＳＴＴＢが‘Ｈ’となり十
分な時間が経過しているとき、上記インバータ５１−１
〜５１−３および上記ディレイライン５２−１〜５２−
３を介して出力される信号は‘Ｌ’である。したがっ
て、ＮＯＲ回路５３の一方の入力には‘Ｈ’が入力さ
れ、もう一方の入力には‘Ｌ’が入力されるので、出力
ノード５６を介して出力される信号は‘Ｈ’となる。
されるヒューズスタータ信号ＳＴＴＢが‘Ｈ’となり十
分な時間が経過しているとき、上記インバータ５１−１
〜５１−３および上記ディレイライン５２−１〜５２−
３を介して出力される信号は‘Ｌ’である。したがっ
て、ＮＯＲ回路５３の一方の入力には‘Ｈ’が入力さ
れ、もう一方の入力には‘Ｌ’が入力されるので、出力
ノード５６を介して出力される信号は‘Ｈ’となる。
【００５７】そして、ヒューズスタータ信号ＳＴＴＢが
‘Ｈ’から‘Ｌ’に変化し、上記ディレイライン５２−
１〜５２−３での総遅延時間（ＤＴ）を経過していない
場合には、上記インバータ５１−１〜５１−３および上
記ディレイライン５２−１〜５２−３を介して出力され
る信号は‘Ｌ’のままである。このとき、ＮＯＲ回路５
３の一方の入力には‘Ｌ’が入力され、もう一方の入力
には‘Ｌ’が入力される。したがって、出力ノード５６
を介して出力される信号は‘Ｌ’になる。
‘Ｈ’から‘Ｌ’に変化し、上記ディレイライン５２−
１〜５２−３での総遅延時間（ＤＴ）を経過していない
場合には、上記インバータ５１−１〜５１−３および上
記ディレイライン５２−１〜５２−３を介して出力され
る信号は‘Ｌ’のままである。このとき、ＮＯＲ回路５
３の一方の入力には‘Ｌ’が入力され、もう一方の入力
には‘Ｌ’が入力される。したがって、出力ノード５６
を介して出力される信号は‘Ｌ’になる。
【００５８】さらに、ヒューズスタータ信号ＳＴＴＢが
‘Ｈ’から‘Ｌ’に変化し、上記総遅延時間（ＤＴ）を
経過した場合には、上記インバータ５１−１〜５１−３
および上記ディレイライン５２−１〜５２−３を介して
出力される信号が‘Ｈ’になる。したがって、ＮＯＲ回
路５３の一方の入力には‘Ｌ’が入力され、もう一方の
入力には‘Ｈ’が入力されるので、出力ノード５６を介
して出力される信号は‘Ｈ’となる。以上のようにし
て、ヒューズセットパルス生成回路４は、ヒューズスタ
ータ信号ＳＴＴＢが‘Ｈ’から‘Ｌ’に変化したとき、
上記総遅延時間（ＤＴ）だけ‘Ｌ’を出力するヒューズ
セットパルス信号ＦＳＥＴＰを生成する。
‘Ｈ’から‘Ｌ’に変化し、上記総遅延時間（ＤＴ）を
経過した場合には、上記インバータ５１−１〜５１−３
および上記ディレイライン５２−１〜５２−３を介して
出力される信号が‘Ｈ’になる。したがって、ＮＯＲ回
路５３の一方の入力には‘Ｌ’が入力され、もう一方の
入力には‘Ｈ’が入力されるので、出力ノード５６を介
して出力される信号は‘Ｈ’となる。以上のようにし
て、ヒューズセットパルス生成回路４は、ヒューズスタ
ータ信号ＳＴＴＢが‘Ｈ’から‘Ｌ’に変化したとき、
上記総遅延時間（ＤＴ）だけ‘Ｌ’を出力するヒューズ
セットパルス信号ＦＳＥＴＰを生成する。
【００５９】図６は、ヒューズ情報ラッチ回路５の回路
構成例を示す図である。図６において、６１は冗長回路
を使用するか否か選択するためのヒューズ情報を出力す
るための回路であり、１つのＰｃｈ−Ｔｒ、１つのＮｃ
ｈ−Ｔｒおよび冗長回路を使用するか否か選択するため
のヒューズＦ１から構成される。回路６１は、電源電圧
Ｖｉｉと負電圧Ｖｎｎとの間に電源電圧Ｖｉｉ側からＰ
ｃｈ−Ｔｒ、ヒューズＦ１、Ｎｃｈ−Ｔｒの順に直列に
接続されている。また、ヒューズＦ１とＮｃｈ−Ｔｒと
の間のノードはラッチ回路６２に接続されている。
構成例を示す図である。図６において、６１は冗長回路
を使用するか否か選択するためのヒューズ情報を出力す
るための回路であり、１つのＰｃｈ−Ｔｒ、１つのＮｃ
ｈ−Ｔｒおよび冗長回路を使用するか否か選択するため
のヒューズＦ１から構成される。回路６１は、電源電圧
Ｖｉｉと負電圧Ｖｎｎとの間に電源電圧Ｖｉｉ側からＰ
ｃｈ−Ｔｒ、ヒューズＦ１、Ｎｃｈ−Ｔｒの順に直列に
接続されている。また、ヒューズＦ１とＮｃｈ−Ｔｒと
の間のノードはラッチ回路６２に接続されている。
【００６０】回路６１のＰｃｈ−Ｔｒには入力ノード６
３を介してヒューズセットパルス信号ＦＳＥＴＰが入力
され、Ｎｃｈ−Ｔｒには入力ノード６４を介してヒュー
ズスタータ信号ＳＴＴＢが入力される。これにより、ヒ
ューズスタータ信号ＳＴＴＢが‘Ｈ’の間、すなわちリ
セット前はラッチ回路６２に出力される信号は‘Ｌ’が
出力される。
３を介してヒューズセットパルス信号ＦＳＥＴＰが入力
され、Ｎｃｈ−Ｔｒには入力ノード６４を介してヒュー
ズスタータ信号ＳＴＴＢが入力される。これにより、ヒ
ューズスタータ信号ＳＴＴＢが‘Ｈ’の間、すなわちリ
セット前はラッチ回路６２に出力される信号は‘Ｌ’が
出力される。
【００６１】そして、ヒューズスタータ信号ＳＴＴＢが
‘Ｈ’から‘Ｌ’に変化し、ヒューズセットパルス信号
ＦＳＥＴＰが‘Ｈ’から‘Ｌ’になる。このとき、ヒュ
ーズＦ１が切断されていない場合（非冗長時）には、ラ
ッチ回路６２に出力される信号は‘Ｈ’となり、ヒュー
ズＦ１が切断されていた場合（冗長時）には‘Ｌ’を維
持する。
‘Ｈ’から‘Ｌ’に変化し、ヒューズセットパルス信号
ＦＳＥＴＰが‘Ｈ’から‘Ｌ’になる。このとき、ヒュ
ーズＦ１が切断されていない場合（非冗長時）には、ラ
ッチ回路６２に出力される信号は‘Ｈ’となり、ヒュー
ズＦ１が切断されていた場合（冗長時）には‘Ｌ’を維
持する。
【００６２】ラッチ回路６２は上記回路６１から出力さ
れる信号をラッチする回路であり、それぞれが１つのＰ
ｃｈ−Ｔｒと１つのＮｃｈ−Ｔｒとからなる２つのイン
バータ６５−１、６５−２により構成される。インバー
タ６５−１にはインバータ６５−２の出力が入力され
る。また、インバータ６５−２にはインバータ６５−１
の出力および回路６１の出力が入力され、ＮＯＲ回路６
６に出力される。すなわち、ラッチ回路６２は回路６１
から入力された信号をラッチし、極性を反転してＮＯＲ
回路６６に出力する。
れる信号をラッチする回路であり、それぞれが１つのＰ
ｃｈ−Ｔｒと１つのＮｃｈ−Ｔｒとからなる２つのイン
バータ６５−１、６５−２により構成される。インバー
タ６５−１にはインバータ６５−２の出力が入力され
る。また、インバータ６５−２にはインバータ６５−１
の出力および回路６１の出力が入力され、ＮＯＲ回路６
６に出力される。すなわち、ラッチ回路６２は回路６１
から入力された信号をラッチし、極性を反転してＮＯＲ
回路６６に出力する。
【００６３】ＮＯＲ回路６６には、上記ラッチ回路６２
から出力される信号と、入力ノード６７を介して入力さ
れる冗長テスト信号ＦＴＰとが入力される。なお、上記
冗長テスト信号ＦＴＰは、テスト信号であり通常時は
‘Ｌ’である。６７はインバータであり、出力信号ＦＳ
Ｚを出力するための出力ノード６８に、ＮＯＲ回路６６
の出力を反転して出力する。
から出力される信号と、入力ノード６７を介して入力さ
れる冗長テスト信号ＦＴＰとが入力される。なお、上記
冗長テスト信号ＦＴＰは、テスト信号であり通常時は
‘Ｌ’である。６７はインバータであり、出力信号ＦＳ
Ｚを出力するための出力ノード６８に、ＮＯＲ回路６６
の出力を反転して出力する。
【００６４】これにより、ヒューズセットパルス信号Ｆ
ＳＥＴＰが‘Ｈ’から‘Ｌ’になったとき、ヒューズＦ
１が切断されていた場合には、回路６１からラッチ回路
６２に出力される信号は‘Ｌ’となる。ラッチ回路６２
は、その信号をラッチするとともに、反転した信号をＮ
ＯＲ回路６６に出力する。したがって、出力ノード６８
を介して出力される信号は‘Ｈ’となる。
ＳＥＴＰが‘Ｈ’から‘Ｌ’になったとき、ヒューズＦ
１が切断されていた場合には、回路６１からラッチ回路
６２に出力される信号は‘Ｌ’となる。ラッチ回路６２
は、その信号をラッチするとともに、反転した信号をＮ
ＯＲ回路６６に出力する。したがって、出力ノード６８
を介して出力される信号は‘Ｈ’となる。
【００６５】また、ヒューズセットパルス信号ＦＳＥＴ
Ｐが‘Ｈ’から‘Ｌ’になったとき、ヒューズＦ１が切
断されていない場合には、回路６１からラッチ回路６２
に出力される信号は‘Ｈ’となる。ラッチ回路６２は、
その信号をラッチするとともに、反転した信号をＮＯＲ
回路６６に出力する。また、このとき冗長テスト信号Ｆ
ＴＰは‘Ｌ’であるので、出力ノード６８を介して出力
される信号は‘Ｌ’となる。
Ｐが‘Ｈ’から‘Ｌ’になったとき、ヒューズＦ１が切
断されていない場合には、回路６１からラッチ回路６２
に出力される信号は‘Ｈ’となる。ラッチ回路６２は、
その信号をラッチするとともに、反転した信号をＮＯＲ
回路６６に出力する。また、このとき冗長テスト信号Ｆ
ＴＰは‘Ｌ’であるので、出力ノード６８を介して出力
される信号は‘Ｌ’となる。
【００６６】図７は、図１に示した冗長判定回路の動作
を説明するためのタイミングチャートである。なお、以
下の説明では、電源投入後に負電圧生成回路２がはじめ
て負電圧生成動作を開始するまでの負電圧Ｖｎｎは接地
電位Ｖｓｓとする。図７において、時刻Ｔ0において、
電源が投入されると、電源電圧Ｖｉｉが立ち上がる。ま
た、電源電圧Ｖｉｉの立ち上がりとともに、イネーブル
信号ＥＮ、スタータ信号ＳＴＴ、ヒューズスタータ信号
ＳＴＴＢ、ヒューズセットパルス信号ＦＳＥＴＰおよび
出力信号ＦＳＺが立ち上がる。そして、これらの信号
は、電源電圧Ｖｉｉの電位が所定の電位Ｖｂに達する時
刻Ｔ1まで単調に立ち上がっていく。このとき（時刻Ｔ0
〜時刻Ｔ1）、図３に示したスイッチ回路３６内のトラ
ンスファーゲートはヒューズスタータ信号ＳＴＴにより
オフ状態であるので、イネーブル信号ＥＮ’は、Ｎｃｈ
−Ｔｒ３８によりクランプされている接地電位Ｖｓｓと
なる。
を説明するためのタイミングチャートである。なお、以
下の説明では、電源投入後に負電圧生成回路２がはじめ
て負電圧生成動作を開始するまでの負電圧Ｖｎｎは接地
電位Ｖｓｓとする。図７において、時刻Ｔ0において、
電源が投入されると、電源電圧Ｖｉｉが立ち上がる。ま
た、電源電圧Ｖｉｉの立ち上がりとともに、イネーブル
信号ＥＮ、スタータ信号ＳＴＴ、ヒューズスタータ信号
ＳＴＴＢ、ヒューズセットパルス信号ＦＳＥＴＰおよび
出力信号ＦＳＺが立ち上がる。そして、これらの信号
は、電源電圧Ｖｉｉの電位が所定の電位Ｖｂに達する時
刻Ｔ1まで単調に立ち上がっていく。このとき（時刻Ｔ0
〜時刻Ｔ1）、図３に示したスイッチ回路３６内のトラ
ンスファーゲートはヒューズスタータ信号ＳＴＴにより
オフ状態であるので、イネーブル信号ＥＮ’は、Ｎｃｈ
−Ｔｒ３８によりクランプされている接地電位Ｖｓｓと
なる。
【００６７】時刻Ｔ1において、電源電圧Ｖｉｉの電位
が所定の電位Ｖｂに達すると、スタータ信号生成回路１
によりスタータ信号ＳＴＴが‘Ｌ’にリセットされる。
それに伴い、ヒューズスタータ信号ＳＴＴＢが‘Ｌ’に
リセットされる。
が所定の電位Ｖｂに達すると、スタータ信号生成回路１
によりスタータ信号ＳＴＴが‘Ｌ’にリセットされる。
それに伴い、ヒューズスタータ信号ＳＴＴＢが‘Ｌ’に
リセットされる。
【００６８】また、ヒューズスタータ信号ＳＴＴＢの
‘Ｈ’から‘Ｌ’への変化により、ヒューズセットパル
ス生成回路４から出力されるヒューズセットパルス信号
ＦＳＥＴＰが‘Ｌ’になる。これにより、ヒューズ情報
ラッチ回路５において、冗長回路を使用するか否か選択
するためのヒューズ情報をラッチ回路６２にラッチす
る。
‘Ｈ’から‘Ｌ’への変化により、ヒューズセットパル
ス生成回路４から出力されるヒューズセットパルス信号
ＦＳＥＴＰが‘Ｌ’になる。これにより、ヒューズ情報
ラッチ回路５において、冗長回路を使用するか否か選択
するためのヒューズ情報をラッチ回路６２にラッチす
る。
【００６９】このとき、ヒューズＦ１が切断されていな
い場合（非冗長時）には、ラッチ回路６２には‘Ｈ’が
ラッチされ、出力信号ＦＳＺは‘Ｌ’が出力される。一
方、ヒューズＦ１が切断されている場合（冗長時）に
は、ラッチ回路６２には‘Ｌ’がラッチされ、出力信号
ＦＳＺは‘Ｈ’が出力される。
い場合（非冗長時）には、ラッチ回路６２には‘Ｈ’が
ラッチされ、出力信号ＦＳＺは‘Ｌ’が出力される。一
方、ヒューズＦ１が切断されている場合（冗長時）に
は、ラッチ回路６２には‘Ｌ’がラッチされ、出力信号
ＦＳＺは‘Ｈ’が出力される。
【００７０】なお、この時刻Ｔ1になるまでは、負電圧
生成回路２は負電圧生成動作を開始していないため、ヒ
ューズスタータ信号ＳＴＴＢ、ヒューズセットパルス信
号ＦＳＥＴＰおよび出力信号ＦＳＺの信号のロウレベル
は接地電位Ｖｓｓである。
生成回路２は負電圧生成動作を開始していないため、ヒ
ューズスタータ信号ＳＴＴＢ、ヒューズセットパルス信
号ＦＳＥＴＰおよび出力信号ＦＳＺの信号のロウレベル
は接地電位Ｖｓｓである。
【００７１】この時刻Ｔ1において、ヒューズスタータ
信号ＳＴＴが‘Ｌ’であることにより、図３に示したス
イッチ回路３６内のトランスファーゲートがオン状態と
なる。これにより、イネーブル信号ＥＮがイネーブル信
号ＥＮ’としては発振回路・ポンピング回路３３に出力
され、発振回路・ポンピング回路３３は負電圧生成動作
を開始する。したがって、時刻Ｔ1以降ロウレベルが負
電圧Ｖｎｎであるヒューズスタータ信号ＳＴＴＢ、ヒュ
ーズセットパルス信号ＦＳＥＴＰおよび出力信号ＦＳＺ
の信号のロウレベルが低くなっていく。
信号ＳＴＴが‘Ｌ’であることにより、図３に示したス
イッチ回路３６内のトランスファーゲートがオン状態と
なる。これにより、イネーブル信号ＥＮがイネーブル信
号ＥＮ’としては発振回路・ポンピング回路３３に出力
され、発振回路・ポンピング回路３３は負電圧生成動作
を開始する。したがって、時刻Ｔ1以降ロウレベルが負
電圧Ｖｎｎであるヒューズスタータ信号ＳＴＴＢ、ヒュ
ーズセットパルス信号ＦＳＥＴＰおよび出力信号ＦＳＺ
の信号のロウレベルが低くなっていく。
【００７２】そして、図５に示したヒューズセットパル
ス生成回路４内のディレイライン５２−１〜５２−３の
総遅延時間（ＤＴ）が時刻Ｔ1から経過した時刻Ｔ2にお
いて、ヒューズセットパルス生成回路４から出力される
ヒューズセットパルス信号ＦＳＥＴＰが‘Ｈ’になる。
ス生成回路４内のディレイライン５２−１〜５２−３の
総遅延時間（ＤＴ）が時刻Ｔ1から経過した時刻Ｔ2にお
いて、ヒューズセットパルス生成回路４から出力される
ヒューズセットパルス信号ＦＳＥＴＰが‘Ｈ’になる。
【００７３】そして、時刻Ｔ3において、図３に示した
負電圧判定回路３１が負電圧Ｖｎｎの電位が所定の電位
に達したと判定すると、その判定結果を負電圧生成イネ
ーブル回路３２に出力する。これにより、負電圧生成イ
ネーブル回路３２は、イネーブル信号ＥＮを‘Ｌ’にす
る。それに伴い、イネーブル信号ＥＮ’も‘Ｌ’とな
り、発振回路・ポンピング回路３３は負電圧生成動作を
行わなくなり、負電圧Ｖｎｎが一定の電位となる。
負電圧判定回路３１が負電圧Ｖｎｎの電位が所定の電位
に達したと判定すると、その判定結果を負電圧生成イネ
ーブル回路３２に出力する。これにより、負電圧生成イ
ネーブル回路３２は、イネーブル信号ＥＮを‘Ｌ’にす
る。それに伴い、イネーブル信号ＥＮ’も‘Ｌ’とな
り、発振回路・ポンピング回路３３は負電圧生成動作を
行わなくなり、負電圧Ｖｎｎが一定の電位となる。
【００７４】時刻Ｔ4において、電源電圧Ｖｉｉの電位
が安定する。その後、例えば、時刻Ｔ5において、負電
圧Ｖｎｎの電位が所定の電位より高くなると、所定の電
位より高くなったことが負電圧判定回路３１により判定
される。そして、この判定結果が負電圧生成イネーブル
回路３２に出力され、負電圧生成イネーブル回路３２は
イネーブル信号ＥＮを‘Ｈ’に出力する。それに伴い、
イネーブル信号ＥＮ’も‘Ｈ’となり、発振回路・ポン
ピング回路３３による負電圧生成動作が再び開始され
る。
が安定する。その後、例えば、時刻Ｔ5において、負電
圧Ｖｎｎの電位が所定の電位より高くなると、所定の電
位より高くなったことが負電圧判定回路３１により判定
される。そして、この判定結果が負電圧生成イネーブル
回路３２に出力され、負電圧生成イネーブル回路３２は
イネーブル信号ＥＮを‘Ｈ’に出力する。それに伴い、
イネーブル信号ＥＮ’も‘Ｈ’となり、発振回路・ポン
ピング回路３３による負電圧生成動作が再び開始され
る。
【００７５】そして、時刻Ｔ6において、負電圧Ｖｎｎ
の電位が所定の電位より低くなると、負電圧判定回路３
１が所定の電位より低くなったと判定し、それに伴い負
電圧生成イネーブル回路３２はイネーブル信号ＥＮを
‘Ｌ’にする。それに伴い、イネーブル信号ＥＮ’も
‘Ｌ’となり、発振回路・ポンピング回路３３は負電圧
生成動作を行わなくなり、負電圧Ｖｎｎの値が一定とな
る。
の電位が所定の電位より低くなると、負電圧判定回路３
１が所定の電位より低くなったと判定し、それに伴い負
電圧生成イネーブル回路３２はイネーブル信号ＥＮを
‘Ｌ’にする。それに伴い、イネーブル信号ＥＮ’も
‘Ｌ’となり、発振回路・ポンピング回路３３は負電圧
生成動作を行わなくなり、負電圧Ｖｎｎの値が一定とな
る。
【００７６】以上詳しく説明したように、本実施形態に
よれば、電源投入後に電源電圧Ｖｉｉとともに立ち上が
るスタータ信号ＳＴＴが‘Ｈ’のあいだは、負電源生成
回路２が負電圧生成動作を行わないようにする。このと
き、負電圧Ｖｎｎの電位は接地電位にクランプする。
よれば、電源投入後に電源電圧Ｖｉｉとともに立ち上が
るスタータ信号ＳＴＴが‘Ｈ’のあいだは、負電源生成
回路２が負電圧生成動作を行わないようにする。このと
き、負電圧Ｖｎｎの電位は接地電位にクランプする。
【００７７】そして、電源電圧Ｖｉｉの電位が所定の電
位Ｖｂに達すると、スタータ信号生成回路１はスタータ
信号ＳＴＴを‘Ｈ’から‘Ｌ’にリセットする。それに
伴い、スタータ信号レベルシフタ３から出力されるヒュ
ーズスタータ信号ＳＴＴＢが‘Ｈ’から‘Ｌ’に変化す
る。この変化により、ヒューズセットパルス生成回路４
により生成され出力されるヒューズセットパルス信号Ｆ
ＳＥＴＰが一定期間‘Ｌ’となり、ヒューズ情報ラッチ
回路５はヒューズ情報をラッチする。また、スタータ信
号ＳＴＴが‘Ｌ’になることにより、負電圧生成回路２
は負電圧生成動作を開始し、スタータ信号レベルシフタ
３、ヒューズセットパルス生成回路４およびヒューズ情
報ラッチ回路５に生成した負電圧Ｖｎｎを供給する。
位Ｖｂに達すると、スタータ信号生成回路１はスタータ
信号ＳＴＴを‘Ｈ’から‘Ｌ’にリセットする。それに
伴い、スタータ信号レベルシフタ３から出力されるヒュ
ーズスタータ信号ＳＴＴＢが‘Ｈ’から‘Ｌ’に変化す
る。この変化により、ヒューズセットパルス生成回路４
により生成され出力されるヒューズセットパルス信号Ｆ
ＳＥＴＰが一定期間‘Ｌ’となり、ヒューズ情報ラッチ
回路５はヒューズ情報をラッチする。また、スタータ信
号ＳＴＴが‘Ｌ’になることにより、負電圧生成回路２
は負電圧生成動作を開始し、スタータ信号レベルシフタ
３、ヒューズセットパルス生成回路４およびヒューズ情
報ラッチ回路５に生成した負電圧Ｖｎｎを供給する。
【００７８】これにより、スタータ信号ＳＴＴが‘Ｈ’
から‘Ｌ’に変化する際、スタータ信号レベルシフタ３
のロウレベル（Ｖｎｎ）は接地電位であり、スタータ信
号レベルシフタ３はレベルシフトする必要がなくなる。
そのため、図４に示すスタータ信号レベルシフタ内の回
路４１、４２のＰｃｈ−ＴｒとＮｃｈ−Ｔｒとのサイズ
比を小さくしても、スタータ信号レベルシフタ３はヒュ
ーズスタータ信号ＳＴＴＢを‘Ｈ’から‘Ｌ’に変化さ
せ出力することができる。さらに、その後、負電圧生成
回路２により生成された負電圧Ｖｎｎが供給されるの
で、ロウレベルを負電圧Ｖｎｎの電位にすることができ
る。
から‘Ｌ’に変化する際、スタータ信号レベルシフタ３
のロウレベル（Ｖｎｎ）は接地電位であり、スタータ信
号レベルシフタ３はレベルシフトする必要がなくなる。
そのため、図４に示すスタータ信号レベルシフタ内の回
路４１、４２のＰｃｈ−ＴｒとＮｃｈ−Ｔｒとのサイズ
比を小さくしても、スタータ信号レベルシフタ３はヒュ
ーズスタータ信号ＳＴＴＢを‘Ｈ’から‘Ｌ’に変化さ
せ出力することができる。さらに、その後、負電圧生成
回路２により生成された負電圧Ｖｎｎが供給されるの
で、ロウレベルを負電圧Ｖｎｎの電位にすることができ
る。
【００７９】したがって、スタータ信号レベルシフタ３
内の回路４１、４２のＰｃｈ−ＴｒとＮｃｈ−Ｔｒとの
サイズ比を小さくしても、ロウレベルを接地電位から負
電圧Ｖｎｎの電位に容易にレベルシフトすることができ
る。
内の回路４１、４２のＰｃｈ−ＴｒとＮｃｈ−Ｔｒとの
サイズ比を小さくしても、ロウレベルを接地電位から負
電圧Ｖｎｎの電位に容易にレベルシフトすることができ
る。
【００８０】また、ラッチ回路５でヒューズ情報をラッ
チした後に、負電圧生成回路２により生成された負電圧
Ｖｎｎが供給され、ロウレベルが負電圧Ｖｎｎの電位に
なるので、ヒューズスタータ信号ＳＴＴにノイズがのっ
たとしても、ヒューズスタータ信号ＳＴＴＢには、上記
ノイズが伝わりにくくなり、ヒューズラッチ回路５のヒ
ューズ情報を外乱に対して強くすることができる。
チした後に、負電圧生成回路２により生成された負電圧
Ｖｎｎが供給され、ロウレベルが負電圧Ｖｎｎの電位に
なるので、ヒューズスタータ信号ＳＴＴにノイズがのっ
たとしても、ヒューズスタータ信号ＳＴＴＢには、上記
ノイズが伝わりにくくなり、ヒューズラッチ回路５のヒ
ューズ情報を外乱に対して強くすることができる。
【００８１】次に、本発明の第２の実施形態について説
明する。ここで、なお、第２の実施形態による半導体集
積回路を適用したメモリ等のワード線の冗長判定回路の
全体構成は図１に示した冗長判定回路と同じである。図
８は、第２の実施形態による半導体集積回路を適用した
冗長判定回路の負電圧生成回路２の回路構成例を示す図
である。なお、この図８において、図３に示したブロッ
クと同じブロックには同一の符号を付し、重複する説明
は省略する。
明する。ここで、なお、第２の実施形態による半導体集
積回路を適用したメモリ等のワード線の冗長判定回路の
全体構成は図１に示した冗長判定回路と同じである。図
８は、第２の実施形態による半導体集積回路を適用した
冗長判定回路の負電圧生成回路２の回路構成例を示す図
である。なお、この図８において、図３に示したブロッ
クと同じブロックには同一の符号を付し、重複する説明
は省略する。
【００８２】図８において、８１は入力ノード３７を介
して入力されるスタータ信号ＳＴＴに基づいて、負電圧
生成イネーブル回路３２から入力されるイネーブル信号
ＥＮを発振回路・ポンピング回路３３に出力するゲート
回路である。ゲート回路８１は、インバータ８２とＮＯ
Ｒ回路８３とから構成される。インバータ８２は、負電
圧生成イネーブル回路３２から入力されるイネーブル信
号ＥＮの極性を反転し出力する。ＮＯＲ回路８３は、上
記インバータ８２の出力と入力ノード３７を介して入力
されるスタータ信号ＳＴＴとが入力される。
して入力されるスタータ信号ＳＴＴに基づいて、負電圧
生成イネーブル回路３２から入力されるイネーブル信号
ＥＮを発振回路・ポンピング回路３３に出力するゲート
回路である。ゲート回路８１は、インバータ８２とＮＯ
Ｒ回路８３とから構成される。インバータ８２は、負電
圧生成イネーブル回路３２から入力されるイネーブル信
号ＥＮの極性を反転し出力する。ＮＯＲ回路８３は、上
記インバータ８２の出力と入力ノード３７を介して入力
されるスタータ信号ＳＴＴとが入力される。
【００８３】これにより、上記スタータ信号ＳＴＴが
‘Ｈ’のとき、すなわちリセット前にはインバータ８２
からの出力には関わらず、イネーブル信号ＥＮ’は
‘Ｌ’となる。一方、上記スタータ信号ＳＴＴが‘Ｌ’
のとき、すなわちリセット後には、インバータ８２の出
力を反転したものが、イネーブル信号ＥＮ’として出力
される。すなわち、負電圧生成イネーブル回路３２によ
り出力されるイネーブル信号ＥＮがイネーブル信号Ｅ
Ｎ’として出力される。なお、図８に示す負電圧生成回
路２を使用した冗長判定回路の動作は、図１に示した第
１の実施形態による冗長判定回路と同じなので省略す
る。
‘Ｈ’のとき、すなわちリセット前にはインバータ８２
からの出力には関わらず、イネーブル信号ＥＮ’は
‘Ｌ’となる。一方、上記スタータ信号ＳＴＴが‘Ｌ’
のとき、すなわちリセット後には、インバータ８２の出
力を反転したものが、イネーブル信号ＥＮ’として出力
される。すなわち、負電圧生成イネーブル回路３２によ
り出力されるイネーブル信号ＥＮがイネーブル信号Ｅ
Ｎ’として出力される。なお、図８に示す負電圧生成回
路２を使用した冗長判定回路の動作は、図１に示した第
１の実施形態による冗長判定回路と同じなので省略す
る。
【００８４】以上説明したように、第２の実施形態で
は、第１の実施形態の負電圧生成回路２のスイッチ回路
３６に代えて、１つのインバータ８２と１つのＮＯＲ回
路８３とから構成されるゲート回路８１を用いて、発振
回路・ポンピング回路３３にイネーブル信号ＥＮ’を出
力する。これにより、発振回路・ポンピング回路３３の
入力をクランプすることなく、第１の実施形態と同様の
効果を得ることができる。
は、第１の実施形態の負電圧生成回路２のスイッチ回路
３６に代えて、１つのインバータ８２と１つのＮＯＲ回
路８３とから構成されるゲート回路８１を用いて、発振
回路・ポンピング回路３３にイネーブル信号ＥＮ’を出
力する。これにより、発振回路・ポンピング回路３３の
入力をクランプすることなく、第１の実施形態と同様の
効果を得ることができる。
【００８５】なお、上述した第１および第２の実施形態
では、電源投入後に負電圧生成回路２がはじめて負電圧
生成動作を開始するまでの負電圧Ｖｎｎの電位は接地電
位Ｖｓｓとしているが、接地電位Ｖｓｓに限らず、負電
圧Ｖｎｎの最終到達電位と接地電位Ｖｓｓとの間の電位
でも良い。
では、電源投入後に負電圧生成回路２がはじめて負電圧
生成動作を開始するまでの負電圧Ｖｎｎの電位は接地電
位Ｖｓｓとしているが、接地電位Ｖｓｓに限らず、負電
圧Ｖｎｎの最終到達電位と接地電位Ｖｓｓとの間の電位
でも良い。
【００８６】なお、第１および第２の実施形態では、ス
タータ信号生成回路１から出力されるスタータ信号ＳＴ
Ｔは、電源電圧Ｖｉｉの電位が所定の電位Ｖｂに達する
前（リセット前）が正で、電源電圧Ｖｉｉの電位が所定
の電位Ｖｂに達した後（リセット後）に負となる信号を
用いていたが、リセット前が負でリセット後に正になる
信号をスタータ信号ＳＴＴとして使用するようにしても
良い。この場合には、負電圧生成回路２およびスタータ
信号レベルシフタ３に入力する前に、スタータ信号ＳＴ
Ｔをインバータにより相補信号にして使用すれば、第１
および第２の実施形態と同様の動作を行う。また、第１
および第２の実施形態をメモリのワード線の冗長判定回
路として使用する場合には、負電圧Ｖｎｎを上記メモリ
のワード線のリセット電位として使用するようにしても
良い。
タータ信号生成回路１から出力されるスタータ信号ＳＴ
Ｔは、電源電圧Ｖｉｉの電位が所定の電位Ｖｂに達する
前（リセット前）が正で、電源電圧Ｖｉｉの電位が所定
の電位Ｖｂに達した後（リセット後）に負となる信号を
用いていたが、リセット前が負でリセット後に正になる
信号をスタータ信号ＳＴＴとして使用するようにしても
良い。この場合には、負電圧生成回路２およびスタータ
信号レベルシフタ３に入力する前に、スタータ信号ＳＴ
Ｔをインバータにより相補信号にして使用すれば、第１
および第２の実施形態と同様の動作を行う。また、第１
および第２の実施形態をメモリのワード線の冗長判定回
路として使用する場合には、負電圧Ｖｎｎを上記メモリ
のワード線のリセット電位として使用するようにしても
良い。
【００８７】また、第１および第２の実施形態では、ス
イッチ回路３６またはゲート回路８１は、負電圧生成回
路２内の負電圧生成イネーブル回路３２と発振回路・ポ
ンピング回路３３との間に設けていたが、負電圧生成イ
ネーブル回路３２と発振回路・ポンピング回路３３との
間に限らず、図９に示す（Ａ）〜（Ｃ）の何れかの位置
に図９（ｉ）のスイッチ回路３６または図９（ｉｉ）の
ゲート回路８１を設けることにより、同様の効果を得る
ことができる。
イッチ回路３６またはゲート回路８１は、負電圧生成回
路２内の負電圧生成イネーブル回路３２と発振回路・ポ
ンピング回路３３との間に設けていたが、負電圧生成イ
ネーブル回路３２と発振回路・ポンピング回路３３との
間に限らず、図９に示す（Ａ）〜（Ｃ）の何れかの位置
に図９（ｉ）のスイッチ回路３６または図９（ｉｉ）の
ゲート回路８１を設けることにより、同様の効果を得る
ことができる。
【００８８】なお、図９において、３３−１は発振回路
・ポンピング回路３３内の発振回路を示し、３３−２は
発振回路・ポンピング回路３３内のポンピング回路を示
す。また、負電圧判定回路３１が判定結果として、負電
圧Ｖｎｎの電位が所定の電位まで下がっていないときに
‘Ｌ’を出力し、所定の電位まで下がっているときに
‘Ｈ’を出力する場合には、スイッチ回路３６またはゲ
ート回路８１は図９（ｉｉｉ）に示すスイッチ回路３６
または図９（ｉｖ）に示すゲート回路８１’を図９
（Ａ）の位置に設けるようにすれば良い。
・ポンピング回路３３内の発振回路を示し、３３−２は
発振回路・ポンピング回路３３内のポンピング回路を示
す。また、負電圧判定回路３１が判定結果として、負電
圧Ｖｎｎの電位が所定の電位まで下がっていないときに
‘Ｌ’を出力し、所定の電位まで下がっているときに
‘Ｈ’を出力する場合には、スイッチ回路３６またはゲ
ート回路８１は図９（ｉｉｉ）に示すスイッチ回路３６
または図９（ｉｖ）に示すゲート回路８１’を図９
（Ａ）の位置に設けるようにすれば良い。
【００８９】なお、図９（ｉｉｉ）において、９１はス
タータ信号が‘Ｈ’であるとき（リセット前）に、負電
圧生成イネーブル回路３２の入力がフローティングにな
ることを防止するためのＰｃｈ−Ｔｒである。これによ
り、負電圧生成イネーブル回路３２の入力は電源電圧Ｖ
ｉｉにクランプされる。また、図９（ｉｖ）において、
９２はスタータ信号ＳＴＴの極性を反転するためのイン
バータ、９３はインバータ８２の出力とインバータ９２
の出力とが入力されるＮＡＮＤ回路である。
タータ信号が‘Ｈ’であるとき（リセット前）に、負電
圧生成イネーブル回路３２の入力がフローティングにな
ることを防止するためのＰｃｈ−Ｔｒである。これによ
り、負電圧生成イネーブル回路３２の入力は電源電圧Ｖ
ｉｉにクランプされる。また、図９（ｉｖ）において、
９２はスタータ信号ＳＴＴの極性を反転するためのイン
バータ、９３はインバータ８２の出力とインバータ９２
の出力とが入力されるＮＡＮＤ回路である。
【００９０】
【発明の効果】以上説明したように、本発明によれば、
ロウレベルが第１の電位から最終到達電位より高い電位
にレベルシフトした入力信号に基づいて、所定の情報を
ラッチ回路にラッチする。そして、所定の情報をラッチ
回路がラッチした後、ロウレベルを最終到達電位にす
る。これにより、ロウレベルを最終到達電位にレベルシ
フトする場合に比べてレベルシフトする電位差が小さく
なり、その後、レベルシフト回路およびラッチ回路のロ
ウレベルが最終到達電位になるので、電源電圧が低くな
ったとしても、トランジスタのサイズを大きくすること
なく、ロウレベルを容易にレベルシフトすることができ
る。
ロウレベルが第１の電位から最終到達電位より高い電位
にレベルシフトした入力信号に基づいて、所定の情報を
ラッチ回路にラッチする。そして、所定の情報をラッチ
回路がラッチした後、ロウレベルを最終到達電位にす
る。これにより、ロウレベルを最終到達電位にレベルシ
フトする場合に比べてレベルシフトする電位差が小さく
なり、その後、レベルシフト回路およびラッチ回路のロ
ウレベルが最終到達電位になるので、電源電圧が低くな
ったとしても、トランジスタのサイズを大きくすること
なく、ロウレベルを容易にレベルシフトすることができ
る。
【００９１】また、ラッチ回路が所定の情報をラッチし
た後に、電圧生成回路により生成された電圧が供給さ
れ、ロウレベルが最終到達電位になるので、入力信号に
ノイズがのったとしても、上記ノイズが伝わりにくくな
り、ラッチ回路の所定の情報を外乱に対して強くするこ
とができる。
た後に、電圧生成回路により生成された電圧が供給さ
れ、ロウレベルが最終到達電位になるので、入力信号に
ノイズがのったとしても、上記ノイズが伝わりにくくな
り、ラッチ回路の所定の情報を外乱に対して強くするこ
とができる。
【図１】第１の実施形態による半導体集積回路を適用し
た冗長判定回路の一構成例を示すブロック図である。
た冗長判定回路の一構成例を示すブロック図である。
【図２】図１に示したスタータ信号生成回路１の回路構
成例を示す図である。
成例を示す図である。
【図３】図１に示した負電圧生成回路２の回路構成例を
示す図である。
示す図である。
【図４】図１に示したスタータレベルシフタ３の回路構
成例を示す図である。
成例を示す図である。
【図５】図１に示したヒューズセットパルス生成回路４
の回路構成例を示す図である。
の回路構成例を示す図である。
【図６】図１に示したヒューズ情報ラッチ回路５の回路
構成例を示す図である。
構成例を示す図である。
【図７】第１の実施形態による冗長判定回路の動作を説
明するためのタイミングチャートである。
明するためのタイミングチャートである。
【図８】第２の実施形態による半導体集積回路を適用し
た冗長判定回路の負電圧生成回路２の回路構成例を示す
図である。
た冗長判定回路の負電圧生成回路２の回路構成例を示す
図である。
【図９】図１に示した負電圧生成回路２の他の回路構成
例を示す図である。
例を示す図である。
【図１０】従来の冗長判定回路の一構成例を示す図であ
る。
る。
【図１１】従来の負電圧生成回路の構成を示す図であ
る。
る。
【図１２】従来の冗長判定回路の動作を示すタイミング
チャートである。
チャートである。
１ スタータ信号生成回路 ２ 負電圧生成回路 ３ スタータ信号レベルシフタ ４ ヒューズセットパルス生成回路 ５ ヒューズ情報ラッチ回路 ６ 出力ノード ＳＴＴ スタータ信号 ＳＴＴＢ ヒューズスタータ信号 ＦＳＥＴＰ ヒューズセットパルス信号 ＦＳＺ 出力信号 Ｖｎｎ 負電圧
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０３Ｋ 19/0185 Ｈ０３Ｋ 19/00 １０１Ｅ Ｆターム(参考） 5B024 AA01 AA03 AA15 BA13 BA27 BA29 CA09 CA11 CA17 5F038 BG01 BG02 BG05 DF05 DF06 DT14 EZ20 5J056 AA11 BB17 BB18 BB33 BB40 CC00 CC14 CC16 CC21 DD13 DD29 GG06 KK01
Claims (10)
- 【請求項１】 電源投入後の起動動作中に所定の情報を
ラッチ回路にラッチする半導体集積回路であって、 電源投入後に供給される電源電圧とともに立ち上がり、
上記電源電圧が所定の電位に達するとロウレベルになる
入力信号またはその相補信号に基づいて、上記ラッチ回
路により所定の情報がラッチされる前は電圧生成動作を
行わず、上記ラッチ回路により上記所定の情報がラッチ
された後は電圧生成動作を行う電圧生成回路を備えるこ
とを特徴とする半導体集積回路。 - 【請求項２】 電源投入後の起動動作中に所定の情報を
ラッチ回路にラッチする半導体集積回路であって、 入力信号のロウレベルが第１の電位から上記第１の電位
以下の第２の電位にレベルシフトされた上記入力信号に
基づいて、上記ラッチ回路により所定の情報がラッチさ
れる前は、最終到達電位より高い電位を上記第２の電位
として生成し、上記ラッチ回路により上記所定の情報が
ラッチされた後は、上記最終到達電位を上記第２の電位
として生成する電圧生成回路を備えることを特徴とする
半導体集積回路。 - 【請求項３】 上記入力信号のロウレベルを上記第１の
電位から上記第１の電位以下の第２の電位にレベルシフ
トするレベルシフト回路と、 上記レベルシフト回路によりレベルシフトされた上記入
力信号に基づいて、上記所定の情報をラッチするロウレ
ベルが上記第２の電位であるラッチ回路とを備え、 上記最終到達電位は上記ラッチ回路の通常動作時のロウ
レベルの電位であることを特徴とする請求項２に記載の
半導体集積回路。 - 【請求項４】 上記ラッチ回路により上記所定の情報が
ラッチされる前に生成される上記第２の電位は、上記第
１の電位であることを特徴とする請求項２に記載の半導
体集積回路。 - 【請求項５】 上記第１の電位は、接地電位であること
を特徴とする請求項２に記載の半導体集積回路。 - 【請求項６】 上記入力信号は、電源投入後に供給され
る電源電圧とともに立ち上がり、上記電源電圧が所定の
電位に達するとロウレベルになる信号またはその相補信
号であることを特徴とする請求項５に記載の半導体集積
回路。 - 【請求項７】 上記第２の電位をメモリのワード線のリ
セット電位として使用することを特徴とする請求項５に
記載の半導体集積回路。 - 【請求項８】 上記所定の情報は、メモリの冗長判定情
報であることを特徴とする請求項５に記載の半導体集積
回路。 - 【請求項９】 起動動作中に所定の情報をラッチし、起
動動作後のロウレベルが最終到達電位であるラッチ回路
を含む半導体集積回路の起動制御方法であって、 上記ラッチ回路に上記所定の情報をラッチする前は、接
地電位以下で上記最終到達電位より高い電位を負電位と
して供給して、入力信号のロウレベルを上記接地電位か
ら上記負電位にレベルシフトして出力し、出力された信
号に基づいて上記ラッチ回路に上記所定の情報をラッチ
した後は、上記最終到達電位を上記負電位として供給す
ることを特徴とする起動制御方法。 - 【請求項１０】 上記接地電位以下で上記最終到達電位
より高い電位は、上記接地電位であることを特徴とする
請求項９に記載の起動制御方法。
Priority Applications (2)
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|---|---|---|---|
| JP2000198099A JP4093705B2 (ja) | 2000-06-30 | 2000-06-30 | 半導体集積回路 |
| US09/859,259 US6430102B2 (en) | 2000-06-30 | 2001-05-18 | Semiconductor integrated circuit and method for controlling activation thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000198099A JP4093705B2 (ja) | 2000-06-30 | 2000-06-30 | 半導体集積回路 |
Publications (2)
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|---|---|
| JP2002015572A true JP2002015572A (ja) | 2002-01-18 |
| JP4093705B2 JP4093705B2 (ja) | 2008-06-04 |
Family
ID=18696309
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000198099A Expired - Fee Related JP4093705B2 (ja) | 2000-06-30 | 2000-06-30 | 半導体集積回路 |
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| JP (1) | JP4093705B2 (ja) |
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|---|---|---|---|---|
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| US8270228B2 (en) * | 2009-02-18 | 2012-09-18 | Elpida Memory, Inc. | Semiconductor device having nonvolatile memory element and data processing system including the same |
| JP2010192042A (ja) * | 2009-02-18 | 2010-09-02 | Elpida Memory Inc | 半導体装置及びこれを備えるデータ処理システム |
| US9071070B2 (en) * | 2010-09-03 | 2015-06-30 | Honda Motor Co., Ltd. | Charge controller and charging system |
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| JPH07283371A (ja) * | 1994-04-13 | 1995-10-27 | Goldstar Electron Co Ltd | バックバイアス電圧発生器 |
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| JP2000082949A (ja) * | 1998-09-04 | 2000-03-21 | Nec Ic Microcomput Syst Ltd | 負電圧レベルシフト回路 |
| JP2000339958A (ja) * | 1999-05-25 | 2000-12-08 | Toshiba Corp | 半導体集積回路 |
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|---|---|---|---|---|
| KR930008886B1 (ko) * | 1991-08-19 | 1993-09-16 | 삼성전자 주식회사 | 전기적으로 프로그램 할 수 있는 내부전원 발생회로 |
| JP3688899B2 (ja) * | 1998-09-08 | 2005-08-31 | 株式会社東芝 | 半導体集積回路装置 |
| KR100296323B1 (ko) * | 1998-12-29 | 2001-08-07 | 박종섭 | 플래쉬 메모리 장치의 파워 리셋 회로 |
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2000
- 2000-06-30 JP JP2000198099A patent/JP4093705B2/ja not_active Expired - Fee Related
-
2001
- 2001-05-18 US US09/859,259 patent/US6430102B2/en not_active Expired - Lifetime
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Also Published As
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