JPH02153621A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH02153621A JPH02153621A JP63308101A JP30810188A JPH02153621A JP H02153621 A JPH02153621 A JP H02153621A JP 63308101 A JP63308101 A JP 63308101A JP 30810188 A JP30810188 A JP 30810188A JP H02153621 A JPH02153621 A JP H02153621A
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/28—Modifications for introducing a time delay before switching
- H03K17/284—Modifications for introducing a time delay before switching in field effect transistor switches
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/205—Substrate bias-voltage generators
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
- H03K17/223—Modifications for ensuring a predetermined initial state when the supply voltage has been applied in field-effect transistor switches
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野〕
この発明は、半導体集積回路装置に関し、特に、基板バ
イアス発生回路を内蔵する半導体集積回路装置に関する
。
イアス発生回路を内蔵する半導体集積回路装置に関する
。
［従来の技術］
基板バイアス発生回路を備えた半導体集積回路装置の一
例としてＣＭＯＳ構造の半導体メモリがある。
例としてＣＭＯＳ構造の半導体メモリがある。
上記半導体集積回路装置はメモリ部と周辺回路部より構
成されており、ＣＭＯＳ構造を有している。また、メモ
リ部はＰ型基板に形成された回路を有しており、その各
ノードはＰＮ接合となる。
成されており、ＣＭＯＳ構造を有している。また、メモ
リ部はＰ型基板に形成された回路を有しており、その各
ノードはＰＮ接合となる。
このＰＮ接合のＮ層の電位が、前記回路に入力される信
号のアンダーシュート等により低下した場合、次のよう
なことが起こる。すなわち、上記ＰＮ接合には順バイア
ス電圧がかかることになり、ＰＮ接合部に本来流れるべ
きでない電流が流れる。
号のアンダーシュート等により低下した場合、次のよう
なことが起こる。すなわち、上記ＰＮ接合には順バイア
ス電圧がかかることになり、ＰＮ接合部に本来流れるべ
きでない電流が流れる。
これによって、たとえばメモリセル情報が破壊されると
いうような危険性があった。
いうような危険性があった。
このような内部回路の誤動作を防止するためにＰ型基板
に負電位を与えＰＮ接合部を常に逆バイアス状態とする
ことが考えられた。このための負電位を供給するために
設けられた回路が基板バイアス発生回路である。
に負電位を与えＰＮ接合部を常に逆バイアス状態とする
ことが考えられた。このための負電位を供給するために
設けられた回路が基板バイアス発生回路である。
第４図は、上記のような基板バイアス発生回路を搭載し
たＣＭＯＳ構造の従来の半導体集積回路装置の断面構造
を示す図である。この第４図における半導体集積回路装
置には、第５図の等価回路で示されるようなＣＭＯＳイ
ンバータが形成されている。第４図において、Ｐ型半導
体基板１にはＮ型ウェル２が形成され、このＮ型ウェル
２内においてＰチャネル型ＭＯＳトランジスタＰＱが形
成されている。このＰチャネル型ＭＯＳトランジスタＰ
Ｑは、ソースおよびドレインとなるＰ＋拡散層３および
４と、これらＰ＋拡散層３および４の間の領域であって
Ｎ型ウェル２の表面上に形成されたゲート絶縁膜５と、
このゲート絶縁膜５の上に形成されたゲート電極６とを
含む。一方、Ｐ型半導体基板１においてＮ型ウェル２が
形成された以外の部分には、Ｎチャネル型ＭＯ３）ラン
リスクＮＱが形成される。このＮチャネル型ＭＯＳトラ
ンジスうＮＱは、ソースおよびドレインとなるＮ＋拡散
層７および８と、これらＮ＋拡散層７および８の間の領
域であってＰ型半導体基板１の表面上に形成されたゲー
ト絶縁膜９と、このゲート絶縁膜９の上に形成されたゲ
ート電極１０とを含む。ゲート電極６および１０は入力
端子に接続される。また、Ｐ＋拡散層３およびＮ＋拡散
層８は出力端子に接続される。また、Ｐ＋拡散層４には
電源電圧Ｖｃｃが印加され、Ｎ＋拡散層７には接地電圧
Ｖｓｓが印加される。さらに、Ｎ型ウェル２にはＮ＋拡
散層１１を介して電源電圧Ｖｃｃが印加される。
たＣＭＯＳ構造の従来の半導体集積回路装置の断面構造
を示す図である。この第４図における半導体集積回路装
置には、第５図の等価回路で示されるようなＣＭＯＳイ
ンバータが形成されている。第４図において、Ｐ型半導
体基板１にはＮ型ウェル２が形成され、このＮ型ウェル
２内においてＰチャネル型ＭＯＳトランジスタＰＱが形
成されている。このＰチャネル型ＭＯＳトランジスタＰ
Ｑは、ソースおよびドレインとなるＰ＋拡散層３および
４と、これらＰ＋拡散層３および４の間の領域であって
Ｎ型ウェル２の表面上に形成されたゲート絶縁膜５と、
このゲート絶縁膜５の上に形成されたゲート電極６とを
含む。一方、Ｐ型半導体基板１においてＮ型ウェル２が
形成された以外の部分には、Ｎチャネル型ＭＯ３）ラン
リスクＮＱが形成される。このＮチャネル型ＭＯＳトラ
ンジスうＮＱは、ソースおよびドレインとなるＮ＋拡散
層７および８と、これらＮ＋拡散層７および８の間の領
域であってＰ型半導体基板１の表面上に形成されたゲー
ト絶縁膜９と、このゲート絶縁膜９の上に形成されたゲ
ート電極１０とを含む。ゲート電極６および１０は入力
端子に接続される。また、Ｐ＋拡散層３およびＮ＋拡散
層８は出力端子に接続される。また、Ｐ＋拡散層４には
電源電圧Ｖｃｃが印加され、Ｎ＋拡散層７には接地電圧
Ｖｓｓが印加される。さらに、Ｎ型ウェル２にはＮ＋拡
散層１１を介して電源電圧Ｖｃｃが印加される。
上記のような構造において、半導体基板１の上には基板
バイアス発生回路（以下、Ｖａａ発生回路と称す）１２
が形成される。このＶａａ発生回路１２は、電源電圧Ｖ
ｃｃが投入されると負の電圧を発生する。この負の電圧
は半導体基板１に与えられる。したがって、電源投入後
はＰ型半導体基板１とそれに接するＮ層との間が逆バイ
アス状態とされ、前述のような不都合が解消される。
バイアス発生回路（以下、Ｖａａ発生回路と称す）１２
が形成される。このＶａａ発生回路１２は、電源電圧Ｖ
ｃｃが投入されると負の電圧を発生する。この負の電圧
は半導体基板１に与えられる。したがって、電源投入後
はＰ型半導体基板１とそれに接するＮ層との間が逆バイ
アス状態とされ、前述のような不都合が解消される。
ところで、電源電圧Ｖｃｃの投入直後においては、Ｐ型
半導体基板１とＮ型ウェル２との間の接合容ｊｌＣによ
りＰ型半導体基板１の電位が押し上げられる。しかし、
Ｖｆｌ［Ｓ発生回路１２はその電流駆動能力が比較的小
さいため、半導体基板１の電位の上昇を速やかに押え込
むことができない。
半導体基板１とＮ型ウェル２との間の接合容ｊｌＣによ
りＰ型半導体基板１の電位が押し上げられる。しかし、
Ｖｆｌ［Ｓ発生回路１２はその電流駆動能力が比較的小
さいため、半導体基板１の電位の上昇を速やかに押え込
むことができない。
ここで、電源電圧Ｖｃｃと接地電圧Ｖｓｓとの間には、
第６図に示すようなＰ層とＮ層を交互に４層重ねたよう
なサイリスク回路が寄生している。
第６図に示すようなＰ層とＮ層を交互に４層重ねたよう
なサイリスク回路が寄生している。
もし、電源投入時において接合容ｊＩＣにより半導体基
板１の電位が上昇したとすると、この半導体基板１とＮ
十拡散層７との間が順バイアス状態となり、第６図に示
すサイリスタ回路がターンオンする。その結果、半導体
集積回路装置は、第４図に１点鎖線で示すような経路で
定常的に電流が流れる。この現象をラッチアップと称し
、回路の誤動作や素子の破壊を招く。
板１の電位が上昇したとすると、この半導体基板１とＮ
十拡散層７との間が順バイアス状態となり、第６図に示
すサイリスタ回路がターンオンする。その結果、半導体
集積回路装置は、第４図に１点鎖線で示すような経路で
定常的に電流が流れる。この現象をラッチアップと称し
、回路の誤動作や素子の破壊を招く。
上記のような電源投入時のラッチアップを防止するため
に、第７図あるいは第１０図に示される回路が従来から
提案されている。
に、第７図あるいは第１０図に示される回路が従来から
提案されている。
第７図に示す従来例は、Ｖａａ発生回路１２に加えてＶ
ｆｌ［ｌクランプ回路１３を備えている。このＶａａク
ランプ回路１３は、ＰＯＲパルス発生回路１４の出力信
号ＦＯＲに応答して動作し、電源電圧投入後Ｖ［１１１
発生回路１２による基板電位の下降作用が働くまでの間
基板電位を接地電位にクランプする役目を果たす。この
ＶＢ［１クランプ回路１３は、２つのＮチャネル型ＭＯ
３）ランリスクＱ、およびＱ２と、キャパシタＣＡとを
含む。
ｆｌ［ｌクランプ回路１３を備えている。このＶａａク
ランプ回路１３は、ＰＯＲパルス発生回路１４の出力信
号ＦＯＲに応答して動作し、電源電圧投入後Ｖ［１１１
発生回路１２による基板電位の下降作用が働くまでの間
基板電位を接地電位にクランプする役目を果たす。この
ＶＢ［１クランプ回路１３は、２つのＮチャネル型ＭＯ
３）ランリスクＱ、およびＱ２と、キャパシタＣＡとを
含む。
トランジスタＱ、は、そのドレインがＶｓｓ配線ｆＬ２
に接続され、そのソースがＶｆ１ａ配線追３に接続され
、そのゲートがキャパシタＣ＾を介してＶｃｃ配線髪１
に接続される。なお、ＶＣＣ配線逢１には電源電圧Ｖｃ
ｃが、Ｖｓｓ配線［２には接地電圧Ｖｓｓがそれぞれ印
加され、Ｖａａ配線之３にはＶａＢ発生回路１２から負
の基板バイアス電圧Ｖａａが印加される。トランジスタ
Ｑ２は、そのドレインがノードＰ、を介してトランジス
タＱ、のゲートに接続され、そのソースがＶａａ配線ｆ
Ｌ３に接続される。また、トランジスタＱ２のゲートに
は、ＰＯＲパルス発生回路１４の出力信号ＦＯＲが与え
られる。なお、ｖＣＣ配線ｆＬ１とＶａａ配線悲３との
間には、寄生容量ＣＴが存在している。
に接続され、そのソースがＶｆ１ａ配線追３に接続され
、そのゲートがキャパシタＣ＾を介してＶｃｃ配線髪１
に接続される。なお、ＶＣＣ配線逢１には電源電圧Ｖｃ
ｃが、Ｖｓｓ配線［２には接地電圧Ｖｓｓがそれぞれ印
加され、Ｖａａ配線之３にはＶａＢ発生回路１２から負
の基板バイアス電圧Ｖａａが印加される。トランジスタ
Ｑ２は、そのドレインがノードＰ、を介してトランジス
タＱ、のゲートに接続され、そのソースがＶａａ配線ｆ
Ｌ３に接続される。また、トランジスタＱ２のゲートに
は、ＰＯＲパルス発生回路１４の出力信号ＦＯＲが与え
られる。なお、ｖＣＣ配線ｆＬ１とＶａａ配線悲３との
間には、寄生容量ＣＴが存在している。
第８図は、第７図に示すＦＯＲパルス発生回路１４の回
路構成の一例を示す図である。この第８図に示す回路構
成は、特開昭６１−２２２３１８号公報に示されている
。図示のごとく、この第８図のＦＯＲパルス発生回路は
、Ｐチャネル型ＭＯＳトランリスタＱｓ 、Ｑｓ 、Ｑ
？ 、Ｑａと、Ｎチャネル型ＭＯＳトランジスタにＬ、
Ｑｓと、抵抗Ｒと、キャパシタＣ３と、ダイオードＤと
により構成されている。そして、このＦＯＲパルス発生
回路は電源電圧投入後の所定時間内はその出力Ｐ韮がロ
ーレベルであるが、所定の時間内にキャパシタＣ７に電
荷が蓄えられ、ノードＰ２の電位がトランジスタＱ３．
Ｑ４よりなるインバータのしきい値を越えた時点でその
出力ＦＯＲがノ１イレベルとなり、その後はこのハイレ
ベルを維持する。
路構成の一例を示す図である。この第８図に示す回路構
成は、特開昭６１−２２２３１８号公報に示されている
。図示のごとく、この第８図のＦＯＲパルス発生回路は
、Ｐチャネル型ＭＯＳトランリスタＱｓ 、Ｑｓ 、Ｑ
？ 、Ｑａと、Ｎチャネル型ＭＯＳトランジスタにＬ、
Ｑｓと、抵抗Ｒと、キャパシタＣ３と、ダイオードＤと
により構成されている。そして、このＦＯＲパルス発生
回路は電源電圧投入後の所定時間内はその出力Ｐ韮がロ
ーレベルであるが、所定の時間内にキャパシタＣ７に電
荷が蓄えられ、ノードＰ２の電位がトランジスタＱ３．
Ｑ４よりなるインバータのしきい値を越えた時点でその
出力ＦＯＲがノ１イレベルとなり、その後はこのハイレ
ベルを維持する。
次に、第７図に示した従来回路の動作を第９Ａ図に示し
たタイミングチャートを参照して説明する。第９Ａ図は
、電源電圧Ｖｃｃが投入された直後の電源電圧Ｖｃｃ、
ノードＰ１の電位ＶＰｌ＋信号ＦＯＲおよび基板バイア
ス電位Ｖａａの経時変化を示している。電源電圧Ｖｃｃ
の上昇とともにノードＰ、の電位ＶＦ 、もキャパシタ
Ｃ＾の容量結合によって追従して上昇する。また、基板
ノくイアスＶａａも寄生キャパシタＣＴの容量結合によ
り上昇するが、ノードＰ、の電位ＶＰ 、がトランジス
タＱ、のしきい値を越えると、このトランジスタＱ、が
導通し、Ｖｓｓ配線悲２とＶＢＢ配線１３とが短絡され
る。そのため、当該基板バイアス電位Ｖａａは強制的に
Ｏｖにクランプされる。
たタイミングチャートを参照して説明する。第９Ａ図は
、電源電圧Ｖｃｃが投入された直後の電源電圧Ｖｃｃ、
ノードＰ１の電位ＶＰｌ＋信号ＦＯＲおよび基板バイア
ス電位Ｖａａの経時変化を示している。電源電圧Ｖｃｃ
の上昇とともにノードＰ、の電位ＶＦ 、もキャパシタ
Ｃ＾の容量結合によって追従して上昇する。また、基板
ノくイアスＶａａも寄生キャパシタＣＴの容量結合によ
り上昇するが、ノードＰ、の電位ＶＰ 、がトランジス
タＱ、のしきい値を越えると、このトランジスタＱ、が
導通し、Ｖｓｓ配線悲２とＶＢＢ配線１３とが短絡され
る。そのため、当該基板バイアス電位Ｖａａは強制的に
Ｏｖにクランプされる。
その後、電源電圧投入から所定の時間が経過すると、信
号ＰＲＯがハイレベルとなり、トランジスタＱ２が導通
状態となるので、ノードＰ、の電位がＯｖに放電される
。その結果、トランジスタＱは非導通状態となる。その
後は、Ｖ［Ｓ［１発生回路１２の働きにより基板バイア
ス電位Ｖａａは負の方向に進み安定状態となる。以上の
ように、ＶＢｌ１１クランプ回路１３を用いた従来例に
おいては、電源電圧投入後基板バイアス電位を強制的に
Ｏｖにクランプすることによってラッチアップを防いで
いた。
号ＰＲＯがハイレベルとなり、トランジスタＱ２が導通
状態となるので、ノードＰ、の電位がＯｖに放電される
。その結果、トランジスタＱは非導通状態となる。その
後は、Ｖ［Ｓ［１発生回路１２の働きにより基板バイア
ス電位Ｖａａは負の方向に進み安定状態となる。以上の
ように、ＶＢｌ１１クランプ回路１３を用いた従来例に
おいては、電源電圧投入後基板バイアス電位を強制的に
Ｏｖにクランプすることによってラッチアップを防いで
いた。
第１０図は、たとえば特開昭６３−１０３９７号公報に
示されているＤＲＡＭ （ダイナミックランダムアクセ
スメモリ）の外部ロウアドレスストローブ信号（以下、
Ｅｘｔ−ＲＡＳ信号と称す）の入力回路を示す図である
。この第１０図の従来例は、入力禁止回路１５と、ＰＯ
Ｒパルス発生回路１６とによって構成されている。入力
禁止回路１５は、Ｐチャネル型ＭＯ５）ランリスタＱ、
。
示されているＤＲＡＭ （ダイナミックランダムアクセ
スメモリ）の外部ロウアドレスストローブ信号（以下、
Ｅｘｔ−ＲＡＳ信号と称す）の入力回路を示す図である
。この第１０図の従来例は、入力禁止回路１５と、ＰＯ
Ｒパルス発生回路１６とによって構成されている。入力
禁止回路１５は、Ｐチャネル型ＭＯ５）ランリスタＱ、
。
およびＮチャネル型ＭＯ８）ランリスタＱ＋＋により構
成され、Ｅｘｔ−ＲＡＳ信号を反転して内部ロウアドレ
スストローブ信号（以下、Ｉｎｔ・ＲＡＳ信号と称す）
を作成するためのＣＭＯＳインバータと、このＣＭＯＳ
インバータの出力動作を禁止するためのＰチャネル型Ｍ
ＯＳトランジスタＱ９およびＮチャネル型ＭＯ５）ラン
リスタＱ、２とを含む。また、ＦＯＲパルス発生回路１
６は、抵抗Ｒと、キャパシタＣ２と、Ｐチャネル型ＭＯ
ＳトランリスタＱＣｓと、Ｎチャネル型ＭＯＳトランリ
スタＱＩ４とを含み、入力禁止回路１５の入力禁止動作
タイミングを規定するための信号ＦＯＲを出力する。こ
のＦＯＲパルス発生回路１６は、第８図に示したＦＯＲ
パルス発生回路においてトランジスタＱｓ、Ｑｓを除い
た回路と同様な動作を行なう。すなわち、電源電圧投入
後、所定の時間内は電源電圧Ｖｃｃに等しいノ１イレベ
ルを示すがその後はローレベルを維持し続けるようなパ
ルス信号ＦＯＲを発生する。なお、入力禁止回路１５に
おいて作成されたＩｎｔ−ＲＡＳ信号は、入力回路１７
を介して半導体集積回路装置の内部回路に与えられる。
成され、Ｅｘｔ−ＲＡＳ信号を反転して内部ロウアドレ
スストローブ信号（以下、Ｉｎｔ・ＲＡＳ信号と称す）
を作成するためのＣＭＯＳインバータと、このＣＭＯＳ
インバータの出力動作を禁止するためのＰチャネル型Ｍ
ＯＳトランジスタＱ９およびＮチャネル型ＭＯ５）ラン
リスタＱ、２とを含む。また、ＦＯＲパルス発生回路１
６は、抵抗Ｒと、キャパシタＣ２と、Ｐチャネル型ＭＯ
ＳトランリスタＱＣｓと、Ｎチャネル型ＭＯＳトランリ
スタＱＩ４とを含み、入力禁止回路１５の入力禁止動作
タイミングを規定するための信号ＦＯＲを出力する。こ
のＦＯＲパルス発生回路１６は、第８図に示したＦＯＲ
パルス発生回路においてトランジスタＱｓ、Ｑｓを除い
た回路と同様な動作を行なう。すなわち、電源電圧投入
後、所定の時間内は電源電圧Ｖｃｃに等しいノ１イレベ
ルを示すがその後はローレベルを維持し続けるようなパ
ルス信号ＦＯＲを発生する。なお、入力禁止回路１５に
おいて作成されたＩｎｔ−ＲＡＳ信号は、入力回路１７
を介して半導体集積回路装置の内部回路に与えられる。
この入力回路１７としては、たとえばラッチやタイミン
グジエネレータが含まれる。
グジエネレータが含まれる。
次に、第１０図に示したＤＲＡＭにおけるＥｘｔ−ＲＡ
Ｓ信号の入力回路の動作を第１１Ａ図に示したタイミン
グチャートを参照して説明する。
Ｓ信号の入力回路の動作を第１１Ａ図に示したタイミン
グチャートを参照して説明する。
この第１１Ａ図は、電源電圧Ｖｃｃ投入時の電源電圧Ｖ
ｃｃ、Ｅｘｔ−ＲＡＳ信号、Ｉｎｔ＊ＲＡＳ信号、ＦＯ
Ｒ信号の経時変化を示している。電源電圧投入前にＥｘ
ｔ−ＲＡＳ信号がローレベルである場合でも、電源電圧
投入直後にＦＯＲ信号が電源電圧の上昇に追従してハイ
レベルとなるので、トランジスタＱ９は非導通、トラン
ジスタＱ、２は導通状態となる。そのため、入力禁止回
路１５はＥｘｔ−ＲＡＳ信号の状態にかかわらず■ｎｔ
−ＲＡＳ信号をローレベルとする。これによって、ＲＡ
Ｓ信号の入力が禁止され、内部回路は動作しない。その
後、ＦＯＲ信号が所定の時間経過してローレベルになる
と、トランジスタＱ９が導通、トランジスタＱ１２が非
導通となり、ＥＸｔ−ＲＡＳ信号が１ｎｔ−ＲＡＳ信号
に伝わり、内部回路が動作を開始する。以上のように、
第１０図に示した従来例においては、電源電圧投入後、
所定の時間内はＥｘｔ−ＲＡＳ信号により内部回路が動
作することを禁止しており、それによってセンスアンプ
等の内部回路の動作による基板バイアス電位Ｖａａの上
昇が起こらないようにしてラッチアップを防いでいた。
ｃｃ、Ｅｘｔ−ＲＡＳ信号、Ｉｎｔ＊ＲＡＳ信号、ＦＯ
Ｒ信号の経時変化を示している。電源電圧投入前にＥｘ
ｔ−ＲＡＳ信号がローレベルである場合でも、電源電圧
投入直後にＦＯＲ信号が電源電圧の上昇に追従してハイ
レベルとなるので、トランジスタＱ９は非導通、トラン
ジスタＱ、２は導通状態となる。そのため、入力禁止回
路１５はＥｘｔ−ＲＡＳ信号の状態にかかわらず■ｎｔ
−ＲＡＳ信号をローレベルとする。これによって、ＲＡ
Ｓ信号の入力が禁止され、内部回路は動作しない。その
後、ＦＯＲ信号が所定の時間経過してローレベルになる
と、トランジスタＱ９が導通、トランジスタＱ１２が非
導通となり、ＥＸｔ−ＲＡＳ信号が１ｎｔ−ＲＡＳ信号
に伝わり、内部回路が動作を開始する。以上のように、
第１０図に示した従来例においては、電源電圧投入後、
所定の時間内はＥｘｔ−ＲＡＳ信号により内部回路が動
作することを禁止しており、それによってセンスアンプ
等の内部回路の動作による基板バイアス電位Ｖａａの上
昇が起こらないようにしてラッチアップを防いでいた。
［発明が解決しようとする課題］
以上のように、従来の半導体集積回路装置は、電源投入
時におけるラッチアップを防止することができるが、電
源電圧の立上がりが急峻な場合、以下に説明するように
ラッチアップを起こしてしまうという問題点があった。
時におけるラッチアップを防止することができるが、電
源電圧の立上がりが急峻な場合、以下に説明するように
ラッチアップを起こしてしまうという問題点があった。
まず、第７図に示した従来例においては、第９Ｂ図に示
すように電源電圧Ｖｃｃの立上がりが急峻な場合、信号
ＦＯＲの立上がりが速くなり、電源電圧Ｖｃｃの立上が
りが完了する前にＶＢ＆クランプ回路１３によるクラン
プ動作が終了してしまう。その結果、クランプ動作が終
了する時間ｔ１と電源電圧の立上がりが完了する時間ｔ
２との間に基板バイアスＶａａの上昇が生じ、ラッチア
ップを起こしてしまう。
すように電源電圧Ｖｃｃの立上がりが急峻な場合、信号
ＦＯＲの立上がりが速くなり、電源電圧Ｖｃｃの立上が
りが完了する前にＶＢ＆クランプ回路１３によるクラン
プ動作が終了してしまう。その結果、クランプ動作が終
了する時間ｔ１と電源電圧の立上がりが完了する時間ｔ
２との間に基板バイアスＶａａの上昇が生じ、ラッチア
ップを起こしてしまう。
また、第１０図に示した従来例においては、第１１Ｂ図
に示すように電源電圧Ｖｃｃの立上がりが急峻な場合、
信号ＦＯＲの立下がりタイミングが早くなってしまい、
電源電圧Ｖｃｃの立上がりが完了する前に内部回路の動
作が開始してしまう。
に示すように電源電圧Ｖｃｃの立上がりが急峻な場合、
信号ＦＯＲの立下がりタイミングが早くなってしまい、
電源電圧Ｖｃｃの立上がりが完了する前に内部回路の動
作が開始してしまう。
その結果、内部回路の動作が開始する時間ｔ３と電源電
圧の立上がりが完了する時間ｔ４との間において、基板
バイアス電位■８［１の上昇が生じ、ラッチアップを起
こしてしまう。
圧の立上がりが完了する時間ｔ４との間において、基板
バイアス電位■８［１の上昇が生じ、ラッチアップを起
こしてしまう。
この発明は、上記のような問題点を解消するためになさ
れたもので、たとえ電源電圧の立上がりが急峻でもラッ
チアップの発生をほぼ完全に防止し得るような半導体集
積回路装置を提供することを目的とする。
れたもので、たとえ電源電圧の立上がりが急峻でもラッ
チアップの発生をほぼ完全に防止し得るような半導体集
積回路装置を提供することを目的とする。
［課題を解決するための手段］
この発明にかかる半導体集積回路装置は、同一半導体基
板上に形成された集積回路装置であって、半導体基板に
一定の逆バイアス電圧を印加するための基板バイアス印
加手段と、外部信号から内部回路の動作を規定する内部
信号を作るための入力回路と、電源投入時から第１の時
間経過時に信号が反転する第１のパルス信号を発生する
第１のパルス信号発生手段と、電源投入時から第１の時
間よりも長い第２の時間経過時に信号が反転する第２の
パルス信号を発生する第２のパルス信号発生手段と、第
１のパルス信号に応答して動作し電源投入後節１の時間
内は半導体基板の電位を接地電位に固定するクランプ手
段と、第２のパルス信号に応答して動作し電源投入後節
２の時間内は入力回路の動作を禁止する禁止手段とを備
えている。
板上に形成された集積回路装置であって、半導体基板に
一定の逆バイアス電圧を印加するための基板バイアス印
加手段と、外部信号から内部回路の動作を規定する内部
信号を作るための入力回路と、電源投入時から第１の時
間経過時に信号が反転する第１のパルス信号を発生する
第１のパルス信号発生手段と、電源投入時から第１の時
間よりも長い第２の時間経過時に信号が反転する第２の
パルス信号を発生する第２のパルス信号発生手段と、第
１のパルス信号に応答して動作し電源投入後節１の時間
内は半導体基板の電位を接地電位に固定するクランプ手
段と、第２のパルス信号に応答して動作し電源投入後節
２の時間内は入力回路の動作を禁止する禁止手段とを備
えている。
［作用］
この発明においては、電源投入時に、基板電位を接地電
位に固定するクランプ手段と内部回路の動作を禁止する
禁止手段とを併用することにより、基板電位の上昇を防
いでいる。
位に固定するクランプ手段と内部回路の動作を禁止する
禁止手段とを併用することにより、基板電位の上昇を防
いでいる。
［実施例］
第１図は、この発明の一実施例の構成を示す概略ブロッ
ク図である。図において、半導体基板２０の上には、Ｆ
ＯＲパルス発生回路１４ａと、Ｖ、６クランプ回路１３
と、Ｖａｌ１発生回路１２と、ＰＯＲパルス発生回路１
４ｂと、インバータ２１と、入力禁止回路２２と、入力
回路１７と、内部回路２４とが形成される。ＦＯＲパル
ス発生回路１４ａおよび１４ｂは、それぞれ第８図に示
すｒＯＲパルス発生回路と同一の回路構成を有している
が、ＦＯＲパルス発生回路１４ａの出力ＰＯＲ１がＰＯ
Ｒパルス発生回路１４ｂの出力ＰＯＲ２よりも早くハイ
レベルとなるようにそれぞれの回路のパラメータ（たと
えばキャパシタの容量値）が変えである。Ｖａａクラン
プ回路１３およびＶａａ発生回路１２は第７図に示すも
のと、また入力回路１７は第１０図に示すものと同様で
あるのでその説明を省略する。入力禁止回路２２はＮ０
Ｒゲート２３を含む。このＮＯＲゲート２３の一方入力
にはＦＯＲパルス発生回路１４ｂの出力ＰＯＲ２をイン
バータ２１によって反転したものが与えられ、その他方
入力には外部からＥＸｔ−ＲＡＳ信号が与えられる。内
部回路２４は、半導体集積回路装置の機能に応じて種々
の回路を含む。
ク図である。図において、半導体基板２０の上には、Ｆ
ＯＲパルス発生回路１４ａと、Ｖ、６クランプ回路１３
と、Ｖａｌ１発生回路１２と、ＰＯＲパルス発生回路１
４ｂと、インバータ２１と、入力禁止回路２２と、入力
回路１７と、内部回路２４とが形成される。ＦＯＲパル
ス発生回路１４ａおよび１４ｂは、それぞれ第８図に示
すｒＯＲパルス発生回路と同一の回路構成を有している
が、ＦＯＲパルス発生回路１４ａの出力ＰＯＲ１がＰＯ
Ｒパルス発生回路１４ｂの出力ＰＯＲ２よりも早くハイ
レベルとなるようにそれぞれの回路のパラメータ（たと
えばキャパシタの容量値）が変えである。Ｖａａクラン
プ回路１３およびＶａａ発生回路１２は第７図に示すも
のと、また入力回路１７は第１０図に示すものと同様で
あるのでその説明を省略する。入力禁止回路２２はＮ０
Ｒゲート２３を含む。このＮＯＲゲート２３の一方入力
にはＦＯＲパルス発生回路１４ｂの出力ＰＯＲ２をイン
バータ２１によって反転したものが与えられ、その他方
入力には外部からＥＸｔ−ＲＡＳ信号が与えられる。内
部回路２４は、半導体集積回路装置の機能に応じて種々
の回路を含む。
たとえば、半導体集積回路装置が半導体記憶装置の場合
は、内部回路２４にメモリセルアレイやデコーダ等を含
む。また、その他の半導体集積回路装置には他の論理回
路を含む。すなわち、この発明は半導体記憶装置に限る
ことなく半導体集積回路装置一般に広く適用できる。
は、内部回路２４にメモリセルアレイやデコーダ等を含
む。また、その他の半導体集積回路装置には他の論理回
路を含む。すなわち、この発明は半導体記憶装置に限る
ことなく半導体集積回路装置一般に広く適用できる。
次に、第１図に示す実施例の動作について第２図に示す
タイミングチャートを参照して説明する。
タイミングチャートを参照して説明する。
まず、電源電圧Ｖｃｃが投入されると、Ｖｆｌｌｌクラ
ンプ回路１３により基板電位は接地電位にクランプされ
る。そのため、電源電圧Ｖｃｃの立上がり時の容量結合
による基板電位Ｖａａの上昇はなく、基板電位Ｖａａは
強制的にＯｖとなる。２１ｇ投入後、第１の時間Ｔ１が
経過したときに信号ＰＯＲＩがハイレベルとなり、■８
Ｂクランプ回路１３によるクランプ動作が解除される。
ンプ回路１３により基板電位は接地電位にクランプされ
る。そのため、電源電圧Ｖｃｃの立上がり時の容量結合
による基板電位Ｖａａの上昇はなく、基板電位Ｖａａは
強制的にＯｖとなる。２１ｇ投入後、第１の時間Ｔ１が
経過したときに信号ＰＯＲＩがハイレベルとなり、■８
Ｂクランプ回路１３によるクランプ動作が解除される。
基板電位Ｖ［１Ｂのクランプが解除されると、半導体基
板２０はＶａａ発生回路１２により徐々に負の値にバイ
アスされる。電源投入後、第２の時間Ｔ２が経過したと
きに信号ＦＯＲ２がハイレベルとなり、インバータ２１
の出力はローレベルとなるので入力禁止回路２２におけ
る入力禁止動作が解除され、Ｉｎｔ−ＲＡＳ信号がハイ
レベルとなり内部回路２４が動作を開始する。内部回路
２４が動作を開始すると、基板電位Ｖａａは上昇するが
、このとき基板電位Ｖａａは既にある程度負の値にバイ
アスされているので正の値になるまでには至らない。
板２０はＶａａ発生回路１２により徐々に負の値にバイ
アスされる。電源投入後、第２の時間Ｔ２が経過したと
きに信号ＦＯＲ２がハイレベルとなり、インバータ２１
の出力はローレベルとなるので入力禁止回路２２におけ
る入力禁止動作が解除され、Ｉｎｔ−ＲＡＳ信号がハイ
レベルとなり内部回路２４が動作を開始する。内部回路
２４が動作を開始すると、基板電位Ｖａａは上昇するが
、このとき基板電位Ｖａａは既にある程度負の値にバイ
アスされているので正の値になるまでには至らない。
ここで、電源電圧の投入開始から信号ＰＯＲ１が立上が
るまでの時間ＴＩ、信号ＦＯＲ２が立上がるまでの時間
Ｔ２は、電源電圧の立上がり速度の変動により変動する
。したがって、電源電圧Ｖｃｃの立上がりが急峻な場合
は、電源電圧の立上がり途中で信号ＰＯＲ１が立上がり
Ｖａａクランプ回路１３のクランプ動作が解除される場
合がある。しかし、このとき内部回路２４は入力禁止回
路２２によってその動作が禁止されているため、容量結
合による基板電位Ｖａａを上昇させる駆動能力が小さい
ので、基板電位Ｖａａはさほど上昇しない。そのため、
電源電圧の立上がりが急峻な場合でもラッチアップを未
然に防止することができる。
るまでの時間ＴＩ、信号ＦＯＲ２が立上がるまでの時間
Ｔ２は、電源電圧の立上がり速度の変動により変動する
。したがって、電源電圧Ｖｃｃの立上がりが急峻な場合
は、電源電圧の立上がり途中で信号ＰＯＲ１が立上がり
Ｖａａクランプ回路１３のクランプ動作が解除される場
合がある。しかし、このとき内部回路２４は入力禁止回
路２２によってその動作が禁止されているため、容量結
合による基板電位Ｖａａを上昇させる駆動能力が小さい
ので、基板電位Ｖａａはさほど上昇しない。そのため、
電源電圧の立上がりが急峻な場合でもラッチアップを未
然に防止することができる。
なお、第１図の実施例では、独立した２個のＰＯＲパル
ス発生回路１４ａおよび１４ｂを用いたが、第３図に示
すように１個のＦＯＲパルス発生回路１４ａを用い、そ
の出力を遅延回路２５で遅延して２種類のパルスを発生
させるようにしてもよい。
ス発生回路１４ａおよび１４ｂを用いたが、第３図に示
すように１個のＦＯＲパルス発生回路１４ａを用い、そ
の出力を遅延回路２５で遅延して２種類のパルスを発生
させるようにしてもよい。
また、第１図の実施例では、入力禁止回路２２としてＮ
ＯＲゲート２３を用いたが、同等な機能を持つ回路であ
ればＮＯＲゲートに限定される必要はない。
ＯＲゲート２３を用いたが、同等な機能を持つ回路であ
ればＮＯＲゲートに限定される必要はない。
前述したように、この発明は半導体集積回路装置一般に
広く適用できるが、半導体記憶装置の場合にもＤＲＡＭ
、スタティックＲＡＭ、ＲＯＭ等に広く適用できる。
広く適用できるが、半導体記憶装置の場合にもＤＲＡＭ
、スタティックＲＡＭ、ＲＯＭ等に広く適用できる。
［発明の効果］
以上のように、この発明によれば、電源投入時において
基板電位を接地電位にクランプするとともに内部回路の
動作を禁止し、さらに基板電位のクランプが解除されて
から内部回路の動作の禁止を解除するようにしたので、
電源投入時におけるラッチアップを極めて効果的に防止
することができる。
基板電位を接地電位にクランプするとともに内部回路の
動作を禁止し、さらに基板電位のクランプが解除されて
から内部回路の動作の禁止を解除するようにしたので、
電源投入時におけるラッチアップを極めて効果的に防止
することができる。
第１図は、この発明の一実施例の構成を示す概略ブロッ
ク図である。 第２図は、第１図に示す実施例の動作を説明するための
タイミングチャートである。 第３図は、この発明の他の実施例の構成の一部を示すブ
ロック図である。 第４図は、Ｖａａ発生回路を搭載したＣＭＯ８構造を有
する従来の半導体集積回路装置の断面構造を示す図であ
る。 第５図は、第４図に示す半導体集積回路装置に形成され
たＣＭＯＳインバータの等価回路を示す図である。 第６図は、第４図に示す半導体集積回路装置において、
電源電圧Ｖｃｃと接地電圧Ｖｓｓとの間に寄生するサイ
リスク回路を示す図である。 第７図は、電源投入時におけるラッチアップを防止する
ための従来回路の一例を示す図である。 第８図は、第７図に示すＦＯＲパルス発生回路１４の構
成を示す回路図である。 第９Ａ図は、第７図に示す従来回路の動作を説明するた
めのタイミングチャートである。 第９Ｂ図は、電源電圧Ｖｃｃの立上がりが急峻な場合に
おける第７図の従来例の動作を説明するためのタイミン
グチャートである。 第１０図は、電源投入時におけるラッチアップを防止す
るための従来回路の他の例を示す図である。 第１１Ａ図は、第１０図に示す従来回路の動作を説明す
るためのタイミングチャートである。 第１１Ｂ図は、電源電圧Ｖｃｃの立上がりが急峻な場合
における第１０図の従来回路の動作を説明するためのタ
イミングチャートである。 図において、１２はＶａａ発生回路、１３はＶａａクラ
ンプ回路、１４ａおよび１４ｂはＰＯＲパルス発生回路
、１７は入力回路、２１はインバータ、２２は入力禁止
回路、２３はＮＯＲゲート、２４は内部回路、２５は遅
延回路、見１はＶＣＣ配線、悲２はＶｓｓ配線、銃３は
ＶａＢ配線を示す。 第１０
ク図である。 第２図は、第１図に示す実施例の動作を説明するための
タイミングチャートである。 第３図は、この発明の他の実施例の構成の一部を示すブ
ロック図である。 第４図は、Ｖａａ発生回路を搭載したＣＭＯ８構造を有
する従来の半導体集積回路装置の断面構造を示す図であ
る。 第５図は、第４図に示す半導体集積回路装置に形成され
たＣＭＯＳインバータの等価回路を示す図である。 第６図は、第４図に示す半導体集積回路装置において、
電源電圧Ｖｃｃと接地電圧Ｖｓｓとの間に寄生するサイ
リスク回路を示す図である。 第７図は、電源投入時におけるラッチアップを防止する
ための従来回路の一例を示す図である。 第８図は、第７図に示すＦＯＲパルス発生回路１４の構
成を示す回路図である。 第９Ａ図は、第７図に示す従来回路の動作を説明するた
めのタイミングチャートである。 第９Ｂ図は、電源電圧Ｖｃｃの立上がりが急峻な場合に
おける第７図の従来例の動作を説明するためのタイミン
グチャートである。 第１０図は、電源投入時におけるラッチアップを防止す
るための従来回路の他の例を示す図である。 第１１Ａ図は、第１０図に示す従来回路の動作を説明す
るためのタイミングチャートである。 第１１Ｂ図は、電源電圧Ｖｃｃの立上がりが急峻な場合
における第１０図の従来回路の動作を説明するためのタ
イミングチャートである。 図において、１２はＶａａ発生回路、１３はＶａａクラ
ンプ回路、１４ａおよび１４ｂはＰＯＲパルス発生回路
、１７は入力回路、２１はインバータ、２２は入力禁止
回路、２３はＮＯＲゲート、２４は内部回路、２５は遅
延回路、見１はＶＣＣ配線、悲２はＶｓｓ配線、銃３は
ＶａＢ配線を示す。 第１０
Claims (1)
- 【特許請求の範囲】 同一半導体基板上に形成された半導体集積回路装置であ
つて、 前記半導体基板に一定の逆バイアス電圧を印加するため
の基板バイアス印加手段と、 外部信号から内部回路の動作を規定する内部信号を作る
ための入力回路と、 電源投入時から第１の時間経過時に信号が反転する第１
のパルス信号を発生する第１のパルス信号発生手段と、 電源投入時から前記第１の時間よりも長い第２の時間経
過時に信号が反転する第２のパルス信号を発生する第２
のパルス信号発生手段と、 前記第１のパルス信号に応答して動作し、電源投入後前
記第１の時間内は前記半導体基板の電位を接地電位に固
定するクランプ手段と、 前記第２のパルス信号に応答して動作し、電源投入後前
記第２の時間内は前記入力回路の動作を禁止する禁止手
段とを備える、半導体集積回路装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63308101A JP2772530B2 (ja) | 1988-12-05 | 1988-12-05 | 半導体集積回路装置 |
| DE3936675A DE3936675C2 (de) | 1988-12-05 | 1989-11-03 | Integrierte Schaltungseinrichtung mit sicherer Verhinderung des "latch-up"-Zustandes |
| US07/435,860 US4994689A (en) | 1988-12-05 | 1989-11-14 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63308101A JP2772530B2 (ja) | 1988-12-05 | 1988-12-05 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02153621A true JPH02153621A (ja) | 1990-06-13 |
| JP2772530B2 JP2772530B2 (ja) | 1998-07-02 |
Family
ID=17976878
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63308101A Expired - Fee Related JP2772530B2 (ja) | 1988-12-05 | 1988-12-05 | 半導体集積回路装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4994689A (ja) |
| JP (1) | JP2772530B2 (ja) |
| DE (1) | DE3936675C2 (ja) |
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| JPS62121996A (ja) * | 1985-11-22 | 1987-06-03 | Hitachi Ltd | 半導体装置 |
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-
1988
- 1988-12-05 JP JP63308101A patent/JP2772530B2/ja not_active Expired - Fee Related
-
1989
- 1989-11-03 DE DE3936675A patent/DE3936675C2/de not_active Expired - Fee Related
- 1989-11-14 US US07/435,860 patent/US4994689A/en not_active Expired - Lifetime
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