JPS63308794A - 基板バイアス回路 - Google Patents
基板バイアス回路Info
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- JPS63308794A JPS63308794A JP62145844A JP14584487A JPS63308794A JP S63308794 A JPS63308794 A JP S63308794A JP 62145844 A JP62145844 A JP 62145844A JP 14584487 A JP14584487 A JP 14584487A JP S63308794 A JPS63308794 A JP S63308794A
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- 239000003990 capacitor Substances 0.000 claims abstract description 26
- 239000000758 substrate Substances 0.000 claims description 79
- 239000004065 semiconductor Substances 0.000 claims description 5
- 238000007599 discharging Methods 0.000 claims description 3
- 230000004044 response Effects 0.000 claims description 3
- 230000003071 parasitic effect Effects 0.000 claims description 2
- 230000000694 effects Effects 0.000 abstract description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 10
- 229910052710 silicon Inorganic materials 0.000 description 10
- 239000010703 silicon Substances 0.000 description 10
- 238000009792 diffusion process Methods 0.000 description 8
- 230000008878 coupling Effects 0.000 description 6
- 238000010168 coupling process Methods 0.000 description 6
- 238000005859 coupling reaction Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 230000005611 electricity Effects 0.000 description 1
- 230000015654 memory Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
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- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
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- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
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- G05F3/205—Substrate bias-voltage generators
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、基板バイアスをチップ上で発生するＭＯ８
型半導体集積回路の基板バイアス回路に関するもので、
特にＭＯＳ型半導体メモリにおける１！源投入時の基板
バイアスクランプを考慮した基板バイアス回路に関する
ものである。
型半導体集積回路の基板バイアス回路に関するもので、
特にＭＯＳ型半導体メモリにおける１！源投入時の基板
バイアスクランプを考慮した基板バイアス回路に関する
ものである。
［従来の技術］
この発明は、ＭＯＳトランジスタを用いて構成されるＭ
Ｏ８型半導体メモリ、その中でもＭＯＳダイナミックＲ
ＡＭに最もよく適用できるのでこれによって説明する。
Ｏ８型半導体メモリ、その中でもＭＯＳダイナミックＲ
ＡＭに最もよく適用できるのでこれによって説明する。
第５図は、ＭＯＳダイナミックＲＡＭにおける従来の基
板バイアス回路である。図において１は電源電圧ｙｃｃ
が印加されるＶＣＣ電源配線、２は接地レベル（０■）
の基準電圧ＶＳＳが印加される接地配線、３はＭＯＳダ
イナミックＲＡＭのチップ上（以後ＲＡＭチップと略す
）に設けられた負の基板バイアスＶａらを発生する基板
バイアスＶも８発生回路、４はＶａａ発生回路３の出力
である基板バイアスＶａａが印加される基板バイアス配
線である。５はｎチャネルのＭＯＳトランジスタからな
る基板バイアスクランプ回路で、そのゲートおよびドレ
インは基板バイアス配線４に接続され、ソースは接地配
線２に接続されている。６はｖ ｃｃｉｌ ａ配線１と
基板バイアス配線４の間に存在するキャパシタである。
板バイアス回路である。図において１は電源電圧ｙｃｃ
が印加されるＶＣＣ電源配線、２は接地レベル（０■）
の基準電圧ＶＳＳが印加される接地配線、３はＭＯＳダ
イナミックＲＡＭのチップ上（以後ＲＡＭチップと略す
）に設けられた負の基板バイアスＶａらを発生する基板
バイアスＶも８発生回路、４はＶａａ発生回路３の出力
である基板バイアスＶａａが印加される基板バイアス配
線である。５はｎチャネルのＭＯＳトランジスタからな
る基板バイアスクランプ回路で、そのゲートおよびドレ
インは基板バイアス配線４に接続され、ソースは接地配
線２に接続されている。６はｖ ｃｃｉｌ ａ配線１と
基板バイアス配線４の間に存在するキャパシタである。
次に第５図に示したキャパシタ６の成分について説明す
る。第６図はＣＭＯＳダイナミックＲＡＭのＲＡＭチッ
プの断面図である。図において２０はｐ型シリコン基板
で、ＲＡＭチップ上に設けられたＶＢＩＩ発生回路３よ
り発生する基板バイアスＶａａがこのｐ型シリコン基板
２０に基板バイアス配線４を通じて印加される。２１は
ｐ型シリコン基板２０の中に形成されたｎ−ウェルでｎ
チャネルＭＯＳトランジスタが形成される領域である。
る。第６図はＣＭＯＳダイナミックＲＡＭのＲＡＭチッ
プの断面図である。図において２０はｐ型シリコン基板
で、ＲＡＭチップ上に設けられたＶＢＩＩ発生回路３よ
り発生する基板バイアスＶａａがこのｐ型シリコン基板
２０に基板バイアス配線４を通じて印加される。２１は
ｐ型シリコン基板２０の中に形成されたｎ−ウェルでｎ
チャネルＭＯＳトランジスタが形成される領域である。
２２はｎ−ウェル２１を電ｍ’ｉａ圧ＶＣＣに固定する
ためのｎ＋拡散層でＶ Ｃｏｌ！源配線１と接続されて
いる。２３はｐ型シリコン基板２０の中に形成されたｎ
十拡散層でＶＣＣ電源配線１と接続されている。図から
れかるように、ｎ−ウェル２１とｐ型シリコン基板２０
からなるｐ−ｎ接合容量ｃｗｅｌｌや、ｎ＋拡散層２３
とｐ型シリコン基板２０からなるｐ−ｎ接合室！Ｏｎ＋
型がキャパシタ６の成分となる。Ｃｗａｌｌやｃｎ ”
ａ外にもたとえばｎチャネルＭＯＳトランジスタおよ
びｐチャネルＭＯ８）−ランジスタを通じて充電される
ｎ＋拡散層（図示せず）もキャパシタ６の成分となり得
る。
ためのｎ＋拡散層でＶ Ｃｏｌ！源配線１と接続されて
いる。２３はｐ型シリコン基板２０の中に形成されたｎ
十拡散層でＶＣＣ電源配線１と接続されている。図から
れかるように、ｎ−ウェル２１とｐ型シリコン基板２０
からなるｐ−ｎ接合容量ｃｗｅｌｌや、ｎ＋拡散層２３
とｐ型シリコン基板２０からなるｐ−ｎ接合室！Ｏｎ＋
型がキャパシタ６の成分となる。Ｃｗａｌｌやｃｎ ”
ａ外にもたとえばｎチャネルＭＯＳトランジスタおよ
びｐチャネルＭＯ８）−ランジスタを通じて充電される
ｎ＋拡散層（図示せず）もキャパシタ６の成分となり得
る。
２４はｐ型シリコン基板２０の中に形成されたｎ＋拡散
層で接地配線２と接続されている。 従来の基板バイア
ス回路は、第６図に示すようなキャパシタ６を有し、回
路的には第５図に示すように構成されている。次に電源
電圧ＶＣＣが投入されたときの基板バイアス回路の動作
を第７図によって説明する。
層で接地配線２と接続されている。 従来の基板バイア
ス回路は、第６図に示すようなキャパシタ６を有し、回
路的には第５図に示すように構成されている。次に電源
電圧ＶＣＣが投入されたときの基板バイアス回路の動作
を第７図によって説明する。
時間ｔ。において電ｌ！ＩＩ′Ｒ圧■ＣＣが投入された
とする。時間ｔ０から時間ｔ２にかけて電源電圧Ｖｃｃ
１．ｔ ＯＶから設定された正の値、たとえば５Ｖに向
かって立ち上がっていく。このとき、キャパシタ６の容
量結合によって基板バイアスＶａａはＯ■から正の方向
へ昇圧されていく。しかし、時間ｔ、においてＶａａの
値がＭＯＳ）−ランジスタ５のしきい値電圧ＶＴＩＩを
越えると、ＭＯＳ トランジスタ５がオンして、ＶＴ１
１以上にＶａａの値が昇圧されることを防止する。した
がってＶａａの値は時間ｔ、から時間ｔｓまではＶＴＮ
の値にクランプされている。時間ｔ、になると、Ｖａａ
発生回路３が働き始め、Ｖａａの値は負の値へ落ち着い
てゆき、時間ｔ４においてＶａａの値は安定する。
とする。時間ｔ０から時間ｔ２にかけて電源電圧Ｖｃｃ
１．ｔ ＯＶから設定された正の値、たとえば５Ｖに向
かって立ち上がっていく。このとき、キャパシタ６の容
量結合によって基板バイアスＶａａはＯ■から正の方向
へ昇圧されていく。しかし、時間ｔ、においてＶａａの
値がＭＯＳ）−ランジスタ５のしきい値電圧ＶＴＩＩを
越えると、ＭＯＳ トランジスタ５がオンして、ＶＴ１
１以上にＶａａの値が昇圧されることを防止する。した
がってＶａａの値は時間ｔ、から時間ｔｓまではＶＴＮ
の値にクランプされている。時間ｔ、になると、Ｖａａ
発生回路３が働き始め、Ｖａａの値は負の値へ落ち着い
てゆき、時間ｔ４においてＶａａの値は安定する。
〔１明が解決しようとする問題点］
従来の基板バイアス回路は以上のように構成されている
ので、電源電圧Ｖｃｃが投入されたときに基板バイアス
ＶａａがクランプされるレベルがＭＯＳトランジスタ５
のしきい値電圧ＶＴＨによって決定され、かつこのＶＴ
Ｉ＋の値にはＶｔＨ＜Ｖｒ（’ｌ／ｒはｐ−ｎ接合の順
方向電圧で０．６■程度）の制約があるという欠点があ
った。これはＭＯＳトランジスタ５のＶＴＨ＞ＶＦなら
ば、電源電圧ｙｃｃが投入されたとき、ｐ型シリコン基
板２０とｎ“拡散層２４からなるｐ−ｎ接合が順方向に
なり（第６図参照）、０ＭＯ８の場合にはこれをトリガ
にしてラッチアップが起こるためである。
ので、電源電圧Ｖｃｃが投入されたときに基板バイアス
ＶａａがクランプされるレベルがＭＯＳトランジスタ５
のしきい値電圧ＶＴＨによって決定され、かつこのＶＴ
Ｉ＋の値にはＶｔＨ＜Ｖｒ（’ｌ／ｒはｐ−ｎ接合の順
方向電圧で０．６■程度）の制約があるという欠点があ
った。これはＭＯＳトランジスタ５のＶＴＨ＞ＶＦなら
ば、電源電圧ｙｃｃが投入されたとき、ｐ型シリコン基
板２０とｎ“拡散層２４からなるｐ−ｎ接合が順方向に
なり（第６図参照）、０ＭＯ８の場合にはこれをトリガ
にしてラッチアップが起こるためである。
さらに第７図において時間ｔ、から時間ｔ、におけるＭ
ＯＳ）−ランジスタ５の動作点はゲート・ソース間電圧
がＶＴＨぎりぎりの５極管領域なので、十分な低インピ
ーダンス状態にＭＯＳトランジスタ５はなることができ
ない。したがって、電源電圧Ｖｃｃが急峻に立ち上がる
ような′Ｒ源投入をした場合には、キャパシタ６の容う
結合によってＶ［ｌＢを昇圧させようとする効果が、Ｖ
［１［１をＶＴＨのレベルにＭＯＳ ）−ランジスタ５
によってＶ丁□レベルにクランプするインピーダンスよ
り大きくなり、■８Ｂの値がＶＴＨ以上の正の値になる
ことが時間ｔ１のあたりで瞬間的に起こり得る（第７図
には図示せず）。このような場合、ｐ型シリコン基板２
０と、ｎ４記号拡散Ｈ２４からなるｐ−ｎ接合が順方向
になり（第６図参照）、０ＭＯ８の場合にはこれをトリ
ガにしてラッチアップが起こるという問題点があった。
ＯＳ）−ランジスタ５の動作点はゲート・ソース間電圧
がＶＴＨぎりぎりの５極管領域なので、十分な低インピ
ーダンス状態にＭＯＳトランジスタ５はなることができ
ない。したがって、電源電圧Ｖｃｃが急峻に立ち上がる
ような′Ｒ源投入をした場合には、キャパシタ６の容う
結合によってＶ［ｌＢを昇圧させようとする効果が、Ｖ
［１［１をＶＴＨのレベルにＭＯＳ ）−ランジスタ５
によってＶ丁□レベルにクランプするインピーダンスよ
り大きくなり、■８Ｂの値がＶＴＨ以上の正の値になる
ことが時間ｔ１のあたりで瞬間的に起こり得る（第７図
には図示せず）。このような場合、ｐ型シリコン基板２
０と、ｎ４記号拡散Ｈ２４からなるｐ−ｎ接合が順方向
になり（第６図参照）、０ＭＯ８の場合にはこれをトリ
ガにしてラッチアップが起こるという問題点があった。
［問題点を解決するための手段］
この発明に係る基板バイアス回路は、基板バイアスクラ
ンプ回路をスイッチング素子と容量と放電手段とから構
成し、前記スイッチング素子を接地配線と基板バイアス
配線間に設け、前記スイッチング素子の入力部を容量を
介して電源配線に接続するとともに、放電手段を介して
基板バイアス配線に接続するように構成したものである
。
ンプ回路をスイッチング素子と容量と放電手段とから構
成し、前記スイッチング素子を接地配線と基板バイアス
配線間に設け、前記スイッチング素子の入力部を容量を
介して電源配線に接続するとともに、放電手段を介して
基板バイアス配線に接続するように構成したものである
。
［作用］
この発明における基板バイアスクランプ回路のスイッチ
ング素子、容量および放電手段は以下の作用を行なう。
ング素子、容量および放電手段は以下の作用を行なう。
すなわち、Ｉ！＋１［１１圧投入時に電源電圧が立ち上
がり始めると、容量の容量結合によってトランジスタの
ようなスイッチング素子の入力電圧は電源電圧の立ち上
がりに追従して正の方向へ昇圧され、基板バイアスクラ
ンプ回路を十分低インピーダンスにして基板バイアス電
圧をＯボルトでクランプする。またトランジスタのよう
なスイッチング素子の入力部と基板バイアス配線間に設
けられた放電手段は電源投入時から一定時間経過後は基
板バイアス発生回路が定常状態になった後にはスイッチ
ング素子の作動を止める働きをするために設けられるも
ので、その時定数は電源配線の変動に応答して前記スイ
ッチング素子が動作するのに十分な長さに設定される。
がり始めると、容量の容量結合によってトランジスタの
ようなスイッチング素子の入力電圧は電源電圧の立ち上
がりに追従して正の方向へ昇圧され、基板バイアスクラ
ンプ回路を十分低インピーダンスにして基板バイアス電
圧をＯボルトでクランプする。またトランジスタのよう
なスイッチング素子の入力部と基板バイアス配線間に設
けられた放電手段は電源投入時から一定時間経過後は基
板バイアス発生回路が定常状態になった後にはスイッチ
ング素子の作動を止める働きをするために設けられるも
ので、その時定数は電源配線の変動に応答して前記スイ
ッチング素子が動作するのに十分な長さに設定される。
したがって以上の働きにより、電源投入後の一定時間経
過後は基板バイアスは所定の基板バイアス電圧に設定さ
れる。
過後は基板バイアスは所定の基板バイアス電圧に設定さ
れる。
［発明の実施例〕
第１図は、本発明による基板バイアスクランプ回路を示
し、図において１〜６は上記従来装置と全く同一のもの
であり、１はｖＣＣ電源配線、２は接地配線、３は基板
バイアス発生回路、４は基板バイアス配線、５はＭｏＳ
トランジスタζ６はＶｃｃ電線配線１と基板バイアス配
置１４の間に存在するキャパシタである。７は一端がｖ
ａｃｔ ａ配線１に接続され、他端がノード９に接続
されているキャパシタである。８は一端が基板バイアス
配ｔａ４に接続され、他端がノード９に接続されている
抵抗であり、９はノードである。ＭＯＳトランジスタ５
とキャパシタ７と抵抗８から基板バイアスクランプ回路
が構成されている。
し、図において１〜６は上記従来装置と全く同一のもの
であり、１はｖＣＣ電源配線、２は接地配線、３は基板
バイアス発生回路、４は基板バイアス配線、５はＭｏＳ
トランジスタζ６はＶｃｃ電線配線１と基板バイアス配
置１４の間に存在するキャパシタである。７は一端がｖ
ａｃｔ ａ配線１に接続され、他端がノード９に接続
されているキャパシタである。８は一端が基板バイアス
配ｔａ４に接続され、他端がノード９に接続されている
抵抗であり、９はノードである。ＭＯＳトランジスタ５
とキャパシタ７と抵抗８から基板バイアスクランプ回路
が構成されている。
上記のように構成された基板バイアスクランプ回路にお
ける電源電圧ＶＣＣが投入されたときの動作を第２図を
使って説明する。時間Ｓ０においてｉＩ源電圧ＶＣＣが
投入されたとする。時間Ｓ０から時間Ｓ、にかけて電源
電圧ＶＣＣは０■から設定された正の値、たとえば５■
に向かって立ち上がってゆく。時間Ｓ０において、ノー
ド９のレベルはＯｖである。次に電源電圧■ＣＣが立ち
上がり始めると、キャパシタ７の容量結合によってノー
ド９は電源電圧Ｖｃｃの立ち上がりに追従して正の方向
へ昇圧されてゆく。このとき、ノード９は抵抗８を通じ
て放電されて基板バイアス配線４の電位になろうとする
が、この放電の時定数はキャパシタ７の容ＩＣＡと抵抗
８の大きさＲＡの乗算した値、すなわちＣＡ−ＲＡであ
る。ここでＣＡ−ＲＡはＩＩ源電圧ＶＣＣがＯｖから５
■へ立ち上がってゆく時間に比べて大きいものとする。
ける電源電圧ＶＣＣが投入されたときの動作を第２図を
使って説明する。時間Ｓ０においてｉＩ源電圧ＶＣＣが
投入されたとする。時間Ｓ０から時間Ｓ、にかけて電源
電圧ＶＣＣは０■から設定された正の値、たとえば５■
に向かって立ち上がってゆく。時間Ｓ０において、ノー
ド９のレベルはＯｖである。次に電源電圧■ＣＣが立ち
上がり始めると、キャパシタ７の容量結合によってノー
ド９は電源電圧Ｖｃｃの立ち上がりに追従して正の方向
へ昇圧されてゆく。このとき、ノード９は抵抗８を通じ
て放電されて基板バイアス配線４の電位になろうとする
が、この放電の時定数はキャパシタ７の容ＩＣＡと抵抗
８の大きさＲＡの乗算した値、すなわちＣＡ−ＲＡであ
る。ここでＣＡ−ＲＡはＩＩ源電圧ＶＣＣがＯｖから５
■へ立ち上がってゆく時間に比べて大きいものとする。
よってノード９は′１１１ｍ′Ｒ圧ＶＣＣの立ち上がり
に追従して正の方向に昇圧される。一方、基板バイアス
■ＩＩＩＩもＯｖから正の方向へキャパシタ６の容量結
合によって昇圧されてゆく。
に追従して正の方向に昇圧される。一方、基板バイアス
■ＩＩＩＩもＯｖから正の方向へキャパシタ６の容量結
合によって昇圧されてゆく。
次に時間Ｓ、において、ノード９がＭＯＳトランジスタ
５のしきい値電圧を越えるとＭＯＳトランジスタ５がオ
ンするので、基板バイアスＶｌｌｆｌはＯｖへ放電され
る。時間Ｓ、から時間Ｓ２にかけてはノード９がキャパ
シタ７の容量結合によって昇圧されつつ、時定数ＣＡ
−ＲＡで抵抗日によって放電されるが、昇圧の方が勝る
のでＭＯＳトランジスタ５は強くオンしてゆく。したが
って、Ｖｌｌｌｌの値はＯｖへ十分低いインピーダンス
でクランプされている。
５のしきい値電圧を越えるとＭＯＳトランジスタ５がオ
ンするので、基板バイアスＶｌｌｆｌはＯｖへ放電され
る。時間Ｓ、から時間Ｓ２にかけてはノード９がキャパ
シタ７の容量結合によって昇圧されつつ、時定数ＣＡ
−ＲＡで抵抗日によって放電されるが、昇圧の方が勝る
のでＭＯＳトランジスタ５は強くオンしてゆく。したが
って、Ｖｌｌｌｌの値はＯｖへ十分低いインピーダンス
でクランプされている。
次に、時間Ｓ、になると、Ｖｌｌｌ１発生回路３が働き
始めるが、ＭＯＳトランジスタ５がオンしているために
Ｖ８１１の値は０■のままである。一方、時間Ｓ２より
、ノード９は昇圧された値から時定数ＯＡ −ＲＡで抵
抗日を通じて放電されてゆく。
始めるが、ＭＯＳトランジスタ５がオンしているために
Ｖ８１１の値は０■のままである。一方、時間Ｓ２より
、ノード９は昇圧された値から時定数ＯＡ −ＲＡで抵
抗日を通じて放電されてゆく。
そして時開Ｓ、にはノード９はＯＶへ放電されてしまい
、ＭＯＳトランジスタ５は完全にオフする。
、ＭＯＳトランジスタ５は完全にオフする。
すると、Ｖｌｌｌ１発生回路３によってＶａａの値を負
にする効果が現われ始め、時間ｓ４によりＶＢＢの値は
負の値になってゆく。同時に、抵抗８を通じてノード９
のレベルもＶａＢの値に追従してＯＶからさらに負の値
になってゆく。時間Ｓ、においてＶＢＢの値は安定する
。
にする効果が現われ始め、時間ｓ４によりＶＢＢの値は
負の値になってゆく。同時に、抵抗８を通じてノード９
のレベルもＶａＢの値に追従してＯＶからさらに負の値
になってゆく。時間Ｓ、においてＶＢＢの値は安定する
。
以上の説明かられかるように、本発明の基板バイアスク
ランプ回路においては、電源電圧■ｃｃが投入されたと
きに基板バイアスＶＩｉ＆がクランプされるレベルがＭ
ＯＳトランジスタ５のしきい値電圧によらず常にＯＶで
ある。したがってＭＯＳトランジスタ５のしきい値電圧
には、基板バイアスをクランプする目的からは何の制約
もない。さらに、ＭＯＳトランジスタ５には高いゲート
電圧が印加されるので、十分低いインピーダンス状態で
ＶａａをＯｖにクランプしており、効果の大きいクラン
プ回路を得ることができる利点がある。
ランプ回路においては、電源電圧■ｃｃが投入されたと
きに基板バイアスＶＩｉ＆がクランプされるレベルがＭ
ＯＳトランジスタ５のしきい値電圧によらず常にＯＶで
ある。したがってＭＯＳトランジスタ５のしきい値電圧
には、基板バイアスをクランプする目的からは何の制約
もない。さらに、ＭＯＳトランジスタ５には高いゲート
電圧が印加されるので、十分低いインピーダンス状態で
ＶａａをＯｖにクランプしており、効果の大きいクラン
プ回路を得ることができる利点がある。
したがって、瞬間的にもｐ型シリコン基板２０とｎ＋拡
散層２４からなるｐ−ｎ接合が順方向になることは起こ
らず（第６図参照）、０ＭＯ８の場合ラッチアップが起
こることを防止する。
散層２４からなるｐ−ｎ接合が順方向になることは起こ
らず（第６図参照）、０ＭＯ８の場合ラッチアップが起
こることを防止する。
第３図はこの発明の他の実施例である。図において、１
〜７．９は第１図に示すこの発明の装置と全く同一のも
のである。１０はゲートがＶ ｃａｌｌ源配ＷＡ１に接
続され、ドレインがノード９に接続され、ソースが基板
バイアス配線４に接続されたｎチャネルＭＯＳトランジ
スタである。第３図におけるｎチャネルＭＯ８ｌ−ラン
ジスタ１０の有するインピーダンスＺｏｏが、第１図に
示す抵抗８と全（同じ効果を有する。したがって第３図
に示すこの発明の装置においては、ノード９の放電の時
定数がＣＡ−Ｚ、。であることを除けば、第１図に示す
この発明の装置と全く同じ動作が期待できる。 第４図
はこの発明のさらに他の実施例である。図において、１
〜７．９は第１図に示すこの発明の装置と全く同一のも
のである。１１はゲートがノード１４に接続され、ドレ
インがノード９に接続され、ソースが基板バイアス配線
４に接続されたｎチャネルＭＯＳトランジスタである。
〜７．９は第１図に示すこの発明の装置と全く同一のも
のである。１０はゲートがＶ ｃａｌｌ源配ＷＡ１に接
続され、ドレインがノード９に接続され、ソースが基板
バイアス配線４に接続されたｎチャネルＭＯＳトランジ
スタである。第３図におけるｎチャネルＭＯ８ｌ−ラン
ジスタ１０の有するインピーダンスＺｏｏが、第１図に
示す抵抗８と全（同じ効果を有する。したがって第３図
に示すこの発明の装置においては、ノード９の放電の時
定数がＣＡ−Ｚ、。であることを除けば、第１図に示す
この発明の装置と全く同じ動作が期待できる。 第４図
はこの発明のさらに他の実施例である。図において、１
〜７．９は第１図に示すこの発明の装置と全く同一のも
のである。１１はゲートがノード１４に接続され、ドレ
インがノード９に接続され、ソースが基板バイアス配線
４に接続されたｎチャネルＭＯＳトランジスタである。
１２は一端がＶｃｃ電ｍ配ａ１に接続され、他端がノー
ド１４に接続された抵抗、１３は一端がノード１４に接
続され、他端が接地配置ｍ２に接続された抵抗である。
ド１４に接続された抵抗、１３は一端がノード１４に接
続され、他端が接地配置ｍ２に接続された抵抗である。
第４図におけるｎチャネルＭＯＳトランジスタ１１の有
するインピーダンスＺ＋＋が、抵抗１２と抵抗１３の抵
抗分割された値によって制御される点を除けば、第４図
に示すこの発明の装置は第３図に示すこの発明の装置と
全く同じ効果を有する。
するインピーダンスＺ＋＋が、抵抗１２と抵抗１３の抵
抗分割された値によって制御される点を除けば、第４図
に示すこの発明の装置は第３図に示すこの発明の装置と
全く同じ効果を有する。
ところでよ記実栢例では、ＣＭＯＳダイナミックＲＡＭ
の場合について述べたが、ＮＭＯＳダイナミックＲＡ〜
１にも）ｉ用できることは言うまでもない。さらには、
基板バイアスをチップ上で発生するスタティックＲＡＭ
、ＲＯＭなどのＭＯＳ型半導体メモリにも適用できる。
の場合について述べたが、ＮＭＯＳダイナミックＲＡ〜
１にも）ｉ用できることは言うまでもない。さらには、
基板バイアスをチップ上で発生するスタティックＲＡＭ
、ＲＯＭなどのＭＯＳ型半導体メモリにも適用できる。
［発明の効果］
以上のように、この発明によればトランジスタのような
スイッチング素子と、容】と、放電手段とから基板バイ
アス回路の基板バイアスクランプ回路を構成したので、
Ｎ源投入時に基板バイアス回路をクランプ回路に使用す
るＭＯＳトランジスタのしきい値電圧のようなスイッチ
ング素子の特性値に制約されず、低インピーダンスでＯ
ｖのレベルに基板バイアスをクランプできるという効果
がある。
スイッチング素子と、容】と、放電手段とから基板バイ
アス回路の基板バイアスクランプ回路を構成したので、
Ｎ源投入時に基板バイアス回路をクランプ回路に使用す
るＭＯＳトランジスタのしきい値電圧のようなスイッチ
ング素子の特性値に制約されず、低インピーダンスでＯ
ｖのレベルに基板バイアスをクランプできるという効果
がある。
第１図はこの発明の一実施例を示す基板バイアス回路、
第２図は第１図に示す基板バイアス回路内の基板バイア
スクランプ回路の動作説明図、第３図はこの発明の他の
実施例を示す基板バイアス回路、第４図はこの発明のさ
らに他の実施例を示す基板バイアス回路、第５図は従来
の基板バイアス回路、第６図は第５図におけるＶｃｃ電
源配線と基板バイアス配線間に存在するキャパシタの説
明図、第７図は第５図に示す基板パイアスクランプ回路
の動作説明図である。 図において１はｗＩ源配線、２は接地配線、３は基板バ
イアスＶａａ発生回路、４は基板バイアス配線、５はＭ
ＯＳトランジスタ、６は寄生キャパシタ、７はキャパシ
タ、８は抵抗、９はノード、１０．１１はＭＯＳトラン
ジスタ、１２．１３は抵抗であり、１４はノードである
。 なお、各図中同一符号は同一または相当部分を示す。
第２図は第１図に示す基板バイアス回路内の基板バイア
スクランプ回路の動作説明図、第３図はこの発明の他の
実施例を示す基板バイアス回路、第４図はこの発明のさ
らに他の実施例を示す基板バイアス回路、第５図は従来
の基板バイアス回路、第６図は第５図におけるＶｃｃ電
源配線と基板バイアス配線間に存在するキャパシタの説
明図、第７図は第５図に示す基板パイアスクランプ回路
の動作説明図である。 図において１はｗＩ源配線、２は接地配線、３は基板バ
イアスＶａａ発生回路、４は基板バイアス配線、５はＭ
ＯＳトランジスタ、６は寄生キャパシタ、７はキャパシ
タ、８は抵抗、９はノード、１０．１１はＭＯＳトラン
ジスタ、１２．１３は抵抗であり、１４はノードである
。 なお、各図中同一符号は同一または相当部分を示す。
Claims (3)
- （１）電源配線と、接地配線と、基板バイアス配線とを
備え、電源配線と基板バイアス配線との間には寄生容量
が存在し、電源配線および接地配線に対し結合され、予
め定められた値を有する基板バイアスを発生し、それを
基板バイアス配線に対して与える基板バイアス発生回路
と、前記接地配線および前記基板バイアス配線間に設け
られ、かつ電源配線に応答して動作する少なくとも１個
のスイッチング素子とからなるＭＯＳ型半導体メモリの
基板バイアス回路において、前記電線配線を容量を介し
て前記スイッチング素子の入力に接続し、かつ前記スイ
ッチング素子の入力を放電させる放電手段とを備え、そ
の放電時定数は電源配線の変動に応答して前記スイッチ
ング素子が動作するに充分な長さに設定されたことを特
徴とする基板バイアス回路。 - （２）前記放電手段を抵抗としたことを特徴とする特許
請求の範囲第１項に記載の基板バイアス回路。 - （３）前記放電手段をスイッチング素子としたことを特
徴とする特許請求の範囲第１項に記載の基板バイアス回
路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62145844A JPS63308794A (ja) | 1987-06-10 | 1987-06-10 | 基板バイアス回路 |
| US07/204,126 US4904885A (en) | 1987-06-10 | 1988-06-06 | Substrate bias circuit having substrate bias voltage clamp and operating method therefor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62145844A JPS63308794A (ja) | 1987-06-10 | 1987-06-10 | 基板バイアス回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63308794A true JPS63308794A (ja) | 1988-12-16 |
Family
ID=15394408
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62145844A Pending JPS63308794A (ja) | 1987-06-10 | 1987-06-10 | 基板バイアス回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4904885A (ja) |
| JP (1) | JPS63308794A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08221980A (ja) * | 1995-02-15 | 1996-08-30 | Nec Corp | バイアス電圧発生回路 |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2772530B2 (ja) * | 1988-12-05 | 1998-07-02 | 三菱電機株式会社 | 半導体集積回路装置 |
| US5530640A (en) * | 1992-10-13 | 1996-06-25 | Mitsubishi Denki Kabushiki Kaisha | IC substrate and boosted voltage generation circuits |
| JP3420606B2 (ja) * | 1993-03-15 | 2003-06-30 | 株式会社東芝 | 高電圧発生装置 |
| US5644215A (en) * | 1995-06-07 | 1997-07-01 | Micron Technology, Inc. | Circuit and method for regulating a voltage |
| JP3633061B2 (ja) * | 1995-10-19 | 2005-03-30 | 三菱電機株式会社 | 半導体集積回路装置 |
| SG83670A1 (en) * | 1997-09-02 | 2001-10-16 | Oki Techno Ct Singapore | A bias stabilization circuit |
| US6510088B2 (en) * | 2001-03-22 | 2003-01-21 | Winbond Electronics Corporation | Semiconductor device having reduced leakage and method of operating the same |
| US10352986B2 (en) | 2016-05-25 | 2019-07-16 | United Microelectronics Corp. | Method and apparatus for controlling voltage of doped well in substrate |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3940747A (en) * | 1973-08-02 | 1976-02-24 | Texas Instruments Incorporated | High density, high speed random access read-write memory |
| US4439692A (en) * | 1981-12-07 | 1984-03-27 | Signetics Corporation | Feedback-controlled substrate bias generator |
| US4631421A (en) * | 1984-08-14 | 1986-12-23 | Texas Instruments | CMOS substrate bias generator |
| US4670668A (en) * | 1985-05-09 | 1987-06-02 | Advanced Micro Devices, Inc. | Substrate bias generator with power supply control means to sequence application of bias and power to prevent CMOS SCR latch-up |
| KR960012249B1 (ko) * | 1987-01-12 | 1996-09-18 | 지멘스 악티엔게젤샤프트 | 래치업 방지회로를 가진 cmos 집적회로장치 |
-
1987
- 1987-06-10 JP JP62145844A patent/JPS63308794A/ja active Pending
-
1988
- 1988-06-06 US US07/204,126 patent/US4904885A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08221980A (ja) * | 1995-02-15 | 1996-08-30 | Nec Corp | バイアス電圧発生回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| US4904885A (en) | 1990-02-27 |
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