JPH1131950A - レベルシフト回路 - Google Patents
レベルシフト回路Info
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- JPH1131950A JPH1131950A JP9188659A JP18865997A JPH1131950A JP H1131950 A JPH1131950 A JP H1131950A JP 9188659 A JP9188659 A JP 9188659A JP 18865997 A JP18865997 A JP 18865997A JP H1131950 A JPH1131950 A JP H1131950A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/06—Modifications for ensuring a fully conducting state
- H03K17/063—Modifications for ensuring a fully conducting state in field-effect transistor switches
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M3/00—Conversion of dc power input into dc power output
- H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
- H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
- H02M3/06—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider
- H02M3/07—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps
- H02M3/073—Charge pumps of the Schenkel-type
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M3/00—Conversion of dc power input into dc power output
- H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
- H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
- H02M3/06—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider
- H02M3/07—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps
- H02M3/073—Charge pumps of the Schenkel-type
- H02M3/078—Charge pumps of the Schenkel-type with means for reducing the back bias effect, i.e. the effect which causes the threshold voltage of transistors to increase as more stages are added to the converters
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K2217/00—Indexing scheme related to electronic switching or gating, i.e. not by contact-making or -breaking covered by H03K17/00
- H03K2217/0036—Means reducing energy consumption
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Logic Circuits (AREA)
- Manipulation Of Pulses (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】消費電流の増加なしに低電圧動作が可能なレベ
ルシフト回路を提供することにある。 【解決手段】チャージポンプ型のレベルシフト回路にお
いて、ＮＭＯＳトランジスタＮＴ１１ａ，ＮＴ１２ａお
よびＮＴ１３をウェル・イン・ウェル構造として、これ
らのウェル（ｐウェル２３）の電位が出力電圧Ｖout の
上昇に追従して上がるように構成する。これにより、バ
ック−バイアス効果を減殺でき、２Ｖ以下の低電圧電源
化にも容易に対応ができる。
ルシフト回路を提供することにある。 【解決手段】チャージポンプ型のレベルシフト回路にお
いて、ＮＭＯＳトランジスタＮＴ１１ａ，ＮＴ１２ａお
よびＮＴ１３をウェル・イン・ウェル構造として、これ
らのウェル（ｐウェル２３）の電位が出力電圧Ｖout の
上昇に追従して上がるように構成する。これにより、バ
ック−バイアス効果を減殺でき、２Ｖ以下の低電圧電源
化にも容易に対応ができる。
Description
【０００１】
【発明の属する技術分野】本発明は、入力電圧レベルを
他の電圧レベルに変換するレベルシフト回路に関するも
のである。
他の電圧レベルに変換するレベルシフト回路に関するも
のである。
【０００２】
【従来の技術】半導体記憶装置、たとえば単一電源のフ
ラッシュメモリなどでは、５Ｖなどの外部電源電圧Ｖdd
レベルから、内部昇圧回路により発生させたたとえば１
２Ｖ〜２０Ｖの高電圧ＶPPレベルへ信号の電圧レベルを
変換するレベルシフト回路を用い、書き込み・消去動作
時に昇圧電圧ＶPPを生成して、書き込み・消去の制御系
に供給するように構成される。
ラッシュメモリなどでは、５Ｖなどの外部電源電圧Ｖdd
レベルから、内部昇圧回路により発生させたたとえば１
２Ｖ〜２０Ｖの高電圧ＶPPレベルへ信号の電圧レベルを
変換するレベルシフト回路を用い、書き込み・消去動作
時に昇圧電圧ＶPPを生成して、書き込み・消去の制御系
に供給するように構成される。
【０００３】単一電源のフラッシュメモリにおけるレベ
ルシフト回路としては、２種類の回路が知られている。
１つは高耐圧のｎチャネルＭＯＳ（ＮＭＯＳ）トランジ
スタとｐチャネルＭＯＳ（ＰＭＯＳ）トランジスタを使
用したＣＭＯＳ型回路である。他の１つは、ＮＭＯＳト
ランジスタあるいはＰＭＯＳトランジスタのいずれかの
ＭＯＳトランジスタのみを使うチャージポンプ型回路で
ある。
ルシフト回路としては、２種類の回路が知られている。
１つは高耐圧のｎチャネルＭＯＳ（ＮＭＯＳ）トランジ
スタとｐチャネルＭＯＳ（ＰＭＯＳ）トランジスタを使
用したＣＭＯＳ型回路である。他の１つは、ＮＭＯＳト
ランジスタあるいはＰＭＯＳトランジスタのいずれかの
ＭＯＳトランジスタのみを使うチャージポンプ型回路で
ある。
【０００４】図１１はＣＭＯＳ型レベルシフト回路の構
成例を示す回路図で、図１２は図１１の回路の入出力特
性を示す波形図である。図１１に示すように、ＣＭＯＳ
型レベルシフト回路１は、高電源電圧Ｖppと接地ＧＮＤ
との間に直列に接続されたＰＭＯＳトランジスタＰＴ１
およびＮＭＯＳトランジスタＮＴ１、ＰＭＯＳトランジ
スタＰＴ２およびＮＭＯＳトランジスタＮＴ２、並びに
インバータＩＮＶ１により構成されている。
成例を示す回路図で、図１２は図１１の回路の入出力特
性を示す波形図である。図１１に示すように、ＣＭＯＳ
型レベルシフト回路１は、高電源電圧Ｖppと接地ＧＮＤ
との間に直列に接続されたＰＭＯＳトランジスタＰＴ１
およびＮＭＯＳトランジスタＮＴ１、ＰＭＯＳトランジ
スタＰＴ２およびＮＭＯＳトランジスタＮＴ２、並びに
インバータＩＮＶ１により構成されている。
【０００５】このＣＭＯＳ型レベルシフト回路１では、
電源電圧Ｖddレベル、たとえば５Ｖで供給された入力電
圧Ｖinは、ＮＭＯＳトランジスタＮＴ１のゲートに供給
されるとともに、インバータＩＮＶ１でレベル反転作用
を受けて、接地レベルでＮＭＯＳトランジスタＮＴ２の
ゲートに供給される。これに伴い、ＮＭＯＳトランジス
タＮＴ１がオン状態となり、ＮＭＯＳトランジスタＮＴ
２がオフ状態となる。これにより、ノードＮＤ１は接地
レベルに引き込まれる。ノードＮＤ１の接地レベルはＰ
ＭＯＳトランジスタＰＴ２のゲートに供給され、ＰＭＯ
ＳトランジスタＰＴ２はオン状態となる。その結果、出
力ノードＮＤ２は高電圧Ｖppに引き上げられる。すなわ
ち、Ｖddレベルの入力電圧Ｖinが２０Ｖの高電圧に変換
され、Ｖout として出力される。
電源電圧Ｖddレベル、たとえば５Ｖで供給された入力電
圧Ｖinは、ＮＭＯＳトランジスタＮＴ１のゲートに供給
されるとともに、インバータＩＮＶ１でレベル反転作用
を受けて、接地レベルでＮＭＯＳトランジスタＮＴ２の
ゲートに供給される。これに伴い、ＮＭＯＳトランジス
タＮＴ１がオン状態となり、ＮＭＯＳトランジスタＮＴ
２がオフ状態となる。これにより、ノードＮＤ１は接地
レベルに引き込まれる。ノードＮＤ１の接地レベルはＰ
ＭＯＳトランジスタＰＴ２のゲートに供給され、ＰＭＯ
ＳトランジスタＰＴ２はオン状態となる。その結果、出
力ノードＮＤ２は高電圧Ｖppに引き上げられる。すなわ
ち、Ｖddレベルの入力電圧Ｖinが２０Ｖの高電圧に変換
され、Ｖout として出力される。
【０００６】これに対して、入力電圧Ｖinが０Ｖで入力
されると、ＮＭＯＳトランジスタＮＴ１がオフ状態とな
り、ＮＭＯＳトランジスタＮＴ２がオン状態となる。こ
れにより、出力ノードＮＤ２は接地レベルに引き込まれ
る。すなわち、０Ｖの入力電圧Ｖinが接地レベルのまま
で、Ｖout として出力される。
されると、ＮＭＯＳトランジスタＮＴ１がオフ状態とな
り、ＮＭＯＳトランジスタＮＴ２がオン状態となる。こ
れにより、出力ノードＮＤ２は接地レベルに引き込まれ
る。すなわち、０Ｖの入力電圧Ｖinが接地レベルのまま
で、Ｖout として出力される。
【０００７】図１３はチャージポンプ型レベルシフト回
路１０の構成例を示す回路図で、図１４は図１３の回路
の入出力特性を示す波形図である。このレベルシフト回
路１０は、図１３に示すように、デプレッション型ＮＭ
ＯＳトランジスタＮＴｄ１１、ＮＭＯＳトランジスタＮ
Ｔ１１，ＮＴ１２、および昇圧用素子としてのキャパシ
タＣ１１により構成されている。
路１０の構成例を示す回路図で、図１４は図１３の回路
の入出力特性を示す波形図である。このレベルシフト回
路１０は、図１３に示すように、デプレッション型ＮＭ
ＯＳトランジスタＮＴｄ１１、ＮＭＯＳトランジスタＮ
Ｔ１１，ＮＴ１２、および昇圧用素子としてのキャパシ
タＣ１１により構成されている。
【０００８】デプレッション型ＮＭＯＳトランジスタＮ
Ｔｄ１１が入力端子Ｔinと出力端子Ｔout との間に接続
され、そのゲートは信号Ｓｉｇ１の入力端子ＴS1に接続
されている。ＮＭＯＳトランジスタＮＴ１１のゲートは
出力端子Ｔout に接続され、ドレインは高電源電圧Ｖpp
の供給ラインに接続され、ドレインはＮＭＯＳトランジ
スタＮＴ１２のゲートに接続されている。ＮＭＯＳトラ
ンジスタＮＴ１２のドレインは自己のゲートおよびキャ
パシタＣ１１の一方の電極に接続され、ソースは出力端
子Ｔout に接続されている。そして、キャパシタＣ１１
の他方の電極がクロック信号ＣＬＫの入力端子ＴCLK に
接続されている。
Ｔｄ１１が入力端子Ｔinと出力端子Ｔout との間に接続
され、そのゲートは信号Ｓｉｇ１の入力端子ＴS1に接続
されている。ＮＭＯＳトランジスタＮＴ１１のゲートは
出力端子Ｔout に接続され、ドレインは高電源電圧Ｖpp
の供給ラインに接続され、ドレインはＮＭＯＳトランジ
スタＮＴ１２のゲートに接続されている。ＮＭＯＳトラ
ンジスタＮＴ１２のドレインは自己のゲートおよびキャ
パシタＣ１１の一方の電極に接続され、ソースは出力端
子Ｔout に接続されている。そして、キャパシタＣ１１
の他方の電極がクロック信号ＣＬＫの入力端子ＴCLK に
接続されている。
【０００９】このチャージポンプ型レベルシフト回路１
０では、信号Ｓｉｇ１が電源電圧Ｖddレベルに保持され
た状態で、入力電圧Ｖinが電源電圧Ｖddレベルに設定さ
れると、出力電圧Ｖout は略電源電圧Ｖddレベルに遷移
する。この状態で、信号Ｓｉｇ１が０Ｖに立ち下げられ
て、クロック信号ＣＬＫが電源電圧Ｖddレベルのハイレ
ベルに設定されると、ＮＭＯＳトランジスタＮＴ１１の
ソース側（ＮＭＯＳトランジスタＮＴ１２のゲート側）
のノードＮｐの電圧ＶＮｐは、ＶＮｐ＝Ｖout −Ｖｔｈ
(NT11)＋Ｖddとなる。なお、Ｖｔｈ(NT11)はＮＭＯＳト
ランジスタＮＴ１１のしきい値電圧である。その結果、
ノードＮｐ→ＮＭＯＳトランジスタＮＴ１２→出力端子
Ｔout とチャージが流れて出力電圧Ｖout が少し上昇す
る。
０では、信号Ｓｉｇ１が電源電圧Ｖddレベルに保持され
た状態で、入力電圧Ｖinが電源電圧Ｖddレベルに設定さ
れると、出力電圧Ｖout は略電源電圧Ｖddレベルに遷移
する。この状態で、信号Ｓｉｇ１が０Ｖに立ち下げられ
て、クロック信号ＣＬＫが電源電圧Ｖddレベルのハイレ
ベルに設定されると、ＮＭＯＳトランジスタＮＴ１１の
ソース側（ＮＭＯＳトランジスタＮＴ１２のゲート側）
のノードＮｐの電圧ＶＮｐは、ＶＮｐ＝Ｖout −Ｖｔｈ
(NT11)＋Ｖddとなる。なお、Ｖｔｈ(NT11)はＮＭＯＳト
ランジスタＮＴ１１のしきい値電圧である。その結果、
ノードＮｐ→ＮＭＯＳトランジスタＮＴ１２→出力端子
Ｔout とチャージが流れて出力電圧Ｖout が少し上昇す
る。
【００１０】平衡状態では、ノードＮｐの電圧はＶＮｐ
＝Ｖout ＋Ｖｔｈ(NT12)まで上がる。ここで、クロック
信号ＣＬＫのレベルＶCLK が接地レベルの０Ｖに切り換
えられると、ノードＮｐの電圧は、ＶＮｐ＝Ｖout ＋Ｖ
ｔｈ(NT12)−Ｖddとなる。すなわち、ＮＭＯＳトランジ
スタＮＴ１１のソース側ノードＮｐの電圧が出力電圧Ｖ
out より低くなる。その結果、高電圧Ｖppの供給源→Ｎ
ＭＯＳトランジスタＮＴ１１→ノードＮｐとチャージが
流れて、平衡状態ではＶＮｐ＝Ｖout −Ｖｔｈ(NT11)と
なる。以後、上述した動作の繰り返しで、クロック信号
ＣＬＫのハイレベルからローレベルの切り換わりのたび
に、出力電圧Ｖout は少しずつ上昇する。
＝Ｖout ＋Ｖｔｈ(NT12)まで上がる。ここで、クロック
信号ＣＬＫのレベルＶCLK が接地レベルの０Ｖに切り換
えられると、ノードＮｐの電圧は、ＶＮｐ＝Ｖout ＋Ｖ
ｔｈ(NT12)−Ｖddとなる。すなわち、ＮＭＯＳトランジ
スタＮＴ１１のソース側ノードＮｐの電圧が出力電圧Ｖ
out より低くなる。その結果、高電圧Ｖppの供給源→Ｎ
ＭＯＳトランジスタＮＴ１１→ノードＮｐとチャージが
流れて、平衡状態ではＶＮｐ＝Ｖout −Ｖｔｈ(NT11)と
なる。以後、上述した動作の繰り返しで、クロック信号
ＣＬＫのハイレベルからローレベルの切り換わりのたび
に、出力電圧Ｖout は少しずつ上昇する。
【００１１】
【発明が解決しようとする課題】ところで、図１１に示
すＣＭＯＳ型レベルシフト回路は、いわゆるバックバイ
アス(Back-Bias) 効果の問題がないので低電圧での動作
に優れ、その回路のトランジスタの最大電圧は高電圧Ｖ
ppに等しいという利点がある。また、高速動作、低消費
電流にも優れている。しかし、プロセス工程数とマスク
枚数が多くなりコスト的には不利である。
すＣＭＯＳ型レベルシフト回路は、いわゆるバックバイ
アス(Back-Bias) 効果の問題がないので低電圧での動作
に優れ、その回路のトランジスタの最大電圧は高電圧Ｖ
ppに等しいという利点がある。また、高速動作、低消費
電流にも優れている。しかし、プロセス工程数とマスク
枚数が多くなりコスト的には不利である。
【００１２】一方、図１３に示すようなチャージポンプ
型レベルシフト回路の最大の利点は、高耐圧のＰＭＯＳ
トランジスタあるいはＮＭＯＳトランジスタを使わない
ことからプロセス工程数とマスク枚数が少なくて済み低
コストであることにある。この特長から低コスト化を実
現できるＮＡＮＤ型フラッシュメモリに採用されてい
る。
型レベルシフト回路の最大の利点は、高耐圧のＰＭＯＳ
トランジスタあるいはＮＭＯＳトランジスタを使わない
ことからプロセス工程数とマスク枚数が少なくて済み低
コストであることにある。この特長から低コスト化を実
現できるＮＡＮＤ型フラッシュメモリに採用されてい
る。
【００１３】しかしながら、この回路はトランジスタの
バックバイアス効果からくるしきい値電圧Ｖｔｈ上昇の
ために低電圧動作に不利で、また、回路のトランジスタ
にかかる最大電圧はＶpp＋Ｖddにもなるのでトランジス
タのプロセス設計が難しくなる。
バックバイアス効果からくるしきい値電圧Ｖｔｈ上昇の
ために低電圧動作に不利で、また、回路のトランジスタ
にかかる最大電圧はＶpp＋Ｖddにもなるのでトランジス
タのプロセス設計が難しくなる。
【００１４】現在、特に携帯機器を中心に電源電圧の低
電圧化が進み、図１３の回路でＮＭＯＳトランジスタの
低しきい値電圧（Ｖｔｈ）化では対応できないようにな
ってきている。Ｖdd≧３Ｖではトランジスタの低Ｖｔｈ
化で対応できるが、Ｖdd＜２Ｖでは現実的に対応できな
い。以下に、この課題について、さらに詳細に考察す
る。
電圧化が進み、図１３の回路でＮＭＯＳトランジスタの
低しきい値電圧（Ｖｔｈ）化では対応できないようにな
ってきている。Ｖdd≧３Ｖではトランジスタの低Ｖｔｈ
化で対応できるが、Ｖdd＜２Ｖでは現実的に対応できな
い。以下に、この課題について、さらに詳細に考察す
る。
【００１５】まず、図１３の回路の回路に要請される制
限条件は、次の，で示す２項目である。
限条件は、次の，で示す２項目である。
【００１６】：出力電圧Ｖout を高電圧Ｖppまで上げ
るには、Ｖｔｈ(NT11)（ＶBB＝Ｖpp）＋Ｖｔｈ
(NT12)（ＶBB＝Ｖpp）≦Ｖddでなければならない。した
がって、低電圧化のためにはＶｔｈ（ＶBB＝Ｖpp）を小
さくしなければならない。
るには、Ｖｔｈ(NT11)（ＶBB＝Ｖpp）＋Ｖｔｈ
(NT12)（ＶBB＝Ｖpp）≦Ｖddでなければならない。した
がって、低電圧化のためにはＶｔｈ（ＶBB＝Ｖpp）を小
さくしなければならない。
【００１７】：クロック信号ＣＫＬでキャパシタＣ１
１を叩く前に、信号Ｓｉｇ１のＶddレベルを出力端子Ｔ
out 側に伝えて、少なくともＶout ≧Ｖｔｈ(NT11)（Ｖ
BB＝０Ｖ）としなければならない。この条件を満足しな
い場合には、ＮＭＯＳトランジスタＮＴ１１カットオフ
したままとなってレベル変換動作に至らない。したがっ
て、低電圧化のためにはＮＭＯＳトランジスタＮＴｄ１
１のしきい値電圧Ｖｔｈを小さくしなければならない。
図１３の回路では、この点を考慮してデプレッショント
ランジスタとしているが、このときは逆に、｜Ｖｔｈ
(NTd11) （ＶBB＝Ｖdd）｜≦Ｖdd（ｍｉｎ）でなければ
ならない。この条件を満足しない場合には、ゲートを０
Ｖにしても信号Ｓｉｇ１の供給側にリーク電流が発生し
てしまう。
１を叩く前に、信号Ｓｉｇ１のＶddレベルを出力端子Ｔ
out 側に伝えて、少なくともＶout ≧Ｖｔｈ(NT11)（Ｖ
BB＝０Ｖ）としなければならない。この条件を満足しな
い場合には、ＮＭＯＳトランジスタＮＴ１１カットオフ
したままとなってレベル変換動作に至らない。したがっ
て、低電圧化のためにはＮＭＯＳトランジスタＮＴｄ１
１のしきい値電圧Ｖｔｈを小さくしなければならない。
図１３の回路では、この点を考慮してデプレッショント
ランジスタとしているが、このときは逆に、｜Ｖｔｈ
(NTd11) （ＶBB＝Ｖdd）｜≦Ｖdd（ｍｉｎ）でなければ
ならない。この条件を満足しない場合には、ゲートを０
Ｖにしても信号Ｓｉｇ１の供給側にリーク電流が発生し
てしまう。
【００１８】このようにチャージポンプ型レベルシフト
回路を構成するトランジスタには大きな制約条件が付
く。上記はデプレッショントランジスタの採用により
低電圧化にはそれほど問題はないが、は大きな問題に
なる。
回路を構成するトランジスタには大きな制約条件が付
く。上記はデプレッショントランジスタの採用により
低電圧化にはそれほど問題はないが、は大きな問題に
なる。
【００１９】上記の場合でＶdd＝１．８Ｖの場合を考
察する。ＮＭＯＳトランジスタＮＴ１１，ＮＴ１２が同
じエンハンスメント型トランジスタとすると、Ｖｔｈ
（ＶBB＝Ｖpp）≦０．９Ｖでなければならないが、Ｖpp
＝２０Ｖとした場合、この条件はＶｔｈ（ＶBB＝０Ｖ）
＝−０．１〜−０．５Ｖ程度の値を要求することにな
る。ところが、ＮＭＯＳトランジスタＮＴ１１，ＮＴ１
２のしきい値電圧ＶｔｈがマイナスになるとＶＳｉｇ１
＝０Ｖのときに、高電圧Ｖppの供給源→ＮＭＯＳトラン
ジスタＮＴ１１→ＮＭＯＳトランジスタＮＴ１２→ＮＭ
ＯＳトランジスタＮＴｄ１１→入力Ｉｎとリーク電流が
流れてしまう問題が発生する。このため、ＮＭＯＳトラ
ンジスタＮＴ１１，ＮＴ１２の両方のしきい値電圧をＶ
ｔｈ＜０Ｖとすることはできない。
察する。ＮＭＯＳトランジスタＮＴ１１，ＮＴ１２が同
じエンハンスメント型トランジスタとすると、Ｖｔｈ
（ＶBB＝Ｖpp）≦０．９Ｖでなければならないが、Ｖpp
＝２０Ｖとした場合、この条件はＶｔｈ（ＶBB＝０Ｖ）
＝−０．１〜−０．５Ｖ程度の値を要求することにな
る。ところが、ＮＭＯＳトランジスタＮＴ１１，ＮＴ１
２のしきい値電圧ＶｔｈがマイナスになるとＶＳｉｇ１
＝０Ｖのときに、高電圧Ｖppの供給源→ＮＭＯＳトラン
ジスタＮＴ１１→ＮＭＯＳトランジスタＮＴ１２→ＮＭ
ＯＳトランジスタＮＴｄ１１→入力Ｉｎとリーク電流が
流れてしまう問題が発生する。このため、ＮＭＯＳトラ
ンジスタＮＴ１１，ＮＴ１２の両方のしきい値電圧をＶ
ｔｈ＜０Ｖとすることはできない。
【００２０】そこで通常は、ＮＭＯＳトランジスタＮＴ
１２には、他の周辺回路でも使用するＶｔｈ（ＶBB＝０
Ｖ）＝０．５〜０．８Ｖのエンハンスメント型トランジ
スタを使って、ＮＭＯＳトランジスタＮＴ１１に特別な
トランジスタを使いたいわけであるが、この通常エンハ
ンスメント型トランジスタのしきい値電圧Ｖｔｈだけ
で、Ｖｔｈ（ＶBB＝Ｖpp）＝１．５〜１．８Ｖになりば
らつきを考えると採用することは難しい。また、ＮＭＯ
ＳトランジスタＮＴ１１には、特別なＶｔｈ（ＶBB＝Ｖ
pp）≦０Ｖを持つデプレッショントランジスタが必要と
なる可能性が大きい。ＮＭＯＳトランジスタＮＴｄ１１
のＶｔｈは（ＶBB＝０Ｖ）＝約Ｖdd／２＝−１Ｖでこの
ときＶｔｈ（ＶＢＢ＝２０Ｖ）＝０Ｖぐらいになるが、
うまい具合にいつも共有できるとは限らない。
１２には、他の周辺回路でも使用するＶｔｈ（ＶBB＝０
Ｖ）＝０．５〜０．８Ｖのエンハンスメント型トランジ
スタを使って、ＮＭＯＳトランジスタＮＴ１１に特別な
トランジスタを使いたいわけであるが、この通常エンハ
ンスメント型トランジスタのしきい値電圧Ｖｔｈだけ
で、Ｖｔｈ（ＶBB＝Ｖpp）＝１．５〜１．８Ｖになりば
らつきを考えると採用することは難しい。また、ＮＭＯ
ＳトランジスタＮＴ１１には、特別なＶｔｈ（ＶBB＝Ｖ
pp）≦０Ｖを持つデプレッショントランジスタが必要と
なる可能性が大きい。ＮＭＯＳトランジスタＮＴｄ１１
のＶｔｈは（ＶBB＝０Ｖ）＝約Ｖdd／２＝−１Ｖでこの
ときＶｔｈ（ＶＢＢ＝２０Ｖ）＝０Ｖぐらいになるが、
うまい具合にいつも共有できるとは限らない。
【００２１】ところで、ＮＭＯＳトランジスタＮＴ１２
のしきい値電圧Ｖｔｈ（ＶBB＝Ｖpp）がマイナスでデプ
レッションであると、キャパシタＣ１１でＶpp＋Ｖｔｈ
以上にノードＮｐをたたき上げた（昇圧した）ときに、
ノードＮｐ→ＮＭＯＳトランジスタＮＴ１１→高電圧Ｖ
ppの供給源とリークしてしまう。このため、出力電圧Ｖ
out がＶppに近づいたところでの出力電圧Ｖout の上昇
スピードが鈍くなる。したがって、Ｖout ＝Ｖppになる
までの時間が余計にかかることになる。
のしきい値電圧Ｖｔｈ（ＶBB＝Ｖpp）がマイナスでデプ
レッションであると、キャパシタＣ１１でＶpp＋Ｖｔｈ
以上にノードＮｐをたたき上げた（昇圧した）ときに、
ノードＮｐ→ＮＭＯＳトランジスタＮＴ１１→高電圧Ｖ
ppの供給源とリークしてしまう。このため、出力電圧Ｖ
out がＶppに近づいたところでの出力電圧Ｖout の上昇
スピードが鈍くなる。したがって、Ｖout ＝Ｖppになる
までの時間が余計にかかることになる。
【００２２】なお、ＮＭＯＳトランジスタＮＴ１１に通
常のエンハンスメント型トランジスタを使い、ＮＭＯＳ
トランジスタＮＴ１２にデプレッショントランジスタを
使うことも考えられるが、この場合は出力端子Ｔout →
ＮＭＯＳトランジスタＮＴ１２→ノードＮｐと昇圧した
チャージが逆流するために、出力電圧Ｖout の上昇スピ
ードが全体的に遅くなる。
常のエンハンスメント型トランジスタを使い、ＮＭＯＳ
トランジスタＮＴ１２にデプレッショントランジスタを
使うことも考えられるが、この場合は出力端子Ｔout →
ＮＭＯＳトランジスタＮＴ１２→ノードＮｐと昇圧した
チャージが逆流するために、出力電圧Ｖout の上昇スピ
ードが全体的に遅くなる。
【００２３】以上、Ｖdd＝１．８Ｖで考察したが、これ
が通常の手段で何とかなる限界で、これ以下ではしきい
値電圧Ｖｔｈを４種類（他の周辺回路用とレベルシフト
回路用のエンハンスメントとデプレッション）作らなけ
ればならなくなる。また、しきい値電圧Ｖｔｈのバラツ
キ制御も困難である。
が通常の手段で何とかなる限界で、これ以下ではしきい
値電圧Ｖｔｈを４種類（他の周辺回路用とレベルシフト
回路用のエンハンスメントとデプレッション）作らなけ
ればならなくなる。また、しきい値電圧Ｖｔｈのバラツ
キ制御も困難である。
【００２４】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、消費電流の増加なしに低電圧動
作が可能なレベルシフト回路を提供することにある。
のであり、その目的は、消費電流の増加なしに低電圧動
作が可能なレベルシフト回路を提供することにある。
【００２５】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、外部電源電圧レベルの入力信号を内部電
源電圧レベルへ変換するレベルシフト回路であって、昇
圧用クロック信号が印加される容量素子と、上記入力信
号の入力端子と出力端子との間に接続された第１導電型
の第１の電界効果トランジスタと、上記容量素子と上記
出力端子間に接続され、ゲートが上記容量素子に接続さ
れた第１導電型の第２の電界効果トランジスタと、上記
内部電源電圧源と上記第２の電界効果トランジスタのゲ
ートとの間に接続され、ゲートが上記出力端子に接続さ
れた第３の電界効果トランジスタとを有し、上記第１、
第２および第３の電界効果トランジスタは第１導電型で
あり、上記第２および第３の電界効果トランジスタのう
ち、少なくとも第２の電界効果トランジスタが、第１導
電型の第１のウェル中に形成された第２導電型の第２の
ウェルに対して形成され、かつ、上記第２のウェルの電
位を出力電圧に追従させて上昇させるウェル電位調整回
路を有する。
め、本発明は、外部電源電圧レベルの入力信号を内部電
源電圧レベルへ変換するレベルシフト回路であって、昇
圧用クロック信号が印加される容量素子と、上記入力信
号の入力端子と出力端子との間に接続された第１導電型
の第１の電界効果トランジスタと、上記容量素子と上記
出力端子間に接続され、ゲートが上記容量素子に接続さ
れた第１導電型の第２の電界効果トランジスタと、上記
内部電源電圧源と上記第２の電界効果トランジスタのゲ
ートとの間に接続され、ゲートが上記出力端子に接続さ
れた第３の電界効果トランジスタとを有し、上記第１、
第２および第３の電界効果トランジスタは第１導電型で
あり、上記第２および第３の電界効果トランジスタのう
ち、少なくとも第２の電界効果トランジスタが、第１導
電型の第１のウェル中に形成された第２導電型の第２の
ウェルに対して形成され、かつ、上記第２のウェルの電
位を出力電圧に追従させて上昇させるウェル電位調整回
路を有する。
【００２６】また、本発明では、上記第１の電界効果ト
ランジスタは、デプレッション型トランジスタである。
ランジスタは、デプレッション型トランジスタである。
【００２７】また、本発明では、上記第３の電界効果ト
ランジスタは、デプレッション型トランジスタである。
ランジスタは、デプレッション型トランジスタである。
【００２８】本発明によれば、いわゆるチャージポンプ
を構成するトランジスタにウェル・イン・ウェルに作製
した第２の電界効果トランジスタを使用してレベル変換
した出力電圧に、ウェル電位調整回路により、この第２
の電界効果トランジスタの基板に相当する第１導電型の
第２のウェルの電圧が追従するように調整される。その
結果、バックバイアス効果が減殺される。
を構成するトランジスタにウェル・イン・ウェルに作製
した第２の電界効果トランジスタを使用してレベル変換
した出力電圧に、ウェル電位調整回路により、この第２
の電界効果トランジスタの基板に相当する第１導電型の
第２のウェルの電圧が追従するように調整される。その
結果、バックバイアス効果が減殺される。
【００２９】
【発明の実施の形態】第１実施形態 図１は、本発明に係るレベルシフト回路の第１の実施形
態を示す回路図であって、従来例を示す図１３と同一構
成部分は同一符号をもって表す。すなわち、図１のレベ
ルシフト回路１０ａは、第１の電界効果トランジスタと
してのデプレッション型ＮＭＯＳトランジスタＮＴｄ１
１、第３の電界効果トランジスタとしてのＮＭＯＳトラ
ンジスタＮＴ１１ａ、第２の電界効果トランジスタとし
てのＮＭＯＳトランジスタＮＴ１２ａ、昇圧用素子とし
てのキャパシタＣ１１、ウェル電位調整回路を構成する
第４の電界効果トランジスタとしてのＮＭＯＳトランジ
スタＮＴ１３により構成されている。
態を示す回路図であって、従来例を示す図１３と同一構
成部分は同一符号をもって表す。すなわち、図１のレベ
ルシフト回路１０ａは、第１の電界効果トランジスタと
してのデプレッション型ＮＭＯＳトランジスタＮＴｄ１
１、第３の電界効果トランジスタとしてのＮＭＯＳトラ
ンジスタＮＴ１１ａ、第２の電界効果トランジスタとし
てのＮＭＯＳトランジスタＮＴ１２ａ、昇圧用素子とし
てのキャパシタＣ１１、ウェル電位調整回路を構成する
第４の電界効果トランジスタとしてのＮＭＯＳトランジ
スタＮＴ１３により構成されている。
【００３０】本回路に用いられているＮＭＯＳトランジ
スタＮＴ１１ａ〜ＮＴ１３は、いわゆるウェル・イン・
ウェル(Well In Well ；トリプルウェル）構造の同一ｐ
ウェル内に形成されている。ここで、ウェル・イン・ウ
ェル構造の基本的構成に図２を参照しつつ説明する。
スタＮＴ１１ａ〜ＮＴ１３は、いわゆるウェル・イン・
ウェル(Well In Well ；トリプルウェル）構造の同一ｐ
ウェル内に形成されている。ここで、ウェル・イン・ウ
ェル構造の基本的構成に図２を参照しつつ説明する。
【００３１】図２は、本実施形態で採用したウェル・イ
ン・ウェル構造の基本構成を模式的に示すもので、同図
（ａ）は簡略断面図、同図（ｂ）はウェル・イン・ウェ
ル構造をとるｎＭＯＳトランジスタを回路記号を用いて
表した図である。図２（ａ）において、２１はｐ形半導
体基板、２２はｎウェル、２３はｐウェル、２４〜２６
はｎ+ 拡散層、２７はｐ+ 拡散層、２８はゲート電極を
それぞれ示している。
ン・ウェル構造の基本構成を模式的に示すもので、同図
（ａ）は簡略断面図、同図（ｂ）はウェル・イン・ウェ
ル構造をとるｎＭＯＳトランジスタを回路記号を用いて
表した図である。図２（ａ）において、２１はｐ形半導
体基板、２２はｎウェル、２３はｐウェル、２４〜２６
はｎ+ 拡散層、２７はｐ+ 拡散層、２８はゲート電極を
それぞれ示している。
【００３２】本構成は、接地された単結晶シリコン基板
などで構成される半導体基板２１の表面に、基板側拡散
層であるｎウェル２２が形成され、ｎウェル２２の表面
にはｎ+ 拡散層２４が形成されている。さらに、本構成
では、ｎウェル２２内にｐウェル２３が形成されてい
る。ｐウェル２３内の表面には素子側拡散層であるｎ+
拡散層２５，２６および取り出し電極用のｐ+ 拡散層２
７が形成されている。そして、ｎ+ 拡散層２５，２６お
よびゲート電極２８によりＮＭＯＳトランジスタが構成
され、たとえばｎ+ 拡散層２５がソースとして機能し、
ｎ+ 拡散層２６がドレインとして機能する。
などで構成される半導体基板２１の表面に、基板側拡散
層であるｎウェル２２が形成され、ｎウェル２２の表面
にはｎ+ 拡散層２４が形成されている。さらに、本構成
では、ｎウェル２２内にｐウェル２３が形成されてい
る。ｐウェル２３内の表面には素子側拡散層であるｎ+
拡散層２５，２６および取り出し電極用のｐ+ 拡散層２
７が形成されている。そして、ｎ+ 拡散層２５，２６お
よびゲート電極２８によりＮＭＯＳトランジスタが構成
され、たとえばｎ+ 拡散層２５がソースとして機能し、
ｎ+ 拡散層２６がドレインとして機能する。
【００３３】図２（ｂ）は、上述したように、このよう
なウェル・イン・ウェル構造をとるｎＭＯＳトランジス
タを回路記号を用いて表したものであり、図１において
も図２（ｂ）と同様の記号を用いて表している。
なウェル・イン・ウェル構造をとるｎＭＯＳトランジス
タを回路記号を用いて表したものであり、図１において
も図２（ｂ）と同様の記号を用いて表している。
【００３４】なお、本回路では、端子ＷｎはＷｐと接続
するか、フローティング状態に保持される。
するか、フローティング状態に保持される。
【００３５】以下に、上述したようなウェル・イン・ウ
ェル構造をとるＮＭＯＳトランジスタを用いた図１の回
路の接続関係について説明する。
ェル構造をとるＮＭＯＳトランジスタを用いた図１の回
路の接続関係について説明する。
【００３６】デプレッション型ＮＭＯＳトランジスタＮ
Ｔｄ１１が入力端子Ｔinと出力端子Ｔout との間に接続
され、そのゲートは信号Ｓｉｇ１の入力端子ＴS1に接続
されている。ＮＭＯＳトランジスタＮＴ１１ａのゲート
は出力端子Ｔout に接続され、ドレインは高電源電圧Ｖ
ppの供給ラインに接続され、ドレインはＮＭＯＳトラン
ジスタＮＴ１２ａのゲートに接続されている。ＮＭＯＳ
トランジスタＮＴ１２ａのドレインは自己のゲートおよ
びキャパシタＣ１１の一方の電極に接続され、ソースは
出力端子Ｔout に接続されている。キャパシタＣ１１の
他方の電極がクロック信号ＣＬＫの入力端子ＴCLK に接
続されている。
Ｔｄ１１が入力端子Ｔinと出力端子Ｔout との間に接続
され、そのゲートは信号Ｓｉｇ１の入力端子ＴS1に接続
されている。ＮＭＯＳトランジスタＮＴ１１ａのゲート
は出力端子Ｔout に接続され、ドレインは高電源電圧Ｖ
ppの供給ラインに接続され、ドレインはＮＭＯＳトラン
ジスタＮＴ１２ａのゲートに接続されている。ＮＭＯＳ
トランジスタＮＴ１２ａのドレインは自己のゲートおよ
びキャパシタＣ１１の一方の電極に接続され、ソースは
出力端子Ｔout に接続されている。キャパシタＣ１１の
他方の電極がクロック信号ＣＬＫの入力端子ＴCLK に接
続されている。
【００３７】そして、ＮＭＯＳトランジスタＮＴ１３の
ソースが高電圧Ｖppの供給ラインに接続され、ドレイン
が自己およびＮＭＯＳトランジスタＮＴ１１ａ，ＮＴ１
２ａの端子Ｗｐに共通に接続され、ゲートが出力端子Ｔ
out に接続されている。
ソースが高電圧Ｖppの供給ラインに接続され、ドレイン
が自己およびＮＭＯＳトランジスタＮＴ１１ａ，ＮＴ１
２ａの端子Ｗｐに共通に接続され、ゲートが出力端子Ｔ
out に接続されている。
【００３８】すなわち、本回路では、ＮＭＯＳトランジ
スタＮＴ１１ａ，ＮＴ１２ａおよびＮＴ１３をウェル・
イン・ウェル構造として、これらのウェル（ｐウェル２
３）の電位が出力電圧Ｖout の上昇に追従して上がるよ
うに構成されている。
スタＮＴ１１ａ，ＮＴ１２ａおよびＮＴ１３をウェル・
イン・ウェル構造として、これらのウェル（ｐウェル２
３）の電位が出力電圧Ｖout の上昇に追従して上がるよ
うに構成されている。
【００３９】次に、上記構成による動作を、図３を参照
しつつ説明する。まず、入力電圧Ｖｉｎが０Ｖのとき
は、ＮＭＯＳトランジスタＮＴ１３と各ウェルとの接続
ノードＮｂは、フローティング状態で、平衡状態では接
合リーク（Ｊｕｎｃｔｉｏｎ Ｌｅａｋ）のために０Ｖ
（Ｖｓｕｂ＝Ｖwn＝Ｖwp）となる。
しつつ説明する。まず、入力電圧Ｖｉｎが０Ｖのとき
は、ＮＭＯＳトランジスタＮＴ１３と各ウェルとの接続
ノードＮｂは、フローティング状態で、平衡状態では接
合リーク（Ｊｕｎｃｔｉｏｎ Ｌｅａｋ）のために０Ｖ
（Ｖｓｕｂ＝Ｖwn＝Ｖwp）となる。
【００４０】そして、入力電圧が電源電圧Ｖddレベルに
設定されて、ある一定時間経過してから信号Ｓｉｇ１を
０Ｖとした直後のノードＮｂの電圧、ＶＮｂ＝Ｖdd−Ｖ
ｔｈ(NT13)となる。なお、Ｖｔｈ(NT13)はＮＭＯＳトラ
ンジスタＮＴ１３のしきい値電圧である。
設定されて、ある一定時間経過してから信号Ｓｉｇ１を
０Ｖとした直後のノードＮｂの電圧、ＶＮｂ＝Ｖdd−Ｖ
ｔｈ(NT13)となる。なお、Ｖｔｈ(NT13)はＮＭＯＳトラ
ンジスタＮＴ１３のしきい値電圧である。
【００４１】ここで、クロック信号ＣＬＫが電源電圧Ｖ
ddレベルのハイレベルに設定されると、ＮＭＯＳトラン
ジスタＮＴ１１ａのソース側（ＮＭＯＳトランジスタＮ
Ｔ１２ａのゲート側）のノードＮｐの電圧ＶＮｐは、Ｖ
Ｎｐ＝Ｖout −Ｖｔｈ(NT11a) ＋Ｖddとなる。なお、Ｖ
ｔｈ(NT11a) はＮＭＯＳトランジスタＮＴ１１ａのしき
い値電圧である。その結果、ノードＮｐ→ＮＭＯＳトラ
ンジスタＮＴ１２ａ→出力端子Ｔout とチャージが流れ
て出力電圧Ｖout が少し上昇する。
ddレベルのハイレベルに設定されると、ＮＭＯＳトラン
ジスタＮＴ１１ａのソース側（ＮＭＯＳトランジスタＮ
Ｔ１２ａのゲート側）のノードＮｐの電圧ＶＮｐは、Ｖ
Ｎｐ＝Ｖout −Ｖｔｈ(NT11a) ＋Ｖddとなる。なお、Ｖ
ｔｈ(NT11a) はＮＭＯＳトランジスタＮＴ１１ａのしき
い値電圧である。その結果、ノードＮｐ→ＮＭＯＳトラ
ンジスタＮＴ１２ａ→出力端子Ｔout とチャージが流れ
て出力電圧Ｖout が少し上昇する。
【００４２】平衡状態では、ノードＮｐの電圧はＶＮｐ
＝Ｖout ＋Ｖｔｈ(NT12a) まで上がる。なお、Ｖｔｈ
(NT12a) はＮＭＯＳトランジスタＮＴ１２ａのしきい値
電圧である。ここで、クロック信号ＣＬＫのレベルＶ
CLK が接地レベルの０Ｖに切り換えられると、ノードＮ
ｐの電圧は、ＶＮｐ＝Ｖout ＋Ｖｔｈ(NT12a) −Ｖddと
なる。すなわち、ＮＭＯＳトランジスタＮＴ１１ａのソ
ース側ノードＮｐの電圧が出力電圧Ｖout より低くな
る。その結果、高電圧Ｖppの供給源→ＮＭＯＳトランジ
スタＮＴ１１ａ→ノードＮｐとチャージが流れて、平衡
状態ではＶＮｐ＝Ｖout −Ｖｔｈ(NT11a) となる。
＝Ｖout ＋Ｖｔｈ(NT12a) まで上がる。なお、Ｖｔｈ
(NT12a) はＮＭＯＳトランジスタＮＴ１２ａのしきい値
電圧である。ここで、クロック信号ＣＬＫのレベルＶ
CLK が接地レベルの０Ｖに切り換えられると、ノードＮ
ｐの電圧は、ＶＮｐ＝Ｖout ＋Ｖｔｈ(NT12a) −Ｖddと
なる。すなわち、ＮＭＯＳトランジスタＮＴ１１ａのソ
ース側ノードＮｐの電圧が出力電圧Ｖout より低くな
る。その結果、高電圧Ｖppの供給源→ＮＭＯＳトランジ
スタＮＴ１１ａ→ノードＮｐとチャージが流れて、平衡
状態ではＶＮｐ＝Ｖout −Ｖｔｈ(NT11a) となる。
【００４３】ところで、クロック信号ＣＬＫがローレベ
ルに切り換えられた瞬間は、ＶＮｂ＝Ｖout −Ｖｔｈ
(NT13)＞ＶＮｐ＝Ｖout ＋Ｖｔｈ(NT12a) −Ｖddとな
り、ｐウェルからＮＭＯＳトランジスタＮＴ１１ａのソ
ースとＮＭＯＳトランジスタＮＴ１２ａのドレインに電
流が流れる状態が発生するが、ウェルコンタクトをしっ
かり取っておけばラッチアップの問題はない。
ルに切り換えられた瞬間は、ＶＮｂ＝Ｖout −Ｖｔｈ
(NT13)＞ＶＮｐ＝Ｖout ＋Ｖｔｈ(NT12a) −Ｖddとな
り、ｐウェルからＮＭＯＳトランジスタＮＴ１１ａのソ
ースとＮＭＯＳトランジスタＮＴ１２ａのドレインに電
流が流れる状態が発生するが、ウェルコンタクトをしっ
かり取っておけばラッチアップの問題はない。
【００４４】以後、上述した動作の繰り返しで、クロッ
ク信号ＣＬＫのハイレベルからローレベルの切り換わり
のたびに、出力電圧Ｖout は少しずつ上昇する。
ク信号ＣＬＫのハイレベルからローレベルの切り換わり
のたびに、出力電圧Ｖout は少しずつ上昇する。
【００４５】そして、出力電圧Ｖout が上昇すればｐウ
ェルもＶＮｂ＝Ｖout −Ｖｔｈ(NT13)にしたがって上昇
するが、ＮＭＯＳトランジスタＮＴ１３の基板Ｓｕｂに
相当するのがウェルで、かつ、Ｖsource（ソース電圧）
＝Ｖｐ−ウェルであるから、常にバックバイアスはほぼ
Ｖｔｈ（ＶBB＝０Ｖ）分しかない状態にある。すなわ
ち、本回路ではバックバイアス効果はほとんどキャンセ
ルできる。
ェルもＶＮｂ＝Ｖout −Ｖｔｈ(NT13)にしたがって上昇
するが、ＮＭＯＳトランジスタＮＴ１３の基板Ｓｕｂに
相当するのがウェルで、かつ、Ｖsource（ソース電圧）
＝Ｖｐ−ウェルであるから、常にバックバイアスはほぼ
Ｖｔｈ（ＶBB＝０Ｖ）分しかない状態にある。すなわ
ち、本回路ではバックバイアス効果はほとんどキャンセ
ルできる。
【００４６】なお、ｎ−ウェル２２はフローティング状
態にすればＶＮｂ−０．６Ｖぐらいの電圧で上昇してい
き、入力電圧Ｖinをローレベルとしても電圧が残るがそ
のうちにリークにより低下していくことになる。
態にすればＶＮｂ−０．６Ｖぐらいの電圧で上昇してい
き、入力電圧Ｖinをローレベルとしても電圧が残るがそ
のうちにリークにより低下していくことになる。
【００４７】以上説明したように、本第１の実施形態に
よれば、チャージポンプ型のレベルシフト回路におい
て、ＮＭＯＳトランジスタＮＴ１１ａ，ＮＴ１２ａおよ
びＮＴ１３をウェル・イン・ウェル構造として、これら
のウェル（ｐウェル２３）の電位が出力電圧Ｖout の上
昇に追従して上がるように構成したので、バック−バイ
アス効果を減殺でき、２Ｖ以下の低電圧電源化にも容易
に対応ができる。その結果、たとえば低電圧フラッシュ
メモリなど昇圧回路により供給される内部電源を使うＩ
Ｃにおいて、外部低電圧電源レベルからその高圧内部電
源レベルへ変換するレベルシフト回路をほとんどコスト
アップなし、消費電流の増加なしに２Ｖ以下の電源まで
実現できるようになる等の利点がある。
よれば、チャージポンプ型のレベルシフト回路におい
て、ＮＭＯＳトランジスタＮＴ１１ａ，ＮＴ１２ａおよ
びＮＴ１３をウェル・イン・ウェル構造として、これら
のウェル（ｐウェル２３）の電位が出力電圧Ｖout の上
昇に追従して上がるように構成したので、バック−バイ
アス効果を減殺でき、２Ｖ以下の低電圧電源化にも容易
に対応ができる。その結果、たとえば低電圧フラッシュ
メモリなど昇圧回路により供給される内部電源を使うＩ
Ｃにおいて、外部低電圧電源レベルからその高圧内部電
源レベルへ変換するレベルシフト回路をほとんどコスト
アップなし、消費電流の増加なしに２Ｖ以下の電源まで
実現できるようになる等の利点がある。
【００４８】第２実施形態 図４は、本発明に係るレベルシフト回路の第２の実施形
態を示す回路図である。本第２の実施形態が上述した第
１の実施形態と異なる点は、ＮＭＯＳトランジスタＮＴ
１１のドレインとＮＭＯＳトランジスタＮＴ１３のソー
スとの接続ノードＮ３を直接、高電圧Ｖppの供給ライン
に接続する代わりに、ゲートが出力端子Ｔout に接続さ
れたデプレッション型の第５の電界効果トランジスタと
してのＮＭＯＳトランジスタＮＴｄ１２により作動的に
接続したことにある。
態を示す回路図である。本第２の実施形態が上述した第
１の実施形態と異なる点は、ＮＭＯＳトランジスタＮＴ
１１のドレインとＮＭＯＳトランジスタＮＴ１３のソー
スとの接続ノードＮ３を直接、高電圧Ｖppの供給ライン
に接続する代わりに、ゲートが出力端子Ｔout に接続さ
れたデプレッション型の第５の電界効果トランジスタと
してのＮＭＯＳトランジスタＮＴｄ１２により作動的に
接続したことにある。
【００４９】本回路は、ウェル・イン・ウェル構造のト
ランジスタのソース／ドレインとｐウェルの耐電圧が高
電圧Ｖppよりも小さいときのためのものである。
ランジスタのソース／ドレインとｐウェルの耐電圧が高
電圧Ｖppよりも小さいときのためのものである。
【００５０】この構成においては、ＮＭＯＳトランジス
タＮＴ１１のドレイン電圧、すなわちノードＮ３の電圧
はＶＮ３＝Ｖout ＋｜Ｖｔｈ(NTd12a)｜に抑えられる。
したがって、ＮＡＮＤ型フラッシュメモリのセルアレイ
は、図２と同じようにウェル・イン・ウェルに作られる
が、トランジスタのソース／ドレイン対ｐウェル間およ
びｐウェル対ｎウェル間の耐圧はあまり高くなくて良い
ので、同じウェルを使うことができるようになる。
タＮＴ１１のドレイン電圧、すなわちノードＮ３の電圧
はＶＮ３＝Ｖout ＋｜Ｖｔｈ(NTd12a)｜に抑えられる。
したがって、ＮＡＮＤ型フラッシュメモリのセルアレイ
は、図２と同じようにウェル・イン・ウェルに作られる
が、トランジスタのソース／ドレイン対ｐウェル間およ
びｐウェル対ｎウェル間の耐圧はあまり高くなくて良い
ので、同じウェルを使うことができるようになる。
【００５１】第３実施形態 図５は、本発明に係るレベルシフト回路の第３の実施形
態を示す回路図である。本第３の実施形態が上述した第
１の実施形態と異なる点は、ウェル電位調整回路を構成
する第４の電界効果トランジスタとしてＮＭＯＳトラン
ジスタＮＴ１３ａをｐウェルと高電圧Ｖppの供給ライン
との間に接続する代わりに、各ＮＭＯＳトランジスタＮ
Ｔ１１ａ，ＮＴ１２ａおよびＮＴ１３ａのｐウェルと出
力端子Ｔout との間に接続し、そのゲートをキャパシタ
Ｃ１１の一方の電極に接続したことにある。
態を示す回路図である。本第３の実施形態が上述した第
１の実施形態と異なる点は、ウェル電位調整回路を構成
する第４の電界効果トランジスタとしてＮＭＯＳトラン
ジスタＮＴ１３ａをｐウェルと高電圧Ｖppの供給ライン
との間に接続する代わりに、各ＮＭＯＳトランジスタＮ
Ｔ１１ａ，ＮＴ１２ａおよびＮＴ１３ａのｐウェルと出
力端子Ｔout との間に接続し、そのゲートをキャパシタ
Ｃ１１の一方の電極に接続したことにある。
【００５２】本第３の実施形態によれば、上述した第１
の実施形態の効果と同様の効果を得ることができる。
の実施形態の効果と同様の効果を得ることができる。
【００５３】第４実施形態 図６は、本発明に係るレベルシフト回路の第４の実施形
態を示す回路図である。本第４の実施形態が上述した第
３の実施形態と異なる点は、ＮＭＯＳトランジスタＮＴ
１１のドレインを直接、高電圧Ｖppの供給ラインに接続
する代わりに、ゲートが出力端子Ｔout に接続されたデ
プレッション型の第５の電界効果トランジスタとしての
ＮＭＯＳトランジスタＮＴｄ１２により作動的に接続し
たことにある。
態を示す回路図である。本第４の実施形態が上述した第
３の実施形態と異なる点は、ＮＭＯＳトランジスタＮＴ
１１のドレインを直接、高電圧Ｖppの供給ラインに接続
する代わりに、ゲートが出力端子Ｔout に接続されたデ
プレッション型の第５の電界効果トランジスタとしての
ＮＭＯＳトランジスタＮＴｄ１２により作動的に接続し
たことにある。
【００５４】本第４の実施形態によれば、上述した第１
および第２の実施形態の効果と同様の効果を得ることが
できる。
および第２の実施形態の効果と同様の効果を得ることが
できる。
【００５５】第５実施形態 図７は、本発明に係るレベルシフト回路の第５の実施形
態を示す回路図である。本第５の実施形態が上述した第
３の実施形態と異なる点は、ウェル電位調整回路を構成
する第４の電界効果トランジスタとしてのＮＭＯＳトラ
ンジスタＮＴ１３ｂを各ＮＭＯＳトランジスタＮＴ１１
ａ，ＮＴ１２ａおよびＮＴ１３ｂのｐウェルと出力端子
Ｔout との間に接続する代わりに、ｐウェルとキャパシ
タＣ１１の一方の電極に接続し、ゲートを出力端子Ｔ
out に接続したことにある。
態を示す回路図である。本第５の実施形態が上述した第
３の実施形態と異なる点は、ウェル電位調整回路を構成
する第４の電界効果トランジスタとしてのＮＭＯＳトラ
ンジスタＮＴ１３ｂを各ＮＭＯＳトランジスタＮＴ１１
ａ，ＮＴ１２ａおよびＮＴ１３ｂのｐウェルと出力端子
Ｔout との間に接続する代わりに、ｐウェルとキャパシ
タＣ１１の一方の電極に接続し、ゲートを出力端子Ｔ
out に接続したことにある。
【００５６】本第５の実施形態によれば、上述した第１
の実施形態の効果と同様の効果を得ることができる。
の実施形態の効果と同様の効果を得ることができる。
【００５７】第６実施形態 図８は、本発明に係るレベルシフト回路の第６の実施形
態を示す回路図である。本第６の実施形態が上述した第
５の実施形態と異なる点は、第３の電界効果トランジス
タとしてのＮＭＯＳトランジスタを、デプレッション型
ＮＭＯＳトランジスタＮＴ１１ｂとしたことにある。
態を示す回路図である。本第６の実施形態が上述した第
５の実施形態と異なる点は、第３の電界効果トランジス
タとしてのＮＭＯＳトランジスタを、デプレッション型
ＮＭＯＳトランジスタＮＴ１１ｂとしたことにある。
【００５８】本第６の実施形態によれば、第５の実施形
態の効果に加えて、トランジスタ数を減らすことができ
るという利点がある。
態の効果に加えて、トランジスタ数を減らすことができ
るという利点がある。
【００５９】第７実施形態 図９は、本発明に係るレベルシフト回路の第７の実施形
態を示す回路図である。本第７の実施形態が上述した第
４の実施形態と異なる点は、第４の電界効果トランジス
タとしてのＮＭＯＳトランジスタＮＴ１３ｄのゲートを
キャパシタＣ１１の一方の電極に接続する代わりに、出
力端子Ｔout に接続したことにある。
態を示す回路図である。本第７の実施形態が上述した第
４の実施形態と異なる点は、第４の電界効果トランジス
タとしてのＮＭＯＳトランジスタＮＴ１３ｄのゲートを
キャパシタＣ１１の一方の電極に接続する代わりに、出
力端子Ｔout に接続したことにある。
【００６０】この場合、ＶＮｂ＝Ｖout −Ｖｔｈ
(NT13d) となる。また、トランジスタを２段つないで２
×Ｖｔｈだけ下げることも可能である。
(NT13d) となる。また、トランジスタを２段つないで２
×Ｖｔｈだけ下げることも可能である。
【００６１】その他の構成は上述した第４の実施形態と
同様であり、第４の実施形態と同様の効果を得ることが
できる。
同様であり、第４の実施形態と同様の効果を得ることが
できる。
【００６２】第８実施形態 図１０は、本発明に係るレベルシフト回路の第８の実施
形態を示す回路図である。本第８の実施形態が上述した
第１の実施形態と異なる点は、ウェル電位調整回路の構
成素子として、ＮＭＯＳトランジスタを用いる代わりに
抵抗素子Ｒ１１を用いた点にある。抵抗素子Ｒ１１はキ
ャパシタＣ１１の一方の電極とＮＭＯＳトランジスタＮ
Ｔ１１ａ，ＮＴ１２ａおよびＮＴ１３のｐウェルとの間
に接続されている。この構成は、ＣＮｂ（ノードＮｂの
容量）×Ｒをクロック信号ＣＬＫのリサイクルタイムよ
り充分長くしておくことにより可能となる。
形態を示す回路図である。本第８の実施形態が上述した
第１の実施形態と異なる点は、ウェル電位調整回路の構
成素子として、ＮＭＯＳトランジスタを用いる代わりに
抵抗素子Ｒ１１を用いた点にある。抵抗素子Ｒ１１はキ
ャパシタＣ１１の一方の電極とＮＭＯＳトランジスタＮ
Ｔ１１ａ，ＮＴ１２ａおよびＮＴ１３のｐウェルとの間
に接続されている。この構成は、ＣＮｂ（ノードＮｂの
容量）×Ｒをクロック信号ＣＬＫのリサイクルタイムよ
り充分長くしておくことにより可能となる。
【００６３】本第８の実施形態によれば、上述した第１
の実施形態の効果と同様の効果を得ることができる。
の実施形態の効果と同様の効果を得ることができる。
【００６４】なお、上述した各実施形態においては、導
電型としてｎ型の場合を例に説明したが、本発明がｐ型
の場合にも適用できることはいうまでもない。
電型としてｎ型の場合を例に説明したが、本発明がｐ型
の場合にも適用できることはいうまでもない。
【００６５】
【発明の効果】以上説明したように、本発明によれば、
バックバイアス効果を抑止することができ、消費電流の
増加なしに低電圧動作が可能なレベルシフト回路を実現
できる利点がある。
バックバイアス効果を抑止することができ、消費電流の
増加なしに低電圧動作が可能なレベルシフト回路を実現
できる利点がある。
【図１】本発明に係るレベルシフト回路の第１の実施形
態を示す回路図である。
態を示す回路図である。
【図２】本発明に係るウェル・イン・ウェル構造を説明
するための図で、（ａ）は簡略断面図、（ｂ）は（ａ）
の構成を回路記号を用いて示す図である。
するための図で、（ａ）は簡略断面図、（ｂ）は（ａ）
の構成を回路記号を用いて示す図である。
【図３】図１の回路の動作を説明するめのタイミングチ
ャートである。
ャートである。
【図４】本発明に係るレベルシフト回路の第２の実施形
態を示す回路図である。
態を示す回路図である。
【図５】本発明に係るレベルシフト回路の第３の実施形
態を示す回路図である。
態を示す回路図である。
【図６】本発明に係るレベルシフト回路の第４の実施形
態を示す回路図である。
態を示す回路図である。
【図７】本発明に係るレベルシフト回路の第５の実施形
態を示す回路図である。
態を示す回路図である。
【図８】本発明に係るレベルシフト回路の第６の実施形
態を示す回路図である。
態を示す回路図である。
【図９】本発明に係るレベルシフト回路の第７の実施形
態を示す回路図である。
態を示す回路図である。
【図１０】本発明に係るレベルシフト回路の第８の実施
形態を示す回路図である。
形態を示す回路図である。
【図１１】ＣＭＯＳ型レベルシフト回路の構成例を示す
回路図である。
回路図である。
【図１２】図１１の回路の入出力特性を示す波形図であ
る。
る。
【図１３】従来のチャージポンプ型レベルシフト回路の
構成例を示す回路図である。
構成例を示す回路図である。
【図１４】図１３の回路の入出力特性を示す波形図であ
る。
る。
１０ａ〜１０ｈ…レベルシフト回路、ＮＴｄ１１…デプ
レッション型ＮＭＯＳトランジスタ（第１の電界効果ト
ランジスタ）、ＮＴ１１ａ，ＮＴ１１ｂ…ＮＭＯＳトラ
ンジスタ（第３の電界効果トランジスタ）、ＮＴ１２ａ
…ＮＭＯＳトランジスタ（第２の電界効果トランジス
タ）、ＮＴ１３，ＮＴ１３ａ〜ＮＴ１３ｄ…ＮＭＯＳト
ランジスタ（ウェル電位調整回路）、Ｒ１１…抵抗素
子。
レッション型ＮＭＯＳトランジスタ（第１の電界効果ト
ランジスタ）、ＮＴ１１ａ，ＮＴ１１ｂ…ＮＭＯＳトラ
ンジスタ（第３の電界効果トランジスタ）、ＮＴ１２ａ
…ＮＭＯＳトランジスタ（第２の電界効果トランジス
タ）、ＮＴ１３，ＮＴ１３ａ〜ＮＴ１３ｄ…ＮＭＯＳト
ランジスタ（ウェル電位調整回路）、Ｒ１１…抵抗素
子。
Claims (22)
- 【請求項１】 外部電源電圧レベルの入力信号を内部電
源電圧レベルへ変換するレベルシフト回路であって、 昇圧用クロック信号が印加される容量素子と、 上記入力信号の入力端子と出力端子との間に接続された
第１導電型の第１の電界効果トランジスタと、 上記容量素子と上記出力端子間に接続され、ゲートが上
記容量素子に接続された第１導電型の第２の電界効果ト
ランジスタと、 上記内部電源電圧源と上記第２の電界効果トランジスタ
のゲートとの間に接続され、ゲートが上記出力端子に接
続された第３の電界効果トランジスタとを有し、 上記第１、第２および第３の電界効果トランジスタは第
１導電型であり、 上記第２および第３の電界効果トランジスタのうち、少
なくとも第２の電界効果トランジスタが、第１導電型の
第１のウェル中に形成された第２導電型の第２のウェル
に対して形成され、かつ、 上記第２のウェルの電位を出力電圧に追従させて上昇さ
せるウェル電位調整回路を有するレベルシフト回路。 - 【請求項２】 上記第１の電界効果トランジスタは、デ
プレッション型トランジスタである請求項１記載のレベ
ルシフト回路。 - 【請求項３】 上記第３の電界効果トランジスタは、デ
プレッション型トランジスタである請求項１記載のレベ
ルシフト回路。 - 【請求項４】 上記第３の電界効果トランジスタは、デ
プレッション型トランジスタである請求項２記載のレベ
ルシフト回路。 - 【請求項５】 上記ウェル電位調整回路は、上記内部電
源電圧源と上記第２のウェルとの間に接続され、ゲート
が上記出力端子に接続された第１導電型の第４の電界効
果トランジスタを有する請求項１記載のレベルシフト回
路。 - 【請求項６】 上記ウェル電位調整回路は、上記内部電
源電圧源と上記第２のウェルとの間に接続され、ゲート
が上記出力端子に接続された第１導電型の第４の電界効
果トランジスタを有する請求項２記載のレベルシフト回
路。 - 【請求項７】 上記第４の電界効果トランジスタは、第
２導電型の第１のウェル中に形成された第１導電型の第
２のウェルに対して形成されている請求項５記載のレベ
ルシフト回路。 - 【請求項８】 上記第４の電界効果トランジスタは、第
２導電型の第１のウェル中に形成された第１導電型の第
２のウェルに対して形成されている請求項６記載のレベ
ルシフト回路。 - 【請求項９】 上記ウェル電位調整回路は、上記出力端
子と上記第２のウェルとの間に接続され、ゲートが上記
容量素子と上記第２の電界効果トランジスタとの接続点
に接続された第１導電型の第４の電界効果トランジスタ
を有する請求項２記載のレベルシフト回路。 - 【請求項１０】 上記第３の電界効果トランジスタと上
記内部電源電圧源との間に接続され、ゲートが上記出力
端子に接続されたデプレッション型の第１導電型の第５
の電界効果トランジスタをを有する請求項７記載のレベ
ルシフト回路。 - 【請求項１１】 上記第４の電界効果トランジスタは、
第２導電型の第１のウェル中に形成された第１導電型の
第２のウェルに対して形成されている請求項９記載のレ
ベルシフト回路。 - 【請求項１２】 上記第４の電界効果トランジスタは、
第２導電型の第１のウェル中に形成された第１導電型の
第２のウェルに対して形成されている請求項１０記載の
レベルシフト回路。 - 【請求項１３】 上記ウェル電位調整回路は、上記容量
素子と上記第２の電界効果トランジスタとの接続点と上
記第２のウェルとの間に接続され、ゲートが上記出力端
子に接続された第１導電型の第４の電界効果トランジス
タを有する請求項２記載のレベルシフト回路。 - 【請求項１４】 上記第３の電界効果トランジスタと上
記内部電源電圧源との間に接続され、ゲートが上記出力
端子に接続されたデプレッション型の第１導電型の第５
の電界効果トランジスタをを有する請求項９記載のレベ
ルシフト回路。 - 【請求項１５】 上記第４の電界効果トランジスタは、
第２導電型の第１のウェル中に形成された第１導電型の
第２のウェルに対して形成されている請求項１３記載の
レベルシフト回路。 - 【請求項１６】 上記第４の電界効果トランジスタは、
第２導電型の第１のウェル中に形成された第１導電型の
第２のウェルに対して形成されている請求項１４記載の
レベルシフト回路。 - 【請求項１７】 上記ウェル電位調整回路は、上記出力
端子と上記第２のウェルとの間に接続され、ゲートが当
該出力端子に接続された第１導電型の第４の電界効果ト
ランジスタを有する請求項１記載のレベルシフト回路。 - 【請求項１８】 上記ウェル電位調整回路は、上記出力
端子と上記第２のウェルとの間に接続され、ゲートが当
該出力端子に接続された第１導電型の第４の電界効果ト
ランジスタを有する請求項２記載のレベルシフト回路。 - 【請求項１９】 上記第４の電界効果トランジスタは、
第２導電型の第１のウェル中に形成された第１導電型の
第２のウェルに対して形成されている請求項１７記載の
レベルシフト回路。 - 【請求項２０】 上記第４の電界効果トランジスタは、
第２導電型の第１のウェル中に形成された第１導電型の
第２のウェルに対して形成されている請求項１８記載の
レベルシフト回路。 - 【請求項２１】 上記ウェル電位調整回路は、上記容量
素子と上記第２の電界効果トランジスタとの接続点と上
記第２のウェルとの間に接続された抵抗素子を有する請
求項１記載のレベルシフト回路。 - 【請求項２２】 上記ウェル電位調整回路は、上記容量
素子と上記第２の電界効果トランジスタとの接続点と上
記第２のウェルとの間に接続された抵抗素子を有する請
求項２記載のレベルシフト回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18865997A JP3765163B2 (ja) | 1997-07-14 | 1997-07-14 | レベルシフト回路 |
| TW087111046A TW421918B (en) | 1997-07-14 | 1998-07-08 | A level shift circuit |
| US09/114,097 US6208200B1 (en) | 1997-07-14 | 1998-07-13 | Level shift circuit with low voltage operation |
| KR1019980028210A KR100555352B1 (ko) | 1997-07-14 | 1998-07-13 | 레벨 시프트 회로 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18865997A JP3765163B2 (ja) | 1997-07-14 | 1997-07-14 | レベルシフト回路 |
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| Publication Number | Publication Date |
|---|---|
| JPH1131950A true JPH1131950A (ja) | 1999-02-02 |
| JP3765163B2 JP3765163B2 (ja) | 2006-04-12 |
Family
ID=16227606
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18865997A Expired - Lifetime JP3765163B2 (ja) | 1997-07-14 | 1997-07-14 | レベルシフト回路 |
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|---|---|
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| JP (1) | JP3765163B2 (ja) |
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| TW (1) | TW421918B (ja) |
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- 1998-07-13 US US09/114,097 patent/US6208200B1/en not_active Expired - Lifetime
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