JP2000069745A - 昇圧回路 - Google Patents
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- H02M3/00—Conversion of dc power input into dc power output
- H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
- H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
- H02M3/06—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider
- H02M3/07—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps
- H02M3/073—Charge pumps of the Schenkel-type
Abstract
(57)【要約】
【課題】 昇圧時の効率を向上させ、また、高い電圧が
得られる昇圧回路を提供する。 【解決手段】 昇圧回路は、複数の昇圧段ＣＰi（i=1…
n）が接続されて構成され、各昇圧段ＣＰiは互いに相補
的に動作する第１のチャージポンプ部１１と、第２のチ
ャージポンプ部１３とを有する。さらに、チャージポン
プ部１１、１３を、ポンピング用キャパシタＣ１i、Ｃ
２iと、ＮＭＯＳトランジスタＮＴ１i、ＮＴ２iと、Ｐ
ＭＯＳトランジスタＰＴ１i、ＰＴ２iとで構成する。ポ
ンピング用キャパシタＣ１i、Ｃ２iに対する電荷の充電
はＮＭＯＳトランジスタＮＴ１i、ＮＴ２iを介して行
い、ポンピング用キャパシタＣ１i、Ｃ２iからの電荷の
放電はＰＭＯＳトランジスタＰＴ１i、ＰＴ２iを介して
行う。
得られる昇圧回路を提供する。 【解決手段】 昇圧回路は、複数の昇圧段ＣＰi（i=1…
n）が接続されて構成され、各昇圧段ＣＰiは互いに相補
的に動作する第１のチャージポンプ部１１と、第２のチ
ャージポンプ部１３とを有する。さらに、チャージポン
プ部１１、１３を、ポンピング用キャパシタＣ１i、Ｃ
２iと、ＮＭＯＳトランジスタＮＴ１i、ＮＴ２iと、Ｐ
ＭＯＳトランジスタＰＴ１i、ＰＴ２iとで構成する。ポ
ンピング用キャパシタＣ１i、Ｃ２iに対する電荷の充電
はＮＭＯＳトランジスタＮＴ１i、ＮＴ２iを介して行
い、ポンピング用キャパシタＣ１i、Ｃ２iからの電荷の
放電はＰＭＯＳトランジスタＰＴ１i、ＰＴ２iを介して
行う。
Description
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置など
に用いられる昇圧回路に関する。
に用いられる昇圧回路に関する。
【０００２】
【従来の技術】一般に半導体記憶装置は、電源電圧を所
定の高電圧に昇圧して所定の回路部に供給するための昇
圧回路を備えている。図６に従来の昇圧回路の回路図を
示す。昇圧回路は複数の昇圧段ＣＰi（i=1…n）からな
り、１つの昇圧段ＣＰiは、ＮＭＯＳトランジスタＮＴi
とポンピング用キャパシタＣiとからなる。ＮＭＯＳト
ランジスタＮＴiのゲートとドレインは接続され、その
接続点にコンデンサＣiの一端が接続される。コンデン
サＣiの他端は、奇数段の昇圧段ではクロックclkに、偶
数段の昇圧段ではクロック/clkに接続される。クロック
clkは電源電圧Ｖddレベル、または０Ｖレベルを所定の
周期で交互に出力する。クロックclkとクロック/clkと
は互いに相補的な値を出力する。
定の高電圧に昇圧して所定の回路部に供給するための昇
圧回路を備えている。図６に従来の昇圧回路の回路図を
示す。昇圧回路は複数の昇圧段ＣＰi（i=1…n）からな
り、１つの昇圧段ＣＰiは、ＮＭＯＳトランジスタＮＴi
とポンピング用キャパシタＣiとからなる。ＮＭＯＳト
ランジスタＮＴiのゲートとドレインは接続され、その
接続点にコンデンサＣiの一端が接続される。コンデン
サＣiの他端は、奇数段の昇圧段ではクロックclkに、偶
数段の昇圧段ではクロック/clkに接続される。クロック
clkは電源電圧Ｖddレベル、または０Ｖレベルを所定の
周期で交互に出力する。クロックclkとクロック/clkと
は互いに相補的な値を出力する。
【０００３】上記の昇圧回路では、このクロックclk、/
clkの周期的な変化に伴い、奇数段と偶数段の昇圧段に
おけるＮＭＯＳトランジスタＮＴi（i=1…n）が交互に
オン・オフし、ポンピング用キャパシタＣiに蓄積され
た電荷が順次、次の昇圧段に送られる。これにより各昇
圧段において、ノードＮＤiが順次昇圧され、電源電圧
Ｖddを昇圧した所定の高電圧が出力電圧Ｖoutとして得
られる。
clkの周期的な変化に伴い、奇数段と偶数段の昇圧段に
おけるＮＭＯＳトランジスタＮＴi（i=1…n）が交互に
オン・オフし、ポンピング用キャパシタＣiに蓄積され
た電荷が順次、次の昇圧段に送られる。これにより各昇
圧段において、ノードＮＤiが順次昇圧され、電源電圧
Ｖddを昇圧した所定の高電圧が出力電圧Ｖoutとして得
られる。
【０００４】図７は上記の昇圧回路におけるn-2〜n段目
の昇圧段のノードＮＤi（i=n-2〜n）の電位を示した図
である。ここで、クロックclkが電源電圧Ｖddレベル、
クロック/clkが０Ｖレベルとなる期間を期間Ａと、クロ
ックclkが０Ｖレベル、クロック/clkが電源電圧Ｖddレ
ベルとなる期間を期間Ｂとしている。
の昇圧段のノードＮＤi（i=n-2〜n）の電位を示した図
である。ここで、クロックclkが電源電圧Ｖddレベル、
クロック/clkが０Ｖレベルとなる期間を期間Ａと、クロ
ックclkが０Ｖレベル、クロック/clkが電源電圧Ｖddレ
ベルとなる期間を期間Ｂとしている。
【０００５】この図に示すように、期間Ｂにおいては、
n-１段のノードＮＤn-1の電位は、その前段であるn-２
段のノードＮＤn-2の電位よりＮＭＯＳトランジスタＮ
Ｔnのしきい値電圧Ｖth分だけ低い値となる。また、期
間Ａにおいては、n段のノードＮＤnの電位は、n-１段の
ノードＮＤn-1の電位よりしきい値電圧Ｖth分だけ低い
値となっている。
n-１段のノードＮＤn-1の電位は、その前段であるn-２
段のノードＮＤn-2の電位よりＮＭＯＳトランジスタＮ
Ｔnのしきい値電圧Ｖth分だけ低い値となる。また、期
間Ａにおいては、n段のノードＮＤnの電位は、n-１段の
ノードＮＤn-1の電位よりしきい値電圧Ｖth分だけ低い
値となっている。
【０００６】
【発明が解決しようとする課題】このように、図６に示
す従来の昇圧回路では前段の昇圧段から次段の昇圧段へ
の昇圧過程において、しきい値電圧Ｖth分だけ損失が生
じる。
す従来の昇圧回路では前段の昇圧段から次段の昇圧段へ
の昇圧過程において、しきい値電圧Ｖth分だけ損失が生
じる。
【０００７】また、このような昇圧回路においては基板
バイアス効果が動作に影響する。すなわち、ＮＭＯＳト
ランジスタのソース電圧が上昇すると基板バイアス効果
によりＮＭＯＳトランジスタのしきい値Ｖthが増加す
る。このため、昇圧段の段数が増加するほど、ＮＭＯＳ
トランジスタＮＴnのしきい値Ｖthが高くなり、前述の
しきい値Ｖthによる損失はより大きくなり、昇圧効率が
大幅に悪化する。また、しきい値電圧Ｖthが大きくなる
と、スイッチング動作が正常に行われなくなるという問
題があり、このため、昇圧段の段数が制限され、高い出
力電圧が得られないという問題がある。
バイアス効果が動作に影響する。すなわち、ＮＭＯＳト
ランジスタのソース電圧が上昇すると基板バイアス効果
によりＮＭＯＳトランジスタのしきい値Ｖthが増加す
る。このため、昇圧段の段数が増加するほど、ＮＭＯＳ
トランジスタＮＴnのしきい値Ｖthが高くなり、前述の
しきい値Ｖthによる損失はより大きくなり、昇圧効率が
大幅に悪化する。また、しきい値電圧Ｖthが大きくなる
と、スイッチング動作が正常に行われなくなるという問
題があり、このため、昇圧段の段数が制限され、高い出
力電圧が得られないという問題がある。
【０００８】これらの問題を解決したものに特開平８−
３２２２４１号公報に開示された昇圧回路がある。図８
にその昇圧回路の主要部の回路図を示す。
３２２２４１号公報に開示された昇圧回路がある。図８
にその昇圧回路の主要部の回路図を示す。
【０００９】この昇圧回路は、各昇圧段ＣＰi（i=1…
n）において、ポンピング用キャパシタＣiと、ポンピン
グ用キャパシタＣiに蓄積された電荷を伝達させるため
のトランスファーゲートＰＴＧiとを有する。トランス
ファーゲートＰＴＧiはＰＭＯＳトランジスタで構成さ
れる。さらに、各昇圧段ＣＰi（i=1…n）において、ト
ランスファーゲートＰＴＧiのオン・オフを制御するた
めのＰＭＯＳトランジスタＰＴiとＮＭＯＳトランジス
タＮＴiの直列回路を有する。
n）において、ポンピング用キャパシタＣiと、ポンピン
グ用キャパシタＣiに蓄積された電荷を伝達させるため
のトランスファーゲートＰＴＧiとを有する。トランス
ファーゲートＰＴＧiはＰＭＯＳトランジスタで構成さ
れる。さらに、各昇圧段ＣＰi（i=1…n）において、ト
ランスファーゲートＰＴＧiのオン・オフを制御するた
めのＰＭＯＳトランジスタＰＴiとＮＭＯＳトランジス
タＮＴiの直列回路を有する。
【００１０】この昇圧回路では、奇数段の昇圧段におけ
るポンピング用キャパシタＣiにクロックclkが印加さ
れ、偶数段の昇圧段におけるポンピング用キャパシタＣ
iにクロック/clkが印加される。これらのクロックclk、
/clkの変化に伴い、各昇圧段のポンピング用キャパシタ
Ｃiに蓄積された電荷が、トランスファーゲートＰＴＧi
を介して、次の昇圧段に送られることにより、各昇圧段
のノードＮＤiが順次昇圧される。
るポンピング用キャパシタＣiにクロックclkが印加さ
れ、偶数段の昇圧段におけるポンピング用キャパシタＣ
iにクロック/clkが印加される。これらのクロックclk、
/clkの変化に伴い、各昇圧段のポンピング用キャパシタ
Ｃiに蓄積された電荷が、トランスファーゲートＰＴＧi
を介して、次の昇圧段に送られることにより、各昇圧段
のノードＮＤiが順次昇圧される。
【００１１】この昇圧動作中、昇圧回路において、トラ
ンスファーゲートＰＴＧiのオン・オフは、ＰＭＯＳト
ランジスタＰＴiとＮＭＯＳトランジスタＮＴiの直列回
路により制御され、これによって前述のしきい値電圧Ｖ
thによる昇圧時の損失の問題を解決している。
ンスファーゲートＰＴＧiのオン・オフは、ＰＭＯＳト
ランジスタＰＴiとＮＭＯＳトランジスタＮＴiの直列回
路により制御され、これによって前述のしきい値電圧Ｖ
thによる昇圧時の損失の問題を解決している。
【００１２】さらに、この昇圧回路ではトランスファー
ゲートＰＴＧi等を構成するＰＭＯＳトランジスタのＮ
ウェルを、ＰＭＯＳトランジスタ毎に分割して形成して
いる。これにより、ＰＭＯＳトランジスタにおける基板
バイアス効果の影響を防止している。
ゲートＰＴＧi等を構成するＰＭＯＳトランジスタのＮ
ウェルを、ＰＭＯＳトランジスタ毎に分割して形成して
いる。これにより、ＰＭＯＳトランジスタにおける基板
バイアス効果の影響を防止している。
【００１３】しかし、この昇圧回路では、ＮＭＯＳトラ
ンジスタについて基板バイアス効果は防止できない。し
たがって、昇圧段の後段においては、基板バイアス効果
によりＮＭＯＳトランジスタが正常に動作しない可能性
がある。
ンジスタについて基板バイアス効果は防止できない。し
たがって、昇圧段の後段においては、基板バイアス効果
によりＮＭＯＳトランジスタが正常に動作しない可能性
がある。
【００１４】図９は上記の昇圧回路におけるn-2〜n段目
の昇圧段のノードＮＤi（i=n-2〜n）の電位を示した図
である。この図に示すように、この昇圧回路では、期間
Ａと期間Ｂとで昇圧段のノード電位が異なる。例えば、
ノードＮＤn-1においては、期間Ａの電位は期間Ｂの電
位よりも高くなる。したがって、ＰＭＯＳトランジスタ
のバックゲートが接続されるＮウェルの電位がクロック
clkの電位に応じて変化し、このため、この電位変化に
伴ないＮウェルにおいて消費電流が生じる。Ｎウェルの
占める領域は比較的大きいため、この消費電流も大きく
なり、これにより昇圧回路の効率が悪くなる。
の昇圧段のノードＮＤi（i=n-2〜n）の電位を示した図
である。この図に示すように、この昇圧回路では、期間
Ａと期間Ｂとで昇圧段のノード電位が異なる。例えば、
ノードＮＤn-1においては、期間Ａの電位は期間Ｂの電
位よりも高くなる。したがって、ＰＭＯＳトランジスタ
のバックゲートが接続されるＮウェルの電位がクロック
clkの電位に応じて変化し、このため、この電位変化に
伴ないＮウェルにおいて消費電流が生じる。Ｎウェルの
占める領域は比較的大きいため、この消費電流も大きく
なり、これにより昇圧回路の効率が悪くなる。
【００１５】以上のように、従来の昇圧回路では、昇圧
回路を構成するＭＯＳトランジスタのしきい値電圧Ｖth
分の損失、基板バイアス効果、クロックに応じたノード
電位変化によりＮウェル中に生ずる消費電流等の問題に
より効率が低下し、また、昇圧能力に限界があった。
回路を構成するＭＯＳトランジスタのしきい値電圧Ｖth
分の損失、基板バイアス効果、クロックに応じたノード
電位変化によりＮウェル中に生ずる消費電流等の問題に
より効率が低下し、また、昇圧能力に限界があった。
【００１６】本発明は、上記問題を解決すべくなされた
ものであり、その目的とするところは、昇圧時の効率を
向上させ、また、高い電圧が得られる昇圧回路を提供す
ることにある。
ものであり、その目的とするところは、昇圧時の効率を
向上させ、また、高い電圧が得られる昇圧回路を提供す
ることにある。
【００１７】
【課題を解決するための手段】第１の発明に係る昇圧回
路は、第１のノードと第２のノードとを有し、上記第１
のノードから上記第２のノードへ電荷を供給することに
より上記第２のノードの電位を上記第１のノードに対し
て上昇させる昇圧段が複数接続されて構成される。この
とき、各昇圧段において、その段の昇圧段の第１のノー
ドは、その前の段の昇圧段の第２のノードと接続され
る。
路は、第１のノードと第２のノードとを有し、上記第１
のノードから上記第２のノードへ電荷を供給することに
より上記第２のノードの電位を上記第１のノードに対し
て上昇させる昇圧段が複数接続されて構成される。この
とき、各昇圧段において、その段の昇圧段の第１のノー
ドは、その前の段の昇圧段の第２のノードと接続され
る。
【００１８】上記昇圧段は、上記第１のノードを介して
入力した電荷を蓄積し、該蓄積した電荷を上記第２のノ
ードへ供給することにより上記第２のノードの電位を上
昇させる第１のチャージポンプ部と、記第１のノードを
介して入力した電荷を蓄積し、該蓄積した電荷を上記第
２のノードへ供給することにより上記第２のノードの電
位を上昇させる第２のチャージポンプ部とからなる。上
記第１のチャージポンプ部と上記第２のチャージポンプ
部とは、一方が第２のノードへ電荷を供給する間、他方
が第１のノードを介して入力した電荷を蓄積するように
相補的に動作する。
入力した電荷を蓄積し、該蓄積した電荷を上記第２のノ
ードへ供給することにより上記第２のノードの電位を上
昇させる第１のチャージポンプ部と、記第１のノードを
介して入力した電荷を蓄積し、該蓄積した電荷を上記第
２のノードへ供給することにより上記第２のノードの電
位を上昇させる第２のチャージポンプ部とからなる。上
記第１のチャージポンプ部と上記第２のチャージポンプ
部とは、一方が第２のノードへ電荷を供給する間、他方
が第１のノードを介して入力した電荷を蓄積するように
相補的に動作する。
【００１９】第２の発明に係る昇圧回路は、第１の発明
において、上記第１のチャージポンプ部が、第１のクロ
ックに一端が接続された第１のポンピング用キャパシタ
と、ドレインが該第１のポンピング用キャパシタの他端
に接続され、ソースが上記第１のノードに接続された第
１のＮＭＯＳトランジスタと、ドレインが上記第１のポ
ンピング用キャパシタの他端に接続され、ソースが上記
第２のノードに接続された第１のＰＭＯＳトランジスタ
とからなる。
において、上記第１のチャージポンプ部が、第１のクロ
ックに一端が接続された第１のポンピング用キャパシタ
と、ドレインが該第１のポンピング用キャパシタの他端
に接続され、ソースが上記第１のノードに接続された第
１のＮＭＯＳトランジスタと、ドレインが上記第１のポ
ンピング用キャパシタの他端に接続され、ソースが上記
第２のノードに接続された第１のＰＭＯＳトランジスタ
とからなる。
【００２０】また、上記第２のチャージポンプ部は、上
記第１のクロックと相補的な値をとる第２のクロックに
一端が接続された第２のポンピング用キャパシタと、ド
レインが該第２のポンピング用キャパシタの他端に接続
され、ソースが上記第１のノードに接続された第２のＮ
ＭＯＳトランジスタと、ドレインが上記第２のポンピン
グ用キャパシタの他端に接続され、ソースが上記第２の
ノードに接続された第２のＰＭＯＳトランジスタとから
なる。
記第１のクロックと相補的な値をとる第２のクロックに
一端が接続された第２のポンピング用キャパシタと、ド
レインが該第２のポンピング用キャパシタの他端に接続
され、ソースが上記第１のノードに接続された第２のＮ
ＭＯＳトランジスタと、ドレインが上記第２のポンピン
グ用キャパシタの他端に接続され、ソースが上記第２の
ノードに接続された第２のＰＭＯＳトランジスタとから
なる。
【００２１】このとき、上記第１のＮＭＯＳトランジス
タと上記第１のＰＭＯＳトランジスタの各ゲートは上記
第２のポンピング用キャパシタを介して上記第２のクロ
ックに接続され、上記第２のＮＭＯＳトランジスタと上
記第２のＰＭＯＳトランジスタの各ゲートは上記第１の
ポンピング用キャパシタを介して上記第１のクロックに
接続されている。
タと上記第１のＰＭＯＳトランジスタの各ゲートは上記
第２のポンピング用キャパシタを介して上記第２のクロ
ックに接続され、上記第２のＮＭＯＳトランジスタと上
記第２のＰＭＯＳトランジスタの各ゲートは上記第１の
ポンピング用キャパシタを介して上記第１のクロックに
接続されている。
【００２２】第３の発明に係る昇圧回路は、第２の発明
において、上記ＰＭＯＳトランジスタのＮウェルを１つ
または複数の昇圧段毎に分離して形成する。
において、上記ＰＭＯＳトランジスタのＮウェルを１つ
または複数の昇圧段毎に分離して形成する。
【００２３】第４の発明に係る昇圧回路は、第２の発明
において、上記ＮＭＯＳトランジスタのＰウェルを１つ
または複数の昇圧段毎に分離して形成する。
において、上記ＮＭＯＳトランジスタのＰウェルを１つ
または複数の昇圧段毎に分離して形成する。
【００２４】第５の発明に係る昇圧回路は、第２の発明
において、上記昇圧回路を構成するＮＭＯＳトランジス
タを、上記昇圧回路以外の回路を構成するＮＭＯＳトラ
ンジスタのＰウェルの不純物濃度よりも低い不純物濃度
のＰ型基板に形成する。
において、上記昇圧回路を構成するＮＭＯＳトランジス
タを、上記昇圧回路以外の回路を構成するＮＭＯＳトラ
ンジスタのＰウェルの不純物濃度よりも低い不純物濃度
のＰ型基板に形成する。
【００２５】第６の発明に係る昇圧回路は、第１ないし
第５のいずれかの発明において、最終の昇圧段の第２の
ノードの電圧と電源電圧とに基づき、上記第２のノード
の電圧または上記電源電圧のいずれかを出力する出力選
択回路をさらに備える。
第５のいずれかの発明において、最終の昇圧段の第２の
ノードの電圧と電源電圧とに基づき、上記第２のノード
の電圧または上記電源電圧のいずれかを出力する出力選
択回路をさらに備える。
【００２６】
【発明の実施の形態】以下に本発明に係る昇圧回路の実
施の形態を添付の図面を用いて説明する。
施の形態を添付の図面を用いて説明する。
【００２７】実施の形態１．図１の（ａ）に実施の形態
１の昇圧回路の回路図を示す。図に示すように昇圧回路
は複数の昇圧段ＣＰ1〜ＣＰnが順次接続されて構成され
る。各昇圧段ＣＰ1〜ＣＰnには、電源電圧Ｖddまたは０
Ｖを出力するクロックclkと、クロックclkと相補的な値
を取るクロック/clkとが印加されている。各昇圧段の構
成はそれぞれ同様であるため、以下では各昇圧段を代表
してｎ段目の昇圧段ＣＰnについて構成を説明する。
１の昇圧回路の回路図を示す。図に示すように昇圧回路
は複数の昇圧段ＣＰ1〜ＣＰnが順次接続されて構成され
る。各昇圧段ＣＰ1〜ＣＰnには、電源電圧Ｖddまたは０
Ｖを出力するクロックclkと、クロックclkと相補的な値
を取るクロック/clkとが印加されている。各昇圧段の構
成はそれぞれ同様であるため、以下では各昇圧段を代表
してｎ段目の昇圧段ＣＰnについて構成を説明する。
【００２８】昇圧段ＣＰnは、電荷を取り込む入力ノー
ドとしてノードＮＤn-1と、電荷を送り込む出力ノード
としてノードＮＤnとを有する。ノードＮＤn-1はまた前
段の昇圧段ＣＰn-1の出力ノードとなる。
ドとしてノードＮＤn-1と、電荷を送り込む出力ノード
としてノードＮＤnとを有する。ノードＮＤn-1はまた前
段の昇圧段ＣＰn-1の出力ノードとなる。
【００２９】さらに、昇圧段ＣＰnはノードＮＤn-1を介
して取り込んだ電荷をノードＮＤnに送ることによりノ
ードＮＤnの電位を上昇させる第１および第２のチャー
ジポンプ部１１、１３からなる。これらの第１のチャー
ジポンプ部１１と第２のチャージポンプ部１３とは後述
するように相補的に動作する。
して取り込んだ電荷をノードＮＤnに送ることによりノ
ードＮＤnの電位を上昇させる第１および第２のチャー
ジポンプ部１１、１３からなる。これらの第１のチャー
ジポンプ部１１と第２のチャージポンプ部１３とは後述
するように相補的に動作する。
【００３０】第１および第２のチャージポンプ部１１、
１３はそれぞれ、ポンピング用キャパシタＣ１n、Ｃ２n
と、からポンピング用キャパシタＣ１n、Ｃ２nに電荷を
蓄積させるためのＮＭＯＳトランジスタＮT１n、ＮT２n
と、ポンピング用キャパシタＣ１n、Ｃ２nに蓄積した電
荷をノードＮＤnへ送るためのＰＭＯＳトランジスタＰT
１n、ＰT２nとからなる。
１３はそれぞれ、ポンピング用キャパシタＣ１n、Ｃ２n
と、からポンピング用キャパシタＣ１n、Ｃ２nに電荷を
蓄積させるためのＮＭＯＳトランジスタＮT１n、ＮT２n
と、ポンピング用キャパシタＣ１n、Ｃ２nに蓄積した電
荷をノードＮＤnへ送るためのＰＭＯＳトランジスタＰT
１n、ＰT２nとからなる。
【００３１】第１のチャージポンプ部１１において、Ｎ
ＭＯＳトランジスタＮT１nのソースはノードＮＤ
n-1に、ドレインはポンピング用キャパシタＣ１nを介し
てクロックclkに接続される。ＰＭＯＳトランジスタＰT
１nのドレインはポンピング用キャパシタＣ１nを介して
クロックclkに、ソースはノードＮＤnに接続される。Ｎ
ＭＯＳトランジスタＮＴ１nのゲートとＰＭＯＳトラン
ジスタＰＴ１nのゲートとは、ポンピング用キャパシタ
Ｃ２nを介してクロック/clkに接続される。ここで、Ｎ
ＭＯＳトランジスタＮＴ１n及びＰＭＯＳトランジスタ
ＰＴ１nのそれぞれのゲートとポンピング用キャパシタ
Ｃ２nの接続点をノードＮＤ２nとする。
ＭＯＳトランジスタＮT１nのソースはノードＮＤ
n-1に、ドレインはポンピング用キャパシタＣ１nを介し
てクロックclkに接続される。ＰＭＯＳトランジスタＰT
１nのドレインはポンピング用キャパシタＣ１nを介して
クロックclkに、ソースはノードＮＤnに接続される。Ｎ
ＭＯＳトランジスタＮＴ１nのゲートとＰＭＯＳトラン
ジスタＰＴ１nのゲートとは、ポンピング用キャパシタ
Ｃ２nを介してクロック/clkに接続される。ここで、Ｎ
ＭＯＳトランジスタＮＴ１n及びＰＭＯＳトランジスタ
ＰＴ１nのそれぞれのゲートとポンピング用キャパシタ
Ｃ２nの接続点をノードＮＤ２nとする。
【００３２】同様に、第２のチャージポンプ部１３にお
いて、ＮＭＯＳトランジスタＮT２nのソースはノードＮ
Ｄn-1に、そのドレインはポンピング用キャパシタＣ２n
を介してクロック/clkに接続される。ＰＭＯＳトランジ
スタＰT２nのドレインはポンピング用キャパシタＣ２n
を介してクロック/clkに、そのソースはノードＮＤnに
接続される。ＮＭＯＳトランジスタＮＴ２n及びＰＭＯ
ＳトランジスタＰＴ２nのそれぞれのゲートはキャパシ
タＣ１nを介してクロックclkに接続される。ここで、Ｎ
ＭＯＳトランジスタＮＴ２nおよびＰＭＯＳトランジス
タＰＴ２nのそれぞれのゲートとポンピング用キャパシ
タＣ１nの接続点をノードＮＤ１nとする。
いて、ＮＭＯＳトランジスタＮT２nのソースはノードＮ
Ｄn-1に、そのドレインはポンピング用キャパシタＣ２n
を介してクロック/clkに接続される。ＰＭＯＳトランジ
スタＰT２nのドレインはポンピング用キャパシタＣ２n
を介してクロック/clkに、そのソースはノードＮＤnに
接続される。ＮＭＯＳトランジスタＮＴ２n及びＰＭＯ
ＳトランジスタＰＴ２nのそれぞれのゲートはキャパシ
タＣ１nを介してクロックclkに接続される。ここで、Ｎ
ＭＯＳトランジスタＮＴ２nおよびＰＭＯＳトランジス
タＰＴ２nのそれぞれのゲートとポンピング用キャパシ
タＣ１nの接続点をノードＮＤ１nとする。
【００３３】なお、本実施形態の昇圧回路では、各昇圧
段において、ＰＭＯＳトランジスタＰＴ１i、ＰＴ２
i（i=1…n）は、Ｐ型基板（以下、「Ｐ基板」とい
う。）内に形成されたＮウェル上に形成されるが、この
とき、このＮウェルは１つまたは複数の昇圧段毎に分離
して形成される。これにより基板バイアス効果を防止で
きる。
段において、ＰＭＯＳトランジスタＰＴ１i、ＰＴ２
i（i=1…n）は、Ｐ型基板（以下、「Ｐ基板」とい
う。）内に形成されたＮウェル上に形成されるが、この
とき、このＮウェルは１つまたは複数の昇圧段毎に分離
して形成される。これにより基板バイアス効果を防止で
きる。
【００３４】以下に、昇圧回路の動作を説明する。な
お、以下ではｎ段目の昇圧段ＣＰnの動作を中心に説明
する。昇圧段ＣＰnにおいては、２つのチャージポンプ
部１１、１３が相補的に動作することによりノードＮＤ
nの電位を上昇させる。昇圧回路全体では、各昇圧段Ｃ
Ｐi（i=1…n）によりノードＮＤiの電位を順次上昇さ
せ、最終的にノードＮＤnから出力電圧Ｖoutを得る。
お、以下ではｎ段目の昇圧段ＣＰnの動作を中心に説明
する。昇圧段ＣＰnにおいては、２つのチャージポンプ
部１１、１３が相補的に動作することによりノードＮＤ
nの電位を上昇させる。昇圧回路全体では、各昇圧段Ｃ
Ｐi（i=1…n）によりノードＮＤiの電位を順次上昇さ
せ、最終的にノードＮＤnから出力電圧Ｖoutを得る。
【００３５】ここで、図１の（ｂ）に示すように、クロ
ックclkが電源電圧Ｖdd、クロック/clkが０Ｖとなる期
間を期間Ａと、クロックclkが０Ｖ、クロック/clkが電
源電圧Ｖddとなる期間を期間Ｂとし、それぞれの期間で
の昇圧段ＣＰnの動作を説明する。
ックclkが電源電圧Ｖdd、クロック/clkが０Ｖとなる期
間を期間Ａと、クロックclkが０Ｖ、クロック/clkが電
源電圧Ｖddとなる期間を期間Ｂとし、それぞれの期間で
の昇圧段ＣＰnの動作を説明する。
【００３６】期間Ａでは、クロックclkが電源電圧Ｖdd
となるためノードＮＤ１nの電位はキャパシタＣ１nの容
量結合により電源電圧Ｖddだけ昇圧され、また、クロッ
ク/clkは０ＶとなるためノードＮＤ２nの電位は引き下
げられる。これにより、ＮＭＯＳトランジスタＮＴ２n
と、ＰＭＯＳトランジスタＰＴ１nとがオンする。この
とき、ＰＭＯＳトランジスタＰＴ２nと、ＮＭＯＳトラ
ンジスタＮＴ１nとはオフする。
となるためノードＮＤ１nの電位はキャパシタＣ１nの容
量結合により電源電圧Ｖddだけ昇圧され、また、クロッ
ク/clkは０ＶとなるためノードＮＤ２nの電位は引き下
げられる。これにより、ＮＭＯＳトランジスタＮＴ２n
と、ＰＭＯＳトランジスタＰＴ１nとがオンする。この
とき、ＰＭＯＳトランジスタＰＴ２nと、ＮＭＯＳトラ
ンジスタＮＴ１nとはオフする。
【００３７】第２のチャージポンプ部１３において、Ｎ
ＭＯＳトランジスタＮＴ２nがオンすることにより、ノ
ードＮＤn-1とキャパシタＣ２nの一端とが接続される。
したがって、前段の昇圧段ＣＰn-1からノードＮＤn-1を
介してキャパシタＣ２nに電荷が送られ、キャパシタＣ2
nに電荷が蓄積される。
ＭＯＳトランジスタＮＴ２nがオンすることにより、ノ
ードＮＤn-1とキャパシタＣ２nの一端とが接続される。
したがって、前段の昇圧段ＣＰn-1からノードＮＤn-1を
介してキャパシタＣ２nに電荷が送られ、キャパシタＣ2
nに電荷が蓄積される。
【００３８】また、第１のチャージポンプ部１１におい
て、ＰＭＯＳトランジスタＰＴ１nがオンすることによ
り、ノードＮＤnがキャパシタＣ１nの一端と接続され
る。したがって、キャパシタＣ１nに蓄積された電荷が
ノードＮＤnに送られるため、ノードＮＤnがの電位が上
昇する。
て、ＰＭＯＳトランジスタＰＴ１nがオンすることによ
り、ノードＮＤnがキャパシタＣ１nの一端と接続され
る。したがって、キャパシタＣ１nに蓄積された電荷が
ノードＮＤnに送られるため、ノードＮＤnがの電位が上
昇する。
【００３９】期間Ｂでは、クロック/clkが電源電圧Ｖdd
となるためノードＮＤ２nの電位はポンピング用キャパ
シタＣ２nの容量結合により電源電圧Ｖddだけ昇圧され
る。また、クロックclkは０ＶとなるためノードＮＤ１n
の電位は引き下げられる。これにより、ＮＭＯＳトラン
ジスタＮＴ１nと、ＰＭＯＳトランジスタＰＴ２nとがオ
ンする。このとき、ＰＭＯＳトランジスタＰＴ１nと、
ＮＭＯＳトランジスタＮＴ２nとはオフする。
となるためノードＮＤ２nの電位はポンピング用キャパ
シタＣ２nの容量結合により電源電圧Ｖddだけ昇圧され
る。また、クロックclkは０ＶとなるためノードＮＤ１n
の電位は引き下げられる。これにより、ＮＭＯＳトラン
ジスタＮＴ１nと、ＰＭＯＳトランジスタＰＴ２nとがオ
ンする。このとき、ＰＭＯＳトランジスタＰＴ１nと、
ＮＭＯＳトランジスタＮＴ２nとはオフする。
【００４０】第１のチャージポンプ部１１において、Ｎ
ＭＯＳトランジスタＮＴ１nがオンすることにより、ノ
ードＮＤn-1とキャパシタＣ１nの一端とが接続される。
したがって、前段の昇圧段ＣＰn-1からノードＮＤn-1を
介してキャパシタＣ１nに電荷が送られ、キャパシタＣ
１nに電荷が蓄積される。
ＭＯＳトランジスタＮＴ１nがオンすることにより、ノ
ードＮＤn-1とキャパシタＣ１nの一端とが接続される。
したがって、前段の昇圧段ＣＰn-1からノードＮＤn-1を
介してキャパシタＣ１nに電荷が送られ、キャパシタＣ
１nに電荷が蓄積される。
【００４１】また、第２のチャージポンプ部１３におい
て、ＰＭＯＳトランジスタＰＴ２nがオンすることによ
り、ノードＮＤnがポンピング用キャパシタＣ２nの一端
と接続される。したがって、ポンピング用キャパシタＣ
２nに蓄積された電荷がノードＮＤnに送られるため、ノ
ードＮＤnの電位が上昇する。
て、ＰＭＯＳトランジスタＰＴ２nがオンすることによ
り、ノードＮＤnがポンピング用キャパシタＣ２nの一端
と接続される。したがって、ポンピング用キャパシタＣ
２nに蓄積された電荷がノードＮＤnに送られるため、ノ
ードＮＤnの電位が上昇する。
【００４２】また、期間Ａまたは期間Ｂのいずれにおい
ても、電源電圧Ｖddを出力するクロック側に接続された
ポンピング用キャパシタＣ１n、Ｃ２nにノードＮＤnが
接続されるため、期間Ａ、Ｂによらず、すなわち、クロ
ックclk、/clkの変化によらずノードＮＤnが昇圧され
る。
ても、電源電圧Ｖddを出力するクロック側に接続された
ポンピング用キャパシタＣ１n、Ｃ２nにノードＮＤnが
接続されるため、期間Ａ、Ｂによらず、すなわち、クロ
ックclk、/clkの変化によらずノードＮＤnが昇圧され
る。
【００４３】図２は、増幅段ＣＰnにおける期間Ａ及び
期間Ｂでの各ノードの電圧の変化を示した図である。図
に示すように、増幅段ＣＰn-1の出力ノードであるノー
ドＮＤn-1の電位、及び増幅段ＣＰnの出力ノードである
ノードＮＤnの電位は、期間Ａ、Ｂによらず一定とな
る。
期間Ｂでの各ノードの電圧の変化を示した図である。図
に示すように、増幅段ＣＰn-1の出力ノードであるノー
ドＮＤn-1の電位、及び増幅段ＣＰnの出力ノードである
ノードＮＤnの電位は、期間Ａ、Ｂによらず一定とな
る。
【００４４】したがって、他の昇圧段ＣＰi（i＝1…n-
1）においても、期間Ａでは第１のチャージポンプ部
（キャパシタＣ１i）により、期間Ｂでは第２のチャー
ジポンプ部（キャパシタＣ２i）によりノードＮＤiを昇
圧する。このように２つのチャージポンプを用いて、常
に全昇圧段の出力ノードＮＤiを高い電位にすることが
できる。すなわち、出力ノードＮＤiの電位をクロック
の変位によらず一定とすることができる。これにより、
各昇圧段の出力ノードに接続されるＰＭＯＳトランジス
タのＮウェル電位がクロックに応じて変化しないため、
クロックに応じてＮウェルに発生する消費電流を低減で
きる。また、１つの昇圧段において２つのチャージポン
プ部により交互に昇圧動作を行うため昇圧能力が向上す
る。
1）においても、期間Ａでは第１のチャージポンプ部
（キャパシタＣ１i）により、期間Ｂでは第２のチャー
ジポンプ部（キャパシタＣ２i）によりノードＮＤiを昇
圧する。このように２つのチャージポンプを用いて、常
に全昇圧段の出力ノードＮＤiを高い電位にすることが
できる。すなわち、出力ノードＮＤiの電位をクロック
の変位によらず一定とすることができる。これにより、
各昇圧段の出力ノードに接続されるＰＭＯＳトランジス
タのＮウェル電位がクロックに応じて変化しないため、
クロックに応じてＮウェルに発生する消費電流を低減で
きる。また、１つの昇圧段において２つのチャージポン
プ部により交互に昇圧動作を行うため昇圧能力が向上す
る。
【００４５】また、第１および第２のチャージポンプ部
においては、ポンピング用キャパシタに対して、前の昇
圧段から電荷を充電するときはＮＭＯＳトランジスタを
介して行い、次の昇圧段に蓄積した電荷を送るときはＰ
ＭＯＳトランジスタを介して行っている。このとき、こ
れらのＮＭＯＳトランジスタまたはＰＭＯＳトランジス
タのスイッチング動作の制御、すなわち、ゲート電圧の
制御は、それらのトランジスタのドレインに接続された
クロックと相補的な値をとるクロックに基づいて制御さ
れている。これによって、昇圧動作におけるしきい値電
圧Ｖth分の損失を発生させないようにしている。
においては、ポンピング用キャパシタに対して、前の昇
圧段から電荷を充電するときはＮＭＯＳトランジスタを
介して行い、次の昇圧段に蓄積した電荷を送るときはＰ
ＭＯＳトランジスタを介して行っている。このとき、こ
れらのＮＭＯＳトランジスタまたはＰＭＯＳトランジス
タのスイッチング動作の制御、すなわち、ゲート電圧の
制御は、それらのトランジスタのドレインに接続された
クロックと相補的な値をとるクロックに基づいて制御さ
れている。これによって、昇圧動作におけるしきい値電
圧Ｖth分の損失を発生させないようにしている。
【００４６】なお、上記昇圧回路では、１段目の昇圧段
ＣＰ1のノードＮＤ0に電源電圧Ｖddを接続し、ｎ段目の
昇圧段ＣＰnのノードＮＤnから出力電圧Ｖoutを取り出
すようにしていたが、ｎ段目の昇圧段ＣＰnのノードＮ
Ｄnを接地（基準電位線に接続）し、１段目の昇圧段Ｃ
Ｐ1のノードＮＤ0から出力電圧Ｖoutを取り出すように
してもよい。このように構成した場合は出力電圧Ｖout
として負電圧が得られる。
ＣＰ1のノードＮＤ0に電源電圧Ｖddを接続し、ｎ段目の
昇圧段ＣＰnのノードＮＤnから出力電圧Ｖoutを取り出
すようにしていたが、ｎ段目の昇圧段ＣＰnのノードＮ
Ｄnを接地（基準電位線に接続）し、１段目の昇圧段Ｃ
Ｐ1のノードＮＤ0から出力電圧Ｖoutを取り出すように
してもよい。このように構成した場合は出力電圧Ｖout
として負電圧が得られる。
【００４７】実施の形態２．図３は、実施の形態２の昇
圧回路が形成された半導体基板の断面図である。実施の
形態１ではＰＭＯＳトランジスタを形成するためのＮウ
ェルをＰＭＯＳトランジスタ毎に分離して形成していた
が、本実施形態の昇圧回路では、図３の（ａ）に示すよ
うに、Ｐ基板２１中にＮウェル２３を１つの昇圧段毎に
分離して形成し、このＮウェル２３内にＰ型拡散層２９
を形成してＰＭＯＳトランジスタＰＴ１1、ＰＴ２1…を
形成する。さらに、Ｎウェル２３内にＰウェル２５を形
成し、このＰウェル２５内にＮ型拡散層２７を形成して
ＮＭＯＳトランジスタＮＴ１1、ＮＴ２1…を形成する。
圧回路が形成された半導体基板の断面図である。実施の
形態１ではＰＭＯＳトランジスタを形成するためのＮウ
ェルをＰＭＯＳトランジスタ毎に分離して形成していた
が、本実施形態の昇圧回路では、図３の（ａ）に示すよ
うに、Ｐ基板２１中にＮウェル２３を１つの昇圧段毎に
分離して形成し、このＮウェル２３内にＰ型拡散層２９
を形成してＰＭＯＳトランジスタＰＴ１1、ＰＴ２1…を
形成する。さらに、Ｎウェル２３内にＰウェル２５を形
成し、このＰウェル２５内にＮ型拡散層２７を形成して
ＮＭＯＳトランジスタＮＴ１1、ＮＴ２1…を形成する。
【００４８】このように、Ｎウェル２３内に、ＮＭＯＳ
トランジスタのＰウェル２５を形成し、Ｐウェル２５を
Ｐ基板２１から浮遊させることにより、その中に形成さ
れるＮＭＯＳトランジスタのソースと、Ｐウェル２５と
が等電位になるため、基板バイアス効果を防止できる。
これにより、後方の昇圧段におけるしきい値電圧の上昇
を防止できる。すなわち、後方の昇圧段においても、Ｎ
ＭＯＳトランジスタのスイッチングを確実に行うことが
できるようになり、昇圧回路において高い段数の昇圧段
を備えることができるため、高い昇圧能力の昇圧回路を
実現できる。
トランジスタのＰウェル２５を形成し、Ｐウェル２５を
Ｐ基板２１から浮遊させることにより、その中に形成さ
れるＮＭＯＳトランジスタのソースと、Ｐウェル２５と
が等電位になるため、基板バイアス効果を防止できる。
これにより、後方の昇圧段におけるしきい値電圧の上昇
を防止できる。すなわち、後方の昇圧段においても、Ｎ
ＭＯＳトランジスタのスイッチングを確実に行うことが
できるようになり、昇圧回路において高い段数の昇圧段
を備えることができるため、高い昇圧能力の昇圧回路を
実現できる。
【００４９】なお、図３の（ａ）では、１つの昇圧段毎
にＮウェル２３を分離して形成したが、図３の（ｂ）に
示すように２つの昇圧段毎にＮウェル２３を分離して形
成してもよく、さらに複数の所定数の昇圧段毎に分離し
て形成してもよい。同様に、Ｐウェル２５についても１
つまたは複数の昇圧段毎に分離して形成する。
にＮウェル２３を分離して形成したが、図３の（ｂ）に
示すように２つの昇圧段毎にＮウェル２３を分離して形
成してもよく、さらに複数の所定数の昇圧段毎に分離し
て形成してもよい。同様に、Ｐウェル２５についても１
つまたは複数の昇圧段毎に分離して形成する。
【００５０】実施の形態３．一般にＰ基板の不純物濃度
は低いほど基板バイアス効果が抑えられる。したがっ
て、不純物濃度の低い基板上に昇圧回路を形成すること
が好ましい。しかし、最近の半導体技術における設計の
微細化に伴い、不純物濃度は高い値が要求されている。
は低いほど基板バイアス効果が抑えられる。したがっ
て、不純物濃度の低い基板上に昇圧回路を形成すること
が好ましい。しかし、最近の半導体技術における設計の
微細化に伴い、不純物濃度は高い値が要求されている。
【００５１】そこで、本実施形態では、半導体記憶装置
等が形成される半導体基板上において、昇圧回路が形成
される部分のＰ型不純物濃度を、昇圧回路以外の回路が
形成される部分の不純物濃度よりも低くすることによ
り、他の回路部に影響を与えずに昇圧回路における基板
バイアス効果を抑制する。
等が形成される半導体基板上において、昇圧回路が形成
される部分のＰ型不純物濃度を、昇圧回路以外の回路が
形成される部分の不純物濃度よりも低くすることによ
り、他の回路部に影響を与えずに昇圧回路における基板
バイアス効果を抑制する。
【００５２】すなわち、図４に示すように、Ｐ基板２１
ａ上に、Ｐ基板２１ａより高い不純物濃度でＰウェル３
１を形成し、このＰウェル３１上に昇圧回路以外の回路
部を構成するトランジスタを形成する。昇圧回路につい
ては、Ｐ基板２１ａ上にＮ型拡散層２７を拡散させてＮ
ＭＯＳトランジスタＮＴ１i、ＮＴ２iを形成し、また、
Ｐ基板２１ａ上にＮウェル２３を形成し、Ｎウェル内に
Ｐ型拡散層を拡散させてＰＭＯＳトランジスタＰＴ
１i、ＰＴ２iを形成するようにする。
ａ上に、Ｐ基板２１ａより高い不純物濃度でＰウェル３
１を形成し、このＰウェル３１上に昇圧回路以外の回路
部を構成するトランジスタを形成する。昇圧回路につい
ては、Ｐ基板２１ａ上にＮ型拡散層２７を拡散させてＮ
ＭＯＳトランジスタＮＴ１i、ＮＴ２iを形成し、また、
Ｐ基板２１ａ上にＮウェル２３を形成し、Ｎウェル内に
Ｐ型拡散層を拡散させてＰＭＯＳトランジスタＰＴ
１i、ＰＴ２iを形成するようにする。
【００５３】このように昇圧回路部のみを低い不純物濃
度のＰ基板２１ａ上に形成することにより、実施の形態
２のようにＰウェル２５をＰ基板２１から分離して形成
しなくても、基板バイアス効果の影響を抑制できる。
度のＰ基板２１ａ上に形成することにより、実施の形態
２のようにＰウェル２５をＰ基板２１から分離して形成
しなくても、基板バイアス効果の影響を抑制できる。
【００５４】実施の形態４．図５は、実施の形態４の昇
圧回路の構成を示した図である。本実施形態の昇圧回路
は昇圧回路４１と出力選択回路４３とを備える。ここ
で、昇圧回路４１は上記の実施の形態で示した昇圧回路
である。
圧回路の構成を示した図である。本実施形態の昇圧回路
は昇圧回路４１と出力選択回路４３とを備える。ここ
で、昇圧回路４１は上記の実施の形態で示した昇圧回路
である。
【００５５】出力選択回路４３は、２つのＰＭＯＳトラ
ンジスタＰ1、Ｐ2とからなる。ＰＭＯＳトランジスタＰ
1のドレインは昇圧回路４１の出力に接続され、そのゲ
ートは電源電圧Ｖddに接続される。ＰＭＯＳトランジス
タＰ2のドレインは電源電圧Ｖddに接続され、そのゲー
トは昇圧回路４１の出力に接続される。ＰＭＯＳトラン
ジスタＰ1、Ｐ2のそれぞれのソースは出力選択回路４３
の出力端に接続される。
ンジスタＰ1、Ｐ2とからなる。ＰＭＯＳトランジスタＰ
1のドレインは昇圧回路４１の出力に接続され、そのゲ
ートは電源電圧Ｖddに接続される。ＰＭＯＳトランジス
タＰ2のドレインは電源電圧Ｖddに接続され、そのゲー
トは昇圧回路４１の出力に接続される。ＰＭＯＳトラン
ジスタＰ1、Ｐ2のそれぞれのソースは出力選択回路４３
の出力端に接続される。
【００５６】このように構成される出力選択回路４３
は、昇圧回路４１から十分に昇圧された電圧が出力され
ると、ＰＭＯＳトランジスタＰ1がオンし、ＰＭＯＳト
ランジスタＰ2がオフする。これにより、出力選択回路
４３は昇圧回路４１からの高電圧を出力電圧Ｖoutとし
て出力する。
は、昇圧回路４１から十分に昇圧された電圧が出力され
ると、ＰＭＯＳトランジスタＰ1がオンし、ＰＭＯＳト
ランジスタＰ2がオフする。これにより、出力選択回路
４３は昇圧回路４１からの高電圧を出力電圧Ｖoutとし
て出力する。
【００５７】一方、昇圧回路４１からの出力電圧が電源
電圧Ｖddに対して十分に低い場合は、ＰＭＯＳトランジ
スタＰ2がオンし、ＰＭＯＳトランジスタＰ1がオフす
る。これにより出力選択回路４３は電源電圧Ｖddを出力
電圧Ｖoutとして出力する。
電圧Ｖddに対して十分に低い場合は、ＰＭＯＳトランジ
スタＰ2がオンし、ＰＭＯＳトランジスタＰ1がオフす
る。これにより出力選択回路４３は電源電圧Ｖddを出力
電圧Ｖoutとして出力する。
【００５８】このように、出力選択回路４３は昇圧回路
４１の出力に基づき、昇圧回路４１からの出力電圧また
は電源電圧Ｖddのいずれかを選択的に出力する。
４１の出力に基づき、昇圧回路４１からの出力電圧また
は電源電圧Ｖddのいずれかを選択的に出力する。
【００５９】したがって、以上のような出力選択回路４
３を昇圧回路４１の終端に設けることにより、昇圧回路
４１の出力または電源電圧Ｖddのいずれかの電圧の選択
が可能となる。
３を昇圧回路４１の終端に設けることにより、昇圧回路
４１の出力または電源電圧Ｖddのいずれかの電圧の選択
が可能となる。
【００６０】なお、昇圧回路４１においてクロックcl
k、/clkの供給を停止し、昇圧回路４１の各昇圧段ＣＰi
（i=1…n）の各ノードをグランド電位にすることにより
昇圧回路４１の出力電圧を０Ｖにすなわち十分に低くす
ることができる。
k、/clkの供給を停止し、昇圧回路４１の各昇圧段ＣＰi
（i=1…n）の各ノードをグランド電位にすることにより
昇圧回路４１の出力電圧を０Ｖにすなわち十分に低くす
ることができる。
【００６１】
【発明の効果】第１の発明の昇圧回路は、複数の昇圧段
が接続されて構成され、各昇圧段は、第１及び第２のチ
ャージポンプ部を有する。第１のチャージポンプ部と第
２のチャージポンプ部とが相補的に動作する。これによ
り、昇圧段の第２のノードの電位が常に一定の電位に保
持されるため、このノード電位の変動に伴う消費電流が
発生しないため昇圧効率が向上する。さらに、１つの昇
圧段において、２つのチャージポンプ部を用いて相補的
に第２のノードの電位を上昇させるため、高い昇圧効率
が得られる。
が接続されて構成され、各昇圧段は、第１及び第２のチ
ャージポンプ部を有する。第１のチャージポンプ部と第
２のチャージポンプ部とが相補的に動作する。これによ
り、昇圧段の第２のノードの電位が常に一定の電位に保
持されるため、このノード電位の変動に伴う消費電流が
発生しないため昇圧効率が向上する。さらに、１つの昇
圧段において、２つのチャージポンプ部を用いて相補的
に第２のノードの電位を上昇させるため、高い昇圧効率
が得られる。
【００６２】第２の発明の昇圧回路は、第１の発明にお
いて、上記第１及び第２のチャージポンプ部を、ポンピ
ング用キャパシタと、ＮＭＯＳトランジスタと、ＰＭＯ
Ｓトランジスタとで構成し、ポンピング用キャパシタに
対する電荷の充電をＮＭＯＳトランジスタを介して行
い、電荷の放電をＰＭＯＳトランジスタを介して行う。
これにより、各昇圧段におけるしきい値電圧Ｖthの損失
をなくすことができ、高い昇圧効率が得られる。
いて、上記第１及び第２のチャージポンプ部を、ポンピ
ング用キャパシタと、ＮＭＯＳトランジスタと、ＰＭＯ
Ｓトランジスタとで構成し、ポンピング用キャパシタに
対する電荷の充電をＮＭＯＳトランジスタを介して行
い、電荷の放電をＰＭＯＳトランジスタを介して行う。
これにより、各昇圧段におけるしきい値電圧Ｖthの損失
をなくすことができ、高い昇圧効率が得られる。
【００６３】第３の発明の昇圧回路は、第２の発明にお
いて、ＰＭＯＳトランジスタのＮウェルを所定の昇圧段
数毎に分離して形成するため、ＰＭＯＳトランジスタに
対する基板バイアス効果が抑えられ、高い昇圧能力の昇
圧回路が実現できる。
いて、ＰＭＯＳトランジスタのＮウェルを所定の昇圧段
数毎に分離して形成するため、ＰＭＯＳトランジスタに
対する基板バイアス効果が抑えられ、高い昇圧能力の昇
圧回路が実現できる。
【００６４】第４の発明の昇圧回路は、第２の発明にお
いて、ＮＭＯＳトランジスタのＰウェルを所定の昇圧段
数毎に分離して形成するため、ＮＭＯＳトランジスタに
対する基板バイアス効果が抑えられ、昇圧段の後段にお
いても確実なスイッチング動作が可能となるため、高い
昇圧能力の昇圧回路が実現できる。
いて、ＮＭＯＳトランジスタのＰウェルを所定の昇圧段
数毎に分離して形成するため、ＮＭＯＳトランジスタに
対する基板バイアス効果が抑えられ、昇圧段の後段にお
いても確実なスイッチング動作が可能となるため、高い
昇圧能力の昇圧回路が実現できる。
【００６５】第５の発明の昇圧回路は、第２の発明にお
いて、昇圧回路を構成するＮＭＯＳトランジスタが形成
されるＰ型基板の不純物濃度を、上記昇圧回路以外の回
路を構成するＮＭＯＳトランジスタのＰウェルの不純物
濃度よりも低くするため、昇圧回路以外の回路部の機能
を損なうことなく、昇圧回路において基板バイアス効果
を抑制できる。
いて、昇圧回路を構成するＮＭＯＳトランジスタが形成
されるＰ型基板の不純物濃度を、上記昇圧回路以外の回
路を構成するＮＭＯＳトランジスタのＰウェルの不純物
濃度よりも低くするため、昇圧回路以外の回路部の機能
を損なうことなく、昇圧回路において基板バイアス効果
を抑制できる。
【００６６】第６の発明の昇圧回路は、第１ないし第５
のいずれかの発明において、最終の昇圧段の第２のノー
ドの電圧と電源電圧とに基づき、上記第２のノードの電
圧または上記電源電圧のいずれかを出力する出力選択回
路をさらに備えるため、出力電圧として昇圧電圧または
電源電圧のいずれかを選択できる。
のいずれかの発明において、最終の昇圧段の第２のノー
ドの電圧と電源電圧とに基づき、上記第２のノードの電
圧または上記電源電圧のいずれかを出力する出力選択回
路をさらに備えるため、出力電圧として昇圧電圧または
電源電圧のいずれかを選択できる。
【図１】 （ａ）実施の形態１の昇圧回路の回路図、お
よび（ｂ）クロックの波形を示す図。
よび（ｂ）クロックの波形を示す図。
【図２】 実施の形態１の昇圧回路のｎ段目の昇圧段に
おける各ノードの電位の変化を示した図。
おける各ノードの電位の変化を示した図。
【図３】 実施の形態２の昇圧回路が形成された半導体
基板の断面図。（ａ）は１つの昇圧段毎にＮウェルを形
成した図、（ｂ）は２つの昇圧段毎にＮウェルを形成し
た図。
基板の断面図。（ａ）は１つの昇圧段毎にＮウェルを形
成した図、（ｂ）は２つの昇圧段毎にＮウェルを形成し
た図。
【図４】 実施の形態３の昇圧回路が形成された半導体
基板の断面図。
基板の断面図。
【図５】 実施の形態４の昇圧回路の構成を示す図。
【図６】 従来の昇圧回路の回路図。
【図７】 図６に示す従来の昇圧回路の各ノードの電位
の変化を示した図。
の変化を示した図。
【図８】 従来の別の昇圧回路の回路図。
【図９】 図８に示す従来の昇圧回路の各ノードの電位
の変化を示した図。
の変化を示した図。
１１ 第１のチャージポンプ部、 １３ 第２のチャー
ジポンプ部、 ２１,２１ａ Ｐ基板、 ２３ Ｎウェ
ル、 ２５ Ｐウェル、 ４１ 昇圧回路、４３ 出力
選択回路、clk，/clk クロック、 Ｃ１i、Ｃ２i（i=1
…n） ポンピング用キャパシタ、 ＣＰi（i=1…n）
昇圧段、 ＮＤi，ＮＤ１i，ＮＤ２iノード、 ＮＴ
１i、ＮＴ２i（i=1…n） ＮＭＯＳトランジスタ、 Ｐ
Ｔ１i、ＰＴ２i（i=1…n） ＰＭＯＳトランジスタ、
Ｖdd 電源電圧。
ジポンプ部、 ２１,２１ａ Ｐ基板、 ２３ Ｎウェ
ル、 ２５ Ｐウェル、 ４１ 昇圧回路、４３ 出力
選択回路、clk，/clk クロック、 Ｃ１i、Ｃ２i（i=1
…n） ポンピング用キャパシタ、 ＣＰi（i=1…n）
昇圧段、 ＮＤi，ＮＤ１i，ＮＤ２iノード、 ＮＴ
１i、ＮＴ２i（i=1…n） ＮＭＯＳトランジスタ、 Ｐ
Ｔ１i、ＰＴ２i（i=1…n） ＰＭＯＳトランジスタ、
Ｖdd 電源電圧。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 山口 敦男 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 5F038 AZ10 BG03 BG05 BG09 CD15 EZ20 5F048 AB10 AC03 BA01 BE02 5H730 AA14 AS00 BB02 BB57 BB82 BB86 DD04 ZZ15
Claims (6)
- 【請求項１】 第１のノードと第２のノードとを有し、
上記第１のノードから上記第２のノードへ電荷を供給す
ることにより上記第２のノードの電位を上記第１のノー
ドに対して上昇させる昇圧段が複数接続され、各昇圧段
においてその段の昇圧段の第１のノードがその前の昇圧
段の第２のノードと接続されるように構成された昇圧回
路であって、 上記昇圧段は、 上記第１のノードを介して入力した電荷を蓄積し、該蓄
積した電荷を上記第２のノードへ供給することにより上
記第２のノードの電位を上昇させる第１のチャージポン
プ部と、 上記第１のノードを介して入力した電荷を蓄積し、該蓄
積した電荷を上記第２のノードへ供給することにより上
記第２のノードの電位を上昇させる第２のチャージポン
プ部とからなり、 上記第１のチャージポンプ部と上記第２のチャージポン
プ部とは、一方が第２のノードへ電荷を供給する間、他
方が第１のノードを介して入力した電荷を蓄積するよう
に相補的に動作することを特徴とする昇圧回路。 - 【請求項２】 請求項１に記載の昇圧回路において、 （ａ）上記第１のチャージポンプ部は、 第１のクロックに一端が接続された第１のポンピング用
キャパシタと、 ドレインが該第１のポンピング用キャパシタの他端に接
続され、ソースが上記第１のノードに接続された第１の
ＮＭＯＳトランジスタと、 ドレインが上記第１のポンピング用キャパシタの他端に
接続され、ソースが上記第２のノードに接続された第１
のＰＭＯＳトランジスタとからなり、 （ｂ）上記第２のチャージポンプ部は、 上記第１のクロックと相補的な値をとる第２のクロック
に一端が接続された第２のポンピング用キャパシタと、 ドレインが該第２のポンピング用キャパシタの他端に接
続され、ソースが上記第１のノードに接続された第２の
ＮＭＯＳトランジスタと、 ドレインが上記第２のポンピング用キャパシタの他端に
接続され、ソースが上記第２のノードに接続された第２
のＰＭＯＳトランジスタとからなり、 （ｃ）上記第１のＮＭＯＳトランジスタと上記第１のＰ
ＭＯＳトランジスタの各ゲートは上記第２のポンピング
用キャパシタを介して上記第２のクロックに接続され、
上記第２のＮＭＯＳトランジスタと上記第２のＰＭＯＳ
トランジスタの各ゲートは上記第１のポンピング用キャ
パシタを介して上記第１のクロックに接続されたことを
特徴とする昇圧回路。 - 【請求項３】 請求項２に記載の昇圧回路において、 上記第１および第２のＰＭＯＳトランジスタのＮウェル
を１つまたは複数の昇圧段毎に分離して形成したことを
特徴とする昇圧回路。 - 【請求項４】 請求項２に記載の昇圧回路において、 上記第１および第２のＮＭＯＳトランジスタのＰウェル
を１つまたは複数の昇圧段毎に分離して形成したことを
特徴とする昇圧回路。 - 【請求項５】 請求項２に記載の昇圧回路において、 上記昇圧回路を構成する上記第１および第２のＮＭＯＳ
トランジスタを、上記昇圧回路以外の回路を構成するＮ
ＭＯＳトランジスタのＰウェルの不純物濃度よりも低い
Ｐ型基板に形成することを特徴とする昇圧回路。 - 【請求項６】 請求項１ないし請求項５のいずれか１つ
に記載の昇圧回路において、 最終の昇圧段の第２のノードの電圧と電源電圧とに基づ
き、上記第２のノードの電圧または上記電源電圧のいず
れかを出力する出力選択回路をさらに備えたことを特徴
とする昇圧回路。
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| JP4026947B2 JP4026947B2 (ja) | 2007-12-26 |
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