JP2007311906A

JP2007311906A - クロック昇圧回路

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Publication number: JP2007311906A
Application number: JP2006136681A
Authority: JP
Inventors: Hiroshi Shiura; 洋四浦
Original assignee: Asahi Kasei Electronics Co Ltd
Current assignee: Asahi Kasei Electronics Co Ltd
Priority date: 2006-05-16
Filing date: 2006-05-16
Publication date: 2007-11-29
Anticipated expiration: 2026-05-16
Also published as: JP4787671B2

Abstract

【課題】ウェル・バイアス電圧を安定して生成し、安定した昇圧クロックを供給するクロック昇圧回路の提供すること。
【解決手段】昇圧クロックに対して同相のレベル・シフト・クロック信号と、これと反転位相のレベル・シフト・クロック信号の２つを使用して、ウェル・バイアス電圧を全波整流の形で生成し、生成した電圧を、昇圧クロック信号を駆動するトランジスタのウェルに供給する。一方のレベル・シフト・クロック信号をＭＯＳトランジスタのゲートに接続し、このソースには他方のレベル・シフト・クロック信号を接続し、残りのドレインからウェル・バイアス電圧を得る。さらに、もう一つのＭＯＳトランジスタにより、反対位相のレベル・シフト・クロック信号からもウェル・バイアス電圧を得て、これらのドレインを接続して、２つのレベル・シフト・クロック信号を全波整流した形で、ウェル電圧を生成する。
【選択図】図１

Description

本発明は、クロック昇圧回路に関し、より詳細には、安定したウェル・バイアス電圧を発生させることが可能なウェル・バイアス電圧発生器を備えたクロック昇圧回路に関する。

近年、ＭＤ、ビデオ・カメラ、携帯電話等のポータブル電子機器で使われるＬＳＩでは、最初に、小型化が求められ、さらに、バッテリーの持ちを長くするための低消費電力化、より複雑な演算を処理するための高速化、そして低コスト化が求められている。このような用途として、スイッチングしないときは電気を消費せず、したがって電気使用量が少なく、そのため発熱量が小さく集積度を上げやすいＣＭＯＳ回路が通常使用される。さらに、ＣＭＯＳ回路を使用する場合でも、さらなる低消費電力化、あるいは使用する電池で稼働可能とするために、低電圧化が求められている。しかし、電源電圧を低くすると、ＭＯＳトランジスタやトランスファー・ゲートにおいて、ＭＯＳトランジスタのドライブ能力が下がることによりＬＳＩの高速化が妨げられるという問題や、信号がトランスファー・ゲートを通過しないという問題が生じる。これらの問題を解決するため、低電圧動作ＬＳＩでは、クロック電位を昇圧して出力するクロック電圧昇圧回路（clock voltage doubler）がしばしば用いられる（たとえば、特許文献１の図７および図１１を参照）。また、このようなクロック電圧昇圧回路において、出力段の昇圧側駆動トランジスタのＩＣ基板上の構造に関連して、そのトランジスタのラッチアップ等を防止するために、そのトランジシタが配置されたウェルに対してバイアス電圧を供給することが行われている（たとえば、特許文献１および非特許文献１を参照）。

また、これらの文献を参照して、さらに簡単化されたクロック電圧倍加回路も提案されている（たとえば、非特許文献２を参照）。

上述した非特許文献１では、バイアス電圧供給は、出力段の、電圧が昇圧された側で駆動するトランジスタへの駆動電圧供給と同じキャパシタから行われる。一方、上述した非特許文献２では、バイアス電圧供給は、異なる位相で駆動される異なるキャパシタを介して行われる。

図４は、非特許文献２で開示された、ウェル・バイアス電圧発生器を備えたクロック電圧倍加回路を示している。図中で、キャパシタＣ１、Ｃ２と、ＮＭＯＳトランジスタＭ２Ｍ３（以後、単にＭ２、Ｍ３称す）、で構成される部分が、特許文献１で開示された部分であり、キャパシタＣ３とＰＭＯＳトランジスタＭ１（以後、単にＭ１と称す）の部分が、非特許文献２で開示されたウェル・バイアス電圧発生器の部分である。非特許文献１では、図中のＰＭＯＳトランジスタＭ１が、ＮＭＯＳトランジスタＭ２とＭ３からなる回路の反対の極性のノードに接続されている。以下では、回路が、Ｎウェル（N-well）を備えたＰ型基板上に構成されるものとして、この動作を説明する。

図４に示す回路において、クロック昇圧回路は、クロックＣＫの位相反転クロック信号ＣＫＮを作るインバータ回路１と、キャパシタＣ１〜２と、ＮＭＯＳトランジスタＭ２、Ｍ３、Ｍ５（以後、単にＭ５と称す）と、ＰＭＯＳトランジスタＭ４から構成される。上述したようにキャパシタＣ３とＰＭＯＳトランジスタＭ１は、主に（正確には、ＰＭＯＳトランジスタＭ１自身を含めて）ＰＭＯＳトランジシタＭ４（以後、単にＭ４と称する）がラッチアップするのを防止するためにそのウェル用のバイアス電圧を発生させるためのものである。なお、図では、このウェル用のバイアス電圧を供給する端子として、ＰＭＯＳトランジスタＭ１とＭ４のバックゲートを示している。

上記クロック昇圧回路の動作タイミング・チャートを図５に示し、これを用いて動作を説明する。ただし、図５のタイムチャートの開始時点、すなわちクロック入力前の初期状態では、キャパシタＣ１〜３の充電電圧は０Ｖであると仮定する。また、ＮＭＯＳトランジスタのドレイン（図の上部）の電源電圧をＶＤＤとし、グラウンド（接地）電圧をＶＳＳとする。

クロック信号ＣＫの入力開始直後の区間(1)では、ＣＫとＣＫＮの電圧はそれぞれＶＤＤ、ＶＳＳとなり、ノードＮ７の電圧はＶＤＤとなり、ノードＮ８の電圧はＶＳＳとなる。このときＮＭＯＳトランジスタＭ２のソースがＶＳＳで、そのゲートがＶＤＤとなるため、ＮＭＯＳトランジスタＭ２がオンして、キャパシタＣ１を充電する。Ｃ１の充電によりノードＮ８の電圧レベルがＶＳＳから徐々に上昇し、この上昇分をＶ８とする。このときＮＭＯＳトランジスタＭ３は、ゲートが逆バイアスされており、オフしている。

次の区間(2)では、ＣＫ、ＣＫＮの電圧はそれぞれＶＳＳ、ＶＤＤとなり、このときＮ８の電圧はＣＫＮの電圧変化ＶＤＤとＣ２の充電電圧Ｖ８と合わせてＶＤＤ+Ｖ８となり、Ｎ８がゲートにつながるＭ３がオンしてキャパシタＣ２を充電する。Ｃ２の充電によりノードＮ７の電位がＶＳＳから徐々に上昇し、この上昇分をＶ７とする。このとき、Ｍ２は、ゲートが逆バイアスされており、オフしている。

さらに次の区間(3)では、ＣＫの電圧はＶＤＤ、Ｎ７の電圧はＣ２の充電電圧Ｖ７と合わせてＶＤＤ+Ｖ７となり、Ｍ２がオンしてＣ１を充電する。以下ＣＫが位相反転するごとに同様の動作を繰り返し、次第にＣ１、Ｃ２に充電される電圧が上昇して、最終的にＶＤＤとなり、Ｎ７、Ｎ８は逆相で２×ＶＤＤ〜ＶＤＤの電圧範囲でスイングするクロックになる。

ＶＳＳ〜２×ＶＤＤでスイングする信号を得るために、ノードＮ７とＶＳＳ間でＰＭＯＳとＮＭＯＳをシリーズに接続してインバータ回路を構成し、これらのゲートをＣＫＮで駆動する構成としている。このインバータ回路の出力（ＰＭＯＳとＮＭＯＳとの中点）からＶＳＳ〜２×ＶＤＤでスイングする信号ＤＣＫが得られる。この信号ＤＣＫは信号ＣＫと同位相の信号である。ただし、Ｍ４が２×ＶＤＤの電圧を通すためには、Ｍ４のＮ-ｗｅｌｌ電圧を２×ＶＤＤにまで上げる必要がある。このために、ＰＭＯＳトランジスタＭ１とキャパシタＣ３が付加されている。Ｍ１は区間(1)、(2)でそれぞれオフ、オンし、オンしたときＮ８の電圧をＶＢに通し、以下ＣＫがＶＳＳになるたびにＣ３に充電する。つまりＶＢは時間経過とともに２×ＶＤＤまで昇圧される。したがってＭ４のＮ-ｗｅｌｌ電圧が２×ＶＤＤとなって、これに関連する寄生回路が構成されることなく、またラッチアップを発生させずに、Ｍ４は、２×ＶＤＤの電位を通すことができるようになる。

クロック昇圧回路は、しばしば図３に示すようにクロックＣＫ１を入力とする第１クロック昇圧回路と、ＣＫ１の位相反転クロック信号であるＣＫ２をクロック入力とする第２クロック昇圧回路を含んで使用される。第１クロック昇圧回路の昇圧クロックＤＣＫ１と第２クロック昇圧回路の昇圧クロックＤＣＫ２は、逆相でＶＳＳ（ロー・レベル）〜２×ＶＤＤ（ハイ・レベル）でスイングするクロックとなる。各クロック昇圧回路は、ラッチアップせずに安定した昇圧クロックを供給するために出力安定化回路、すなわち、上述したウェル・バイアス電圧発生器（図４におけるＭ１およびＣ３）を持つ。

特許第３１１２０３９号公報 Thomas B. CHO and Paul R,Gray: "A 10b 20MS/s 35mW Pipelined A/D converter", IEEE J, Solid-State circuits, 1995, SC-30, pp. 166-172 ELECTRONICS LETTERS 28th October 1999 Vol.35 No.22 P1901-1902 「Simplified clock voltage doubler」

各クロック昇圧回路の内部において、図４のＮ７の立ち上がりエッジとＮ８の立ち下がりエッジでは、インバータ回路１の遅延に起因して、Ｎ７の立ち上がりに少し遅れてＮ８の立ち下がりが開始する。このためＮ７とＮ８が中間電位となる期間があり、この間、Ｍ１が短時間ＯＮ状態になり、ＶＢから中間電位のＮ７へ向けて微少電流が流れ、区間(4)に示すようなＶＢの電圧降下が生じる。この電圧降下を発生させる期間は短時間であるが、その後の区間(4)の期間は、Ｎ８の電位は下がっているため、ＶＢに対してＭ１からの充電は行われず、ＶＢは低下した電圧のまま維持されることになる。この低下したままの電圧期間に、それよりも高い電圧が、ＰＭＯＳトランジスタＭ４のドレインに供給されることになる。その結果ＰＭＯＳトランジスタＭ４のソース電圧、ドレイン電圧とバルク（バックゲート）電圧の間に電圧差が生じるために、図４のＰＭＯＳトランジスタＭ４の寄生バイポーラがオンし、そのため昇圧クロックＤＣＫ１、２のハイ・レベル出力が２×ＶＤＤから降下し、ＤＣＫ１、２を受けて動作する回路が正しく動作しなくなったり、あるいは性能が低下したりする。このような回路の誤動作や性能の劣化を防ぐためには、ＶＢの電圧降下をなくし、安定して２×ＶＤＤの電圧を出力する必要がある。あるいは、ＰＭＯＳトランジスタＭ４のドレインに供給する電圧よりも低くない電圧をＶＢ電圧とする必要がある。つまり、図４に示すキャパシタＣ３はＶＢの電圧降下を小さくすると同時に、ＰＭＯＳトランジスタＭ４のドレインが高電圧駆動される期間に、それまでの高電圧を維持するために用いられている。

ここで、キャパシタＣ３を大きくすることにより、図５の区間(4)におけるＶＢの電圧降下量を小さくすることができるが、その結果、基板上に占めるキャパシタＣ３の面積が増大し、またＶＢが２×ＶＤＤに到達するまでの立ち上がり時間が長くなる。また、ＶＢからＮ７へ向けて微少電流が流れないように、クロックの位相を調整する（ＣＫとＣＫＮが共にハイにならない）回路を設けることが可能であるが、その場合、基板上にその回路用を設けるための余計な面積を必要とすることになる。

そこで、本発明の目的は、上記の点に鑑み、簡単な構成で面積が小さく、ウェル・バイアス電圧の立ち上がり時間が短く、安定した昇圧クロックを供給することが可能なクロック昇圧回路を提供することにある。また、本発明の別の目的は、余分な回路を必要とせずに、クロック昇圧回路に関連するウェル用に、安定したバイアス電圧を発生させるウェル・バイアス電圧発生器を備えたクロック昇圧回路を提供することにある。

上記課題を解決するため、請求項１に記載の発明は、クロック昇圧回路であって、供給される基本クロック信号を入力として昇圧したクロック信号を出力し、ウェル・バイアス電圧発生器を備える第１クロック昇圧回路と、前記第１のクロック昇圧回路と同様の構成を有し、前記基本クロック信号に対して位相反転クロック信号を入力として昇圧したクロック信号を出力する第２クロック昇圧回路とを備え、前記第１クロック昇圧回路中のウェル・バイアス電圧発生器の出力と、前記第２クロック昇圧回路中のウェル・バイアス電圧発生器の出力とが接続されていることを特徴とするものである。

また、請求項２に記載の発明は、供給される基本クロック信号と、当該基本クロック信号の位相反転クロック信号を入力し、基本クロック信号を昇圧側方向にレベル・シフトした第１レベル・シフト・クロック信号および位相反転クロック信号を前記昇圧側方向にレベル・シフトした第２レベル・シフト・クロック信号を出力するクロック・レベル・シフト回路と、前記第１レベル・シフト・クロック信号の前記昇圧側電位とグランド電位の範囲でスイングするクロック信号を出力する第１昇圧クロック出力回路と、前記第２レベル・シフト・クロック信号の前記昇圧側電位とグランド電位の範囲でスイングするクロック信号を出力する第２昇圧クロック出力回路と、前記２つのレベル・シフト・クロック信号を入力し、前記昇圧側電位の電圧を全波整流の形で生成する、２つのＭＯＳトランジスタを含んで構成されるウェル・バイアス電圧発生器とを備えることを特徴とするものである。

また、請求項３に記載の発明は、供給される基本クロック信号と、当該基本クロック信号の位相反転クロック信号を入力し、前記基本クロック信号を昇圧側方向にレベル・シフトした第１レベル・シフト・クロック信号および前記位相反転クロック信号を前記昇圧側方向にレベル・シフトした第２レベル・シフト・クロック信号を出力するクロック・レベル・シフト回路と、第１レベル・シフト・クロック信号の前記昇圧側電位とグランド電位の範囲でスイングするクロック信号を出力する第１昇圧クロック出力回路と、前記２つのレベル・シフト・クロック信号を入力し、前記昇圧側電位の電圧を全波整流の形で生成する、２つのＭＯＳトランジスタを含んで構成されるウェル・バイアス電圧発生器とを備えることを特徴とするものである。

また、請求項４に記載の発明は、請求項１乃至３の何れかに記載のクロック昇圧回路であって、前記ウェル・バイアス電圧発生器は、当該ウェル・バイアス電圧発生器の出力とグランドとの間にキャパシタを備え、前記２つのＭＯＳトランジスタから前記昇圧側電位の電圧が供給されなくなった場合に、それまでに供給された電圧が実質的に維持されることを特徴とするものである。

本発明によれば基板上の回路面積が小さく、安定した昇圧クロックを供給する、クロック昇圧回路が実現できるようになる。即ち、昇圧クロックを発生させるＭＯＳトランジタのウェル用のバイアス電圧を、多くの時間期間に亘って発生させて、これにより、ウェル用のバイアス電圧の立ち上がり時間が短くするとともに、ウェル用のバイアス電圧源を低インピーダンス化して電圧そのものを安定化させ、最終的に安定した昇圧クロックを発生させることが可能になる。

以下、本発明のクロック昇圧回路について、図面を参照して説明する。

まず、本発明の詳細を説明する前に、本発明の概要を図１および図２を使用して説明する。

図１は、本発明の第１の実施形態における２相のクロック昇圧回路の構成を示す図である。図中の第１および第２のクロック昇圧回路は、図４に示したような、ウェル・バイアス電圧発生器を備えたクロック昇圧回路である。これらを接続する線は、第１および第２のクロック昇圧回路内のウェル・バイアス電圧発生器が発生する電圧を接続することを示している。図４におけるウェル・バイアス電圧発生器は、入力するクロック信号ＣＫがローのときに、ＶＢのラインに高電圧を発生させて、キャパシタＣ３に充電する。言い換えれば、入力クロックＣＫの位相反転されたシフト信号を半波整流する。しかし、図１の構成の場合には、第１および第２のクロック昇圧回路中のウェル・バイアス電圧発生器それぞれ半波整流するが、合成すると、クロック昇圧回路の入力の位相が互いに反転しているので、全波整流することになる。即ち、図４のウェル・バイアス電圧のラインは位相反転クロック信号がハイの期間のみ電圧が生成され、ローの期間では、キャパシタＣ３の蓄積された電圧が維持されているだけであるのに対し、図１のウェル・バイアス電圧のラインは、基本的には、全期間に渡って、電圧が生成されることになる。

したがって、図１の構成では、図４のキャパシタＣ３の役割は原理的には不要になるが、実際には、クロックの位相差や立ち上がり／立ち下がり時間が存在するので、その間の電圧を維持して、Ｍ４のドレインよりも常にＶＢを高い電圧に維持する場合には必要となる。図１に示す構成の場合、ＣＫ１とＣＫ２が、完全に位相反転した信号の場合、図５を使用して説明したＶＢの電圧降下そのものは発生するが、実際にＶＢ電圧として必要な、Ｍ４のドレイン電圧が高電圧となった場合の電圧としては、同じ位相で同じ電圧がＶＢのラインに発生されるので、電圧降下した電圧がそのまま維持されることはなく、電圧降下直後には、電圧降下前の電圧、即ちM4のドレインにほぼ等しい電圧に復帰することになる。簡単に言えば、Ｍ４が必要とするときに、必要なＶＢが、そのバックゲート（Ｎウェル）に供給されることになる。

図５に示した電圧降下の発生そのものの値を低減する役目を有するキャパシタを設けたとしても、同じ効果を得るために容量は、共通化することができる。このため、同じ容量のキャパシタとした場合、図５に示したＶＢ電圧の立ち上がりを、全波整流することになるために１／２とすることができる。

図２は、本発明の第２の実施形態における２相のクロック昇圧回路の構成を示す図であり、図１の構成における第１および第２のクロック昇圧回路中の同様の信号ラインを共通にして整理し、全体の素子数を低減した構成を示す図である。たとえば、図４におけるインバータ回路１や、キャパシタＣ１、Ｃ２、ＮＭＯＳトランジスタＭ２、Ｍ３の部分を、クロック・レベル・シフト回路として共通とすることができる。共通化できないのは、ＰＭＯＳトランジスタＭ１、Ｍ４とＮＭＯＳトランジスタＭ５の部分だけである。この部分は、図２では、第１昇圧クロック出力回路および第２昇圧クロック出力回路に相当する。この構成は、第１図に示す構成と同じ機能（作用、効果）を有しながらも、素子数を低減することができる構成である。

この構成において、キャパシタの容量を図４に示す構成の場合と同じとした場合、これによって図５を使用して説明したＶＢの電圧降下量そのものの変化は無いものの、ＶＢ電圧の立ち上がり時間を１／２とすることができる。このことについては、図８を使用した実際の回路例において、さらに後述する。

前述した図４に示す構成では、出力ＤＣＫがロー出力時の期間のみに、ウェル・バイアス電圧を発生させている。しかし、上述した本発明の思想を図４図に適用して、ウェル・バイアス電圧を全波整流させる構成とすることができることが当業者には理解されよう。たとえば、新たにＰＭＯＳトランジスタを設けて、このドレインをＭ３のソースに、ゲートをＮ８に、ソースをＶＢに接続する。なお、当然ながら、この新たなＰＭＯＳトランジスタのバック・ゲート（Ｎウェル）も、発生させたウェル・バイアス電圧とすることが必要である。この場合も、図５におけるＣ３の容量を同じとした場合においても、ＶＢの電圧降下量そのものが低減することはできないが、その立ち上がり時間を１／２とすることができる。

（第１の実施形態のクロック昇圧回路例）
図６は、上述した本発明の第１の実施形態のクロック昇圧回路例を示す図である。

この第１実施形態に係るクロック昇圧回路は、図６に示すように基本クロック信号ＣＫ１を入力として昇圧したクロック信号ＤＣＫ１を出力する第１クロック昇圧回路と、この第１クロック昇圧回路と同じ構成で、ＣＫ１の位相反転クロック信号ＣＫ２を入力として昇圧したクロック出力信号ＤＣＫ２を出力する第２クロック昇圧回路と、を備え、これら二つの回路のそれぞれのウェル・バイアス電圧発生器の出力電圧を接続し、それぞれのウェル・バイアス電圧発生器のキャパシタを、共通のキャパシタＣ３とした。第１クロック昇圧回路は、クロックＣＫ１の位相反転クロック信号ＣＫ１Ｎを作るインバータ回路１１と、キャパシタＣ１１〜１２と、ＮＭＯＳトランジスタＭ１２、Ｍ１３、Ｍ１５と、ＰＭＯＳトランジスタＭ１１、Ｍ１４と、から構成され、第２クロック昇圧回路は、クロックＣＫ２の位相反転クロック信号ＣＫ２Ｎを作るインバータ回路２１と、キャパシタＣ２１〜２２と、ＮＭＯＳトランジスタＭ２２、Ｍ２３、Ｍ２５と、ＰＭＯＳトランジスタＭ２１、Ｍ２４と、から構成される。これらの２つの回路それぞれは、キャパシタＣ３を除き、図４の回路と同じである。

上記クロック昇圧回路の動作タイミング・チャートを図７に示し、これを用いて動作を説明する。ただし、クロック入力前の初期状態では、各キャパシタの充電電圧は０Ｖとする。

はじめに第１クロック昇圧回路の動作について説明する。

クロック信号ＣＫ１の入力開始直後の区間(1)では、ＣＫ１とＣＫ１Ｎの電圧はそれぞれＶＤＤ、ＶＳＳとなり、ノードＮ１７の電圧はＶＤＤとなり、ノードＮ８の電圧はＶＳＳとなる。このときＮＭＯＳトランジスタＭ１２のソースがＶＳＳで、そのゲートがＶＤＤとなるため、ＮＭＯＳトランジスタＭ１２がオンして、キャパシタＣ１１を充電する。Ｃ１１の充電によりノードＮ１８の電圧レベルがＶＳＳから徐々に上昇し、この上昇分をＶ１８とする。このときＮＭＯＳトランジスタＭ１３は、ゲートが逆バイアスされており、オフしている。

次の区間(2)では、ＣＫ１、ＣＫ１Ｎの電圧はそれぞれＶＳＳ、ＶＤＤとなり、このときＮ１８の電圧はＣＫ１Ｎの電圧変化ＶＤＤとＣ１２の充電電圧Ｖ１８と合わせてＶＤＤ+Ｖ１８となり、Ｎ１８がゲートにつながるＭ１３がオンしてキャパシタＣ１２を充電する。Ｃ１２の充電によりノードＮ１７の電位がＶＳＳから徐々に上昇し、この上昇分をＶ１７とする。このときＭ１２はオフしている。

さらに次の区間(3)では、第１クロック昇圧回路のＮ１７の電圧はＣ１２の充電電圧Ｖ１７と合わせてＶＤＤ+Ｖ１７となり、Ｍ１２がオンしてＣ１１を充電する。以下ＣＫが位相反転するごとに同様の動作を繰り返し、次第にキャパシタに充電される電圧が上昇して、最終的にＶＤＤとなり、Ｎ１７、Ｎ１８は逆相で２×ＶＤＤ〜ＶＤＤの電圧範囲でスイングするクロックになる。

昇圧クロック信号ＤＣＫ１をＶＳＳ〜２×ＶＤＤでスイングさせるために、ＤＣＫ１とＮ１７とを、ＰＭＯＳトランジスタＭ１４をはさんで接続し、区間(1)でＮＭＯＳトランジスタＭ１５をオフしこのときＤＣＫ１に２×ＶＤＤの電圧を通すためにＭ１４をオンし、区間(2)でＭ１５をオンしてＶＳＳにフォースし、このときＮ１７からＶＳＳへ流れる電流をカットするためにＭ１４をオフしている。ただし、Ｍ１４が２×ＶＤＤの電圧を通すためには、Ｍ１４のＮ-ｗｅｌｌ電圧を２×ＶＤＤに上げる必要がある。このために、ＰＭＯＳトランジスタＭ１１を用いる。Ｍ１１は区間(1)、(2)でそれぞれオフ、オンし、オンしたときＮ１８の電圧をＶＢに通し、以下ＣＫ１がＶＳＳになるたびにＣ１３に充電する。つまりＶＢは時間経過とともに２×ＶＤＤまで昇圧され、Ｍ１４に２×ＶＤＤの電位を通すことができるようになる。

一方、第２クロック昇圧回路はＣＫ１の位相反転クロック信号ＣＫ２を入力として第１クロック昇圧回路と同様に動作する。

本実施形態は、ＰＭＯＳトランジスタＭ１４とＭ２４のＮ−ｗｅｌｌを接続し、共通のキャパシタＣ３を用いることが可能になる。また、ＶＢが２×ＶＤＤになった後はＭ１１とＭ２１は交互にオンし互いにＶＢの電圧降下を補うように動作するため、キャパシタの電圧維持機能への依存が少なく、ＶＢは電圧降下しにくくなるとともに、ＶＢ電圧ラインそのものが低インピーダンス化されて、外部ノイズ等による影響を受けなくなる。また、基本的には、昇圧クロック出力が高電圧出力するときに、その高電圧を供給するＰＭＯＳトランジスタのソース電位からバイアス電圧を生成するので、バイアス電圧とＰＭＯＳトランジスタのソース電位との間に、問題にすべき電位差が生ずることが基本的には無くなることになる。

また、キャパシタＣ３を付加する場合であっても、その容量を少なくすることが可能になり、電圧維持機能としてもキャパシタを個々に持つ場合に比べて面積を小さくできる。また、この場合、立ち上がり時はＭ１１とＭ２１は交互にオンしてキャパシタＣ３に充電しにいくため、キャパシタを個々に持つ場合に比べてＶＢが２×ＶＤＤとなるまでの時間が短くなる。

以上説明したように、この第１実施形態では、同じ構成のクロック昇圧回路を互いに位相反転しているクロックを入力して、それぞれのクロック昇圧回路内のウェル・バイアス電圧発生器の出力を接続したので、問題のある電圧降下が無く、安定したウェル・バイアスとすることができ、また、基本的にはキャパシタを不要とすることができる。また、より安定化させるために、キャパシタをウェル・バイアス電圧ラインに設ける場合であっても、小さくすることが可能となる。また、従来と同じ目的で同じ容量のキャパシタを付加する場合であっても、そのための容量は１つ分で足りることになり、個々に持つ場合に比べて面積が小さく、立ち上がり時間が短く、電圧降下の小さい昇圧クロックを出力することができる。

また、この実施形態において、ＣＫ１の信号のハイ期間とＣＫ２の信号のロー期間が、オーバーラップするように位相を調整した場合、一方のウェル・バイアス発生器で電圧降下を生成する状態になったとしても、他方ではその電圧降下を打ち消すような動作をすることになるので、図５の(4)に示す電圧降下を実質的に発生しないＶＢ電圧とすることができる。この場合であっても、ＶＢ電圧ラインに付加するキャパシタは、そのラインの高域インピーダンスを低くし、外部ノイズによる影響を少なくする効果を有する。

（第２の実施形態のクロック昇圧回路例）
本発明の第２実施形態のクロック昇圧回路例について、図８を参照して説明する。

この第２実施形態に係るクロック昇圧回路は、図８に示すように基本クロック信号ＣＫ１とＣＫ１の位相反転クロック信号ＣＫ２を入力としてレベル・シフトしたレベル・シフト・クロック信号Ｎ７、Ｎ８を出力するクロック・レベル・シフト回路と、ＶＳＳ〜２×ＶＤＤでスイングするＤＣＫ１を出力する第１昇圧クロック出力回路と、ＶＳＳ〜２×ＶＤＤでスイングするＤＣＫ２を出力する第２昇圧クロック出力回路と、を備え、これら２つの回路のそれぞれのウェル・バイアス電圧発生器の出力電圧を接続し、それぞれのウェル・バイアス電圧発生器のキャパシタを共通のキャパシタＣ３とした。クロック・レベル・シフト回路は、キャパシタＣ１〜２と、ＮＭＯＳトランジスタＭ２、Ｍ３と、から構成され、第１昇圧クロック出力回路は、ＮＭＯＳトランジスタＭ５と、ＰＭＯＳトランジスタＭ１、Ｍ４と、から構成され、第２昇圧クロック出力回路は、ＮＭＯＳトランジスタＭ８と、ＰＭＯＳトランジスタＭ６、Ｍ７と、から構成される。

上記クロック昇圧回路の動作タイミング・チャートを図９に示し、これを用いて動作を説明する。ただし、クロック入力前の初期状態では、各キャパシタの充電電圧は０Ｖとする。

クロック信号ＣＫ１、ＣＫ２の入力開始直後の区間(1)では、ＣＫ１とＣＫ２の電圧はそれぞれＶＤＤ、ＶＳＳとなり、ノードＮ７の電圧はＶＤＤとなり、ノードＮ８の電圧はＶＳＳとなる。このときＮＭＯＳトランジスタＭ２のソースがＶＳＳで、そのゲートがＶＤＤとなるため、ＮＭＯＳトランジスタＭ２がオンして、キャパシタＣ１を充電する。Ｃ１１の充電によりノードＮ８の電圧レベルがＶＳＳから徐々に上昇し、この上昇分をＶ８とする。このときＮＭＯＳトランジスタＭ３は、ゲートが逆バイアスされており、オフしている。

次の区間(2)では、ＣＫ１、ＣＫ２の電圧はそれぞれＶＳＳ、ＶＤＤとなり、このときＮ８の電圧はＣＫ２の電圧変化ＶＤＤとＣ２の充電電圧Ｖ８と合わせてＶＤＤ+Ｖ８となり、Ｎ８がゲートにつながるＭ３がオンしてキャパシタＣ２を充電する。Ｃ２の充電によりノードＮ７の電位がＶＳＳから徐々に上昇し、この上昇分をＶ７とする。このときＭ２はオフしている。

さらに次の区間(3)では、第１クロック昇圧回路のＮ７の電圧はＣ２の充電電圧Ｖ７と合わせてＶＤＤ+Ｖ７となり、Ｍ２がオンしてＣ１を充電する。以下ＣＫが位相反転するごとに同様の動作を繰り返し、次第にキャパシタに充電される電圧が上昇して、最終的にＶＤＤとなり、Ｎ７、Ｎ８は逆相で２×ＶＤＤ〜ＶＤＤの電圧範囲でスイングするクロックになる。

昇圧クロック信号ＤＣＫ１をＶＳＳ〜２×ＶＤＤでスイングさせるために、ＤＣＫ１とＮ７とを、ＰＭＯＳトランジスタＭ４をはさんで接続し、区間(1)でＮＭＯＳトランジスタＭ５をオフしこのときＤＣＫ１に２×ＶＤＤの電圧を通すためにＭ４をオンし、区間(2)でＭ５をオンしてＶＳＳにフォースしこのときＮ７からＶＳＳへ流れる電流をカットするためにＭ４をオフしている。ただし、Ｍ４が２×ＶＤＤの電圧を通すためには、Ｍ４のＮ-ｗｅｌｌ電圧を２×ＶＤＤに上げる必要がある。このために、ＰＭＯＳトランジスタＭ１を用いる。Ｍ１は区間(1)、(2)でそれぞれオフ、オンし、オンしたときＮ８の電圧をＶＢに通し、以下ＣＫ１がＶＳＳになるたびにＣ３に充電する。つまりＶＢは時間経過とともに２×ＶＤＤまで昇圧され、Ｍ４に２×ＶＤＤの電位を通すことができるようになる。

一方、昇圧クロック信号ＤＣＫ２をＶＳＳ〜２×ＶＤＤでスイングさせるために、ＤＣＫ２とＮ８とを、ＰＭＯＳトランジスタＭ７をはさんで接続し、区間(1)でＭ８をオンしてＶＳＳにフォースしこのときＮ８からＶＳＳへ流れる電流をカットするためにＭ７をオフし、区間(2)でＮＭＯＳトランジスタＭ８をオフしこのときＤＣＫ１に２×ＶＤＤの電圧を通すためにＭ４をオンしている。ただし、Ｍ７が２×ＶＤＤの電圧を通すためには、Ｍ７のＮ-ｗｅｌｌ電圧を２×ＶＤＤにまで上げる必要がある。このために、ＰＭＯＳトランジスタＭ６を用いる。Ｍ６は区間(1)、(2)でそれぞれオフ、オンし、オンしたときＮ７の電圧をＶＢに通し、以下ＣＫ２がＶＳＳになるたびにＣ３に充電する。つまりＶＢは時間経過とともに２×ＶＤＤまで昇圧される。したがってＭ４のＮ-ｗｅｌｌ電圧が２×ＶＤＤとなって、これに関連する寄生回路が構成されることなく、またラッチアップを発生させずに、Ｍ７は２×ＶＤＤの電位を通すことができるようになる。

本実施形態はＰＭＯＳトランジスタＭ４とＭ６のＮ−ｗｅｌｌを接続し、共通のキャパシタＣ３を用いることが可能になる。また、ＶＢが２×ＶＤＤになった後はＭ４とＭ６は交互にオンし互いにＶＢの電圧降下を補うように動作するため、図４と同様な構成とする場合に比べてＶＢの電圧降下を無視可能な程度にすることができる。

また、キャパシタＣ３を付加する場合であっても、その容量を少なくすることが可能になり、電圧維持機能としてもキャパシタを個々に持つ場合に比べて面積を小さくできる。また、この場合、立ち上がり時はＭ４とＭ６は交互にオンしてキャパシタＣ３に充電しにいくため、キャパシタを個々に持つ場合に比べてＶＢが２×ＶＤＤとなるまでの時間が短くなる。

なお、図８において、Ｍ１とＭ４、Ｍ６とＭ７を、図４の構成に類似させて、それぞれ組み合わせているが、反対に、Ｍ１とＭ７、Ｍ６とＭ４を組み合わせても、最終的な回路構成が同様になる。

また、上述した図６の回路例の場合、図４と図５を使用して説明したＶＢを低下させるタイミングも、２つの回路では互いに異なるタイミングであり、ＣＫ１とＣＫ２の位相を微調することによって、互いに打ち消すようにすることができる。たとえば、Ｍ１１がＶＢの電圧を降下させるような動作をするタイミングでは、Ｍ２１がＶＢの電圧を発生させることで、全ての期間に亘って、ＶＢ電圧を発生させるように動作させることができる。この場合、電圧降下を起こさせる電流値よりも、電圧を発生させる能力の方が大きいので、実質的にこの電圧降下を無視することができる程度に低減することができる。

また、図８の回路例の場合は、図４と図５を使用して説明したＶＢを低下させるタイミングも、ＣＫ１とＣＫ２が同時にハイとならないように位相調整することで無くすことができる。また、ＣＫ１のインバータ出力をＣＫ２とした場合であっても、キャパシタの容量を２倍にすることで、電圧降下を１／２とすることができ、この場合であっても、両波整流する形になるので、ＶＢの立ち上がりを増加させずに済むことになる。したがって、１／２となった電圧降下が悪影響を与えない限り、ＶＢ電圧が大部分の時間で発生させられるので、ノイズなどによってＶＢの低下が発生することも避けることができる。

以上説明したように、この第２実施形態では、回路が省略されているが、互いに反転した位相関係にあるレベル・シフト・クロック信号を使用して全波整流の形で、ウェル・バイアス電圧を発生させるので、すなわち、位相の互いに異なる昇圧クロックを生じさせるＰＭＯＳトランジスタのソース電圧それぞれからＶＢ電圧を生成するので、問題を生じさせる電圧降下を防止することが可能になる。また、ＶＢラインに図４のキャパシタＣ３と同じ容量のキャパシタを付加した場合であっても、同容量のキャパシタとすることができ、この場合、キャパシタを個々に持つ場合に比べて面積が小さく、立ち上がり時間が短く、電圧降下の小さい昇圧クロックを出力することができる。

（その他の説明）
以上の説明では、Ｎウェル（N-well）を備えたＰ型基板上に構成された回路を例として取り上げて説明したが、同様な思想が、Ｐウェル（P-well）を備えたＮ型基板上に構成された回路にも適用可能であることは、当業者には理解されよう。

上記のように、クロック昇圧回路の各実施形態では、その構成素子としてＭＯＳトランジスタを使用した場合について説明したが、回路の一部分あるいは全部がＭＯＳトランジスタ以外の回路要素、たとえばバーポーラ・トランジスタ等の素子で実現しても良い。

本発明の第１の実施形態における２相のクロック昇圧回路の構成を示す図である。本発明の第２の実施形態における２相のクロック昇圧回路の構成を示す図である。２相のクロックを使用する場合の従来のクロック昇圧回路の構成を示す図である。従来のクロック昇圧回路を示す図であり、非特許文献２で開示された、ウェル・バイアス電圧発生器を備えたクロック電圧倍加回路を示す回路図である。図４に示す従来のクロック昇圧回路の動作の様子を示すタイミング・チャートである。本発明の第１実施形態によるクロック昇圧回路を示す図である。本発明の第１実施形態によるクロック昇圧回路の動作の様子を示すタイミング・チャートである。本発明の第２実施形態によるクロック昇圧回路を示す図である。本発明の第２実施形態によるクロック昇圧回路の動作の様子を示すタイミング・チャートである。

符号の説明

Ｍ２、Ｍ３、Ｍ５、Ｍ８、Ｍ１２、Ｍ１３、Ｍ１５、Ｍ２２、Ｍ２３、Ｍ２５ＮＭＯＳトランジスタ
Ｍ１、Ｍ４、Ｍ６、Ｍ１１、Ｍ１４、Ｍ２１、Ｍ２４ＰＭＯＳトランジスタ
Ｃ１、Ｃ２、Ｃ３、Ｃ１１、Ｃ１２、Ｃ２１、Ｃ２２キャパシタ
ＣＫ、ＣＫ１、ＣＫ２クロック
ＤＣＫ、ＤＣＫ１、ＤＣＫ２昇圧クロック
ＶＢウェル・バイアス電圧

Claims

供給される基本クロック信号を入力として昇圧したクロック信号を出力し、ウェル・バイアス電圧発生器を備える第１クロック昇圧回路と、
前記第１のクロック昇圧回路と同様の構成を有し、前記基本クロック信号に対して位相反転クロック信号を入力として昇圧したクロック信号を出力する第２クロック昇圧回路と
を備え、
前記第１クロック昇圧回路中のウェル・バイアス電圧発生器の出力と、前記第２クロック昇圧回路中のウェル・バイアス電圧発生器の出力とが接続されていることを特徴とするクロック昇圧回路。
供給される基本クロック信号と、当該基本クロック信号の位相反転クロック信号を入力し、基本クロック信号を昇圧側方向にレベル・シフトした第１レベル・シフト・クロック信号および位相反転クロック信号を前記昇圧側方向にレベル・シフトした第２レベル・シフト・クロック信号を出力するクロック・レベル・シフト回路と、
前記第１レベル・シフト・クロック信号の前記昇圧側電位とグランド電位の範囲でスイングするクロック信号を出力する第１昇圧クロック出力回路と、
前記第２レベル・シフト・クロック信号の前記昇圧側電位とグランド電位の範囲でスイングするクロック信号を出力する第２昇圧クロック出力回路と、
前記２つのレベル・シフト・クロック信号を入力し、前記昇圧側電位の電圧を全波整流の形で生成する、２つのＭＯＳトランジスタを含んで構成されるウェル・バイアス電圧発生器と
を備えることを特徴とするクロック昇圧回路。
供給される基本クロック信号と、当該基本クロック信号の位相反転クロック信号を入力し、前記基本クロック信号を昇圧側方向にレベル・シフトした第１レベル・シフト・クロック信号および前記位相反転クロック信号を前記昇圧側方向にレベル・シフトした第２レベル・シフト・クロック信号を出力するクロック・レベル・シフト回路と、
第１レベル・シフト・クロック信号の前記昇圧側電位とグランド電位の範囲でスイングするクロック信号を出力する第１昇圧クロック出力回路と、
前記２つのレベル・シフト・クロック信号を入力し、前記昇圧側電位の電圧を全波整流の形で生成する、２つのＭＯＳトランジスタを含んで構成されるウェル・バイアス電圧発生器と
を備えることを特徴とするクロック昇圧回路。
前記ウェル・バイアス電圧発生器は、当該ウェル・バイアス電圧発生器の出力とグランドとの間にキャパシタを備え、前記２つのＭＯＳトランジスタから前記昇圧側電位の電圧が供給されなくなった場合に、それまでに供給された電圧が実質的に維持されることを特徴とするクロック請求項１乃至３の何れかに記載のクロック昇圧回路。