JP2007311906A - クロック昇圧回路 - Google Patents

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Abstract

【課題】ウェル・バイアス電圧を安定して生成し、安定した昇圧クロックを供給するクロック昇圧回路の提供すること。
【解決手段】昇圧クロックに対して同相のレベル・シフト・クロック信号と、これと反転位相のレベル・シフト・クロック信号の2つを使用して、ウェル・バイアス電圧を全波整流の形で生成し、生成した電圧を、昇圧クロック信号を駆動するトランジスタのウェルに供給する。一方のレベル・シフト・クロック信号をMOSトランジスタのゲートに接続し、このソースには他方のレベル・シフト・クロック信号を接続し、残りのドレインからウェル・バイアス電圧を得る。さらに、もう一つのMOSトランジスタにより、反対位相のレベル・シフト・クロック信号からもウェル・バイアス電圧を得て、これらのドレインを接続して、2つのレベル・シフト・クロック信号を全波整流した形で、ウェル電圧を生成する。
【選択図】図1

Description

本発明は、クロック昇圧回路に関し、より詳細には、安定したウェル・バイアス電圧を発生させることが可能なウェル・バイアス電圧発生器を備えたクロック昇圧回路に関する。
近年、MD、ビデオ・カメラ、携帯電話等のポータブル電子機器で使われるLSIでは、最初に、小型化が求められ、さらに、バッテリーの持ちを長くするための低消費電力化、より複雑な演算を処理するための高速化、そして低コスト化が求められている。このような用途として、スイッチングしないときは電気を消費せず、したがって電気使用量が少なく、そのため発熱量が小さく集積度を上げやすいCMOS回路が通常使用される。さらに、CMOS回路を使用する場合でも、さらなる低消費電力化、あるいは使用する電池で稼働可能とするために、低電圧化が求められている。しかし、電源電圧を低くすると、MOSトランジスタやトランスファー・ゲートにおいて、MOSトランジスタのドライブ能力が下がることによりLSIの高速化が妨げられるという問題や、信号がトランスファー・ゲートを通過しないという問題が生じる。これらの問題を解決するため、低電圧動作LSIでは、クロック電位を昇圧して出力するクロック電圧昇圧回路(clock voltage doubler)がしばしば用いられる(たとえば、特許文献1の図7および図11を参照)。また、このようなクロック電圧昇圧回路において、出力段の昇圧側駆動トランジスタのIC基板上の構造に関連して、そのトランジスタのラッチアップ等を防止するために、そのトランジシタが配置されたウェルに対してバイアス電圧を供給することが行われている(たとえば、特許文献1および非特許文献1を参照)。
また、これらの文献を参照して、さらに簡単化されたクロック電圧倍加回路も提案されている(たとえば、非特許文献2を参照)。
上述した非特許文献1では、バイアス電圧供給は、出力段の、電圧が昇圧された側で駆動するトランジスタへの駆動電圧供給と同じキャパシタから行われる。一方、上述した非特許文献2では、バイアス電圧供給は、異なる位相で駆動される異なるキャパシタを介して行われる。
図4は、非特許文献2で開示された、ウェル・バイアス電圧発生器を備えたクロック電圧倍加回路を示している。図中で、キャパシタC1、C2と、NMOSトランジスタM2M3(以後、単にM2、M3称す)、で構成される部分が、特許文献1で開示された部分であり、キャパシタC3とPMOSトランジスタM1(以後、単にM1と称す)の部分が、非特許文献2で開示されたウェル・バイアス電圧発生器の部分である。非特許文献1では、図中のPMOSトランジスタM1が、NMOSトランジスタM2とM3からなる回路の反対の極性のノードに接続されている。以下では、回路が、Nウェル(N-well)を備えたP型基板上に構成されるものとして、この動作を説明する。
図4に示す回路において、クロック昇圧回路は、クロックCKの位相反転クロック信号CKNを作るインバータ回路1と、キャパシタC1〜2と、NMOSトランジスタM2、M3、M5(以後、単にM5と称す)と、PMOSトランジスタM4から構成される。上述したようにキャパシタC3とPMOSトランジスタM1は、主に(正確には、PMOSトランジスタM1自身を含めて)PMOSトランジシタM4(以後、単にM4と称する)がラッチアップするのを防止するためにそのウェル用のバイアス電圧を発生させるためのものである。なお、図では、このウェル用のバイアス電圧を供給する端子として、PMOSトランジスタM1とM4のバックゲートを示している。
上記クロック昇圧回路の動作タイミング・チャートを図5に示し、これを用いて動作を説明する。ただし、図5のタイムチャートの開始時点、すなわちクロック入力前の初期状態では、キャパシタC1〜3の充電電圧は0Vであると仮定する。また、NMOSトランジスタのドレイン(図の上部)の電源電圧をVDDとし、グラウンド(接地)電圧をVSSとする。
クロック信号CKの入力開始直後の区間(1)では、CKとCKNの電圧はそれぞれVDD、VSSとなり、ノードN7の電圧はVDDとなり、ノードN8の電圧はVSSとなる。このときNMOSトランジスタM2のソースがVSSで、そのゲートがVDDとなるため、NMOSトランジスタM2がオンして、キャパシタC1を充電する。C1の充電によりノードN8の電圧レベルがVSSから徐々に上昇し、この上昇分をV8とする。このときNMOSトランジスタM3は、ゲートが逆バイアスされており、オフしている。
次の区間(2)では、CK、CKNの電圧はそれぞれVSS、VDDとなり、このときN8の電圧はCKNの電圧変化VDDとC2の充電電圧V8と合わせてVDD+V8となり、N8がゲートにつながるM3がオンしてキャパシタC2を充電する。C2の充電によりノードN7の電位がVSSから徐々に上昇し、この上昇分をV7とする。このとき、M2は、ゲートが逆バイアスされており、オフしている。
さらに次の区間(3)では、CKの電圧はVDD、N7の電圧はC2の充電電圧V7と合わせてVDD+V7となり、M2がオンしてC1を充電する。以下CKが位相反転するごとに同様の動作を繰り返し、次第にC1、C2に充電される電圧が上昇して、最終的にVDDとなり、N7、N8は逆相で2×VDD〜VDDの電圧範囲でスイングするクロックになる。
VSS〜2×VDDでスイングする信号を得るために、ノードN7とVSS間でPMOSとNMOSをシリーズに接続してインバータ回路を構成し、これらのゲートをCKNで駆動する構成としている。このインバータ回路の出力(PMOSとNMOSとの中点)からVSS〜2×VDDでスイングする信号DCKが得られる。この信号DCKは信号CKと同位相の信号である。ただし、M4が2×VDDの電圧を通すためには、M4のN-well電圧を2×VDDにまで上げる必要がある。このために、PMOSトランジスタM1とキャパシタC3が付加されている。M1は区間(1)、(2)でそれぞれオフ、オンし、オンしたときN8の電圧をVBに通し、以下CKがVSSになるたびにC3に充電する。つまりVBは時間経過とともに2×VDDまで昇圧される。したがってM4のN-well電圧が2×VDDとなって、これに関連する寄生回路が構成されることなく、またラッチアップを発生させずに、M4は、2×VDDの電位を通すことができるようになる。
クロック昇圧回路は、しばしば図3に示すようにクロックCK1を入力とする第1クロック昇圧回路と、CK1の位相反転クロック信号であるCK2をクロック入力とする第2クロック昇圧回路を含んで使用される。第1クロック昇圧回路の昇圧クロックDCK1と第2クロック昇圧回路の昇圧クロックDCK2は、逆相でVSS(ロー・レベル)〜2×VDD(ハイ・レベル)でスイングするクロックとなる。各クロック昇圧回路は、ラッチアップせずに安定した昇圧クロックを供給するために出力安定化回路、すなわち、上述したウェル・バイアス電圧発生器(図4におけるM1およびC3)を持つ。
特許第3112039号公報 Thomas B. CHO and Paul R,Gray: "A 10b 20MS/s 35mW Pipelined A/D converter", IEEE J, Solid-State circuits, 1995, SC-30, pp. 166-172 ELECTRONICS LETTERS 28th October 1999 Vol.35 No.22 P1901-1902 「Simplified clock voltage doubler」
各クロック昇圧回路の内部において、図4のN7の立ち上がりエッジとN8の立ち下がりエッジでは、インバータ回路1の遅延に起因して、N7の立ち上がりに少し遅れてN8の立ち下がりが開始する。このためN7とN8が中間電位となる期間があり、この間、M1が短時間ON状態になり、VBから中間電位のN7へ向けて微少電流が流れ、区間(4)に示すようなVBの電圧降下が生じる。この電圧降下を発生させる期間は短時間であるが、その後の区間(4)の期間は、N8の電位は下がっているため、VBに対してM1からの充電は行われず、VBは低下した電圧のまま維持されることになる。この低下したままの電圧期間に、それよりも高い電圧が、PMOSトランジスタM4のドレインに供給されることになる。その結果PMOSトランジスタM4のソース電圧、ドレイン電圧とバルク(バックゲート)電圧の間に電圧差が生じるために、図4のPMOSトランジスタM4の寄生バイポーラがオンし、そのため昇圧クロックDCK1、2のハイ・レベル出力が2×VDDから降下し、DCK1、2を受けて動作する回路が正しく動作しなくなったり、あるいは性能が低下したりする。このような回路の誤動作や性能の劣化を防ぐためには、VBの電圧降下をなくし、安定して2×VDDの電圧を出力する必要がある。あるいは、PMOSトランジスタM4のドレインに供給する電圧よりも低くない電圧をVB電圧とする必要がある。つまり、図4に示すキャパシタC3はVBの電圧降下を小さくすると同時に、PMOSトランジスタM4のドレインが高電圧駆動される期間に、それまでの高電圧を維持するために用いられている。
ここで、キャパシタC3を大きくすることにより、図5の区間(4)におけるVBの電圧降下量を小さくすることができるが、その結果、基板上に占めるキャパシタC3の面積が増大し、またVBが2×VDDに到達するまでの立ち上がり時間が長くなる。また、VBからN7へ向けて微少電流が流れないように、クロックの位相を調整する(CKとCKNが共にハイにならない)回路を設けることが可能であるが、その場合、基板上にその回路用を設けるための余計な面積を必要とすることになる。
そこで、本発明の目的は、上記の点に鑑み、簡単な構成で面積が小さく、ウェル・バイアス電圧の立ち上がり時間が短く、安定した昇圧クロックを供給することが可能なクロック昇圧回路を提供することにある。また、本発明の別の目的は、余分な回路を必要とせずに、クロック昇圧回路に関連するウェル用に、安定したバイアス電圧を発生させるウェル・バイアス電圧発生器を備えたクロック昇圧回路を提供することにある。
上記課題を解決するため、請求項1に記載の発明は、クロック昇圧回路であって、供給される基本クロック信号を入力として昇圧したクロック信号を出力し、ウェル・バイアス電圧発生器を備える第1クロック昇圧回路と、前記第1のクロック昇圧回路と同様の構成を有し、前記基本クロック信号に対して位相反転クロック信号を入力として昇圧したクロック信号を出力する第2クロック昇圧回路とを備え、前記第1クロック昇圧回路中のウェル・バイアス電圧発生器の出力と、前記第2クロック昇圧回路中のウェル・バイアス電圧発生器の出力とが接続されていることを特徴とするものである。
また、請求項2に記載の発明は、供給される基本クロック信号と、当該基本クロック信号の位相反転クロック信号を入力し、基本クロック信号を昇圧側方向にレベル・シフトした第1レベル・シフト・クロック信号および位相反転クロック信号を前記昇圧側方向にレベル・シフトした第2レベル・シフト・クロック信号を出力するクロック・レベル・シフト回路と、前記第1レベル・シフト・クロック信号の前記昇圧側電位とグランド電位の範囲でスイングするクロック信号を出力する第1昇圧クロック出力回路と、前記第2レベル・シフト・クロック信号の前記昇圧側電位とグランド電位の範囲でスイングするクロック信号を出力する第2昇圧クロック出力回路と、前記2つのレベル・シフト・クロック信号を入力し、前記昇圧側電位の電圧を全波整流の形で生成する、2つのMOSトランジスタを含んで構成されるウェル・バイアス電圧発生器とを備えることを特徴とするものである。
また、請求項3に記載の発明は、供給される基本クロック信号と、当該基本クロック信号の位相反転クロック信号を入力し、前記基本クロック信号を昇圧側方向にレベル・シフトした第1レベル・シフト・クロック信号および前記位相反転クロック信号を前記昇圧側方向にレベル・シフトした第2レベル・シフト・クロック信号を出力するクロック・レベル・シフト回路と、第1レベル・シフト・クロック信号の前記昇圧側電位とグランド電位の範囲でスイングするクロック信号を出力する第1昇圧クロック出力回路と、前記2つのレベル・シフト・クロック信号を入力し、前記昇圧側電位の電圧を全波整流の形で生成する、2つのMOSトランジスタを含んで構成されるウェル・バイアス電圧発生器とを備えることを特徴とするものである。
また、請求項4に記載の発明は、請求項1乃至3の何れかに記載のクロック昇圧回路であって、前記ウェル・バイアス電圧発生器は、当該ウェル・バイアス電圧発生器の出力とグランドとの間にキャパシタを備え、前記2つのMOSトランジスタから前記昇圧側電位の電圧が供給されなくなった場合に、それまでに供給された電圧が実質的に維持されることを特徴とするものである。
本発明によれば基板上の回路面積が小さく、安定した昇圧クロックを供給する、クロック昇圧回路が実現できるようになる。即ち、昇圧クロックを発生させるMOSトランジタのウェル用のバイアス電圧を、多くの時間期間に亘って発生させて、これにより、ウェル用のバイアス電圧の立ち上がり時間が短くするとともに、ウェル用のバイアス電圧源を低インピーダンス化して電圧そのものを安定化させ、最終的に安定した昇圧クロックを発生させることが可能になる。
以下、本発明のクロック昇圧回路について、図面を参照して説明する。
まず、本発明の詳細を説明する前に、本発明の概要を図1および図2を使用して説明する。
図1は、本発明の第1の実施形態における2相のクロック昇圧回路の構成を示す図である。図中の第1および第2のクロック昇圧回路は、図4に示したような、ウェル・バイアス電圧発生器を備えたクロック昇圧回路である。これらを接続する線は、第1および第2のクロック昇圧回路内のウェル・バイアス電圧発生器が発生する電圧を接続することを示している。図4におけるウェル・バイアス電圧発生器は、入力するクロック信号CKがローのときに、VBのラインに高電圧を発生させて、キャパシタC3に充電する。言い換えれば、入力クロックCKの位相反転されたシフト信号を半波整流する。しかし、図1の構成の場合には、第1および第2のクロック昇圧回路中のウェル・バイアス電圧発生器それぞれ半波整流するが、合成すると、クロック昇圧回路の入力の位相が互いに反転しているので、全波整流することになる。即ち、図4のウェル・バイアス電圧のラインは位相反転クロック信号がハイの期間のみ電圧が生成され、ローの期間では、キャパシタC3の蓄積された電圧が維持されているだけであるのに対し、図1のウェル・バイアス電圧のラインは、基本的には、全期間に渡って、電圧が生成されることになる。
したがって、図1の構成では、図4のキャパシタC3の役割は原理的には不要になるが、実際には、クロックの位相差や立ち上がり/立ち下がり時間が存在するので、その間の電圧を維持して、M4のドレインよりも常にVBを高い電圧に維持する場合には必要となる。図1に示す構成の場合、CK1とCK2が、完全に位相反転した信号の場合、図5を使用して説明したVBの電圧降下そのものは発生するが、実際にVB電圧として必要な、M4のドレイン電圧が高電圧となった場合の電圧としては、同じ位相で同じ電圧がVBのラインに発生されるので、電圧降下した電圧がそのまま維持されることはなく、電圧降下直後には、電圧降下前の電圧、即ちM4のドレインにほぼ等しい電圧に復帰することになる。簡単に言えば、M4が必要とするときに、必要なVBが、そのバックゲート(Nウェル)に供給されることになる。
図5に示した電圧降下の発生そのものの値を低減する役目を有するキャパシタを設けたとしても、同じ効果を得るために容量は、共通化することができる。このため、同じ容量のキャパシタとした場合、図5に示したVB電圧の立ち上がりを、全波整流することになるために1/2とすることができる。
図2は、本発明の第2の実施形態における2相のクロック昇圧回路の構成を示す図であり、図1の構成における第1および第2のクロック昇圧回路中の同様の信号ラインを共通にして整理し、全体の素子数を低減した構成を示す図である。たとえば、図4におけるインバータ回路1や、キャパシタC1、C2、NMOSトランジスタM2、M3の部分を、クロック・レベル・シフト回路として共通とすることができる。共通化できないのは、PMOSトランジスタM1、M4とNMOSトランジスタM5の部分だけである。この部分は、図2では、第1昇圧クロック出力回路および第2昇圧クロック出力回路に相当する。この構成は、第1図に示す構成と同じ機能(作用、効果)を有しながらも、素子数を低減することができる構成である。
この構成において、キャパシタの容量を図4に示す構成の場合と同じとした場合、これによって図5を使用して説明したVBの電圧降下量そのものの変化は無いものの、VB電圧の立ち上がり時間を1/2とすることができる。このことについては、図8を使用した実際の回路例において、さらに後述する。
前述した図4に示す構成では、出力DCKがロー出力時の期間のみに、ウェル・バイアス電圧を発生させている。しかし、上述した本発明の思想を図4図に適用して、ウェル・バイアス電圧を全波整流させる構成とすることができることが当業者には理解されよう。たとえば、新たにPMOSトランジスタを設けて、このドレインをM3のソースに、ゲートをN8に、ソースをVBに接続する。なお、当然ながら、この新たなPMOSトランジスタのバック・ゲート(Nウェル)も、発生させたウェル・バイアス電圧とすることが必要である。この場合も、図5におけるC3の容量を同じとした場合においても、VBの電圧降下量そのものが低減することはできないが、その立ち上がり時間を1/2とすることができる。
(第1の実施形態のクロック昇圧回路例)
図6は、上述した本発明の第1の実施形態のクロック昇圧回路例を示す図である。
この第1実施形態に係るクロック昇圧回路は、図6に示すように基本クロック信号CK1を入力として昇圧したクロック信号DCK1を出力する第1クロック昇圧回路と、この第1クロック昇圧回路と同じ構成で、CK1の位相反転クロック信号CK2を入力として昇圧したクロック出力信号DCK2を出力する第2クロック昇圧回路と、を備え、これら二つの回路のそれぞれのウェル・バイアス電圧発生器の出力電圧を接続し、それぞれのウェル・バイアス電圧発生器のキャパシタを、共通のキャパシタC3とした。第1クロック昇圧回路は、クロックCK1の位相反転クロック信号CK1Nを作るインバータ回路11と、キャパシタC11〜12と、NMOSトランジスタM12、M13、M15と、PMOSトランジスタM11、M14と、から構成され、第2クロック昇圧回路は、クロックCK2の位相反転クロック信号CK2Nを作るインバータ回路21と、キャパシタC21〜22と、NMOSトランジスタM22、M23、M25と、PMOSトランジスタM21、M24と、から構成される。これらの2つの回路それぞれは、キャパシタC3を除き、図4の回路と同じである。
上記クロック昇圧回路の動作タイミング・チャートを図7に示し、これを用いて動作を説明する。ただし、クロック入力前の初期状態では、各キャパシタの充電電圧は0Vとする。
はじめに第1クロック昇圧回路の動作について説明する。
クロック信号CK1の入力開始直後の区間(1)では、CK1とCK1Nの電圧はそれぞれVDD、VSSとなり、ノードN17の電圧はVDDとなり、ノードN8の電圧はVSSとなる。このときNMOSトランジスタM12のソースがVSSで、そのゲートがVDDとなるため、NMOSトランジスタM12がオンして、キャパシタC11を充電する。C11の充電によりノードN18の電圧レベルがVSSから徐々に上昇し、この上昇分をV18とする。このときNMOSトランジスタM13は、ゲートが逆バイアスされており、オフしている。
次の区間(2)では、CK1、CK1Nの電圧はそれぞれVSS、VDDとなり、このときN18の電圧はCK1Nの電圧変化VDDとC12の充電電圧V18と合わせてVDD+V18となり、N18がゲートにつながるM13がオンしてキャパシタC12を充電する。C12の充電によりノードN17の電位がVSSから徐々に上昇し、この上昇分をV17とする。このときM12はオフしている。
さらに次の区間(3)では、第1クロック昇圧回路のN17の電圧はC12の充電電圧V17と合わせてVDD+V17となり、M12がオンしてC11を充電する。以下CKが位相反転するごとに同様の動作を繰り返し、次第にキャパシタに充電される電圧が上昇して、最終的にVDDとなり、N17、 N18は逆相で2×VDD〜VDDの電圧範囲でスイングするクロックになる。
昇圧クロック信号DCK1をVSS〜2×VDDでスイングさせるために、DCK1とN17とを、PMOSトランジスタM14をはさんで接続し、区間(1)でNMOSトランジスタM15をオフしこのときDCK1に2×VDDの電圧を通すためにM14をオンし、区間(2)でM15をオンしてVSSにフォースし、このときN17からVSSへ流れる電流をカットするためにM14をオフしている。ただし、M14が2×VDDの電圧を通すためには、M14のN-well電圧を2×VDDに上げる必要がある。このために、PMOSトランジスタM11を用いる。M11は区間(1)、(2)でそれぞれオフ、オンし、オンしたときN18の電圧をVBに通し、以下CK1がVSSになるたびにC13に充電する。つまりVBは時間経過とともに2×VDDまで昇圧され、M14に2×VDDの電位を通すことができるようになる。
一方、第2クロック昇圧回路はCK1の位相反転クロック信号CK2を入力として第1クロック昇圧回路と同様に動作する。
本実施形態は、PMOSトランジスタM14とM24のN−wellを接続し、共通のキャパシタC3を用いることが可能になる。また、VBが2×VDDになった後はM11とM21は交互にオンし互いにVBの電圧降下を補うように動作するため、キャパシタの電圧維持機能への依存が少なく、VBは電圧降下しにくくなるとともに、VB電圧ラインそのものが低インピーダンス化されて、外部ノイズ等による影響を受けなくなる。また、基本的には、昇圧クロック出力が高電圧出力するときに、その高電圧を供給するPMOSトランジスタのソース電位からバイアス電圧を生成するので、バイアス電圧とPMOSトランジスタのソース電位との間に、問題にすべき電位差が生ずることが基本的には無くなることになる。
また、キャパシタC3を付加する場合であっても、その容量を少なくすることが可能になり、電圧維持機能としてもキャパシタを個々に持つ場合に比べて面積を小さくできる。また、この場合、立ち上がり時はM11とM21は交互にオンしてキャパシタC3に充電しにいくため、キャパシタを個々に持つ場合に比べてVBが2×VDDとなるまでの時間が短くなる。
以上説明したように、この第1実施形態では、同じ構成のクロック昇圧回路を互いに位相反転しているクロックを入力して、それぞれのクロック昇圧回路内のウェル・バイアス電圧発生器の出力を接続したので、問題のある電圧降下が無く、安定したウェル・バイアスとすることができ、また、基本的にはキャパシタを不要とすることができる。また、より安定化させるために、キャパシタをウェル・バイアス電圧ラインに設ける場合であっても、小さくすることが可能となる。また、従来と同じ目的で同じ容量のキャパシタを付加する場合であっても、そのための容量は1つ分で足りることになり、個々に持つ場合に比べて面積が小さく、立ち上がり時間が短く、電圧降下の小さい昇圧クロックを出力することができる。
また、この実施形態において、CK1の信号のハイ期間とCK2の信号のロー期間が、オーバーラップするように位相を調整した場合、一方のウェル・バイアス発生器で電圧降下を生成する状態になったとしても、他方ではその電圧降下を打ち消すような動作をすることになるので、図5の(4)に示す電圧降下を実質的に発生しないVB電圧とすることができる。この場合であっても、VB電圧ラインに付加するキャパシタは、そのラインの高域インピーダンスを低くし、外部ノイズによる影響を少なくする効果を有する。
(第2の実施形態のクロック昇圧回路例)
本発明の第2実施形態のクロック昇圧回路例について、図8を参照して説明する。
この第2実施形態に係るクロック昇圧回路は、図8に示すように基本クロック信号CK1とCK1の位相反転クロック信号CK2を入力としてレベル・シフトしたレベル・シフト・クロック信号N7、N8を出力するクロック・レベル・シフト回路と、VSS〜2×VDDでスイングするDCK1を出力する第1昇圧クロック出力回路と、VSS〜2×VDDでスイングするDCK2を出力する第2昇圧クロック出力回路と、を備え、これら2つの回路のそれぞれのウェル・バイアス電圧発生器の出力電圧を接続し、それぞれのウェル・バイアス電圧発生器のキャパシタを共通のキャパシタC3とした。クロック・レベル・シフト回路は、キャパシタC1〜2と、NMOSトランジスタM2、M3と、から構成され、第1昇圧クロック出力回路は、NMOSトランジスタM5と、PMOSトランジスタM1、M4と、から構成され、第2昇圧クロック出力回路は、NMOSトランジスタM8と、PMOSトランジスタM6、M7と、から構成される。
上記クロック昇圧回路の動作タイミング・チャートを図9に示し、これを用いて動作を説明する。ただし、クロック入力前の初期状態では、各キャパシタの充電電圧は0Vとする。
クロック信号CK1、CK2の入力開始直後の区間(1)では、CK1とCK2の電圧はそれぞれVDD、VSSとなり、ノードN7の電圧はVDDとなり、ノードN8の電圧はVSSとなる。このときNMOSトランジスタM2のソースがVSSで、そのゲートがVDDとなるため、NMOSトランジスタM2がオンして、キャパシタC1を充電する。C11の充電によりノードN8の電圧レベルがVSSから徐々に上昇し、この上昇分をV8とする。このときNMOSトランジスタM3は、ゲートが逆バイアスされており、オフしている。
次の区間(2)では、CK1、CK2の電圧はそれぞれVSS、VDDとなり、このときN8の電圧はCK2の電圧変化VDDとC2の充電電圧V8と合わせてVDD+V8となり、N8がゲートにつながるM3がオンしてキャパシタC2を充電する。C2の充電によりノードN7の電位がVSSから徐々に上昇し、この上昇分をV7とする。このときM2はオフしている。
さらに次の区間(3)では、第1クロック昇圧回路のN7の電圧はC2の充電電圧V7と合わせてVDD+V7となり、M2がオンしてC1を充電する。以下CKが位相反転するごとに同様の動作を繰り返し、次第にキャパシタに充電される電圧が上昇して、最終的にVDDとなり、N7、 N8は逆相で2×VDD〜VDDの電圧範囲でスイングするクロックになる。
昇圧クロック信号DCK1をVSS〜2×VDDでスイングさせるために、DCK1とN7とを、PMOSトランジスタM4をはさんで接続し、区間(1)でNMOSトランジスタM5をオフしこのときDCK1に2×VDDの電圧を通すためにM4をオンし、区間(2)でM5をオンしてVSSにフォースしこのときN7からVSSへ流れる電流をカットするためにM4をオフしている。ただし、M4が2×VDDの電圧を通すためには、M4のN-well電圧を2×VDDに上げる必要がある。このために、PMOSトランジスタM1を用いる。M1は区間(1)、(2)でそれぞれオフ、オンし、オンしたときN8の電圧をVBに通し、以下CK1がVSSになるたびにC3に充電する。つまりVBは時間経過とともに2×VDDまで昇圧され、M4に2×VDDの電位を通すことができるようになる。
一方、昇圧クロック信号DCK2をVSS〜2×VDDでスイングさせるために、DCK2とN8とを、PMOSトランジスタM7をはさんで接続し、区間(1)でM8をオンしてVSSにフォースしこのときN8からVSSへ流れる電流をカットするためにM7をオフし、区間(2)でNMOSトランジスタM8をオフしこのときDCK1に2×VDDの電圧を通すためにM4をオンしている。ただし、M7が2×VDDの電圧を通すためには、M7のN-well電圧を2×VDDにまで上げる必要がある。このために、PMOSトランジスタM6を用いる。M6は区間(1)、(2)でそれぞれオフ、オンし、オンしたときN7の電圧をVBに通し、以下CK2がVSSになるたびにC3に充電する。つまりVBは時間経過とともに2×VDDまで昇圧される。したがってM4のN-well電圧が2×VDDとなって、これに関連する寄生回路が構成されることなく、またラッチアップを発生させずに、M7は2×VDDの電位を通すことができるようになる。
本実施形態はPMOSトランジスタM4とM6のN−wellを接続し、共通のキャパシタC3を用いることが可能になる。また、VBが2×VDDになった後はM4とM6は交互にオンし互いにVBの電圧降下を補うように動作するため、図4と同様な構成とする場合に比べてVBの電圧降下を無視可能な程度にすることができる。
また、キャパシタC3を付加する場合であっても、その容量を少なくすることが可能になり、電圧維持機能としてもキャパシタを個々に持つ場合に比べて面積を小さくできる。また、この場合、立ち上がり時はM4とM6は交互にオンしてキャパシタC3に充電しにいくため、キャパシタを個々に持つ場合に比べてVBが2×VDDとなるまでの時間が短くなる。
なお、図8において、M1とM4、M6とM7を、図4の構成に類似させて、それぞれ組み合わせているが、反対に、M1とM7、M6とM4を組み合わせても、最終的な回路構成が同様になる。
また、上述した図6の回路例の場合、図4と図5を使用して説明したVBを低下させるタイミングも、2つの回路では互いに異なるタイミングであり、CK1とCK2の位相を微調することによって、互いに打ち消すようにすることができる。たとえば、M11がVBの電圧を降下させるような動作をするタイミングでは、M21がVBの電圧を発生させることで、全ての期間に亘って、VB電圧を発生させるように動作させることができる。この場合、電圧降下を起こさせる電流値よりも、電圧を発生させる能力の方が大きいので、実質的にこの電圧降下を無視することができる程度に低減することができる。
また、図8の回路例の場合は、図4と図5を使用して説明したVBを低下させるタイミングも、CK1とCK2が同時にハイとならないように位相調整することで無くすことができる。また、CK1のインバータ出力をCK2とした場合であっても、キャパシタの容量を2倍にすることで、電圧降下を1/2とすることができ、この場合であっても、両波整流する形になるので、VBの立ち上がりを増加させずに済むことになる。したがって、1/2となった電圧降下が悪影響を与えない限り、VB電圧が大部分の時間で発生させられるので、ノイズなどによってVBの低下が発生することも避けることができる。
以上説明したように、この第2実施形態では、回路が省略されているが、互いに反転した位相関係にあるレベル・シフト・クロック信号を使用して全波整流の形で、ウェル・バイアス電圧を発生させるので、すなわち、位相の互いに異なる昇圧クロックを生じさせるPMOSトランジスタのソース電圧それぞれからVB電圧を生成するので、問題を生じさせる電圧降下を防止することが可能になる。また、VBラインに図4のキャパシタC3と同じ容量のキャパシタを付加した場合であっても、同容量のキャパシタとすることができ、この場合、キャパシタを個々に持つ場合に比べて面積が小さく、立ち上がり時間が短く、電圧降下の小さい昇圧クロックを出力することができる。
(その他の説明)
以上の説明では、Nウェル(N-well)を備えたP型基板上に構成された回路を例として取り上げて説明したが、同様な思想が、Pウェル(P-well)を備えたN型基板上に構成された回路にも適用可能であることは、当業者には理解されよう。
上記のように、クロック昇圧回路の各実施形態では、その構成素子としてMOSトランジスタを使用した場合について説明したが、回路の一部分あるいは全部がMOSトランジスタ以外の回路要素、たとえばバーポーラ・トランジスタ等の素子で実現しても良い。
本発明の第1の実施形態における2相のクロック昇圧回路の構成を示す図である。 本発明の第2の実施形態における2相のクロック昇圧回路の構成を示す図である。 2相のクロックを使用する場合の従来のクロック昇圧回路の構成を示す図である。 従来のクロック昇圧回路を示す図であり、非特許文献2で開示された、ウェル・バイアス電圧発生器を備えたクロック電圧倍加回路を示す回路図である。 図4に示す従来のクロック昇圧回路の動作の様子を示すタイミング・チャートである。 本発明の第1実施形態によるクロック昇圧回路を示す図である。 本発明の第1実施形態によるクロック昇圧回路の動作の様子を示すタイミング・チャートである。 本発明の第2実施形態によるクロック昇圧回路を示す図である。 本発明の第2実施形態によるクロック昇圧回路の動作の様子を示すタイミング・チャートである。
符号の説明
M2、M3、M5、M8、M12、M13、M15、M22、M23、M25 NMOSトランジスタ
M1、M4、M6、M11、M14、M21、M24 PMOSトランジスタ
C1、C2、C3、C11、C12、C21、C22 キャパシタ
CK、CK1、CK2 クロック
DCK、DCK1、DCK2 昇圧クロック
VB ウェル・バイアス電圧

Claims (4)

  1. 供給される基本クロック信号を入力として昇圧したクロック信号を出力し、ウェル・バイアス電圧発生器を備える第1クロック昇圧回路と、
    前記第1のクロック昇圧回路と同様の構成を有し、前記基本クロック信号に対して位相反転クロック信号を入力として昇圧したクロック信号を出力する第2クロック昇圧回路と
    を備え、
    前記第1クロック昇圧回路中のウェル・バイアス電圧発生器の出力と、前記第2クロック昇圧回路中のウェル・バイアス電圧発生器の出力とが接続されていることを特徴とするクロック昇圧回路。
  2. 供給される基本クロック信号と、当該基本クロック信号の位相反転クロック信号を入力し、基本クロック信号を昇圧側方向にレベル・シフトした第1レベル・シフト・クロック信号および位相反転クロック信号を前記昇圧側方向にレベル・シフトした第2レベル・シフト・クロック信号を出力するクロック・レベル・シフト回路と、
    前記第1レベル・シフト・クロック信号の前記昇圧側電位とグランド電位の範囲でスイングするクロック信号を出力する第1昇圧クロック出力回路と、
    前記第2レベル・シフト・クロック信号の前記昇圧側電位とグランド電位の範囲でスイングするクロック信号を出力する第2昇圧クロック出力回路と、
    前記2つのレベル・シフト・クロック信号を入力し、前記昇圧側電位の電圧を全波整流の形で生成する、2つのMOSトランジスタを含んで構成されるウェル・バイアス電圧発生器と
    を備えることを特徴とするクロック昇圧回路。
  3. 供給される基本クロック信号と、当該基本クロック信号の位相反転クロック信号を入力し、前記基本クロック信号を昇圧側方向にレベル・シフトした第1レベル・シフト・クロック信号および前記位相反転クロック信号を前記昇圧側方向にレベル・シフトした第2レベル・シフト・クロック信号を出力するクロック・レベル・シフト回路と、
    第1レベル・シフト・クロック信号の前記昇圧側電位とグランド電位の範囲でスイングするクロック信号を出力する第1昇圧クロック出力回路と、
    前記2つのレベル・シフト・クロック信号を入力し、前記昇圧側電位の電圧を全波整流の形で生成する、2つのMOSトランジスタを含んで構成されるウェル・バイアス電圧発生器と
    を備えることを特徴とするクロック昇圧回路。
  4. 前記ウェル・バイアス電圧発生器は、当該ウェル・バイアス電圧発生器の出力とグランドとの間にキャパシタを備え、前記2つのMOSトランジスタから前記昇圧側電位の電圧が供給されなくなった場合に、それまでに供給された電圧が実質的に維持されることを特徴とするクロック請求項1乃至3の何れかに記載のクロック昇圧回路。
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