JPH01212120A - 駆動回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はスイッチ素子の駆動回路に関し、例えば低電圧
動作集積回路に含まれる相補型ＭＯ８（以下単に０ＭＯ
８とも記す）トランスファゲート回路の駆動に適用して
有効な技術に関するものである。

〔従来技術〕

スイッチドキャパシタフィルタ回路は、コンデンサ、Ｃ
ＭＯＳトランスファゲート回路のようなアナログスイッ
チ、及びＭＯ８演算増幅回路などを組合せて構成され、
その遮断周波数は容量比とクロック周波数で決定するこ
とができるために通信用ＬＳＩの分野などで広く利用さ
れている。スイッチドキャーパシタフィルタ回路の動作
原理は、信号周波数よりも充分高い周波数でアナログス
イッチを開閉して、コンデンサの電荷を移動させること
により、等価抵抗をつくることである。

第５図にはスイッチドキャパシタフィルタ回路の基本と
なるスイッチドキャパシタ積分回路が示される。このス
イッチドキャパシタ積分回路は。

従来のＣＲ積分回路に含まれる抵抗を、コンデンサＣと
２つのアナログスイッチＳＷＩ、ＳＷ２とによって構成
される等価抵抗に置き換えたものである。このスイッチ
ドキャパシタ積分回路において、アナログスイッチＳＷ
Ｉ、ＳＷ２のスイッチング周波数をｆｃとすると、等価
抵抗は近似的に１７（ｆｃ−Ｃ）とされる。

このようなスイッチドキャパシタ積分回路において演算
増幅回路１の非反転入力端子の供給電圧ｖｂは当該演算
増幅回路１の出力振幅の点より概ねＶ　ｃ　ｃ　／　２
とされることが望ましいため、アナログスイッチＳＷＩ
、ＳＷ２に含まれるＮチャンネル型ＭＯ８ＦＥＴＱＩを
第６図に示されるような単なるＣＭＯＳインバータ回路
ＩＮＶの出力によってスイッチ駆動し、Ｐチャンネル型
ＭＯ３ＦＥＴを上記ＭＯ８ＦＥＴＱＩとは逆相のスイッ
チ駆動電圧で制御するとき、アナログスイッチＳＷ１、
ＳＷ２を構成するＭＯＳＦＥＴのゲート・ソース間電位
は最悪でｖＣＣ−ｖｂ＝ｖＣＣ／２になる。

この状態で、アナログスイッチＳＷ１．Ｓ’Ｗ２が導通
状態を採るためには、これに含まれる各ＭＯ８ＦＥＴの
ゲート・ソース間電圧が夫々のしきい値電圧よりも大き
くなることが必要とされる。

例えば、電源電圧Ｖｃｃが１　［Ｖ］　、Ｎチャンネル
型ＭＯ８ＦＥＴ（７）しきい値電圧ｖｔｈが０．２５　
［Ｖ］　、Ｌきい値電圧Ｖｔｈのばらつきが±０゜１　
［Ｖ］　、Ｌきい値電圧ｖｔｈの温度係数が２［−ｖ／
℃］とすると、５０℃におけるＮチャンネル型ＭＯ８Ｆ
ＥＴＱＩのしきい値電圧は最大限０゜４５［Ｖ］を採り
得ることになり、これによって最悪の場合には当該ＭＯ
８ＦＥＴＱＩのゲート・ソース間電圧Ｖｃ　ｃ−Ｖｂ＝
Ｖｃ　ｃ／２と、しきい値電圧Ｖｔｈとの差は０．０５
　［Ｖ］になり。

導通状態に制御されるべきＭＯ８ＦＥＴＱＩに充分低い
オン抵抗を得ることが困難になってしまう。

このようにアナログスイッチのオン抵抗を充分低くする
ことができないという問題点はアナログスイッチに含ま
れるＭＯＳＦＥＴのしきい値電圧との関係で電源電圧Ｖ
ｃｃが低くされるに従って顕著になる。

このため従来では外部で昇圧形成した電圧を用いてアナ
ログスイッチを駆動していた。

尚、スイッチドキャパシタフィルタ回路の低電圧動作に
ついて記載された文献の例としては電気通信学会技報Ｃ
ＡＳ８５−１７７　ｒ電源電圧１ｖで動作するスイッチ
ドキャパシタフィルタの実現」がある。

〔発明が解決しようとする課題〕

しかしながら、ＣＭＯＳインバータで成るような駆動回
路の電源端子に単に昇圧電圧を与えてアナログスイッチ
を駆動する構成では当該駆動回路に流れる貫通電流など
に対して昇圧電圧の安定化を図るために比較的大きな容
量素子を半導体集積回路の外に特別に付加することが必
要になって回路規模が大型化してしまう。

本発明の目的は、外部的な昇圧回路を必要とすることな
くスイッチのオン抵抗を充分低くし得る駆動電圧を比較
的低い電源電圧で形成することができる駆動回路を提供
することにある。

本発明の前記並びにそのほかの目的と新規な特徴は、本
明細書の記述及び添付図面から明らかになるであろう。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記の通りである。

すなわち、導電型の異なる第１トランジスタ及び第２ト
ランジスタを直列接続して成る相補型インバータと、上
記第１トランジスタと電源電圧端子又は接地電圧端子の
ような電源端子との間に当該第１トランジスタと同じ導
電型を持つ第３トランジスタを挿入し、この第３トラン
ジスタのゲート電極を上記相補型インバータの出力端子
に接続すると共に、上記第１及び第３トランジスタの基
体ゲートとソース電極を夫々共通接続し、更に、この共
通接続ノードにブートストラップ容量の一方の電極を接
続すると共に、このブートストラップ容量の他方の電極
に、上記相補型インバータの入力信号とは概ね逆相の信
号を逆相信号形成手段から与えるようにして駆動回路を
構成するものである。

上記駆動回路において第３トランジスタのゲート電極と
相補型インバータの出力端子との間に上記第１トランジ
スタと同じ導電型を持つ第４トランジスタを挿入し、且
つ当該第４トランジスタと共に相補型インバータを構成
する第５トランジスタを設け、第４及び第５トランジス
タのゲート電極には上記相補型インバータの入力信号を
与えるようにすることができる。

〔作　用〕

上記した手段によれば、第１及び第２トランジスタで構
成される相補型インバータの出力によって第３トランジ
スタがオン状態に制御されるとブートストラップ容量が
電源電圧レベルに充電され。

次いで相補型インバータの出力が反転されると。

これに呼応して第１及び第３トランジスタの結合ノード
が電源電圧以上に昇圧されると共に、このとき第３トラ
、ンジスタはオフ状態に制御されるため上記昇圧ノード
は第３トランジスタを介して電源端子との間で電荷の流
入又は流出が行われず、これによって、相補型インバー
タ回路の出力端子には電源電圧以上の出力振幅を得るも
のである。

上記駆動回路において第３トランジスタのゲート電極を
新たに追加した相補型インバータの出力でスイッチ制御
する場合、当該第３トランジスタは、新たに追加された
相補型インバータの反転動作遅延時間分だけ遅れてター
ン・オフされることになるため、第１及び第３トランジ
スタの結合ノードにはその第３トランジスタがターン・
オフされるまでの間当該第３トランジスタから電荷が補
給又は放出されることにより、当該結合ノードは。

これがブートストラップ容量の作用で昇圧される前に電
源電圧を維持することができるようになり。

これによって、ブートストラップ容量の作用で昇圧形成
さって駆動回路の出力振幅は実質的に電源電圧の２倍を
採り得るようになる。

特にこのようにして第３トランジスタのターン・オフタ
イミングを僅かに遅延させる場合、当該第３トランジス
タがオフ状態を採る前にブートストラップ容量による昇
圧動作が開始されないようにして誤動作を防止するには
、逆相信号形成手段を。

第３トランジスタのターン・オフ動作遅延に呼応して入
力信号の一方の遷移だけを遅延させるように構成するこ
とができる。

〔実施例１〕 第１図は本発明に係る駆動回路の一実施例を示す回路図
である。同図に示される駆動回路は、特に制限されない
が、公知のＣＭＯ８集積回路製造技術によって１つの半
導体基板に形成されたＬＳＩに含まれ、スイッチドキャ
パシタフィルタを構成するＣＭＯＳアナログスイッチの
Ｎチャンネル型ＭＯ８をスイッチ駆動する回路に適用さ
れる。

第１図の駆動回路が適用されるＣＭＯ８集積回路におい
て、特に制限されないが、Ｎチャンネル型ＭＯ８ＦＥＴ
はＰ型半導体基板に形成され、また、Ｐチャンネル型Ｍ
Ｏ８ＦＥＴはＰ型半導体基板上のＮ型ウェル領域に形成
される。本実施例において電源電圧は特に制限されない
が正電圧とされる。

第１図に示される駆動回路は、Ｐチャンネル型ＭＯ８Ｆ
ＥＴＱＩＯとＮチャンネル型ＭＯ８ＦＥＴＱ１１とを直
列接続したＣＭＯＳインバータエＮＶＩＯを主体として
、その入力端子即ちＭＯ８ＦＥＴＱ１０及びＱｌｌのゲ
ート電極には制御クロック信号φｉｎが供給され、その
出力端子即ちＭＯ８ＦＥＴＱＩＩ、Ｑ１２のコモンソー
ス電極は図示しないアナログスイッチに含まれるＮチャ
ンネル型ＭＯ８ＦＥＴのためのゲート駆動電圧Ｖφを出
力する。

上記ＭＯ３ＦＥＴＱＩＯと回路の電源電圧ＶｃＣ端子と
の間には当該ＭＯ８ＦＥＴＱＩＯと同じ４電型を持つＰ
チャンネル型ＭＯ８ＦＥＴＱ１２を挿入し、このＭＯＳ
ＦＥＴＱ１２のゲート電極を上記ＣＭＯＳインバータＩ
ＮＶＩＯの出力端子に接続すルト共に、上記ＭＯ３ＦＥ
ＴＱＩＯ，Ｑ１２の共通接続されたソース電極を夫々基
体ゲートとしてのＮ型ウェル領域に共通接続する。ＭＯ
ＳＦＥＴＱＩＯ，Ｑ１２の共通接続されたソース電極に
はブートストラップ容量ｃｂの一方の電極が接続され、
当該ブートストラップ容量ｃｂの他方の電極には、上記
ＣＭＯＳインバータＩＮＶＩＯの入力信号である制御ク
ロック信号φｉｎを反転させる逆相信号形成手段として
のＣＭＯＳインバータＩＮＶＩＩの出力端子に結合され
る。

次に本実施例の動作を第２図をも参照しながら説明する
。

制御クロック信号φｉｎが電源電圧Ｖｃｃレベルである
ハイレベルにされると、ＭＯＳＦＥＴＱ１１はオン状態
にされ、これに応じてゲート駆動電圧Ｖφが接地電圧Ｇ
ｎｄに呼応するローレベルにされる。このゲート駆動電
圧Ｖφをゲート電極に受けるＭＯ８ＦＥＴＱ１２はオン
状態を採ってノードＮ１に電源電圧Ｖｃｃを供給し、こ
れに従ってＭＯ８ＦＥＴＱＩＯはオフ状態にされる。こ
のようにして貫通電流の流れる経路が形成されることな
くノードＮ１には電源電圧Ｖｃｃが供給されていく。こ
のとき、ＣＭＯＳインバータＩＮＶ１１の出力はローレ
ベルに反転されているため、ブートストラップ容量ｃｂ
には電源電圧Ｖｃｃが充電される。

次いで、第２図の時刻ｔ０に制御クロック信号φｉｎが
ローレベルに反転されると、これに呼応してＭＯＳＦＥ
ＴＱＩＩがターン・オフされると共に１Ｍ０８ＦＥＴＱ
ＩＯがターン・オンされて、ノードＮ１とＣＭＯＳイン
バータエＮＶ１０の出力端子が短絡されるため、駆動回
路の出力負荷容量Ｃｏ、ブートストラップ容量Ｃｂ、及
びノードＮ１の寄生容量Ｃ□との間で電荷再配分が行わ
れ、これによって、ゲート駆動電圧Ｖφは（ｃ　ｂ　＋
　ｃｌ）ＸＶｃｃ／（Ｃｂ＋Ｃ１＋Ｃｏ）にされる。こ
のときのゲート駆動電圧Ｖφは第２図のＡ領域で示され
るように電源電圧Ｖ　ｃ　ｃ以下にされるが、ブートス
トラップ容量ｃｂを駆動回路の出力負荷容量Ｃｏに比べ
て充分大きくしておくことで、ゲート駆動電圧Ｖφと電
源電圧Ｖｃｃの差をＭＯＳＦＥＴＱ１２のしきい値電圧
以下にすることができ、これによってＭＯ８ＦＥＴＱ１
２をオフ状態にすることができる。しかる後、ＣＭＯＳ
インバータＩＮＶＩＩの出力は制御クロック信号φｉｎ
の立下がり変化に対して所定時間遅延された後に立上り
変化を開始し、当該ＣＭＯＳインバータＩＮＶ１１の出
力がローレベルからハイレベルへ遷移するに従って、ノ
ードＮ１の電圧はブートストラップ容量ｃｂの作用で電
源電圧７００以上に上昇される。

このようにしてノードＮ１の電位が電源電圧７００以上
に上昇されるとき、上記ＭＯ８ＦＥＴＱ１０及びＱ１２
の基体ゲートとしてのＮ型ウェル領域は夫々ノードＮ１
に共通接続されているから、ＭＯ８ＦＥＴＱ１２は逆バ
イアス状態にされてオフ状態を維持するから、電源電圧
７００以上に昇圧されたノードＮ１から電荷が電源電圧
ｖｃｃ端子に流出されない。

このようにして、ＭＯ８ＦＥＴＱＩＯがオン状態を採る
と共に、ＭＯ８ＦＥＴＱ１２がオフ状態にされてノード
Ｎ１が電源電圧７００以上に昇圧されると、再び駆動回
路の出力負荷容量Ｃｏ、ブートストラップ容量ｃｂ、及
びノードＮ１の寄生容量Ｃ１との間で電荷再配分が行わ
れ、これによって、ゲート駆動電圧Ｖφは第２図の時刻
ｔ１に最大（２Ｃｂ＋Ｃ１）ＸＶｃｃ／（Ｃｂ＋Ｃ，＋
Ｃｏ）までその出力振幅が増大される。

一方第２図の時刻ｔ２に制御クロック信号φｉｎがロー
レベルからハイレベルに反転されると、ＭＯ８ＦＥＴＱ
ＩＯがターン・オンされ、これによってゲート駆動電圧
Ｖφがローレベルになると共にＭＯ８ＦＥＴＱ１２がタ
ーン・オンされて再びノードＮ１が電源電圧Ｖｃｃレベ
ルに戻される。

このとき、ＣＭＯＳインバータＩＮＶＩＩの出力がロー
レベルにされると、ノードＮ１はＭＯ８ＦＥＴＱ１２の
オン抵抗とＣＭＯＳインバータＩＮＶｌｌの出力インピ
ーダンスとの比により電源電圧Ｖｃｃ以下になるが（第
２図の領域Ｂ参照）、ノードＮ１のそのような電圧低下
によってもＭＯ５ＦＥＴＱ１２．ＱＩＯの逆バイアス状
態を維持することができるようにＭＯ８ＦＥＴＱ１２と
ＣＭＯＳインバータＩＮＶＩＩに含まれる図示しないＮ
チャンネル型ＭＯ８ＦＥＴとのサイズ比を適当に設定し
ておくことにより、当該ＭＯ８ＦＥＴＱＩＯはオフ状態
を採ることができ、これによって当該ノードＮ１の変動
はゲート駆動電圧Ｖφに影響を与えない。

制御クロック信号φｉｎの変化に同期して以上の動作が
繰り返されることにより、ゲート駆動電圧Ｖφは接地電
圧に対して電源電圧Ｖ　ｃ　ｃの約２倍の出力振幅をも
って順次変化される。

これによって、図示しないアナログスイッチに含まれる
Ｎチャンネル型ＭＯ８ＦＥＴは、電源電圧Ｖｃｃの約２
程度度まで昇圧されたゲート駆動電圧Ｖφを受けること
によってそのオン抵抗は充分に小さくされる。例えば、
第３図に示されるように、ＣＭＯＳアナログスイッチに
含まれるＮチャンネル型ＭＯ３ＦＥＴのゲート電極を電
源電圧Ｖｃｃで駆動する場合におけるオン抵抗特性（Ｒ
ｎで示す実線）に比べると、本実施例の駆動回路を用い
た場合のＮチャンネル型ＭＯ８ＦＥＴのオン抵抗特性（
破線で示す）は全体的に小さくなり。

ＣＭＯＳアナログスイッチに含まれるＰチャンネル型Ｍ
Ｏ８ＦＥＴのオン抵抗特性（Ｒｐで示す実線）と破線で
示すＮチャンネル型ＭＯ８ＦＥＴの　゛オン抵抗特性か
ら得られる合成抵抗も極めて平坦になり、１［ｖ］のよ
うな比較的低い電源電圧でもアナログスイッチにおける
同導通抵抗の直線性が著しく改善される。尚、第３図に
おいて、ｖｔｈｐ、Ｖｔｈｎは基板バイアス効果による
しきい値電圧の変動分を考慮したＰチャンネル型ＭＯ８
ＦＥＴ及びＮチャンネル型ＭＯ８ＦＥＴのしきい値電圧
である。

上記実施例によれば以下の作用効果を得るものである。

（１）ＣＭＯＳインバータＩＮＶ１０（７）出力によっ
てＭＯ８ＦＥＴＱ１２がオン状態に制御されるとブート
ストラップ容量Ｃｂが電源電圧Ｖａｃレベルに充電され
、次いでＣＭＯＳインバータＩＮＶＩＯの出力が反転さ
れると、これに呼応してＭＯ８ＦＥＴＱＩＯとＱ１２の
結合ノードＮ１がブートストラップ容量ｃｂの作用で電
源電圧Ｖｃｃ以上に昇圧されると共に、このときＭＯ８
ＦＥＴＱ１２はオフ状態に制御されるため上記昇圧ノー
ドＮ１の電荷はＭＯ８ＦＥＴＱ１２を介して電源電圧Ｖ
　ｃ　ｃ端子に流出されず、これによって、ＣＭＯＳイ
ンバータＩＮＶＩＯの出力端子には電源電圧Ｖ　ｃ　ｃ
以上に昇圧された出力振幅を得ることができる。したが
って、本実施例の駆動回路によれば、外部的な昇圧回路
を必要とすることなくスイッチのオン抵抗を充分低くし
得る駆動電圧を比較的低い電源電圧で形成することがで
きる。

（２）上記作用効果より、アナログスイッチに含まれる
Ｎチャンネル型ＭＯ３ＦＥＴは、電源電圧Ｖｃｃ以上ま
で昇圧されたゲート駆動電圧Ｖφを受けることによって
そのオン抵抗が充分に小さくされるから、　１　［Ｖ］
のような比較的低い電源電圧でもアナログスイッチにお
ける導通抵抗の直線性を著しく改善することができる。

（３）特に、ＭＯ８ＦＥＴＱＩＯとＱ１２の基体ゲート
としてのＮ型ウェル領域が夫々のＭＯ８ＦＥＴＱＩＯ，
Ｑ１２のソース電極に共通接続され、その接続点にブー
トストラップ容量ｃｂが結合されているから、負荷容量
ｃｏやブートストラップ容量ｃｂなとの容量比で決まる
昇圧電圧を得ることができて、ＭＯＳＦＥＴのしきい値
電圧に起因した昇圧電圧の損失がなく、これによって、
電源電圧Ｖｃｃの概ね２倍の出方振幅を得ることができ
る。

（４）さらに、入力信号の遷移時間以外には電源端子間
で電流の貫通経路が形成されず、しがも最も大きな容量
値を持つブートストラップ容量ｃｂの電極間電位は近似
的に常時電源電圧ｖｃｃのままであるから理論的に消費
電流を増大させることにはならず、これによって駆動回
路の電力消費量の増大を抑えることができる。

〔実　施　例２〕 第４図は本発明に係る駆動回路の他の実施例を示す回路
図である。

本実施例の駆動回路は、上記実施例１の駆動回路におけ
るＭＯ８ＦＥＴＱ１２のターン・オフ制御を実施例１の
駆動回路よりも僅かに遅らせるようにしたものである。

即ち、ＣＭＯＳインバータＩＮＶＩＯの出力端子と接地
電圧Ｇｎｄ端子との間に、上記制御クロック信号φｉｎ
によって相補的にスイッチ制御されるＰチャンネル型Ｍ
Ｏ８ＦＥＴＱ２０とＮチャンネル型ＭＯ８ＦＥＴＱ２１
から成るＣＭＯＳインバータｌＮＶ２Ｏを挿入し、この
ＣＭＯＳインバータｌＮＶ２Ｏの出力によって上記ＭＯ
３ＦＥＴＱ１２をスイッチ制御するようにしたものであ
る。尚、ＭＯＳＦＥＴＱ２０の基体ゲートはノードＮ１
に結合されている。

斯る構成によれば、制御クロック信号φｉｎがハイレベ
ルからローレベルに遷移するとき、ターン・オンされる
ＭＯＳＦＥＴＱＩＯを介してＣＭＯＳインバータＩＮＶ
ＩＯの出力端子とノードＮ１とが短絡されてゲート駆動
電圧Ｖφが既述のように電荷再配分によって（Ｃｂ＋Ｃ
１）ＸＶｃｃ／（Ｃｂ　＋Ｃ１＋Ｃｏ）になろうとする
が、ＭＯＳＦＥＴＱ１２は、新たに追加されたＣＭＯＳ
インバータｌＮＶ２Ｏの反転動作遅延時間分だけ遅れて
ターン・オフされることになるため、このとき上記ノー
ドＮ１やＣＭＯＳインバータＩＮＶＩＯの出力端子には
ＭＯ８ＦＥＴＱ１２がターン・オフされるまでの間当該
ＭＯ８ＦＥＴＱＩ　２から電荷が補給されることにより
、ノードＮ１及びゲート駆動電圧■φは、これがブート
ストラップ容量Ｃｂの作用で昇圧される前に電源電圧Ｖ
ｃｃを維持することができるようになる。したがって、
ブートストラップ容量ｃｂの作用で昇圧形成されるゲー
ト駆動電圧Ｖφの出力振幅は上記実施例１よりも高めら
れて、実質的に電源電圧Ｖｃｃの２倍を採り得ることに
なる。

このようにしてＭＯ８ＦＥＴＱ１２のターン・オフタイ
ミングを僅かに遅延させる場合、当該ＭＯ８ＦＥＴＱ１
２がオフ状態を採る前にブートストラップ容量ｃｂによ
る昇圧動作が開始されると、昇圧形成された電荷がＭＯ
８ＦＥＴＱ１２を介して電源電圧Ｖｃｃ端子に流出する
ことになるが、このような誤動作を生じないようにする
ため、制御クロック信号φｉｎを反転させてブートスト
ラップ容量ｃｂに供給するための逆相信号形成手段を、
２人カッアゲートＮＯＲと２段のＣＭＯＳインバータＩ
ＮＶ２１．ＩＮＶ２２によッテ構成し、これによってノ
アゲートＮＯＲの出力はＭＯＳＦＥＴＱ１２がターン・
オフした後にハイレベルに変化するようになっている。

本実施例において追加したＣＭＯＳインバータｌＮＶ２
Ｏはその出力がハイレベルからローレベルに変化するタ
イミングは上記実施例１に比べて特に遅延されないよう
になっているため、これに呼応して本実施例２の逆相信
号形成手段はその出力がハイレベルからローレベルに変
化するタイミングは特別遅延されないようになっていて
、ノードＮ１のレベルが電源電圧Ｖｃｃレベルに戻され
るときにも誤動作を生じないように考慮されている。

尚、その他に本実施例２の駆動回路は上記実施例１の駆
動回路と同様の作用効果を有することは言うまでもない
。

以上本発明者によってなされた発明を実施例に基づいて
具体的に説明したが本発明はそれに限定されずその要旨
を逸脱しない範囲において種々変更することができる。

例えば上記実施例ではアナログスイッチを構成するＮチ
ャンネル型ＭＯ８ＦＥＴのための駆動回路について説明
したが、Ｐチャンネル型ＭＯ８ＦＥＴのための駆動回路
に適用する場合には、上記各実施例のＭＯＳＦＥＴの導
電型及び電源端子を逆にすればよい。また、上記実施例
では、Ｎチャンネル型ＭＯ８ＦＥＴがＰ型半導体基板に
形成され、Ｐチャンネル型ＭＯ８ＦＥＴがＰ型半導体基
板上のＮ型ウェル領域に形成される場合について説明し
たが１本発明はこれに限定されるものではなく、Ｎ型半
導体基板にＰ型ウェル領域を形成する形式のＣＭＯ８回
路にも適用することができ、その場合には以上の説明に
おけるＭＯＳＦＥＴの導電型及び電源端子を逆にすれば
よい。このとき駆動回路は負電圧側に昇圧した出力振幅
を得ることになる。

また、逆相信号形成手段は１段のＣＭＯＳインバータ、
或いはノアゲートと偶数段のＣＭＯＳインバータによっ
て構成されるものに限定されず適宜の回路構成を採用す
ることができる。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるスイッチドキャパシ
タフィルタやスイッチドキャパシタ積分回路に含まれる
アナログスイッチの駆動回路に適用した場合について説
明したが、本発明はこれに限定されず各種スイッチの駆
動回路に広く適用することができる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記の通りである。

すなわち、相補型インバータに含まれる第１トランジス
タのソース電極と電源端子間に当該第１トランジスタと
同じ導電型の第３トランジスタを挿入し、第１及び第３
トランジスタの接続点をブートストラップ容量を介して
昇圧すると共に、昇圧電圧出力時に第３トランジスタを
カットオフ状態に制御することで、駆動回路の出力端子
から電源端子への電荷の流出もしくは流入を阻止して、
当該出力端子に正又は負の電源電圧以上の出力振幅を得
ることができる。これにより、外部的な昇圧回路を必要
とすることなくスイッチのオン抵抗を充分低くし得る電
圧を比較的低い電源電圧で形成することができるという
効果がある。

特に、第１及び第３トランジスタの基体ゲートが夫々第
１及び第３トランジスタのソース電極に共通接続され、
その接続点にブートストラップ容量が結合されているか
ら、負荷容量やブートストラップ容量などの容量比で決
まる昇圧電圧を得ることができて、ＭＯＳＦＥＴのしき
い値電圧に起因するような昇圧電圧の損失がなく、これ
によって、電源電圧の概ね２倍の出力振幅を得ることが
できる。しかも、第３トランジスタのゲート電極を新た
に追加した相補型インバータの出力でスイッチ制御する
場合には駆動回路の出力振幅を一層増大させることがで
きる。

さらに、入力信号の遷移時間以外には電源端子間で電流
の貫通経路が形成されず、しかも最も大きな容量値を持
つことになるブートストラップ容量ｃｂの電極間電位は
近似的に常時電源電圧のままであるから理論的に消費電
流を増大させることにはならず、これによって駆動回路
の電力消費量の増大を抑えることができる。

【図面の簡単な説明】

第１図は本発明に係る駆動回路の一実施例を示。 す回路図。 第２図は第１図の駆動回路による増幅出力動作を説明す
るためのタイムチャート、 第３図は駆動回路が適用されるＣＭＯＳアナログスイッ
チにおける導通抵抗の特性図、第４図は本発明に係る駆
動回路の他の実施例を示す回路図、 第５図はスイッチドキャパシタ積分回路の構成を示す概
略説明図、 第６図は従来のスイッチ駆動回路を示す回路図である。 ＩＮＶＩＯ−ＣＭＯＳインバータ、Ｑ　１０−Ｐチャン
ネル型ＭＯ８ＦＥＴ、Ｑｌｌ・・・Ｎチャンネル型ＭＯ
８ＦＥＴ、Ｑ１２・・・Ｐチャンネル型ＭＯ８ＦＥＴ、
Ｃｂ・・・ブートストラップ容量、ＩＮＶｌｌ・・・Ｃ
ＭＯＳインバータ、φｉｎ・・・制御クロック信号、Ｖ
φ・・・ゲート駆動電圧、ｌＮＶ２Ｏ・・・ＣＭＯＳイ
ンバータ、Ｑ２０・・・Ｐチャンネル型ＭＯ８ＦＥＴ、
Ｑ２１・・・Ｎチャンネル型ＭＯ３ＦＥＴ、Ｎ　ＯＲ・
／アゲート、ＩＮＶ２１．ＩＮＶ２２・・・ＣＭＯＳイ
ンバータ。 第　　１　　図 第　　３　図 第　　４　　図

Claims (1)

1. 【特許請求の範囲】 １、導電型の異なる第１トランジスタ及び第２トランジ
   スタを直列接続して成る相補型インバータと、上記第１
   トランジスタと電源端子との間に当該第１トランジスタ
   と同じ導電型を持つ第３トランジスタを挿入し、この第
   ３トランジスタのゲート電極を上記相補型インバータの
   出力端子に接続すると共に、上記第１及び第３トランジ
   スタの基体ゲートとソース電極を夫々共通接続し、更に
   、この共通接続ノードにブートストラップ容量の一方の
   電極を接続すると共に、当該ブートストラップ容量の他
   方の電極に、上記相補型インバータの入力信号とは概ね
   逆相の信号を逆相信号形成手段から与えるようにした駆
   動回路。 ２、上記第３トランジスタのゲート電極と相補型インバ
   ータの出力端子との間に上記第１トランジスタと同じ導
   電型を持つ第４トランジスタを挿入し、且つ当該第４ト
   ランジスタと共に相補型インバータを構成する第５トラ
   ンジスタを設け、第４及び第５トランジスタのゲート電
   極には上記相補型インバータの入力信号を与えるように
   して成るものであることを特徴とする特許請求の範囲第
   １項記載の駆動回路。 ３、上記逆相信号形成手段は、第３トランジスタのター
   ン・オフ動作遅延に呼応して入力信号の一方の遷移だけ
   を遅延させるようにされて成るものであることを特徴と
   する特許請求の範囲第２項記載の駆動回路。