JP2003504860A - 標準ｃｍｏｓプロセスの高電圧保護回路 - Google Patents

標準ｃｍｏｓプロセスの高電圧保護回路

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JP2003504860A JP2001508599A JP2001508599A JP2003504860A JP 2003504860 A JP2003504860 A JP 2003504860A JP 2001508599 A JP2001508599 A JP 2001508599A JP 2001508599 A JP2001508599 A JP 2001508599A JP 2003504860 A JP2003504860 A JP 2003504860A
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    • H03K19/003—Modifications for increasing the reliability for protection
    • H03K19/00315—Modifications for increasing the reliability for protection in field-effect transistor circuits

Abstract

(57)【要約】 特徴寸法が０．８μｍ未満、ゲート酸化膜厚が１５０Å未満の標準的なサブミクロンＣＭＯＳプロセスで製造されたＣＭＯＳインバータ等の回路におけるトランジスタのゲート酸化膜絶縁破壊およびホットキャリヤ劣化を回避するための回路トポロジーが開示されている。本発明によるインバータ回路は、標準的なインバータ回路（Ｍ１およびＭ４からなる）のトランジスタに加えて、Ｍ４およびＭ１のホットキャリヤ劣化とゲート酸化膜破壊を回避するために適切にバイアスをかけられるトランジスタＭ６、Ｍ２、Ｍ３、Ｍ５が組み込まれる。本発明はまた、例えば論理レベル変換器等の他の機能を有するトランジスタにも適用できる。

Description

【発明の詳細な説明】
【０００１】 （発明の分野） 本発明は、標準的な低電圧、サブミクロン、相補型金属酸化膜半導体（ＣＭＯ
Ｓ）プロセスにおけるトランジスタの信頼できる高電圧長期動作を容易にする電
子回路に関するものである。 （背景） 従来のＣＭＯＳ回路では、正常動作中にｎチャネル・トランジスタまたはｐチ
ャネル・トランジスタの最大ゲート・ソース間電圧、ゲート・ドレイン間電圧ま
たはドレイン・ソース間電圧が時々電源電圧にほぼ等しくなることがしばしば起
こる。このような状態が起こるのは、例えば標準のＣＭＯＳインバータを動作さ
せるときである。トランジスタを標準的なサブミクロンＣＭＯＳプロセス（例え
ば特徴寸法（feature size）が０．８μｍ未満、ゲート酸化膜厚（gate-oxide t
hickness）が１５０Å未満）で製造する場合で、電源電圧が十分に大きい（例え
ば５Ｖ超）とき、ｎチャネル・トランジスタおよびｐチャネル・トランジスタは
両方とも、ホットキャリヤ劣化（hot-carrier degradation ）とゲート・ドレイ
ン／ゲート・ソースのオーバラップの酸化膜破壊（oxide breakdown)をこうむる
。このような影響は、電源電圧を下げるか、あるいはより大きい寸法の製造プロ
セスを使うかのどちらかによって回避できるが、反面、そのどちらかを行うのは
、往々にして不便である。例えば、給電レール（supply rail)が１つしか容易に
使用できないこと、またはスペースの制約からサブミクロンのプロセスが要求さ
れることになる場合がある。
【０００２】 米国特許第５，７２６，５８９号には、ドレイン・ソース間電圧が特性ホット
エレクトロン動作電圧（characteristic hot-electron operation voltage ）よ
り低くなってしまうまでトランジスタの“ターン・オン（turning on）”を遅ら
せることによって、Ｎチャネル・トランジスタをホットキャリヤ劣化から保護す
る半導体チップ用出力ドライバ回路についての記述がある。しかしながら、この
ような回路は、そのトランジスタ（ＰチャネルおよびＮチャネルの両方共）を高
電圧ストレスの下でのゲート酸化膜絶縁破壊からは保護しない。
【０００３】 米国特許第５，３６９，３１２号には、２個のトランジスタを第３トランジス
タとカスケードに接続し、それで、全電源電圧のほぼ中ほどに中間ノード電圧（
intermediate node voltage ）のバイアスをかけることによって、Ｎチャネル・
トランジスタをホットキャリヤ劣化から保護する回路技術が開示されている。し
かしながら、開示された回路は、高電圧ストレスの下でのゲート酸化膜破壊に対
する保護を提供するものではない。
【０００４】 米国特許第４，９６７，１０３号には、Ｎチャネル対Ｎチャネル・プッシュプ
ル・インバータ（N-channel to N-channel push-pull inverter）におけるホッ
トキャリヤ劣化を回避するための回路が記述されている。ここでもやはり、この
回路はゲート酸化膜絶縁破壊の問題に対する解決となっていない。
【０００５】 よって、本発明の目的は、Ｎチャネル・トランジスタおよびＰチャネル・トラ
ンジスタの両方についてゲート酸化膜絶縁破壊を回避し、また好適には、ホット
キャリヤ劣化を回避するＣＭＯＳトランジスタ回路を提供することである。 （発明の概要） 本発明は、ある電圧範囲を取るノードに接続されたゲートを有し、第１電圧レ
ベルで動作するときにホットキャリヤ劣化とゲート酸化膜絶縁破壊を受け易い第
１の少なくとも１個のＣＭＯＳトランジスタを組み込む形式のサブミクロンＣＭ
ＯＳプロセスを使って製造される電気回路において、この回路の動作中に上記第
１トランジスタのゲートの最大電圧を低減する回路配置で、上記ゲートとノード
の間に、上記第１電圧レベルより低い電圧でバイアスをかけられた第２トランジ
スタを接続し、それによって、上記第１電圧レベルで動作するときに上記のゲー
ト酸化膜絶縁破壊を回避することからなる改良を提供する。
【０００６】 望ましくは、上記の改良はさらに、上記第１トランジスタの上記のホットキャ
リヤ劣化を回避する配置で上記第１トランジスタの非ゲート端子（non-gate ter
minal ）に接続され、バイアスをかけられた第３トランジスタからなる。
【０００７】 本発明の更なる態様によれば、電位Ｖｄｄで第１電圧レール（voltage rail）
と、Ｖｄｄより低い電位Ｖｓｓで第２電圧レールとによって給電されるように設
計されており、前記第１電圧レールと第２電圧レールの一方に接続された第１チ
ャネルタイプの第１トランジスタと、前記第１電圧レールと第２電圧レールのも
う一方に接続された相補型チャネルタイプの第２トランジスタとを有するＣＭＯ
Ｓインバータ回路であって、この第１トランジスタと第２トランジスタのドレイ
ン端子が相互に接続されており、それによって出力ノードを形成し、また上記第
１トランジスタと第２トランジスタのゲートが相互に接続され、それによって入
力ノードが形成され、この入力ノードにＶｄｄとＶｓｓの間の電圧の変化（volt
age transition）が加わったときに、上記第１トランジスタと第２トランジスタ
がゲート酸化膜絶縁破壊とホットキャリヤ劣化を受けるＣＭＯＳインバータ回路
において、上記第１トランジスタのゲートと前記入力ノードの間に同じチャネル
タイプの第３トランジスタを接続し、この第３トランジスタのゲートにＶｓｓと
Ｖｄｄの間のある電圧でバイアスをかけることによって、上記第１トランジスタ
のゲート酸化膜絶縁破壊を回避することからなる改良が提供される。
【０００８】 望ましくは、上記の改良はさらに、上記第２トランジスタのドレインと上記出
力ノードとの間に接続された第４トランジスタからなり、この第４トランジスタ
のゲートにＶｓｓとＶｄｄの間のある電圧でバイアスをかけることによって、上
記第１トランジスタのホットキャリヤ劣化を回避することからなる。
【０００９】 望ましくは、上記の改良はさらに、上記第１トランジスタのドレインと上記出
力端子との間に接続された第５トランジスタからなり、この第５トランジスタの
ゲートにＶｓｓとＶｄｄの間のある電圧でバイアスをかけることによって、上記
第１トランジスタのホットキャリヤ劣化を回避することからなる。 （詳細な説明） 本発明はＣＭＯＳインバータに適用されるものとして説明されるが、しかし本
発明は、ゲート酸化膜破壊とホットキャリヤ劣化とを受け易いコンポーネントを
有する他のタイプのトランジスタ回路にも適用し得るものであることが理解され
る。
【００１０】 図１について説明すると、ここに示されているのは、図示されたように接続さ
れたＰＭＯＳ（Ｍ４）トランジスタとＮＭＯＳ（Ｍ１）トランジスタからなる従
来のＣＭＯＳインバータである。このような回路の動作は、よく知られているの
で、ここでは詳述しないが、簡単に言えば、インバータの入力ノード１３と出力
ノード１５は２つの論理状態、論理１と論理０のうちの１つを取る。例えば、入
力が論理１であれば、Ｖｉｎ、すなわち入力ノード１３に印加される電圧はＶｄ
ｄに等しくセットされる。同様に、論理０であれば、ＶｉｎはＶｓｓに等しくセ
ットされ、このＶｓｓは一般に０Ｖである。両トランジスタのゲート・ソース間
電圧、ゲート・ドレイン間電圧およびドレイン・ソース間電圧は、インバータの
論理状態に応じて、電圧レール（voltage rail）２５と２７の電圧Ｖｄｄまたは
Ｖｓｓに等しくなる。インバータが小寸法プロセス（small-dimension process
）、例えば０．６μｍで製造されており、また高い電源電圧、例えば１０Ｖで動
作している場合、両トランジスタは、高いゲート・ソース間電圧、ゲート・ドレ
イン間電圧およびドレイン・ソース間電圧のためにホットキャリヤ劣化やゲート
酸化膜絶縁破壊を受ける場合がある。特に、Ｖｉｎ＝Ｖｄｄの電圧を入力ノード
１３にかけると、Ｐチャネル・トランジスタＭ４はターンオフするのに対し、Ｎ
チャネル・トランジスタＭ１の方はスイッチオンする。従って、ほぼ電圧レール
全体がＭ４にかかることになり、その結果、引き続き生ずる一方の論理状態から
もう一方の論理状態への移行の間にホットキャリヤ劣化が起こり得ることになる
。その上、同様の電圧がＭ１のゲート・ソースとＭ４のゲート・ドレインにかか
ることになるので、ゲート酸化膜絶縁破壊の危険性が存在することになる。
【００１１】 図２について説明すると、この図は本発明を組み込んだインバータ回路を示す
。インバータを形成するのに６個のトランジスタ（３個のＮＭＯＳ Ｍ１、Ｍ３
、Ｍ５および３個のＰＭＯＳ Ｍ４、Ｍ２、Ｍ６）が使用される。従来型のイン
バータと同様、入力ノードと出力ノード１３、１５が２つの論理状態、論理１と
論理０のうちの１つを取る。前と同様、論理１はＶｄｄに等しく、論理０はＶｓ
ｓに等しい。図２の回路においてＶｄｄ＝１０Ｖ、Ｖｓｓ＝０Ｖであると仮定し
、かつ、ノード１７、１９にかかるｎゲート（ｎｇａｔｅ）電圧およびｐゲート
（ｐｇａｔｅ）電圧がＶｄｄの半分、すなわち５Ｖにセットされると仮定する。
ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタのしきい値電圧は、それぞれ
Ｖｔｈｎ＝０．５ＶおよびＶｔｈｐ＝−０．５Ｖである。最初はＶｉｎ＝０Ｖお
よびＶｏｕｔ＝１０Ｖと仮定する。入力ノード１３の電圧Ｖｉｎが論理０から論
理１に移行する場合、すなわち、Ｖｉｎが０Ｖから１０Ｖに変化する場合、トラ
ンジスタＭ５（ＮＭＯＳ）がターンオンし、ノードｔｇｎ２１がｎｇａｔｅの電
圧−Ｖｔｈｎ＝４．５Ｖに達するまで、ノードｔｇｎ２１を引き上げる。ｔｇｎ
＝４．５Ｖ以上のとき、Ｍ５のゲート・ソース間電圧はそのしきい値電圧より低
く、よって、Ｍ５はターンオフし、従って、ｔｇｎはほぼ４．５Ｖに留まる。こ
の時、トランジスタＭ１（ＮＭＯＳ）のゲート・ソース間電圧は４．５Ｖで、Ｍ
１はターンオンして、ノードｔｎ２３をＶｓｓの方に引っ張る。その結果、ｔｎ
がＶｓｓに近づくと、トランジスタＭ３（ＮＭＯＳ）がオンになり、Ｖｏｕｔを
Ｖｓｓに引っ張る。すなわち、Ｖｏｕｔ≒Ｖｓｓとなり、論理０となる。インバ
ータの上側では、トランジスタＭ６（ＰＭＯＳ）のゲート・ソース間電圧は−５
Ｖであり、従ってＭ６はターンオンし、ノードｔｇｐ２９をＶｄｄに引き上げる
。ｔｇｐが結局Ｖｄｄに達すると、Ｍ４（ＰＭＯＳ）のゲート・ソース間電圧は
ゼロになり、Ｍ４はターンオフする。結果として、ノードｔｐ３１は、トランジ
スタＭ２（ＰＭＯＳ）の作用によってｔｐが５．５Ｖに達するまで引き下げられ
る。ｔｐ＝５．５Ｖで、Ｍ２のゲート・ソース間電圧はそのしきい値電圧を下回
り、よって、それはターンオフし、従って、ｔｐは５．５Ｖに留まる。
【００１２】 デバイスの動作は、入力が論理１から論理０に移行するときも同様である。
【００１３】 上に述べた通り、トランジスタの最大ゲート・ソース、ゲート・ドレインおよ
びドレイン・ソース間電圧は約５．５Ｖに制限される。最大ゲート・ソース、ゲ
ート・ドレインおよびドレイン・ソース間電圧が１０Ｖである従来のＣＭＯＳイ
ンバータと対照的である。換言すれば、電気的ストレスは約半分になり、従って
、ホットキャリヤ劣化やゲート酸化膜絶縁破壊は両方とも著しく減少するという
ことになる。
【００１４】 図２に示す回路が持つ１つの欠点は、サブしきい値漏れ電流（sub-threshold
leakage current ）や拡散サブストレート接合漏れ電流（diffusion-substrate
junction leakage current）のような、いくつかの二次的影響（second-order e
ffect）が回路性能に影響を及ぼす可能性があることである。漏れ電流は、ノー
ド電圧をその正常な動作点から離れる方向にドリフトさせ、それによって高電圧
保護効果を低下させることがあり得る。例えば、Ｖｉｎ＝１０Ｖ、Ｖｏｕｔ＝０
Ｖの場合、Ｍ２におけるサブしきい値の漏れ電流が著しい量であれば、ｔｐが０
Ｖに向かってドリフトする可能性がある。ｔｐが０Ｖにまでドリフトして下がっ
た場合、Ｍ４のドレイン・ソース間電圧は１０Ｖに等しくなる。結果として、Ｍ
４は過酷なホットキャリヤ劣化やゲート酸化膜電圧ストレス（gate oxide volta
ge stress）を受けることになる。この問題を阻止し、克服するために、図３に
示す通り、４個の補助トランジスタ（２個のＰＭＯＳ Ｍ８、Ｍ９と２個のＮＭ
ＯＳ Ｍ７、Ｍ１０）をインバータに挿入する。この補助トランジスタの目的は
、ノード３１、２９、２３、２１にかかる電圧ｔｐ、ｔｇｐ、ｔｎ、ｔｇｎをそ
れぞれ、それらの正常な動作点を越えてドリフトするのを阻止することである。
先の例を使って、Ｖｉｎ＝１０Ｖ、Ｖｏｕｔ＝０Ｖとした場合、ノード３１は、
Ｍ４における漏れ電流のために引き下げられる。しかしながら、ノード３１の電
圧ｔｐがほぼ４．５Ｖより低く下がる（すなわち、１つのｐしきい値電圧がノー
ドｐｇａｔｅの電圧を下回る）やいなや、トランジスタＭ９（ＰＭＯＳ）はター
ンオンする。従って、ノード３１は、Ｍ４における漏れ電流がかなりの量であっ
ても、約４．５Ｖに留まる。従って、Ｍ４のドレイン・ソース間電圧は、１０Ｖ
ではなくて５．５Ｖに等しくなり、回路は、そのトランジスタのホットキャリヤ
劣化や絶縁破壊を回避し続ける。トランジスタＭ７〜Ｍ１０は普通、正常動作中
はターンオフしており、いずれかのトランジスタの漏れ電流がかなりの量になっ
た時のみ作動することがを注目される。当業者であれば、トランジスタＭ７〜Ｍ
１０は、ショットキー・ダイオードまたはバイポーラダイオードまたはバイポー
ラトランジスタまたは高い値の抵抗器によって置き替えることが可能なものであ
り、それでも、同じ保護機能は維持されることが理解されよう。抵抗器を使用す
る場合は、該抵抗器のいずれか１つの値を、ノードにかかる電圧をクランプする
のに十分低いように選定するが、しかし好適には、トランジスタを通って流れる
どんな過大な電流も電力損失になるので、先の要件を条件として可能な限り高い
値に選定する。
【００１５】 本発明を説明するについてインバータ回路を例に挙げたが、その他の回路も本
発明を組み込むことが可能であることは十分に理解されよう。例えば、図４に則
して図解されるのは、標準的なディジタル論理レベル変換器（digital logic le
vel translator）である。入力“Ｉｎ”および“Ｉｎ＿ｂａｒ”は、低電圧、例
えば１．５Ｖのディジタル信号である。入力信号は、全電源電圧の振れ幅（supp
ly swing）（例えば１０Ｖ）を有する反転“Ｏｕｔ＿ｂａｒ”信号および非反転
“Ｏｕｔ”信号に変換される。図５について説明すると、この図は、本発明を組
み込んだディジタル論理レベル変換器を示す。この回路では、Ｖｄｄは１０Ｖで
Ｖｐｇａｔｅ＝Ｖｎｇａｔｅ＝５Ｖとすることが可能である。ノード３５に０〜
１．５ＶのＶｉｎの振れがある場合、これは、Ｏｕｔノード３７においては０〜
１０Ｖの振れに変換される。本発明によれば、Ｍ３〜Ｍ６、Ｍ２０、Ｍ２１、Ｍ
１９、Ｍ１８は、さもなければ生じかねないホットキャリヤ劣化を回避するため
に最大ドレイン・ソース間電圧を下げるように動作し、一方Ｍ１６およびＭ１７
の方は、最大ゲート・ソース間電圧を下げ、それによって、Ｍ１３およびＭ１４
におけるゲート酸化膜破壊を防止するように動作する。
【００１６】 図６について説明すると、この図は、移植人工内耳蝸牛（cochlear implant p
rosthesis ）等の電気組織刺激治療装置の出力段で使用可能な代表的な電極出力
ドライバ回路（electrode output driver circuit ）を示す。ドライバ回路は、
２個のスイッチ３９、４１と、トランジスタＭ２２、Ｍ２３からなる電流マイナ
（current minor ）によって形成された電流源を有する。本発明によれば、図６
のスイッチング回路は、図７に示す通り、Ｍ２４およびＭ２５を使って最大ドレ
イン・ソース間電圧を下げ、それによってホットキャリヤ劣化を回避する一方、
Ｍ２７を組み込んでＭ２６の最大ゲート・ソース間電圧を下げ、それによってゲ
ート酸化膜絶縁破壊を回避するようにして実施することができる。分かり易くす
るため、図３のＭ７〜Ｍ１０と同様の仕方で二次的影響に対して保護するのに使
用することが可能な補助トランジスタは図５および７のいずれにも示されていな
い。それでも、当業者であれば、このような回路を包含してよいことは理解され
るであろう。
【００１７】 以上、本発明を好適実施例に則して説明したが、これらは単に発明の原理の適
用を示したに過ぎないことが理解されるべきである。従って、特に述べた実施例
は例示的なもので、本発明の特許請求項に関して制限を加えるものではないと考
えられるべきである。
【図面の簡単な説明】
【図１】 先行技術によるＣＭＯＳインバータ回路の回路図である。
【図２】 本発明によるホットキャリヤ劣化防止回路とゲート酸化膜破壊防止回路を組み
込んだインバータ回路の回路図である。
【図３】 図２に示す回路に、さらに本発明の好適実施例において設けられた通りのノー
ド電圧ドリフト防止回路を組み込んだ回路の回路図である。
【図４】 先行技術によるレベル変換回路の回路図である。
【図５】 本発明によるホットキャリヤ劣化とゲート酸化膜破壊保護回路を組み込んだ高
電圧レベル変換回路の回路図である。
【図６】 電気組織刺激治療装置に使用可能な出力電極ドライバの回路図である。
【図７】 図６の回路に、さらに本発明によるホットキャリヤ劣化とゲート酸化膜破壊保
護回路を組み込んだ回路の回路図である。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０３Ｋ 17/08 Ｈ０１Ｌ 27/08 ３２１Ｌ 19/003 Ｈ０３Ｋ 19/094 Ｂ 19/0948 Ｆターム(参考） 5F038 BH05 BH07 BH13 DF01 EZ20 5F048 AA02 AA07 AB04 AC03 AC10 CC01 CC06 CC09 CC10 CC19 5J032 AA06 AB01 AB02 AC18 5J055 AX32 BX16 CX00 DX22 DX56 DX73 DX83 EX07 EY21 EZ04 EZ07 EZ20 FX19 FX37 GX01 5J056 AA05 BB00 BB44 CC02 CC21 DD13 DD29 EE06 EE07 FF08 GG09

Claims (15)

    【特許請求の範囲】
  1. 【請求項１】 ある電圧範囲を取るノードに接続されるゲートを有し、第１
    電圧レベルで動作するときにホットキャリヤ劣化やゲート酸化膜絶縁破壊をこう
    むり易い第１の少なくとも１個のＣＭＯＳトランジスタを組み込むタイプのサブ
    ミクロンＣＭＯＳプロセスを使って製造される電気回路において、該回路の動作
    中に前記第１トランジスタのゲートにかかる最大電圧を下げる回路配置で、前記
    ゲートと前記ノードとの間に、前記第１電圧レベルより低い電圧でバイアスをか
    けられた第２トランジスタを接続することによって、前記第１電圧レベルで動作
    するときに前記ゲート酸化膜絶縁破壊を回避することを含む改良を含む電気回路
    。
  2. 【請求項２】 さらに、前記第１トランジスタの前記ホットキャリヤ劣化を
    回避する回路配置で前記第１トランジスタの非ゲート端子に接続され、バイアス
    をかけられる第３トランジスタを含むことを特徴とする請求項１に記載の電気回
    路。
  3. 【請求項３】 前記第２トランジスタのソース端子が前記第１トランジスタ
    のゲートに接続されている請求項１または請求項２に記載の電気回路。
  4. 【請求項４】 前記第２トランジスタの漏れ電流によるノード・ドリフトを
    阻止する回路配置で該第２トランジスタのゲートとソースの間に半導体デバイス
    が接続されている請求項３に記載の電気回路。
  5. 【請求項５】 前記半導体デバイスがショットキー・ダイオード、ＣＭＯＳ
    トランジスタ、バイポーラダイオードまたはバイポーラトランジスタのいずれか
    １つを含む請求項４に記載の電気回路。
  6. 【請求項６】 前記第２トランジスタのゲートとソースの間に抵抗体が接続
    されており、該抵抗体が前記第２トランジスタの漏れ電流によるノード・ドリフ
    トを阻止するように選択された値の抵抗体である請求項３に記載の電気回路。
  7. 【請求項７】 電位Ｖｄｄで第１電圧レールと、Ｖｄｄより低い電位Ｖｓｓ
    で第２電圧レールとによって給電され、かつ前記第１電圧レールと第２電圧レー
    ルの一方に接続される第１チャネルタイプの第１トランジスタと、前記第１電圧
    レールと第２電圧レールの他方に接続される相補型チャネルタイプの第２トラン
    ジスタとを有するように設計されるＣＭＯＳインバータ回路であって、前記第１
    トランジスタと第２トランジスタのドレイン端子が相互に接続されることによっ
    て出力ノードを形成し、かつ該第１トランジスタと第２トランジスタのゲートが
    相互に接続されることによって入力ノードが形成され、該入力ノードにＶｄｄと
    Ｖｓｓの間の電圧の移行が生じたときに、前記第１トランジスタと第２トランジ
    スタがゲート酸化膜絶縁破壊やホットキャリヤ劣化をこうむるＣＭＯＳインバー
    タ回路において、 前記第１トランジスタのゲートと前記入力ノードとの間に前記第１トランジス
    タと同じチャネルタイプの第３トランジスタを接続し、該第３トランジスタのゲ
    ートにＶｄｄとＶｓｓの間の電圧でバイアスをかけることによって、前記第１ト
    ランジスタの前記ゲート酸化膜絶縁破壊を回避することを含む改良を含むＣＭＯ
    Ｓインバータ回路。
  8. 【請求項８】 さらに、前記第２トランジスタのゲートと前記入力端子の間
    に該第２トランジスタと同じチャネルタイプの第４トランジスタが接続されてお
    り、該第４トランジスタのゲートにＶｓｓとＶｄｄの間の電圧でバイアスをかけ
    ることによって、前記第２トランジスタの前記ゲート酸化膜絶縁破壊を回避する
    請求項７に記載の回路。
  9. 【請求項９】 さらに、前記第１トランジスタのドレインと前記出力ノード
    の間に第５トランジスタが接続されており、該第５トランジスタのゲートにＶｓ
    ｓとＶｄｄの間の電圧でバイアスをかけることによって、前記第１トランジスタ
    の前記ホットキャリヤ劣化を回避する請求項７に記載の回路。
  10. 【請求項１０】 さらに、前記第２トランジスタのドレインと前記出力ノー
    ドの間に第６トランジスタが接続されており、該第６トランジスタのゲートにＶ
    ｓｓとＶｄｄの間の電圧でバイアスをかけることによって、前記第２トランジス
    タの前記ホットキャリヤ劣化を回避する請求項９に記載の回路。
  11. 【請求項１１】 さらに、第３、第４、第５および第６のトランジスタのい
    ずれか１つのゲートとソースの間に第７半導体デバイスが接続されることによっ
    て、前記第３、第４、第５および第６のトランジスタの前記１つの漏れ電流によ
    るノード・ドリフトを阻止する請求項１０に記載の回路。
  12. 【請求項１２】 さらに、第３、第４、第５および第６のトランジスタのい
    ずれか１つのゲートとソースの間に抵抗体が接続されており、該抵抗体が前記第
    ３、第４、第５および第６のトランジスタの前記１つの漏れ電流によるノード・
    ドリフトを阻止するように選択された値の抵抗体である請求項１０に記載の回路
    。
  13. 【請求項１３】 前記第７半導体デバイスがショットキー・ダイオード、Ｃ
    ＭＯＳトランジスタ、バイポーラダイオード、バイポーラトランジスタのいずれ
    か１つを含む請求項１１に記載の回路。
  14. 【請求項１４】 前記回路がさらにレベル変換回路として構成される請求項
    １〜６のいずれか１項に記載の回路。
  15. 【請求項１５】 前記回路がさらに切り換え可能な電流源として構成される
    請求項１〜６のいずれか１項に記載の回路。
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