JPH05129539A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH05129539A JPH05129539A JP3286205A JP28620591A JPH05129539A JP H05129539 A JPH05129539 A JP H05129539A JP 3286205 A JP3286205 A JP 3286205A JP 28620591 A JP28620591 A JP 28620591A JP H05129539 A JPH05129539 A JP H05129539A
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】
【目的】 本発明は半導体集積回路に関し、ゲート酸化
膜を薄くしつつ、充分な耐圧を備える半導体集積回路を
提供することを目的としている。 【構成】 外部からの信号を入力する入力端子と該信号
を入力すべき内部回路との間に、ゲートに所定電圧が印
加されるＭＯＳトランジスタを直列に接続し、該入力端
子に該内部回路の耐圧以上の電圧レベルの信号が入力す
る際、該ＭＯＳトランジスタにより最大電圧レベルを該
ゲートに印加される所定電圧値に抑えるように構成す
る。また、外部からの信号を入力する入力端子と該信号
を入力すべき内部回路との間に、ゲートを該入力端子と
接続したＭＯＳトランジスタを直列に接続し、該入力端
子に該内部回路の耐圧以上の電圧レベルの信号が入力す
る際、該ゲートに印加される電圧レベルによって、最大
電圧レベルを所定値以下に抑えるように構成する。
膜を薄くしつつ、充分な耐圧を備える半導体集積回路を
提供することを目的としている。 【構成】 外部からの信号を入力する入力端子と該信号
を入力すべき内部回路との間に、ゲートに所定電圧が印
加されるＭＯＳトランジスタを直列に接続し、該入力端
子に該内部回路の耐圧以上の電圧レベルの信号が入力す
る際、該ＭＯＳトランジスタにより最大電圧レベルを該
ゲートに印加される所定電圧値に抑えるように構成す
る。また、外部からの信号を入力する入力端子と該信号
を入力すべき内部回路との間に、ゲートを該入力端子と
接続したＭＯＳトランジスタを直列に接続し、該入力端
子に該内部回路の耐圧以上の電圧レベルの信号が入力す
る際、該ゲートに印加される電圧レベルによって、最大
電圧レベルを所定値以下に抑えるように構成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路に係
り、詳しくは、高集積化・高速度化を図った半導体集積
回路に関する。近年、半導体集積回路の高集積化・高速
度化を図るため、ＭＯＳトランジスタにあっては、ゲー
ト幅を細くしたり、酸化膜の厚みを通常よりも薄く、例
えば、１３０〜１４０Å以下にしたＭＯＳ型ＬＳＩ（La
rge Scale Integrated circuit）が数多く開発されてい
る。
り、詳しくは、高集積化・高速度化を図った半導体集積
回路に関する。近年、半導体集積回路の高集積化・高速
度化を図るため、ＭＯＳトランジスタにあっては、ゲー
ト幅を細くしたり、酸化膜の厚みを通常よりも薄く、例
えば、１３０〜１４０Å以下にしたＭＯＳ型ＬＳＩ（La
rge Scale Integrated circuit）が数多く開発されてい
る。
【０００２】しかし、近時におけるＭＯＳ型ＬＳＩの電
源電圧としては５Ｖの電圧値が主流であり、消費電力の
低減化が必要な分野においては５Ｖ以下、例えば、３．
３Ｖといった電源電圧が用いられているため、主流であ
る５Ｖの電源電圧で使用されるＬＳＩと混在させる場
合、ＭＯＳ回路の耐圧の関係からそのままの状態では用
いることができない。
源電圧としては５Ｖの電圧値が主流であり、消費電力の
低減化が必要な分野においては５Ｖ以下、例えば、３．
３Ｖといった電源電圧が用いられているため、主流であ
る５Ｖの電源電圧で使用されるＬＳＩと混在させる場
合、ＭＯＳ回路の耐圧の関係からそのままの状態では用
いることができない。
【０００３】そこで、基準電圧以下の耐圧をもつＬＳＩ
を回路中に混在させた場合の対策がなされた半導体集積
回路が必要となる。
を回路中に混在させた場合の対策がなされた半導体集積
回路が必要となる。
【０００４】
【従来の技術】従来、高耐圧が必要な分野の半導体集積
回路においては、以下に述べるような対策が施されてい
る。すなわち、ソース・ドレイン間の耐圧をゲート酸化
膜の耐圧とともに向上させるため、ゲート酸化膜Ｔox
を厚くし、拡散層の電界Ｅを低くしたり（Ｅ＝Ｖ／
Ｔox）、拡散層を深くし、拡散層にかかる電界Ｅを低
くする。
回路においては、以下に述べるような対策が施されてい
る。すなわち、ソース・ドレイン間の耐圧をゲート酸化
膜の耐圧とともに向上させるため、ゲート酸化膜Ｔox
を厚くし、拡散層の電界Ｅを低くしたり（Ｅ＝Ｖ／
Ｔox）、拡散層を深くし、拡散層にかかる電界Ｅを低
くする。
【０００５】けれども、速度の向上を図るためには、使
用されるＭＯＳトランジスタのゲート酸化膜厚を通常よ
りも薄くしたりするため、この場合、高電圧が印加され
る部分の酸化膜だけを厚くする技術が用いられる。これ
を詳しく説明すると、まず、一度酸化膜を形成した後、
必要部分の酸化膜を除去して再度酸化することで酸化膜
を２度つくり、通常よりも厚い酸化膜を形成するもので
ある。
用されるＭＯＳトランジスタのゲート酸化膜厚を通常よ
りも薄くしたりするため、この場合、高電圧が印加され
る部分の酸化膜だけを厚くする技術が用いられる。これ
を詳しく説明すると、まず、一度酸化膜を形成した後、
必要部分の酸化膜を除去して再度酸化することで酸化膜
を２度つくり、通常よりも厚い酸化膜を形成するもので
ある。
【０００６】
【発明が解決しようとする課題】しかしながら、このよ
うな従来の半導体集積回路にあっては、酸化膜を２度つ
くることで通常よりも厚い酸化膜を形成するという構成
となっていたため、以下に述べるような問題点があっ
た。すなわち、 １．一度つけた酸化膜を除去して再度酸化するため、最
初につけた酸化膜に汚染が発生する。
うな従来の半導体集積回路にあっては、酸化膜を２度つ
くることで通常よりも厚い酸化膜を形成するという構成
となっていたため、以下に述べるような問題点があっ
た。すなわち、 １．一度つけた酸化膜を除去して再度酸化するため、最
初につけた酸化膜に汚染が発生する。
【０００７】２．エッチング時に微細な穴が形成され、
耐圧の低下を招く。 ３．製造工程が複雑になるため、製造コストが上昇す
る。 また、拡散層を深くすることにより、横方向にも拡散層
が広がってゲート幅が広がってしまうため、速度及び集
積度が低下し、高集積・高速度化が達成できないという
問題点があった。
耐圧の低下を招く。 ３．製造工程が複雑になるため、製造コストが上昇す
る。 また、拡散層を深くすることにより、横方向にも拡散層
が広がってゲート幅が広がってしまうため、速度及び集
積度が低下し、高集積・高速度化が達成できないという
問題点があった。
【０００８】［目的］そこで本発明は、ゲート酸化膜を
薄くしつつ、充分な耐圧を備える半導体集積回路を提供
することを目的としている。
薄くしつつ、充分な耐圧を備える半導体集積回路を提供
することを目的としている。
【０００９】
【課題を解決するための手段】本発明による半導体集積
回路は上記目的達成のため、外部からの信号を入力する
入力端子と該信号を入力すべき内部回路との間に、ゲー
トに所定電圧が印加されるＭＯＳトランジスタを直列に
接続し、該入力端子に該内部回路の耐圧以上の電圧レベ
ルの信号が入力する際、該ＭＯＳトランジスタにより最
大電圧レベルを該ゲートに印加される所定電圧値に抑え
るように構成している。
回路は上記目的達成のため、外部からの信号を入力する
入力端子と該信号を入力すべき内部回路との間に、ゲー
トに所定電圧が印加されるＭＯＳトランジスタを直列に
接続し、該入力端子に該内部回路の耐圧以上の電圧レベ
ルの信号が入力する際、該ＭＯＳトランジスタにより最
大電圧レベルを該ゲートに印加される所定電圧値に抑え
るように構成している。
【００１０】また、外部からの信号を入力する入力端子
と該信号を入力すべき内部回路との間に、ゲートを該入
力端子と接続したＭＯＳトランジスタを直列に接続し、
該入力端子に該内部回路の耐圧以上の電圧レベルの信号
が入力する際、該ゲートに印加される電圧レベルによっ
て、最大電圧レベルを所定値以下に抑えるように構成し
ている。
と該信号を入力すべき内部回路との間に、ゲートを該入
力端子と接続したＭＯＳトランジスタを直列に接続し、
該入力端子に該内部回路の耐圧以上の電圧レベルの信号
が入力する際、該ゲートに印加される電圧レベルによっ
て、最大電圧レベルを所定値以下に抑えるように構成し
ている。
【００１１】この場合、前記ＭＯＳトランジスタのゲー
トと入力端子との間に、コンデンサ、及び抵抗からなる
ＣＲ時定数回路を設けることは有効であり、また、前記
ＭＯＳトランジスタと並列に、ゲートに所定電圧が印加
される第２のＭＯＳトランジスタを設けることが好まし
い。
トと入力端子との間に、コンデンサ、及び抵抗からなる
ＣＲ時定数回路を設けることは有効であり、また、前記
ＭＯＳトランジスタと並列に、ゲートに所定電圧が印加
される第２のＭＯＳトランジスタを設けることが好まし
い。
【００１２】
【作用】本発明では、入力端子と内部回路との間に設け
たＭＯＳトランジスタによって、入力端子に内部回路の
耐圧以上の電圧レベルの信号が入力される場合であって
も、最大電圧レベルがＭＯＳトランジスタのゲートに印
加される所定電圧値に抑えられる。
たＭＯＳトランジスタによって、入力端子に内部回路の
耐圧以上の電圧レベルの信号が入力される場合であって
も、最大電圧レベルがＭＯＳトランジスタのゲートに印
加される所定電圧値に抑えられる。
【００１３】すなわち、高速性を重視して半導体集積回
路内部のゲート酸化膜が薄く形成されても、充分な耐圧
が確保される。
路内部のゲート酸化膜が薄く形成されても、充分な耐圧
が確保される。
【００１４】
【実施例】以下、本発明を図面に基づいて説明する。図
１〜４は本発明に係る半導体集積回路の実施例１を示す
図であり、図１はその要部構成を示す回路図、図２は図
１の各ノードにおける特性を示す図、図３，４は図２の
要部拡大図である。
１〜４は本発明に係る半導体集積回路の実施例１を示す
図であり、図１はその要部構成を示す回路図、図２は図
１の各ノードにおける特性を示す図、図３，４は図２の
要部拡大図である。
【００１５】まず、構成を説明する。本実施例の半導体
集積回路は、大別して、入力端子であるパッド１、入力
保護回路であるＥＳＤ保護回路２、レベル変換回路３、
内部回路であるインバータ４からなり、レベル変換回路
３は、ＮチャネルＭＯＳトランジスタ５から、また、イ
ンバータ４はＰチャネルＭＯＳトランジスタ６、及びＮ
チャネルＭＯＳトランジスタ７から構成されている。
集積回路は、大別して、入力端子であるパッド１、入力
保護回路であるＥＳＤ保護回路２、レベル変換回路３、
内部回路であるインバータ４からなり、レベル変換回路
３は、ＮチャネルＭＯＳトランジスタ５から、また、イ
ンバータ４はＰチャネルＭＯＳトランジスタ６、及びＮ
チャネルＭＯＳトランジスタ７から構成されている。
【００１６】なお、図１中の〜は各点におけるノー
ドを示す。レベル変換回路３をなすＮチャネルＭＯＳト
ランジスタ５は、パッド１、ＥＳＤ保護回路２とインバ
ータ４との間に直列に接続して設けられ、そのゲートに
は３．３Ｖの電圧が印加されている。次に本実施例の作
用を図２〜４に基づいて説明する。
ドを示す。レベル変換回路３をなすＮチャネルＭＯＳト
ランジスタ５は、パッド１、ＥＳＤ保護回路２とインバ
ータ４との間に直列に接続して設けられ、そのゲートに
は３．３Ｖの電圧が印加されている。次に本実施例の作
用を図２〜４に基づいて説明する。
【００１７】図１中の各ノード〜における特性は図
２に示すようなものとなり、図３は図２中、区間Ａで示
す部分の拡大図、図４は図２中、区間Ｂで示す部分の拡
大図である。まず、パッド１から入力された“Ｌ”＝０
Ｖ，“Ｈ”＝５Ｖの入力信号がＥＳＤ保護回路２を介し
てレベル変換回路３に入力される。
２に示すようなものとなり、図３は図２中、区間Ａで示
す部分の拡大図、図４は図２中、区間Ｂで示す部分の拡
大図である。まず、パッド１から入力された“Ｌ”＝０
Ｖ，“Ｈ”＝５Ｖの入力信号がＥＳＤ保護回路２を介し
てレベル変換回路３に入力される。
【００１８】レベル変換回路３では、ゲートに内部回路
であるインバータの動作電圧３．３Ｖと同じ電位が印加
されており、ノードにおける“Ｌ”＝０Ｖ，“Ｈ”＝
５Ｖの電圧は、図２のノードの波形に示すように、レ
ベル変換回路３により“Ｌ”＝０Ｖ，“Ｈ”＝３．３Ｖ
−Ｖth≒２．４Ｖの電圧レベルに変換され、インバータ
４により規定の“Ｌ”＝０Ｖ，“Ｈ”＝３．３Ｖの電圧
値が得られる。
であるインバータの動作電圧３．３Ｖと同じ電位が印加
されており、ノードにおける“Ｌ”＝０Ｖ，“Ｈ”＝
５Ｖの電圧は、図２のノードの波形に示すように、レ
ベル変換回路３により“Ｌ”＝０Ｖ，“Ｈ”＝３．３Ｖ
−Ｖth≒２．４Ｖの電圧レベルに変換され、インバータ
４により規定の“Ｌ”＝０Ｖ，“Ｈ”＝３．３Ｖの電圧
値が得られる。
【００１９】このように本実施例では、レベル変換回路
３をなすＮチャネルＭＯＳトランジスタ５のゲートとノ
ードとの間の電位差と、同じくゲートとノードとの
間の電位差とは共に最大で３Ｖで耐圧以下に抑えること
ができ、高速性を重視して内部回路のゲート酸化膜を薄
く形成しても充分な耐圧を確保することができる。図５
〜８は本発明に係る半導体集積回路の実施例２を示す図
であり、図５はその要部構成を示す回路図、図６は図５
の各ノードにおける特性を示す図、図７，８は図６の要
部拡大図である。
３をなすＮチャネルＭＯＳトランジスタ５のゲートとノ
ードとの間の電位差と、同じくゲートとノードとの
間の電位差とは共に最大で３Ｖで耐圧以下に抑えること
ができ、高速性を重視して内部回路のゲート酸化膜を薄
く形成しても充分な耐圧を確保することができる。図５
〜８は本発明に係る半導体集積回路の実施例２を示す図
であり、図５はその要部構成を示す回路図、図６は図５
の各ノードにおける特性を示す図、図７，８は図６の要
部拡大図である。
【００２０】なお、図５において、図１に示した実施例
１に付された番号と同一番号は同一部分を示す。本実施
例におけるレベル変換回路３をなすＮチャネルＭＯＳト
ランジスタ５は、パッド１、ＥＳＤ保護回路２とインバ
ータ４との間に直列に接続して設けられ、そのゲートは
ドレインと接続されるとともに、バックゲートはソース
と接続されている。
１に付された番号と同一番号は同一部分を示す。本実施
例におけるレベル変換回路３をなすＮチャネルＭＯＳト
ランジスタ５は、パッド１、ＥＳＤ保護回路２とインバ
ータ４との間に直列に接続して設けられ、そのゲートは
ドレインと接続されるとともに、バックゲートはソース
と接続されている。
【００２１】次に本実施例の作用を図６〜８に基づいて
説明する。図５中の各ノード〜における特性は図６
に示すようなものとなり、図７は図６中、区間Ｃで示す
部分の拡大図、図８は図６中、区間Ｄで示す部分の拡大
図である。まず、前述の実施例と同様に、パッド１から
入力された“Ｌ”＝０Ｖ，“Ｈ”＝５Ｖの入力信号がＥ
ＳＤ保護回路２を介してレベル変換回路３に入力され
る。
説明する。図５中の各ノード〜における特性は図６
に示すようなものとなり、図７は図６中、区間Ｃで示す
部分の拡大図、図８は図６中、区間Ｄで示す部分の拡大
図である。まず、前述の実施例と同様に、パッド１から
入力された“Ｌ”＝０Ｖ，“Ｈ”＝５Ｖの入力信号がＥ
ＳＤ保護回路２を介してレベル変換回路３に入力され
る。
【００２２】レベル変換回路３では、ゲートに入力端側
と同一の電位が印加されており、ノードにおける
“Ｌ”＝０Ｖ，“Ｈ”＝５Ｖの電圧は、図６のノード
の波形に示すように、レベル変換回路３により“Ｌ”＝
０．７Ｖ，“Ｈ”＝５Ｖ−Ｖth≒４．２Ｖの電圧レベル
に変換され、インバータ４により規定の“Ｌ”＝０Ｖ，
“Ｈ”＝３．３Ｖの電圧値が得られる。
と同一の電位が印加されており、ノードにおける
“Ｌ”＝０Ｖ，“Ｈ”＝５Ｖの電圧は、図６のノード
の波形に示すように、レベル変換回路３により“Ｌ”＝
０．７Ｖ，“Ｈ”＝５Ｖ−Ｖth≒４．２Ｖの電圧レベル
に変換され、インバータ４により規定の“Ｌ”＝０Ｖ，
“Ｈ”＝３．３Ｖの電圧値が得られる。
【００２３】このように本実施例では、レベル変換回路
３をなすＮチャネルＭＯＳトランジスタ５は３極管と同
様の動作を行う。一般に、３極管動作時のＭＯＳトラン
ジスタは、ゲート下のシリコン表面にチャネル、及び空
乏層ができて電界が分散するため、５Ｖの電位は直接ゲ
ートとチャネル間とには印加されない。
３をなすＮチャネルＭＯＳトランジスタ５は３極管と同
様の動作を行う。一般に、３極管動作時のＭＯＳトラン
ジスタは、ゲート下のシリコン表面にチャネル、及び空
乏層ができて電界が分散するため、５Ｖの電位は直接ゲ
ートとチャネル間とには印加されない。
【００２４】すなわち、ＮチャネルＭＯＳトランジスタ
５がオンした後、ノードの電位は上昇し、ゲートとの
間の電位差は小さくなる。図９〜１２は本発明に係る半
導体集積回路の実施例３を示す図であり、図９はその要
部構成を示す回路図、図１０は図９の各ノードにおける
特性を示す図、図１１，１２は図１０の要部拡大図であ
る。
５がオンした後、ノードの電位は上昇し、ゲートとの
間の電位差は小さくなる。図９〜１２は本発明に係る半
導体集積回路の実施例３を示す図であり、図９はその要
部構成を示す回路図、図１０は図９の各ノードにおける
特性を示す図、図１１，１２は図１０の要部拡大図であ
る。
【００２５】なお、図９において、図５に示した実施例
２に付された番号と同一番号は同一部分を示す。本実施
例におけるレベル変換回路３をなすＮチャネルＭＯＳト
ランジスタ５は、パッド１、ＥＳＤ保護回路２とインバ
ータ４との間に直列に接続して設けられ、そのゲートは
抵抗８を介してドレインと接続されるとともに、コンデ
ンサ９を介して低電位電源に接続されている。すなわ
ち、前述の実施例２のレベル変換回路３にＣＲ時定数回
路が付加された構成となっている。なお、本実施例にお
ける抵抗８の抵抗値は４ｋΩ、コンデンサ９の容量値は
０．２ｐＦである。
２に付された番号と同一番号は同一部分を示す。本実施
例におけるレベル変換回路３をなすＮチャネルＭＯＳト
ランジスタ５は、パッド１、ＥＳＤ保護回路２とインバ
ータ４との間に直列に接続して設けられ、そのゲートは
抵抗８を介してドレインと接続されるとともに、コンデ
ンサ９を介して低電位電源に接続されている。すなわ
ち、前述の実施例２のレベル変換回路３にＣＲ時定数回
路が付加された構成となっている。なお、本実施例にお
ける抵抗８の抵抗値は４ｋΩ、コンデンサ９の容量値は
０．２ｐＦである。
【００２６】次に本実施例の作用を図１０〜１２に基づ
いて説明する。図９中の各ノード〜における特性は
図１０に示すようなものとなり、図１１は図１０中、区
間Ｅで示す部分の拡大図、図１２は図１０中、区間Ｆで
示す部分の拡大図である。まず、前述の実施例と同様
に、パッド１から入力された“Ｌ”＝０Ｖ，“Ｈ”＝５
Ｖの入力信号がＥＳＤ保護回路２を介してレベル変換回
路３に入力される。
いて説明する。図９中の各ノード〜における特性は
図１０に示すようなものとなり、図１１は図１０中、区
間Ｅで示す部分の拡大図、図１２は図１０中、区間Ｆで
示す部分の拡大図である。まず、前述の実施例と同様
に、パッド１から入力された“Ｌ”＝０Ｖ，“Ｈ”＝５
Ｖの入力信号がＥＳＤ保護回路２を介してレベル変換回
路３に入力される。
【００２７】レベル変換回路３では、ＣＲ時定数回路に
よりゲートに入力端側と同一の電位が所定時間遅延され
て印加され、ノードにおける“Ｌ”＝０Ｖ，“Ｈ”＝
５Ｖの電圧は、図１０のノードの波形に示すように、
レベル変換回路３により“Ｌ”＝０Ｖ，“Ｈ”＝５Ｖ−
Ｖth≒４．２Ｖの電圧レベルに変換され、インバータ４
により規定の“Ｌ”＝０Ｖ，“Ｈ”＝３．３Ｖの電圧値
が得られる。
よりゲートに入力端側と同一の電位が所定時間遅延され
て印加され、ノードにおける“Ｌ”＝０Ｖ，“Ｈ”＝
５Ｖの電圧は、図１０のノードの波形に示すように、
レベル変換回路３により“Ｌ”＝０Ｖ，“Ｈ”＝５Ｖ−
Ｖth≒４．２Ｖの電圧レベルに変換され、インバータ４
により規定の“Ｌ”＝０Ｖ，“Ｈ”＝３．３Ｖの電圧値
が得られる。
【００２８】このように本実施例では、前述の実施例２
と比較して、“Ｌ”を０Ｖとすることができ、また、Ｃ
Ｒ時定数回路における時定数を変更することで、任意の
出力波形を得ることができる。さらに、図１３に示す実
施例２のノードの立ち上がり波形は、図１４に示す本
実施例のノードの立ち上がりよりも急峻なため、ゲー
トに対して瞬間的に５Ｖの電位が印加され、破壊が生ず
るおそれがあったが、本実施例ではＣＲ時定数回路によ
りノードの立ち上がり波形を鈍らせることで瞬間的に
ゲートに５Ｖの電位が印加されるのが防止されている。
と比較して、“Ｌ”を０Ｖとすることができ、また、Ｃ
Ｒ時定数回路における時定数を変更することで、任意の
出力波形を得ることができる。さらに、図１３に示す実
施例２のノードの立ち上がり波形は、図１４に示す本
実施例のノードの立ち上がりよりも急峻なため、ゲー
トに対して瞬間的に５Ｖの電位が印加され、破壊が生ず
るおそれがあったが、本実施例ではＣＲ時定数回路によ
りノードの立ち上がり波形を鈍らせることで瞬間的に
ゲートに５Ｖの電位が印加されるのが防止されている。
【００２９】図１５〜１８は本発明に係る半導体集積回
路の実施例４を示す図であり、図１５はその要部構成を
示す回路図、図１６は図１５の各ノードにおける特性を
示す図、図１７，１８は図１６の要部拡大図である。な
お、図１５において、図５に示した実施例２に付された
番号と同一番号は同一部分を示す。
路の実施例４を示す図であり、図１５はその要部構成を
示す回路図、図１６は図１５の各ノードにおける特性を
示す図、図１７，１８は図１６の要部拡大図である。な
お、図１５において、図５に示した実施例２に付された
番号と同一番号は同一部分を示す。
【００３０】本実施例におけるレベル変換回路３は、パ
ッド１、ＥＳＤ保護回路２とインバータ４との間に直列
に接続して設けられており、レベル変換回路３内は、ゲ
ートがドレインと接続されるとともに、バックゲートが
ソースと接続されたＮチャネルＭＯＳトランジスタ５
と、ゲートに３．３Ｖの所定電圧が印加された第２のＭ
ＯＳトランジスタであるＮチャネルＭＯＳトランジスタ
１０とが並列に接続されて構成されている。
ッド１、ＥＳＤ保護回路２とインバータ４との間に直列
に接続して設けられており、レベル変換回路３内は、ゲ
ートがドレインと接続されるとともに、バックゲートが
ソースと接続されたＮチャネルＭＯＳトランジスタ５
と、ゲートに３．３Ｖの所定電圧が印加された第２のＭ
ＯＳトランジスタであるＮチャネルＭＯＳトランジスタ
１０とが並列に接続されて構成されている。
【００３１】すなわち、本実施例のレベル変換回路３
は、前述の実施例１と実施例２とを組み合せたものとな
っており、これによって、図１６〜１８に示すように、
実施例１と実施例２との長所であるローレベル時の電
圧、及びハイレベル時の電圧特性が改善される。このよ
うに上記実施例では、高集積、かつ、高速なデバイスを
製造する工程において、ゲート酸化膜の耐圧以上の入力
電圧を入力可能な回路を得ることができ、従来からのイ
ンターフェース電圧である５Ｖ電源を採用したＬＳＩ中
にも混在して組み込むことができる。
は、前述の実施例１と実施例２とを組み合せたものとな
っており、これによって、図１６〜１８に示すように、
実施例１と実施例２との長所であるローレベル時の電
圧、及びハイレベル時の電圧特性が改善される。このよ
うに上記実施例では、高集積、かつ、高速なデバイスを
製造する工程において、ゲート酸化膜の耐圧以上の入力
電圧を入力可能な回路を得ることができ、従来からのイ
ンターフェース電圧である５Ｖ電源を採用したＬＳＩ中
にも混在して組み込むことができる。
【００３２】なお、上記実施例は、現在主流である５Ｖ
の電源電圧で動作する半導体集積回路中に、３．３Ｖの
電源電圧で動作する半導体集積回路を混在させる場合に
ついて説明したが、これに限らず、将来、３〜３．３Ｖ
の電源電圧が主流となった場合においては、３Ｖ以下の
耐圧を有する半導体集積回路を混在させる場合にも適用
でき、すなわち、所定の電源電圧で動作する半導体集積
回路中に、これ以下の耐圧の半導体集積回路を混在させ
るような場合に適用可能である。
の電源電圧で動作する半導体集積回路中に、３．３Ｖの
電源電圧で動作する半導体集積回路を混在させる場合に
ついて説明したが、これに限らず、将来、３〜３．３Ｖ
の電源電圧が主流となった場合においては、３Ｖ以下の
耐圧を有する半導体集積回路を混在させる場合にも適用
でき、すなわち、所定の電源電圧で動作する半導体集積
回路中に、これ以下の耐圧の半導体集積回路を混在させ
るような場合に適用可能である。
【００３３】
【発明の効果】本発明では、入力端子と内部回路との間
に設けたＭＯＳトランジスタによって、入力端子に内部
回路の耐圧以上の電圧レベルの信号を入力する場合であ
っても、最大電圧レベルをＭＯＳトランジスタのゲート
に印加される所定電圧値に抑えることができる。
に設けたＭＯＳトランジスタによって、入力端子に内部
回路の耐圧以上の電圧レベルの信号を入力する場合であ
っても、最大電圧レベルをＭＯＳトランジスタのゲート
に印加される所定電圧値に抑えることができる。
【００３４】したがって、高速性を重視して半導体集積
回路内部のゲート酸化膜を薄く形成しても、充分な耐圧
を確保でき、高集積・高速度化を図る半導体集積回路を
提供できる。
回路内部のゲート酸化膜を薄く形成しても、充分な耐圧
を確保でき、高集積・高速度化を図る半導体集積回路を
提供できる。
【図１】実施例１の要部構成を示す回路図である。
【図２】図１の各ノードにおける特性を示す図である。
【図３】図２の区間Ａの拡大図である。
【図４】図２の区間Ｂの拡大図である。
【図５】実施例２の要部構成を示す回路図である。
【図６】図５の各ノードにおける特性を示す図である。
【図７】図６の区間Ｃの拡大図である。
【図８】図６の区間Ｄの拡大図である。
【図９】実施例３の要部構成を示す回路図である。
【図１０】図９の各ノードにおける特性を示す図であ
る。
る。
【図１１】図１０の区間Ｅの拡大図である。
【図１２】図１０の区間Ｆの拡大図である。
【図１３】実施例２における立ち上がり波形を示す図で
ある。
ある。
【図１４】実施例３における立ち上がり波形を示す図で
ある。
ある。
【図１５】実施例４の要部構成を示す回路図である。
【図１６】図１５の各ノードにおける特性を示す図であ
る。
る。
【図１７】図１６の区間Ｇの拡大図である。
【図１８】図１６の区間Ｈの拡大図である。
１ パッド（入力端子） ２ ＥＳＤ保護回路（入力保護回路） ３ レベル変換回路 ４ インバータ（内部回路） ５ ＮチャネルＭＯＳトランジスタ ６ ＰチャネルＭＯＳトランジスタ ７ ＮチャネルＭＯＳトランジスタ ８ 抵抗 ９ コンデンサ １０ ＮチャネルＭＯＳトランジスタ（第２のＭＯＳ
トランジスタ）
トランジスタ）
Claims (4)
- 【請求項１】外部からの信号を入力する入力端子と該信
号を入力すべき内部回路との間に、ゲートに所定電圧が
印加されるＭＯＳトランジスタを直列に接続し、 該入力端子に該内部回路の耐圧以上の電圧レベルの信号
が入力する際、該ＭＯＳトランジスタにより最大電圧レ
ベルを該ゲートに印加される所定電圧値に抑えることを
特徴とする半導体集積回路。 - 【請求項２】外部からの信号を入力する入力端子と該信
号を入力すべき内部回路との間に、ゲートを該入力端子
と接続したＭＯＳトランジスタを直列に接続し、 該入力端子に該内部回路の耐圧以上の電圧レベルの信号
が入力する際、該ゲートに印加される電圧レベルによっ
て、最大電圧レベルを所定値以下に抑えることを特徴と
する半導体集積回路。 - 【請求項３】前記ＭＯＳトランジスタのゲートと入力端
子との間に、コンデンサ、及び抵抗からなるＣＲ時定数
回路を設けることを特徴とする請求項２記載の半導体集
積回路。 - 【請求項４】前記ＭＯＳトランジスタと並列に、ゲート
に所定電圧が印加される第２のＭＯＳトランジスタを設
けることを特徴とする請求項２、または３記載の半導体
集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28620591A JP3197920B2 (ja) | 1991-10-31 | 1991-10-31 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28620591A JP3197920B2 (ja) | 1991-10-31 | 1991-10-31 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05129539A true JPH05129539A (ja) | 1993-05-25 |
| JP3197920B2 JP3197920B2 (ja) | 2001-08-13 |
Family
ID=17701331
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28620591A Expired - Fee Related JP3197920B2 (ja) | 1991-10-31 | 1991-10-31 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3197920B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003504860A (ja) * | 1999-06-29 | 2003-02-04 | コックレア リミティド | 標準ｃｍｏｓプロセスの高電圧保護回路 |
-
1991
- 1991-10-31 JP JP28620591A patent/JP3197920B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003504860A (ja) * | 1999-06-29 | 2003-02-04 | コックレア リミティド | 標準ｃｍｏｓプロセスの高電圧保護回路 |
| JP4763192B2 (ja) * | 1999-06-29 | 2011-08-31 | コクレア リミテッド | 標準ｃｍｏｓプロセスの高電圧保護回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3197920B2 (ja) | 2001-08-13 |
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