JPH1145946A

JPH1145946A - 半導体集積回路

Info

Publication number: JPH1145946A
Application number: JP9201499A
Authority: JP
Inventors: Eiji Nishibe; 栄次西部; Shuichi Kikuchi; 修一菊地
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1997-07-28
Filing date: 1997-07-28
Publication date: 1999-02-16

Abstract

(57)【要約】【課題】レベルシフト回路の一部のトランジスタに意
図的に基板バイアス効果を与えることにより、選択した
トランジスタの反転電圧Ｖｔを増大し、レベルシフト回
路の反転電圧Ｖｔ＊の低電圧化に対応する。【解決手段】基板１２上および第１のＮ型ウェル領域
１４に高耐圧部１０のＮ−ＭＯＳ２２及びＰ−ＭＯＳ１
５を形成する。第２のＮ型ウェル領域１６およびＰ型ウ
ェル領域１７に低耐圧部１１のＰーＭＯＳ１８とＮ−Ｍ
ＯＳ２５を形成する。Ｎ−ＭＯＳ２５のソースにレベル
シフトする振幅の最低電位である電源電位ＶＬ（−３０
Ｖ）を印加し、基板２１にはＮ−ＭＯＳ２５のバックゲ
ートバイアスとして電源電位ＶＥＥ（−４０Ｖ）を印加
する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、低電圧系の信号を
高電圧系の信号に変換する為のレベルシフタ回路を内蔵
した、半導体集積回路に関する。

【０００２】

【従来の技術】ＬＣＤドライバーＩＣ等では、ＣＰＵや
ビデオ信号処理回路で処理した低電圧系（例えば５Ｖ）
の信号を入力し、その信号をレベルシフト回路によって
高電圧系（例えば４０Ｖ）の信号に変換し、該変換した
高電圧系の信号によってＬＣＤパネルを駆動する為の出
力信号を出力している。ＬＣＤパネルのドットライン毎
に１個のレベルシフタ回路が必要となり、その大画面化
が進めばおのずと多くのレベルシフト回路を１個のＩＣ
内に収納することが必要となる。

【０００３】図９（Ａ）は、レベルシフト回路１の構成
を示す図である。同図において、ＭＯＳトランジスタＱ
１、Ｑ２、Ｑ３、Ｑ４は高耐圧系のトランジスタであ
り、Ｑ５、Ｑ６は低耐圧系のトランジスタである。トラ
ンジスタＱ５、Ｑ６は反転信号＊φを形成する為のイン
バータ２を構成する。ＶＤＤは電源電圧（＋５Ｖ）、Ｖ
ＳＳは低耐圧系のソース電位（０Ｖ）であり、ＶＥＥは
高耐圧系のソース電位（−４０Ｖ）である。

【０００４】本回路のＤＣ動作は以下の通りである。
今、入力信号φがＬレベル（０Ｖ）の時、トランジスタ
Ｑ１はＯＮし、反転信号＊φが印可されるトランジスタ
Ｑ２はＯＦＦし、トランジスタＱ３はＯＦＦし、トラン
ジスタＱ４はＯＮとなる。トランジスタＱ１がＯＮして
いるので、出力端子ＯＵＴの電位はＶＤＤ（５Ｖ）とな
る。一方、入力信号φがＨレベル（＋５Ｖ）の時、トラ
ンジスタＱ１はＯＦＦし、反転信号＊φが印可されるト
ランジスタＱ２はＯＮし、トランジスタＱ３はＯＮし、
トランジスタＱ４はＯＦＦとなる。トランジスタＱ３が
ＯＮしているので、出力端子ＯＵＴの電位はＶＥＥ（−
４０Ｖ）となる。

【０００５】従って、図９（Ｂ）に示したように、本回
路はＶＤＤ／ＶＳＳ系（＋５Ｖ／０Ｖ）の入力信号φ、
＊φの信号波形３を、ＶＤＤ／ＶＥＥ系（＋５Ｖ／−４
０Ｖ）の出力信号４に変換するという動作を行う。とこ
ろで、インバータ２の反転動作に追随してレベルシフト
回路１が反転動作を行うためには、インバータ２の出力
振幅の範囲内、例えば出力振幅の約半分の値（１／２・
ＶＤＤ）でレベルシフト回路１が反転動作する必要があ
る。例えばレベルシフト回路が−２０Ｖで反転動作する
ならば、振幅が０〜＋５Ｖの入力信号φ、＊φではこの
レベルシフト回路１を反転動作させることができなくな
るためである。

【０００６】図１０（Ａ）を参照して、レベルシフト回
路１が反転動作する時の反転電圧Ｖｔ＊は、回路の入出
力特性（Ｖｉｎ−Ｖｏｕｔ）を描いたときに、出力電圧
が（ＶＥＥ−ＶＳＳ）の半分の値になる時の入力電圧を
意味する。今、トランジスタＱ１、Ｑ３を図１０（Ｂ）
に示したような単純な抵抗に置き換えて考えてみる。
尚、ｒ１はトランジスタＱ１のＯＮ抵抗、ｒ３はトラン
ジスタＱ３のＯＮ抵抗である。この回路の出力端ＯＵＴ
の電圧Ｖｏｕｔは、Ｖｏｕｔ＝（ＶＤＤ−ＶＥＥ）・ｒ３／（ｒ１＋ｒ３）・・・・（１）で表すことができる。

【０００７】例えば、ｒ１＝ｒ３の時の反転電圧Ｖｔ＊
を図１０（Ａ）のＶｔ＊１と仮定する。入出力特性を図
面左側の方向（Ｖｔ＊２）に移動させる為には、入力電
圧Ｖｉｎの上昇に対して出力電圧Ｖｏｕｔが即低下する
ように構成すればよいのであるから、ＯＮ抵抗ｒ１、ｒ
３を（２）式の関係に設計すればよいことがわかる。ｒ１＞＞ｒ３・・・・・・・（２）反対に、反転電圧を図面右側の方向（Ｖｔ＊３）に移動
させる為には、入力電圧Ｖｉｎの変動に対して出力電圧
Ｖｏｕｔが殆ど低下しないように構成すればよいのであ
るから、ＯＮ抵抗ｒ１、ｒ３を（３）式の関係に設計す
ればよいことがわかる。

【０００８】ｒ１＜＜ｒ３・・・・・・・（３）これは即ち、入力電圧Ｖｉｎを最大振幅値付近まで上昇
させることでレベルシフト回路１が初めて反転動作す
る、ということを意味する。詳細な算出は割愛するが、
図９（Ａ）のレベルシフト回路１の反転電圧Ｖｔ＊を
（ＶＤＤ−ＶＳＳ）の半分、すなわち２．５Ｖ程度に設
計することは、＋５Ｖ〜−４０Ｖもの大電位差にあって
は反転電圧Ｖｔ＊をＶＤＤ（＋５Ｖ）側に極めて接近さ
せた設計を行うことを意味する。従って、これらの考察
からレベルシフト回路１が安定動作するためには、式
（３）に準じて、トランジスタＱ１のＯＮ抵抗＜＜トランジスタＱ３のＯＮ抵抗・・（４）トランジスタＱ２のＯＮ抵抗＜＜トランジスタＱ４のＯＮ抵抗・・（５）の両方を満足している必要が生じる。そのため従来は、
トランジスタのゲート幅／ゲート長（Ｗ／Ｌ）比を調整
することにより、上記（４）（５）式を満足させてい
た。

【０００９】

【発明が解決しようとする課題】近年の電子機器に対す
る高速化と低消費電力化の要求を満足するため、集積回
路には最小設計ルールの縮小と動作電圧の低電圧化（５
Ｖ→３Ｖ）が押し進められている。従ってレベルシフト
回路の入力信号φも最大振幅が小さくなり、例えば電源
電圧ＶＤＤ＝３Ｖ系の機器に対応するためには、レベル
シフト回路１の反転電圧Ｖｔ＊を従来の約２．５Ｖから
１．５Ｖ程度にまで更に減じなければならない。これは
反転電圧Ｖｔ＊と電源電位ＶＤＤとの電位差を更に縮め
る（電源電位ＶＤＤ側にシフトさせる）ことを意味する
ので、上記の考察に従えば、（４）（５）式を満足させ
る為に、トランジスタＱ３、Ｑ４のＯＮ抵抗を更に増大
させ且つトランジスタＱ１、Ｑ２のＯＮ抵抗を更に低減
しなければならない。

【００１０】しかしながら、ゲート幅／ゲート長（Ｗ／
Ｌ）の比を変更する手法では、更に比を大きくするため
にはトランジスタサイズが大きくなるので、ＩＣのチッ
プサイズが大きくなるという欠点がある。特にＬＣＤド
ライバー用途などでは、レベルシフト回路を多数個（１
００個以上）集積化するので、トランジスタ１個のサイ
ズ増大は即大幅なチップサイズ増大となってしまう。

【００１１】

【課題を解決するための手段】本発明は上述した従来の
課題に鑑み成されたもので、トランジスタＱ３、Ｑ４の
ソース電位に対してバックゲートバイアスをかけて、バ
ックゲートバイアス効果によりトランジスタＱ３、Ｑ４
の反転電位Ｖｔを選択的に増大させたことを特徴とす
る。

【００１２】以下に、ＭＯＳトランジスタのドレイン電
流Ｉｄを示す。Ｉｄ＝μ・Ｖｄｓ・ε・Ｗ・（ＶｇｓーＶｔ）／（Ｌ・ｔｏｘ）・・・（６）但し、μは電子の移動度、Ｖｄｓはソース・ドレイン間
電圧、Ｖｇｓはゲートソース間電圧、εは誘電率、Ｗは
ゲート幅、Ｌはゲート長、ｔｏｘはゲート酸化膜厚であ
る。

【００１３】ＯＮ抵抗ｒはドレイン電流Ｉｄとソース・
ドレイン間電圧Ｖｄｓで表すことができるので、結局
（６）式よりｒ＝Ｖｄｓ／Ｉｄ ∝ Ｖｔｈ・・・・・・・・・・・・・・・・（７）となる。ソース電位に対してバックゲート電位を印加す
ることにより、バックゲートバイアス効果により反転電
圧Ｖｔを増大できる。よって、ゲート幅／ゲート長（Ｗ
／Ｌ）の比を極端に大きくすることなく、（４）（５）
式の条件を満足することができる。

【００１４】

【発明の実施の形態】以下に、本発明の１実施の形態
を、図面を参照しながら詳細に説明する。図１は本発明
により、高耐圧部１０と低耐圧部１１とを集積化した半
導体集積回路を示す断面図である。同図において、１２
はＰ型のシリコン単結晶基板、１３は各素子を分離する
ための第１の選択酸化膜、１４は高耐圧部１０のＰチャ
ンネル型ＭＯＳＦＥＴ（以下Ｐ−ＭＯＳ１５と称す）を
構成するために形成した、Ｎ型の第１のウェル領域、１
６は低耐圧部１１のＭＯＳＦＥＴ素子を構成するために
形成した、Ｎ型の第２のウェル領域、１７は低耐圧部１
１のＮチャンネル型ＭＯＳＦＥＴ（以下Ｎ−ＭＯＳ１８
と称す）を構成するために、第２のウェル領域１６表面
に形成したＰ型のウェル領域、１９はポリシリコンゲー
ト電極、２０は高耐圧部１０のＰ−ＭＯＳ１５のＰ＋ソ
ース・ドレイン領域、２１は高耐圧部２２のＮチャンネ
ル型ＭＯＳＦＥＴ（以下Ｎ−ＭＯＳ２２と称す）のＮ＋
ソース・ドレイン領域、２３はＮ−ＭＯＳ１８のＮ＋ソ
ース・ドレイン領域、２４は低耐圧部１１のＰチャンネ
ル型ＭＯＳＦＥＴ２５（以下Ｐ−ＭＯＳ２５と称す）の
Ｐ＋ソース・ドレイン領域である。

【００１５】高耐圧部１０の素子１５、２２は、ソース
・ドレイン領域２０、２１がゲートによるセルフアライ
ン方式ではなく、低不純物濃度の拡散領域を用いた、い
わゆるオフセットドレイン構造を採用している。また、
ゲート電極１９下部のチャンネル部と各ソース・ドレイ
ン領域２０、２１との境界部分に膜厚１００００Å程度
の第２の選択酸化膜２６を具備している。これは第２の
選択酸化膜２６を用いることによってゲート電極１９と
ドレイン領域との耐圧を高めるための構造で、低耐圧部
１１とは構造を異にしている。ゲート電極１９は、第２
の選択酸化膜２６の上部にまで跨るように被覆してお
り、選択酸化膜２６で囲まれた領域の、酸化膜厚が薄い
領域がチャンネル形成用の実質的なゲート酸化膜とな
る。

【００１６】半導体基板１２には最低電位のＶＥＥ（例
えば、−４０Ｖ）を基板バイアスとして印加する。高耐
圧部１０のＮ型の第１のウェル領域１４にはＰ−ＭＯＳ
１５の基板電位として電源電位ＶＤＤ（例えば、＋３
Ｖ）を印加する。低耐圧部１１のＮ型の第２のウェル領
域１６は高耐圧部１０との電位分離の役割をも有してお
り、ここにもＰ−ＭＯＳ２５の基板電位として電源電位
ＶＤＤを印加する。そして低耐圧部１１のＰ型ウェル領
域１７には、Ｎ−ＭＯＳ１８のバイアスとして電源電位
ＶＳＳ（例えば、０Ｖ）を印加する。

【００１７】低耐圧部１１は５Ｖ程度の耐圧として設計
が行われ、そのゲート酸化膜２７の膜厚は４００〜５０
０Å程度である。これに対して、高耐圧部１０のゲート
酸化膜２８は８０Ｖ程度のゲート耐圧（Ｖｇｓ、Ｖｇ
ｄ）を維持するために膜厚を２０００〜３０００Åと極
めて厚くしている。高耐圧部１０のＰ−ＭＯＳ１５は、
ＣＡＤ上における耐酸化膜の端とＣＡＤ上におけるソー
ス・ドレイン領域２０の拡散窓の端とを略一致させて形
成しており、横方向拡散などによりソース・ドレイン領
域２０の端がゲート酸化膜２８にまで伸びている。これ
に対し、Ｎ−ＭＯＳ２２は、ＣＡＤ上における耐酸化膜
の端に対してＣＡＤ上におけるソース・ドレイン領域２
０の拡散窓の端を後方に０，５μ〜２μ程度意図的に後
退させており、この結果、ソース・ドレイン領域２３の
端が図示Ａの箇所で第２の選択酸化膜２６に接触するよ
うな位置関係に形成している。従って、Ｎ−ＭＯＳ２２
の実効的なゲート長はＣＡＤ上の設計よりも大きくな
り、ＯＮ抵抗を増大できる。更に、ソース・ドレイン領
域２３の端が第２の選択酸化膜２６に接触するので、ゲ
ート酸化膜２８が一様の膜厚でなく、第２の選択酸化膜
２３の一部がゲート酸化膜として機能する。ゲート酸化
膜の一部が膜厚の厚い第２の酸化膜２６で構成されるの
で、ＯＮ抵抗を更に増大できる。この増大量は、単純に
ゲート長を前記実質的なゲート長と同じ寸法で設計した
素子よりも一層大きくできる。

【００１８】高耐圧部１０のＰ−ＭＯＳ１５は、ゲート
にレベルシフトする入力信号を印加する特定箇所の素子
だけ、ゲート酸化膜２９を低耐圧部１１のものと一致さ
せて薄くしてある。これは高電圧を印加する箇所ではな
いことと、（６）式よりゲート酸化膜２９を薄くするこ
とによりＯＮ抵抗を低減することを目的としている。本
発明におけるレベルシフト回路１の回路的な構成は、従
来例で説明したレベルシフト回路と実質的には同じであ
る。以下、斯様に構成した各素子と、図７のレベルシフ
ト回路１との対応を説明する。

【００１９】先ず、低耐圧部１１のＮ−ＭＯＳ１８とＰ
−ＭＯＳ２５は、同ＩＣ内部における主要な回路機能を
構成する為の素子であり、更にはレベルシフト回路１の
入力部となるインバータ回路２のトランジスタＱ５、Ｑ
６を構成するための素子である。高電圧が印加される箇
所ではないので、設計耐圧が低い。高耐圧部１０のＰ−
ＭＯＳ１５は、レベルシフト回路１のトランジスタＱ
１、Ｑ２を構成する。同じく高耐圧部１０のＮ−ＭＯＳ
２２は、レベルシフト回路１のトランジスタＱ３、Ｑ４
を構成する。ゲート・ドレイン間に４０Ｖ程度の高電位
が印加されるので、第２の選択酸化膜２６の配置やゲー
ト酸化膜２８を厚くするなどの手法が採られている、
尚、ゲート酸化膜２８を厚くすることは、Ｎ−ＭＯＳ２
２の反転電圧Ｖｔｈ（しきい値）を増大して、ＯＮ抵抗
を低耐圧部のものより増大するという役割も持ってい
る。

【００２０】そして、トランジスタＱ１、Ｑ２のゲート
に０〜３Ｖの範囲の振幅を持つ入力信号φ、＊φを印加
し、トランジスタＱ３、Ｑ４のソースには電源電位ＶＬ
（−３０Ｖ）を印加する。電源電位ＶＬの電位は、トラ
ンジスタＱ３、Ｑ４のバックゲート電位として与えられ
る電源電位ＶＥＥ（−４０Ｖ）よりも高く設定し、これ
によりトランジスタＱ３、Ｑ４にバックゲートバイアス
効果を発生させる。そのためこの回路では、電源電位Ｖ
ＳＳ−ＶＤＤ（０Ｖ〜３Ｖ）の間の振幅を持つ入力信号
φ、＊φを、電源電位ＶＤＤ−ＶＬ（３Ｖ〜−３０Ｖ）
の信号に変換するという動作を行う。

【００２１】ソース電位とバックゲート電位とが異なる
場合の反転電圧Ｖｔｓは（８）式で表すことができる。

【００２２】

【数１】

【００２３】ここで、φＢは基板のポテンシャル、εｓ
はシリコン中の誘電率、ｑは単位電荷、ＮＡは基板の不
純物濃度、ＶＢＳは基板とソース電位との差、Ｃｉはゲ
ート容量を示す。結局、反転電圧Ｖｔｓは基板・ソース
電位ＶＢＳに依存し、この値が大きくなるほど反転電位
Ｖｔｓが増大する。従って、本発明によればトランジス
タＱ３、Ｑ４に対してバックゲート電位を意図的に変更
し、バックゲートバイアス効果によりトランジスタＱ
３、Ｑ４の反転電圧Ｖｔを選択的に増大することができ
る。よって、（４）（５）式を満足することが容易に達
成できるので、レベルシフト回路１の反転電圧Ｖｔ＊を
更に小さく設計することが可能となる。しかもトランジ
スタのゲート幅とゲート長の比Ｗ／Ｌを極端に大きくす
ることもないので、チップサイズの増加を抑制すること
ができる。

【００２４】図８に、レベルシフト回路１の別の例を示
す。図７のレベルシフト回路１に対して、トランジスタ
Ｑ７、Ｑ８を追加した部分が異なる点であり、インバー
タ回路２他は同じである。トランジスタＱ７、Ｑ８は、
ソースが電源電位ＶＬ側に接続され、ドレインがトラン
ジスタＱ３、Ｑ４のソースに接続され、ゲートにはトラ
ンジスタＱ１、Ｑ２に印加される入力信号φ、＊φと同
じ信号が印加される。また、トランジスタＱ３、Ｑ４、
Ｑ７、Ｑ８はバックゲートバイアス効果を与える図１の
高耐圧部１０のＮ−ＭＯＳ２２によって構成されてい
る。

【００２５】入力信号φがＬレベル（０Ｖ）の時、トラ
ンジスタＱ１はＯＮし、トランジスタＱ３とＱ７はＯＦ
Ｆし、トランジスタＱ２はＯＦＦし、トランジスタＱ４
とＱ８はＯＮする。従って出力端子ＯＵＴの電位はＶＤ
Ｄ（３Ｖ）となる。反対に入力信号φがＨレベルの時、
トランジスタＱ１はＯＦＦし、トランジスタＱ３とＱ７
はＯＮし、トランジスタＱ２はＯＮし、トランジスタＱ
４とＱ８はＯＦＦする。従って出力端子ＯＵＴの電位は
ＶＬ（−３０Ｖ）となる。

【００２６】このようにトランジスタＱ７、Ｑ８はトラ
ンジスタＱ３、Ｑ４とＯＮ／ＯＦＦ状態が同じになるの
で、トランジスタＱ１〜Ｑ３〜Ｑ７またはトランジスタ
Ｑ２〜Ｑ４〜Ｑ８に流れるドレイン電流を制限し、トラ
ンジスタＱ３、Ｑ４の導通／遮断状態を補助するような
働きを行う。従って、トランジスタＱ３のＯＮ抵抗に対
してトランジスタＱ７のＯＮ抵抗が直列接続され、トラ
ンジスタＱ４のＯＮ抵抗に対してトランジスタＱ８のＯ
Ｎ抵抗が直列接続されるので、結局上記（４）（５）式
における右辺の「トランジスタＱ３のＯＮ抵抗」「トラ
ンジスタＱ４のＯＮ抵抗」が、これらの直列抵抗とな
り、右辺と左辺の比を拡大できるので、レベルシフト動
作を一層安定化し、且つ反転電圧Ｖｔ＊を小さくする設
計を容易にする。

【００２７】以下に、図１で示した半導体集積回路の製
造方法を説明する。先ず図２（Ａ）を参照して、Ｐ型の
シリコン半導体基板１２を準備し、その表面を酸化し、
ホトレジスト工程とエッチング工程によって選択マスク
を形成し、選択マスクを用いてリン（Ｐ）をイオン注入
し、熱拡散を行うことにより高耐圧部１０の、第１のＮ
型ウェル領域１４と、低耐圧部１１の第２のＮ型ウェル
領域１６を形成する。

【００２８】図２（Ｂ）を参照して、同様にホトレジス
ト工程とエッチング工程によって拡散マスクを形成し、
拡散マスクを用いてボロン（Ｂ）をイオン注入し、熱拡
散を行うことにより低耐圧部１１のＰ型ウェル領域１７
を形成する。図３（Ａ）を参照して、ホトレジスト工程
により基板１２上にレジストマスクを形成し、リン
（Ｐ）をイオン注入し、続いてレジストマスクを変更後
ボロン（Ｂ）をイオン注入する。そして熱拡散すること
によって、高耐圧部１０のソース・ドレイン領域２０、
２１を形成する。ＬＤＤ構造とするため、高耐圧部１０
のソース・ドレイン領域２０、２１の不純物濃度は低耐
圧部１１のものより小さい。

【００２９】図３（Ｂ）を参照して、基板１２表面の酸
化膜を除去した後熱酸化してパッド酸化膜を形成し、こ
の上にＣＶＤ法によりシリコン窒化膜を形成する。シリ
コン窒化膜をパターニングして、第１の選択酸化膜１３
及び第２の選択酸化膜２６の箇所を開口した耐酸化マス
ク３４を形成する。Ｎ−ＭＯＳ２２においては、図３
（Ａ）の工程で用いた、ソース・ドレイン領域２１形成
用のマスク端３３と、シリコン窒化膜をパターニングし
たときのマスク端３２との距離を、ＣＡＤ図面上の設計
により調整する。具体的には耐酸化膜３４のマスク端３
２に対して、ソース・ドレイン領域２１のマスク端３３
を、０．５〜１．５μ程度後退させている。Ｐ−ＭＯＳ
１５等の通常の設計では、反転電圧を小さくしたい方向
であるので、ＣＡＤ図面上でマスク端３３とマスク端３
２とを一致させている。尚、耐酸化マスク３４のパター
ン寸法が、設計上のゲート幅Ｗに等しくなる。

【００３０】図４（Ａ）を参照して、基板全体を熱酸化
することにより、シリコン窒化膜３４で被覆されていな
い基板１２表面に第１の選択酸化膜１３と第２の選択酸
化膜２６とを形成し、耐酸化膜３４を除去する。Ｎ−Ｍ
ＯＳ２２のソース・ドレイン領域２１は、マスク端３３
を後退させたことにより、その拡散領域の端が第２の選
択酸化膜２６に接触するような位置関係に形成される。

【００３１】図４（Ｂ）を参照して、全体を１０００
℃、１０時間程度熱酸化することにより、活性部分に膜
厚が２０００〜３０００Åのゲート酸化膜２８（第１の
ゲート酸化膜）を形成する。図５（Ａ）を参照して、ホ
トレジスト膜により高耐圧部１０を被覆し、酸化膜をフ
ッ酸で除去することにより、高耐圧部１０の素子に第１
のゲート酸化膜２８を残すようにして、低耐圧部１１の
シリコン表面を露出する。

【００３２】図５（Ｂ）を参照して、ホトレジスト膜を
除去し、全体を１０００℃、１〜２時間熱酸化すること
により、露出したシリコン表面に膜圧が４００〜５００
Å程度の、低耐圧部１１のゲート酸化膜２７（第２のゲ
ート酸化膜）を形成する。尚、入力信号φ、＊φが印加
される箇所のＰ−ＭＯＳ１５では高耐圧が必要なく、且
つ（４）（５）式に従えばＯＮ抵抗を小さくしたい方向
であるので、第１のゲート酸化膜２８を選択的に除去す
る際に高耐圧部１０のＰ−ＭＯＳ１５の該当個所をも除
去し、低耐圧部１１の第２のゲート酸化膜２９を形成す
るときにＰ−ＭＯＳ１５の該当個所にも第２のゲート酸
化膜２９を形成することによって、Ｐ−ＭＯＳ１５に薄
いゲート酸化膜を与えることができる。ゲート酸化膜厚
を薄くすることにより、このトランジスタの反転電圧Ｖ
ｔを小さくし、もってＯＮ抵抗を減じることができる。

【００３３】図６（Ａ）を参照して、しきい値調整用の
イオン注入を施した後、ＣＶＤ法によってゲートポリシ
リコンを堆積し、ホトレジストを用いてポリシリコン層
をエッチングすることによりゲート電極１９を形成す
る。図６（Ｂ）を参照して、基板１２上にレジストマス
クを形成し、Ｐ＋ソース・ドレイン領域２４を形成する
ためのボロン（Ｂ）をイオン注入する。高耐圧部１０の
Ｐ型ソース・ドレイン領域２０にも重畳してイオン注入
する。更にレジストマスクを変更し、Ｎ＋ソース・ドレ
イン領域２３を形成するためのヒ素（Ａｓ）をイオン注
入する。高耐圧部１０のＮ型ソース・ドレイン領域２１
にも重畳してイオン注入する。そして、イオン注入した
不純物を活性化するアニール処理を加える。この後は、
図示せぬ電極配線の形成によって各素子間の回路接続を
行う。

【００３４】

【発明の効果】以上に説明したとおり、本発明によれ
ば、トランジスタＱ３、Ｑ４のソース電位に対して、バ
ックゲート電位を低く設定し、意図的に基板バイアス効
果を発生させることにより、トランジスタＱ３、Ｑ４の
反転電圧Ｖｔを選択的に増大することができる。反転電
圧Ｖｔを増大すれば、トランジスタのＯＮ抵抗を増大で
きる。

【００３５】従って、（４）（５）式を満足しやすくな
り、レベルシフト回路の反転電圧Ｖｔ＊を小さくするこ
とが可能となるので、電子機器の動作電圧の低電圧化に
対応することが可能になる利点を有する。更に、トラン
ジスタＱ３、Ｑ４のＯＮ抵抗を増大することによってト
ランジスタＱ１、Ｑ２のＯＮ抵抗との相対比を得やすく
なるので、（４）（５）式を満足しつつ全体のＯＮ抵抗
を小さく設計することが可能となる。よってレベルシフ
ト回路の高速化が可能であり、電子機器の高速動作化に
も対応できる利点を有する。

【００３６】更に、トランジスタのＷ／Ｌ比を極端に大
きく採ることが不要となり、チップサイズを縮小するこ
とが可能である利点をも有する。また、ＬＣＤドライバ
用途などでは、液晶の状態を可変するために複数の固定
電位を準備することが殆どであるので、この様な用途で
ある場合には電源電位ＶＬ、ＶＥＥを新たに発生させる
必要が無く、回路接続の変更だけで実施できる利点をも
有する。

【図面の簡単な説明】

【図１】本発明を説明するための断面図である。

【図２】本発明を説明するための断面図である。

【図３】本発明を説明するための断面図である。

【図４】本発明を説明するための断面図である。

【図５】本発明を説明するための断面図である。

【図６】本発明を説明するための断面図である。

【図７】本発明を説明するための回路図である。

【図８】本発明を説明するための回路図である。

【図９】レベルシフト回路を説明するための、（Ａ）回
路図、（Ｂ）特性図である。

【図１０】レベルシフト回路の動作を説明するための、
（Ａ）特性図、（Ｂ）回路図である。

Claims

【特許請求の範囲】

【請求項１】ソースまたはドレインの一方を電源電位
ＶＤＤ側に接続し、ゲートにそれぞれ入力信号φおよび
反転信号＊φが印加される、一導電チャンネル型ＭＯＳ
トランジスタＱ１、Ｑ２と、ソースまたはドレインの一方を前記一導電チャンネル型
ＭＯＳトランジスタＱ１、Ｑ２のソースまたはドレイン
の他方に接続し、ソースまたはドレインの他方を電源電
位ＶＬ側に接続し、ゲートとソースまたはドレインの一
方とを相互にクロス接続した、逆導電チャンネル型ＭＯ
ＳトランジスタＱ３、Ｑ４と、前記反転信号＊φを出力するインバータ回路を構成す
る、低耐圧系のＭＯＳトランジスタとを有し、電源電位ＶＤＤとＶＳＳとの間の振幅を有する入力信号
φおよび反転信号＊φを前記一導電チャンネル型ＭＯＳ
トランジスタＱ１、Ｑ２のゲートに印加して、前記入力
信号より振幅が大きい出力信号を出力するレベルシフト
回路を構成する半導体集積回路において、前記逆導電チャンネル型ＭＯＳトランジスタＱ３、Ｑ４
に、前記逆導電チャンネル型ＭＯＳトランジスタＱ３、
Ｑ４の反転電圧Ｖｔを増大するようなバックゲート電位
ＶＥＥ（ＶＬ＞ＶＥＥ）を印加したことを特徴とする半
導体集積回路。
【請求項２】前記バックゲート電圧が半導体基板の基
板電位であることを特徴とする請求項１記載の半導体装
置回路。