JP2946547B2 - Ｍｏｓ型半導体集積回路 - Google Patents
Ｍｏｓ型半導体集積回路Info
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、MOS型半導体集積回路に関し、特に内部回
路が入出力回路に比べて低い電源電圧で動作するMOS型
半導体集積回路に関する。
路が入出力回路に比べて低い電源電圧で動作するMOS型
半導体集積回路に関する。
［従来の技術］ 近年、MOS型半導体集積回路の高性能化は、MOSトラン
ジスタの素子寸法をほぼ比例縮小することにより行われ
てきた。即ち、MOSトランジスタのゲート長を1/k（ｋ＞
１）倍すると共に、ゲート酸化膜厚を1/k倍、基板濃度
をｋ倍することによって、より微細なMOSトランジスタ
が得られる。これまでは、MOSトランジスタを微細化し
ても、入出力レベルの整合性を保つため、使用する電源
電圧は5V動作のままであった。
ジスタの素子寸法をほぼ比例縮小することにより行われ
てきた。即ち、MOSトランジスタのゲート長を1/k（ｋ＞
１）倍すると共に、ゲート酸化膜厚を1/k倍、基板濃度
をｋ倍することによって、より微細なMOSトランジスタ
が得られる。これまでは、MOSトランジスタを微細化し
ても、入出力レベルの整合性を保つため、使用する電源
電圧は5V動作のままであった。
しかしながら、MOSトランジスタを微細化してゲート
酸化膜に10nm以下の厚さの酸化膜が使用されるようにな
ると、ゲート酸化膜に過度の電界が加わることを避ける
ため、電源電圧を例えば3.3V等に引き下げざるを得な
い。そこで、入出力レベルの整合性を保持しつつ、MOS
トランジスタの微細化を図るために、入出力回路を構成
するMOSトランジスタのみそのゲート酸化膜を例えば15n
m程度と厚くして、5V電源動作に耐え得るようにし、内
部回路のゲート膜厚10nm以下のMOSトランジスタは、3.3
V電源で動作させるようにMOS型半導体集積回路を構成す
ることがなされている。
酸化膜に10nm以下の厚さの酸化膜が使用されるようにな
ると、ゲート酸化膜に過度の電界が加わることを避ける
ため、電源電圧を例えば3.3V等に引き下げざるを得な
い。そこで、入出力レベルの整合性を保持しつつ、MOS
トランジスタの微細化を図るために、入出力回路を構成
するMOSトランジスタのみそのゲート酸化膜を例えば15n
m程度と厚くして、5V電源動作に耐え得るようにし、内
部回路のゲート膜厚10nm以下のMOSトランジスタは、3.3
V電源で動作させるようにMOS型半導体集積回路を構成す
ることがなされている。
［発明が解決しようとする課題］ しかしながら、上述した従来のMOS型半導体集積回路
では、製造工程が増加するという問題点がある。即ち、
入出力回路と内部回路とでは、MOSトランジスタのゲー
ト酸化膜厚が異なるので、両者の閾値電圧をほぼ同じに
するためには、基板濃度を異ならせる必要がある。この
ためには、例えばフォトリソグラフィーとイオン注入工
程とを１つ余計に行う必要がある。これは製造原価の増
大につながる。
では、製造工程が増加するという問題点がある。即ち、
入出力回路と内部回路とでは、MOSトランジスタのゲー
ト酸化膜厚が異なるので、両者の閾値電圧をほぼ同じに
するためには、基板濃度を異ならせる必要がある。この
ためには、例えばフォトリソグラフィーとイオン注入工
程とを１つ余計に行う必要がある。これは製造原価の増
大につながる。
本発明はかかる問題点に鑑みてなされたものであっ
て、製造工程を何ら増すことなしに、ゲート酸化膜厚の
異なる複数の回路の閾値電圧を適正化することが可能な
MOS型半導体集積回路を提供することを目的とする。
て、製造工程を何ら増すことなしに、ゲート酸化膜厚の
異なる複数の回路の閾値電圧を適正化することが可能な
MOS型半導体集積回路を提供することを目的とする。
［課題を解決するための手段］ 本発明に係るMOS型半導体集積回路は、第１の電源電
圧で動作する第１のMOSトランジスタと、前記第１の電
源電圧よりも小さな第２の電源電圧で動作し前記第１の
MOSトランジスタよりもゲート酸化膜が薄い第２のMOSト
ランジスタとを、シリコン単結晶基板上に集積化してな
るMOS型半導体集積回路において、前記第１及び第２のM
OSトランジスタは基板濃度が同じ領域に設けられ、前記
第２のMOSトランジスタの基板バイアス電圧は前記第１
のMOSトランジスタの基板バイアス電圧より大きいこと
を特徴とする。
圧で動作する第１のMOSトランジスタと、前記第１の電
源電圧よりも小さな第２の電源電圧で動作し前記第１の
MOSトランジスタよりもゲート酸化膜が薄い第２のMOSト
ランジスタとを、シリコン単結晶基板上に集積化してな
るMOS型半導体集積回路において、前記第１及び第２のM
OSトランジスタは基板濃度が同じ領域に設けられ、前記
第２のMOSトランジスタの基板バイアス電圧は前記第１
のMOSトランジスタの基板バイアス電圧より大きいこと
を特徴とする。
なお、前記第１のMOSトランジスタとしては、例えば
入出力回路等が挙げられ、前記第２のMOSトランジスタ
は、例えばメモリセル等が挙げられる。
入出力回路等が挙げられ、前記第２のMOSトランジスタ
は、例えばメモリセル等が挙げられる。
［作用］ 本発明によれば、第１のMOSトランジスタよりもゲー
ト酸化膜が薄い第２のMOSトランジスタには、第１のMOS
トランジスタよりも小さなソース・基板間又はソース・
ウェル間逆バイアス電圧が印加されているので、そのバ
イアス電圧値によってMOSトランジスタ閾値電圧を適正
な値に設定することができる。このため、ゲート酸化膜
厚の異なる第１及び第２のMOSトランジスタの閾値をそ
の基板濃度を変えることなしにほぼ同一の値に設定する
ことができる。したがって、不純物拡散のためのフォト
リソグラフィ工程及びイオン注入工程等を追加する必要
がなく、製造原価の低減を図ることができる。
ト酸化膜が薄い第２のMOSトランジスタには、第１のMOS
トランジスタよりも小さなソース・基板間又はソース・
ウェル間逆バイアス電圧が印加されているので、そのバ
イアス電圧値によってMOSトランジスタ閾値電圧を適正
な値に設定することができる。このため、ゲート酸化膜
厚の異なる第１及び第２のMOSトランジスタの閾値をそ
の基板濃度を変えることなしにほぼ同一の値に設定する
ことができる。したがって、不純物拡散のためのフォト
リソグラフィ工程及びイオン注入工程等を追加する必要
がなく、製造原価の低減を図ることができる。
［実施例］ 以下、添付の図面を参照しながら本発明の実施例につ
いて説明する。
いて説明する。
第１図は本発明の第１の実施例に係るMOS型半導体集
積回路の回路図である。
積回路の回路図である。
第１のＰチャネルMOSトランジスタ1a,1bと第１のＮチ
ャネルMOSトランジスタ2a,2bとを相補対接続してなるCM
OSインバータ回路3a,3bは、縦続接続されて入出力回路
５を構成している。また、第２のＰチャネルMOSトラン
ジスタ6a,6bと第２のＮチャネルMOSトランジスタ7a,7b
とを相補的接続してなるCMOSインバータ回路8a,8bは、
縦続接続されて内部回路10を構成している。
ャネルMOSトランジスタ2a,2bとを相補対接続してなるCM
OSインバータ回路3a,3bは、縦続接続されて入出力回路
５を構成している。また、第２のＰチャネルMOSトラン
ジスタ6a,6bと第２のＮチャネルMOSトランジスタ7a,7b
とを相補的接続してなるCMOSインバータ回路8a,8bは、
縦続接続されて内部回路10を構成している。
入出力回路５を構成する第１のＰチャネルMOSトラン
ジスタ1a,1b及び第１のＮチャネルMOSトランジスタ2a,2
bは、そのゲート酸化膜厚が例えば15nmに設定されてお
り、入出力レベルの整合性を保つため、例えば5Vの電源
電圧が印加されたものとなっている。また、内部回路10
を構成する第２のＰチャネルMOSトランジスタ6a,6b及び
第２のＮチャネルMOSトランジスタ7a,7bは、そのゲート
酸化膜厚が例えば10nmに設定されており、微細化による
ゲート酸化膜の破壊を防止するため、例えば2.2Vの電源
電圧が印加されたものとなっている。
ジスタ1a,1b及び第１のＮチャネルMOSトランジスタ2a,2
bは、そのゲート酸化膜厚が例えば15nmに設定されてお
り、入出力レベルの整合性を保つため、例えば5Vの電源
電圧が印加されたものとなっている。また、内部回路10
を構成する第２のＰチャネルMOSトランジスタ6a,6b及び
第２のＮチャネルMOSトランジスタ7a,7bは、そのゲート
酸化膜厚が例えば10nmに設定されており、微細化による
ゲート酸化膜の破壊を防止するため、例えば2.2Vの電源
電圧が印加されたものとなっている。
具体的には、第１のＰチャネルMOSトランジスタ1a,1b
のソースは、例えば5Vの第１の高位側電源端子11に接続
され、第１のＮチャネルMOSトランジスタ2a,2bのソース
は、例えば0Vの第１の低位側電源端子12に接続され、第
２のＰチャネルMOSトランジスタ6a,6bのソースは、2.5
〜5.0Vの範囲にある例えば3.6Vの第２の高位側電源端子
13に接続され、第２のＮチャネルMOSトランジスタ7a,7b
のソースは、０〜2.5Vの範囲にある例えば1.4Vの第２の
低位側電源端子14に接続されている。これにより、入出
力回路５は5V、内部回路10は2.2Vで動作をする。
のソースは、例えば5Vの第１の高位側電源端子11に接続
され、第１のＮチャネルMOSトランジスタ2a,2bのソース
は、例えば0Vの第１の低位側電源端子12に接続され、第
２のＰチャネルMOSトランジスタ6a,6bのソースは、2.5
〜5.0Vの範囲にある例えば3.6Vの第２の高位側電源端子
13に接続され、第２のＮチャネルMOSトランジスタ7a,7b
のソースは、０〜2.5Vの範囲にある例えば1.4Vの第２の
低位側電源端子14に接続されている。これにより、入出
力回路５は5V、内部回路10は2.2Vで動作をする。
また、第１のＰチャネルMOSトランジスタ1a,1b及び第
１のＰチャネルMOSトランジスタ2a,2bの各サブストレー
ト（Ｎウェル及びＰウェル）は、夫々ソースと同じ第１
の高位側電源端子11及び第１の低位側電源端子12に接続
されている。これに対し、第２のＰチャネルMOSトラン
ジスタ6a,6b及び第２のＮチャネルMOSトランジスタ7a,7
bの各サブストレート（Ｎウェル及びＰウェル）は、夫
々ソースとは異なる第１の高位側電源端子11及び第１の
低位側電源端子12に接続されている。この接続によっ
て、MOSトランジスタ6a,6b,7a,7bには、夫々絶対値で1.
4Vの基板バイアスが加えられている。
１のＰチャネルMOSトランジスタ2a,2bの各サブストレー
ト（Ｎウェル及びＰウェル）は、夫々ソースと同じ第１
の高位側電源端子11及び第１の低位側電源端子12に接続
されている。これに対し、第２のＰチャネルMOSトラン
ジスタ6a,6b及び第２のＮチャネルMOSトランジスタ7a,7
bの各サブストレート（Ｎウェル及びＰウェル）は、夫
々ソースとは異なる第１の高位側電源端子11及び第１の
低位側電源端子12に接続されている。この接続によっ
て、MOSトランジスタ6a,6b,7a,7bには、夫々絶対値で1.
4Vの基板バイアスが加えられている。
以上のように構成されたMOS型半導体集積回路では、
内部回路10は、電源電圧2.2Vで動作をするので、MOSト
ランジスタ6a,6b,7a,7bのゲート酸化膜にかかる電圧は
最大でも2.2Vである。よって、10nmのゲート酸化膜でも
十分にTDDB等の信頼性を確保することができる。
内部回路10は、電源電圧2.2Vで動作をするので、MOSト
ランジスタ6a,6b,7a,7bのゲート酸化膜にかかる電圧は
最大でも2.2Vである。よって、10nmのゲート酸化膜でも
十分にTDDB等の信頼性を確保することができる。
ところで、いま、第１のＮチャネルMOSトランジスタ2
a,2bの基板濃度は、基板バイアス0Vで閾値電圧が0.55V
になるように最適化されているものとする。この基板濃
度のままでゲート酸化膜のみを15nmから10nmに薄くする
と、閾値電圧が0.35Vに下がりすぎてしまい、サブスレ
ッショルド電流のため、MOS論理回路には適さないトラ
ンジスタとなってしまう。しかし、本実施例の回路にお
いては、ゲート酸化膜が薄い第２のＮチャネルMOSトラ
ンジスタ７には、ソース電位に対し−1.4Vの基板バイア
スが加えられているので、閾値電圧は0.75Vとなり、動
作上全く問題がないＮチャネルMOSトランジスタ７を得
ることができる。
a,2bの基板濃度は、基板バイアス0Vで閾値電圧が0.55V
になるように最適化されているものとする。この基板濃
度のままでゲート酸化膜のみを15nmから10nmに薄くする
と、閾値電圧が0.35Vに下がりすぎてしまい、サブスレ
ッショルド電流のため、MOS論理回路には適さないトラ
ンジスタとなってしまう。しかし、本実施例の回路にお
いては、ゲート酸化膜が薄い第２のＮチャネルMOSトラ
ンジスタ７には、ソース電位に対し−1.4Vの基板バイア
スが加えられているので、閾値電圧は0.75Vとなり、動
作上全く問題がないＮチャネルMOSトランジスタ７を得
ることができる。
ＰチャネルMOSトランジスタ1,6についても全く同様の
ことがいえる。
ことがいえる。
即ち、本実施例の回路によれば、ゲート酸化膜が異な
る２種類のMOSトランジスタ1,2及び6,7を使用している
のにも拘らず、閾値電圧制御の不純物導入工程を増やす
ことなしに、閾値電圧を最適化することができる。
る２種類のMOSトランジスタ1,2及び6,7を使用している
のにも拘らず、閾値電圧制御の不純物導入工程を増やす
ことなしに、閾値電圧を最適化することができる。
第２図は本発明をダイナミックRAMに適用した第２の
実施例の回路図である。
実施例の回路図である。
例えば5Vの第１の高位側電源端子21と0Vの第１の低位
側電源端子22との間には、ＰチャネルMOSトランジスタ2
3aと第１のＮチャネルMOSトランジスタ24とが相補対接
続され、入出力回路25を構成している。また、例えば2V
の第２の高位側電源端子26と前記第１の低位側電源端子
22との間には、ＰチャネルMOSトランジスタ23bと、第２
のＮチャネルMOSトランジスタ27aとが相補対接続されて
内部回路28を構成している。また、第１の低位側電源端
子22には、メモリセル29を構成するキャパシタ30の一端
が接続されている。このキャパシタ30の他端は、メモリ
セル29のトランスファゲートを構成する第２のＮチャネ
ルMOSトランジスタ27bを介してビット線31に接続されて
いる。また、第２のＮチャネルMOSトランジスタ27bのゲ
ートはワード線32に接続されている。
側電源端子22との間には、ＰチャネルMOSトランジスタ2
3aと第１のＮチャネルMOSトランジスタ24とが相補対接
続され、入出力回路25を構成している。また、例えば2V
の第２の高位側電源端子26と前記第１の低位側電源端子
22との間には、ＰチャネルMOSトランジスタ23bと、第２
のＮチャネルMOSトランジスタ27aとが相補対接続されて
内部回路28を構成している。また、第１の低位側電源端
子22には、メモリセル29を構成するキャパシタ30の一端
が接続されている。このキャパシタ30の他端は、メモリ
セル29のトランスファゲートを構成する第２のＮチャネ
ルMOSトランジスタ27bを介してビット線31に接続されて
いる。また、第２のＮチャネルMOSトランジスタ27bのゲ
ートはワード線32に接続されている。
一方、第１の低位側電源端子22は、基板バイアス発生
ブロック33の入力端に接続されている。この基板バイア
ス発生ブロック33は、0Vの電源電圧を入力して、例えば
−1.8Vの基板バイアス電圧を発生する。この基板バイア
ス電圧は、第２のＮチャネルMOSトランジスタ27a,27bの
基板電位として与えられている。
ブロック33の入力端に接続されている。この基板バイア
ス発生ブロック33は、0Vの電源電圧を入力して、例えば
−1.8Vの基板バイアス電圧を発生する。この基板バイア
ス電圧は、第２のＮチャネルMOSトランジスタ27a,27bの
基板電位として与えられている。
高集積化が要求されるこの種のメモリでは、メモリセ
ル29及び内部回路28を構成する第２のＮチャネルMOSト
ランジスタ27a,27bとして、例えばゲート酸化膜厚が7nm
のMOSトランジスタが使用されており、0.4μｍの設計ル
ールに対応している。一方、ＰチャネルMOSトランジス
タ23a,23bと、入出力回路25の第１のＮチャネルMOSトラ
ンジスタ24とには、15nm厚のゲート酸化膜が使用されて
いる。つまり、メモリセル29のトランスファーゲートの
み2Vの低電圧動作に対応している。
ル29及び内部回路28を構成する第２のＮチャネルMOSト
ランジスタ27a,27bとして、例えばゲート酸化膜厚が7nm
のMOSトランジスタが使用されており、0.4μｍの設計ル
ールに対応している。一方、ＰチャネルMOSトランジス
タ23a,23bと、入出力回路25の第１のＮチャネルMOSトラ
ンジスタ24とには、15nm厚のゲート酸化膜が使用されて
いる。つまり、メモリセル29のトランスファーゲートの
み2Vの低電圧動作に対応している。
ここで、第１のＮチャネルMOSトランジスタ24と第２
のＮチャネルMOSトランジスタ27a,27bとは、夫々ゲート
酸化膜厚が15nmと7nmというように異なったものである
が、第２のＮチャネルMOSトランジスタ27a,27bの基板バ
イアスとして−1.8Vが印加されているので、閾値電圧は
両者とも0.8Vに制御されている。この場合、不純物導入
工程を付加する必要はない。このことは、製造原価の低
減を強く要求されるダイナミックRAMにとって本発明が
極めて効果的であることを示している。
のＮチャネルMOSトランジスタ27a,27bとは、夫々ゲート
酸化膜厚が15nmと7nmというように異なったものである
が、第２のＮチャネルMOSトランジスタ27a,27bの基板バ
イアスとして−1.8Vが印加されているので、閾値電圧は
両者とも0.8Vに制御されている。この場合、不純物導入
工程を付加する必要はない。このことは、製造原価の低
減を強く要求されるダイナミックRAMにとって本発明が
極めて効果的であることを示している。
［発明の効果］ 以上述べたように、本発明はゲート酸化膜厚が異なる
複数のMOSトランジスタが集積されたMOS半導体集積回路
において、ゲート酸化膜厚が薄い方のMOSトランジスタ
の基板バイアス電圧又はウェルバイアス電圧を適正な値
に制御することにより、各トランジスタの閾値を適正な
値に設定するようにしたから、閾値調整のために、製造
工程の増加を伴うトランジスタ毎の基板濃度の最適化を
行う必要が無い。このため、製造原価の低減とトランジ
スタの閾値電圧の最適化とを同時に図ることができると
いう効果を奏する。
複数のMOSトランジスタが集積されたMOS半導体集積回路
において、ゲート酸化膜厚が薄い方のMOSトランジスタ
の基板バイアス電圧又はウェルバイアス電圧を適正な値
に制御することにより、各トランジスタの閾値を適正な
値に設定するようにしたから、閾値調整のために、製造
工程の増加を伴うトランジスタ毎の基板濃度の最適化を
行う必要が無い。このため、製造原価の低減とトランジ
スタの閾値電圧の最適化とを同時に図ることができると
いう効果を奏する。
第１図は本発明の第１の実施例に係るMOS型半導体集積
回路の要部を示す回路図、第２図は本発明の第２の実施
例に係るダイナミックRAMの要部を示す回路図である。 1a,1b;第１のＰチャネルMOSトランジスタ、2a,2b,24;第
１のＮチャネルMOSトランジスタ、3a,3b,8a,8b;CMOSイ
ンバータ回路、5,25;入出力回路、6a,6b;第２のＰチャ
ネルMOSトランジスタ、7a,7b,27a,27b;第２のＮチャネ
ルMOSトランジスタ、10,28;内部回路、11,21;第１の高
位側電源端子、12,22;第１の低位側電源端子、13,26;第
２の高位側電源端子、14;第２の低位側電源端子、23a,2
3b;PチャネルMOSトランジスタ、29;メモリセル、30;キ
ャパシタ、31;ビット線、32;ワード線、33;基板バイア
ス発生ブロック
回路の要部を示す回路図、第２図は本発明の第２の実施
例に係るダイナミックRAMの要部を示す回路図である。 1a,1b;第１のＰチャネルMOSトランジスタ、2a,2b,24;第
１のＮチャネルMOSトランジスタ、3a,3b,8a,8b;CMOSイ
ンバータ回路、5,25;入出力回路、6a,6b;第２のＰチャ
ネルMOSトランジスタ、7a,7b,27a,27b;第２のＮチャネ
ルMOSトランジスタ、10,28;内部回路、11,21;第１の高
位側電源端子、12,22;第１の低位側電源端子、13,26;第
２の高位側電源端子、14;第２の低位側電源端子、23a,2
3b;PチャネルMOSトランジスタ、29;メモリセル、30;キ
ャパシタ、31;ビット線、32;ワード線、33;基板バイア
ス発生ブロック
Claims (4)
- 【請求項１】第１の電源電圧で動作する第１のMOSトラ
ンジスタと、前記第１の電源電圧よりも小さな第２の電
源電圧で動作し前記第１のMOSトランジスタよりもゲー
ト酸化膜が薄い第２のMOSトランジスタとを、シリコン
単結晶基板上に集積化してなるMOS型半導体集積回路に
おいて、前記第１及び第２のMOSトランジスタは基板濃
度が同じ領域に設けられ、前記第２のMOSトランジスタ
の基板バイアス電圧は前記第１のMOSトランジスタの基
板バイアス電圧より大きいことを特徴とするMOS型半導
体集積回路。 - 【請求項２】第１の電源電圧で動作する第１のMOSトラ
ンジスタと、前記第１の電源電圧よりも小さな第２の電
源電圧で動作し前記第１のMOSトランジスタよりもゲー
ト酸化膜が薄い第２のMOSトランジスタとを、シリコン
単結晶基板上に集積化してなるMOS型半導体集積回路に
おいて、前記第１及び第２のMOSトランジスタはウェル
濃度が同じ領域に設けられ、前記第２のMOSトランジス
タのウェルバイアス電圧は前記第１のMOSトランジスタ
のウェルバイアス電圧より大きいことを特徴とするMOS
型半導体集積回路。 - 【請求項３】前記第１のMOSトランジスタは、入出力回
路を構成するものであることを特徴とする請求項１又は
２に記載のMOS型半導体集積回路。 - 【請求項４】前記第２のMOSトランジスタは、メモリセ
ルを構成するものであることを特徴とする請求項１又は
２に記載のMOS型半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1219428A JP2946547B2 (ja) | 1989-08-25 | 1989-08-25 | Ｍｏｓ型半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1219428A JP2946547B2 (ja) | 1989-08-25 | 1989-08-25 | Ｍｏｓ型半導体集積回路 |
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1989
- 1989-08-25 JP JP1219428A patent/JP2946547B2/ja not_active Expired - Fee Related
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