KR100696230B1 - 반도체 집적 회로 - Google Patents

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Abstract

고임계치를 갖는 제1 도전형 트랜지스터 및 저임계치를 갖는 제2 도전형 트랜지스터는 전원 전압이 공급되는 제1 실전원선과, 저임계치를 갖는 트랜지스터로 구성되는 회로 블록의 전원 단자에 접속되는 가상 전원 사이에 직렬로 접속되어 있다. 제1 및 제2 도전형 트랜지스터는 서로 반대의 극성을 갖고 있다. 전원 제어 회로는 제1 및 제2 도전형 트랜지스터를 회로 블록의 동작 중에 온시키는 동시에, 회로 블록의 비동작 중에 오프시킨다. 고임계치를 갖는 제1 도전형 트랜지스터에 저임계치를 갖는 제2 도전형 트랜지스터를 직렬로 접속함으로써, 제1 및 제2 도전형 트랜지스터의 온 저항의 증가를 최소한으로 하는 동시에, 오프 저항을 증가시킬 수 있다. 이 때문에, 제1 및 제2 도전형 트랜지스터의 서브 임계치 전류를 억제할 수 있다. 이 결과, 반도체 집적 회로의 스탠바이 기간의 소비 전력을 삭감할 수 있다.

Description

반도체 집적 회로{SEMICONDUCTOR INTEGRATED CIRCUIT}
본 발명은 저임계치를 갖는 트랜지스터로 구성되고, 비동작 중에 전원 전압의 공급이 차단되는 회로 블록을 갖는 반도체 집적 회로에 관한 것이다.
반도체의 소자 구조의 미세화에 따라 반도체 집적 회로에 공급되는 전원 전압은 해마다 낮아지고 있다. 전원 전압이 낮아지고, 전원 전압과 트랜지스터의 임계치 전압과의 차가 작아지면, 트랜지스터는 온되기 어려워지고, 동작 속도가 저하한다. 이것을 막기 위해 트랜지스터의 임계치 전압은 전원 전압과 함께 낮아지는 경향이 있다.
또한, 트랜지스터의 미세화에 따라 트랜지스터의 비동작시의 누설 전류(서브 임계치 전류)는 커지는 경향이 있다. 서브 임계치 전류의 증가는 반도체 집적 회로의 스탠바이 기간에 있어서의 소비 전력을 증가시킨다. 따라서, 배터리를 사용하는 휴대 기기에서는 소비 전력의 증가는 심각한 문제이다.
최근, 서브 임계치 전류를 삭감하기 위해, MTCMOS(멀티 임계치 전압 CMOS: Multi-Threshold voltage CMOS)라 칭하는 기술이 개발되어 있다. 이 종류의 기술은, 예컨대, 일본 특허 공개 평성 제5-210976호 공보, 일본 특허 공개 평성 제7-212217호 공보 등에 개시되어 있다. MTCMOS 기술에서는, 고속 동작이 필요한 회로 블록내의 트랜지스터의 임계치 전압을 낮게 설정하는 동시에, 회로 블록의 전원 단자를 임계치 전압이 높은 스위치 트랜지스터를 통해 전원선에 접속한다. 그리고, 스위치 트랜지스터를 회로 블록의 동작 중에 온하고, 회로 블록의 비동작 중에 오프함으로써, 스탠바이 기간의 소비 전력이 삭감된다.
그러나, 반도체의 소자 구조의 미세화에 따라 반도체 집적 회로의 집적도가 높아지면, 스위치 트랜지스터의 서브 임계치 전류에 의해 MTCMOS 기술을 채용한 경우에도, 소비 전력이 충분히 삭감되지 않게 되어 버린다. 따라서, 스위치 트랜지스터의 서브 임계치 전류를 더 억제해야 한다.
이하에, 본 발명에 관련되는 선행 기술 문헌을 열기한다.
(특허문헌)
(1) 일본 특허 공개 평성 제5-210976호 공보
(2) 일본 특허 공개 평성 제7-212217호 공보
본 발명의 목적은 반도체 집적 회로의 스탠바이 기간의 소비 전력을 삭감하는 데 있다. 특히, 디바이스 구조를 복잡하게 하지 않고, 반도체 집적 회로의 스탠바이 기간의 소비 전력을 삭감하는 데 있다. 또한, 제품 비용을 증대시키지 않고, 반도체 집적 회로의 스탠바이 기간의 소비 전력을 삭감하는 데 있다.
본 발명의 반도체 집적 회로의 일 형태에서는, 반도체 집적 회로는 저임계치를 갖는 트랜지스터로 구성되는 회로 블록을 갖고 있다. 고임계치를 갖는 제1 도전형 트랜지스터 및 저임계치를 갖는 제2 도전형 트랜지스터는 전원 전압이 공급되는 제1 실전원선과 회로 블록의 전원 단자에 접속되는 가상 전원선 사이에 직렬로 접속되어 있다. 제1 및 제2 도전형 트랜지스터는 서로 반대의 극성을 갖고 있다. 전원 제어 회로는 제1 및 제2 도전형 트랜지스터를 회로 블록의 동작 중에 온시키는 동시에, 회로 블록의 비동작 중에 오프시킨다.
제1 및 제2 도전형 트랜지스터는 회로 블록의 비동작 중에 오프하기 위해서, 회로 블록으로의 전원 전압의 공급이 차단된다. 이 때문에, 반도체 집적 회로의 스탠바이 기간의 소비 전력을 삭감할 수 있다. 또한, 고임계치를 갖는 제1 도전형 트랜지스터에 저임계치를 갖는 제2 도전형 트랜지스터를 직렬로 접속함으로써, 제1 및 제2 도전형 트랜지스터의 온 저항의 증가를 최소한으로 하는 동시에, 오프 저항을 증가시킬 수 있다. 이 때문에, 제1 및 제2 도전형 트랜지스터의 서브 임계치 전류를 더 억제할 수 있다. 이 결과, 반도체 집적 회로의 스탠바이 기간의 소비 전력을 더 삭감할 수 있다.
본 발명의 반도체 집적 회로의 다른 일 형태에서는, 제1 및 제2 도전형 트랜지스터는 각각 nMOS 및 pMOS 트랜지스터(MOS: Metal-Oxide-Semiconductor)이다. 전원 제어 회로는 제1 및 제2 트랜지스터 제어 신호를 nMOS 및 pMOS 트랜지스터의 게이트에 각각 인가한다. 제1 트랜지스터 제어 신호는 회로 블록의 동작 중에 고전원 전압으로 고정되는 동시에, 회로 블록의 비동작 중에 접지 전압으로 고정된다. 고전원 전압은 전원 전압보다 높고, 제2 실전원선에 공급된다. 제2 트랜지스터 제어 신호는 회로 블록의 동작 중에 접지 전압으로 고정되는 동시에, 회로 블록의 비동작 중에 전원 전압으로 고정된다.
회로 블록의 비동작 중에, nMOS 및 pMOS 트랜지스터는 오프되지만, nMOS 및 pMOS 트랜지스터의 접속 노드의 전압(소스 전압)은 미소한 누설 전류에 의해 서서히 전원 전압과 접지 전압의 중간 전압이 된다. 한편, 이 때의 nMOS 및 pMOS 트랜지스터의 게이트 전압은 각각 접지 전압 및 전원 전압이다. 이 때문에, 이 때의 nMOS 및 pMOS 트랜지스터의 게이트·소스간 전압은 각각 부전압 및 정전압으로 할 수 있다. 이 결과, 특별한 부전압의 공급원을 준비하는 일없이 nMOS 및 pMOS 트랜지스터를 확실하게 오프할 수 있고, 서브 임계치 전류를 억제할 수 있다. 따라서, 제품 비용을 증대시키지 않고 반도체 집적 회로의 스탠바이 기간의 소비 전력을 삭감할 수 있다.
또한, 회로 블록의 동작 중에, 고전원 전압으로 고정된 제1 트랜지스터 제어 신호가 nMOS 트랜지스터의 게이트에 인가되기 때문에, 제1 실전원선과 가상 전원선 사이에 배치하여 구성되는 스위치 회로에 nMOS 트랜지스터를 부가하여도 전원 저항의 상승을 최소한으로 할 수 있다.
본 발명의 반도체 집적 회로의 다른 일 형태에서는, 전원 제어 회로는 회로 블록을 동작시키기 위해서 활성화되는 회로 블록 제어 신호의 활성화에 응답하여 제1 트랜지스터 제어 신호를 접지 전압에서 고전원 전압으로 변화시키는 동시에, 제2 트랜지스터 제어 신호를 전원 전압에서 접지 전압으로 변화시킨다. 전원 제어 회로는 회로 블록 제어 신호의 비활성화에 응답하여 제1 트랜지스터 제어 신호를 고전원 전압에서 접지 전압으로 변화시키는 동시에, 제2 트랜지스터 제어 신호를 접지 전압에서 전원 전압으로 변화시킨다.
회로 블록 제어 신호를 이용함으로써, 회로 블록의 동작에 연동하여 nMOS 및 pMOS 트랜지스터의 도통을 제어할 수 있다. 즉, 회로 블록의 동작에 따라 회로 블록으로의 전원 전압의 공급을 제어할 수 있다.
본 발명의 반도체 집적 회로의 다른 일 형태에서는, 전원 제어 회로의 레벨 변환 회로는 고논리 레벨에 대응하는 출력 전압을 전원 전압으로부터 고전원 전압으로 변환한다.
레벨 변환 회로를 설치함으로써, 제1 트랜지스터 제어 신호의 고레벨 전압을 용이하게 고전원 전압으로 변환할 수 있다.
본 발명의 반도체 집적 회로의 다른 일 형태에서는, 강압 회로는 외부 전원 단자를 통해 제2 실전원선에 공급되는 고전원 전압을 강압하여, 전원 전압으로서 제1 실전원선에 공급한다.
강압 회로를 설치함으로써, 2종류의 전압 공급원을 준비할 필요가 없다. 이 때문에, 전원 전압을 공급하는 외부 전원 단자의 형성 등에 따른 제품 비용의 증대를 억제할 수 있다.
본 발명의 반도체 집적 회로의 다른 일 형태에서는, n 및 pMOS 트랜지스터의 백 게이트는 각각 접지선 및 제1 실전원선에 접속되어 있다.
회로 블록의 비동작 중에, nMOS 및 pMOS 트랜지스터의 소스 전압은 서서히 전원 전압과 접지 전압의 중간 전압이 된다. 이 때문에, nMOS 트랜지스터의 백 게이트 전압(기판 전압)을 접지 전압으로 하는 것만으로 nMOS 트랜지스터의 백 게이트 전압을 소스 전압보다 낮게 할 수 있다. 또한, pMOS 트랜지스터의 백 게이트 전압을 전원 전압으로 하는 것만으로 pMOS 트랜지스터의 백 게이트 전압을 소스 전압보다 높게 할 수 있다. 이 결과, 특별한 부전압의 공급원을 준비하는 일없이, nMOS 및 pMOS 트랜지스터의 서브 임계치 전류를 더 억제할 수 있다. 따라서, 제품 비용을 증대시키지 않고, 반도체 집적 회로의 스탠바이 기간의 소비 전력을 더 삭감할 수 있다.
전술한 바와 같이, 제1 실전원선과 가상 전원선 사이에 배치되는 nMOS 트랜지스터의 백 게이트는 그 밖의 nMOS 트랜지스터와 마찬가지로, 접지선에 접속할 수 있다. 이 때문에, 반도체 집적 회로에 구성되는 모든 nMOS 트랜지스터의 백 게이트를 공통으로 접지할 수 있게 된다. 따라서, 제1 실전원선과 가상 전원선 사이에 배치되는 nMOS 트랜지스터의 백 게이트와 그 밖의 nMOS 트랜지스터의 백 게이트를 전기적으로 차단할 필요가 없게 된다. 이 결과, 디바이스 구조(웰 구조)를 복잡하게 하지 않고, 반도체 집적 회로의 스탠바이 기간의 소비 전력을 삭감할 수 있다.
도 1은 본 발명의 반도체 집적 회로의 일 실시 형태를 도시한 설명도.
도 2는 도 1의 전원 제어 회로를 상세하게 도시한 설명도.
도 3은 도 1의 단면 구조의 일부를 도시한 설명도.
도 4는 제1 비교예를 도시한 설명도.
도 5는 도 4의 단면 구조의 일부를 도시한 설명도.
도 6은 제2 비교예를 도시한 설명도.
도 7은 도 6의 단면 구조의 일부를 도시한 설명도.
도 8은 제3 비교예를 도시한 설명도.
도 9는 도 8의 단면 구조의 일부를 도시한 설명도.
도 10은 본 발명의 반도체 집적 회로 및 비교예의 반도체 집적 회로의 주요한 성능을 도시한 설명도.
이하, 도면을 이용하여 본 발명의 실시 형태를 설명한다.
도 1은 본 발명의 반도체 집적 회로의 일 실시 형태를 나타내고 있다. 이하의 설명에서, 전원선에 공급되는 전압에는 전원선과 동일한 부호를 사용한다.
반도체 집적 회로(10)는 강압 회로 VSDC, 회로 블록 제어 회로 CPU, 전원 제어 회로 CTL(CTL1∼CTLm), 회로 블록 BLK(BLK1∼BLKm), nMOS 트랜지스터(제1 도전형 트랜지스터) N(N1∼Nm), pMOS 트랜지스터(제2 도전형 트랜지스터) P(P1∼Pm), 제1 실전원선 VDDI, 제2 실전원선 VDDE, 가상 전원선 VDDV(VDDV1∼VDDVm) 및 접지선 VSS를 갖고 있다. 또, 전원 제어 회로 CTL2∼CTLm, 회로 블록 BLK2∼BLKm, nMOS 트랜지스터 N2∼Nm, pMOS 트랜지스터 P2∼Pm 및 가상 전원선 VDDV2∼VDDVm은 각각 전원 제어 회로 CTL1, 회로 블록 BLK1, nMOS 트랜지스터 N1, pMOS 트랜지스터 P1 및 가상 전원선 VDDV1과 마찬가지로 구성되어 있고, 기본 동작도 동일하다. 이 때문에, 전원 제어 회로 CTL1, 회로 블록 BLK1, nMOS 트랜지스터 N1, pMOS 트랜지스터 P1 및 가상 전원선 VDDV1에 대해서만 상세하게 설명한다.
강압 회로 VSDC는 외부 전원 단자 EPP를 통해 제2 실전원선 VDDE에 공급되는 고전원 전압 VDDE(3 V)를 강압하고, 전원 전압 VDDI(1.5 V)로서 제1 실전원선 VDDI 에 공급한다.
회로 블록 제어 회로 CPU는 회로 블록 BLK1을 동작시키기 위해서 활성화되는 회로 블록 제어 신호 BC1을 전원 제어 회로 CTL1 및 회로 블록 BLK1에 출력한다. 회로 블록 제어 신호 BC1은 활성화에 의해 접지 전압 VSS(0 V)에서 전원 전압 VDDI로 변화된다. 회로 블록 제어 신호 BC1은 비활성화에 의해 전원 전압 VDDI에서 접지 전압 VSS로 변화된다.
회로 블록 BLK1은 저임계치(｜0.3 V｜)를 갖는 MOS 트랜지스터로 구성된 CMOS 회로이다. 회로 블록 BLK1은 회로 블록 제어 신호 BC1의 활성화(상승 에지)에 동기하여 동작을 시작하는 동시에 회로 블록 제어 신호의 비활성화(하강 에지)에 동기하여 동작을 정지한다.
nMOS 트랜지스터 N1 및 pMOS 트랜지스터 P1은 제1 실전원선 VDDI와, 회로 블록 BLK1의 전원 단자 BPP1에 접속되는 가상 전원선 VDDV1 사이에 직렬로 접속되어 있다. nMOS 트랜지스터 N1은 고임계치(0.6 V)를 갖고 있다. nMOS 트랜지스터 N1의 드레인 및 백 게이트는 각각 제1 실전원선 VDDI 및 접지선 VSS에 접속되어 있다. pMOS 트랜지스터 P1은 저임계치(-0.3 V)를 갖고 있다. pMOS 트랜지스터 P1의 드레인 및 백 게이트는 각각 가상 전원선 VDDV1 및 제1 실전원선 VDDI에 접속되어 있다. 또한, nMOS 트랜지스터 N1 및 pMOS 트랜지스터 P1의 소스는 서로 접속되어 있다. 본 발명의 반도체 집적 회로(10)에서는 종래와 같이 고임계치를 갖는 pMOS 트랜지스터를 배치하는 것은 아니고, 고임계치를 갖는 nMOS 트랜지스터 N1에 저임계치를 갖는 pMOS 트랜지스터 P1을 직렬로 접속함으로써, nMOS 트랜지스터 N1및 pMOS 트랜지스터 P1의 온 저항의 증가가 억제되는 동시에, 오프 저항이 증가한다.
전원 제어 회로 CTL1은 제1 트랜지스터 제어 신호 TCN1 및 제2 트랜지스터 제어 신호 TCP1을 각각 nMOS 트랜지스터 N1 및 pMOS 트랜지스터 P1의 게이트에 출력한다. 전원 제어 회로 CTL1은 회로 블록 제어 신호 BC1의 활성화(상승 에지)에 동기하여 제1 트랜지스터 제어 신호 TCN1을 접지 전압 VSS에서 고전원 전압 VDDE로 변화시키는 동시에, 제2 트랜지스터 제어 신호 TCP1을 전원 전압 VDDI에서 접지 전압 VSS로 변화시킨다. 전원 제어 회로 CTL1은 회로 블록 제어 신호 BC1의 비활성화(하강 에지)에 동기하여 제1 트랜지스터 제어 신호 TCN1을 고전원 전압 VDDE에서 접지 전압 VSS로 변화시키는 동시에, 제2 트랜지스터 제어 신호 TCP1을 접지 전압 VSS에서 전원 전압 VDDI로 변화시킨다. 즉, 전원 제어 회로 CTL1은 nMOS 트랜지스터 N1 및 pMOS 트랜지스터 P1을 회로 블록 BLK1의 동작 중(액티브 기간)에 온시키는 동시에, 회로 블록 BLK1의 비동작 중(스탠바이 기간)에 오프시킨다. 이 때문에, 회로 블록 BLK1의 동작에 연동하여 회로 블록 BLK1로의 전원 전압의 공급이 제어된다. 또한, 회로 블록 BLK1의 동작 중에, 고전원 전압 VDDE로 고정된 제1 트랜지스터 제어 신호 TCN1이 nMOS 트랜지스터 N1의 게이트에 인가되기 때문에, nMOS 트랜지스터 N1의 온 저항이 낮아지고, 전원 저항의 상승이 억제된다.
도 2는 도 1의 전원 제어 회로 CTL1을 상세하게 나타내고 있다.
전원 제어 회로 CTL1은 인버터 회로 INV1∼INV4 및 레벨 변환 회로 LC로 구성되어 있다.
인버터 회로 INV1은 pMOS 트랜지스터 CP1 및 nMOS 트랜지스터 CN1로 구성되 어 있다. 인버터 회로 INV1은 회로 블록 제어 회로 CPU(도 1)로부터 출력되는 회로 블록 제어 신호 BC1을 반전하여 내부 신호 /BC1로서 출력한다.
인버터 회로 INV2는 pMOS 트랜지스터 CP2 및 nMOS 트랜지스터 CN2로 구성되어 있다. 인버터 회로 INV2는 내부 신호 /BC1을 반전하여, 내부 신호 /TCP1로서 출력한다.
인버터 회로 INV3은 pMOS 트랜지스터 CP3 및 nMOS 트랜지스터 CN3으로 구성되어 있다. 인버터 회로 INV3은 내부 신호 /TCP1을 반전하여, 제2 트랜지스터 제어 신호 TCP1로서 pMOS 트랜지스터 P1(도 1)의 게이트에 출력한다. 이에 따라, pMOS 트랜지스터 P1은 회로 블록 BLK1의 동작 중에 온되는 동시에, 회로 블록 BLK1의 비동작 중에 오프된다.
레벨 변환 회로 LC는 내부 신호 /BC1의 고레벨 전압을 전원 전압 VDDI에서 고전원 전압 VDDE로 변환하여 내부 신호 /TCN1로서 출력한다.
인버터 회로 INV4는 pMOS 트랜지스터 CP4 및 nMOS 트랜지스터 CN4로 구성되어 있다. 인버터 회로 INV4는 내부 신호 /TCN1을 반전하여 제1 트랜지스터 제어 신호 TCN1로서 nMOS 트랜지스터 N1(도 1)의 게이트에 출력한다. 이에 따라, nMOS 트랜지스터 N1은 회로 블록 BLK1의 동작 중에 온되는 동시에, 회로 블록 BLK1의 비동작 중에 오프된다.
회로 블록 BLK1의 비동작 중에, nMOS 트랜지스터 N1 및 pMOS 트랜지스터 P1은 오프되지만, nMOS 트랜지스터 N1 및 pMOS 트랜지스터 P1의 접속 노드의 전압(소스 전압)은 미소한 누설 전류에 의해 서서히 전원 전압 VDDI와 접지 전압 VSS의 중 간 전압이 된다. 한편, 이 때의 nMOS 트랜지스터 N1 및 pMOS 트랜지스터 P1의 게이트 전압은 각각 접지 전압 VSS 및 전원 전압 VDDI이다. 이 때문에, 이 때의 nMOS 트랜지스터 N1의 게이트·소스간 전압은 부전압이 된다. 또한, 이 때의 pMOS 트랜지스터 P1의 게이트·소스간 전압은 정전압이 된다. 이 결과, 특별한 부전압의 공급원을 설치하지 않고, nMOS 트랜지스터 N1 및 pMOS 트랜지스터 P1은 확실하게 오프되어, 서브 임계치 전류가 억제된다.
또한, 회로 블록 BLK1의 비동작 중에, nMOS 트랜지스터 N1 및 pMOS 트랜지스터 P1의 접속 노드의 전압(소스 전압)은 서서히 전원 전압과 접지 전압의 중간 전압이 되기 때문에, nMOS 트랜지스터 N1의 백 게이트를 접지하는 것만으로 nMOS 트랜지스터 N1의 백 게이트 전압은 소스 전압보다 낮아진다. 또한, pMOS 트랜지스터 P1의 백 게이트를 제1 실전원선 VDDI에 접속하는 것만으로 pMOS 트랜지스터 P1의 백 게이트 전압은 소스 전압보다 높아진다. 이 때문에, 특별한 부전압의 공급원을 설치하지 않고, nMOS 트랜지스터 N1 및 pMOS 트랜지스터 P1의 임계치 전압이 높아진다. 이 결과, nMOS 트랜지스터 N1 및 pMOS 트랜지스터 P1의 서브 임계치 전류가 더 억제된다.
전술한 바와 같이, 전원 제어 회로 CTL2∼CTLm, 회로 블록 BLK2∼BLKm, nMOS 트랜지스터 N2∼Nm, pMOS 트랜지스터 P2∼Pm 및 가상 전원선 VDDV2∼VDDVm은 각각 전원 제어 회로 CTL1, 회로 블록 BLK1, nMOS 트랜지스터 N1, pMOS 트랜지스터 P1 및 가상 전원선 VDDV1과 마찬가지로 구성되어 있고, 기본 동작도 동일하다. 이 때문에, 반도체 집적 회로(10)에서는, 활성화된 회로 블록 제어 신호 BC에 대응하는 회로 블록 BLK에만 전원 전압 VDDI가 공급된다. 동작하지 않는 회로 블록 BLK로의 전원 전압 VDDI의 공급은 차단되기 때문에, 반도체 집적 회로(10)의 소비 전력이 삭감된다. 전술한 바와 같이 nMOS 트랜지스터 N1 및 pMOS 트랜지스터 P1의 서브 임계치 전류가 억제되기 때문에, 특히, 반도체 집적 회로(10)의 스탠바이 기간(모든 회로 블록 BLK가 동작하지 않는 기간)의 소비 전력이 대폭 삭감된다.
도 3은 도 1의 단면 구조의 일부를 나타내고 있다.
p형의 기판 PSUB에는 n형 불순물의 도입에 의해 n웰 NW가 형성되고, p형 불순물의 도입에 의해 p웰 PW가 형성되어 있다. nMOS 트랜지스터의 소스 및 드레인(모두 N+층)은 p웰 PW에 n형 불순물을 도입하여 형성되어 있다. nMOS 트랜지스터의 백 게이트(P+층)는 p웰 PW에 p형 불순물을 도입하여 형성되어 있다. pMOS 트랜지스터의 소스 및 드레인(모두 P+층)은 n웰 NW에 p형 불순물을 도입하여 형성되어 있다. pMOS 트랜지스터의 백 게이트(N+층)는 n웰 NW에 n형 불순물을 도입하여 형성되어 있다. nMOS 및 pMOS 트랜지스터의 게이트(도면 중의 검은색 사각형)는 소스와 드레인 사이의 채널 영역 상에 산화막(도시하지 않음)을 통해 형성되어 있다.
nMOS 트랜지스터 N1의 백 게이트는 nMOS 트랜지스터 CN3, CN4, BN1과 마찬가지로, 공통의 접지선(VSS)에 접속되어 있다. 이 때문에, nMOS 트랜지스터 N1의 백 게이트와 nMOS 트랜지스터 CN3, CN4, BN1의 백 게이트를 전기적으로 차단할 필요가 없게 된다. 이 때문에, 반도체 집적 회로(10)는 간이한 트윈 웰 구조로 실현되어 있다.
다음에, 본 발명자가 본 발명을 하기 전에 검토한 회로에 대해서 설명한다.
도 4는 제1 실전원선 VDDI와 가상 전원선 VDDV(VDDV1∼VDDVm) 사이에 nMOS 트랜지스터 N(N1∼Nm)만을 각각 배치한 예(제1 비교예)를 나타내고 있다. 도 5는 도 4의 단면 구조의 일부를 나타내고 있다. 도 6은 제1 실전원선 VDDI와 가상 전원선 VDDV(VDDV1∼VDDVm) 사이에 고임계치(-0.5 V)를 갖는 pMOS 트랜지스터 Pb(P1b∼Pmb)만을 각각 배치한 예(제2 비교예)를 나타내고 있다. 도 7은 도 6의 단면 구조의 일부를 나타내고 있다. 도 8은 도 4의 nMOS 트랜지스터 N(N1∼Nm)의 백 게이트에 부전압을 인가한 예(제3 비교예)를 나타내고 있다. 도 9는 도 8의 단면 구조의 일부를 나타내고 있다. 도 1 내지 도 3에서 설명한 요소와 동일한 요소에 대해서는 동일한 부호를 붙이고, 상세한 설명은 생략한다. 도 4, 도 5, 도 8, 도 9에 도시한 회로는 아직 공지가 아니다.
도 4에서는, nMOS 트랜지스터 N1이 오프되면, nMOS 트랜지스터 N1의 소스 전압은 회로 블록 BLK1의 미소한 누설 전류에 의해 서서히 접지 전압 VSS와 같아진다. 이 때문에, 회로 블록 BLK1의 스탠바이 기간 중에, nMOS 트랜지스터 N1의 게이트·소스 전압을 부전압으로 할 수 없다. 마찬가지로, nMOS 트랜지스터 N1의 백 게이트를 소스 전압보다 낮게 할 수 없다. 이 결과, nMOS 트랜지스터 N1의 서브 임계치 전류의 억제 효과는 낮아진다.
도 6에서는, pMOS 트랜지스터 P1의 소스 전압은 항상 전원 전압 VDDI이기 때문에, 회로 블록 BLK1의 스탠바이 기간 중에 pMOS 트랜지스터 P1의 게이트·소스 전압을 정전압으로 할 수 없다. 마찬가지로, pMOS 트랜지스터 P1의 백 게이트를 소스 전압보다 높게 할 수 없다. 이 결과, pMOS 트랜지스터 P1의 서브 임계치 전류의 억제 효과는 낮아진다.
도 8에서는, nMOS 트랜지스터 N1이 오프되면, nMOS 트랜지스터 N1의 소스 전압은 회로 블록 BLK1의 미소한 누설 전류에 의해 서서히 접지 전압 VSS와 같아진다. 이 때문에, 회로 블록 BLK1의 스탠바이 기간 중안에 nMOS 트랜지스터 N1의 게이트·소스 전압을 부전압으로 할 수 없다. 이 결과, nMOS 트랜지스터 N1의 서브 임계치 전류의 억제 효과는 낮아진다.
또한, nMOS 트랜지스터 N1의 백 게이트는 부전압 생성 회로로부터 공급되는 부전압의 공급선 VSSA에 접속되어 있다. 이 때문에, nMOS 트랜지스터 N1의 백 게이트 전압은 nMOS 트랜지스터 N1이 오프되었을 때에 소스 전압보다 낮아진다. 그러나, 특별한 부전압의 공급원이 필요하기 때문에, 제품 비용이 증대하게 된다.
도 9에서는, nMOS 트랜지스터 N1의 백 게이트는 부전압의 공급선 VSSA에 접속되어 있다. 접지선 VSS로부터 부전압의 공급선 VSSA로의 전류 누설을 방지하기 위해서, nMOS 트랜지스터 N1의 백 게이트와 nMOS 트랜지스터 CN4, BN1의 백 게이트를 전기적으로 차단해야 한다. 이 때문에, 반도체 집적 회로(10c)는 nMOS 트랜지스터 N1의 p웰 PW와 기판 PSUB를 분리하는 트리플 웰 구조를 필요로 한다. 이 결과, 제품 비용이 증대하게 된다.
도 10은 본 발명의 반도체 집적 회로(10) 및 도 4, 도 6, 도 8에 도시한 반도체 집적 회로(10a, 10b, 10c)의 주요한 성능을 나타내고 있다. 온 전류(또는 오프 전류)는 제1 실전원선 VDDI와 가상 전원선 VDDV 사이에 배치된 MOS 트랜지스터가 온(또는 오프)되었을 때의 전류치(시뮬레이션)이다. 도면 중에서는, 온 전류 및 오프 전류는 제1 비교예의 최악의 값을 1로 할 때의 상대값을 나타내고 있다. 제1 실전원선 VDDI와 가상 전원선 VDDV 사이에 배치된 MOS 트랜지스터의 트랜지스터 사이즈(채널 길이 및 채널 폭)는 전부 동일하다.
도 10에 도시한 바와 같이, 제1 실전원선 VDDI와 가상 전원선 VDDV 사이에 배치되는 스위칭 소자에 pMOS 트랜지스터를 사용하는 본 발명의 반도체 집적 회로(10)와, 제2 비교예의 반도체 집적 회로(10b)를 비교하면, 본 발명의 반도체 집적 회로(10)는 제2 비교예의 반도체 집적 회로(10b)에 비하여 온 전류를 배증시킬 수 있다. 즉, 제1 실전원선 VDDI와 가상 전원선 VDDV 사이에 배치되는 MOS 트랜지스터의 온 저항의 증가를 최소한으로 할 수 있다. 또한, 본 발명의 반도체 집적 회로(10)는 제1 내지 제3 비교예의 반도체 집적 회로(10a, 10b, 10c)에 비하여 오프 전류(서브 임계치 전류)를 대폭 삭감할 수 있다. 즉, 반도체 집적 회로(10)의 스탠바이 기간의 소비 전력을 대폭 삭감할 수 있다. 또한, 본 발명의 반도체 집적 회로(10)는 간이한 트윈 웰 구조로 실현되고, 또한 부전압의 공급원이 필요로 하지 않기 때문에, 제품 비용의 증가를 최소한으로 할 수 있다.
이상, 본 실시 형태에서는 다음과 같은 효과를 얻을 수 있다.
nMOS 트랜지스터 N 및 pMOS 트랜지스터 P는 회로 블록 BLK의 비동작 중에 오프되기 때문에, 회로 블록 BLK로의 전원 전압의 공급이 차단된다. 이 때문에, 반도체 집적 회로(10)의 스탠바이 기간의 소비 전력을 삭감할 수 있다. 또한, 고임계치를 갖는 nMOS 트랜지스터 N에 저임계치를 갖는 pMOS 트랜지스터 P를 직렬로 접속함으로써, nMOS 트랜지스터 N 및 pMOS 트랜지스터 P의 온 저항의 증가를 최소한으로 하는 동시에, 오프 저항을 증가시킬 수 있다. 이 때문에, nMOS 트랜지스터 N 및 pMOS 트랜지스터 P의 서브 임계치 전류를 더 억제할 수 있다. 이 결과, 반도체 집적 회로(10)의 스탠바이 기간의 소비 전력을 더 삭감할 수 있다.
회로 블록 BLK의 비동작 중에, nMOS 트랜지스터 N 및 pMOS 트랜지스터 P의 소스 전압은 서서히 전원 전압과 접지 전압의 중간 전압이 되기 때문에, nMOS 트랜지스터 N 및 pMOS 트랜지스터 P의 게이트·소스간 전압은 각각 부전압 및 정전압으로 할 수 있다. 이 때문에, 특별한 부전압의 공급원을 준비하지 않고, nMOS 트랜지스터 N 및 pMOS 트랜지스터 P를 확실하게 오프할 수 있어 서브 임계치 전류를 억제할 수 있다. 이 결과, 제품 비용을 증대시키지 않고, 반도체 집적 회로(10)의 스탠바이 기간의 소비 전력을 삭감할 수 있다.
회로 블록 BLK의 동작 중에, 고전원 전압 VDDE로 고정된 제1 트랜지스터 제어 신호 TCN이 nMOS 트랜지스터 N의 게이트에 인가되기 때문에, 제1 실전원선 VDDI와 가상 전원선 VDDV 사이에 배치하여 구성되는 스위치 회로에 nMOS 트랜지스터 N을 부가하여도, 전원 저항의 상승을 최소한으로 할 수 있다.
회로 블록 제어 신호 BC를 이용함으로써, 회로 블록 BLK의 동작에 연동하여 nMOS 트랜지스터 N 및 pMOS 트랜지스터 P의 도통을 제어할 수 있다. 즉, 회로 블록 BLK의 동작에 따라 회로 블록 BLK로의 전원 전압 VDDI의 공급을 제어할 수 있다.
레벨 변환 회로 LC를 설치함으로써, 제1 트랜지스터 제어 신호 TCN의 고레벨 전압을 용이하게 고전원 전압 VDDE로 변환할 수 있다.
강압 회로 VSDC를 설치함으로써, 2종류의 전압 공급원을 준비할 필요가 없 다. 이 때문에, 전원 전압 VDDI를 공급하는 외부 전원 단자의 형성 등에 따른 제품 비용의 증대를 억제할 수 있다.
회로 블록 BLK의 비동작 중에, nMOS 트랜지스터 N 및 pMOS 트랜지스터 P의 소스 전압은 서서히 전원 전압과 접지 전압의 중간 전압이 되기 때문에, nMOS 트랜지스터 N의 백 게이트 전압을 접지 전압 VSS로 하는 것만으로 nMOS 트랜지스터 N의 백 게이트 전압을 소스 전압보다 낮게 할 수 있다. 또한, pMOS 트랜지스터 P의 백 게이트 전압을 전원 전압 VDDI로 하는 것만으로 pMOS 트랜지스터 P의 백 게이트 전압을 소스 전압보다 높게 할 수 있다. 이 결과, 특별한 부전압의 공급원을 준비하지 않고, nMOS 트랜지스터 N 및 pMOS 트랜지스터 P의 서브 임계치 전류를 더 억제할 수 있다. 따라서, 제품 비용을 증대시키지 않고, 반도체 집적 회로(10)의 스탠바이 기간의 소비 전력을 더 삭감할 수 있다.
nMOS 트랜지스터의 N의 백 게이트는 그 밖의 nMOS 트랜지스터와 마찬가지로, 접지선에 접속할 수 있다. 이 때문에, 반도체 집적 회로(10)에 구성되는 모든 nMOS 트랜지스터의 백 게이트를 공통으로 접지할 수 있다. 따라서, nMOS 트랜지스터 N의 백 게이트와 그 밖의 nMOS 트랜지스터의 백 게이트를 전기적으로 차단할 필요가 없게 된다. 이 결과, 디바이스 구조(웰 구조)를 복잡하게 하지 않고, 반도체 집적 회로(10)의 스탠바이 기간의 소비 전력을 삭감할 수 있다.
또, 전술한 실시 형태에서는, 회로 블록 제어 신호 BC(BC1∼BCm)는 회로 블록 제어 회로 CPU로부터 공급되는 예에 대해서 기술하였다. 본 발명은 이러한 실시형태에 한정되지 않는다. 예컨대, 회로 블록 BLK(BLK1∼BLKm)의 동작을 외부에서 제어하기 위해서 외부 신호 단자를 통해 공급되는 신호를 회로 블록 제어 신호 BC(BC1∼BCm)로서 이용하여도 좋다.
이상, 본 발명에 대해서 상세히 설명해 왔지만, 전술한 실시 형태 및 그 변형예는 발명의 일례에 불과하고, 본 발명은 이것에 한정되는 것은 아니다. 본 발명을 일탈하지 않는 범위에서 변형할 수 있는 것은 분명하다.
본 발명의 반도체 집적 회로에서는, 제1 및 제2 도전형 트랜지스터의 서브 임계치 전류를 억제할 수 있다. 이 때문에, 반도체 집적 회로의 스탠바이 기간의 소비 전력을 더 삭감할 수 있다.
본 발명의 반도체 집적 회로에서는, nMOS 트랜지스터의 게이트·소스간 전압을 부전압으로 할 수 있기 때문에, 특별한 부전압의 공급원을 준비하지 않고, nMOS 트랜지스터를 확실하게 오프할 수 있어 서브 임계치 전류를 억제할 수 있다. 따라서, 제품 비용을 증대시키지 않고, 반도체 집적 회로의 스탠바이 기간의 소비 전력을 삭감할 수 있다.
또한, 고전원 전압이 nMOS 트랜지스터의 게이트에 인가되기 때문에, 제1 실전원선과 가상 전원선 사이에 배치하여 구성되는 스위치 회로에 nMOS 트랜지스터를 부가하여도 전원 저항의 상승을 최소한으로 할 수 있다.
본 발명의 반도체 집적 회로에서는, 회로 블록의 동작에 따라 회로 블록으로의 전원 전압의 공급을 제어할 수 있다.
본 발명의 반도체 집적 회로에서는, 레벨 변환 회로에 의해 제1 트랜지스터 제어 신호의 고레벨 전압을 용이하게 고전원 전압으로 변환할 수 있다.
본 발명의 반도체 집적 회로에서는, 강압 회로를 설치함으로써, 2종류의 전압 공급원을 준비할 필요가 없다. 이 때문에, 전원 전압을 공급하는 외부 전원 단자의 형성 등에 따른 제품 비용의 증대를 억제할 수 있다.
본 발명의 반도체 집적 회로에서는, 회로 블록의 비동작 중에, nMOS 트랜지스터의 백 게이트 전압을 소스 전압보다 낮게 할 수 있고, pMOS 트랜지스터의 백 게이트 전압을 소스 전압보다 높게 할 수 있다. 이 결과, 특별한 부전압의 공급원을 준비하지 않고, n 및 pMOS 트랜지스터의 서브 임계치 전류를 더 억제할 수 있다. 따라서, 제품 비용을 증대시키지 않고, 반도체 집적 회로의 스탠바이 기간의 소비 전력을 더 삭감할 수 있다.
또한, 제1 실전원선과 가상 전원선 사이에 배치되는 nMOS 트랜지스터의 백 게이트는 그 밖의 nMOS 트랜지스터와 마찬가지로, 공통의 접지선에 접속할 수 있다. 이 때문에, 제1 실전원선과 가상 전원선 사이에 배치되는 nMOS 트랜지스터의 백 게이트와 그 밖의 nMOS 트랜지스터의 백 게이트를 전기적으로 차단할 필요가 없게 된다. 이 결과, 디바이스 구조(웰 구조)를 복잡하게 하지 않고, 반도체 집적 회로의 스탠바이 기간의 소비 전력을 삭감할 수 있다.

Claims (6)

  1. 저임계치를 갖는 트랜지스터들로 구성되는 회로 블록과,
    전원 전압이 공급되는 제1 실전원선과,
    상기 회로 블록의 전원 단자에 접속되는 가상 전원선과,
    상기 제1 실전원선과 상기 가상 전원선 사이에 직렬 접속되고, 고임계치를 구비하는 제1 도전형 트랜지스터 및 상기 제1 도전형 트랜지스터와는 역극성의 저임계치를 구비하는 제2 도전형 트랜지스터와,
    상기 제1 및 제2 도전형 트랜지스터를 상기 회로 블록의 동작 중에 온시키고, 상기 회로 블록의 비동작 중에 오프시키는 전원 제어 회로를 포함하는 반도체 집적 회로.
  2. 제1항에 있어서, 상기 전원 전압보다 높은 고전원 전압이 공급되는 제2 실전원선을 구비하고,
    상기 제1 도전형 트랜지스터는 nMOS 트랜지스터이고,
    상기 제2 도전형 트랜지스터는 pMOS 트랜지스터이고,
    상기 전원 제어 회로는,
    상기 회로 블록의 동작 중에 상기 고전원 전압으로 고정되고, 상기 회로 블록의 비동작 중에 접지 전압으로 고정되는 제1 트랜지스터 제어 신호를 상기 nMOS 트랜지스터의 게이트에 인가하며,
    상기 회로 블록의 동작 중에 상기 접지 전압으로 고정되고, 상기 회로 블록의 비동작 중에 상기 전원 전압으로 고정되는 제2 트랜지스터 제어 신호를 상기 pMOS 트랜지스터의 게이트에 인가하는 것인, 반도체 집적 회로.
  3. 제2항에 있어서, 상기 전원 제어 회로는 상기 회로 블록을 동작시키기 위해서 활성화되는 회로 블록 제어 신호의 활성화에 응답하여 상기 제1 트랜지스터 제어 신호를 상기 접지 전압에서 상기 고전원 전압으로 변화시키고, 상기 제2 트랜지스터 제어 신호를 상기 전원 전압에서 상기 접지 전압으로 변화시키고,
    상기 회로 블록 제어 신호의 비활성화에 응답하여 상기 제1 트랜지스터 제어 신호를 상기 고전원 전압에서 상기 접지 전압으로 변화시키고, 상기 제2 트랜지스터 제어 신호를 상기 접지 전압에서 상기 전원 전압으로 변화시키는 것인, 반도체 집적 회로.
  4. 제2항에 있어서, 상기 전원 제어 회로는 고논리 레벨에 대응하는 출력 전압을 상기 전원 전압에서 상기 고전원 전압으로 변환하는 레벨 변환 회로를 포함하는 것인, 반도체 집적 회로.
  5. 제2항에 있어서, 상기 고전원 전압을 강압하여, 상기 전원 전압으로서 상기 제1 실전원선에 공급하는 강압 회로를 더 포함하고,
    상기 고전원 전압은 외부 전원 단자를 통해 상기 제2 실전원선에 공급되는 것인, 반도체 집적 회로.
  6. 제2항에 있어서, 상기 nMOS 트랜지스터의 백 게이트는 접지선에 접속되고, 상기 pMOS 트랜지스터의 백 게이트는 상기 제1 실전원선에 접속되어 있는 것인, 반도체 집적 회로.
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