KR100244287B1 - 씨모스펫 - Google Patents

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Abstract

본 발명은 기판 효과를 감소하기에 적당한 씨모스펫에 관한 것으로, 전원 전압단에 소오스와 기판이 공통으로 연결되며 제 1 입력이 게이트에 인가되는 제 1 PMOS;상기 제 1 PMOS에 직렬 연결되고 상기 제 1 PMOS의 드레인에 소오스와 기판에 공통으로 연결되고 출력단에 드레인이 연결되며 제 2 입력이 게이트에 인가되는 제 2 PMOS;상기 제 2 PMOS에 직렬 연결되고 상기 출력단에 드레인이 연결되고 소오스와 기판이 공통으로 연결되며 상기 제 2 PMOS의 게이트와 공통으로 제 2 입력이 게이트에 인가되는 제 1 NMOS; 상기 제 1 NMOS의 소오스와 기판에 드레인이 공통으로 연결되며 상기 제 1 입력이 상기 제 1 PMOS의 게이트와 공통으로 게이트에 인가되고 소오스와 기판이 접지단에 연결되는 제 2 NMOS를 포함하여 구성된다.

Description

씨모스펫{CMOSFET}
본 발명은 트윈 웰 구조의 씨모스펫(CMOS FET : Complementary Metal Oxide Semiconductor Field Effect Transistor)에 관한 것으로 특히, 기판 효과를 감소하기에 적당한 씨모스펫에 관한 것이다.
이하에서, 첨부된 도면을 참조하여 종래 트윈 웰 구조의 씨모스펫을 설명하기로 한다.
도 1은 종래 트윈 웰 구조의 씨모스펫의 단면 구조도이다.
종래 트윈 웰 구조의 씨모스펫은 p형 반도체 기판(1)에 소정간격을 갖고, 제 1 n형 웰(2) 및 제 2 n형 웰(3)이 형성되고, 상기 제 2 n형 웰(3)과 접해서 p형 웰(4)이 형성된다.
이어서, 상기 각 웰(2)(3)(4)의 상측으로 절연막(5)을 사이에 두고 제 1, 제 2, 제 3 및 제 4 게이트 전극(6a)(6b)(6c)(6d)이 형성된다.
이때, 상기 제 1 n형 웰(2) 및 제 2 n형 웰(3)에는 각 각 제 1 및 제 2 게이트 전극(6a)(6b)이 형성되고, p형 웰(4)에는 제 3 및 제 4 게이트 전극(6c)(6d)이 형성된다.
그리고 상기 각 게이트 전극(6a)(6b)(6c)(6d)의 양측하부의 각 웰(2)(3)(4)에는 소오스/드레인 영역으로 사용할 제 1, 제 2, 제 3 및 제 4 불순물 영역(7a)(7b)(7c)(7d)이 형성된다.
이때, 상기 제 1 n형 웰(2) 및 제 2 n형 웰(3)에 각각 형성된 제 1 n형 불순물 영역(8) 및 제 2 n형 불순물 영역(9)과, p형 웰(4) 및 p형 반도체 기판(1)에 각각 형성된 제 1 p형 불순물 영역(10) 및 제 2 p형 불순물 영역(11)은 각각 웰과 기판에 안정된 바이어스를 인가하기 위한 불순물 영역이다.
그리고 상기 제 1 및 제 4 게이트 전극(7a)(7d)은 공통으로 제 1 입력 단자(A0)에 연결되고, 상기 제 2 및 제 3 게이트 전극(7b)(7c)은 공통으로 제 2 입력 단자(B0)에 연결된다.
그리고 제 1 n형 웰(2)에 형성된 제 1 불순물 영역(7a)의 소오스 및 제 1 n형 불순물 영역(8)은 전원 전압(Vdd)과 연결되고, p형 웰(4)에 형성된 제 4 불순물 영역(7d)의 소오스 및 제 1 p형 불순물 영역(10)은 접지전압(gnd)과 연결된다.
여기서, 상기 p형 반도체 기판(1)에 형성된 제 2 p형 불순물 영역(11) 역시 접지전압(gnd)에 연결된다.
또한, 상기 제 2 및 제 3 게이트 전극(6b)(6c) 양측의 불순물 영역(7b)(7c)의 드레인은 출력단자(Vout)와 연결된다.
그리고, 상기 제 3 게이트 전극(6c)의 소오스는 제 4 게이트 전극(6d)의 드레인과 연결되고, 상기 제 1 게이트 전극(6a)의 드레인은 제 2 게이트 전극(6b)의 소오스와 연결됨과 동시에 제 2 게이트 전극(6b) 하부의 제 2 n형 웰(3)에 형성된 제 2 n형 불순물 영역(9)과도 연결된다.
도 2는 도 1에 나타낸 바와 같은 종래 트윈 웰 구조의 씨모스펫의 회로도이다.
제 1 pMOS(P0) 및 제 2 nMOS(N1)의 게이트는 공통으로 제 1 입력 단자(A0)에 연결되며, 제 2 pMOS(P1) 및 제 1 nMOS(N0)의 게이트는 공통으로 제 2 입력 단자(B0)에 연결된다.
그리고, 제 1 pMOS(P0)의 소오스는 전원 전압(Vdd)에 연결되며, 제 1 pMOS(P0)의 바디(body)(제 1 n형 웰(2))역시 전원 전압(Vdd)에 연결된다. 또한, 제 1 pMOS(P0)의 드레인은 제 2 pMOS(P1)의 소오스와 연결된다. 이때, 제 2 pMOS(P1)의 드레인은 출력단자(Vout)에 연결된다. 그리고, 제 2 pMOS(P1)의 바디(제 2 n형 웰(3))는 제 1 pMOS(P0)의 드레인(P0D(Drain))에 연결된다.
계속해서, 제 1 nMOS(N0)의 드레인은 출력단자(Vout)에 연결되고, 소오스는 제 2 nMOS(N1)의 드레인에 연결된다. 그리고, 제 2 nMOS(N1)의 소오스는 접지단자(gnd)에 연결되며, 제 1 nMOS(N0)와 제 2 nMOS(N1)의 바디는 접지단자(gnd)에 연결된다.
이와 같은 구조의 씨모스펫의 동작 특성은 다음과 같다.
먼저, 제 1 입력 단자(A0)와 제 2 입력 단자(B0)에 로우(0)의 입력 신호가 인가되면, 제 1 pMOS(P0)와 제 2 pMOS(P1)는 턴 온되고, 제 1 nMOS(N0)와 제 2 nMOS(N1)는 턴 오프되어 출력단자(Vout)에는 전원 전압(Vdd)이 출력된다.
그리고, 제 1 입력 단자(A0)에는 하이(1)의 신호가 인가되고, 제 2 입력 단자(B0)에는 로우(0)의 신호가 인가되면, 제 1 pMOS(P0)는 턴 오프되고, 제 2 pMOS(P1)는 턴 온되며, 제 1 nMOS(N0)는 턴 오프되고, 제 2 nMOS(N1)는 턴 온된다.
결국, 출력단자(Vout)에는 출력신호의 변화가 없이 이전 상태를 유지하게 된다. 이때, 제 1 입력 단자(A0)에는 로우(0)의 신호가 인가되고, 제 2 입력 단자(B0)에는 하이(1)의 신호가 인가되어도 동일한 결과가 나타난다.
그러나, 제 1 입력 단자(A0)와 제 2 입력 단자(B0)에 하이(1)의 신호가 인가되면, 제 1 pMOS(P0)와 제 2 pMOS(P1)는 턴 오프되고, 제 1 nMOS(N0)와 제 2 nMOS(N1)는 턴 온되어 출력단자(Vout)에는 접지전압(gnd)이 출력된다.
도 3은 도 2에 나타낸 바와 같은 씨모스펫의 로직 테이블이다.
종래 트윈 웰 구조의 씨모스펫에 있어서는 다음과 같은 문제점이 있었다.
즉, nMOS에서 제 1 nMOS의 바디(p형 웰)가 접지 전압에 연결되어 있어 제 1 nMOS의 소오스와 바디(p형 웰)사이에 전위차가 생기게 되고, 그에 따라 누설전류가 발생하는 기판 효과(body effect)가 발생하여 씨모스펫을 이용한 논리회로의 신뢰도를 저하시키게 되었다.
본 발명은 상기한 바와 같은 종래 트윈 웰 구조 씨모스펫의 문제점을 해결하기 위하여 안출한 것으로 트윈 웰 구조의 씨모스펫의 nMOS중 출력단자쪽의 nMOS의 바디에 접지 전압이 인가되지 않도록하여 전위차가 발생하는 것을 방지하므로 기판 효과를 방지시킨 씨모스펫을 제공하는데 그 목적이 있다.
도 1은 종래 트윈 웰 구조의 씨모스펫 단면 구조도
도 2는 도 1에 나타낸 바와 같은 씨모스펫의 회로도
도 3은 도 2에 나타낸 바와 같은 씨모스펫의 로직 테이블
도 4은 본 발명 트윈 웰 구조의 씨모스펫 단면 구조도
도 5는 도 4에 나타낸 바와 같은 씨모스펫의 회로도
도면의 주요부분에 대한 부호의 설명
21 : 제 1 도전형 반도체 기판 22 : 제 2 도전형 제 1 웰
23 : 제 2 도전형 제 2 웰 24 : 제 1 도전형 제 1 웰
25 : 제 1 도전형 제 2 웰 26 : 절연막
27a, 27b, 27c, 27d : 게이트 전극
28a, 28b, 28c, 28d : 불순물 영역
29 : 제 2 도전형 제 1 불순물 영역
30 : 제 2 도전형 제 2 불순물 영역
31 : 제 1 도전형 제 1 불순물 영역
32 : 제 1 도전형 제 2 불순물 영역
33 : 제 1 도전형 제 3 불순물 영역
본 발명에 따른 씨모스펫은 전원 전압단에 소오스와 기판이 공통으로 연결되며 제 1 입력이 게이트에 인가되는 제 1 PMOS;상기 제 1 PMOS에 직렬 연결되고 상기 제 1 PMOS의 드레인에 소오스와 기판에 공통으로 연결되고 출력단에 드레인이 연결되며 제 2 입력이 게이트에 인가되는 제 2 PMOS;상기 제 2 PMOS에 직렬 연결되고 상기 출력단에 드레인이 연결되고 소오스와 기판이 공통으로 연결되며 상기 제 2 PMOS의 게이트와 공통으로 제 2 입력이 게이트에 인가되는 제 1 NMOS;제 1 NMOS의 소오스와 기판에 드레인이 공통으로 연결되며 상기 제 1 입력이 상기 제 1 PMOS의 게이트와 공통으로 게이트에 인가되며 소오스와 기판이 접지단에 연결되는 제 2 NMOS를 포함하여 구성되는 것을 특징으로 한다.
이와 같은 본 발명 트윈 웰 구조의 씨모스펫을 첨부된 도면을 참조하여 설명하기로 한다.
도 4는 본 발명 트윈 웰 구조 씨모스펫의 단면 구조도이다.
먼저, 제 1 도전형 반도체 기판(21)에 소정 간격으로 제 2 도전형 제 1 웰(22) 및 제 2 도전형 제 2 웰(23)이 형성되고, 상기 제 2 도전형 제 1 웰(22) 및 제 2 도전형 제 2 웰(23)의 소정영역에 각각 제 1 도전형 제 1 웰(24) 및 제 1 도전형 제 2 웰(25)이 형성되며, 상기 각 웰(22)(23)(24)(25)의 상측 소정영역에 절연막(26)을 사이에 두고 제 1, 제 2, 제 3 및 제 4 게이트 전극(27a)(27b)(27c)(27d)들이 형성되고, 상기 제 1, 제 2, 제 3 및 제 4 게이트 전극(27a)(27b)(27c)(27d)들의 양측 하부의 각 웰(22)(23)(24)(25)내에 각각의 웰(22)(23)(24)(25)과 반대 도전형으로 형성되어 소오스/드레인으로 사용되는 제 1, 제 2, 제 3 및 제 4 불순물 영역(28a)(28b)(28c)(28d)들이 형성된다. 상기한 바와 같은 제 1 도전형 반도체 기판(21)은 p형과 n형중 어느 하나를 사용하여 형성할 수 있다.
이때, 상기 제 2 도전형 제 1 웰(22) 및 제 2 도전형 제 2 웰(23)에 각각 제 2 도전형 제 1 불순물 영역(29) 및 제 2 도전형 제 2 불순물 영역(30)이 형성되고, 상기 제 1 도전형 제 1 웰(24) 및 제 1 도전형 제 2 웰(25)에는 각각 제 1 도전형 제 1 불순물 영역(31) 및 제 1 도전형 제 2 불순물 영역(32)이 형성된다. 그리고, 상기 제 1 도전형 반도체 기판(21)에도 기판과 동일 도전형의 제 1 도전형 제 3 불순물 영역(33)이 형성된다.
상기한 바와 같은 제 2 도전형 제 1 및 제 2 불순물 영역(29)(30)과 제 1 도전형 제 1, 제 2 및 제 3 불순물 영역(31)(32)(33)은 각각 웰과 기판에 안정된 바이어스를 인가하기 위한 불순물 영역이다.
이때, 상기 제 1 및 제 3 게이트 전극(27a)(27c)은 공통으로 제 1 입력 단자(A1)에 연결되고, 상기 제 2 및 제 4 게이트 전극(27b)(27d)에는 공통으로 제 2 입력 단자(B1)에 연결된다.
그리고, 제 1 도전형 제 1 웰(24)에 형성된 제 1 도전형 불순물 영역(31) 및 제 1 도전형 반도체 기판(21)에 형성된 제 1 도전형 제 3 불순물 영역(33)과 제 3 게이트 전극(27c)의 소오스는 전원 전압(Vdd)과 연결되고, 제 2 도전형 제 1 웰(22)에 형성된 제 2 도전형 제 1 불순물 영역(29) 및 제 1 게이트 전극(27a)의 소오스는 접지전압(gnd)에 연결된다.
또한, 제 2 게이트 전극 및 제 4 게이트 전극(27b)(27d)의 드레인은 출력 단자(Vout)에 연결된다.
그리고, 제 3 게이트 전극(27c)의 드레인은 제 4 게이트 전극(27d)의 소오스 및 제 1 도전형 제 2 웰(25)에 형성된 제 1 도전형 제 2 불순물 영역(32)과 연결된다.
이때, 상기 제 2 게이트 전극(27b)의 소오스는 제 1 게이트 전극(27a)의 드레인 및 제 2 도전형 제 2 웰(23)에 형성된 제 2 도전형 제 2 불순물 영역(30)과 연결된다. 즉, 상기 접지전압(gnd)은 제 1 게이트 전극(27a)의 소오스 및 제 1 게이트 전극(27a)의 바디(body)인 제 2 도전형 제 1 웰(22)에만 인가되고, 출력 단자(Vout)와 연결된 제 2 게이트 전극(27b)의 바디인 제 2 도전형 제 2 웰(23)에는 제 1 게이트 전극(27a)의 드레인과 동일한 전위를 갖는 전압이 인가된다.
도 5는 도 4에 나타낸 바와 같은 트윈 웰 구조 씨모스펫의 회로도이다.
이때, 도 5에 나타낸 바와 같은 씨모스펫의 회로는 도 4에 나타낸 바와 같은 제 1 도전형의 반도체 기판(21)을 n형으로 형성하였을 경우의 회로도이다.
제 1 pMOS(P2) 및 제 2 nMOS(N3)의 게이트는 공통으로 제 1 입력 단자(A1)에 연결되며, 제 2 pMOS(P3) 및 제 1 nMOS(N2)의 게이트는 공통으로 제 2 입력 단자(B1)에 연결된다.
그리고, 제 1 pMOS(P2)의 소오스는 전원 전압(Vdd)에 연결되며, 제 1 pMOS(P2)의 바디(body) 역시 전원 전압(Vdd)에 연결된다. 또한, 제 1 pMOS(P2)의 드레인은 제 2 pMOS(P3)의 소오스와 연결된다. 이때, 제 2 pMOS(P3)의 드레인은 출력단자(Vout)에 연결된다. 그리고, 제 2 pMOS(P3)의 바디는 제 1 pMOS(P2)의 드레인(P2D(Drain))에 연결된다.
계속해서, 제 1 nMOS(N2)의 드레인은 출력단자(Vout)에 연결되고, 소오스는 제 2 nMOS(N3)의 드레인에 연결되며, 제 2 nMOS(N3)의 소오스는 접지 전압(gnd)에 연결된다. 이때, 제 2 nMOS(N3)의 바디는 접지단자(gnd)에 연결되고, 제 1 nMOS(N2)의 바디는 제 2 nMOS(N3)의 드레인(N3D(Drain))에 연결된다.
즉, 종래와는 달리 제 1 nMOS(N2)의 바디가 접지 전압(Vss)에 연결되는 것이 아니라 제 2 nMOS(N3)의 드레인에 연결되는 것이다.
결국, 반도체 기판(21)을 n형으로 형성하였을 경우 n형 웰(24)(25)의 바디 전압(Vdd)이 p형 웰(22)(23)의 바디 전압(gnd)보다 크므로 pn 접합(junction)을 이루어 제 1 도전형 제 1 및 제 2 웰(24)(25)과 제 2 도전형 제 1 및 제 2 웰(22)(23)이 격리된다. 또한, p형 웰(22)(23)의 바디 전압(gnd)이 반도체 기판(21)의 바디 전압(Vdd)보다 작으므로 pn 접합을 이루어 제 2 도전형 제 1 및 제 2 웰(22)(23)과 반도체 기판(21) 또한 격리된다. 이와 같은 격리로 인해 각 각 다른 전위를 갖는 바디 전압의 인가가 가능하다.
이와 같은 구조의 씨모스펫의 동작 특성은 도 2에 나타낸 바와 같은 종래 씨모스펫의 동작 특성과 동일하다.
본 발명에 따른 씨모스펫에 있어서는 누설 전류의 발생원인중의 하나인 기판 효과(body effect)를 없앨수 있으므로 각 모스 트랜지스터에 동일한 문턱 전압(threshold voltage)을 사용하므로 신뢰도 높은 씨모스펫을 이용한 논리회로를 제공할 수 있는 효과가 있다.

Claims (1)

  1. 전원 전압단에 소오스와 기판이 공통으로 연결되며 제 1 입력이 게이트에 인가되는 제 1 PMOS;
    상기 제 1 PMOS에 직렬 연결되고 상기 제 1 PMOS의 드레인에 소오스와 기판에 공통으로 연결되고 출력단에 드레인이 연결되며 제 2 입력이 게이트에 인가되는 제 2 PMOS;
    상기 제 2 PMOS에 직렬 연결되고 상기 출력단에 드레인이 연결되고 소오스와 기판이 공통으로 연결되며 상기 제 2 PMOS의 게이트와 공통으로 제 2 입력이 게이트에 인가되는 제 1 NMOS;
    상기 제 1 NMOS의 소오스와 기판에 드레인이 공통으로 연결되며 상기 제 1 입력이 상기 제 1 PMOS의 게이트와 공통으로 게이트에 인가되며 소오스와 기판이 접지단에 연결되는 제 2 NMOS를 포함하여 구성됨을 특징으로 하는 씨모스펫.
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