JP2560018B2 - Ｃｍｏｓ回路 - Google Patents
Ｃｍｏｓ回路Info
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- JP2560018B2 JP2560018B2 JP61502642A JP50264286A JP2560018B2 JP 2560018 B2 JP2560018 B2 JP 2560018B2 JP 61502642 A JP61502642 A JP 61502642A JP 50264286 A JP50264286 A JP 50264286A JP 2560018 B2 JP2560018 B2 JP 2560018B2
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- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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- H03K19/0948—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET using CMOS or complementary insulated gate field-effect transistors
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- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00315—Modifications for increasing the reliability for protection in field-effect transistor circuits
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- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
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Description
この発明は、必要な電源の数を少なくしたCMOS回路に
関する。
関する。
正電圧電源を使用するCMOSインバータのようなCMOS回
路は、一般的に、正方向の立ち上がり入力信号に応答し
て動作する。負電圧の入力信号をCMOS回路で処理する場
合には、予想される最も低い閾値電圧よりさらに低い負
の電圧をｐ型井戸及び入力装置のソースに供給する。こ
の方式は、基準電圧を負の入力信号よりさらに低くする
ことにより、CMOS回路の入力閾値との関係で負の入力信
号を相対的に正の入力信号にし、普通にバイアスされた
CMOS回路と同様に動作させるものである。
路は、一般的に、正方向の立ち上がり入力信号に応答し
て動作する。負電圧の入力信号をCMOS回路で処理する場
合には、予想される最も低い閾値電圧よりさらに低い負
の電圧をｐ型井戸及び入力装置のソースに供給する。こ
の方式は、基準電圧を負の入力信号よりさらに低くする
ことにより、CMOS回路の入力閾値との関係で負の入力信
号を相対的に正の入力信号にし、普通にバイアスされた
CMOS回路と同様に動作させるものである。
しかし上記従来技術の方式は、正電源に加えて負の電
源を必要とするという欠点を有する。 この発明はこの欠点をなくしたCMOS回路を提供するこ
とである。
源を必要とするという欠点を有する。 この発明はこの欠点をなくしたCMOS回路を提供するこ
とである。
この発明は、供給される電圧を第１のトランジスタの
ドレイン電極に接続する負荷と、前記第１のトランジス
タのゲート電極に接続され前記ゲート電極を前記第１の
トランジスタの閾値より大きなバイアス電圧値にバイア
スするようにしたバイアス手段と、井戸に接続され入力
信号を前記井戸に接続すようにした入力手段と、前記入
力信号に応答して出力信号を発生する出力手段とを含む
CMOS回路とすることにより上記目的を達成した。 この発明の好ましい実施例を簡単に要約すると、この
回路はゲート電極、ソース電極及びドレイン電極を有す
る第１の導電形の第１のMOSトランジスタで良い負荷
と、ゲート電極、ソース電極及びドレイン電極を有する
相補の第２の導電形の第２のMOSトランジスタとを含
む。ｐ井戸は第２のMOSトランジスタから第１のMOSトラ
ンジスタを分離する。第１のMOSトランジスタのゲート
電極は基準電位（接地）に対して正であり、入力信号を
受信するよう接続されたｐ井戸を有する第１のMOSトラ
ンジスタのしきい値よりわずかに大きい値を持つバイア
ス・ソースに接続される。出力端子は第１及び第２のMO
S装置のドレイン電極に接続される。動作において、入
力信号の電圧レベルが０のときは、第１の装置は“0"で
あり、出力電圧は“0"に近くなるというように、バイア
ス電位は装置のしきい値よりちょっと上にセットされ
る。入力信号電圧レベルが“0"以下に落ちると、インバ
ータのしきい値はバック−ゲット・バイアス効果のため
に上昇し、そしてそれはターンオフし、出力電圧を上昇
させる。 この構造は、そのため、負入力信号によってCMOS装置
を動作する。このバイアス供給源は第１のMOS装置のゲ
ートに取付けられるということから大きな電源レベルを
出す能力を持つ必要がない。 この発明の第２の実施例では、この好ましい実施例の
回路に対して、ｐチャンネル形の第３のMOSトランジス
タとｎチャンネル形の第４のMOSトランジスタとから成
る第２のCMOS回路が加えられる。ｎチャンネル・トラン
ジスタは電流源として働く電源に接続されたｐチャンネ
ル・トランジスタを有するダイオードとして接続され
る。ダイオードの両端に発生する電圧は第１のMOSトラ
ンジスタのゲートに接続され、第１のトランジスタのし
きい値よりわずかに高いバイアス電位を供給する。この
構造は第１のCMOS回路が負立下り入力信号に応答するこ
とができることに必要なバイアスを自動的に供給する。 図面の簡単な説明 次に、下記の添付図面を参照してその例によりこの発
明の実施例を説明する。 第１図は、負入力に応答する先行技術のCMOSインバー
タ回路の回路図である。 第２図は、負入力信号に応答する先行技術のCMOS回路
の回路図である。 第３図は、CMOS回路に実施したこの発明の好ましい実
施例を形成する回路図である。 第４図は、この発明の第２の実施例を形成する回路図
である。 第５図は、この発明によるCMOS装置の構造の断面斜視
図である。 第６図は、この発明の第３の実施例を形成する回路図
である。 第７図は、この発明の第４の実施例を形成する回路図
である。 第８図は、この発明の第５の実施例を形成する回路図
である。 第９図は、この発明の第５の実施例の動作特性を表わ
すグラフである。 第10図は、回路を保護する先行技術の回路図である。 第11図は、この発明の実施例の回路を保護する回路構
造の回路図である。 発明を実施するための最良の形態 第１図は、ｐチャンネル電界効果トランジスタT1とｎ
チャンネル電界効果トランジスタT2とを持つ先行技術の
CMOSインバータ回路を示す。トランジスタT1のゲートは
基準電位（接地）に接続され、トランジスタT2のゲート
は入力信号源Vinに接続される。両トランジスタのドレ
インは共に出力端子Voutに接続される。ｐ井戸及びトラ
ンジスタT2の電源は負供給電圧−Vggに接続される。ト
ランジスタT1のソース及び基板は供給電圧Vddに接続さ
れる。図に示すCMOS装置はインバータ回路であり、入力
信号を装置のｐ井戸及びソースに対して正にし、ゲート
とソース間のしきい値関係を正電圧に維持するようバッ
ク−バイアスされる。この特定の構造は第２の供給電
圧、すなわち負電源−Vggを必要とする。 第２図は、負の入力信号に応答する他の先行技術のCM
OS回路を示す。第２図の回路は作動増幅器であり、第１
図の先行技術のトランジスタT2のソースとｐ井戸にトラ
ンジスタT5のドレインが接続されている。トランジスタ
T5のゲートは基準電位（設置）に接続され、ソース及び
ｐ井戸は、負電源電圧−Vggに接続される。一対のトラ
ンジスタT3,T4はトランジスタT4のソース及びｐ井戸が
トランジスタT5のドレインに接続され、T4のゲートは基
準電位−Vrefに接続されている。さらにトランジスタT3
のゲートは基準電位（接地）に接続され、ソース及び基
板は電源Vddに接続されている。この先行技術では負の
電源が−Vgg及び−Vrefの２つの使用されている。この
構成では、入力インバータの閾値が最も低い（負）の電
圧電源に対して相対的に正となる。 第１図及び第２図の回路は負の電源電圧の供給を必要
とする。負電源電圧は集積回路又は負電圧を発生する内
部バイアス発生器に対して接続する別のピン又はパッド
を必要とする。 そこで、第３図のこの発明の好ましい実施例はｐチャ
ンネル電界効果トランジスタT10とｎチャンネル電界効
果トランジスタT20とから成るCMOSインバータ回路を提
供する。トランジスタT10のゲートは基準電位（接地）
に接続され、ソース及び基板は電源Vddに接続される。
トランジスタT20のソースは基準電位（接地）に接続さ
れ、ゲートはバイアス電位Vbに接続される。トランジス
タT10及びT20のドレインは出力端子Voutに接続される。
負入力信号VinはトランジスタT20のｐ井戸に接続され
る。この構造では、ｐ井戸は入力インバータのバック−
ゲートを形成し、その電圧の変化はインバータのしきい
値を変更する。入力信号が“0"電圧レベルのときは、イ
ンバータはオンであり、出力電圧は“0"に近い。入力信
号が更に負になると、インバータのしきい値はバック−
ゲート・バイアス効果のため増加し、トランジスタT20
をターンオフして出力電圧Voutを上昇させる。第３図の
回路構造は負入力信号に応答する回路に負電源を必要と
しない。トランジスタT10はトランジスタT20のための負
荷として働く。他の型の負荷もこの発明から離れること
なく使用することができる。トランジスタT20はｎチャ
ンネル・ディプリーション・トランジスタでよく、又ｎ
井戸に供給された正入力信号に応答するようにバイアス
されたｎ井戸を有するｐチャンネル・トランジスタでも
よい。 第４図はこの発明の第２の実施例を表わし、バイアス
電圧Vbを発生する追加の回路を有する。追加されたｐチ
ャンネル電界効果トランジスタT30及びｎチャンネル電
界効果トランジスタT40はそれらのゲートがトランジス
タT20及びトランジスタT40のゲートに接続される。トラ
ンジスタT30のゲートはトランジスタT40のソース及びｐ
井戸の基板領域と同様基準電位（接地）に接続される。
実際は、トランジスタT40はダイオードとして接続さ
れ、トランジスタT30は電流源として接続される。トラ
ンジスタT40を通過した電流はトランジスタT20のしきい
値電圧よりいく分高い電圧降下を発生する。このバイア
ス電圧がトランジスタT20のゲートに供給されると、そ
れはトランジスタT20をターンオンして電流を導通す
る。負入力信号Vinに応答する回路の動作は第３図に示
した回路の動作と同等である。 第５図は入力がｐ井戸に接続された構造の装置の断面
斜視図である。この装置はトランジスタT20と等価であ
り、既知の標準製造技術を用いて製造することができ
る。基板60はＮドーパントで軽くドープされた単結晶シ
リコンから製造することができ、その上面にN+層61を付
着させる。N+層は金属コンタクト62のための電気的遷移
ゾーンを形成する。金属コンタクトは正電源Vdd（トラ
ンジスタT10へのバック−ゲートを見よ）に接続され
る。ｐ井戸70は基板60内に形成され、ｐ形ドーパントで
軽くドープされる。ｐ井戸70は厚いフィールド酸化物領
域80によって、３つの主な装置領域72,73及び74に区分
される。薄い二酸化シリコン層82はｐ井戸の表面に付着
される。多結晶のシリコン・ゲート電極85は層82に付け
られる。N+形不純物領域86,87は夫々ドレイン及びソー
スを形成する。 p+形表面89は領域72,74のｐ井戸の上に置かれ、金属
電極92のための電気コンタクトを提供する。装置の金属
コンタクト部を付着する前に、例えば、ホスホシリケー
ト（phosphosilicate）ガラスのような金属電極に対す
る電気絶縁として作用する材料から成る厚い絶縁層90を
付着する。ドレイン電極94、ソース電極96及びゲート電
極98は夫々N+面86、N+面87及び多結晶シリコン・ゲート
85に対する電気コンタクトを提供するよう付着される。 ここでは１つの特定の装置構造を示したが、他の構造
的変更でもこの発明の範囲内に入ることは明らかであ
る。 第６図はこの発明の第３の実施例を示すものである。
この実施例は、例えば入力の雑音の影響を少なくする必
要がある場合に、回路に一定のヒステリシスを与える場
合に特に効果的である。この回路は第４図の回路と同等
の回路にトランジスタT50を加えたもので、トランジス
タT50のドレインがトランジスタT30、T40のドレインに
接続され、ソースがバック・ゲートとともに基準電位
（接地）に接続されている。トランジスタT50のゲート
は電圧出力端子Voutに接続される。動作において、バイ
アス電圧はトランジスタT50をターンオンすることによ
って変化する。入力電圧Vinが“ロー”であると、イン
バータの出力は“ハイ”であり、トランジスタT50をタ
ーンオンすると、バイアス電圧を降下する。バイアス電
圧が下がるとバック−ゲート・バイアス電圧のため、入
力インバータのしきい値は下がり、トランジスタは小さ
な負電位の入力信号でターンオンする。 第７図はこの発明の第４の実施例であり、トランジス
タT21,T41のソースがトランジスタT51のドレインに接続
され、差動対として接続されたトランジスタT11,T21,T3
1及びT41から成る２つのインバータ回路を有する。トラ
ンジスタT51のソース及びバック−ゲートは基準電位
（接地）に接続される。ｐ−チャンネル・トランジスタ
T6及びｎチャンネル・トランジスタT7のドレインはトラ
ンジスタT21,T41のゲート及びトランジスタT51,T7のゲ
ートに接続される。トランジスタT6のゲートは電源Vdd
に接続される。トランジスタT7のソース及びｐ井戸は基
準電位に接続される。差動増幅器８に対する入力はトラ
ンジスタT11,T21のドレイン及びトランジスタT31,T41の
ドレインからとられる。増幅器８の出力はトランジスタ
T41のｐ井戸にも供給される信号Voutである。第７図の
回路は負Vin信号に応答する。 次に、第８図はこの発明の第５実施例を示し、増幅器
８からの出力VoutがトランジスタT41のｐ井戸に供給さ
れないことを除き、第７図の回路の利用を示す。その代
り、トランジスタT41のｐ井戸は基準電位Vrefのソース
に接続される。第８図の回路の新規な特徴は第９図に示
す入力対出力特性である。トランジスタのしきい値はバ
ック−ゲート・バイアス電圧（出力電圧Vout）の２乗根
で変化し、第９図の曲線に示すように入力電圧Vinの２
乗根で変化する。 第10図の先行技術のCMOS回路のダイオードD1,D2は電
流制限抵抗と共に入力の保護を形成する。入力信号Vin
が負であると標準デュアル・ダイオード保護技術は使用
できない。入力信号が負になると、しきい値降下だけ入
力ゲートをクランプしてダイオードD2はホワード・バイ
アスとなる。この問題は第11図に示すように、第４図の
回路に対し、ダイオード１つを接続することによって解
決することができる。第10図の回路のダイオードD2を取
外すと、信号Vinが回路破壊をおこすほど大きなものの
場合、ダイオードD1がアバランシェ効果を与えて負方向
に対する保護を与える。これと同じダイオードによる保
護はここに開示した各実施例の入力に使用することがで
きる。 以上、この発明の好ましい実施例と思われるものを説
明したが、この発明の範囲内で多くの変化変更をなすこ
とができることは明らかである。例えば、以上説明した
各トランジスタの導電形はそれを逆のものにして、入力
信号をｎ井戸に供給するようにすることもできる。
ドレイン電極に接続する負荷と、前記第１のトランジス
タのゲート電極に接続され前記ゲート電極を前記第１の
トランジスタの閾値より大きなバイアス電圧値にバイア
スするようにしたバイアス手段と、井戸に接続され入力
信号を前記井戸に接続すようにした入力手段と、前記入
力信号に応答して出力信号を発生する出力手段とを含む
CMOS回路とすることにより上記目的を達成した。 この発明の好ましい実施例を簡単に要約すると、この
回路はゲート電極、ソース電極及びドレイン電極を有す
る第１の導電形の第１のMOSトランジスタで良い負荷
と、ゲート電極、ソース電極及びドレイン電極を有する
相補の第２の導電形の第２のMOSトランジスタとを含
む。ｐ井戸は第２のMOSトランジスタから第１のMOSトラ
ンジスタを分離する。第１のMOSトランジスタのゲート
電極は基準電位（接地）に対して正であり、入力信号を
受信するよう接続されたｐ井戸を有する第１のMOSトラ
ンジスタのしきい値よりわずかに大きい値を持つバイア
ス・ソースに接続される。出力端子は第１及び第２のMO
S装置のドレイン電極に接続される。動作において、入
力信号の電圧レベルが０のときは、第１の装置は“0"で
あり、出力電圧は“0"に近くなるというように、バイア
ス電位は装置のしきい値よりちょっと上にセットされ
る。入力信号電圧レベルが“0"以下に落ちると、インバ
ータのしきい値はバック−ゲット・バイアス効果のため
に上昇し、そしてそれはターンオフし、出力電圧を上昇
させる。 この構造は、そのため、負入力信号によってCMOS装置
を動作する。このバイアス供給源は第１のMOS装置のゲ
ートに取付けられるということから大きな電源レベルを
出す能力を持つ必要がない。 この発明の第２の実施例では、この好ましい実施例の
回路に対して、ｐチャンネル形の第３のMOSトランジス
タとｎチャンネル形の第４のMOSトランジスタとから成
る第２のCMOS回路が加えられる。ｎチャンネル・トラン
ジスタは電流源として働く電源に接続されたｐチャンネ
ル・トランジスタを有するダイオードとして接続され
る。ダイオードの両端に発生する電圧は第１のMOSトラ
ンジスタのゲートに接続され、第１のトランジスタのし
きい値よりわずかに高いバイアス電位を供給する。この
構造は第１のCMOS回路が負立下り入力信号に応答するこ
とができることに必要なバイアスを自動的に供給する。 図面の簡単な説明 次に、下記の添付図面を参照してその例によりこの発
明の実施例を説明する。 第１図は、負入力に応答する先行技術のCMOSインバー
タ回路の回路図である。 第２図は、負入力信号に応答する先行技術のCMOS回路
の回路図である。 第３図は、CMOS回路に実施したこの発明の好ましい実
施例を形成する回路図である。 第４図は、この発明の第２の実施例を形成する回路図
である。 第５図は、この発明によるCMOS装置の構造の断面斜視
図である。 第６図は、この発明の第３の実施例を形成する回路図
である。 第７図は、この発明の第４の実施例を形成する回路図
である。 第８図は、この発明の第５の実施例を形成する回路図
である。 第９図は、この発明の第５の実施例の動作特性を表わ
すグラフである。 第10図は、回路を保護する先行技術の回路図である。 第11図は、この発明の実施例の回路を保護する回路構
造の回路図である。 発明を実施するための最良の形態 第１図は、ｐチャンネル電界効果トランジスタT1とｎ
チャンネル電界効果トランジスタT2とを持つ先行技術の
CMOSインバータ回路を示す。トランジスタT1のゲートは
基準電位（接地）に接続され、トランジスタT2のゲート
は入力信号源Vinに接続される。両トランジスタのドレ
インは共に出力端子Voutに接続される。ｐ井戸及びトラ
ンジスタT2の電源は負供給電圧−Vggに接続される。ト
ランジスタT1のソース及び基板は供給電圧Vddに接続さ
れる。図に示すCMOS装置はインバータ回路であり、入力
信号を装置のｐ井戸及びソースに対して正にし、ゲート
とソース間のしきい値関係を正電圧に維持するようバッ
ク−バイアスされる。この特定の構造は第２の供給電
圧、すなわち負電源−Vggを必要とする。 第２図は、負の入力信号に応答する他の先行技術のCM
OS回路を示す。第２図の回路は作動増幅器であり、第１
図の先行技術のトランジスタT2のソースとｐ井戸にトラ
ンジスタT5のドレインが接続されている。トランジスタ
T5のゲートは基準電位（設置）に接続され、ソース及び
ｐ井戸は、負電源電圧−Vggに接続される。一対のトラ
ンジスタT3,T4はトランジスタT4のソース及びｐ井戸が
トランジスタT5のドレインに接続され、T4のゲートは基
準電位−Vrefに接続されている。さらにトランジスタT3
のゲートは基準電位（接地）に接続され、ソース及び基
板は電源Vddに接続されている。この先行技術では負の
電源が−Vgg及び−Vrefの２つの使用されている。この
構成では、入力インバータの閾値が最も低い（負）の電
圧電源に対して相対的に正となる。 第１図及び第２図の回路は負の電源電圧の供給を必要
とする。負電源電圧は集積回路又は負電圧を発生する内
部バイアス発生器に対して接続する別のピン又はパッド
を必要とする。 そこで、第３図のこの発明の好ましい実施例はｐチャ
ンネル電界効果トランジスタT10とｎチャンネル電界効
果トランジスタT20とから成るCMOSインバータ回路を提
供する。トランジスタT10のゲートは基準電位（接地）
に接続され、ソース及び基板は電源Vddに接続される。
トランジスタT20のソースは基準電位（接地）に接続さ
れ、ゲートはバイアス電位Vbに接続される。トランジス
タT10及びT20のドレインは出力端子Voutに接続される。
負入力信号VinはトランジスタT20のｐ井戸に接続され
る。この構造では、ｐ井戸は入力インバータのバック−
ゲートを形成し、その電圧の変化はインバータのしきい
値を変更する。入力信号が“0"電圧レベルのときは、イ
ンバータはオンであり、出力電圧は“0"に近い。入力信
号が更に負になると、インバータのしきい値はバック−
ゲート・バイアス効果のため増加し、トランジスタT20
をターンオフして出力電圧Voutを上昇させる。第３図の
回路構造は負入力信号に応答する回路に負電源を必要と
しない。トランジスタT10はトランジスタT20のための負
荷として働く。他の型の負荷もこの発明から離れること
なく使用することができる。トランジスタT20はｎチャ
ンネル・ディプリーション・トランジスタでよく、又ｎ
井戸に供給された正入力信号に応答するようにバイアス
されたｎ井戸を有するｐチャンネル・トランジスタでも
よい。 第４図はこの発明の第２の実施例を表わし、バイアス
電圧Vbを発生する追加の回路を有する。追加されたｐチ
ャンネル電界効果トランジスタT30及びｎチャンネル電
界効果トランジスタT40はそれらのゲートがトランジス
タT20及びトランジスタT40のゲートに接続される。トラ
ンジスタT30のゲートはトランジスタT40のソース及びｐ
井戸の基板領域と同様基準電位（接地）に接続される。
実際は、トランジスタT40はダイオードとして接続さ
れ、トランジスタT30は電流源として接続される。トラ
ンジスタT40を通過した電流はトランジスタT20のしきい
値電圧よりいく分高い電圧降下を発生する。このバイア
ス電圧がトランジスタT20のゲートに供給されると、そ
れはトランジスタT20をターンオンして電流を導通す
る。負入力信号Vinに応答する回路の動作は第３図に示
した回路の動作と同等である。 第５図は入力がｐ井戸に接続された構造の装置の断面
斜視図である。この装置はトランジスタT20と等価であ
り、既知の標準製造技術を用いて製造することができ
る。基板60はＮドーパントで軽くドープされた単結晶シ
リコンから製造することができ、その上面にN+層61を付
着させる。N+層は金属コンタクト62のための電気的遷移
ゾーンを形成する。金属コンタクトは正電源Vdd（トラ
ンジスタT10へのバック−ゲートを見よ）に接続され
る。ｐ井戸70は基板60内に形成され、ｐ形ドーパントで
軽くドープされる。ｐ井戸70は厚いフィールド酸化物領
域80によって、３つの主な装置領域72,73及び74に区分
される。薄い二酸化シリコン層82はｐ井戸の表面に付着
される。多結晶のシリコン・ゲート電極85は層82に付け
られる。N+形不純物領域86,87は夫々ドレイン及びソー
スを形成する。 p+形表面89は領域72,74のｐ井戸の上に置かれ、金属
電極92のための電気コンタクトを提供する。装置の金属
コンタクト部を付着する前に、例えば、ホスホシリケー
ト（phosphosilicate）ガラスのような金属電極に対す
る電気絶縁として作用する材料から成る厚い絶縁層90を
付着する。ドレイン電極94、ソース電極96及びゲート電
極98は夫々N+面86、N+面87及び多結晶シリコン・ゲート
85に対する電気コンタクトを提供するよう付着される。 ここでは１つの特定の装置構造を示したが、他の構造
的変更でもこの発明の範囲内に入ることは明らかであ
る。 第６図はこの発明の第３の実施例を示すものである。
この実施例は、例えば入力の雑音の影響を少なくする必
要がある場合に、回路に一定のヒステリシスを与える場
合に特に効果的である。この回路は第４図の回路と同等
の回路にトランジスタT50を加えたもので、トランジス
タT50のドレインがトランジスタT30、T40のドレインに
接続され、ソースがバック・ゲートとともに基準電位
（接地）に接続されている。トランジスタT50のゲート
は電圧出力端子Voutに接続される。動作において、バイ
アス電圧はトランジスタT50をターンオンすることによ
って変化する。入力電圧Vinが“ロー”であると、イン
バータの出力は“ハイ”であり、トランジスタT50をタ
ーンオンすると、バイアス電圧を降下する。バイアス電
圧が下がるとバック−ゲート・バイアス電圧のため、入
力インバータのしきい値は下がり、トランジスタは小さ
な負電位の入力信号でターンオンする。 第７図はこの発明の第４の実施例であり、トランジス
タT21,T41のソースがトランジスタT51のドレインに接続
され、差動対として接続されたトランジスタT11,T21,T3
1及びT41から成る２つのインバータ回路を有する。トラ
ンジスタT51のソース及びバック−ゲートは基準電位
（接地）に接続される。ｐ−チャンネル・トランジスタ
T6及びｎチャンネル・トランジスタT7のドレインはトラ
ンジスタT21,T41のゲート及びトランジスタT51,T7のゲ
ートに接続される。トランジスタT6のゲートは電源Vdd
に接続される。トランジスタT7のソース及びｐ井戸は基
準電位に接続される。差動増幅器８に対する入力はトラ
ンジスタT11,T21のドレイン及びトランジスタT31,T41の
ドレインからとられる。増幅器８の出力はトランジスタ
T41のｐ井戸にも供給される信号Voutである。第７図の
回路は負Vin信号に応答する。 次に、第８図はこの発明の第５実施例を示し、増幅器
８からの出力VoutがトランジスタT41のｐ井戸に供給さ
れないことを除き、第７図の回路の利用を示す。その代
り、トランジスタT41のｐ井戸は基準電位Vrefのソース
に接続される。第８図の回路の新規な特徴は第９図に示
す入力対出力特性である。トランジスタのしきい値はバ
ック−ゲート・バイアス電圧（出力電圧Vout）の２乗根
で変化し、第９図の曲線に示すように入力電圧Vinの２
乗根で変化する。 第10図の先行技術のCMOS回路のダイオードD1,D2は電
流制限抵抗と共に入力の保護を形成する。入力信号Vin
が負であると標準デュアル・ダイオード保護技術は使用
できない。入力信号が負になると、しきい値降下だけ入
力ゲートをクランプしてダイオードD2はホワード・バイ
アスとなる。この問題は第11図に示すように、第４図の
回路に対し、ダイオード１つを接続することによって解
決することができる。第10図の回路のダイオードD2を取
外すと、信号Vinが回路破壊をおこすほど大きなものの
場合、ダイオードD1がアバランシェ効果を与えて負方向
に対する保護を与える。これと同じダイオードによる保
護はここに開示した各実施例の入力に使用することがで
きる。 以上、この発明の好ましい実施例と思われるものを説
明したが、この発明の範囲内で多くの変化変更をなすこ
とができることは明らかである。例えば、以上説明した
各トランジスタの導電形はそれを逆のものにして、入力
信号をｎ井戸に供給するようにすることもできる。
以上説明したように本願発明のCMOS回路は、負の入力
信号に応答可能CMOS回路において、負の電源電圧が不要
であるという効果を有する。
信号に応答可能CMOS回路において、負の電源電圧が不要
であるという効果を有する。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭60−12816（ＪＰ，Ａ) 特開 昭53−118964（ＪＰ，Ａ)
Claims (1)
- 【請求項１】第１の型の不純物の半導体基板（60）と、 前記基板内に形成された第２の型の不純物井戸（70）
と、 前記不純物井戸（70）に接続されており、受信した入力
信号を該井戸（70）に伝達する入力手段と、 前記井戸（70）内に形成されており、ゲート電極、基準
電位に接続されたソース電極及び出力手段に接続された
ドレイン電極とを有する第１の不純物の型のトランジス
タ（T20）と、 供給電圧（Vdd）を前記トランジスタ（T20）の前記ドレ
イン電極に接続する負荷（T10）と、 前記トランジスタ（T20）の前記ゲート電極と接続され
たバイアス手段と、からなり、 前記入力信号電圧は、前記供給電圧（Vdd）と反対極性
にあり、 前記バイアス手段の電圧は、前記入力信号がハイ状態に
あっては前記トランジスタ（T20）の閾値よりも大く、
前記入力信号がロー状態にあっては前記トランジスタ
（T20）の閾値よりも低い範囲にあって、前記入力信号
に応答して前記出力手段に出力信号を発生することを特
徴とするCMOS回路。
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