JPH0653497A - 入出力保護回路を備えた半導体装置 - Google Patents
入出力保護回路を備えた半導体装置Info
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- JPH0653497A JPH0653497A JP3249392A JP3249392A JPH0653497A JP H0653497 A JPH0653497 A JP H0653497A JP 3249392 A JP3249392 A JP 3249392A JP 3249392 A JP3249392 A JP 3249392A JP H0653497 A JPH0653497 A JP H0653497A
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- drain region
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Abstract
(57)【要約】
【目的】入出力保護回路におけるブレークダウン電圧を
任意に設定可能とし、ブレークダウン電圧を低くして、
外部からの過大の入力信号に対する半導体装置の保護効
果を高める。 【構成】半導体基体上に形成され、そのドレイン領域に
入出力端子が接続されたＭＯＳトランジスタを有する入
出力保護回路において、そのドレイン領域４，６に接し
てこれらドレイン領域の導電型とは逆導電型の高濃度不
純物拡散層１０，１１を有する。このように逆導電型の
高濃度不純物拡散層を設けることで、入出力端子ＢＰに
接続されたＭＯＳトランジスタのドレイン領域における
ブレークダウン電圧を、ＭＯＳトランジスタのしきい値
電圧とは独立して設定することが可能となる。
任意に設定可能とし、ブレークダウン電圧を低くして、
外部からの過大の入力信号に対する半導体装置の保護効
果を高める。 【構成】半導体基体上に形成され、そのドレイン領域に
入出力端子が接続されたＭＯＳトランジスタを有する入
出力保護回路において、そのドレイン領域４，６に接し
てこれらドレイン領域の導電型とは逆導電型の高濃度不
純物拡散層１０，１１を有する。このように逆導電型の
高濃度不純物拡散層を設けることで、入出力端子ＢＰに
接続されたＭＯＳトランジスタのドレイン領域における
ブレークダウン電圧を、ＭＯＳトランジスタのしきい値
電圧とは独立して設定することが可能となる。
Description
【０００１】
【産業上の利用分野】本発明は外部から印加される過大
な電気的ストレスから半導体装置を保護するための入出
力保護回路に関する。
な電気的ストレスから半導体装置を保護するための入出
力保護回路に関する。
【０００２】
【従来の技術】従来、ＭＯＳ型半導体装置に用いられて
いる入出力保護回路として、図４に示す回路が用いられ
ている。同図において、入出力保護回路の保護素子とし
てエンハスメント型のＰチャネルＭＯＳトランジスタＰ
−Ｔｒを、第１の電源ＶDDと、入出力端子としてのボン
ディングパッドＢＰ間に接続する。又、エンハンスメン
ト型のＮチャネルＭＳＳトランジスタＮ−Ｔｒをボンデ
ィングパッドＢＰと第２の電源である接地点ＧＮＤ間に
接続している。
いる入出力保護回路として、図４に示す回路が用いられ
ている。同図において、入出力保護回路の保護素子とし
てエンハスメント型のＰチャネルＭＯＳトランジスタＰ
−Ｔｒを、第１の電源ＶDDと、入出力端子としてのボン
ディングパッドＢＰ間に接続する。又、エンハンスメン
ト型のＮチャネルＭＳＳトランジスタＮ−Ｔｒをボンデ
ィングパッドＢＰと第２の電源である接地点ＧＮＤ間に
接続している。
【０００３】図３はそのデバイス構造の一例を示してお
り、Ｐ型シリコン基板１にＮウェル２を形成し、フィー
ルド酸化膜３で素子領域を画成する。このＮウェル２内
にはＰ+ 拡散層４をソース・ドレインとし、ゲート５を
有するＰチャネルＭＯＳトランジスタＰ−Ｔｒを形成す
る。又、Ｐ型シリコン基板１にはＮ+ 拡散層６をソース
・ドレインとし、ゲート７を有するＮチャネルＭＯＳト
ランジスタＮ−Ｔｒを形成する。そして、ＰチャネルＭ
ＯＳトランジスタＰ−Ｔｒのドレイン４とＮチャネルＭ
ＯＳトランジスタＮ−Ｔｒのドレイン６をそれぞれボン
ディングパッドＢＰに接続するとともにＰ型シリコン基
板１に形成される内部回路にも接続している。又、Ｐチ
ャネルＭＯＳトランジスタＰ−Ｔｒのソース及びＮウェ
ル２のコンタクト層８を第１の電源ＶDDに接続し、Ｎチ
ャネルＭＯＳトランジスタＮ−Ｔｒのソース及びシリコ
ン基板１のコンタクト層９を接地点ＧＮＤに接続してい
る。
り、Ｐ型シリコン基板１にＮウェル２を形成し、フィー
ルド酸化膜３で素子領域を画成する。このＮウェル２内
にはＰ+ 拡散層４をソース・ドレインとし、ゲート５を
有するＰチャネルＭＯＳトランジスタＰ−Ｔｒを形成す
る。又、Ｐ型シリコン基板１にはＮ+ 拡散層６をソース
・ドレインとし、ゲート７を有するＮチャネルＭＯＳト
ランジスタＮ−Ｔｒを形成する。そして、ＰチャネルＭ
ＯＳトランジスタＰ−Ｔｒのドレイン４とＮチャネルＭ
ＯＳトランジスタＮ−Ｔｒのドレイン６をそれぞれボン
ディングパッドＢＰに接続するとともにＰ型シリコン基
板１に形成される内部回路にも接続している。又、Ｐチ
ャネルＭＯＳトランジスタＰ−Ｔｒのソース及びＮウェ
ル２のコンタクト層８を第１の電源ＶDDに接続し、Ｎチ
ャネルＭＯＳトランジスタＮ−Ｔｒのソース及びシリコ
ン基板１のコンタクト層９を接地点ＧＮＤに接続してい
る。
【０００４】この入出力保護回路では、第１の電源ＶDD
に対しボンディングパッドＢＰに“電源電圧＋｜Ｖ
TP｜”（ＶTP：ＰチャネルＭＯＳトランジスタＰ−Ｔｒ
のしきい値電圧）以上の電圧が印加されると、Ｐチャネ
ルＭＯＳトランジスタＰ−Ｔｒはオンし導通状態とな
る。また、“電源電圧＋ＢＶDSP ”（ＢＶDSP ：Ｐチャ
ネルＭＯＳトランジスタＰ−Ｔｒのドレイン−ソース間
耐圧で、Ｐ+ 拡散層４の不純物濃度とＰ+ 拡散層４周辺
のＮウェル２の不純物濃度によって決まる）以下の電圧
が印加された場合は、ボンディングパッドＢＰに接続さ
れているＰ+ 拡散層４とＮウェル２間でブレークダウン
が発生し、ボンディングパッドＢＰと第１の電源ＶDD間
が導通状態となる。
に対しボンディングパッドＢＰに“電源電圧＋｜Ｖ
TP｜”（ＶTP：ＰチャネルＭＯＳトランジスタＰ−Ｔｒ
のしきい値電圧）以上の電圧が印加されると、Ｐチャネ
ルＭＯＳトランジスタＰ−Ｔｒはオンし導通状態とな
る。また、“電源電圧＋ＢＶDSP ”（ＢＶDSP ：Ｐチャ
ネルＭＯＳトランジスタＰ−Ｔｒのドレイン−ソース間
耐圧で、Ｐ+ 拡散層４の不純物濃度とＰ+ 拡散層４周辺
のＮウェル２の不純物濃度によって決まる）以下の電圧
が印加された場合は、ボンディングパッドＢＰに接続さ
れているＰ+ 拡散層４とＮウェル２間でブレークダウン
が発生し、ボンディングパッドＢＰと第１の電源ＶDD間
が導通状態となる。
【０００５】一方、接地点ＧＮＤに対し、ボンディング
パッドＢＰに“ＧＮＤ電圧−ＶTN”（ＶTN：Ｎ−Ｔｒの
しきい値電圧）以下の電圧が印加されると、Ｎチャネル
ＭＯＳトランジスタＮ−Ｔｒはオンし導通状態となる。
また“ＢＶDSN ”（ＢＶDSN：ＮチャネルＭＯＳトラン
ジスタＮ−Ｔｒのドレイン−ソース間耐圧でＮ+ 拡散層
６の不純物濃度とＮ+ 拡散層６周辺のＰ型シリコン基板
１の不純物濃度によって決まる）以上の電圧が印加され
た場合は、ボンディングパッドＢＰに接続されているＮ
+ 拡散層６とＰ型シリコン基板１間でブレークダウンが
発生し、ボンディングパッドＢＰと接地点ＧＮＤ間が導
通状態となる。
パッドＢＰに“ＧＮＤ電圧−ＶTN”（ＶTN：Ｎ−Ｔｒの
しきい値電圧）以下の電圧が印加されると、Ｎチャネル
ＭＯＳトランジスタＮ−Ｔｒはオンし導通状態となる。
また“ＢＶDSN ”（ＢＶDSN：ＮチャネルＭＯＳトラン
ジスタＮ−Ｔｒのドレイン−ソース間耐圧でＮ+ 拡散層
６の不純物濃度とＮ+ 拡散層６周辺のＰ型シリコン基板
１の不純物濃度によって決まる）以上の電圧が印加され
た場合は、ボンディングパッドＢＰに接続されているＮ
+ 拡散層６とＰ型シリコン基板１間でブレークダウンが
発生し、ボンディングパッドＢＰと接地点ＧＮＤ間が導
通状態となる。
【０００６】
【発明が解決しようとする課題】このような従来の入出
力保護回路では第１の電源ＶDDに対してボンディングパ
ッドＢＰに“電源電圧＋ＢＶDSP ”以下の電圧が印加さ
れた場合と、第２の電源である接地点ＧＮＤに対してボ
ンディングパッドＢＰに“ＢＶDSN ”以上の電圧が印加
された場合に、それぞれボンディングパッドＢＰに接続
される拡散層４，６とＮウェル２、Ｐ型シリコン基板１
間でブレークダウンが発生する。このブレークダウン電
圧は、Ｎ+ 拡散層６周辺のＰ型シリコン基板１の不純物
濃度と、Ｐ+ 拡散層４周辺のＮウェル２の不純物濃度に
依存し、これらの不純物濃度は、ＭＯＳ型トランジスタ
Ｐ−Ｔｒ，Ｎ−Ｔｒのしきい値電圧の設定値によって決
められる。このため、ブレークダウン電圧を、しきい値
電圧の設定とは別に設定することができず、ブレークダ
ウン電圧を低くすることが困難となり、半導体装置の保
護を充分に図ることができないという問題がある。
力保護回路では第１の電源ＶDDに対してボンディングパ
ッドＢＰに“電源電圧＋ＢＶDSP ”以下の電圧が印加さ
れた場合と、第２の電源である接地点ＧＮＤに対してボ
ンディングパッドＢＰに“ＢＶDSN ”以上の電圧が印加
された場合に、それぞれボンディングパッドＢＰに接続
される拡散層４，６とＮウェル２、Ｐ型シリコン基板１
間でブレークダウンが発生する。このブレークダウン電
圧は、Ｎ+ 拡散層６周辺のＰ型シリコン基板１の不純物
濃度と、Ｐ+ 拡散層４周辺のＮウェル２の不純物濃度に
依存し、これらの不純物濃度は、ＭＯＳ型トランジスタ
Ｐ−Ｔｒ，Ｎ−Ｔｒのしきい値電圧の設定値によって決
められる。このため、ブレークダウン電圧を、しきい値
電圧の設定とは別に設定することができず、ブレークダ
ウン電圧を低くすることが困難となり、半導体装置の保
護を充分に図ることができないという問題がある。
【０００７】本発明の目的は、ブレークダウン電圧を任
意に設定可能としてブレークダウン電圧を低くし、半導
体装置の保護効果を高めることができる入出力保護回路
を提供することにある。
意に設定可能としてブレークダウン電圧を低くし、半導
体装置の保護効果を高めることができる入出力保護回路
を提供することにある。
【０００８】
【課題を解決するための手段】本発明によれば半導体基
体上に形成され、そのドレイン領域に入出力端子が接続
されたＭＯＳトランジスタと、このドレイン領域に接し
てこのドレイン領域の導電型とは逆導電型の高濃度不純
物拡散層を有する入出力保護回路を備えた半導体装置を
得る。
体上に形成され、そのドレイン領域に入出力端子が接続
されたＭＯＳトランジスタと、このドレイン領域に接し
てこのドレイン領域の導電型とは逆導電型の高濃度不純
物拡散層を有する入出力保護回路を備えた半導体装置を
得る。
【０００９】又、本発明の他の態様によれば、入出力端
子と第１の電源及び第２の電源との間にそれぞれ異なる
チャネル型のＭＯＳトランジスタを接続し、かつ各ＭＯ
Ｓトランジスタのドレイン領域入出力端子に接続すると
ともに、各ドレイン領域に接してこれらドレイン領域の
導電型とは逆導電型の高濃度不純物拡散層をそれぞれ有
する入出力保護回路を備えた半導体装置を得る。
子と第１の電源及び第２の電源との間にそれぞれ異なる
チャネル型のＭＯＳトランジスタを接続し、かつ各ＭＯ
Ｓトランジスタのドレイン領域入出力端子に接続すると
ともに、各ドレイン領域に接してこれらドレイン領域の
導電型とは逆導電型の高濃度不純物拡散層をそれぞれ有
する入出力保護回路を備えた半導体装置を得る。
【００１０】
【作用】本発明によれば、逆導電型の高濃度不純物拡散
層を設けることで、入出力端子に接続されたＭＯＳトラ
ンジスタのドレインにおけるブレークダウン電圧を、Ｍ
ＯＳトランジウタのしきい値電圧とは独立して設定する
ことが可能となる。
層を設けることで、入出力端子に接続されたＭＯＳトラ
ンジスタのドレインにおけるブレークダウン電圧を、Ｍ
ＯＳトランジウタのしきい値電圧とは独立して設定する
ことが可能となる。
【００１１】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１２】図１は本発明の第１の実施例である入出力
保護回路のデバイス断面図であり、その電気的等価回路
は図４に示したものと同じである。図１において、Ｐ型
シリコン基板１にはＮウェル２を形成し、かつフィール
ド酸化膜３で素子領域を画成する。そして、Ｎウェル２
上にはＰ+ 拡散層４で構成されるソース・ドレインと、
ゲート５とでＰチャネルＭＯＳトランジスタＰ−Ｔｒを
構成する。又、シリコン基板１上にはＮ+ 拡散層６で構
成されるソース・ドレインと、ゲート７とでＮチャネル
ＭＯＳトランジスタＮ−Ｔｒを構成している。又、Ｎウ
ェル２にはＮ+拡散層のコンタクト層８が、シリコン基
板１にはＰ+ 拡散層のコンタクト層９がそれぞれ形成さ
れる。
保護回路のデバイス断面図であり、その電気的等価回路
は図４に示したものと同じである。図１において、Ｐ型
シリコン基板１にはＮウェル２を形成し、かつフィール
ド酸化膜３で素子領域を画成する。そして、Ｎウェル２
上にはＰ+ 拡散層４で構成されるソース・ドレインと、
ゲート５とでＰチャネルＭＯＳトランジスタＰ−Ｔｒを
構成する。又、シリコン基板１上にはＮ+ 拡散層６で構
成されるソース・ドレインと、ゲート７とでＮチャネル
ＭＯＳトランジスタＮ−Ｔｒを構成している。又、Ｎウ
ェル２にはＮ+拡散層のコンタクト層８が、シリコン基
板１にはＰ+ 拡散層のコンタクト層９がそれぞれ形成さ
れる。
【００１３】そして、入出力端子としてのボンディング
パッドＢＰは、ＰチャネルＭＯＳトランジスタＰ−Ｔｒ
のドレインとしてのＰ+ 拡散層４と、ＮチャネルＭＯＳ
トランジスタＮ−ＴｒのドレインとしてのＮ+ 拡散層６
にそれぞれ接続されると共に、同じＰ型シリコン基板１
に形成される内部回路（図示せず）にも接続されてい
る。これらＰ+ 拡散層４とＮ+ 拡散層６のそれぞれ下層
には、逆導電型の高濃度不純物層として、Ｎ+ 拡散層１
０及びＰ+ 拡散層１１を形成している。
パッドＢＰは、ＰチャネルＭＯＳトランジスタＰ−Ｔｒ
のドレインとしてのＰ+ 拡散層４と、ＮチャネルＭＯＳ
トランジスタＮ−ＴｒのドレインとしてのＮ+ 拡散層６
にそれぞれ接続されると共に、同じＰ型シリコン基板１
に形成される内部回路（図示せず）にも接続されてい
る。これらＰ+ 拡散層４とＮ+ 拡散層６のそれぞれ下層
には、逆導電型の高濃度不純物層として、Ｎ+ 拡散層１
０及びＰ+ 拡散層１１を形成している。
【００１４】又、ＰチャネルＭＯＳトランジスタＰ−Ｔ
ｒのソース及びコンタクト層８は第１の電源ＶDDに接続
し、ＮチャネルＭＯＳトランジスタＮ−Ｔｒのソース及
びコンタクト層９は第２の電源としての接地点ＧＮＤに
接続している。
ｒのソース及びコンタクト層８は第１の電源ＶDDに接続
し、ＮチャネルＭＯＳトランジスタＮ−Ｔｒのソース及
びコンタクト層９は第２の電源としての接地点ＧＮＤに
接続している。
【００１５】このＮ+ 拡散層１０及びＰ+ 拡散層１１を
形成することで、Ｐ+ 拡散層４と第１の電源ＶDD間の逆
方向耐圧と、Ｎ+ 拡散層６と接地点ＧＮＤ間の逆方向耐
圧とを各拡散層１０，１１の不純物濃度を調整すること
で任意に設定できる。つまり、各拡散層１０，１１の不
純物濃度を上げることで逆方向耐圧を下げ、外部から印
加される過大な電圧に対して、入出力保護回路の応答を
早くできる。したがって、各ＭＯＳトランジスタのしき
い値電圧の設定とは独立してブレークダウン電圧を設定
することができ、ブレークダウン電圧を低くして過大な
入力電圧に対する半導体装置の充分な保護を図ることが
可能となる。
形成することで、Ｐ+ 拡散層４と第１の電源ＶDD間の逆
方向耐圧と、Ｎ+ 拡散層６と接地点ＧＮＤ間の逆方向耐
圧とを各拡散層１０，１１の不純物濃度を調整すること
で任意に設定できる。つまり、各拡散層１０，１１の不
純物濃度を上げることで逆方向耐圧を下げ、外部から印
加される過大な電圧に対して、入出力保護回路の応答を
早くできる。したがって、各ＭＯＳトランジスタのしき
い値電圧の設定とは独立してブレークダウン電圧を設定
することができ、ブレークダウン電圧を低くして過大な
入力電圧に対する半導体装置の充分な保護を図ることが
可能となる。
【００１６】図２は、本発明の第２の実施例である入出
力保護回路のデバイス断面図であり、その電気的等価回
路は図４に示したものと同じである。まず、第１の実施
例と同様にして、Ｐ型シリコン基板１にＮウェル２を形
成し、かつフィールド酸化膜３で素子領域を画成する。
そして、Ｎウェル２上にはＰ+ 拡散層４で構成されるソ
ース・ドレインと、ゲート５とでＰチャネルＭＯＳトラ
ンジスタＰ−Ｔｒを構成する。又、シリコン基板１上に
はＮ+ 拡散層６で構成されるソース・ドレインと、ゲー
ト７とＮチャネルＭＯＳトランジスタＮ−Ｔｒを構成し
ている。又、Ｎウェル２にはＮ+ 拡散層のコントクト層
８が、シリコン基板１にはＰ+ 拡散層のコンタクト層９
がそれぞれ形成される。
力保護回路のデバイス断面図であり、その電気的等価回
路は図４に示したものと同じである。まず、第１の実施
例と同様にして、Ｐ型シリコン基板１にＮウェル２を形
成し、かつフィールド酸化膜３で素子領域を画成する。
そして、Ｎウェル２上にはＰ+ 拡散層４で構成されるソ
ース・ドレインと、ゲート５とでＰチャネルＭＯＳトラ
ンジスタＰ−Ｔｒを構成する。又、シリコン基板１上に
はＮ+ 拡散層６で構成されるソース・ドレインと、ゲー
ト７とＮチャネルＭＯＳトランジスタＮ−Ｔｒを構成し
ている。又、Ｎウェル２にはＮ+ 拡散層のコントクト層
８が、シリコン基板１にはＰ+ 拡散層のコンタクト層９
がそれぞれ形成される。
【００１７】そして、入出力端子としてのボンディング
パッドＢＰは、ＰチャネルＭＯＳトランジスタＰ−Ｔｒ
のドレインとしてのＰ+ 拡散層４と、ＮチャネルＭＯＳ
トランジスタＮ−ＴｒのドレインとしてのＮ+ 拡散層６
にそれぞれ接続されると共に、同じシリコン基板１内に
形成される内部回路（図示せず）にも接続されている。
これらＰ+ 拡散層４とＮ+ 拡散層６のそれぞれの側面，
特にチャネル側の側面には、逆導電型の高濃度不純物層
としてＮ+ 拡散層１２及びＰ+ 拡散層１３を形成してい
る。
パッドＢＰは、ＰチャネルＭＯＳトランジスタＰ−Ｔｒ
のドレインとしてのＰ+ 拡散層４と、ＮチャネルＭＯＳ
トランジスタＮ−ＴｒのドレインとしてのＮ+ 拡散層６
にそれぞれ接続されると共に、同じシリコン基板１内に
形成される内部回路（図示せず）にも接続されている。
これらＰ+ 拡散層４とＮ+ 拡散層６のそれぞれの側面，
特にチャネル側の側面には、逆導電型の高濃度不純物層
としてＮ+ 拡散層１２及びＰ+ 拡散層１３を形成してい
る。
【００１８】又、ＰチャネルＭＯＳトランジスタＰ−Ｔ
ｒのソース及びコンタクト層８は第１の電源ＶDDに接続
し、ＮチャネルＭＯＳトランジスタＮ−Ｔｒのソース及
びコンタクト層９は第２の電源としての接地点ＧＮＤに
接続している。
ｒのソース及びコンタクト層８は第１の電源ＶDDに接続
し、ＮチャネルＭＯＳトランジスタＮ−Ｔｒのソース及
びコンタクト層９は第２の電源としての接地点ＧＮＤに
接続している。
【００１９】このＮ+ 拡散層１２及びＰ+ 拡散層１３を
形成することで、Ｐ+ 拡散層４と第１の電源ＶDD間の逆
方向耐圧と、Ｎ+ 拡散層６と接地点ＧＮＤ間の逆方向耐
圧とを各拡散層１２，１３の不純物濃度を調整すること
で任意に設定できる。つまり、各拡散層１２，１３の不
純物濃度を上げることで逆方向耐圧を下げ、外部から印
加される過大な電圧に対して、入出力保護回路の応答を
早くでき、半導体装置の充分な保護を図ることが可能と
なる。
形成することで、Ｐ+ 拡散層４と第１の電源ＶDD間の逆
方向耐圧と、Ｎ+ 拡散層６と接地点ＧＮＤ間の逆方向耐
圧とを各拡散層１２，１３の不純物濃度を調整すること
で任意に設定できる。つまり、各拡散層１２，１３の不
純物濃度を上げることで逆方向耐圧を下げ、外部から印
加される過大な電圧に対して、入出力保護回路の応答を
早くでき、半導体装置の充分な保護を図ることが可能と
なる。
【００２０】また、第１の実施例と第２の実施例を組み
合わせて、たとえば、Ｐ+ 拡散層４の下層に逆導電型の
Ｎ+ 拡散層１０を形成し、Ｎ+ 拡散層６の側面に逆導電
型のＰ+ 拡散層１３を形成してもよい。
合わせて、たとえば、Ｐ+ 拡散層４の下層に逆導電型の
Ｎ+ 拡散層１０を形成し、Ｎ+ 拡散層６の側面に逆導電
型のＰ+ 拡散層１３を形成してもよい。
【００２１】また、各拡散層１２，１３をそれぞれＰ+
拡散層４，Ｎ+ 拡散層６の側面に形成している為、Ｐ+
拡散層４とＮウェル２間及び、Ｎ+ 拡散層６とＰ型シリ
コン基板１間の接合容量の増加は小さくすることがで
き、入力信号に対する内部回路の反応が遅れるのを防ぐ
ことができる。
拡散層４，Ｎ+ 拡散層６の側面に形成している為、Ｐ+
拡散層４とＮウェル２間及び、Ｎ+ 拡散層６とＰ型シリ
コン基板１間の接合容量の増加は小さくすることがで
き、入力信号に対する内部回路の反応が遅れるのを防ぐ
ことができる。
【００２２】
【発明の効果】以上説明したように本発明は、入出力端
子が接続されたＭＯＳトランジスタのドレインに接して
逆導電型の高濃度不純物拡散層を有しているので、この
高濃度不純物拡散層の濃度を調整することで、ドレイン
におけるブレークダウン電圧をＭＯＳトランジスタのし
きい値電圧とは独立して設定することが可能となり、ブ
レークダウン電圧を低くして半導体装置の過大入力信号
からの保護を充分に図ることができる効果がある。
子が接続されたＭＯＳトランジスタのドレインに接して
逆導電型の高濃度不純物拡散層を有しているので、この
高濃度不純物拡散層の濃度を調整することで、ドレイン
におけるブレークダウン電圧をＭＯＳトランジスタのし
きい値電圧とは独立して設定することが可能となり、ブ
レークダウン電圧を低くして半導体装置の過大入力信号
からの保護を充分に図ることができる効果がある。
【図１】本発明の第１の実施例のデバイス構造を示す断
面図である。
面図である。
【図２】本発明の第２の実施例のデバイス構造を示す断
面図である。
面図である。
【図３】従来の入出力保護回路のデバイス構造を示す断
面図である。
面図である。
【図４】本発明が適用される入出力保護回路の回路図で
ある。
ある。
１ Ｐ型シリコン基板 ２ Ｎウェル ４ Ｐ+ 拡散層（ソース・ドレイン） ５ ゲート ６ Ｎ+ 拡散層（ソース・ドレイン） ７ ゲート １０ Ｎ+ 拡散層 １１ Ｐ+ 拡散層 １２ Ｎ+ 拡散層 １３ Ｐ+ 拡散層
Claims (2)
- 【請求項１】 半導体基体上に形成され、そのドレイン
領域に入出力端子が接続されたＭＯＳトランジスタと前
記ドレイン領域に接して該ドレイン領域の導電型とは逆
導電型の高濃度不純物拡散層を有することを特徴とする
入出力保護回路を備えた半導体装置。 - 【請求項２】 入出力端子と第１の電源及び第２の電源
との間にそれぞれ異なるチャネル型のＭＯＳトランジス
タを接続し、かつ各ＭＯＳトランジスタのドレイン領域
を前記入出力端子に接続するとともに、各ドレイン領域
に接して該ドレイン領域の導電型とは逆導電型の高濃度
不純物拡散層をそれぞれ有することを特徴とする入出力
保護回路を備えた半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3249392A JPH0653497A (ja) | 1991-08-23 | 1992-02-20 | 入出力保護回路を備えた半導体装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23565491 | 1991-08-23 | ||
| JP3-235654 | 1991-08-23 | ||
| JP3249392A JPH0653497A (ja) | 1991-08-23 | 1992-02-20 | 入出力保護回路を備えた半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0653497A true JPH0653497A (ja) | 1994-02-25 |
Family
ID=26371081
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3249392A Withdrawn JPH0653497A (ja) | 1991-08-23 | 1992-02-20 | 入出力保護回路を備えた半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0653497A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5610426A (en) * | 1994-07-21 | 1997-03-11 | Nippondenso Co., Ltd. | Semiconductor integrated circuit device having excellent dual polarity overvoltage protection characteristics |
| EP0940852A2 (en) * | 1998-03-04 | 1999-09-08 | Fujitsu Limited | Electrostatic discharge protection for integrated circuit semiconductor device |
| EP0774786A3 (en) * | 1995-11-17 | 1999-11-03 | Nec Corporation | CMOS semiconductor device |
| US6313509B1 (en) | 1997-04-04 | 2001-11-06 | Nippon Steel Corporation | Semiconductor device and a MOS transistor for circuit protection |
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| JP2002324847A (ja) * | 2001-04-24 | 2002-11-08 | Nec Corp | 半導体装置およびその製造方法 |
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| JP2011124516A (ja) * | 2009-12-14 | 2011-06-23 | Seiko Instruments Inc | 半導体装置 |
-
1992
- 1992-02-20 JP JP3249392A patent/JPH0653497A/ja not_active Withdrawn
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US6317305B1 (en) | 1998-03-04 | 2001-11-13 | Fujitsu Limited | Electrostatic discharge protection in semiconductor devices with reduced parasitic capacitance |
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| JP4620282B2 (ja) * | 2001-04-24 | 2011-01-26 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
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