JPH0144021B2 - - Google Patents

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JPH0144021B2
JPH0144021B2 JP59214617A JP21461784A JPH0144021B2 JP H0144021 B2 JPH0144021 B2 JP H0144021B2 JP 59214617 A JP59214617 A JP 59214617A JP 21461784 A JP21461784 A JP 21461784A JP H0144021 B2 JPH0144021 B2 JP H0144021B2
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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は相補型MIS半導体装置に係り、特にシ
ヨートチヤネル化される相補型MIS半導体集積回
路装置の高速化及び外部ノイズ耐性を向上せしめ
る構造に関する。
相補型MIS半導体集積回路装置において代表的
な相補型MOS半導体集積回路装置（CMOSIC）
においては、多くはｎ型のシリコン基板上にｐチ
ヤネルMOSトランジスタが形成され、該基板に
形成したｐ型のウエル上にｎチヤネルMOSトラ
ンジスタが形成される。
かかる構造において、MOSトランジスタにお
けるソース及びドレイン領域特にドレイン領域の
接合容量を減少させてその動作速度を向上させる
ために、基板には不純物濃度が極めて低いn-型
シリコン基板が用いられる。
一方CMOSICにおいては動作速度を向上せし
め、且つ高集積化を図るために、シヨートチヤネ
ル化が進められているが、この場合上記n-型シ
リコン基板上にｐチヤネルMOSトランジスタを
形成する構造においては、該ｐチヤネルMOSト
ランジスタのドレイン−ソース間の耐圧が劣化す
るという問題を生ずる。
〔従来の技術〕
そこで上記耐圧劣化を防止するために、n-型
基板面に基板より高不純物濃度を有するｎ型のウ
エルを設け、該ｎウエル上にｐチヤネルMOSト
ランジスタを形成するツインタブ構造が従来提供
されている。
然しながら該ツインタブ構造においては、ｐチ
ヤネルMOSトランジスタのソース及びドレイン
領域、特にドレインとなる拡散領域の下面全体が
高不純物濃度のｎウエルに接するためにその接合
容量が増大し、該ｐチヤネルMOSトランジスタ
の動作速度の大幅な遅延を招いていた。
そこで本発明者等は、先に変形ツインタブ構造
を開発し、これによつて動作速度の大幅な遅延を
防止している。
変形ツインタブ構造は第４図に示すように、例
えばn-型シリコン基板１に通常通りｐウエル２
を設け、該ｐウエル２上にn+型ソース領域３、
n+型ドレイン領域４、ゲート酸化膜５、ゲート
電極６よりなるｎチヤネルMOSトランジスタｎ
−Trを形成し、n-型シリコン基板１上にはp+型
ソース領域７、p+ドレイン領域８、ゲート酸化
膜５、ゲート電極６よりなり、ゲート電極６の直
下部のみに選択的にｎウエル９を設けたｐチヤネ
ルMOSトランジスタｐ−Trを形成した構造であ
る。（１０はフイールド酸化膜、１１はn+型チヤ
ネル・ストツパ、１２はp+型チヤネル・ストツ
パ、１４はn+型基板コンタクト領域、１５はp+
型ウエル・コンタクト領域） 該変形ツインタブ構造においては図から明らか
なように、p+型ソース領域７及びp+型ドレイン
領域８の底面が低濃度のn-型シリコン基板１に
直に接するので、本来のツインタブ構造に比べて
接合容量は減少し動作速度の大幅な遅延は防止さ
れる。
〔発明が解決しようとする問題点〕
一方集積度を高めた際にはラツチアツプと称す
る異常現象が生じ易くなるが、これに対する耐性
の面で、該変形ツインタブ構造は本来のツインタ
ブ構造に劣るという欠点を持つている。
その理由を第５図により説明する。
同図はインバータ構成を示す等価回路を含む模
式側断面図で、図中、nsubはn-基板、pwellはp-ウ
エル、ｐ−Trはｐチヤネル・トランジスタ、ｎ
−Trはｎチヤネル・トランジスタ、Sp，Dp，Gp
はｐ−Trのソース、ドレイン、ゲート、So，Do，
Goはｎ−Trのソース、ドレイン、ゲート、＋VDD
は電源端子、VSSは接地端子、INは入力端子、
OUTは出力端子である。
CMOS回路においてはこのようなインバータ
が多く形成されるが、この場合、Spとnsubとpwell
によつて寄生pnpトランジスタ（pnpTr）が、ま
たSoとpwellとnsubによつてnpnトランジスタ
npnTrが構成され、またその他端子間には寄生抵
抗R1，R2，R3が存在する。
そして同図に示す電流パスから明らかなように
寄生素子はサイリスタを構成し、ラツチアツプと
称する異常現象はこのサイリスタ動作によつて生
ずる。
即ち例えば外部回路に接続されたDoから雑音
電流が流入しこの電流が大きいと、npnTrはオン
状態となり、＋VDD端子からR2，R3を介してVSS端
子に電流が流れる。ここでR2両端の電圧が
pnpTrのベース電圧より高くなると、pnpTrはオ
ン状態になる。
このときpnpTrを介してnpnTrのベースに電流
が流れpnpTrをよりオン状態にし、この結果
npnTrとpnpTrよりなるループに正帰還がかか
り、サイリスタが抵抗状態になる。
従つて大きな雑音電流が注入されれば、この雑
音電流がなくなつても電源端子間に定常的な大電
流が流れ、電源を遮断せずに放置すれば配線の断
素、素子破壊等を起こす。
このような現象をラツチアツプと称するが、こ
れに対してはpnpTrのベース抵抗、即ちR2の値
が大きい程不利になる。
従つてソース、ドレイン領域の周辺部に高不純
物濃度のウエルが形成されない変形ツインタブ構
造においては、上記寄生トランジスタのベース抵
抗が高くなつて、ラツチアツプ現象が発生し易く
なる。
そこで動作速度を向上させるために、全回路を
上記変形ツインタブ構造により形成していた従来
のCMOSICには、ラツチアツプ現象に対する耐
性が低く、素子の信頼性が低下するという問題が
あつた。
〔問題点を解決するための手段〕
上記問題点の解決は、相補型構造であつて、一
導電型半導体基板上に、ゲート電極直下部のみに
選択的に該基板より高不純物濃度の一導電型ウエ
ルが形成された第１の反対導電型チヤネルMISト
ランジスタを有し、且つ該基板上に、該基板より
高不純物濃度の一導電型ウエル内に形成された第
２の反対導電型チヤネルMISトランジスタと、ソ
ース、ドレイン領域の底面の一部を除いて該基板
より高不純物濃度の一導電型ウエル内に包含され
た第３の反対導電型チヤネルMISトランジスタと
の両方若しくは何れか一方を有してなる本発明に
よる半導体装置によつて達成される。
〔作用〕
即ち本発明においてはCMOS構造の半導体装
置における基板と反対導電型チヤネルを有する
MOSトランジスタを、基板と同導電型のウエル
上に形成されたラツチアツプ耐性の高い第１の反
対導電型チヤネルMOSトランジスタと、ゲート
電極の直下部のみにウエルを形成してソース−ド
レイン間耐圧を高め、且つ接合容量を減少せしめ
た第２の反対導電型チヤネルMOSトランジスタ
とを含んで構成し、該第１の反対導電型チヤネル
MOSトランジスタを外部回路に直に接続される
入出力回路部分に主として配設して該半導体装置
のラツチアツプ耐性を高め、且つ第２の反対導電
型チヤネルMOSトランジスタを内部回路に主と
して配設して該半導体装置の高速動作性を高める
ものである。
そして更に、ウエル上に配設される第１の反対
導電型チヤネルMOSトランジスタについてはウ
エル内のチヤネル・ストツパを省略して製造工程
の簡略化を図る。
〔実施例〕
以下本発明を、図示実施例により具体的に説明
する。
第１図は本発明のCMOS半導体装置の第１の
実施例を示す模式平面図ａ及び模式側断面図ｂ、
第２図は第２の実施例を示す模式平面図ａ及び模
式側断面図ｂ、第３図は本発明の適用例の模式平
面図である。
全図を通じ同一対象物は同一符号で示す。
第１の実施例を示す第１図ａ，ｂにおいて、１
はキヤリア濃度５×1014cm-3程度のn-型シリコン
基板、２はキヤリア濃度５×1016cm-3、深さ３〜
4μｍ程度の通常のp-ウエル、３はキヤリア濃度
1020cm-3、深さ3000Å程度のn+型ソース領域、４
はキヤリア濃度1020cm-3、深さ3000Å程度のn+型
ドレイン領域、５は厚さ250Å程度のゲート酸化
膜、６及び６ａ，６ｂは多結晶シリコン等よりな
るゲート電極、７ａ，７ｂはキヤリア濃度1020cm
-3、深さ3000Å程度のp+型ソース領域、８ａ，８
ｂはキヤリア濃度1020cm-3、深さ3000Å程度のp+
型ドレイン領域、９ａはキヤリア濃度５×1016cm
-3、深さ３〜4μｍ程度の第１のｎウエル、９ｂは
キヤリア濃度５×1016cm-3、深さ1μｍ程度の第２
のｎウエル、１０はフイールド酸化膜、１１はキ
ヤリア濃度1017cm-3程度のn+型チヤネル・ストツ
パ、１２はキヤリア濃度1017cm-3程度のp+型チヤ
ネル・ストツパ、１３はキヤリア濃度1020cm-3、
深さ3000Å程度のn+型ウエル・コンタクト領域、
１４はキヤリア濃度1020cm-3、深さ3000Å程度の
n+型基板コンタクト領域、１５はキヤリア濃度
1020cm-3、深さ3000Å程度のp+型ウエル・コンタ
クト領域、ｎ−TrはｎチヤネルMOSトランジス
タ、ｐ−Tr1は第１のｐチヤネルMOSトランジ
スタ、ｐ−Tr2は第２のｐチヤネルMOSトラン
ジスタを示す。
該実施例においては第１のｐチヤネルMOSト
ランジスタｐ−Tr1は、これを深い第１のｎウエ
ル９ａ上に形成することによつて、前記第４図に
示す寄生pnpTrのベース抵抗R2を減少させ、ラ
ツチアツプ耐性が高められている。
また第２のｐチヤネルMOSトランジスタｐ−
Tr2は、ソース−ドレイン間耐圧の向上及びソー
ス、ドレイン領域の接合容量の減少（高速化）の
みを考慮してゲート電極６ｂの直下部のみにソー
ス、ドレイン領域より深い第２のウエル９ｂが設
けられる。
なお第１のｎウエル９ａはチヤネル・ストツパ
の役目を果たすに充分な不純物濃度を有するの
で、該第１のｎウエル９ａ内のチヤネル・ストツ
パは省略されている。
第２図ａ，ｂに示す第２の実施例においては、
第１のｐチヤネルMOSトランジスタｐ−Tr1の
ソース、ドレイン領域７ａ，８ａの接合容量を減
少させ動作速度の向上を図るために、その下部に
はソース、ドレイン領域７ａ，８ａ一部には接し
ない窓部１６を有する第１のｎウエル１０９ａが
設けられてなつており、その他は第１の実施例と
同様である。この構造でも寄生pnpTrのベース抵
抗R2を減少せしめる効果は充分であり、ラツチ
アツプ耐性が向上する。
なお該実施例においても、第１のｎウエル１０
９ａ内のチヤネル・ストツパは省略できる。
また上記第１、第２の実施例において第１のｎ
ウエル領域と第２のｎウエル領域を別々に形成し
ているが、工程簡略化のために同時に形成しても
よい。
上記実施例に示した本発明の半導体装置の実際
のLSI等に適用するに際しては、例えば第３図に
示すように該LSI基板Ｓを、外部回路に直に接続
され高電圧ノイズが印加される恐れの大きい入出
力回路部C1と、その恐れの少ない内部回路部C2
とに分離し、入出力回路部C1は主として第１の
ｐチヤネルMOSトランジスタｐ−Tr1とｎチヤ
ネルMOSトランジスタｎ−Trを以て構成して該
LSIのラツチアツプ耐性の向上が図られ、内部回
路部C2は主として第２のｐチヤネルMOSトラン
ジスタｐ−Tr1とｎチヤネルMOSトランジスタ
ｎ−Trを以て構成して該LSIの高速性が維持され
る。
〔発明の効果〕
以上説明のように本発明によれば、同一半導体
装置基板上にラツチアツプ耐性の高いCMOSト
ランジスタと高速性を有するCMOSトランジス
タが併設され、これらCMOSトランジスタが所
要の性能に応じて使い分けられる。
従つて本発明によれば、LSI等の高速動作性能
を維持した状態でその信頼性を高めることが出来
る。
【図面の簡単な説明】
第１図は本発明のCMOS半導体装置の第１の
実施例を示す模式平面図ａ及び模式側断面図ｂ、
第２図は第２の実施例を示す模式平面図ａ及び模
式側断面図ｂ、第３図は本発明の適用例の模式平
面図、第４図は従来用いられていた変形ツインタ
ブ構造の模式側断面図、第５図は変形ツインタブ
によるインバータ構成を示す等価回路を含む模式
側断面図である。 図において、１はn-型シリコン基板、２はp-
ウエル、３はn+型ソース領域、４はn+型ドレイ
ン領域、５はゲート酸化膜、６及び６ａ，６ｂは
ゲート電極、７ａ，７ｂはp+型ソース領域、８
ａ，８ｂはp+型ドレイン領域、９ａ，１０９ａ
は第１のｎウエル、９ｂは第２のｎウエル、１０
はフイールド酸化膜、１１はn+型チヤネル・ス
トツパ、１２はp+型チヤネル・ストツパ、１３
はn+型ウエル・コンタクト領域、１４はn+型基
板コンタクト領域、１５はp+型ウエル・コンタ
クト領域、ｎ−TrはｎチヤネルMOSトランジス
タ、ｐ−Tr1は第１のｐチヤネルMOSトランジ
スタ、ｐ−Tr2は第２のｐチヤネルMOSトラン
ジスタ、を示す。

Claims (1)

  1. 【特許請求の範囲】 １ 相補型構造であつて、一導電型半導体基板上
    に、ゲート電極直下部のみに選択的に該基板より
    高不純物濃度の一導電型ウエルが形成された第１
    の反対導電型チヤネルMISトランジスタを有し、
    且つ該基板上に、該基板より高不純物濃度の一導
    電型ウエル内に形成された第２の反対導電型チヤ
    ネルMISトランジスタと、ソース、ドレイン領域
    の底面の一部を除いて該基板より高不純物濃度の
    一導電型ウエル内に包含された第３の反対導電型
    チヤネルMISトランジスタとの両方若しくは何れ
    か一方を有してなることを特徴とする半導体装
    置。 ２ 上記第１の反対導電型チヤネルMISトランジ
    スタが、外部回路に接続される素子に選択的に用
    いられることを特徴とする特許請求の範囲第１項
    記載の半導体装置。
JP59214617A 1984-10-13 1984-10-13 半導体装置 Granted JPS61111576A (ja)

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JP59214617A JPS61111576A (ja) 1984-10-13 1984-10-13 半導体装置
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EP (1) EP0178991B1 (ja)
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