JP3071819B2 - 絶縁ゲート型半導体装置 - Google Patents
絶縁ゲート型半導体装置Info
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、集積回路要素として有用なパイポーラ動作
をする絶縁ゲート型半導体装置に関する。
をする絶縁ゲート型半導体装置に関する。
（従来の技術） 近年の半導体集積回路においては、絶縁ゲート型電界
効果トランジスタ（MOSFET）が多く用いられている。こ
れは主として、MOS集積回路ではバイポーラ集積回路に
おけるような素子分離を必要としないこと、製造工程も
簡単であること、等の理由による。しかしながら、MOSF
ETはバイポーラトランジスタに比べて電流駆動能力が低
く、大容量負荷を駆動する回路をMOSFETで構成した場合
には、バイポーラトランジスタを用いた場合よりも素子
面積が大きくなってしまう。そこで最近は、MOSFETとバ
イポーラトランジスタを組み合わせた所謂BiCMOS回路が
注目されている。
効果トランジスタ（MOSFET）が多く用いられている。こ
れは主として、MOS集積回路ではバイポーラ集積回路に
おけるような素子分離を必要としないこと、製造工程も
簡単であること、等の理由による。しかしながら、MOSF
ETはバイポーラトランジスタに比べて電流駆動能力が低
く、大容量負荷を駆動する回路をMOSFETで構成した場合
には、バイポーラトランジスタを用いた場合よりも素子
面積が大きくなってしまう。そこで最近は、MOSFETとバ
イポーラトランジスタを組み合わせた所謂BiCMOS回路が
注目されている。
第９図はBiCMOSインバータの基本構成を示す等価回路
である。図に示すように、ゲートが共通接続されたｐチ
ャネルMOSFET−Q1とｎチャネルMOSFET−Q2を入力段に用
い、出力段に直列接続されたバイポーラトランジスタT
1,T2を用いてインバータが構成されている。このBiCMOS
構成を利用すると、比較的小さい面積で大容量負荷を高
速に駆動できる回路が得られる。
である。図に示すように、ゲートが共通接続されたｐチ
ャネルMOSFET−Q1とｎチャネルMOSFET−Q2を入力段に用
い、出力段に直列接続されたバイポーラトランジスタT
1,T2を用いてインバータが構成されている。このBiCMOS
構成を利用すると、比較的小さい面積で大容量負荷を高
速に駆動できる回路が得られる。
しかし、BiCMOS回路は、集積回路構造が複雑になると
いう難点がある。第10図にその集積回路構造例を示す。
図の場合、ｐ型半導体基板にｎ型埋込み層を介してｐ型
エピタキシャル層が形成されたウェハを用いている。こ
の様なウェハに、バイポーラトランジスタ領域およびｐ
チャネルMOSFET領域にｎ型ウェルが形成され、各領域の
それぞれ素子が形成されている。この様に構造が複雑で
あれば、それだけ製造工程も複雑になり、また信頼性や
歩留まりも低下する。
いう難点がある。第10図にその集積回路構造例を示す。
図の場合、ｐ型半導体基板にｎ型埋込み層を介してｐ型
エピタキシャル層が形成されたウェハを用いている。こ
の様なウェハに、バイポーラトランジスタ領域およびｐ
チャネルMOSFET領域にｎ型ウェルが形成され、各領域の
それぞれ素子が形成されている。この様に構造が複雑で
あれば、それだけ製造工程も複雑になり、また信頼性や
歩留まりも低下する。
（発明が解決しようとする課題） 以上のように、BiCMOS回路は、構造および製造工程が
複雑であるという問題があった。
複雑であるという問題があった。
本発明は、この様な問題を解決した絶縁ゲート型半導
体装置を提供するこを目的とする。
体装置を提供するこを目的とする。
［発明の構成］ （課題を解決するための手段） 本発明にかかる絶縁ゲート型半導体装置は、第１導電
型半導体層と、この第１導電型半導体層の表面に形成さ
れた第２導電型のベース拡散層と、このベース拡散層の
表面に形成された第１導電型のドレイン拡散層と、第１
導電型半導体層表面のベース拡散層から所定距離離れた
位置に形成された第２導電型のソース拡散層と、第１導
電型半導体層のベース拡散層とソース拡散層に挟まれた
領域をチャネル領域としてその表面にゲート絶縁膜を介
して形成されたゲート電極と、前記ソース拡散層と前記
第１導電型半導体層との接合部に形成された第１導電型
の高濃度拡散層と、前記ドレイン拡散層に形成されたド
レイン電極と、前記ソース拡散層と前記高濃度拡散層に
跨って接続されたソース電極とを備えたことを特徴とす
る。
型半導体層と、この第１導電型半導体層の表面に形成さ
れた第２導電型のベース拡散層と、このベース拡散層の
表面に形成された第１導電型のドレイン拡散層と、第１
導電型半導体層表面のベース拡散層から所定距離離れた
位置に形成された第２導電型のソース拡散層と、第１導
電型半導体層のベース拡散層とソース拡散層に挟まれた
領域をチャネル領域としてその表面にゲート絶縁膜を介
して形成されたゲート電極と、前記ソース拡散層と前記
第１導電型半導体層との接合部に形成された第１導電型
の高濃度拡散層と、前記ドレイン拡散層に形成されたド
レイン電極と、前記ソース拡散層と前記高濃度拡散層に
跨って接続されたソース電極とを備えたことを特徴とす
る。
（作用） 本発明による絶縁ゲート型半導体装置は、バイポーラ
トランジスタとMOSFETを一体化した構造を有し、MOSゲ
ートにより制御されてバイポーラ動作をする。すなわち
ゲート電極に所定のバイアスを与えることによってソー
ス拡散層からベース拡散層にキャリアが注入される。こ
のキャリアがベース拡散層内のドレイン拡散層に入る
と、ドレイン拡散層から逆のキャリアがベース拡散層に
注入されて、ソース電極に流入するというバイポーラ動
作をする。したがって本発明の素子によれば、通常のMO
SFETに比べてオン時のコンダクタンスが高いものとな
り、この素子を用いて小さい信号で大容量負荷を駆動で
きる回路が構成できる。
トランジスタとMOSFETを一体化した構造を有し、MOSゲ
ートにより制御されてバイポーラ動作をする。すなわち
ゲート電極に所定のバイアスを与えることによってソー
ス拡散層からベース拡散層にキャリアが注入される。こ
のキャリアがベース拡散層内のドレイン拡散層に入る
と、ドレイン拡散層から逆のキャリアがベース拡散層に
注入されて、ソース電極に流入するというバイポーラ動
作をする。したがって本発明の素子によれば、通常のMO
SFETに比べてオン時のコンダクタンスが高いものとな
り、この素子を用いて小さい信号で大容量負荷を駆動で
きる回路が構成できる。
本発明の素子の動作原理は、所謂IGBTと基本的に同様
である。しかし、大電力用として作られるIGBTと異な
り、本発明の素子構造および製造工程は極めて簡単であ
る。すなわち、半導体基板またはこれに形成されたウェ
ルの表面に、ベース拡散層、ドレイン拡散層、第１導電
型の高濃度拡散層およびドレイン拡散層の４つの拡散層
を形成し、MOSゲート電極とソース，ドレイン電極を形
成して得られる。また、ソース拡散層と第１導電型体層
との接合部に第１導電型の項不純物層を形成するので、
ドレイン拡散層から注入される正孔が第１導電型半導体
層とソース拡散層とを順方向バイアスすることによって
起こるラッチアップ状態を確実に防止することができ
る。
である。しかし、大電力用として作られるIGBTと異な
り、本発明の素子構造および製造工程は極めて簡単であ
る。すなわち、半導体基板またはこれに形成されたウェ
ルの表面に、ベース拡散層、ドレイン拡散層、第１導電
型の高濃度拡散層およびドレイン拡散層の４つの拡散層
を形成し、MOSゲート電極とソース，ドレイン電極を形
成して得られる。また、ソース拡散層と第１導電型体層
との接合部に第１導電型の項不純物層を形成するので、
ドレイン拡散層から注入される正孔が第１導電型半導体
層とソース拡散層とを順方向バイアスすることによって
起こるラッチアップ状態を確実に防止することができ
る。
（実施例） 以下、本発明の実施例を説明する。
第１図は第１の実施例の絶縁ゲート型半導体素子であ
る。第１導電型半導体層としてのｐ型シリコン基板（ま
たはウェル）11の表面にｎ型ベース拡散層12が形成さ
れ、このｎ型ベース拡散層12の表面にｐ型ドレイン拡散
層13が形成されている。基板11のｎ型ベース拡散層12か
ら所定距離離れた位置にはｎ型ソース拡散層14が形成さ
れている。ソース拡散層14とベース拡散層12により挟ま
れた領域の基板表面をチャネル領域として、この上にゲ
ート酸化膜15を介して多結晶シリコンからなるゲート電
極16が形成されている。これら拡散層12〜14およびゲー
ト電極16が形成された基板表面はCVD絶縁膜17により覆
われ、この絶縁膜17にコンタクト孔が開けられてドレイ
ン電極18およびソース電極19が形成されている。ソース
電極19はソース拡散層14から基板11上に跨がって接続さ
れている。
る。第１導電型半導体層としてのｐ型シリコン基板（ま
たはウェル）11の表面にｎ型ベース拡散層12が形成さ
れ、このｎ型ベース拡散層12の表面にｐ型ドレイン拡散
層13が形成されている。基板11のｎ型ベース拡散層12か
ら所定距離離れた位置にはｎ型ソース拡散層14が形成さ
れている。ソース拡散層14とベース拡散層12により挟ま
れた領域の基板表面をチャネル領域として、この上にゲ
ート酸化膜15を介して多結晶シリコンからなるゲート電
極16が形成されている。これら拡散層12〜14およびゲー
ト電極16が形成された基板表面はCVD絶縁膜17により覆
われ、この絶縁膜17にコンタクト孔が開けられてドレイ
ン電極18およびソース電極19が形成されている。ソース
電極19はソース拡散層14から基板11上に跨がって接続さ
れている。
この半導体素子の動作は次の通りである。ドレイン電
極18にソース電極19より正の電位を与え、ゲート電極16
にソース電極19に対して正の電位を与えると、ゲート電
極16の下の基板表面にｎ型反転層が形成され、ソース拡
散層14からｎ型ベース拡散層12に電子が注入される。こ
の電子注入に呼応してｐ型ドレイン拡散層13からｎ型ベ
ース拡散層12には正孔が注入される。この正孔は、ｐ型
基板11を経由してソース電極19に流入する。このとき、
ドレイン・ソース間のコンダクタンスは、正孔の注入の
結果、通常のｎチャネルMOSFETに比べて十分高く、例え
ば２倍以上になる。したがって通常のMOSFETに比べて高
い電流駆動能力が得られる。
極18にソース電極19より正の電位を与え、ゲート電極16
にソース電極19に対して正の電位を与えると、ゲート電
極16の下の基板表面にｎ型反転層が形成され、ソース拡
散層14からｎ型ベース拡散層12に電子が注入される。こ
の電子注入に呼応してｐ型ドレイン拡散層13からｎ型ベ
ース拡散層12には正孔が注入される。この正孔は、ｐ型
基板11を経由してソース電極19に流入する。このとき、
ドレイン・ソース間のコンダクタンスは、正孔の注入の
結果、通常のｎチャネルMOSFETに比べて十分高く、例え
ば２倍以上になる。したがって通常のMOSFETに比べて高
い電流駆動能力が得られる。
第２図は、第１図の変形例である。第１図と異なる点
は、ｎ型ソース拡散層14のｐ型基板11と接する部分のう
ち、チャネル領域となる部分を除く領域に高濃度のｐ型
拡散層20を形成していることである。
は、ｎ型ソース拡散層14のｐ型基板11と接する部分のう
ち、チャネル領域となる部分を除く領域に高濃度のｐ型
拡散層20を形成していることである。
本発明の素子は、pnpnのサイリスタ構造を有する。ド
レインから注入された正孔によりソース拡散層14と基板
11間が順方向バイアスされ、ソース拡散層14からチャネ
ル領域を通らずに基板11に電子が注入されるようになる
と、サイリスタのラッチアップ状態になり、ゲート電極
16による制御ができなくなる。第２図のように高濃度ｐ
型拡散層20を設けることにより、この様なサイリスタ動
作を確実に防止して、大電流時においても安全に動作さ
せることができる。
レインから注入された正孔によりソース拡散層14と基板
11間が順方向バイアスされ、ソース拡散層14からチャネ
ル領域を通らずに基板11に電子が注入されるようになる
と、サイリスタのラッチアップ状態になり、ゲート電極
16による制御ができなくなる。第２図のように高濃度ｐ
型拡散層20を設けることにより、この様なサイリスタ動
作を確実に防止して、大電流時においても安全に動作さ
せることができる。
第３図は第２の実施例の絶縁ゲート型半導体素子であ
る。ｎ型シリコン基板（またはウェル）21の表面にｐ型
ベース拡散層22が形成され、このｐ型ベース拡散層22の
表面にｎ型ドレイン拡散層23が形成されている。基板21
のｐ型ベース拡散層22から所定距離離れた位置にはｐ型
ソース拡散層24が形成されている。ソース拡散層24とベ
ース拡散層22により挟まれた領域の基板表面をチャネル
領域として、この上にゲート酸化膜25を介して多結晶シ
リコンからなるゲート電極26が形成されている。ｐ型ソ
ース拡散層24のｎ型基板21と接する部分のうち、チャネ
ル領域となる部分を除く領域に高濃度のｎ型拡散層30を
形成されている。これら拡散層およびゲート電極が形成
された基板表面はCVD絶縁膜27により覆われ、この絶縁
膜27にコンタクト孔が開けられてドレイン電極28および
ソース電極29が形成されている。ソース電極19はソース
拡散層14から基板11上に跨がって接続されている。
る。ｎ型シリコン基板（またはウェル）21の表面にｐ型
ベース拡散層22が形成され、このｐ型ベース拡散層22の
表面にｎ型ドレイン拡散層23が形成されている。基板21
のｐ型ベース拡散層22から所定距離離れた位置にはｐ型
ソース拡散層24が形成されている。ソース拡散層24とベ
ース拡散層22により挟まれた領域の基板表面をチャネル
領域として、この上にゲート酸化膜25を介して多結晶シ
リコンからなるゲート電極26が形成されている。ｐ型ソ
ース拡散層24のｎ型基板21と接する部分のうち、チャネ
ル領域となる部分を除く領域に高濃度のｎ型拡散層30を
形成されている。これら拡散層およびゲート電極が形成
された基板表面はCVD絶縁膜27により覆われ、この絶縁
膜27にコンタクト孔が開けられてドレイン電極28および
ソース電極29が形成されている。ソース電極19はソース
拡散層14から基板11上に跨がって接続されている。
この実施例の素子は、第２図の素子の各部の導電型を
逆にして、ｐチャネルとしたものである。したがって各
部の電位関係を先の実施例と逆にして、先の実施例と同
様の動作ができる。高濃度ｎ型拡散層30は、第１図の実
施例と同様に基本的には省略することができる。
逆にして、ｐチャネルとしたものである。したがって各
部の電位関係を先の実施例と逆にして、先の実施例と同
様の動作ができる。高濃度ｎ型拡散層30は、第１図の実
施例と同様に基本的には省略することができる。
本発明の半導体素子の動作原理は、所謂IGBTと同様で
あるが、低耐圧ロジック素子としてCMOSと同一基板上に
容易に集積できる構造になっていることが特徴である。
従来のIGBTは、ｎチャネルを例にとれば、ｎ型エピタキ
シャル層の表面にｐ型ベース拡散層が形成され、このｐ
型ベース拡散層表面をチャネル領域とする。そしてｎ型
エピタキシャル層をドリフト層として高耐圧を実現して
いる（例えば、“Comparison of high voltage devices
for power integrated circuits",IEDM 1984,p.258,Fi
g.1（ｂ）参照）。これに対して本発明の素子は、低耐
圧ロジックの用途に用いられるものであるため、通常の
IGBTにおけるようなエピタキシャル層が不要であり、ま
た後述するようにチャネル部はCMOS工程で同時に形成す
ることができ、CMOS回路との集積化が容易である。
あるが、低耐圧ロジック素子としてCMOSと同一基板上に
容易に集積できる構造になっていることが特徴である。
従来のIGBTは、ｎチャネルを例にとれば、ｎ型エピタキ
シャル層の表面にｐ型ベース拡散層が形成され、このｐ
型ベース拡散層表面をチャネル領域とする。そしてｎ型
エピタキシャル層をドリフト層として高耐圧を実現して
いる（例えば、“Comparison of high voltage devices
for power integrated circuits",IEDM 1984,p.258,Fi
g.1（ｂ）参照）。これに対して本発明の素子は、低耐
圧ロジックの用途に用いられるものであるため、通常の
IGBTにおけるようなエピタキシャル層が不要であり、ま
た後述するようにチャネル部はCMOS工程で同時に形成す
ることができ、CMOS回路との集積化が容易である。
本発明の素子は、MOSFETと同様に抵抗負荷等と組み合
わせてロジックを構成することができ、コンダクタンス
が大きいことを利用して出力素子の駆動回路やインター
フェース回路等に使用することができる。また、CMOSと
同様に相補型の構成を採用することにより、貫通電流の
少ないインバータ回路を構成することができる。
わせてロジックを構成することができ、コンダクタンス
が大きいことを利用して出力素子の駆動回路やインター
フェース回路等に使用することができる。また、CMOSと
同様に相補型の構成を採用することにより、貫通電流の
少ないインバータ回路を構成することができる。
第４図は、第１図または第２図に示すｎチャネル素子
Tnと第３図に示すｐチャネル素子Tpを電源間に直列接続
し、ゲートを共通接続してインバータ回路を構成した場
合の等価回路である。
Tnと第３図に示すｐチャネル素子Tpを電源間に直列接続
し、ゲートを共通接続してインバータ回路を構成した場
合の等価回路である。
第５図および第６図は、ｎチャネル素子Tnとｐチャネ
ル素子Tpを同一基板上に集積形成して、第４図のインバ
ータ回路を構成した実施例である。第５図ではｎ型基板
を用い、第６図ではｐ型基板を用いている。いずれも、
第１図，第３図と対応する部分にはそれらと同一符号を
付してあり、詳細な説明は省略する。第５図では、ｎ型
基板にｐ型ウェル11を拡散形成して、このｐ型ウェル内
にｎチャネル素子Tnを形成している。ｐチャネル素子Tp
を形成するｎ型領域21は、基板そのものでもよいし、必
要ならｎ型ウェルを形成してもよい。第６図では、ｐ型
基板にｎ型ウェル21を拡散形成して、このｎ型ウェル内
にｐチャネル素子Tpを形成している。ｎチャネル素子Tn
を形成するｐ型領域11は、基板そのものでもよいし、必
要ならｐ型ウェルを形成してもよい。
ル素子Tpを同一基板上に集積形成して、第４図のインバ
ータ回路を構成した実施例である。第５図ではｎ型基板
を用い、第６図ではｐ型基板を用いている。いずれも、
第１図，第３図と対応する部分にはそれらと同一符号を
付してあり、詳細な説明は省略する。第５図では、ｎ型
基板にｐ型ウェル11を拡散形成して、このｐ型ウェル内
にｎチャネル素子Tnを形成している。ｐチャネル素子Tp
を形成するｎ型領域21は、基板そのものでもよいし、必
要ならｎ型ウェルを形成してもよい。第６図では、ｐ型
基板にｎ型ウェル21を拡散形成して、このｎ型ウェル内
にｐチャネル素子Tpを形成している。ｎチャネル素子Tn
を形成するｐ型領域11は、基板そのものでもよいし、必
要ならｐ型ウェルを形成してもよい。
これらの実施例によって、CMOS回路と同様に、低消費
電力のロジック回路を構成することができる。
電力のロジック回路を構成することができる。
第７図は、第４図〜第６図の実施例で説明した回路と
CMOS回路を組み合わせたインバータ回路の例である。ｐ
チャネルMOSFET−Q11,Q21とｎチャネルMOSFET−Q12,Q22
からなる２段のCMOSインバータにより、上記実施例のイ
ンバータを直接駆動するように構成している。この構成
は、第５図或いは第６図と同じ基板上にCMOS回路を一体
形成することで得られる。その構造およびプロセスは、
第５図および第６図から容易に理解されるように簡単な
ものである。第８図に、本発明によるｐチャネル素子Tp
とｎチャネル素子Tnと共に、ｐチャネルMOSFET−Qpとｎ
チャネルMOSFET−Qnを一体形成した構造を示す。
CMOS回路を組み合わせたインバータ回路の例である。ｐ
チャネルMOSFET−Q11,Q21とｎチャネルMOSFET−Q12,Q22
からなる２段のCMOSインバータにより、上記実施例のイ
ンバータを直接駆動するように構成している。この構成
は、第５図或いは第６図と同じ基板上にCMOS回路を一体
形成することで得られる。その構造およびプロセスは、
第５図および第６図から容易に理解されるように簡単な
ものである。第８図に、本発明によるｐチャネル素子Tp
とｎチャネル素子Tnと共に、ｐチャネルMOSFET−Qpとｎ
チャネルMOSFET−Qnを一体形成した構造を示す。
本発明は上記実施例に限られるものではない。例えば
素子のレイアウトとして、ソース拡散層がドレイン拡散
層を取り囲むようにすることができるし、逆にドレイン
拡散層がソース拡散層を取り囲むようにすることもでき
る。
素子のレイアウトとして、ソース拡散層がドレイン拡散
層を取り囲むようにすることができるし、逆にドレイン
拡散層がソース拡散層を取り囲むようにすることもでき
る。
その他本発明はその趣旨を逸脱しない範囲で種々変形
して実施することができる。
して実施することができる。
［発明の効果］ 以上述べたように本発明によれば、絶縁ゲートにより
駆動してしかもオン時に大きいコンダクタンスを得るこ
とができる、低耐圧ロジック用として有用な半導体装置
を提供することができる。
駆動してしかもオン時に大きいコンダクタンスを得るこ
とができる、低耐圧ロジック用として有用な半導体装置
を提供することができる。
第１図は本発明の第１の実施例の素子構造を示す図、 第２図は第１図の変形例を示す図、 第３図は第２の実施例の素子構造を示す図、 第４図は第1,第２の実施例の素子を組み合わせたインバ
ータ回路を示す等価回路図、 第５図はｎ型基板に上記インバータ回路を構成した実施
例を示す図、 第６図は同じくｐ型基板に上記インバータ回路を構成し
た実施例を示す図、 第７図はさらに上記インバータ回路とCMOSインバータ回
路を組み合わせたインバータ回路を示す等価回路図、 第８図は同じくその構造を示す図、 第９図はBiCMOS回路の構成を示す等価回路図、 第10図はBiCMOS回路の構造を示す図である。 11……ｐ型シリコン基板、12……ｎ型ベース拡散層、13
……ｐ型ドレイン拡散層、14……ｎ型ソース拡散層、15
……ゲート絶縁膜、16……ゲート電極、17……CVD絶縁
膜、18……ドレイン電極、19……ソース電極、20……高
濃度ｐ型拡散層、21……ｎ型シリコン基板、22……ｐ型
ベース拡散層、22……ｎ型ドレイン拡散層、24……ｐ型
ソース拡散層、25……ゲート絶縁膜、26……ゲート電
極、27……CVD絶縁膜、28……ドレイン電極、29……ド
レイン電極、Tn……ｎチャネル素子、Tp……ｐチャネル
素子。
ータ回路を示す等価回路図、 第５図はｎ型基板に上記インバータ回路を構成した実施
例を示す図、 第６図は同じくｐ型基板に上記インバータ回路を構成し
た実施例を示す図、 第７図はさらに上記インバータ回路とCMOSインバータ回
路を組み合わせたインバータ回路を示す等価回路図、 第８図は同じくその構造を示す図、 第９図はBiCMOS回路の構成を示す等価回路図、 第10図はBiCMOS回路の構造を示す図である。 11……ｐ型シリコン基板、12……ｎ型ベース拡散層、13
……ｐ型ドレイン拡散層、14……ｎ型ソース拡散層、15
……ゲート絶縁膜、16……ゲート電極、17……CVD絶縁
膜、18……ドレイン電極、19……ソース電極、20……高
濃度ｐ型拡散層、21……ｎ型シリコン基板、22……ｐ型
ベース拡散層、22……ｎ型ドレイン拡散層、24……ｐ型
ソース拡散層、25……ゲート絶縁膜、26……ゲート電
極、27……CVD絶縁膜、28……ドレイン電極、29……ド
レイン電極、Tn……ｎチャネル素子、Tp……ｐチャネル
素子。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8249 H01L 27/06 H01L 29/78
Claims (3)
- 【請求項１】第１導電型半導体層と、 前記第１導電型半導体層の表面に形成された第２導電型
のベース拡散層と、 前記ベース拡散層の表面に形成された第１導電型のドレ
イン拡散層と、 前記第１導電型半導体層表面の前記ベース拡散層から所
定距離離れた位置に形成された第２導電型のソース拡散
層と、 前記第１導電型半導体層の、前記ベース拡散層と前記ソ
ース拡散層とに挟まれた領域をチャネル領域としてその
表面にゲート絶縁膜を介して形成されたゲート電極と、 前記ソース拡散層に並んで前記第１導電型半導体層の表
面に形成された第１導電型の高濃度拡散層と、 前記ドレイン拡散層にコンタクトするドレイン電極と、 前記ソース拡散層と前記高濃度拡散層とにコンタクトす
るソース電極と、 を具備し、前記高濃度拡散層は、前記ソース拡散層より
も深く、且つ前記ソース拡散層の前記チャネル領域に対
向する対向端部を除く部分において前記ソース拡散層を
下方から覆い、且つ前記対向端部の近傍に位置する端部
を有する、ように形成されていることを特徴とする絶縁
ゲート型半導体装置。 - 【請求項２】前記高濃度拡散層は、前記ソース拡散層を
挟んで前記チャネル領域とは反対側で前記ソース電極と
コンタクトすることを特徴とする請求項１に記載の絶縁
ゲート型半導体装置。 - 【請求項３】請求項１または請求項２に記載の第１の絶
縁ゲート型半導体装置と、この第１の絶縁ゲート型半導
体層とは逆導電型の第２の絶縁ゲート型半導体装置とを
有し、前記第１および第２の絶縁ゲート型半導体装置の
ゲート電極を共通接続して入力端子とし、前記第１およ
び第２の絶縁ゲート型半導体装置のドレイン電極を共通
接続して出力端子とし、前記第１および第２の絶縁ゲー
ト型半導体装置のソース電極を電源端子としてインバー
タ回路を構成したことを特徴とする絶縁ゲート型半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2340294A JP3071819B2 (ja) | 1990-11-30 | 1990-11-30 | 絶縁ゲート型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2340294A JP3071819B2 (ja) | 1990-11-30 | 1990-11-30 | 絶縁ゲート型半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04207080A JPH04207080A (ja) | 1992-07-29 |
| JP3071819B2 true JP3071819B2 (ja) | 2000-07-31 |
Family
ID=18335572
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2340294A Expired - Fee Related JP3071819B2 (ja) | 1990-11-30 | 1990-11-30 | 絶縁ゲート型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3071819B2 (ja) |
-
1990
- 1990-11-30 JP JP2340294A patent/JP3071819B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04207080A (ja) | 1992-07-29 |
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