JPS6211017Y2 - - Google Patents

Description

【考案の詳細な説明】 本考案は絶縁ゲート形電界効果トランジスタの
改良に関し、特に従来のパワー用絶縁ゲート形電
界効果トランジスタが有している優れた諸特性に
加えて、外部接続される補助的素子を伴うことな
く高速スイツチング回路を構成するに適した特性
を有する改良されたパワー用絶縁ゲート形電界効
果トランジスタを提供せんとするものである。

絶縁ゲート形電界効果トランジスタ（以下、
MOS−FETと呼ぶ）は入力インピーダンスが高
い、高速スイツチングが可能である、安全動作領
域が広い等々の優れた特徴を有するものであり、
パワー回路の分野に於いてもその特徴を利用すべ
く用いられるようになつてきている。パワー回路
の構成素子として用いられるに適したMOS−
FET、即ちパワー用MOS−FETとしては２重拡
散形縦形構造を有したものが知られている。この
２重拡散形縦形構造のMOS−FETの一例は第１
図に示す如くの構造を持つている。この例はＮチ
ヤンネル形MOS−FETの場合であり、Ｎ形の半
導体基体１がドレイン領域２を形成する。この半
導体基体１の一方の主面１ａに臨んでドレイン領
域２とPN接合Ｊを作るＰ形のチヤンネル形成領
域（以下、ベース領域と呼ぶ）３が形成されてお
り、このベース領域３内に主面１ａに臨んでＮ形
のソース領域４が形成されている。そして、ベー
ス領域３のドレイン領域２に隣接して主面１ａに
臨む部分の上にゲート絶縁層５が被着されてお
り、このゲート絶縁層５上にゲート電極６が設け
られている。また、主面１ａ上にソース領域４か
らベース領域３に互つてソース電極７が形成され
ており、さらに半導体基体１の他方の主面１ｂに
臨んで高濃度領域２′が形成されここにドレイン
電極８が設けられている。９はゲート電極６及び
ソース電極７の部分を除いて主面１ａを覆う絶縁
層であり、Ｇ、Ｓ及びＤは夫々各電極から導出さ
れたゲート端子、ソース端子及びドレイン端子で
ある。上述の如くの構造でＮチヤンネル形MOS
−FET素子Ｍ_Nが構成されるが、斯かる構造に於
いてはドレイン領域２、ソース領域４、これら両
領域間のベース領域３及びその上のゲート絶縁層
５を介したゲート電極６により本来のMOS−
FETが構成されているに加えて、互いに隣り合
う２つのベース領域３とその間のドレイン領域２
の一部分によつて、このドレイン領域２の一部分
の半導体基体の一方の主面１ａ側をソースとし、
他方の主面１ｂ側をドレインとし、さらにベース
領域３をゲートとする縦形のＮチヤンネル接合形
電界効果トランジスタ（以下、Ｖ−FETと呼
ぶ）が構成されていることになる。従つて、第１
図に示される構造のMOS−FET素子Ｍ_Nの等価回
路は第２図に示される如く、MOS−FET１０と
Ｖ−FET１１との組合せとして表わせる。即
ち、等価回路的にはゲート端子Ｇ及びソース端子
Ｓは夫々MOS−FET１０のゲート及びソースに
直接接続され、ドレイン端子ＤはＶ−FET１１
のドレイン−ソースを介してMOS−FET１０の
ドレインに接続され、このＶ−FET１１のゲー
トがソース端子Ｓに接続されたものとなる。ここ
で、第１図の構造に於けるベース領域３とドレイ
ン領域２（半導体基体１）との間のPN接合Ｊが
Ｖ−FET１１のゲートとドレインとの間のゲー
トからドレインへの向きを順方向とするダイオー
ドとなる。なお、第１図の例はＮチヤンネル形
MOS−FETであるが、Ｐ形の半導体基体を用い
て同様の構造としたＰチヤンネル形MOS−FET
を構成することもできる。

上述の如くのパワー用に適したMOS−FET素
子Ｍ_Nを用いてパワー回路を構成した一例を第３
図に示す。この例では、Ｎチヤンネル形のMOS
−FET素子Ｍ_Nが同様の構造を有すＰチヤンネル
形のMOS−FET素子Ｍ_Pと共に用いられてシング
ル・エンデイツド・プツシユプル回路を構成して
いる。Ｎチヤンネル形MOS−FET素子Ｍ_P及びＰ
チヤンネル形MOS−FET素子Ｍ_Pのドレイン端子
Ｄ及びD′が互いに接続されてその接続中点から
出力端子Ｌが導出されここに負荷、例えば誘導性
負荷（図示せず）が接続される。また、両素子Ｍ
_N及びＭ_Pのソース端子Ｓ及びS′は夫々負の動作電
源−Ｖ_B及び正の動作電源＋Ｖ_Bに接続され、それ
らのゲート端子Ｇ及びG′にはパルス等の入力信
号が供給される。この場合、Ｎチヤンネル形
MOS−FET素子Ｍ_NとＰチヤンネル形MOS−
FET素子Ｍ_Pとはスイツチング動作をし、ゲート
端子Ｇ及びG′に供給される信号に応じて交互に
オン状態となつてその都度出力端子Ｌに接続され
た負荷に互いに逆方向の電流を供給する。今、Ｎ
チヤンネル形MOS−FET素子Ｍ_Nの動作をみる
に、先ずオン状態のとき、即ち、MOS−FET１
０がオンのときドレイン端子からソース端子へと
順電流InがＶ−FET１１のドレイン−ソース間
及びMOS−FET１０のドレイン−ソース間を通
じて流れ、負荷にこの負荷から出力端子Ｌへ流れ
込む向きの電流が供給される。次に、Ｎチヤンネ
ル形MOS−FET素子Ｍ_Nがオフ状態、即ち、
MOS−FET１０がオフとなつたときにはドレイ
ン端子からソース端子への順電流Inが流れなくな
り、このとき負荷が誘導性負荷であるときにはこ
のオフ直後に順電流とは逆方向のソース端子から
ドレイン端子への向きの電流を流そうとする電圧
関係が生じ、これによる逆電流Irがソース端子か
らＶ−FET１１のゲートとドレインとの間の順
方向ダイオードを通つてドレイン端子へと流れ
る。このダイオードはMOS−FET素子Ｍ_Nのベー
ス領域３とドレイン領域２（半導体基体１）との
間のPN接合Ｊで形成されたものであり、ドレイ
ン領域２の比抵抗が高く少数キヤリアのライフ・
タイムが長いので逆回復時間が例えば数μ秒と比
較的長い。従つて、これをMOS−FET１０の高
速スイツチング動作にもとずく逆電流Irが断続的
に流れるときには電力損失が大きく、MOS−
FET素子Ｍ_Nが熱暴走する虞れがあり、上述の
MOS−FET素子Ｍ_Nは逆電流を伴う高速スイツチ
ング動作には適していない。なお、Ｐチヤンネル
形MOS−FET素子Ｍ_Pに関しても全く同様であ
る。

このため、第３図のようなパワー回路を構成し
て高速スイツチング動作をさせる場合には、第４
図に示す如くMOS−FET素子Ｍ_Nのドレイン端子
側に応答速度の速いシヨツトキー・バリア・ダイ
オード１２等のダイオードを順電流方向の向きを
もつて直列に接続して逆電流がMOS−FET素子
Ｍ_Nを流れるのを阻止するとともに、MOS−FET
素子Ｍ_Nとシヨツトキー・バリア・ダイオード１
２の直列接続と並列に高速ダイオード１３を逆電
流方向の向きをもつて接続して逆電流路を作るよ
うにすることが提案されている。しかし、この場
合には、MOS−FET素子が外部接続される補助
的素子を伴つて用いられることになるので、部品
点数の増加を来し、またコスト高を招くことにな
る。

そこで、本考案は上述の如くのMOS−FET素
子の構造の改良を計り、単独で逆電流を伴う高速
スイツチング動作をするに適したパワー用MOS
−FET素子を提案する。以下、図面の第５図を
参照して本考案に係るMOS−FETを説明する。

第５図は本考案に係るMOS−FET素子の一例
の構造を示す。この例はＮ形半導体基体を用いた
Ｎチヤンネル形MOS−FET素子の場合で、その
構造は第１図に示すＮチヤンネル形MOS−FET
の構造と同様の部分が多いので、斯かる同様の部
分には第１図と共通の番号又は符号を付してその
詳細説明を省略するも、特徴とするところは半導
体基体１の部分である。即ち、本考案による構造
にあつてはドレイン領域２を形成する半導体基体
１のうち、主面１ａを上方にしたとき、ベース領
域３の下方に位置する領域１４にライフ・タイ
ム・キラーとなる金属不純物、例えばFeやAu等
がドープされている。このライフ・タイム・キラ
ーのドーピングは、例えばFeやAu等が選択的イ
オン注入法により半導体基板１の主面１ｂ側から
ドレイン電極被着前に打ち込まれてなされる。実
施の一例は、Feを使用し、イオン加速電圧が
100KeVでドーズ量が約２×10¹³個／cm²、アニー
ル温度が約1000℃及びアニール時間が約１時間で
ある。このライフ・タイム・キラーとなる金属不
純物がドープされていることにより領域１４の少
数キヤリアのライフ・タイムは極めて短く、従つ
て領域１４とベース領域３との間のPN接合Ｊで
形成されるダイオードの逆回復時間は、例えば、
約100n秒と極めて短いものとなる。なお、第５
図の例はＮチヤンネル形MOS−FET素子である
が、Ｐ形半導体基体を用いて同様の構造とするこ
とにより本考案にもとずくＰチヤンネル形MOS
−FET素子を得ることができる。

ところで、第５図に示す本考案に係る、MOS
−FET素子の例も等価回路的には第１図に示さ
れるMOS−FET素子と同一であり、第２図に示
される如くのものとなる。従つて、本考案に係る
MOS−FET素子を用いてシングル・エンデイツ
ド・プツシユプル回路を構成すれば、第３図に示
されるものと同様の接続関係となる。そこで本考
案に係るMOS−FET素子を用いて構成した第３
図と同様のスイツチング動作パワー回路で、例え
ば本考案によるＮチヤンネル形MOS−FET素子
が高速スイツチング動作でオフ状態とされて逆電
流が、第３図に於けるＮチヤンネル形MOS−
FETM_Nの場合と同様に、MOS−FETのドレイ
ン側に形成されているＶ−FETのゲートとドレ
イン間のそのゲートからドレインへの向きを順方
向とするダイオードを通じて流れても、このＶ−
FETのゲートとドレイン間のダイオードは第５
図に於けるベース領域３と半導体基体１（ドレイ
ン領域２）との間のPN接合Ｊで形成されるもの
であり、特にその主要部はベース領域３と半導体
基体１のうちの領域１４との間のPN接合Ｊで形
成されるものであつて、前述の如く本考案の
MOS−FET素子では斯かるPN接合Ｊで形成され
るダイオードは逆回復時間が極めて短かいものと
されているので、この逆電流による電力損失は小
さく、MOS−FET素子が熱暴走する虞れがな
い。本考案にもとずくＰチヤンネル形MOS−
FET素子についても全く同様である。従つて、
本考案に係るMOS−FET素子は単独で、逆電流
を伴う高速スイツチング動作をさせるに適したも
のであり、これを用いて高速スイツチング動作パ
ワー回路を構成すれば、確実な高速スイツチング
動作を得ることができ、しかも、回路構成部品点
数の削減を果すことができる。

なお、上述の第５図に示す本考案に係るMOS
−FET素子の例では、半導体基体１のうちベー
ス領域３の下方の領域１４にのみライフ・タイ
ム・キラーとなる金属不純物がドープされている
が、イオン注入の便宜の為、全面的に、即ち半導
体基体１の他の部分、即ちＶ−FETのチヤンネ
ル領域となるベース領域の側方の領域及びこの領
域の下方の領域にもライフ・タイム・キラーとな
る金属不純物がドープされることもできる。但
し、この場合ベース領域３と半導体基体１（ドレ
イン領域２）の間のPN接合によるダイオードの
逆回復時間をより短くすることが期待される反
面、斯かる領域にドープされたライフ・タイム・
キラーとなる金属不純物はMOS−FET素子がオ
ン状態にあるときの順電流に対して抵抗を若干増
加せしめる。

【図面の簡単な説明】

第１図は従来のMOS−FETを示す拡大断面
図、第２図は第１図に示されるMOS−FETの等
価回路を示す回路接続図、第３図及び第４図は従
来のMOS−FET及び本考案に係るMOS−FETの
動作説明のために参照される回路接続図、第５図
は本考案に係るMOS−FETを示す拡大断面図で
ある。 図中、１は半導体基体、２はドレイン領域、３
はベース領域、４はソース領域、５はゲート絶縁
層、６はゲート電極、７はソース電極、８はドレ
イン電極、９は絶縁層、１４は半導体基体１中の
ライフ・タイム・キラーとなる金属不純物がドー
プされた領域、Ｇはゲート端子、Ｓはソース端
子、Ｄはドレイン端子である。

Claims (1)

【実用新案登録請求の範囲】
1. 第１の領域を形成する第１導電形の半導体基体
   と、上記半導体基体の一方の主面に臨み上記第１
   の領域とPN接合を形成する第２導電形の第２の
   領域と、上記一方の主面に臨み上記第２の領域内
   に形成された上記第１導電形の第３の領域と、上
   記一方の主面に臨む上記第２の領域上に絶縁層を
   介して設けられたゲート電極と、上記一方の主面
   に臨む上記第３の領域に設けられたソース電極
   と、上記半導体基体の他方の主面に臨む上記第１
   の領域に設けられたドレイン電極とを有して成
   り、上記一方の主面を上方にしたとき、上記半導
   体基体中の少なくとも上記第２の領域の下方に位
   置する領域にライフ・タイム・キラーとなる金属
   不純物がドープされていることを特徴とする絶縁
   ゲート形電界効果トランジスタ。