JP3089911B2

JP3089911B2 - 半導体装置

Info

Publication number: JP3089911B2
Application number: JP05234703A
Authority: JP
Inventors: 勝典上野
Original assignee: Fuji Electric Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 1993-09-21
Filing date: 1993-09-21
Publication date: 2000-09-18
Anticipated expiration: 2015-09-18
Also published as: JPH0799306A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、パワーデバイスなどに
用いられるサイリスタ構造を基本とする半導体装置の構
成に関し、特に、サイリスタ動作からバイポーラトラン
ジスタ動作へ移行させるための２種類のＭＯＳＦＥＴを
備えた半導体装置に関する。

【０００２】

【従来の技術】パワーエレクトロニクスにおける高性
能，小型化および低コスト化などの課題を解決するため
の最も重要なキーテクノロジーの一つとして、パワーデ
バイスの低損失化が挙げられ、オン電圧が低く、また、
ターンオフ時間が短いデバイスの開発が各方面で活発に
行なわれている。例えば、バイポーラトランジスタにつ
いては、高性能，高耐圧および大電流化が図られ、ま
た、種々の保護機能を内蔵したインテリジェントモジュ
ールも登場している。また、ＩＧＢＴ（伝導度変調型ト
ランジスタ）においては、高速応答を可能としたものも
登場している。これらのパワーデバイスは、バッテリー
により駆動され持ち運びが簡単なように小型化された電
気製品、また、環境保護の面から採用が検討されている
電気自動車などに適用され、省電力化の一役を担ってい
る。そして、近年益々増大する電力需要に対応するため
に、これらのパワー半導体デバイスに対してもさらに省
電力損失化が要求されている。

【０００３】さらに、近年ではオン電圧が低く、同時に
ターンオフ時間が短いというＭＣＴ（ＭＯＳゲート・コ
ントロール・サイリスタ）とＩＧＢＴ（伝導度変調型ト
ランジスタ）との両者の特長を併せ持つデバイスが開発
され、低損失化によるパワーデバイスの性能向上は確実
に進展を見せている。かかる半導体デバイスは、特開平
３−１３６３７１号公報および特開平３−１４５１６３
号公報などに開示されたもののように、サイリスタ構造
において独立した２つのゲート制御電極を設けることに
より、その動作物理を選択可能に構成されているもので
あり、図６にその半導体構造の一例を示す。図６に示す
半導体装置９０は、裏面にコレクタ電極（アノード電
極）９１が設置されたｐ⁺コレクタ層９２と、このｐ⁺
コレクタ層９２の表面上にエピタキシャル成長により形
成されたｎ^-ベース層９３と、このｎ^-ベース層９３の
表面側に拡散形成されたウェル状のｐベース層９４と、
このｐベース層９４の表面側にｎ⁺型のウェルにより形
成されたｎ⁺エミッタ層（ソース層）９５とから成るｐ
ｎｐｎ構造のサイリスタ構造を有し、第１のゲート電極
９７とこれとは独立に制御可能な第２のゲート電極９８
との２つのゲート電極を有することを特徴としている。
第１のゲート電極９７を備えたｎチャネル型の第１のＭ
ＯＳＦＥＴ１０１は、ｐ型ベース層９４をバックゲート
としｎ⁺エミッタ層９５とｎ^-ベース層９３とを接続可
能であり、このデバイスのターンオンを制御する。これ
に対し、第２のゲート電極９８を備えたｎチャネル型の
第２のＭＯＳＦＥＴ１０２は、ｎ⁺エミッタ層９５をソ
ース層として、ｐベース層９４の主面にｎ⁺エミッタ層
９５とは独立に形成されたウェル状のｎ⁺ドレイン層９
６を有しており、ｐベース層９４とｎ⁺エミッタ層９５
とを接続可能で、このデバイスのターンオフを制御す
る。ｎ⁺ドレイン層９６とｐベース層９４の主面には短
絡用電極１００が跨がって形成されており、第２のＭＯ
ＳＦＥＴ１０２のオンによって短絡用電極１００に導電
接触するｐベース層９４はｎ⁺エミッタ層９５に短絡さ
れる。

【０００４】このような構造の半導体装置９０は、図７
に示す等価回路を有している。即ち、ｐ⁺コレクタ層９
２，ｎ^-ベース層９３及びｐ型ベース層９４はバイポー
ラトランジスタＱ_pnpを構成していると共に、ｎ^-ベー
ス層９３，ｐ型ベース層９４及びｎ⁺エミッタ層９５は
バイポーラトランジスタＱ_npnを構成しており、バイポ
ーラトランジスタＱ_pnp及びバイポーラトランジスタＱ
_npnはｐｎｐｎのサイリスタ構造ＴＨを構成している。
第１のＭＯＳＦＥＴ１０１はバイポーラトランジスタＱ
_npnのエミッタ・コレクタ間を接続する。第２のＭＯＳ
ＦＥＴ１０２はバイポーラトランジスタＱ_npnのベース
・エミッタ間を接続する。なお、Ｒ_Bはｐ型ベース層９
４内の短絡抵抗（ベース抵抗，拡散抵抗）である。

【０００５】このような半導体装置９０において、第１
のゲート電極９７に正電位を印加して第１のＭＯＳＦＥ
Ｔ１０１をオンとすると、ｎ⁺エミッタ層９５からゲー
ト電極９７直下のｐ型ベース層９４の表面に形成される
チャネルを経てｎ^-ベース層９３へ電子が注入され、こ
れに呼応してｐ⁺コレクタ層９２からｎ^-ベース層９３
に正孔が注入される。従って、ｐ⁺コレクタ層９２，ｎ
^-ベース層９３およびｐベース層９４からなるバイポー
ラトランジスタＱ_pnpがオンとなる。これにより、ｐベ
ース層９４に正孔が注入されることとなり、ｎ^-ベース
層９３，ｐベース層９４およびｎ⁺エミッタ層９５から
なるバイポーラトランジスタＱ_npnもオンとなる。従っ
て、ｐ⁺コレクタ層９２，ｎ^-ベース層９３，ｐベース
層９４およびｎ⁺エミッタ層９５からなるサイリスタ構
造ＴＨがターンオンとなるため、本装置９０もＭＣＴと
同様の低オン電圧で動作する。この状態から第１のＭＯ
ＳＦＥＴ１０１をオンのまま第２のゲート電極９８に正
電位を印加し第２のＭＯＳＦＥＴ１０２をオンとする
と、ｐベース層９４中の正孔は短絡用電極１００におい
て電子に変換され、ｎ⁺ドレイン層９６から第２のゲー
ト電極９８の直下のｐベース層９４表面のチャンネルお
よびｎ⁺エミッタ層９５を介してエミッタ電極９９へ電
流が流れる。即ち、ｐ型ベース層９４中の正孔は第２の
ＭＯＳＦＥＴ１０２により引き抜かれるため、ｎ^-ベー
ス層９３，ｐベース層９４およびｎ⁺エミッタ層９５か
らなるバイポーラトランジスタＱ_npnがオフとなり、デ
バイスの動作物理はサイリスタ動作からＩＧＢＴと同様
のバイポーラトランジスタ（Ｑ_pn _p）動作となる。この
後第１のＭＯＳＦＥＴ１０１をオフすると、バイポーラ
トランジスタＱ_pnpのベースが開きバイポーラトランジ
スタＱ_pnpもオフとなる。

【０００６】従って、この半導体装置９０をオフ状態と
する場合のターンオフ時間はＩＧＢＴ同様に高速にする
ことができる。

【０００７】

【発明が解決しようとする課題】しかしながら、上述し
た半導体装置９０においては、サイリスタ動作からバイ
ポーラトランジスタ動作へ動作モードを移行させた後に
装置全体をオフ状態とするものであり、ＩＧＢＴと同様
に寄生サイリスタによるラッチアップが発生し易いとい
う問題がある。このため、半導体装置９０においては、
バイポーラトランジスタ動作において許容される最大電
流（最大可制御電流）に限界があり、デバイスの実用面
において障害となっている。すなわち、図８に示す半導
体装置９０のサイリスタ動作およびトランジスタ動作で
の電流流れ図から明らかなように、いずれの動作状態に
おいても主電流はエミッタ電極９９の下方側のｐベース
層９４中を流れている。特に、図８（ｂ）に示す半導体
装置９０のトランジスタ動作における正孔電流の経路を
見ると、第１のゲート電極９７の下方側からｐベース層
９４中に流入した後に、エミッタ電極９９の下方側を迂
回して短絡用電極１００へ入り、そこで変換された電子
電流はｎ⁺ドレイン層９６およびｎ⁺エミッタ層９５を
介してエミッタ電極９９へ流出している。トランジスタ
動作時においてデバイスに大きなエミッタ・コレクタ電
流を流そうとすると、ｐベース層９４中に大電流の正孔
電流が流れるので、その大電流による短絡抵抗（ベース
抵抗Ｒ_B）及び第２のＭＯＳＦＥＴ１０２自身のオン抵
抗の大きな電圧降下によってｎ⁺エミッタ層９５よりｐ
ベース層９４の電位が相対的に高くなり、層間のｐｎ接
合が順バイアスされる結果、流れる電流がｎ^-ベース層
９３，ｐベース層９４およびｎ⁺エミッタ層９５からな
るバイポーラトランジスタＱ_npnのトリガ電流となり、
このバイポーラトランジスタＱ_npnがオンしてラッチア
ップし、装置全体としては第２のＭＯＳＦＥＴ１０２を
オンする前のサイリスタ動作に戻ってしまい、ターンオ
フ能力が失われてしまう。

【０００８】この様子を図９を参照して説明すると、ま
ず図９（ａ）に示すように、サイリスタ動作時において
は、第１のゲート電極９７直下のチャネルを介して電子
電流が流れていると共に、ｐベース層９４のうち実質的
にサイリスタ構造ＴＨを構成するエミッタ電極９９（ｎ
⁺エミッタ層９５）の下方側領域９４ａに主電流（電子
電流及び正孔電流）が流れているが、図９（ｂ）に示す
ようにバイポーラトランジスタＱ_pnpのみの動作におい
ては、第２ゲート電極９８のオンによってｐベース層９
４とｎ⁺エミッタ層９５との間のｐｎ接合を順バイアス
しなくなるため、主に、第１のゲート電極９７直下のチ
ャネルを介して流れる電子電流の経路に沿って正孔電流
が短絡電極１００へ向かうことになる。その電流経路途
中にエミッタ電極９９の下方側領域９４ａがある。従っ
て、サイリスタ動作時においてもトランジスタ動作時に
おいても、正孔電流の電流経路はエミッタ電極９９の下
方側領域９４ａで共用されている。

【０００９】ところで、このトランジスタ状態における
ラッチアップを抑制（ラッチアップするまでの可制御電
流を大きく）するためには、ｐベース層９４の不純物濃
度を高くして、そのベース抵抗Ｒ_Bの抵抗値を低減する
ことが有効であり、その結果、引き抜きの正孔電流によ
る電圧降下量を抑制できるので、ラッチアップするまで
の電流値を大きくすることができる。しかしながら、ｐ
ベース層９４全体の不純物濃度を高くすると、サイリス
タ状態におけるオン電圧の増大を招来してしまう。

【００１０】他方、第２のＭＯＳＦＥＴ１０２の構造を
検討すると、図６に示す第２のＭＯＳＦＥＴ１０２は、
第１のＭＯＳＦＥＴ１０１と同様に、多結晶シリコンの
ゲート電極９８を用いてセルフアライン（自己整合）で
形成されている。このセルフアラインによってゲート電
極９８をマスクとしてドレイン層９６及びエミッタ層９
５がｐベース層９４内に形成されるが、そのチャネル長
はそのマスクたる多結晶シリコンのゲート電極９８のゲ
ート長によって決定される。ところで、この第２のＭＯ
ＳＦＥＴ１０２のチャネル長は短チャネルである方が良
い。なぜなら、トランジスタ動作時においては第２のＭ
ＯＳＦＥＴ１０２のオン抵抗の低減がラッチアップ抑制
に寄与するためであり、大きな可制御電流を得ることが
できるからである。しかしながら、図６に示すように、
第２のＭＯＳＦＥＴ１０２が多結晶シリコンを用いたセ
ルフアラインで形成されている場合には、ゲート電極９
８のゲート長は微細化プロセスでも約１μｍが現実的で
あり、サブミクロン・オーダーのゲート長では精度良く
チャネル長を短チャネルに設定することは難しく、歩留
まりの低下を招いてしまう。もっとも、セルフアライン
・プロセスを放棄すれば、第２のＭＯＳＦＥＴ１０２を
メタルゲートで構成することにより短チャネル化が可能
であるが、製造プロセスの工数増大を余儀無くされ、低
コスト化に違背する。

【００１１】このように、図６に示す半導体構造におい
ては、バイポーラトランジスタ動作モードにおいて大き
な電流が流れると、ｐベース層９４内の短絡抵抗Ｒ_Bと
第２のＭＯＳＦＥＴ１０２のオン抵抗の電圧降下により
ラッチアップが生じ易く、可制御電流を大きくできない
と言う問題点があった。

【００１２】そこで上記の問題点に鑑み、本発明の課題
は、サイリスタ動作時とトランジスタ動作時の主電流経
路を分離した新規な半導体構造を採用することにより、
低オン電圧且つ高速スイッチングが可能であって、しか
も大きな可制御電流容量が得られと共に、セルフアライ
ン・プロセスの採用が可能である半導体装置を実現する
こにある。

【００１３】

【課題を解決するための手段】本発明の講じた手段は、
サイリスタ構造のうち、サイリスタ動作時において実質
的に働くサイリスタ部をウェル端から中央にかけて複数
箇所設け、サイリスタ動作時の電流経路とトランジスタ
時の電流経路をできるだけ分離させ、ウェル端側のサイ
リスタ部を抑制可能で中央側のサイリスタ部を優勢可能
として、短絡抵抗の低抵抗化を可能としつつ、更に、多
数キャリア注入用ＭＩＳＦＥＴ部は必然的にウェル端側
に形成されるが、多数キャリア引き抜き用ＭＩＳＦＥＴ
部は中央側の複数箇所に分散的に形成し、これらの並列
接続により多数キャリア引き抜き用ＭＩＳＦＥＴのオン
抵抗の低抵抗化を可能とするものである。

【００１４】即ち、本発明は、裏面電極が導電接触する
第１導電型の第１半導体領域，第２導電型の第２半導体
領域，この領域の主面側に形成されたウェル状の第１導
電型の第３半導体領域，この領域の主面側に形成され、
表面電極が導電接触するウェル状の第２導電型の第４半
導体領域とから成るサイリスタ構造と、第４半導体領域
をソース領域として第２半導体領域に対しその多数キャ
リアを注入可能の多数キャリア注入用ＭＩＳＦＥＴ部
と、多数キャリア注入用ＭＩＳＦＥＴ部とは独立に開閉
可能であって、第４半導体領域をソース領域と兼用して
おり、短絡電極を介して第３半導体領域に短絡するウェ
ル状の第２導電型の第５半導体領域をドレイン領域とし
て有し、第３半導体領域からその多数キャリアを引き抜
き可能の第１の多数キャリア引き抜き用ＭＩＳＦＥＴ部
と、を備えた半導体装置において、上記短絡電極を介し
て第３半導体領域に短絡するウェル状の第２導電型の第
６半導体領域をドレイン領域として有すると共に、第４
半導体領域とは離隔した部位に形成され、上記表面電極
が導電接触するウェル状の第２導電型の第７半導体領域
をソース領域として有しており、第１の多数キャリア引
き抜き用ＭＩＳＦＥＴ部と組をなして第３半導体領域か
らその多数キャリアを引き抜き可能の第２の多数キャリ
ア引き抜き用ＭＩＳＦＥＴ部を備えて成ることを特徴と
する。

【００１５】上記の構成では、実質的なサイリスタ部が
１箇所増え、多数キャリア引き抜き用ＭＩＳＦＥＴ部が
１箇所増えているが、上記短絡電極とは分離した別の短
絡電極を設け、これを媒介にして組を成す前記第１及び
第２の多数キャリア引き抜き用ＭＩＳＦＥＴ部を１組又
は２組以上繰り返して前記第３半導体領域の主面側に形
成しても良い。１組の第１及び第２の多数キャリア引き
抜き用ＭＩＳＦＥＴ部が増えると、実質的なサイリスタ
部が１箇所増える。

【００１６】第３半導体領域のウェル端側の第４半導体
領域は多数キャリア注入用ＭＩＳＦＥＴ部のソース領域
として兼用されており、またその直下はサイリスタ部を
構成しているが、第３半導体領域のうち、多数キャリア
注入用ＭＩＳＦＥＴ部のソース領域及び短絡電極の直下
領域に第３半導体領域の不純物濃度に比して高濃度の第
１導電型の高濃度領域を形成することが望ましい。この
高濃度領域としは、深いウェル領域と、この深いウェル
領域の不純物濃度に比して高濃度である浅いウェル領域
のうち、いずれか一方又は両者であっても良い。

【００１７】そして、半導体チップ上のレイアウトとし
ては、第３半導体領域のウェルを１単位とするセル部が
複数繰り返して前記第２半導体領域の主面側に形成する
ことができる。

【００１８】

【作用】裏面電極及び表面電極にデバイスの駆動電位
（アノード電位（コレクタ電位），カソード電位（エミ
ッタ電位））を印加し、多数キャリア注入用ＭＩＳＦＥ
Ｔ（ＭＯＳＦＥＴ）のゲートに電位を印加してこれをオ
ンにすると、第４半導体領域からそのチャネルを介して
第２半導体領域に多数キャリアが注入され、これに呼応
して第１半導体領域から第２半導体領域へ少数キャリア
が注入されるので、第１半導体領域，第２半導体領域及
び第３半導体領域からなるバイポーラトランジスタがオ
ン状態になる。これにより、第３半導体領域に多数キャ
リアが注入されることになり、同時に、第２半導体領
域，第３半導体領域及び第５半導体領域と第７半導体領
域で構成されるバイポーラトランジスタもオン状態とな
る。従って、第１半導体領域，第２半導体領域，第３半
導体領域及び第５半導体領域からなるサイリスタ部と、
第１半導体領域，第２半導体領域，第３半導体領域及び
第７半導体領域からなるサイリスタ部がオン状態とな
る。このため、オン電圧を低くすることができる。

【００１９】一方、第１及び第２の多数キャリア引き抜
き用ＭＩＳＦＥＴ部のゲートに電位を印加してこれらを
オンとすると、第３半導体領域中の多数キャリアが短絡
電極，第５半導体領域及び第５半導体領域を介して第１
半導体領域及び第７半導体領域から流出してしまうの
で、第２半導体領域，第３半導体領域及び第５半導体領
域と第７半導体領域で構成されるバイポーラトランジス
タがオフ状態となる。このため、デバイスはサイリスタ
動作からＩＧＢＴと同様のトランジスタ動作（第１半導
体領域，第２半導体領域及び第３半導体領域からなるバ
イポーラトランジスタの動作）に移行し、デバイス内の
キャリア密度が減少する。従って、この後、多数キャリ
ア注入用ＭＩＳＦＥＴ部をオフ状態とすることにより、
このデバイスのターンオフ時間を短縮することができ
る。

【００２０】加えて、本発明に係る半導体装置は、上述
のように、低オン電圧，高速スイッチングが可能である
と同時に、サイリスタ動作での主電流経路とトランジス
タ動作時での主電流経路とを部分的にも分離することに
より、トランジスタ動作時での大きなラッチアップ電流
（可制御電流）を処理可能になっている。すなわち、サ
イリスタ動作時においては、第３半導体領域のウェル端
側に形成された第４半導体領域の直下領域と、ウェルの
中央側に形成された第７半導体領域の直下領域が実質的
なサイリスタ部であって、主電流経路に相当している。
トランジスタ動作時には、多数キャリア注入用ＭＩＳＦ
ＥＴ部のチャネルを介して電子電流が流れ続けているた
め、これに沿って正孔電流が第３半導体領域のウェル端
からその内部へ流入し、第４半導体領域の直下領域を通
過するものの、第７半導体領域の直下領域には至らず、
それ前の短絡電極に向い、ここで電子電流に変換され
る。

【００２１】この電子電流は第５半導体領域から第１の
多数キャリア引き抜き用ＭＩＳＦＥＴ部を介して表面電
極に流出すると共に、第６半導体領域から第２の多数キ
ャリア引き抜き用ＭＩＳＦＥＴ部を介して表面電極に流
出する。従って、従来に比して、２つの多数キャリア引
き抜き用ＭＩＳＦＥＴ部の並列接続によって正孔の引き
抜き作用が行なわれるため、多数キャリア引き抜き用Ｍ
ＩＳＦＥＴ部のオン抵抗を低減さることができ、引き抜
き正孔電流を増大してもラッチアップが起こり難い。換
言すると、トランジスタ動作時の可制御電流を従来に比
して増大させることができる。ここで、正孔電流の第３
半導体領域中での短絡抵抗を低減させる目的のみでは、
第３半導体領域の不純物濃度を高くすることが考えられ
るが、これではサイリスタ動作時のオン電圧が高くなっ
てしまう。そこで、第３半導体領域のウェル全体を高濃
度化させるのではなく、本発明では選択的に高濃度領域
を形成できる途を開くものである。すなわち、本発明に
おいては、第３半導体領域のウェル端側に形成された第
４半導体領域の直下のサイリスタ部とは別に、ウェルの
中央側に形成された第７半導体領域の直下のサイリスタ
部が存在する。この第７半導体領域の直下のサイリスタ
部はトランジスタ動作時には正孔電流経路に重ならな
い。従って、第７半導体領域の直下を優勢的なサイリス
タ部とし、第４半導体領域の直下のサイリスタ部を高濃
度化して劣勢化させることが可能である。

【００２２】第４半導体領域の直下のサイリスタ部を高
濃度化すると、正孔電流の第３半導体領域中での短絡抵
抗を低減させることができ、可制御電流を更に増大させ
ることができる。

【００２３】

【実施例】以下に図面を参照して、本発明の実施例を説
明する。

【００２４】〔第１実施例〕図１（ａ）は本発明の第１
実施例に係る半導体装置の構造を示し、図１（ｂ）は同
半導体装置の等価回路を示す。本例の半導体装置は、コ
レクタ電極（デバイスのアノード電極）１が裏面に設置
されたｐ⁺型（第１導電型）の半導体基板をコレクタ層
２として、このコレクタ層２の表面上にｎ^-型（第２導
電型）のベース層３がエピタキシャル成長により形成さ
れている。なお、コレクタ層２とベース層３との間に正
孔電流の注入レベルを制御するｎ⁺型のバッファ層を設
けても良い。そして、このｎ^-型のベース層３の表面
に、ｐ型のウェル状のベース層４が拡散形成されてい
る。なお、図１に示す半導体構造はデバイスのセル部の
一部分に相当し、ｐ型ベース層４のウェルの左半分又は
その一部分が示されている。

【００２５】このｐ型のベース層４のウェル表面には、
４つの分離されたｎ⁺型のウェル状の第１のエミッタ層
５ａ，第２のエミッタ層５ｂ，第１のドレイン層６ａ及
び第２のドレイン層６ｂがそれぞれ形成されている。第
１のエミッタ層５ａはベース層４のウェル端近傍に位置
しており、第２のエミッタ層５ｂはベース層４のウェル
中央側に位置している。第１及び第２のエミッタ層５
ａ，５ｂはエミッタ電極（デバイスのカノード電極）７
ａ，７ｂを介して相互接続されている。第１のドレイン
層６ａは第１のエミッタ層５ａと第２のエミッタ層５ｂ
に挟まれて第１のエミッタ層５ａ側に位置していると共
に、第２のドレイン層６ｂは第１のエミッタ層５ａと第
２のエミッタ層５ｂに挟まれて第２のエミッタ層５ｂ側
に位置している。第１のドレイン層６ａと第２のドレイ
ン層６ｂにはこれらに跨がりその間のｐ型ベース層４に
導電接触する短絡用電極８が接続されている。そして、
第１のエミッタ層５ａからｐ型のベース層４及びｎ^-型
のベース層３の表面に亘って、ゲート酸化膜９を介して
ｎ^-型ベース層３の多数キャリア注入用のＭＯＳＦＥＴ
１２を構成する多結晶シリコンの第１のゲート電極１０
が設置されており、他方、第１のエミッタ層５ａからｐ
型のベース層４及び第１のドレイン層６ａの表面に亘っ
て、ゲート絶縁膜９を介してｐ型ベース層４の多数キャ
リア引き抜き用の第１のＭＯＳＦＥＴ１３ａのゲート電
極１１ａが設置され、第２のドレイン層６ｂからｐ型の
ベース層４及び第２のエミッタ層５ｂの表面に亘って、
ゲート絶縁膜９を介してｐ型ベース層４の多数キャリア
引き抜き用の第２のＭＯＳＦＥＴ１３ｂのゲート電極１
１ｂが設置されている。多数キャリア引き抜き用のゲー
ト電極１１ａ，１１ｂは相互接続されており、第１及び
第２のＭＯＳＦＥＴ１３ａ，１３ｂは相互同期的にオン
／オフ制御可能となっている。多数キャリア注入用のＭ
ＯＳＦＥＴ１２と多数キャリア引き抜き用の第１及び第
２のＭＯＳＦＥＴ１３ａ，１３ｂはそれぞれ独立に開閉
制御される。なお、ＭＯＳＦＥＴ１２，１３ａ，１３ｂ
は共にｎチャンネル型のＭＯＳＦＥＴである。

【００２６】図１（ｂ）に本装置の等価回路を示してあ
る。本装置においては、ｐ⁺型コレクタ層２，ｎ^-型ベ
ース層３及びｐ型ベース層４はバイポーラトランジスタ
Ｑ_pn _pを構成していると共に、ｎ^-型ベース層３，ｐ型
ベース層４及びｎ⁺型エミッタ層５ａ，５ｂはバイポー
ラトランジスタＱ_npnを構成しており、バイポーラトラ
ンジスタＱ_pnp及びバイポーラトランジスタＱ_npnはｐ
BR>ｎｐｎのサイリスタ構造ＴＨを構成している。多数
キャリア注入用ＭＯＳＦＥＴ１２はバイポーラトランジ
スタＱ_npnのエミッタ・コレクタ間を接続する。多数キ
ャリア引き抜き用の第１及び第２のＭＯＳＦＥＴ１３
ａ，１３ｂはバイポーラトランジスタＱ_npnのベース・
エミッタ間を接続する。Ｒ_Baはｐ型ベース層４内の第１
のＭＯＳＦＥＴ１３ａを介して流れる正孔電流の短絡抵
抗（ベース抵抗，拡散抵抗）であり、Ｒ_Bbはｐ型ベース
層４内の第２のＭＯＳＦＥＴ１３ｂを介して流れる正孔
電流の短絡抵抗である。

【００２７】このような構成の本装置において、多数キ
ャリア引き抜き用の第１及び第２のゲート電極１１ａ，
１１ｂには電位が印加されていない状態又は負電位が印
加された状態で、多数キャリア注入用のゲート電極１０
を高電位とすると、ゲート電極１０の直下のバックゲー
トたるｐ型ベース層４の表面はｎ型反転層となり、ソー
ス層としての第１のｎ⁺型のエミッタ層５ａ，第１のゲ
ート電極１０の直下のｎ型反転層、そしてドレイン層と
してのｎ^-型ベース層３とが接続される。従って、第１
のｎ⁺型のエミッタ層５ａからドリフト領域であるｎ^-
型のベース層３へ電子が注入されるので、それに呼応し
て、ｐ⁺型のコレクタ層２から正孔が注入される。これ
によってバイポーラトランジスタＱ_pnpがオン状態とな
り、更に、このトランジスタＱ_pnpの正孔電流がトラン
ジスタＱ_npnのベース電流となるため、トランジスタＱ
_npnがオン状態となる。すなわち、ｐ⁺型コレクタ層
２，ｎ^-型ベース層３，ｐ型のベース層４及び第１，第
２のｎ⁺型エミッタ層５ａ，５ｂにより構成されるサイ
リスタ部１５（ＴＨ）がオン状態となり、高濃度のキャ
リアがデバイス中に存在し、本装置は低抵抗となる。こ
のように、本装置においては、多数キャリア引き抜き用
のゲート電極１１ａ，１１ｂを零電位とした状態で、多
数キャリア注入用のゲート電極１０を高電位とすること
により、前述したＭＣＴと同様にサイリスタ状態となる
ので、低オン電圧でターンオンが行なわれる。

【００２８】このオン状態から、多数キャリア注入用の
ゲート電極１０を高電位のまま多数キャリア引き抜き用
のゲート電極１１ａ，１１ｂも高電位とすると、多数キ
ャリア引き抜き用の第１及び第２のＭＯＳＦＥＴ１３
ａ，１３ｂもオン状態となり、ゲート電極１１ａ，１１
ｂの直下のｐ型ベース層４の表面がｎ型に反転する。こ
こで、ｐ型ベース層４中の正孔は、短絡用電極８におい
て電子に変換されるので、ｐ型ベース層４，短絡用電極
８，第１，第２のｎ⁺型ドレイン層６ａ，６ｂ，ゲート
電極１１ａ，１１ｂの直下のｎ型反転層、そして第１，
第２のｎ⁺型エミッタ層５ａ，５ｂが導通状態となる。
このため、ｎ^-型ベース層３からｐ型ベース層４へ注入
された正孔電流は、それぞれｐ型ベース層４内の短絡抵
抗Ｒ_Ba,Ｒ_Bbを介して短絡用電極８に到達した後、そこ
で電子電流に変換され、第１及び第２のＭＯＳＦＥＴ１
３ａ，１３ｂのオン抵抗を介して第１及び第２のエミッ
タ電極７ａ，７ｂへ流出する。従って、トランジスタＱ
_npnはオフ状態となる。この結果、サイリスタ動作は消
滅し、トランジスタＱ_npnのみが作動するトランジスタ
動作となる。この状態は、先に説明したＩＧＢＴの動作
状態と同様であり、デバイス中に存在するキャリア密度
が減少した状態となっている。このため、この後、多数
キャリア注入用ＭＯＳＦＥＴ１２のオフ時に、キャリア
の掃き出しに要する時間が短縮でき、ターンオフ時間を
短くすることができる。

【００２９】サイリスタ動作時においては、図２（ａ）
に示すように、ｎ^-型ベース層３からｐ型ベース層４へ
の電子電流ｅ，正孔電流ｈは第１及び第２のエミッタ層
５ａ，５ｂに向かって一体的に流れており、図１の領域
１５と同様に、第１及び第２のエミッタ層５ａ，５ｂの
直下領域にそれぞれ実質的なサイリスタ部１５が形成さ
れる。これに対して、図２（ｂ）に示すトランジスタ動
作時においては、装置の電子電流ｅはＩＧＢＴと同様
に、ＭＯＳＦＥＴ１２のチャネルを介して第１のエミッ
タ層５ａに流れ込み、正孔電流ｈは第１のＭＯＳＦＥＴ
１２側のウェル端からｐ型ベース層４内に入り、短絡抵
抗８に到達し、ここで電子電流ｅに変換され、その電子
電流ｅは２つのＭＯＳＦＥＴ１３ａ，１３ｂを介して第
１のＭＯＳＦＥＴ１３ａと第２のＭＯＳＦＥＴ１３ｂに
分岐されてそれぞれのエミッタ層５ａ，５ｂへ流出す
る。このように、トランジスタ動作時における主電流は
サイリスタ動作時における第１のエミッタ領域５ａ側の
下方領域は流れるが、第２のエミッタ層５ｂ側の下方領
域を流れない。すなわち、本例においては、第２のエミ
ッタ層７ｂと多数キャリア引き抜き用の第２のＭＯＳＦ
ＥＴ１３ｂの形成により、サイリスタ動作時における主
電流経路を第１のエミッタ層５ａ側と第２のエミッタ層
５ｂ側に分離し、トランジスタ動作時における主電流経
路がサイリスタ動作時の第２のエミッタ層５ｂ側の主電
流経路に重ならないようにしてある。そのため、トラン
ジスタ動作時においては、図３の第２実施例で詳しく説
明するが、第１のエミッタ層５ａの直下領域のｐ型不純
物濃度を第２のエミッタ層５ｂのそれとは独立に制御可
能であって、短絡抵抗Ｒ_BaとＲ_Bbの低減を図ることがで
きる。本例においては、ｐ型ベース層４の不純物濃度は
ウェル内で同じであるので、短絡抵抗Ｒ_BaとＲ_Bbの直列
合成抵抗の低減はさほど効果はないが、第１のエミッタ
層５ａの直下のサイリスタ部１５と第２のエミッタ層５
ｂの直下のサイリスタ部１５との間に、多数キャリア引
き抜き用の第１のＭＯＳＦＥＴ１３ａと第２のＭＯＳＦ
ＥＴ１３ｂが並列に接続されている。このため、両ＭＯ
ＳＦＥＴ１３ａ，１３ｂのオン抵抗が同等とすれば、そ
れに比しそれらの並列抵抗値は約１／２になる。従っ
て、多数キャリア引き抜き用のＭＯＳＦＥＴのオン抵抗
は図６に示す従来例に比べると約半分になっており、従
来に比べて引き抜き電流を大きくしても、ラッチアップ
が起こり難い。換言すると、トランジスタ動作時におけ
る可制御電流を増大させることができる。そして、図１
からも判るように、ＭＯＳＦＥＴ１２，１３ａ，１３ｂ
はセルフアラインで形成することができるので、図６に
示す構造を得る工程数と同じであって、何等の追加プロ
セスを必要としていない。

【００３０】〔第２実施例〕図３は本発明の第２実施例
に係る半導体装置の構造を示す断面図である。なお、図
３において図１に示す第１実施例と同一部分には同一参
照符号を付し、その説明は省略する。

【００３１】この第２実施例の半導体装置においては、
ｐ⁺型のコレクタ層２とｎ^-型ベース層３との間にｎ⁺
型バッファ層１６が形成されている。このｎ⁺型バッフ
ァ層１６が存在すると、トランジスタ動作（ＩＧＢＴ動
作）時においてｐ⁺型コレクタ層２からｎ^-型ベース層
３への正孔の注入レベルを抑制することができ、第１実
施例の基本的構造に比して更なるターンオフ高速化を図
ることができる。図３はｐ型ベース層４のウェル全体を
示しており、図１に示す構造にはない右半分も示されて
いる。従って、第１実施例と同様に、第１のエミッタ層
５ａの直下のサイリスタ部１５と第２のエミッタ層５ｂ
直下のサイリスタ部１５との間には、短絡電極８を中央
にして左右一対の多数キャリア引き抜き用の第１及び第
２のＭＯＳＦＥＴ１３ａ，１３ｂが形成されている。し
かしながら、本例ではｐ型ベース層４内の第１のエミッ
タ層５ａの直下には、ｐ型ベース層４の深さ程度又はそ
れ以上の深を持つ高濃度ｐ⁺型の深いウェル１７ａと、
ｐ型ベース層４の深さよりも遙に浅い深さを持ち高濃度
ｐ⁺⁺型の浅い１７ｂが形成され、また、短絡電極８及び
第１，第２のドレイン層６ａ，６ｂの直下には、ｐ型ベ
ース層４の深さ程度又はそれ以上の深を持つ高濃度ｐ⁺
型の深いウェル１８ａと、ｐ型ベース層４の深さよりも
遙に浅い深さを持ち高濃度ｐ⁺⁺型の浅い１８ｂが形成さ
れている。即ち、ｐベース層４のウェルのうち、ＭＯＳ
ＦＥＴ１２，１３ａ，１３ｂのバックゲートと第２のエ
ミッタ層５ｂ直下領域を除いた部分は高濃度化されてい
る。従って、低オン電圧でターンオンする実質的な主た
るサイリスタ部１５は第２のエミッタ層５ｂの直下領域
である。そこで、この第２のエミッタ層５ｂの形成規模
（占有面積）は第１のエミッタ層５ａのそれよりも大き
くしてあり、大きな電流容量を得るようにしているが、
第１のエミッタ層５ａの直下は副次的なサイリスタ部と
して機能する。なぜなら、第１のエミッタ層５ａの直下
は高濃度領域であるので、この部分のサイリスタ部１５
が動作するには第２のエミッタ層５ｂ直下のサイリスタ
部１５よりもオン電圧を高くしなければならなず、第２
のエミッタ層５ｂ直下のサイリスタ部１５の方が先にタ
ーンオンするからである。また、第１のエミッタ層５ａ
直下及び短絡電極８直下の領域が高濃度化されている
と、第１実施例で説明した短絡抵抗Ｒ_Ba,Ｒ_Bbを低抵抗
化することができるため、トランジスタ動作時において
それらを介して大きな正孔電流を流しても、従来に比し
て電圧降下量は小さいので、ラッチアップは起こり難
く、大きな可制御電流を得ることができる。

【００３２】図４は図３に示す半導体構造の平面図であ
る。本例の半導体装置は、半導体チップ上に図４に示す
平面構造を１セル部として多数の繰り返し配列を有して
いる。

【００３３】〔第３実施例〕図５は本発明の第３実施例
に係る半導体装置の構造を示す断面図である。なお、図
５において図１及び図３に示す第１実施例と同一部分に
は同一参照符号を付し、その説明は省略する。この実施
例においては１つのｐ型ベース４当たり第２のエミッタ
層５ｂを分離的に複数個設けてあり、相離隔した２つの
第２のエミッタ層５ｂ間に、短絡電極８とその左右の第
２のドレイン層６ｂ，６ｂを形成してあり、２つの多数
キャリア引き抜き用ＭＯＳＦＥＴ１３ｂ，１３ｂが設け
られている。従って、図３に示す構造に比して、多数キ
ャリア引き抜き用ＭＯＳＦＥＴ１３ｂの個数が増加して
おり、多数キャリア引き抜き用ＭＯＳＦＥＴの全体とし
てオン抵抗の更なる低減が図られている。

【００３４】

【発明の効果】以上説明したように、本発明は、第３半
導体領域のウェル端の第４半導体領域下のサイリスタ部
とは別にそのウェルの中央側に第７の半導体領域下のサ
イリスタ部を設け、多数キャリア引き抜き用ＭＩＳＦＥ
Ｔ部は中央側の複数箇所に分散的に形成してなることを
特徴としている。従って、次の効果を奏する。

【００３５】多数キャリア引き抜き用ＭＩＳＦＥＴ
部は中央側の複数箇所に分散的に形成してあるので、こ
れらの並列接続により多数キャリア引き抜き用ＭＩＳＦ
ＥＴのオン抵抗の低抵抗化が可能であって、トランジス
タ動作時におけるラッチアップ耐量を強くでき、大電流
容量の可制御電流を得ることができる。第３半導体領域
を高濃度化しないでも済むため、低オン電圧であり、高
速スイッチングが可能である。また、すべてのＭＩＳＦ
ＥＴはセルフアライン・プロセスで製造可能であるの
で、工程数の増加を招かずに済む。

【００３６】第３半導体領域のうち第４半導体領域
下や短絡電極下を選択的に高濃度化することにより、引
き抜き正孔電流の短絡抵抗を低減でき、可制御電流の更
なる増大を図ることができる。

【図面の簡単な説明】

【図１】（ａ）は本発明の第１実施例に係る半導体装置
の構造を示す断面図で、（ｂ）はその等価回路を示す回
路図である。

【図２】（ａ）は同実施例に係る半導体装置のサイリス
タ状態における電子電流及び正孔電流の流れを示す断面
図、（ｂ）は同実施例に係る半導体装置のトランジスタ
状態における電子電流及び正孔電流の流れを示す断面図
である。

【図３】本発明の第２実施例に係る半導体装置の構造を
示す断面図である。

【図４】同実施例に係る半導体装置のセル部の平面構造
を示す平面図である。

【図５】本発明の第３実施例に係る半導体装置の構造を
示す断面図である。

【図６】従来の半導体装置の構造を示す断面図である。

【図７】同従来例の等価回路を示す回路図である。

【図８】（ａ）は図７に示す半導体装置のサイリスタ状
態における電流の流れを示す断面図、（ｂ）は同半導体
装置のトランジスタ状態における電流の流れを示す断面
図である。

【図９】（ａ）は図７に示す半導体装置のサイリスタ状
態における電子電流及び正孔電流の流れを示す断面図、
（ｂ）は同半導体装置のトランジスタ状態における電子
電流及び正孔電流の流れを示す断面図である。

【符号の説明】

１・・・コレクタ（アノード）電極２・・・ｐ⁺型のコレクタ層３・・・ｎ^-型のベース層４・・・ｐ型のベース層５ａ・・・ｎ⁺型の第１のエミッタ層５ｂ・・・ｎ⁺型の第２のエミッタ層６ａ・・・ｎ⁺型の第１のドレイン層６ｂ・・・ｎ⁺型の第２のドレイン層７ａ，７ｂ・・・エミッタ電極８・・・短絡用電極９・・・ゲート絶縁膜１０，１１ａ，１１ｂ・・・ゲート電極１２・・・多数キャリア注入用ＭＯＳＦＥＴ１３ａ・・・第１の多数キャリア注入用ＭＯＳＦＥＴ１３ｂ・・・第２の多数キャリア注入用ＭＯＳＦＥＴ１６・・・ｎ⁺型バッファ層１７ａ，１８ａ・・・深いｐ⁺型のウェル１７ｂ，１８ｂ・・・浅いｐ⁺⁺型のウェルＱ_pnp，Ｑ_npn・・・バイポーラトランジスタＴＨ，１５・・・サイリスタ部Ｒ_Ba，Ｒ_Bb・・・短絡抵抗（拡散抵抗，ベース抵抗）ｅ・・・電子電流ｈ・・・正孔電流。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩＨ０３Ｋ 17/567 Ｈ０１Ｌ 29/74 ６０１Ｂ 17/60 Ｈ０３Ｋ 17/56 Ｃ

Claims

(57)【特許請求の範囲】

【請求項１】裏面電極が導電接触する第１導電型の第
１半導体領域，第２導電型の第２半導体領域，この領域
の主面側に形成されたウェル状の第１導電型の第３半導
体領域，この領域の主面側に形成され、表面電極が導電
接触するウェル状の第２導電型の第４半導体領域とから
成るサイリスタ構造と、第４半導体領域をソース領域と
して第２半導体領域に対しその多数キャリアを注入可能
の多数キャリア注入用ＭＩＳＦＥＴ部と、前記多数キャ
リア注入用ＭＩＳＦＥＴ部とは独立に開閉可能であっ
て、前記第４半導体領域をソース領域と兼用しており、
短絡電極を介して第３半導体領域に短絡するウェル状の
第２導電型の第５半導体領域をドレイン領域として有
し、第３半導体領域からその多数キャリアを引き抜き可
能の第１の多数キャリア引き抜き用ＭＩＳＦＥＴ部と、
を備えた半導体装置において、前記短絡電極を介して第３半導体領域に短絡するウェル
状の第２導電型の第６半導体領域をドレイン領域として
有すると共に、第４半導体領域とは離隔した部位に形成
され、前記表面電極が導電接触するウェル状の第２導電
型の第７半導体領域をソース領域として有しており、第
１の多数キャリア引き抜き用ＭＩＳＦＥＴ部と組をなし
て第３半導体領域からその多数キャリアを引き抜き可能
の第２の多数キャリア引き抜き用ＭＩＳＦＥＴ部を備え
て成ることを特徴とする半導体装置。
【請求項２】請求項１に記載の半導体装置において、
前記短絡電極とは分離した別の短絡電極を媒介にして組
を成す前記第１及び第２の多数キャリア引き抜き用ＭＩ
ＳＦＥＴ部が１組又は２組以上繰り返して前記第３半導
体領域の主面側に形成されて成ることを特徴とする半導
体装置。
【請求項３】請求項１又は請求項２に記載の半導体装
置において、前記第３半導体領域のうち、前記多数キャ
リア注入用ＭＩＳＦＥＴ部の前記ソース領域及び前記短
絡電極の直下領域には前記第３半導体領域の不純物濃度
に比して高濃度の第１導電型の高濃度領域が形成されて
成ることを特徴とする半導体装置。
【請求項４】請求項３に記載の半導体装置において、
前記高濃度領域は、深いウェル領域と、この深いウェル
領域の不純物濃度に比して高濃度である浅いウェル領域
のうち、いずれか一方又は両者であることを特徴とする
半導体装置。
【請求項５】請求項１乃至請求項４のいずれか一項に
記載の半導体装置において、前記第３半導体領域のウェ
ルを１単位とするセル部が複数繰り返して前記第２半導
体領域の主面側に形成されて成ることを特徴とする半導
体装置。