JP3163850B2 - 半導体装置 - Google Patents
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
- H01L29/744—Gate-turn-off devices
- H01L29/745—Gate-turn-off devices with turn-off by field effect
- H01L29/7455—Gate-turn-off devices with turn-off by field effect produced by an insulated gate structure
Description
【０００１】
【産業上の利用分野】本発明は、パワーデバイスなどに
用いられるｐｎｐｎ構造を有する半導体装置の構成に関
し、特に、２つのゲート電極を有するダブルゲート型半
導体装置に関するものである。
用いられるｐｎｐｎ構造を有する半導体装置の構成に関
し、特に、２つのゲート電極を有するダブルゲート型半
導体装置に関するものである。
【０００２】
【従来の技術】パワーエレクトロニクスにおける高性
能，小型化および低コスト化などの課題を解決するため
の最も重要なキーテクノロジーの１つとして、パワーデ
バイスの低損失化が挙げられ、オン電圧が低く、また、
ターンオフ時間が短いデバイスの開発が各方面で活発に
行なわれている。たとえば、バイポーラトランジスタに
ついては、高性能，高耐圧および大電流化が図られ、ま
た、種々の保護機能を内蔵したインテリジェントモジュ
ールも登場している。また、ＩＧＢＴ（伝導度変調型ト
ランジスタ，絶縁ゲート型バイポーラトランジスタ）に
おいては、高速応答を可能としたものも登場している。
これらのパワーデバイスは、バッテリーにより駆動され
持ち運びが簡単なように小型化された電気製品、インバ
ータ装置、また、環境保護の面から採用が検討されてい
る電気自動車などに適用され、省電力化の一役を担って
いる。そして、近年益々増大する電力需要に対応するた
めに、これらのパワー半導体デバイスに対してもさらに
省電力低損失化が要求されている。
能，小型化および低コスト化などの課題を解決するため
の最も重要なキーテクノロジーの１つとして、パワーデ
バイスの低損失化が挙げられ、オン電圧が低く、また、
ターンオフ時間が短いデバイスの開発が各方面で活発に
行なわれている。たとえば、バイポーラトランジスタに
ついては、高性能，高耐圧および大電流化が図られ、ま
た、種々の保護機能を内蔵したインテリジェントモジュ
ールも登場している。また、ＩＧＢＴ（伝導度変調型ト
ランジスタ，絶縁ゲート型バイポーラトランジスタ）に
おいては、高速応答を可能としたものも登場している。
これらのパワーデバイスは、バッテリーにより駆動され
持ち運びが簡単なように小型化された電気製品、インバ
ータ装置、また、環境保護の面から採用が検討されてい
る電気自動車などに適用され、省電力化の一役を担って
いる。そして、近年益々増大する電力需要に対応するた
めに、これらのパワー半導体デバイスに対してもさらに
省電力低損失化が要求されている。
【０００３】例えば、サイリスタ構造によるオン電圧の
低減、およびＭＯＳゲートデバイスによる高速，低駆動
電力化を目的としたＥＳＴ（エミッタ・スイッチ・サイ
リスタ）が開発されている。このＥＳＴは、図８，図９
に示すような構造及び等価回路を有するデバイスであ
る。このＥＳＴの構造は、コレクタ電極（サイリスタの
アノード電極）１が形成されたｐ+ 型の半導体基板のコ
レクタ層（サイリスタのアノード層）２と、この上に形
成されたｎ+ 型のバッファ層３と、この上に形成された
ｎ- 型のベース層（ドリフト層）４と、このｎ- 型のベ
ース層４の主面側に形成されたウェル状のｐ型のベース
領域５と、このｐ型のベース領域５の主面側に形成され
たｎ+ 型のエミッタ領域（サイリスタのカソード領域）
６と、ｐ型のベース領域５の主面側でｎ+ 型のエミッタ
領域６と離隔した部位に形成されたｎ+ 型のソース領域
７と、Ｐ型のベース領域５及びｎ+ 型のソース領域７の
主面の双方に導電接触するエミッタ電極（サイリスタの
カソード電極）８と、ｐ型のベース領域５をバックゲー
ト（チャネル領域）としｎ+ 型のエミッタ領域６からｎ
- 型のベース層４に亘ってゲート絶縁膜９ａを介して形
成された第１のゲート電極９と、ｐ型のベース領域５を
バックゲート（チャネル領域）としｎ+ 型のソース領域
７からｎ+ 型のエミッタ領域６に亘ってゲート絶縁膜１
０を介して形成され、第１のゲート電極９に導通した第
２のゲート電極１１とを有している。
低減、およびＭＯＳゲートデバイスによる高速，低駆動
電力化を目的としたＥＳＴ（エミッタ・スイッチ・サイ
リスタ）が開発されている。このＥＳＴは、図８，図９
に示すような構造及び等価回路を有するデバイスであ
る。このＥＳＴの構造は、コレクタ電極（サイリスタの
アノード電極）１が形成されたｐ+ 型の半導体基板のコ
レクタ層（サイリスタのアノード層）２と、この上に形
成されたｎ+ 型のバッファ層３と、この上に形成された
ｎ- 型のベース層（ドリフト層）４と、このｎ- 型のベ
ース層４の主面側に形成されたウェル状のｐ型のベース
領域５と、このｐ型のベース領域５の主面側に形成され
たｎ+ 型のエミッタ領域（サイリスタのカソード領域）
６と、ｐ型のベース領域５の主面側でｎ+ 型のエミッタ
領域６と離隔した部位に形成されたｎ+ 型のソース領域
７と、Ｐ型のベース領域５及びｎ+ 型のソース領域７の
主面の双方に導電接触するエミッタ電極（サイリスタの
カソード電極）８と、ｐ型のベース領域５をバックゲー
ト（チャネル領域）としｎ+ 型のエミッタ領域６からｎ
- 型のベース層４に亘ってゲート絶縁膜９ａを介して形
成された第１のゲート電極９と、ｐ型のベース領域５を
バックゲート（チャネル領域）としｎ+ 型のソース領域
７からｎ+ 型のエミッタ領域６に亘ってゲート絶縁膜１
０を介して形成され、第１のゲート電極９に導通した第
２のゲート電極１１とを有している。
【０００４】第１のゲート電極９，エミッタ領域６，ｐ
型のベース領域５のチャネル部Ｍ1及びｎ- 型のベース
層４はオン用の第１のＭＯＳＦＥＴ１２を構成してお
り、第２のゲート電極１１，ｎ+ 型のソース領域７，ｐ
型のベース領域５のチャネル部Ｍ2 及びエミッタ領域６
は短絡用の第２のＭＯＳＦＥＴ１３（エミッタスイッ
チ）を構成している。第１のＭＯＳＦＥＴ１２及び第２
のＭＯＳＦＥＴ１３はｎチャネル型の絶縁ゲート型電界
効果トランジスタである。また、ｐ+ 型のコレクタ層
２，ｎ+ 型のバッファ層３，ｎ- 型のベース層４及びｐ
型のベース領域５はｐｎｐ型バイポーラトランジスタＱ
pnp を構成しており、ｎ- 型のベース層４，ｐ型のベー
ス領域５及びｎ+ 型のエミッタ領域６はｎｐｎ型バイポ
ーラトランジスタＱnpn を構成している。なお、エミッ
タ電極８はｐ型のベース領域５にも導電接触しているた
め、ベース抵抗（拡散抵抗）ＲB が短絡抵抗として存在
する。なお、上記の半導体構造はエミッタ電極８の中央
の対称軸に関して左右対称構造であり、図８に示す構造
はその右側の構造のみを示してある。
型のベース領域５のチャネル部Ｍ1及びｎ- 型のベース
層４はオン用の第１のＭＯＳＦＥＴ１２を構成してお
り、第２のゲート電極１１，ｎ+ 型のソース領域７，ｐ
型のベース領域５のチャネル部Ｍ2 及びエミッタ領域６
は短絡用の第２のＭＯＳＦＥＴ１３（エミッタスイッ
チ）を構成している。第１のＭＯＳＦＥＴ１２及び第２
のＭＯＳＦＥＴ１３はｎチャネル型の絶縁ゲート型電界
効果トランジスタである。また、ｐ+ 型のコレクタ層
２，ｎ+ 型のバッファ層３，ｎ- 型のベース層４及びｐ
型のベース領域５はｐｎｐ型バイポーラトランジスタＱ
pnp を構成しており、ｎ- 型のベース層４，ｐ型のベー
ス領域５及びｎ+ 型のエミッタ領域６はｎｐｎ型バイポ
ーラトランジスタＱnpn を構成している。なお、エミッ
タ電極８はｐ型のベース領域５にも導電接触しているた
め、ベース抵抗（拡散抵抗）ＲB が短絡抵抗として存在
する。なお、上記の半導体構造はエミッタ電極８の中央
の対称軸に関して左右対称構造であり、図８に示す構造
はその右側の構造のみを示してある。
【０００５】先ず、ゲート電極９，１１に高電位を印加
すると、ＭＯＳＦＥＴ１２，１３が導通し、エミッタ電
極８，ソース領域７，チャネル部Ｍ2 ，エミッタ領域
６，チャネル部Ｍ1 を介してｎ- 型のベース層４へその
多数キャリア（電子）が注入されるので、それに呼応し
てコレクタ電極１，コレクタ領域２及びバッファ層３を
介してｎ- 型のベース層４へその少数キャリア（正孔）
が流入し、ｎ- 型のベース層４の伝導度が変調される。
これによりトランジスタＱpnp がオンするので、トラン
ジスタＱnpn もオンし、サイリスタｐｎｐｎがターンオ
ンする。このサイリスタのオン状態では、図１０（ａ）
に示すように、チャネル部Ｍ1 を介した電子電流（図示
実線矢印）が流れていると共に、ｎ+ 型のエミッタ領域
６とｐ型のベース領域５の接合を介した正孔電流（図示
破線矢印）及び電子電流が流れており、ｎ+ 型のエミッ
タ領域６とｐ型のベース領域５の接合は順バイアスされ
ている。次に、ゲート電極９，１１に零又は負電位を印
加すると、ＭＯＳＦＥＴ１２，１３が遮断し、ｎ- 型の
ベース層４への多数キャリアの注入が止み、エミッタ領
域６とソース領域７との導通が遮断されるので、トラン
ジスタＱnpn がオフ状態となるため、トランジスタＱ
pnp もオフし、サイリスタｐｎｐｎがターンオフする。
なお、ｎ+ 型のバッファ層３はコレクタ層２からｎ- 型
のベース層４への正孔（少数キャリア）の注入効率を抑
制してターンオフ時間を短縮するために形成されてい
る。
すると、ＭＯＳＦＥＴ１２，１３が導通し、エミッタ電
極８，ソース領域７，チャネル部Ｍ2 ，エミッタ領域
６，チャネル部Ｍ1 を介してｎ- 型のベース層４へその
多数キャリア（電子）が注入されるので、それに呼応し
てコレクタ電極１，コレクタ領域２及びバッファ層３を
介してｎ- 型のベース層４へその少数キャリア（正孔）
が流入し、ｎ- 型のベース層４の伝導度が変調される。
これによりトランジスタＱpnp がオンするので、トラン
ジスタＱnpn もオンし、サイリスタｐｎｐｎがターンオ
ンする。このサイリスタのオン状態では、図１０（ａ）
に示すように、チャネル部Ｍ1 を介した電子電流（図示
実線矢印）が流れていると共に、ｎ+ 型のエミッタ領域
６とｐ型のベース領域５の接合を介した正孔電流（図示
破線矢印）及び電子電流が流れており、ｎ+ 型のエミッ
タ領域６とｐ型のベース領域５の接合は順バイアスされ
ている。次に、ゲート電極９，１１に零又は負電位を印
加すると、ＭＯＳＦＥＴ１２，１３が遮断し、ｎ- 型の
ベース層４への多数キャリアの注入が止み、エミッタ領
域６とソース領域７との導通が遮断されるので、トラン
ジスタＱnpn がオフ状態となるため、トランジスタＱ
pnp もオフし、サイリスタｐｎｐｎがターンオフする。
なお、ｎ+ 型のバッファ層３はコレクタ層２からｎ- 型
のベース層４への正孔（少数キャリア）の注入効率を抑
制してターンオフ時間を短縮するために形成されてい
る。
【０００６】
【発明が解決しようとする課題】サイリスタ動作時にお
いては、ｎ- 型のベース層４からｐ型ベース領域５を介
してｎ+ 型のエミッタ領域６へ電流が流れ込んでおり、
ｐ型ベース領域５とｎ+型のエミッタ領域６のｐｎ接合
が順バイアス状態でｐｎ接合の電位障壁が無くなってい
るため、図１０（ｂ）に示すように、ターンオフ動作の
初期においてはＭＯＳＦＥＴ１３のオフによってエミッ
タ領域６とソース領域７との導通が遮断されても、依然
としてｐ型ベース領域５とｎ+ 型のエミッタ領域６のｐ
ｎ接合は短絡抵抗ＲB による電圧降下で順バイアス状態
にあり、その電位障壁がなかなか回復せず、しばらくそ
の接合を介してエミッタ領域６内に正孔が流入して蓄積
される。ここで、短絡用の第２のＭＯＳＦＥＴ１３は、
サイリスタのターンオフ時においてｐ型ベース領域５と
ｎ+ 型のエミッタ領域６のｐｎ接合による電位障壁の回
復遅れに伴うターンオフ時間を短縮するために、ソース
領域７とエミッタ領域６をスイッチオフさせ、実質的な
カソード領域たるエミッタ領域６とカソード電極たるエ
ミッタ電極８とを内部的に切り離すものである。従っ
て、ターンオフ動作においてはその初期にベース抵抗Ｒ
B を介した副次的な電流が残るのみであるので、ターン
オフ時間を短縮化できる。しかしながら、第２のＭＯＳ
ＦＥＴ１３のゲート電極１１とそのドレイン領域たるエ
ミッタ領域６の間にカップリング容量（寄生容量）Ｃgd
が不可避的に寄生しているため、ｐ型ベース領域５とｎ
+ 型エミッタ領域６のｐｎ接合による電位障壁の回復が
遅れると、ｎ+ 型エミッタ領域６に正孔が蓄積してその
電位が上昇し、これに呼応してそのゲート電位が上昇し
てゲート絶縁膜１０の絶縁破壊やＭＯＳＦＥＴ１３の再
オンが生じ易い。このため、ターンオフ時のｎ+ 型エミ
ッタ領域６への電流流れ込みを低減させることが必要で
あるが、これは可制御ターンオフ電流を小さくすること
を意味し、またターンオフ時間が長引くことを意味し、
パワーデバイスとしての限界がある。他方、ゲート絶縁
膜１０の膜厚を厚くして、絶縁破壊電圧を高くすること
も考えられるが、これによればオン電圧も高くなってし
まう。
いては、ｎ- 型のベース層４からｐ型ベース領域５を介
してｎ+ 型のエミッタ領域６へ電流が流れ込んでおり、
ｐ型ベース領域５とｎ+型のエミッタ領域６のｐｎ接合
が順バイアス状態でｐｎ接合の電位障壁が無くなってい
るため、図１０（ｂ）に示すように、ターンオフ動作の
初期においてはＭＯＳＦＥＴ１３のオフによってエミッ
タ領域６とソース領域７との導通が遮断されても、依然
としてｐ型ベース領域５とｎ+ 型のエミッタ領域６のｐ
ｎ接合は短絡抵抗ＲB による電圧降下で順バイアス状態
にあり、その電位障壁がなかなか回復せず、しばらくそ
の接合を介してエミッタ領域６内に正孔が流入して蓄積
される。ここで、短絡用の第２のＭＯＳＦＥＴ１３は、
サイリスタのターンオフ時においてｐ型ベース領域５と
ｎ+ 型のエミッタ領域６のｐｎ接合による電位障壁の回
復遅れに伴うターンオフ時間を短縮するために、ソース
領域７とエミッタ領域６をスイッチオフさせ、実質的な
カソード領域たるエミッタ領域６とカソード電極たるエ
ミッタ電極８とを内部的に切り離すものである。従っ
て、ターンオフ動作においてはその初期にベース抵抗Ｒ
B を介した副次的な電流が残るのみであるので、ターン
オフ時間を短縮化できる。しかしながら、第２のＭＯＳ
ＦＥＴ１３のゲート電極１１とそのドレイン領域たるエ
ミッタ領域６の間にカップリング容量（寄生容量）Ｃgd
が不可避的に寄生しているため、ｐ型ベース領域５とｎ
+ 型エミッタ領域６のｐｎ接合による電位障壁の回復が
遅れると、ｎ+ 型エミッタ領域６に正孔が蓄積してその
電位が上昇し、これに呼応してそのゲート電位が上昇し
てゲート絶縁膜１０の絶縁破壊やＭＯＳＦＥＴ１３の再
オンが生じ易い。このため、ターンオフ時のｎ+ 型エミ
ッタ領域６への電流流れ込みを低減させることが必要で
あるが、これは可制御ターンオフ電流を小さくすること
を意味し、またターンオフ時間が長引くことを意味し、
パワーデバイスとしての限界がある。他方、ゲート絶縁
膜１０の膜厚を厚くして、絶縁破壊電圧を高くすること
も考えられるが、これによればオン電圧も高くなってし
まう。
【０００７】そこで、本発明の課題は、上記問題点に鑑
み、ターンオフ時に一旦ＩＧＢＴ動作を行い電流経路を
変化させエミッタ領域への電流流れ込みを抑制すること
により、低オン電圧であり、可制御ターンオフ電流も大
きく確保できる半導体装置を提供することにある。
み、ターンオフ時に一旦ＩＧＢＴ動作を行い電流経路を
変化させエミッタ領域への電流流れ込みを抑制すること
により、低オン電圧であり、可制御ターンオフ電流も大
きく確保できる半導体装置を提供することにある。
【０００８】
【課題を解決するための手段】上記課題を解決するため
に、本発明はＥＳＴの構造とＩＧＢＴの構造を併有する
ハイブリット構造を採用するものであり、ターンオフ時
の電流経路を変化させるため独立開閉可能の第３のＭＩ
ＳＦＥＴを設けたものである。即ち、本発明は、第１導
電型の第１半導体領域，第２導電型の第２半導体領域，
第１導電型の第３半導体領域及びこの第３半導体領域の
主面側に形成された第２導電型の第４半導体領域とから
なるサイリスタ構造と、第３半導体領域の主面側におい
て第４半導体領域とは離隔独立した部位に形成された第
２導電型の第５半導体領域と、第３半導体領域をバック
ゲート（チャネル領域）とし第４半導体領域から第２半
導体領域に対しその多数キャリアを注入可能の第１のＭ
ＩＳＦＥＴと、第１のＭＩＳＦＥＴと開閉同期してお
り、第３半導体領域をバックゲート（チャネル領域）と
し第４半導体領域と第５半導体領域とを導通・遮断可能
の第２のＭＩＳＦＥＴと、第３半導体領域及び第５半導
体領域に導電接触した電極とを備えた半導体装置におい
て、第３半導体領域の主面側で第５半導体領域とは離隔
した部位に形成され、上記電極に導電接触する第２導電
型の第６半導体領域と、第３半導体領域をバックゲート
（チャネル領域）とし第６半導体領域から第２半導体領
域に対しその多数キャリアを注入可能で第１のＭＩＳＦ
ＥＴとは独立に開閉可能の第３のＭＩＳＦＥＴとを有す
ることを特徴とするものである。
に、本発明はＥＳＴの構造とＩＧＢＴの構造を併有する
ハイブリット構造を採用するものであり、ターンオフ時
の電流経路を変化させるため独立開閉可能の第３のＭＩ
ＳＦＥＴを設けたものである。即ち、本発明は、第１導
電型の第１半導体領域，第２導電型の第２半導体領域，
第１導電型の第３半導体領域及びこの第３半導体領域の
主面側に形成された第２導電型の第４半導体領域とから
なるサイリスタ構造と、第３半導体領域の主面側におい
て第４半導体領域とは離隔独立した部位に形成された第
２導電型の第５半導体領域と、第３半導体領域をバック
ゲート（チャネル領域）とし第４半導体領域から第２半
導体領域に対しその多数キャリアを注入可能の第１のＭ
ＩＳＦＥＴと、第１のＭＩＳＦＥＴと開閉同期してお
り、第３半導体領域をバックゲート（チャネル領域）と
し第４半導体領域と第５半導体領域とを導通・遮断可能
の第２のＭＩＳＦＥＴと、第３半導体領域及び第５半導
体領域に導電接触した電極とを備えた半導体装置におい
て、第３半導体領域の主面側で第５半導体領域とは離隔
した部位に形成され、上記電極に導電接触する第２導電
型の第６半導体領域と、第３半導体領域をバックゲート
（チャネル領域）とし第６半導体領域から第２半導体領
域に対しその多数キャリアを注入可能で第１のＭＩＳＦ
ＥＴとは独立に開閉可能の第３のＭＩＳＦＥＴとを有す
ることを特徴とするものである。
【０００９】ここで、第１導電型の第３半導体領域内に
おいて、少なくとも当該領域と第２導電型の第５半導体
領域及び第６半導体領域との接合面近傍に第１導電型の
高濃度半導体領域を形成した構造を採ることが望まし
い。具体的にこの第１導電型の高濃度半導体領域として
は、第１導電型の第３半導体領域の深さと同程度又はそ
れ以上の深さのウェル領域であっても良いし、第１導電
型の第３半導体領域よりも浅いウェル領域であっても良
い。また深いウェル領域と浅いウェル領域が併存した構
造であっても良い。
おいて、少なくとも当該領域と第２導電型の第５半導体
領域及び第６半導体領域との接合面近傍に第１導電型の
高濃度半導体領域を形成した構造を採ることが望まし
い。具体的にこの第１導電型の高濃度半導体領域として
は、第１導電型の第３半導体領域の深さと同程度又はそ
れ以上の深さのウェル領域であっても良いし、第１導電
型の第３半導体領域よりも浅いウェル領域であっても良
い。また深いウェル領域と浅いウェル領域が併存した構
造であっても良い。
【００１０】
【作用】かかる半導体装置においては、ターンオン時は
従来のＥＳＴと同様に動作する。即ち、第１，第２及び
第３のＭＩＳＦＥＴをオンさせると、一方においては電
極，第５半導体領域，第２のＭＩＳＦＥＴのチャネル
部，第４半導体領域及び第１のＭＩＳＦＥＴのチャネル
部を介して第２半導体領域へその多数キャリアが流入さ
れ、また他方においては上記電極，第６半導体領域及び
第３のＭＩＳＦＥＴのチャネル部を介して第２半導体領
域へその多数キャリアが注入される。これによって第１
導電型の第１半導体領域，第２導電型の第２半導体領域
及び第１導電型の第３半導体領域で形成される第２導電
型のバイポーラトランジスタがオン状態になるので、第
２導電型の第２半導体領域，第１導電型の第３半導体領
域及び第２導電型の第４半導体領域で形成される第１導
電型のバイポーラトランジスタがオン状態となり、ｐｎ
ｐｎ構造のサイリスタがターンオンする。かかるオン状
態では第１及び第３のＭＩＳＦＥＴを介して多数キャリ
アが流れており、また第３半導体領域と第４半導体領域
とのｐｎ接合を介して電流（多数キャリアと少数キャリ
ア）が流れており、その接合による電位障壁は消滅して
いる。次に、ターンオフ動作においては、先ず、第３の
ＭＩＳＦＥＴをオン状態に維持したまま、第１及び第２
のＭＩＳＦＥＴをオフさせると、第３のＭＩＳＦＥＴを
介して電流が流れ続けＩＧＢＴ動作のみを残してあるの
で、第３半導体領域と第４半導体領域とのｐｎ接合を介
して流れようとする第３半導体領域の多数キャリアの電
流経路の向きが変化し、前記電極に向かって流れる。こ
のため、第１及び第２のＭＩＳＦＥＴの遮断に伴う第４
半導体領域の電荷蓄積を抑制することが可能であり、そ
れに伴う第２のＭＩＳＦＥＴのゲート絶縁膜の破壊やそ
の再オンを防止することができる。このため、その絶縁
膜の膜厚を厚くせずとも、低オン電圧の下で、可制御タ
ーンオフ電流を大きくすることができる。換言すると、
第２のＭＩＳＦＥＴのオフ動作の確実化ができるので、
ターンオフ時間の短縮化をも図ることができる。
従来のＥＳＴと同様に動作する。即ち、第１，第２及び
第３のＭＩＳＦＥＴをオンさせると、一方においては電
極，第５半導体領域，第２のＭＩＳＦＥＴのチャネル
部，第４半導体領域及び第１のＭＩＳＦＥＴのチャネル
部を介して第２半導体領域へその多数キャリアが流入さ
れ、また他方においては上記電極，第６半導体領域及び
第３のＭＩＳＦＥＴのチャネル部を介して第２半導体領
域へその多数キャリアが注入される。これによって第１
導電型の第１半導体領域，第２導電型の第２半導体領域
及び第１導電型の第３半導体領域で形成される第２導電
型のバイポーラトランジスタがオン状態になるので、第
２導電型の第２半導体領域，第１導電型の第３半導体領
域及び第２導電型の第４半導体領域で形成される第１導
電型のバイポーラトランジスタがオン状態となり、ｐｎ
ｐｎ構造のサイリスタがターンオンする。かかるオン状
態では第１及び第３のＭＩＳＦＥＴを介して多数キャリ
アが流れており、また第３半導体領域と第４半導体領域
とのｐｎ接合を介して電流（多数キャリアと少数キャリ
ア）が流れており、その接合による電位障壁は消滅して
いる。次に、ターンオフ動作においては、先ず、第３の
ＭＩＳＦＥＴをオン状態に維持したまま、第１及び第２
のＭＩＳＦＥＴをオフさせると、第３のＭＩＳＦＥＴを
介して電流が流れ続けＩＧＢＴ動作のみを残してあるの
で、第３半導体領域と第４半導体領域とのｐｎ接合を介
して流れようとする第３半導体領域の多数キャリアの電
流経路の向きが変化し、前記電極に向かって流れる。こ
のため、第１及び第２のＭＩＳＦＥＴの遮断に伴う第４
半導体領域の電荷蓄積を抑制することが可能であり、そ
れに伴う第２のＭＩＳＦＥＴのゲート絶縁膜の破壊やそ
の再オンを防止することができる。このため、その絶縁
膜の膜厚を厚くせずとも、低オン電圧の下で、可制御タ
ーンオフ電流を大きくすることができる。換言すると、
第２のＭＩＳＦＥＴのオフ動作の確実化ができるので、
ターンオフ時間の短縮化をも図ることができる。
【００１１】ここで、第１導電型の第３半導体領域内に
おいて、少なくとも当該領域と第２導電型の第５半導体
領域及び第６半導体領域との接合面近傍に第１導電型の
高濃度半導体領域を形成した構造では、その接合面近傍
の寄生抵抗（短絡抵抗）が低濃度化されているので、タ
ーンオフ時に増加する電流が接合面近傍を流れても、そ
の短絡抵抗の電圧降下量が大きくならない。従って、第
２半導体領域，第３半導体領域及び第５又は第６半導体
領域で構成される寄生バイポーラトランジスタが作動せ
ず、ラッチアップを防止することができる。これにより
可制御ターンオフ電流を大きくすることができる。
おいて、少なくとも当該領域と第２導電型の第５半導体
領域及び第６半導体領域との接合面近傍に第１導電型の
高濃度半導体領域を形成した構造では、その接合面近傍
の寄生抵抗（短絡抵抗）が低濃度化されているので、タ
ーンオフ時に増加する電流が接合面近傍を流れても、そ
の短絡抵抗の電圧降下量が大きくならない。従って、第
２半導体領域，第３半導体領域及び第５又は第６半導体
領域で構成される寄生バイポーラトランジスタが作動せ
ず、ラッチアップを防止することができる。これにより
可制御ターンオフ電流を大きくすることができる。
【００１２】
【実施例】以下に図面を参照して、本発明の実施例を説
明する。
明する。
【００１３】〔実施例１〕図１は本発明の実施例１に係
る半導体装置の構造を示す断面図である。図２は同半導
体装置の等価回路を示す回路図である。この半導体装置
の構造は、裏面電極としてのコレクタ電極（サイリスタ
のアノード電極）１が導電接触するｐ+ 型の半導体基板
のコレクタ（アノード）層２と、この上に形成されたｎ
+ 型のバッファ層３と、この上に形成された伝導度変調
層（ドリフト層）としてのｎ- 型のベース層４と、この
ｎ- 型のベース層４の主面側に形成されたウェル状のｐ
型のベース領域５と、このｐ型のベース領域５の一方の
端部寄りの主面側に形成されたｎ+ 型のエミッタ領域
（サイリスタのカソード領域）６と、ｐ型のベース領域
５の主面側でｎ+ 型のエミッタ領域６と離隔した部位に
形成されたｎ+ 型のソース領域７と、ｐ型のベース領域
５の他方の端部寄りの主面側に形成されたｎ+ 型のソー
ス領域２０と、ソース領域７及びソース領域２０に跨が
ってその両者とＰ型のベース領域５に導電接触するエミ
ッタ電極（サイリスタのカソード電極）８と、ｐ型のベ
ース領域５の一方の端部側をバックゲート（チャネル領
域）としｎ+ 型のエミッタ領域６からｎ- 型のベース層
４に亘ってゲート絶縁膜９ａを介して形成された第１の
ゲート電極９と、ｐ型のベース領域５をバックゲート
（チャネル領域）としｎ+ 型のソース領域７からｎ+ 型
のエミッタ領域６に亘ってゲート絶縁膜１０を介して形
成され、第１のゲート電極９に導通した第２のゲート電
極１１と、ｐ型のベース領域５の他方の端部側をバック
ゲート（チャネル領域）としｎ+ 型のソース領域２０か
らｎ- 型のベース層４に亘ってゲート絶縁膜２１を介し
て形成された第３のゲート電極２２を有している。な
お、ソース領域７とソース領域２０は図１のように相離
隔した部位に形成されておれば良く、孤立的に形成され
ている必要はない。
る半導体装置の構造を示す断面図である。図２は同半導
体装置の等価回路を示す回路図である。この半導体装置
の構造は、裏面電極としてのコレクタ電極（サイリスタ
のアノード電極）１が導電接触するｐ+ 型の半導体基板
のコレクタ（アノード）層２と、この上に形成されたｎ
+ 型のバッファ層３と、この上に形成された伝導度変調
層（ドリフト層）としてのｎ- 型のベース層４と、この
ｎ- 型のベース層４の主面側に形成されたウェル状のｐ
型のベース領域５と、このｐ型のベース領域５の一方の
端部寄りの主面側に形成されたｎ+ 型のエミッタ領域
（サイリスタのカソード領域）６と、ｐ型のベース領域
５の主面側でｎ+ 型のエミッタ領域６と離隔した部位に
形成されたｎ+ 型のソース領域７と、ｐ型のベース領域
５の他方の端部寄りの主面側に形成されたｎ+ 型のソー
ス領域２０と、ソース領域７及びソース領域２０に跨が
ってその両者とＰ型のベース領域５に導電接触するエミ
ッタ電極（サイリスタのカソード電極）８と、ｐ型のベ
ース領域５の一方の端部側をバックゲート（チャネル領
域）としｎ+ 型のエミッタ領域６からｎ- 型のベース層
４に亘ってゲート絶縁膜９ａを介して形成された第１の
ゲート電極９と、ｐ型のベース領域５をバックゲート
（チャネル領域）としｎ+ 型のソース領域７からｎ+ 型
のエミッタ領域６に亘ってゲート絶縁膜１０を介して形
成され、第１のゲート電極９に導通した第２のゲート電
極１１と、ｐ型のベース領域５の他方の端部側をバック
ゲート（チャネル領域）としｎ+ 型のソース領域２０か
らｎ- 型のベース層４に亘ってゲート絶縁膜２１を介し
て形成された第３のゲート電極２２を有している。な
お、ソース領域７とソース領域２０は図１のように相離
隔した部位に形成されておれば良く、孤立的に形成され
ている必要はない。
【００１４】第１のゲート電極９，エミッタ領域６，ｐ
型のベース領域５のチャネル部Ｍ1及びｎ- 型のベース
層４はオン用の第１のＭＯＳＦＥＴ１２を構成してお
り、第２のゲート電極１１，ｎ+ 型のソース領域７，ｐ
型のベース領域５のチャネル部Ｍ2 及びエミッタ領域６
は短絡用の第２のＭＯＳＦＥＴ（エミッタスイッチ）１
３を構成している。そして第３のゲート電極２２，ソー
ス領域２０，ｐ型のベース領域５のチャネル部Ｍ3 及び
ｐ型のベース領域５は第３のＭＯＳＦＥＴ２３を構成し
ている。第１のＭＯＳＦＥＴ１２，第２のＭＯＳＦＥＴ
１３及び第３のＭＯＳＦＥＴ２３はｎチャネル型の絶縁
ゲート型電界効果トランジスタであり、第３のＭＯＳＦ
ＥＴ２３は第１及び第２のＭＯＳＦＥＴ１２，１３とは
独立に開閉可能である。また、ｐ+ 型のコレクタ層２，
ｎ+ 型のバッファ層３，ｎ- 型のベース層４及びｐ型の
ベース領域５はｐｎｐ型バイポーラトランジスタＱpnp
を構成しており、ｎ- 型のベース層４，ｐ型のベース領
域５及びｎ+ 型のエミッタ領域６はｎｐｎ型バイポーラ
トランジスタＱnpn を構成している。なお、エミッタ電
極８はｐ型のベース領域５にも導電接触しているため、
ベース領域５にはベース抵抗（拡散抵抗）ＲB が短絡抵
抗として存在する。
型のベース領域５のチャネル部Ｍ1及びｎ- 型のベース
層４はオン用の第１のＭＯＳＦＥＴ１２を構成してお
り、第２のゲート電極１１，ｎ+ 型のソース領域７，ｐ
型のベース領域５のチャネル部Ｍ2 及びエミッタ領域６
は短絡用の第２のＭＯＳＦＥＴ（エミッタスイッチ）１
３を構成している。そして第３のゲート電極２２，ソー
ス領域２０，ｐ型のベース領域５のチャネル部Ｍ3 及び
ｐ型のベース領域５は第３のＭＯＳＦＥＴ２３を構成し
ている。第１のＭＯＳＦＥＴ１２，第２のＭＯＳＦＥＴ
１３及び第３のＭＯＳＦＥＴ２３はｎチャネル型の絶縁
ゲート型電界効果トランジスタであり、第３のＭＯＳＦ
ＥＴ２３は第１及び第２のＭＯＳＦＥＴ１２，１３とは
独立に開閉可能である。また、ｐ+ 型のコレクタ層２，
ｎ+ 型のバッファ層３，ｎ- 型のベース層４及びｐ型の
ベース領域５はｐｎｐ型バイポーラトランジスタＱpnp
を構成しており、ｎ- 型のベース層４，ｐ型のベース領
域５及びｎ+ 型のエミッタ領域６はｎｐｎ型バイポーラ
トランジスタＱnpn を構成している。なお、エミッタ電
極８はｐ型のベース領域５にも導電接触しているため、
ベース領域５にはベース抵抗（拡散抵抗）ＲB が短絡抵
抗として存在する。
【００１５】この半導体装置の等価回路は、図２に示す
ように、図９に示す従来のＥＳＴの等価回路とＩＧＢＴ
（伝導度変調型ＭＯＳＦＥＴ，絶縁ゲート型バイポーラ
トランジスタ）の等価回路を合わせた回路構成を有して
いる。即ち、この半導体装置は、ｐ+ 型のコレクタ層
２，ｎ+ 型のバッファ層３，ｎ- 型のベース層４及びｐ
型のベース領域５で形成されるｐｎｐ型バイポーラトラ
ンジスタＱpnp と、ｎ-型のベース層４，ｐ型のベース
領域５及びｎ+ 型のエミッタ領域６で構成されるｎｐｎ
型バイポーラトランジスタＱnpn とからなるｐｎｐｎ構
造（サイリスタ構造）を有するＥＳＴ部３０とＩＧＢＴ
部４０を併有している。ＥＳＴ部３０は、トランジスタ
Ｑpnp ，Ｑnpn と、トランジスタＱpnp のｎ- 型のベー
ス層４とトランジスタＱnpn のエミッタ領域６とを導通
・遮断するｎチャネル型の第１のＭＯＳＦＥＴ１２と、
トランジスタＱnpn のエミッタ領域６とエミッタ電極８
とを導通・遮断するｎチャネル型の第２のＭＯＳＦＥＴ
１３と、トランジスタＱnpnのベース５とエミッタ電極
８との間に介在する短絡抵抗ＲB とを有している。また
ＩＧＢＴ部４０は、ｐ+ 型のコレクタ層２，ｎ+ 型のバ
ッファ層３，ｎ- 型のベース層４及びｐ型のベース領域
５で形成され、等価的にトランジスタＱpnp とは並列の
ｐｎｐ型バイポーラトランジスタＱ′pnp と、このトラ
ンジスタＱ′pn p のｎ- 型のベース層４とソース領域２
０とを導通・遮断するｎチャネル型の第３のＭＯＳＦＥ
Ｔ２３を有している。
ように、図９に示す従来のＥＳＴの等価回路とＩＧＢＴ
（伝導度変調型ＭＯＳＦＥＴ，絶縁ゲート型バイポーラ
トランジスタ）の等価回路を合わせた回路構成を有して
いる。即ち、この半導体装置は、ｐ+ 型のコレクタ層
２，ｎ+ 型のバッファ層３，ｎ- 型のベース層４及びｐ
型のベース領域５で形成されるｐｎｐ型バイポーラトラ
ンジスタＱpnp と、ｎ-型のベース層４，ｐ型のベース
領域５及びｎ+ 型のエミッタ領域６で構成されるｎｐｎ
型バイポーラトランジスタＱnpn とからなるｐｎｐｎ構
造（サイリスタ構造）を有するＥＳＴ部３０とＩＧＢＴ
部４０を併有している。ＥＳＴ部３０は、トランジスタ
Ｑpnp ，Ｑnpn と、トランジスタＱpnp のｎ- 型のベー
ス層４とトランジスタＱnpn のエミッタ領域６とを導通
・遮断するｎチャネル型の第１のＭＯＳＦＥＴ１２と、
トランジスタＱnpn のエミッタ領域６とエミッタ電極８
とを導通・遮断するｎチャネル型の第２のＭＯＳＦＥＴ
１３と、トランジスタＱnpnのベース５とエミッタ電極
８との間に介在する短絡抵抗ＲB とを有している。また
ＩＧＢＴ部４０は、ｐ+ 型のコレクタ層２，ｎ+ 型のバ
ッファ層３，ｎ- 型のベース層４及びｐ型のベース領域
５で形成され、等価的にトランジスタＱpnp とは並列の
ｐｎｐ型バイポーラトランジスタＱ′pnp と、このトラ
ンジスタＱ′pn p のｎ- 型のベース層４とソース領域２
０とを導通・遮断するｎチャネル型の第３のＭＯＳＦＥ
Ｔ２３を有している。
【００１６】ゲート電極９とゲート電極１１に高電位を
印加すると共に、ゲート電極２２にも高電位を印加する
と、それらの直下のｐ型のベース領域５の主面側に反転
層が形成され、第１，第２及び第３のＭＯＳＦＥＴ１
２，１３，２３が共にオンし、一方においてはエミッタ
電極８，ソース領域７，チャネル部Ｍ2 ，エミッタ領域
及びチャネル部Ｍ1 を介してｎ- 型のベース層４へその
多数キャリア（電子）が注入されると共に、他方におい
てはエミッタ電極８，ソース領域２０及びチャネル部Ｍ
3 を介してｎ- 型のベース層４へその多数キャリア（電
子）が注入される。これによりｎ- 型のベース層４の伝
導度が変調され、コレクタ層２，バッファ層３，ｎ- 型
のベース層４及びｐ型のベース領域５で形成されるトラ
ンジスタＱpnp 及びＱ′pnp がオンすると共に、短絡抵
抗ＲB の電圧降下によりｎ- 型のベース層４，ｐ型のベ
ース領域５及びｎ型のエミッタ領域６で形成されるトラ
ンジスタＱnpn もオンし、ｐｎｐｎ構造のサイリスタが
ターンオンする。このターンオン時の電流経路は、図３
（ａ）に示すように、第１のＭＯＳＦＥＴ１２及び第３
のＭＯＳＦＥＴ２３を介した電子電流（実線矢印）と、
ｐ型のベース領域５とｎ型のエミッタ領域６の接合を介
した電子電流及び正孔電流（破線矢印）と、ｐ型のベー
ス領域５の短絡抵抗ＲB を介した電子電流及び正孔電流
が存在する。
印加すると共に、ゲート電極２２にも高電位を印加する
と、それらの直下のｐ型のベース領域５の主面側に反転
層が形成され、第１，第２及び第３のＭＯＳＦＥＴ１
２，１３，２３が共にオンし、一方においてはエミッタ
電極８，ソース領域７，チャネル部Ｍ2 ，エミッタ領域
及びチャネル部Ｍ1 を介してｎ- 型のベース層４へその
多数キャリア（電子）が注入されると共に、他方におい
てはエミッタ電極８，ソース領域２０及びチャネル部Ｍ
3 を介してｎ- 型のベース層４へその多数キャリア（電
子）が注入される。これによりｎ- 型のベース層４の伝
導度が変調され、コレクタ層２，バッファ層３，ｎ- 型
のベース層４及びｐ型のベース領域５で形成されるトラ
ンジスタＱpnp 及びＱ′pnp がオンすると共に、短絡抵
抗ＲB の電圧降下によりｎ- 型のベース層４，ｐ型のベ
ース領域５及びｎ型のエミッタ領域６で形成されるトラ
ンジスタＱnpn もオンし、ｐｎｐｎ構造のサイリスタが
ターンオンする。このターンオン時の電流経路は、図３
（ａ）に示すように、第１のＭＯＳＦＥＴ１２及び第３
のＭＯＳＦＥＴ２３を介した電子電流（実線矢印）と、
ｐ型のベース領域５とｎ型のエミッタ領域６の接合を介
した電子電流及び正孔電流（破線矢印）と、ｐ型のベー
ス領域５の短絡抵抗ＲB を介した電子電流及び正孔電流
が存在する。
【００１７】次に、本デバイスのターンオフ動作時にお
いては、先ずゲート電極２２の電位を高電位のまま維持
し、ゲート電極９及び１１に零又は負電位を印加する
と、ゲート電極９及び１１の直下のｐ型のベース領域５
の反転層が消滅するので、第１及び第２のＭＯＳＦＥＴ
１２，１３はオフし、第３のＭＯＳＦＥＴはオン状態の
ままであり、ＩＧＢＴ動作モードになる。このターンオ
フ時の初期においては、第３のＭＯＳＦＥＴ２３がオン
状態のままで図３（ｂ）に示すようにチャネル部Ｍ3 を
介して電子電流（実線矢印）が流れ続けているので、ｐ
型のベース領域５とｎ+ 型のエミッタ領域６の接合に向
かって流れようとする正孔電流（破線矢印）は、エミッ
タ電極８側に向かって流れ、電流経路が変更されるた
め、接合による電位障壁が回復するまでにエミッタ領域
６内に蓄積される正孔数が低減する。
いては、先ずゲート電極２２の電位を高電位のまま維持
し、ゲート電極９及び１１に零又は負電位を印加する
と、ゲート電極９及び１１の直下のｐ型のベース領域５
の反転層が消滅するので、第１及び第２のＭＯＳＦＥＴ
１２，１３はオフし、第３のＭＯＳＦＥＴはオン状態の
ままであり、ＩＧＢＴ動作モードになる。このターンオ
フ時の初期においては、第３のＭＯＳＦＥＴ２３がオン
状態のままで図３（ｂ）に示すようにチャネル部Ｍ3 を
介して電子電流（実線矢印）が流れ続けているので、ｐ
型のベース領域５とｎ+ 型のエミッタ領域６の接合に向
かって流れようとする正孔電流（破線矢印）は、エミッ
タ電極８側に向かって流れ、電流経路が変更されるた
め、接合による電位障壁が回復するまでにエミッタ領域
６内に蓄積される正孔数が低減する。
【００１８】換言すると、ターンオフ動作時においてエ
ミッタ領域６に対する正孔の流入を減少させるために、
チャネル部Ｍ3 を介して電子電流を流しておき、主たる
正孔電流の経路を変化させるものである。このため、ゲ
ート電極１１のカップリング容量に電荷蓄積によるゲー
ト電位の上昇を抑制することができるので、ＭＯＳＦＥ
Ｔ１３の再オンや絶縁膜破壊を防止できる。従って、可
制御ターンオフ電流を大きくすることができる。なお、
この後、電位障壁が回復してからゲート電極２２に零又
は負電位を印加し、トランジスタ動作モードを停止させ
ターンオフを完了させる。
ミッタ領域６に対する正孔の流入を減少させるために、
チャネル部Ｍ3 を介して電子電流を流しておき、主たる
正孔電流の経路を変化させるものである。このため、ゲ
ート電極１１のカップリング容量に電荷蓄積によるゲー
ト電位の上昇を抑制することができるので、ＭＯＳＦＥ
Ｔ１３の再オンや絶縁膜破壊を防止できる。従って、可
制御ターンオフ電流を大きくすることができる。なお、
この後、電位障壁が回復してからゲート電極２２に零又
は負電位を印加し、トランジスタ動作モードを停止させ
ターンオフを完了させる。
【００１９】〔実施例２〕ところで、図２の等価回路に
おいては、ＩＧＢＴ部４０を第３のＭＯＳＦＥＴ２３と
トランジスタＱ′pnp の電子要素で示されているが、実
際、半導体領域の濃度や形成規模及び動作モードでは異
なる等価回路となる。ＩＧＢＴ動作モードの移行時にお
いては、第１及び第２のＭＯＳＦＥＴ１２，１３を介し
て流れる電子電流が止んでもＭＯＳＦＥＴ２３のチャネ
ル部Ｍ3 を介して電子電流が依然として流れ続けている
ので、いままでｐ型のベース領域５とｎ+ 型のエミッタ
領域６の接合に向かって流れていた正孔電流は、エミッ
タ電極８側に向う経路を介して流れる。これは、前述し
たようにエミッタ領域６内に蓄積される正孔数を急速に
減少させてその障壁を早期に回復させる効果を発揮する
ものの、逆にソース領域７，２０の接合面近傍を介して
流れる電流量を増加させることを意味する。ソース領域
７，２０の接合面近傍には、図４に示すように、少なか
らず短絡抵抗（寄生抵抗）Ｒ′B が分布している。この
短絡抵抗ＲB ′に増加した電流が流れると、その電圧降
下によりｎ+ 型のソース領域７，２０とｐ型のベース領
域５のｐｎ接合が順バイアスされ、図５に示すように、
ｎ+ 型のソース領域７，２０, ベース領域５及びｎ- 型
のベース層４で構成される寄生トランジスタＱ′npn が
働いてしまい、サイリスタのターンオフ時にＩＧＢＴ部
４０がラッチアップするおそれがある。このラッチアッ
プが起これば、ＭＯＳＦＥＴ２３をオフしてもターンオ
フしないことになる。このように、ＥＳＴ部３０とＩＧ
ＢＴ部４０の併存する構造においては、今度はＩＧＢＴ
部４０の寄生素子部４０ａを軽視できないことになるの
で、ターンオフ時にラッチアップしてしまう新たな問題
が生じ、可制御ターンオフ電流（電流容量）を大きくす
ることができなくなる。
おいては、ＩＧＢＴ部４０を第３のＭＯＳＦＥＴ２３と
トランジスタＱ′pnp の電子要素で示されているが、実
際、半導体領域の濃度や形成規模及び動作モードでは異
なる等価回路となる。ＩＧＢＴ動作モードの移行時にお
いては、第１及び第２のＭＯＳＦＥＴ１２，１３を介し
て流れる電子電流が止んでもＭＯＳＦＥＴ２３のチャネ
ル部Ｍ3 を介して電子電流が依然として流れ続けている
ので、いままでｐ型のベース領域５とｎ+ 型のエミッタ
領域６の接合に向かって流れていた正孔電流は、エミッ
タ電極８側に向う経路を介して流れる。これは、前述し
たようにエミッタ領域６内に蓄積される正孔数を急速に
減少させてその障壁を早期に回復させる効果を発揮する
ものの、逆にソース領域７，２０の接合面近傍を介して
流れる電流量を増加させることを意味する。ソース領域
７，２０の接合面近傍には、図４に示すように、少なか
らず短絡抵抗（寄生抵抗）Ｒ′B が分布している。この
短絡抵抗ＲB ′に増加した電流が流れると、その電圧降
下によりｎ+ 型のソース領域７，２０とｐ型のベース領
域５のｐｎ接合が順バイアスされ、図５に示すように、
ｎ+ 型のソース領域７，２０, ベース領域５及びｎ- 型
のベース層４で構成される寄生トランジスタＱ′npn が
働いてしまい、サイリスタのターンオフ時にＩＧＢＴ部
４０がラッチアップするおそれがある。このラッチアッ
プが起これば、ＭＯＳＦＥＴ２３をオフしてもターンオ
フしないことになる。このように、ＥＳＴ部３０とＩＧ
ＢＴ部４０の併存する構造においては、今度はＩＧＢＴ
部４０の寄生素子部４０ａを軽視できないことになるの
で、ターンオフ時にラッチアップしてしまう新たな問題
が生じ、可制御ターンオフ電流（電流容量）を大きくす
ることができなくなる。
【００２０】図６は本発明の実施例２に係る半導体装置
の構造を示す断面図である。この実施例２に係る半導体
構造は上記の新たな問題を解決するものであり、ｐ型の
ベース領域５内においては、これとｎ+ 型のソース領域
７，２０の接合面近傍部位を含んだ領域にｐ+ 型のウェ
ル１５が形成されている。この高濃度のウェル１５は深
く形成されている。ここで、例えばｐ型のベース領域５
の濃度は１×１０16〜５×１０17cm-3，深さは２〜２０
μｍで、ｐ+ 型のウェル１５は１×１０17〜５×１０19
cm-3，深さは２〜２０μｍに設定される。勿論、ウェル
１５の深さはベース領域５の深さと同程度であっても良
いし、またそれ以上の深さでも良い。この高濃度のウェ
ル１５における表面側の拡がり部分は、チャネル部Ｍ2,
Ｍ3 の部分にかからないように接合面をカバーするよう
に形成する。
の構造を示す断面図である。この実施例２に係る半導体
構造は上記の新たな問題を解決するものであり、ｐ型の
ベース領域５内においては、これとｎ+ 型のソース領域
７，２０の接合面近傍部位を含んだ領域にｐ+ 型のウェ
ル１５が形成されている。この高濃度のウェル１５は深
く形成されている。ここで、例えばｐ型のベース領域５
の濃度は１×１０16〜５×１０17cm-3，深さは２〜２０
μｍで、ｐ+ 型のウェル１５は１×１０17〜５×１０19
cm-3，深さは２〜２０μｍに設定される。勿論、ウェル
１５の深さはベース領域５の深さと同程度であっても良
いし、またそれ以上の深さでも良い。この高濃度のウェ
ル１５における表面側の拡がり部分は、チャネル部Ｍ2,
Ｍ3 の部分にかからないように接合面をカバーするよう
に形成する。
【００２１】このような深いｐ+ 型のウェル１５を設け
た構造は、いわばバイポーラトンジスタのグラフトベー
ス（graft base) 構造と同様の効果を発揮する。即ち、
ｎ+型のソース領域７，２０の接合面近傍部位が高濃度
化されているので、図５に示す寄生素子部４０ａの短絡
抵抗ＲB ′が低抵抗化する。従って、サイリスタのター
ンオフ時において接合面近傍部位に瞬間的に増加する電
流が流れても、電圧降下量が大きくならず、接合が順バ
イアスされずに済み、寄生トランジスタＱ′np n が作動
しない。これによってラッチアップを防止することがで
き、可制御電流を大きくすることが可能となる。
た構造は、いわばバイポーラトンジスタのグラフトベー
ス（graft base) 構造と同様の効果を発揮する。即ち、
ｎ+型のソース領域７，２０の接合面近傍部位が高濃度
化されているので、図５に示す寄生素子部４０ａの短絡
抵抗ＲB ′が低抵抗化する。従って、サイリスタのター
ンオフ時において接合面近傍部位に瞬間的に増加する電
流が流れても、電圧降下量が大きくならず、接合が順バ
イアスされずに済み、寄生トランジスタＱ′np n が作動
しない。これによってラッチアップを防止することがで
き、可制御電流を大きくすることが可能となる。
【００２２】〔実施例３〕図７は本発明の実施例３に係
る半導体装置の構造を示す断面図である。この実施例３
に係る半導体構造も上記の新たな問題を解決するもので
ある。実施例２の構造とは異なり、ｐ型のベース領域５
よりも浅い高濃度のｐ+ 型ウェル１６が形成されてい
る。ｐ+ 型ウェル１６は、ｐ型のベース領域５内におい
て、これとｎ+ 型のソース領域７，２０の接合面近傍部
位を含んでいる。ここで、例えばｐ型のベース領域５の
濃度は１×１０16〜５×１０17cm-3，深さは２〜２０μ
ｍで、浅いｐ+ 型のウェル１６は１×１０18〜５×１０
20cm-3，深さは０．５〜２μｍに設定される。実施例２
におけるウェル１５は深い拡散により形成されるので、
高濃度化が不十分な場合もあり、またウェル１５とベー
ス領域５の境界が傾斜濃度となってしまうので、境界を
チャネル部Ｍ2,Ｍ3 までギリギリに接近させることは難
しい。しかし、本例では浅いｐ+ 型のウェル１６では、
フォトプロセスにより段階濃度の境界をチャネル部Ｍ2,
Ｍ3 までギリギリに接近させることが可能で、且つ高濃
度化が容易である。即ち、実施例２の構造に比べて、短
絡抵抗ＲB′の低抵抗化が確実である。本例もまたター
ンオフ時のラッチアップの防止を確実に実現でき、可制
御ターンオフ電流を大容量化できる。なお、本例の浅い
ｐ+型のウェル１６と実施例２の深いｐ+ 型のウェル１
５とが併存した構造を採用しても良い。
る半導体装置の構造を示す断面図である。この実施例３
に係る半導体構造も上記の新たな問題を解決するもので
ある。実施例２の構造とは異なり、ｐ型のベース領域５
よりも浅い高濃度のｐ+ 型ウェル１６が形成されてい
る。ｐ+ 型ウェル１６は、ｐ型のベース領域５内におい
て、これとｎ+ 型のソース領域７，２０の接合面近傍部
位を含んでいる。ここで、例えばｐ型のベース領域５の
濃度は１×１０16〜５×１０17cm-3，深さは２〜２０μ
ｍで、浅いｐ+ 型のウェル１６は１×１０18〜５×１０
20cm-3，深さは０．５〜２μｍに設定される。実施例２
におけるウェル１５は深い拡散により形成されるので、
高濃度化が不十分な場合もあり、またウェル１５とベー
ス領域５の境界が傾斜濃度となってしまうので、境界を
チャネル部Ｍ2,Ｍ3 までギリギリに接近させることは難
しい。しかし、本例では浅いｐ+ 型のウェル１６では、
フォトプロセスにより段階濃度の境界をチャネル部Ｍ2,
Ｍ3 までギリギリに接近させることが可能で、且つ高濃
度化が容易である。即ち、実施例２の構造に比べて、短
絡抵抗ＲB′の低抵抗化が確実である。本例もまたター
ンオフ時のラッチアップの防止を確実に実現でき、可制
御ターンオフ電流を大容量化できる。なお、本例の浅い
ｐ+型のウェル１６と実施例２の深いｐ+ 型のウェル１
５とが併存した構造を採用しても良い。
【００２３】
【発明の効果】以上説明したように、本発明は、従来の
第１及び第２のＭＩＳＦＥＴを備えたＥＳＴ構造におい
て、独立制御可能な第３のＭＩＳＦＥＴを設けたＩＧＢ
Ｔ部を形成した点に特徴を有するものである。従って、
次の効果を奏する。
第１及び第２のＭＩＳＦＥＴを備えたＥＳＴ構造におい
て、独立制御可能な第３のＭＩＳＦＥＴを設けたＩＧＢ
Ｔ部を形成した点に特徴を有するものである。従って、
次の効果を奏する。
【００２４】 ターンオフ動作の初期時においては、
第１及び第２のＭＩＳＦＥＴをオフさせるものの、第３
のＭＩＳＦＥＴをオンし続け、ＩＧＢＴ動作のみを残し
ておくことにより、第２のＭＩＳＦＥＴのオフに伴う第
４半導体領域に流入するキャリアの流れ経路を変化させ
ることができるので、第４半導体領域のｐｎ接合による
電位障壁の回復遅れがあっても第４半導体領域に蓄積さ
れる電荷量を抑制することができる。このため、第２の
ＭＩＳＦＥＴの再オンやゲート絶縁膜破壊を防止できる
ので、低オン電圧でありながら、可制御ターンオフ電流
を大きくできる。
第１及び第２のＭＩＳＦＥＴをオフさせるものの、第３
のＭＩＳＦＥＴをオンし続け、ＩＧＢＴ動作のみを残し
ておくことにより、第２のＭＩＳＦＥＴのオフに伴う第
４半導体領域に流入するキャリアの流れ経路を変化させ
ることができるので、第４半導体領域のｐｎ接合による
電位障壁の回復遅れがあっても第４半導体領域に蓄積さ
れる電荷量を抑制することができる。このため、第２の
ＭＩＳＦＥＴの再オンやゲート絶縁膜破壊を防止できる
ので、低オン電圧でありながら、可制御ターンオフ電流
を大きくできる。
【００２５】換言すれば再オンを抑制できるのでターン
オフ時間を短縮できる。
オフ時間を短縮できる。
【００２６】 第２導電型の第５半導体領域及び第６
半導体領域との接合面近傍に第１導電型の高濃度半導体
領域を形成した構造によれば、その接合面近傍の寄生抵
抗（短絡抵抗）が低濃度化されているので、ターンオフ
時に増加する電流が接合面近傍を流れても、その短絡抵
抗の電圧降下量が大きくならない。従って、第２半導体
領域，第３半導体領域及び第５又は第６半導体領域に構
成される寄生バイポーラトランジスタが作動せず、ラッ
チアップを防止することができる。これにより確実に可
制御ターンオフ電流を大きくすることができる。
半導体領域との接合面近傍に第１導電型の高濃度半導体
領域を形成した構造によれば、その接合面近傍の寄生抵
抗（短絡抵抗）が低濃度化されているので、ターンオフ
時に増加する電流が接合面近傍を流れても、その短絡抵
抗の電圧降下量が大きくならない。従って、第２半導体
領域，第３半導体領域及び第５又は第６半導体領域に構
成される寄生バイポーラトランジスタが作動せず、ラッ
チアップを防止することができる。これにより確実に可
制御ターンオフ電流を大きくすることができる。
【図１】本発明の実施例１に係る半導体装置の構造を示
す断面図である。
す断面図である。
【図２】同半導体装置の等価回路を示す回路図である。
【図３】（ａ）は同半導体装置のサイリスタ状態におけ
る電流の流れを示す断面図、（ｂ）は同半導体装置のＩ
ＧＢＴ動作状態における電流の流れを示す断面図であ
る。
る電流の流れを示す断面図、（ｂ）は同半導体装置のＩ
ＧＢＴ動作状態における電流の流れを示す断面図であ
る。
【図４】実施例１に係る半導体装置の構造において寄生
抵抗も図示した断面図である。
抵抗も図示した断面図である。
【図５】実施例１に係る半導体装置の構造において寄生
抵抗及び寄生トランジスタも図示した等価回路を示す回
路図である。
抵抗及び寄生トランジスタも図示した等価回路を示す回
路図である。
【図６】本発明の実施例２に係る半導体装置の構造を示
す断面図である。
す断面図である。
【図７】本発明の実施例３に係る半導体装置の構造を示
す断面図である。
す断面図である。
【図８】従来のＥＳＴの構造の一例を示す断面図であ
る。
る。
【図９】図８に示すＥＳＴの等価回路を示す回路図であ
る。
る。
【図１０】（ａ）は図８に示すＥＳＴのサイリスタ状態
における電流の流れを示す断面図、（ｂ）は同半導体装
置のターンオフ初期状態における電流の流れを示す断面
図である。
における電流の流れを示す断面図、（ｂ）は同半導体装
置のターンオフ初期状態における電流の流れを示す断面
図である。
１・・・コレクタ電極（サイリスタのアノード電極） ２・・・ｐ+ 型のアノード層（サイリスタのアノード
層） ３・・・ｎ+ 型のバッファ層 ４・・・ｎ- 型のベース層 ５・・・ｐ型のベース領域 ６・・・ｎ+ 型のエミッタ領域（サイリスタのカソード
領域） ７，２０・・・ｎ+ 型のソース領域 ８・・・エミッタ電極（サイリスタのカソード電極） ９ａ，１０，２１・・・ゲート絶縁膜 ９・・・第１のゲート電極 １１・・・第２のゲート電極 １２・・・第１のＭＯＳＦＥＴ １３・・・第２のＭＯＳＦＥＴ １５・・・深いｐ+ 型のウェル １６・・・浅いｐ+ 型のウェル ２２・・・第３のゲート電極 ２３・・・第３のＭＯＳＦＥＴ Ｍ1,Ｍ2,Ｍ3 ・・・チャネル部 Ｑpnp ，Ｑ′pnp ・・・ｐｎｐ型バイポーラトランジス
タ Ｑnpn ・・・ｎｐｎ型バイポーラトランジスタ Ｑ′npn ・・・寄生バイポーラトランジスタ ３０・・・ＥＳＴ部 ４０・・・ＩＧＢＴ部 ４０ａ・・・寄生素子部 ＲB ，Ｒ′B ・・・短絡抵抗。
層） ３・・・ｎ+ 型のバッファ層 ４・・・ｎ- 型のベース層 ５・・・ｐ型のベース領域 ６・・・ｎ+ 型のエミッタ領域（サイリスタのカソード
領域） ７，２０・・・ｎ+ 型のソース領域 ８・・・エミッタ電極（サイリスタのカソード電極） ９ａ，１０，２１・・・ゲート絶縁膜 ９・・・第１のゲート電極 １１・・・第２のゲート電極 １２・・・第１のＭＯＳＦＥＴ １３・・・第２のＭＯＳＦＥＴ １５・・・深いｐ+ 型のウェル １６・・・浅いｐ+ 型のウェル ２２・・・第３のゲート電極 ２３・・・第３のＭＯＳＦＥＴ Ｍ1,Ｍ2,Ｍ3 ・・・チャネル部 Ｑpnp ，Ｑ′pnp ・・・ｐｎｐ型バイポーラトランジス
タ Ｑnpn ・・・ｎｐｎ型バイポーラトランジスタ Ｑ′npn ・・・寄生バイポーラトランジスタ ３０・・・ＥＳＴ部 ４０・・・ＩＧＢＴ部 ４０ａ・・・寄生素子部 ＲB ，Ｒ′B ・・・短絡抵抗。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平５−21783（ＪＰ，Ａ) 特開 平５−29606（ＪＰ，Ａ) 特開 昭62−76557（ＪＰ，Ａ) 特許3116667（ＪＰ，Ｂ２) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/74 H01L 29/749 H01L 29/78 755 H01L 29/78 656
Claims (4)
- 【請求項１】 第１導電型の第１半導体領域，第２導電
型の第２半導体領域，第１導電型の第３半導体領域及び
この第３半導体領域の主面側に形成された第２導電型の
第４半導体領域とからなるサイリスタ構造と、第３半導
体領域の主面側において第４半導体領域とは離隔独立し
た部位に形成された第２導電型の第５半導体領域と、第
３半導体領域をバックゲートとし第４半導体領域から第
２半導体領域に対しその多数キャリアを注入可能の第１
のＭＩＳＦＥＴと、第１のＭＩＳＦＥＴと開閉同期して
おり、第３半導体領域をバックゲートとし第４半導体領
域と第５半導体領域とを導通・遮断可能の第２のＭＩＳ
ＦＥＴと、第３半導体領域及び第５半導体領域に導電接
触した電極とを備えた半導体装置であって、 第３半導体領域の主面側において第５半導体領域とは離
隔した部位に形成され、前記電極に導電接触する第２導
電型の第６半導体領域と、第３半導体領域をバックゲー
トとし第６半導体領域から第２半導体領域に対しその多
数キャリアを注入可能で第１のＭＩＳＦＥＴとは独立に
開閉可能の第３のＭＩＳＦＥＴとを有することを特徴と
する半導体装置。 - 【請求項２】 請求項１に記載の半導体装置において、
前記第１導電型の第３半導体領域内で、少なくとも当該
領域と前記２導電型の第５半導体領域及び第６半導体領
域との接合面近傍に形成された第１導電型の高濃度半導
体領域を有することを特徴とする半導体装置。 - 【請求項３】 請求項２に記載の半導体装置において、
前記第１導電型の高濃度半導体領域は、前記第１導電型
の第３半導体領域の深さと同程度又はそれ以上の深さの
ウェル領域であることを特徴とする半導体装置。 - 【請求項４】 請求項２又は請求項３に記載の半導体装
置において、前記第１導電型の高濃度半導体領域は、前
記第１導電型の第３半導体領域よりも浅いウェル領域で
あることを特徴とする半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17577993A JP3163850B2 (ja) | 1993-03-23 | 1993-07-16 | 半導体装置 |
| US08/215,777 US5378903A (en) | 1993-03-23 | 1994-03-22 | Semiconductor device with low on-voltage and large controllable turn-off current |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6228093 | 1993-03-23 | ||
| JP5-62280 | 1993-03-23 | ||
| JP17577993A JP3163850B2 (ja) | 1993-03-23 | 1993-07-16 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06334172A JPH06334172A (ja) | 1994-12-02 |
| JP3163850B2 true JP3163850B2 (ja) | 2001-05-08 |
Family
ID=26403346
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17577993A Expired - Fee Related JP3163850B2 (ja) | 1993-03-23 | 1993-07-16 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5378903A (ja) |
| JP (1) | JP3163850B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20200047944A (ko) * | 2018-10-26 | 2020-05-08 | 한국전자통신연구원 | 반도체 장치 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5847942A (en) * | 1996-05-30 | 1998-12-08 | Unitrode Corporation | Controller for isolated boost converter with improved detection of RMS input voltage for distortion reduction and having load-dependent overlap conduction delay of shunt MOSFET |
| JP3209091B2 (ja) * | 1996-05-30 | 2001-09-17 | 富士電機株式会社 | 絶縁ゲートバイポーラトランジスタを備えた半導体装置 |
| KR100222044B1 (ko) * | 1996-12-05 | 1999-10-01 | 윤종용 | 에미터 스위치 사이리스터 |
| JPH11297981A (ja) * | 1998-04-15 | 1999-10-29 | Hitachi Ltd | 複合半導体装置及びそれを使った電力変換装置 |
| US20030122149A1 (en) * | 1998-04-15 | 2003-07-03 | Junichi Sakano | Complex semiconductor device and electric power conversion appratus using it |
| KR100334863B1 (ko) * | 1998-12-30 | 2002-08-28 | 주식회사 하이닉스반도체 | 반도체장치 |
| FR2788166B1 (fr) * | 1998-12-31 | 2001-03-09 | St Microelectronics Sa | Interrupteur de puissance a di/dt controle |
| US6259618B1 (en) * | 2000-05-03 | 2001-07-10 | Analog And Power Electronics Corp. | Power chip set for a switching mode power supply having a device for providing a drive signal to a control unit upon startup |
| JP4437655B2 (ja) * | 2003-10-02 | 2010-03-24 | 三菱電機株式会社 | 半導体装置及び半導体装置の駆動回路 |
| DE102005038441B4 (de) * | 2005-08-12 | 2010-08-05 | Infineon Technologies Ag | Feldeffekthalbleiterbauelement und Verfahren zur Herstellung desselben |
| US7982528B2 (en) * | 2006-05-18 | 2011-07-19 | Stmicroelectronics, S.R.L. | Three-terminal power device with high switching speed and manufacturing process |
| JP4632068B2 (ja) * | 2008-05-30 | 2011-02-16 | 三菱電機株式会社 | 半導体装置 |
| IT1402879B1 (it) * | 2010-11-19 | 2013-09-27 | St Microelectronics Srl | Dispositivo igbt con regioni di emettitore sepolte |
| EP2779243A1 (en) * | 2013-03-13 | 2014-09-17 | ABB Technology AG | Power semiconductor device and corresponding module |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4604638A (en) * | 1983-05-17 | 1986-08-05 | Kabushiki Kaisha Toshiba | Five layer semiconductor device with separate insulated turn-on and turn-off gates |
| JP3163677B2 (ja) * | 1991-09-24 | 2001-05-08 | 富士電機株式会社 | Ｍｉｓｆｅｔ制御型サイリスタを有する半導体装置 |
-
1993
- 1993-07-16 JP JP17577993A patent/JP3163850B2/ja not_active Expired - Fee Related
-
1994
- 1994-03-22 US US08/215,777 patent/US5378903A/en not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20200047944A (ko) * | 2018-10-26 | 2020-05-08 | 한국전자통신연구원 | 반도체 장치 |
| KR102607326B1 (ko) | 2018-10-26 | 2023-11-30 | 한국전자통신연구원 | 반도체 장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5378903A (en) | 1995-01-03 |
| JPH06334172A (ja) | 1994-12-02 |
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|---|---|---|---|
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