JP3209091B2 - 絶縁ゲートバイポーラトランジスタを備えた半導体装置 - Google Patents
絶縁ゲートバイポーラトランジスタを備えた半導体装置Info
- Publication number
- JP3209091B2 JP3209091B2 JP13680196A JP13680196A JP3209091B2 JP 3209091 B2 JP3209091 B2 JP 3209091B2 JP 13680196 A JP13680196 A JP 13680196A JP 13680196 A JP13680196 A JP 13680196A JP 3209091 B2 JP3209091 B2 JP 3209091B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- emitter
- region
- source
- type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 46
- 230000000149 penetrating effect Effects 0.000 claims description 3
- 239000004020 conductor Substances 0.000 claims 2
- 238000004587 chromatography analysis Methods 0.000 claims 1
- 239000010410 layer Substances 0.000 description 171
- 238000009792 diffusion process Methods 0.000 description 28
- 238000000034 method Methods 0.000 description 20
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 17
- 229910052814 silicon oxide Inorganic materials 0.000 description 17
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 13
- 239000002131 composite material Substances 0.000 description 13
- 239000011521 glass Substances 0.000 description 9
- 230000003071 parasitic effect Effects 0.000 description 9
- 238000004519 manufacturing process Methods 0.000 description 8
- 238000000206 photolithography Methods 0.000 description 8
- 229910052698 phosphorus Inorganic materials 0.000 description 7
- 239000011574 phosphorus Substances 0.000 description 7
- 230000015556 catabolic process Effects 0.000 description 6
- 230000003647 oxidation Effects 0.000 description 6
- 238000007254 oxidation reaction Methods 0.000 description 6
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 5
- 229910052782 aluminium Inorganic materials 0.000 description 5
- 230000007423 decrease Effects 0.000 description 5
- 239000002344 surface layer Substances 0.000 description 5
- 229910052785 arsenic Inorganic materials 0.000 description 4
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 4
- 229910052796 boron Inorganic materials 0.000 description 4
- -1 boron ions Chemical class 0.000 description 4
- 238000002347 injection Methods 0.000 description 4
- 239000007924 injection Substances 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- 239000000758 substrate Substances 0.000 description 4
- 230000003321 amplification Effects 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 238000003199 nucleic acid amplification method Methods 0.000 description 3
- 239000000969 carrier Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 229920006395 saturated elastomer Polymers 0.000 description 2
- 230000003042 antagnostic effect Effects 0.000 description 1
- 230000008485 antagonism Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000008034 disappearance Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
- H01L29/0692—Surface layout
- H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Bipolar Transistors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、絶縁ゲートバイポ
ーラトランジスタ（ＩＧＢＴ）を備えた半導体装置に関
する。
ーラトランジスタ（ＩＧＢＴ）を備えた半導体装置に関
する。
【０００２】
【従来の技術】大電流容量及び低飽和電圧（低オン電
圧）のスイッチング半導体装置として、伝導度変調型ト
ランジスタとも称される絶縁ゲートバイポーラトランジ
スタ（ＩＧＢＴ）が知られている。従来、このｐｎｐ型
のＩＧＢＴの半導体構造は、図１６に示すように、裏面
にコレクタ電極１が接続されたｐ+ 型のコレクタ層（少
数キャリア注入層）２と、このコレクタ層２の上に積層
されたｎ+ 型のバッファ層３と、バッファ層３の上にエ
ピタキシャル成長により形成されたｎ- 型の伝導度変調
層（ｎベース）４と、この伝導度変調層４の表面にゲー
ト絶縁膜５を介して形成されたポリシリコン製のゲート
電極６と、このゲート電極６をマスクとして用いてセル
フアライン法により伝導度変調層４の表面にウェル状に
形成されたｐ型のエミッタ層（ｐベース）７と、エミッ
タ層７の上に形成されたアルミニウム製のエミッタ電極
８を用いて導入形成されたウェル状のｎ+ 型のソース層
９とを有している。
圧）のスイッチング半導体装置として、伝導度変調型ト
ランジスタとも称される絶縁ゲートバイポーラトランジ
スタ（ＩＧＢＴ）が知られている。従来、このｐｎｐ型
のＩＧＢＴの半導体構造は、図１６に示すように、裏面
にコレクタ電極１が接続されたｐ+ 型のコレクタ層（少
数キャリア注入層）２と、このコレクタ層２の上に積層
されたｎ+ 型のバッファ層３と、バッファ層３の上にエ
ピタキシャル成長により形成されたｎ- 型の伝導度変調
層（ｎベース）４と、この伝導度変調層４の表面にゲー
ト絶縁膜５を介して形成されたポリシリコン製のゲート
電極６と、このゲート電極６をマスクとして用いてセル
フアライン法により伝導度変調層４の表面にウェル状に
形成されたｐ型のエミッタ層（ｐベース）７と、エミッ
タ層７の上に形成されたアルミニウム製のエミッタ電極
８を用いて導入形成されたウェル状のｎ+ 型のソース層
９とを有している。
【０００３】このような縦型ＤＭＯＳ構造のＩＧＢＴに
おいては、エミッタ電極８に対し正の電位がゲート電極
６に印加されると、ゲート電極６の直下のチャネル拡散
層（バックゲート）としてのｐ型のエミッタ層７の表面
に反転層のｎチャネルが形成され、このチャネルを介し
てエミッタ電極８，ソース層９から電子（ｎ- 型の伝導
度変調層４の多数キャリア）が伝導度変調層４に注入さ
れる。これに呼応して、コレクタ層２から正孔（ｎ- 型
の伝導度変調層４の少数キャリア）が伝導度変調層４に
注入されるため、伝導度変調層４の電気伝導度は急激に
上昇し、ｐｎｐトタンジスタがターンオンし、大電流が
流れて低オン電圧（低コレクタ・エミッタ間電圧）とな
る。
おいては、エミッタ電極８に対し正の電位がゲート電極
６に印加されると、ゲート電極６の直下のチャネル拡散
層（バックゲート）としてのｐ型のエミッタ層７の表面
に反転層のｎチャネルが形成され、このチャネルを介し
てエミッタ電極８，ソース層９から電子（ｎ- 型の伝導
度変調層４の多数キャリア）が伝導度変調層４に注入さ
れる。これに呼応して、コレクタ層２から正孔（ｎ- 型
の伝導度変調層４の少数キャリア）が伝導度変調層４に
注入されるため、伝導度変調層４の電気伝導度は急激に
上昇し、ｐｎｐトタンジスタがターンオンし、大電流が
流れて低オン電圧（低コレクタ・エミッタ間電圧）とな
る。
【０００４】ところで、負荷短絡時等においては、エミ
ッタ層７のうちソース層９の真下部を介してエミッタ電
極８へ流れるホール電流ＩH が急増してソース層９の真
下部分の拡散抵抗（ｐベース抵抗）ｒB の電圧降下が増
大すると、ｐ型のエミッタ層７とｎ+ 型のソース層９と
のｐｎ接合が順バイアスされてしまい、寄生トランジス
タ（ｎ- 型の伝導度変調層４，ｐ型のエミッタ層７，ｎ
+ 型のソース層９から成るｎｐｎ型トランジスタ）のラ
ッチアップが起こり易い。このため負荷短絡の破壊耐量
（ラッチアップ耐量）が低い。
ッタ層７のうちソース層９の真下部を介してエミッタ電
極８へ流れるホール電流ＩH が急増してソース層９の真
下部分の拡散抵抗（ｐベース抵抗）ｒB の電圧降下が増
大すると、ｐ型のエミッタ層７とｎ+ 型のソース層９と
のｐｎ接合が順バイアスされてしまい、寄生トランジス
タ（ｎ- 型の伝導度変調層４，ｐ型のエミッタ層７，ｎ
+ 型のソース層９から成るｎｐｎ型トランジスタ）のラ
ッチアップが起こり易い。このため負荷短絡の破壊耐量
（ラッチアップ耐量）が低い。
【０００５】ここに、ラッチアップ耐量を向上させるた
めには、上記寄生ｎｐｎ型トランジスタの電流増幅率ｈ
FEを下げることが有効である。そのためには、ｐ型のエ
ミッタ層７の不純物濃度を下げるか、又はｎ+ 型のソー
ス層９の不純物濃度を下げることが必要である。前者の
場合、却ってエミッタ層７内の拡散抵抗ｒB が高くなり
不都合である。後者の場合、ソース層９とエミッタ電極
８とのコンタクト抵抗がそのまま上昇してしまう。
めには、上記寄生ｎｐｎ型トランジスタの電流増幅率ｈ
FEを下げることが有効である。そのためには、ｐ型のエ
ミッタ層７の不純物濃度を下げるか、又はｎ+ 型のソー
ス層９の不純物濃度を下げることが必要である。前者の
場合、却ってエミッタ層７内の拡散抵抗ｒB が高くなり
不都合である。後者の場合、ソース層９とエミッタ電極
８とのコンタクト抵抗がそのまま上昇してしまう。
【０００６】そこで、負荷短絡時等でのラッチアップ耐
量を増大させる構造として、図１７に示す構造が提案さ
れている。まず、図１７（ａ）に示すＩＧＢＴ構造は、
ゲート電極６のゲート幅（チャネル幅）方向に走るスト
ライプ状のソース層９にエミッタ電極８が直接接触して
いるのではなく、ソース層９から櫛歯状に延び出た複数
の分岐部９ａにエミッタ電極８が導電接触しており、各
分岐部９ａの狭窄部分には拡散抵抗ｒS が寄生してい
る。
量を増大させる構造として、図１７に示す構造が提案さ
れている。まず、図１７（ａ）に示すＩＧＢＴ構造は、
ゲート電極６のゲート幅（チャネル幅）方向に走るスト
ライプ状のソース層９にエミッタ電極８が直接接触して
いるのではなく、ソース層９から櫛歯状に延び出た複数
の分岐部９ａにエミッタ電極８が導電接触しており、各
分岐部９ａの狭窄部分には拡散抵抗ｒS が寄生してい
る。
【０００７】このように、ソース層９とエミッタ電極８
との間に拡散抵抗ｒS が等価的に介在したＩＧＢＴ半導
体構造では、負荷短絡時などにエミッタ層７のうちソー
ス層９の真下部を介してエミッタ電極８へ流れるホール
電流ＩH が急増して拡散抵抗ｒB の電圧降下が増大して
も、それと同時にソース層９を流れる電子電流ＩE の方
も急増して拡散抵抗ｒS の電圧降下も増大するようにな
っているため、両拡散抵抗の電圧降下の拮抗により、エ
ミッタ層７とソース層９のｐｎ接合が順バイアスされ難
なり、寄生ｎｐｎ型トランジスタのラッチアップが起こ
り難くなる。このため、負荷短絡の破壊耐量が上がる。
との間に拡散抵抗ｒS が等価的に介在したＩＧＢＴ半導
体構造では、負荷短絡時などにエミッタ層７のうちソー
ス層９の真下部を介してエミッタ電極８へ流れるホール
電流ＩH が急増して拡散抵抗ｒB の電圧降下が増大して
も、それと同時にソース層９を流れる電子電流ＩE の方
も急増して拡散抵抗ｒS の電圧降下も増大するようにな
っているため、両拡散抵抗の電圧降下の拮抗により、エ
ミッタ層７とソース層９のｐｎ接合が順バイアスされ難
なり、寄生ｎｐｎ型トランジスタのラッチアップが起こ
り難くなる。このため、負荷短絡の破壊耐量が上がる。
【０００８】他方、図１７（ｂ）に示すＩＧＢＴ構造
は、ゲート電極６のゲート幅（チャネル幅）方向に離散
的に島状の複数のソース層９ｂを形成し、これらに跨が
るようにエミッタ電極８を形成した構造となっており、
部分チャネル形構造と称されている。この部分チャネル
形構造では、ゲート電極６直下のチャネルに対してソー
ス層９ｂ間の間抜き箇所の部分だけエミッタ電極８と導
通がないので、結果的に図１７（ａ）の構造と同様に、
ソース層９ｂとエミッタ電極８との間に拡散抵抗ｒS が
寄生している。かかる構造でも、拡散抵抗の電圧降下の
拮抗により、負荷短絡の破壊耐量が向上する。
は、ゲート電極６のゲート幅（チャネル幅）方向に離散
的に島状の複数のソース層９ｂを形成し、これらに跨が
るようにエミッタ電極８を形成した構造となっており、
部分チャネル形構造と称されている。この部分チャネル
形構造では、ゲート電極６直下のチャネルに対してソー
ス層９ｂ間の間抜き箇所の部分だけエミッタ電極８と導
通がないので、結果的に図１７（ａ）の構造と同様に、
ソース層９ｂとエミッタ電極８との間に拡散抵抗ｒS が
寄生している。かかる構造でも、拡散抵抗の電圧降下の
拮抗により、負荷短絡の破壊耐量が向上する。
【０００９】
【発明が解決しようとする課題】しかしながら、図１７
（ａ），（ｂ）に示すＩＧＢＴ構造にあっても、次のよ
うな問題点がある。
（ａ），（ｂ）に示すＩＧＢＴ構造にあっても、次のよ
うな問題点がある。
【００１０】即ち、負荷短絡時等の過電圧期のみに着目
すれば、ソース層９の拡散抵抗ｒSによる電圧降下の急
増によりラッチアップ耐量を増やすには有効的であるも
のの、通常のオン状態（非過電圧期）では拡散抵抗ｒS
に電子電流が流れてその電圧降下が持続しているため、
当然のことながら、オン電圧（飽和コレクタ電圧）Ｖ
CE(sat) が高くなってしまい、オン損失が増大する。
すれば、ソース層９の拡散抵抗ｒSによる電圧降下の急
増によりラッチアップ耐量を増やすには有効的であるも
のの、通常のオン状態（非過電圧期）では拡散抵抗ｒS
に電子電流が流れてその電圧降下が持続しているため、
当然のことながら、オン電圧（飽和コレクタ電圧）Ｖ
CE(sat) が高くなってしまい、オン損失が増大する。
【００１１】そこで、上記問題点に鑑み、本発明の課題
は、半導体構造又は電気的特性を改善することにより、
ラッチアップ耐量が高く、常態時には低オン電圧で動作
する絶縁ゲートバイポーラトランジスタを備えた半導体
装置を提供することにある。
は、半導体構造又は電気的特性を改善することにより、
ラッチアップ耐量が高く、常態時には低オン電圧で動作
する絶縁ゲートバイポーラトランジスタを備えた半導体
装置を提供することにある。
【００１２】
【課題を解決するための手段】上記課題を解決するた
め、本発明の基本的構造は、裏面にコレクタ電極が形成
された第１導電型のコレクタ層、このコレクタ層の上に
積層された第２導電型のバッファ層、このバッファ層の
上に形成された第２導電型の伝導度変調層、この伝導度
変調層の表面にウェル状に形成された第１導電型のエミ
ッタ層、このエミッタ層の表面でウェル端側に形成され
たウェル状の第２導電型のソース層、このソース層及び
上記伝導度変調層の上に跨がりゲート絶縁膜を介して形
成されたゲート電極、上記エミッタ層及び上記ソース層
の双方にオーミック接触するエミッタ電極を有する絶縁
ゲートバイポーラトランジスタを備えた半導体装置にお
いて、上記第２導電型のソース層が、上記エミッタ層の
ウェル端側に形成された第２導電型のソース領域と、こ
れに連続しており、上記エミッタ電極にオーミック接触
する高濃度で第２導電型のソース・コンタクト領域を有
して成る。
め、本発明の基本的構造は、裏面にコレクタ電極が形成
された第１導電型のコレクタ層、このコレクタ層の上に
積層された第２導電型のバッファ層、このバッファ層の
上に形成された第２導電型の伝導度変調層、この伝導度
変調層の表面にウェル状に形成された第１導電型のエミ
ッタ層、このエミッタ層の表面でウェル端側に形成され
たウェル状の第２導電型のソース層、このソース層及び
上記伝導度変調層の上に跨がりゲート絶縁膜を介して形
成されたゲート電極、上記エミッタ層及び上記ソース層
の双方にオーミック接触するエミッタ電極を有する絶縁
ゲートバイポーラトランジスタを備えた半導体装置にお
いて、上記第２導電型のソース層が、上記エミッタ層の
ウェル端側に形成された第２導電型のソース領域と、こ
れに連続しており、上記エミッタ電極にオーミック接触
する高濃度で第２導電型のソース・コンタクト領域を有
して成る。
【００１３】斯かる基本的構造においては、第２導電型
のソース層が濃度一様ではなく、高濃度のソース・コン
タクト領域領域と、それより低濃度のソース領域とから
成るため、負荷短絡時等においてラッチアップし易い寄
生トランジスタ（伝導度変調層，エミッタ層，ソース領
域から成るトランジスタ）の電流増幅率は、従来構造に
比して低い。このため、ラッチアップ耐量が向上し、負
荷短絡時の破壊耐量が高くなる。ソース領域には高濃度
のソース・コンタクト領域が付帯接続しているので、コ
ンタクト抵抗は高くならず、低オン電圧を維持でき、ま
たターンオン速度も遅くならない。
のソース層が濃度一様ではなく、高濃度のソース・コン
タクト領域領域と、それより低濃度のソース領域とから
成るため、負荷短絡時等においてラッチアップし易い寄
生トランジスタ（伝導度変調層，エミッタ層，ソース領
域から成るトランジスタ）の電流増幅率は、従来構造に
比して低い。このため、ラッチアップ耐量が向上し、負
荷短絡時の破壊耐量が高くなる。ソース領域には高濃度
のソース・コンタクト領域が付帯接続しているので、コ
ンタクト抵抗は高くならず、低オン電圧を維持でき、ま
たターンオン速度も遅くならない。
【００１４】本発明は、上記の基本的構造において、上
記第１導電型のエミッタ層は、高濃度で第１導電型のウ
ェル状の主エミッタ領域と、この主エミッタ領域のウェ
ル端の表面側浅部の外側にウェル状に隣接した第１導電
型の外接エミッタ領域を有して成るため、エミッタ層が
ＭＯＳ部のチャネル拡散層を構成する外接エミッタ領域
と、高濃度の主エミッタ領域とに濃度分けされているの
で、ＭＯＳ部の閾値電圧の変動を招来せずに、主エミッ
タ領域の高濃度化によりソース・コンタクト領域の真下
部分の拡散抵抗値が低減する。このため、ラッチアップ
が起こり難くなり、従前に比してラッチアップ耐量が向
上する。
記第１導電型のエミッタ層は、高濃度で第１導電型のウ
ェル状の主エミッタ領域と、この主エミッタ領域のウェ
ル端の表面側浅部の外側にウェル状に隣接した第１導電
型の外接エミッタ領域を有して成るため、エミッタ層が
ＭＯＳ部のチャネル拡散層を構成する外接エミッタ領域
と、高濃度の主エミッタ領域とに濃度分けされているの
で、ＭＯＳ部の閾値電圧の変動を招来せずに、主エミッ
タ領域の高濃度化によりソース・コンタクト領域の真下
部分の拡散抵抗値が低減する。このため、ラッチアップ
が起こり難くなり、従前に比してラッチアップ耐量が向
上する。
【００１５】特に本発明は、上記ソース領域と上記ソー
ス・コンタクト領域との接続部分に上記主エミッタ領域
から表面まで貫通した櫛歯状の第１導電型の膨出部を設
けた構造を採用している。膨出部間に挟まれた第２導電
型のソース領域の狭窄部には拡散抵抗が寄生することに
なるが、負荷短絡等の過電流時にエミッタ領域内の拡散
抵抗の電圧降下によって外接エミッタ領域の電位が上昇
しても、同時に、上記寄生抵抗による電圧降下によりソ
ース領域の電圧が上昇するので、ソース領域と外接エミ
ッタ領域とのｐｎ接合が順バイアスされ難くなり、ラッ
チアップ耐量の増大を図ることができる。
ス・コンタクト領域との接続部分に上記主エミッタ領域
から表面まで貫通した櫛歯状の第１導電型の膨出部を設
けた構造を採用している。膨出部間に挟まれた第２導電
型のソース領域の狭窄部には拡散抵抗が寄生することに
なるが、負荷短絡等の過電流時にエミッタ領域内の拡散
抵抗の電圧降下によって外接エミッタ領域の電位が上昇
しても、同時に、上記寄生抵抗による電圧降下によりソ
ース領域の電圧が上昇するので、ソース領域と外接エミ
ッタ領域とのｐｎ接合が順バイアスされ難くなり、ラッ
チアップ耐量の増大を図ることができる。
【００１６】そして、上記主エミッタ領域のウェル端の
表面側浅部の内側にウェル状に隣接しており、上記主エ
ミッタ領域の濃度より高濃度で第１導電型の内接エミッ
タ領域を設けても良い。かかる場合、高濃度の主エミッ
タ領域の外に更に高濃度の内接エミッタ領域が形成され
ているため、上記の拡散抵抗値がより一層低減する。
表面側浅部の内側にウェル状に隣接しており、上記主エ
ミッタ領域の濃度より高濃度で第１導電型の内接エミッ
タ領域を設けても良い。かかる場合、高濃度の主エミッ
タ領域の外に更に高濃度の内接エミッタ領域が形成され
ているため、上記の拡散抵抗値がより一層低減する。
【００１７】
【００１８】
【００１９】
【００２０】
【００２１】
【００２２】
〔第１の実施形態〕図１は本発明の第１の実施形態に係
るＩＧＢＴ半導体構造を示す断面図である。
るＩＧＢＴ半導体構造を示す断面図である。
【００２３】本例のＩＧＢＴ半導体構造はｐｎｐ型であ
り、裏面にコレクタ電極１が接続されたｐ+ 型のコレク
タ層（少数キャリア注入層）２と、このコレクタ層２の
上に積層されたｎ+ 型のバッファ層３と、バッファ層３
の上にエピタキシャル成長により形成されたｎ- 型の伝
導度変調層（ｎベース）４と、この伝導度変調層４の表
面に形成されたｐ+ 型の深いウェル状の主エミッタ領域
（ｐベース）７ａと、伝導度変調層４の表面にゲート絶
縁膜５を介して形成されたポリシリコン製のゲート電極
６と、主エミッタ層７ａのウェル端の表面側浅部の外側
に隣接したｐ型の外接エミッタ領域７ｂと、外接エミッ
タ領域７ｂの表面に形成された浅いｎ型のソース領域９
Ａと、主エミッタ層７ａの表面でｎ型のソース領域９Ａ
に接続して形成されたｎ+ 型のソース・コンタクト領域
９Ｂと、このソース・コンタクト領域９Ｂ及び主エミッ
タ領域７ａの双方にオーミック接触したアルミニウム製
のエミッタ電極８とを有している。
り、裏面にコレクタ電極１が接続されたｐ+ 型のコレク
タ層（少数キャリア注入層）２と、このコレクタ層２の
上に積層されたｎ+ 型のバッファ層３と、バッファ層３
の上にエピタキシャル成長により形成されたｎ- 型の伝
導度変調層（ｎベース）４と、この伝導度変調層４の表
面に形成されたｐ+ 型の深いウェル状の主エミッタ領域
（ｐベース）７ａと、伝導度変調層４の表面にゲート絶
縁膜５を介して形成されたポリシリコン製のゲート電極
６と、主エミッタ層７ａのウェル端の表面側浅部の外側
に隣接したｐ型の外接エミッタ領域７ｂと、外接エミッ
タ領域７ｂの表面に形成された浅いｎ型のソース領域９
Ａと、主エミッタ層７ａの表面でｎ型のソース領域９Ａ
に接続して形成されたｎ+ 型のソース・コンタクト領域
９Ｂと、このソース・コンタクト領域９Ｂ及び主エミッ
タ領域７ａの双方にオーミック接触したアルミニウム製
のエミッタ電極８とを有している。
【００２４】つまり、図１６に示すＩＧＢＴの従来構造
に対して、本例のＩＧＢＴ構造の新規なところは、従来
のｎ+ 型ソース層９を、限定された規模のソース領域９
Ａと、エミッタ電極８とオーミック接触する高濃度のソ
ース・コンタクト領域９Ｂに分割した点にある。
に対して、本例のＩＧＢＴ構造の新規なところは、従来
のｎ+ 型ソース層９を、限定された規模のソース領域９
Ａと、エミッタ電極８とオーミック接触する高濃度のソ
ース・コンタクト領域９Ｂに分割した点にある。
【００２５】本例においては、ソース層９Ａがｎ+ 型で
はなく、それより低濃度のｎ型となっているため、負荷
短絡時等においてラッチアップし易い寄生トランジスタ
（ｎ- 型の伝導度変調層４，ｐ型の外接エミッタ層７
ｂ，ｎ型のソース領域９Ａから成るｎｐｎ型トランジス
タ）の電流増幅率ｈFEは、図１６に示す従来構造に比し
て低い。このため、ラッチアップ耐量が向上し、負荷短
絡時の破壊耐量が高くなる。ｎ型のソース領域９Ａには
ｎ+ 型のソース・コンタクト領域９Ｂが付帯接続してい
るので、コンタクト抵抗は高くならず、低オン電圧を維
持でき、またターンオン速度も遅くならない。
はなく、それより低濃度のｎ型となっているため、負荷
短絡時等においてラッチアップし易い寄生トランジスタ
（ｎ- 型の伝導度変調層４，ｐ型の外接エミッタ層７
ｂ，ｎ型のソース領域９Ａから成るｎｐｎ型トランジス
タ）の電流増幅率ｈFEは、図１６に示す従来構造に比し
て低い。このため、ラッチアップ耐量が向上し、負荷短
絡時の破壊耐量が高くなる。ｎ型のソース領域９Ａには
ｎ+ 型のソース・コンタクト領域９Ｂが付帯接続してい
るので、コンタクト抵抗は高くならず、低オン電圧を維
持でき、またターンオン速度も遅くならない。
【００２６】更に、本例では、エミッタ層７がＭＯＳ部
のチャネル拡散層を構成するｐ型の外接エミッタ領域７
ｂと、ｐ+ 型の主エミッタ領域７ａとに濃度分けされて
いるため、ＭＯＳ部の閾値電圧の変動を招来せずに、主
エミッタ領域７ａの高濃度化により殊にソース・コンタ
クト層９Ｂの真下部分の拡散抵抗（ｐベース抵抗）ｒB
の値が低減している。このため、負荷短絡時のホール電
流ＩH による拡散抵抗ｒB の電圧降下が低減し、外接エ
ミッタ領域９ｂとソース領域９Ａとのｐｎ接合の順バイ
アスを抑制でき、ラッチアップが起こり難くなり、従前
に比してラッチアップ耐量が向上する。
のチャネル拡散層を構成するｐ型の外接エミッタ領域７
ｂと、ｐ+ 型の主エミッタ領域７ａとに濃度分けされて
いるため、ＭＯＳ部の閾値電圧の変動を招来せずに、主
エミッタ領域７ａの高濃度化により殊にソース・コンタ
クト層９Ｂの真下部分の拡散抵抗（ｐベース抵抗）ｒB
の値が低減している。このため、負荷短絡時のホール電
流ＩH による拡散抵抗ｒB の電圧降下が低減し、外接エ
ミッタ領域９ｂとソース領域９Ａとのｐｎ接合の順バイ
アスを抑制でき、ラッチアップが起こり難くなり、従前
に比してラッチアップ耐量が向上する。
【００２７】次に、第１実施形態に係るＩＧＢＴ半導体
構造の製造方法を説明する。
構造の製造方法を説明する。
【００２８】まず、図２（ａ）に示す如く、ｐ+ 型のコ
レクタ層２の上にｎ+ 型のバッファ層３が積層された半
導体基板１０を準備する。次に、そのｎ+ 型のバッファ
層３の上にエピタキシャル成長によりｎ- 型の伝導度変
調層（ｎベース）４を形成する。次に、初期酸化処理を
行い、ｎ- 型の伝導度変調層４の表面を厚いシリコン酸
化膜１１で覆う。
レクタ層２の上にｎ+ 型のバッファ層３が積層された半
導体基板１０を準備する。次に、そのｎ+ 型のバッファ
層３の上にエピタキシャル成長によりｎ- 型の伝導度変
調層（ｎベース）４を形成する。次に、初期酸化処理を
行い、ｎ- 型の伝導度変調層４の表面を厚いシリコン酸
化膜１１で覆う。
【００２９】次に、図２（ｂ）に示す如く、フォトリソ
グラフィーによりシリコン酸化膜１１に主エミッタ領域
７ａを形成するための開口１１ａの窓開けを行う。しか
る後、ボロンイオンＢ+ のイオン注入を行い、アクセプ
タをドープする。
グラフィーによりシリコン酸化膜１１に主エミッタ領域
７ａを形成するための開口１１ａの窓開けを行う。しか
る後、ボロンイオンＢ+ のイオン注入を行い、アクセプ
タをドープする。
【００３０】次に、図２（ｃ）に示す如く、ドライブイ
ンを行い、ウェル状のｐ+ 型の主エミッタ領域７ａを拡
散形成する。そして、酸化処理を行い、開口１１ａを厚
いシリコン酸化膜１１ｂで覆う。
ンを行い、ウェル状のｐ+ 型の主エミッタ領域７ａを拡
散形成する。そして、酸化処理を行い、開口１１ａを厚
いシリコン酸化膜１１ｂで覆う。
【００３１】次に、図２（ｄ）に示す如く、フォトリソ
グラフィーにより主エミッタ領域７ａの上のシリコン酸
化膜１１ｂの中央部分をインプラ用マスク１１ｃとして
残す。
グラフィーにより主エミッタ領域７ａの上のシリコン酸
化膜１１ｂの中央部分をインプラ用マスク１１ｃとして
残す。
【００３２】次に、図２（ｅ）に示す如く、ゲート酸化
処理を施してゲート絶縁膜５を成膜した後、フォトリソ
グラフィーにより隣接の主エミッタ領域７ａ，７ａ間の
上にポリシリコン製のゲート電極６を形成する。
処理を施してゲート絶縁膜５を成膜した後、フォトリソ
グラフィーにより隣接の主エミッタ領域７ａ，７ａ間の
上にポリシリコン製のゲート電極６を形成する。
【００３３】次に、図３（ａ）に示す如く、シリコン酸
化膜１１ｃ及びゲート電極６をマスクとして用いたセル
フアラインにより、ボロンイオンＢ+ のイオン注入（チ
ャネル・ドーピング）を行い、アクセプタをドープす
る。しかる後、チャネルドライブを行い、ｐ+ の主エミ
ッタ領域７ａのウェル端の浅部にｐ型領域を拡散させて
重ね、そのはみ出し部分として外接エミッタ領域７ｂを
形成する。なお、ｐ+ 型の主エミッタ領域７ａのウェル
端浅部にｐ型領域が重なるため、主エミッタ領域７ａの
内接エミッタ領域７ｃはｐ++型に近い高濃度領域とな
る。
化膜１１ｃ及びゲート電極６をマスクとして用いたセル
フアラインにより、ボロンイオンＢ+ のイオン注入（チ
ャネル・ドーピング）を行い、アクセプタをドープす
る。しかる後、チャネルドライブを行い、ｐ+ の主エミ
ッタ領域７ａのウェル端の浅部にｐ型領域を拡散させて
重ね、そのはみ出し部分として外接エミッタ領域７ｂを
形成する。なお、ｐ+ 型の主エミッタ領域７ａのウェル
端浅部にｐ型領域が重なるため、主エミッタ領域７ａの
内接エミッタ領域７ｃはｐ++型に近い高濃度領域とな
る。
【００３４】次に、図３（ｂ）に示す如く、シリコン酸
化膜１１ｃ及びゲート電極６をマスクとして用いたセル
フアラインにより、燐又は砒素のドナーを高濃度イオン
注入で施し、主エミッタ領域７ａ及び外接エミッタ領域
７ｂの表層に浅いｎ型ソース層９′を形成する。これに
より、外接エミッタ領域７ｂの表層にはｎ型ソース領域
９Ａが形成されるが、主エミッタ領域７ａの内接エミッ
タ領域７ｃの表層にはｐ+ 型領域９Ｂ′が形成される。
化膜１１ｃ及びゲート電極６をマスクとして用いたセル
フアラインにより、燐又は砒素のドナーを高濃度イオン
注入で施し、主エミッタ領域７ａ及び外接エミッタ領域
７ｂの表層に浅いｎ型ソース層９′を形成する。これに
より、外接エミッタ領域７ｂの表層にはｎ型ソース領域
９Ａが形成されるが、主エミッタ領域７ａの内接エミッ
タ領域７ｃの表層にはｐ+ 型領域９Ｂ′が形成される。
【００３５】次に、図３（ｃ）に示す如く、フォトリソ
グラフィーによりゲート絶縁膜６の上に層間絶縁膜とし
ての燐ガラス（ＰＳＧ）層１２及びエミッタ電極８のコ
ンタクト穴８ａを形成する。コンタクト穴８ａはちょう
どｐ+ 型領域９Ｂ′の上に開口される。しかる後、この
燐ガラス層１２及びシリコン酸化膜１１ｃをマスクとし
て再度燐又は砒素のドナーを高濃度イオン注入してコン
タクト孔８ａに導入し、ｎ型ソース領域９Ａの内側領域
を高濃度化してｎ+ 型のソース・コンタクト層９Ｂを形
成する。燐ガラス層１２直下はｎ型ソース領域９Ａのま
ま残る。
グラフィーによりゲート絶縁膜６の上に層間絶縁膜とし
ての燐ガラス（ＰＳＧ）層１２及びエミッタ電極８のコ
ンタクト穴８ａを形成する。コンタクト穴８ａはちょう
どｐ+ 型領域９Ｂ′の上に開口される。しかる後、この
燐ガラス層１２及びシリコン酸化膜１１ｃをマスクとし
て再度燐又は砒素のドナーを高濃度イオン注入してコン
タクト孔８ａに導入し、ｎ型ソース領域９Ａの内側領域
を高濃度化してｎ+ 型のソース・コンタクト層９Ｂを形
成する。燐ガラス層１２直下はｎ型ソース領域９Ａのま
ま残る。
【００３６】次に、シリコン酸化膜１１ｃをエッチング
除去した後、図３（ｄ）に示す如く、アルミニウム製の
エミッタ電極８を形成する。なお、裏面のコレクタ電極
１も形成する。
除去した後、図３（ｄ）に示す如く、アルミニウム製の
エミッタ電極８を形成する。なお、裏面のコレクタ電極
１も形成する。
【００３７】このように本例のＩＧＢＴ構造の製造方法
は、従来の工程に対して、層間絶縁膜の燐ガラス層１２
をマスクとしてエミッタ電極８の形成前のコンタクト穴
８ａにｎ型不純物をドーブする工程を追加するだけで、
ソース領域９Ａを高濃度化せずに高濃度のソース・コン
タクト領域９Ｂを得ることができる。しかも、本製法で
は、ｐ+ 型の主エミッタ領域７ａの外に更に高濃度のｐ
+ 型 の内接エミッタ領域７ｃを得ることができ，ｐベ
ース抵抗ｒB の低減が一層顕著となる。
は、従来の工程に対して、層間絶縁膜の燐ガラス層１２
をマスクとしてエミッタ電極８の形成前のコンタクト穴
８ａにｎ型不純物をドーブする工程を追加するだけで、
ソース領域９Ａを高濃度化せずに高濃度のソース・コン
タクト領域９Ｂを得ることができる。しかも、本製法で
は、ｐ+ 型の主エミッタ領域７ａの外に更に高濃度のｐ
+ 型 の内接エミッタ領域７ｃを得ることができ，ｐベ
ース抵抗ｒB の低減が一層顕著となる。
【００３８】〔第２の実施形態〕図４は本発明の第２の
実施形態に係るＩＧＢＴ半導体構造を示す拡大斜視図、
図５は図４中のＡ−Ａ′線に沿って切断した断面におい
て表面位置に対する表面濃度の関係を示すグラフであ
る。
実施形態に係るＩＧＢＴ半導体構造を示す拡大斜視図、
図５は図４中のＡ−Ａ′線に沿って切断した断面におい
て表面位置に対する表面濃度の関係を示すグラフであ
る。
【００３９】本例のＩＧＢＴ半導体構造は、第１の実施
形態と同様に、主エミッタ領域７ａの表面の外側に隣接
された外接エミッタ領域７ｂと、その外接エミッタ領域
７ｂの表面に浅く形成されたｎ型ソース領域９Ａと、内
接エミッタ領域７ｃの表面に浅く形成されたｎ+ 型ソー
ス・コンタクト領域９Ｂとを有している。そして、ｎ型
ソース領域９Ａとｎ+ 型ソース・コンタクト領域９Ｂと
の接続界面には表面までｐ+ 型の主エミッタ領域７ａの
櫛歯状の膨出部７ｄが貫通している。従って、膨出部７
ｄ間に挟まれたｎ型ソース領域９Ａの狭窄部には拡散抵
抗ｒS が寄生している。ｎ型ソース領域９Ａはゲート絶
縁膜６直下で全幅方向に形成されているため、ゲート電
極６に正電位が印加されると、ゲート絶縁膜６直下では
全幅チャネルとなり、チャネル抵抗は第１の実施形態の
それと変わらない。
形態と同様に、主エミッタ領域７ａの表面の外側に隣接
された外接エミッタ領域７ｂと、その外接エミッタ領域
７ｂの表面に浅く形成されたｎ型ソース領域９Ａと、内
接エミッタ領域７ｃの表面に浅く形成されたｎ+ 型ソー
ス・コンタクト領域９Ｂとを有している。そして、ｎ型
ソース領域９Ａとｎ+ 型ソース・コンタクト領域９Ｂと
の接続界面には表面までｐ+ 型の主エミッタ領域７ａの
櫛歯状の膨出部７ｄが貫通している。従って、膨出部７
ｄ間に挟まれたｎ型ソース領域９Ａの狭窄部には拡散抵
抗ｒS が寄生している。ｎ型ソース領域９Ａはゲート絶
縁膜６直下で全幅方向に形成されているため、ゲート電
極６に正電位が印加されると、ゲート絶縁膜６直下では
全幅チャネルとなり、チャネル抵抗は第１の実施形態の
それと変わらない。
【００４０】かかる構造では、負荷短絡等の過電流時に
ベース抵抗ｒB のホール電流による電圧降下によって外
接エミッタ領域７ｂの電位が上昇しても、同時に、電子
電流による拡散抵抗ｒS の電圧降下によりｎ型ソース層
９Ａの電圧がエミッタ電極８の電圧に比して上昇するの
で、第１の実施形態に比して更に、ｎ型ソース領域９Ａ
とｐ型外接エミッタ領域７ｂとのｐｎ接合が順バイアス
され難くなり、ラッチアップ耐量の増大を図ることがで
きる。ただ、非過電流期（常態オン時）では拡散抵抗ｒ
S がオン抵抗として加わるため、第１の実施形態よりオ
ン抵抗がやや高い。
ベース抵抗ｒB のホール電流による電圧降下によって外
接エミッタ領域７ｂの電位が上昇しても、同時に、電子
電流による拡散抵抗ｒS の電圧降下によりｎ型ソース層
９Ａの電圧がエミッタ電極８の電圧に比して上昇するの
で、第１の実施形態に比して更に、ｎ型ソース領域９Ａ
とｐ型外接エミッタ領域７ｂとのｐｎ接合が順バイアス
され難くなり、ラッチアップ耐量の増大を図ることがで
きる。ただ、非過電流期（常態オン時）では拡散抵抗ｒ
S がオン抵抗として加わるため、第１の実施形態よりオ
ン抵抗がやや高い。
【００４１】次に、第２の実施形態に係るＩＧＢＴ半導
体構造の製造方法を説明する。
体構造の製造方法を説明する。
【００４２】まず、第１の実施形態の製造方法と同様
に、図２（ａ）に示す如く、ｐ+ 型のコレクタ層２の上
にｎ+ 型のバッファ層３が積層された半導体基板１０を
準備し、そのｎ+ 型のバッファ層３の上にエピタキシャ
ル成長によりｎ- 型の伝導度変調層（ｎベース）４を形
成する。そして、初期酸化処理を行い、ｎ- 型の伝導度
変調層４の表面を厚いシリコン酸化膜１１で覆う。
に、図２（ａ）に示す如く、ｐ+ 型のコレクタ層２の上
にｎ+ 型のバッファ層３が積層された半導体基板１０を
準備し、そのｎ+ 型のバッファ層３の上にエピタキシャ
ル成長によりｎ- 型の伝導度変調層（ｎベース）４を形
成する。そして、初期酸化処理を行い、ｎ- 型の伝導度
変調層４の表面を厚いシリコン酸化膜１１で覆う。
【００４３】次に、図６（ａ）に示す如く、フォトリソ
グラフィーによりシリコン酸化膜１１に主エミッタ領域
７ａを形成するための開口１１ｄを窓開けたマスク１１
ｅを形成する。この開口１１ｄは矩形波状の開口縁を有
している。そして、ボロンイオンＢ+ のイオン注入を行
い、アクセプタをドープする。ドライブインを行い、ウ
ェル状のｐ+ 型の主エミッタ領域７ａを拡散形成する。
マスク１１ｅの縁が矩形波状であるため、主エミッタ領
域７ａのウェル端も矩形波状を呈する。そして、酸化処
理を行い、開口１１ｄを厚いシリコン酸化膜で覆う。
グラフィーによりシリコン酸化膜１１に主エミッタ領域
７ａを形成するための開口１１ｄを窓開けたマスク１１
ｅを形成する。この開口１１ｄは矩形波状の開口縁を有
している。そして、ボロンイオンＢ+ のイオン注入を行
い、アクセプタをドープする。ドライブインを行い、ウ
ェル状のｐ+ 型の主エミッタ領域７ａを拡散形成する。
マスク１１ｅの縁が矩形波状であるため、主エミッタ領
域７ａのウェル端も矩形波状を呈する。そして、酸化処
理を行い、開口１１ｄを厚いシリコン酸化膜で覆う。
【００４４】次に、図６（ｂ）に示す如く、フォトリソ
グラフィーにより主エミッタ領域７ａの上の中央部分に
シリコン酸化膜をインプラ用マスク１１ｃとして残す。
そして、ゲート酸化処理を施してゲート絶縁膜５を成膜
した後、フォトリソグラフィーにより隣接の主エミッタ
層７ａを挟んで上にポリシリコン製のゲート電極６を形
成する。
グラフィーにより主エミッタ領域７ａの上の中央部分に
シリコン酸化膜をインプラ用マスク１１ｃとして残す。
そして、ゲート酸化処理を施してゲート絶縁膜５を成膜
した後、フォトリソグラフィーにより隣接の主エミッタ
層７ａを挟んで上にポリシリコン製のゲート電極６を形
成する。
【００４５】次に、図６（ｃ）に示す如く、シリコン酸
化膜１１ｃ及びゲート電極６をマスクとして用いたセル
フアラインにより、ボロンイオンＢ+ のイオン注入（チ
ャネル・ドーピング）を行い、アクセプタをドープす
る。しかる後、チャネルドライブを行い、ｐ+ 型の主エ
ミッタ層７ａのウェル端の浅部にｐ型領域を拡散させて
重ね、そのはみ出し部分として外接エミッタ領域７ｂを
形成する。なお、ｐ+ の主エミッタ領域７ａのウェル端
浅部にｐ型領域が重なるため、主エミッタ領域７ａの内
接エミッタ領域７ｃはｐ++型に近い高濃度領域となる。
化膜１１ｃ及びゲート電極６をマスクとして用いたセル
フアラインにより、ボロンイオンＢ+ のイオン注入（チ
ャネル・ドーピング）を行い、アクセプタをドープす
る。しかる後、チャネルドライブを行い、ｐ+ 型の主エ
ミッタ層７ａのウェル端の浅部にｐ型領域を拡散させて
重ね、そのはみ出し部分として外接エミッタ領域７ｂを
形成する。なお、ｐ+ の主エミッタ領域７ａのウェル端
浅部にｐ型領域が重なるため、主エミッタ領域７ａの内
接エミッタ領域７ｃはｐ++型に近い高濃度領域となる。
【００４６】次に、図７（ａ）に示す如く、シリコン酸
化膜１１ｃ及びゲート電極６をマスクとして用いたセル
フアラインにより、燐又は砒素のドナーを高濃度イオン
注入し、主エミッタ領域７ａ及び外接エミッタ領域７ｂ
の表層に浅いｎ型ソース領域９′を形成する。これによ
り、外接エミッタ領域７ｂの表層にはｎ型ソース領域９
Ａが形成されるが、主エミッタ領域７ａの内接エミッタ
領域７ｃの表層にはｐ+ 型領域９Ｂ′が形成される。
化膜１１ｃ及びゲート電極６をマスクとして用いたセル
フアラインにより、燐又は砒素のドナーを高濃度イオン
注入し、主エミッタ領域７ａ及び外接エミッタ領域７ｂ
の表層に浅いｎ型ソース領域９′を形成する。これによ
り、外接エミッタ領域７ｂの表層にはｎ型ソース領域９
Ａが形成されるが、主エミッタ領域７ａの内接エミッタ
領域７ｃの表層にはｐ+ 型領域９Ｂ′が形成される。
【００４７】次に、図７（ｂ）に示す如く、フォトリソ
グラフィーによりゲート絶縁膜６の上に層間絶縁膜とし
ての燐ガラス（ＰＳＧ）層１２及びエミッタ電極８のコ
ンタクト穴８ａを形成する。コンタクト穴８ａはちょう
どｐ+ 型領域層９Ｂ′の上に開口する。そして、燐ガラ
ス層１２の開口端は矩形波状のｐｎ接合面を交互の横切
る位置に設定する。しかる後、この燐ガラス層１２及び
シリコン酸化膜１１ｃをマスクとして再度燐又は砒素の
ドナーを高濃度イオン注入してコンタクト孔８ａに導入
し、ｎ型ソース層９の内側領域を高濃度化してｎ+ 型の
ソース・コンタクト領域９Ｂを形成する。燐ガラス層１
２直下はｎ型ソース領域９Ａのまま残る。次に、シリコ
ン酸化膜１１ｃをエッチング除去した後、図４に示す如
く、アルミニウム製のエミッタ電極８を形成する。な
お、図１に示す如く、裏面のコレクタ電極１も形成す
る。
グラフィーによりゲート絶縁膜６の上に層間絶縁膜とし
ての燐ガラス（ＰＳＧ）層１２及びエミッタ電極８のコ
ンタクト穴８ａを形成する。コンタクト穴８ａはちょう
どｐ+ 型領域層９Ｂ′の上に開口する。そして、燐ガラ
ス層１２の開口端は矩形波状のｐｎ接合面を交互の横切
る位置に設定する。しかる後、この燐ガラス層１２及び
シリコン酸化膜１１ｃをマスクとして再度燐又は砒素の
ドナーを高濃度イオン注入してコンタクト孔８ａに導入
し、ｎ型ソース層９の内側領域を高濃度化してｎ+ 型の
ソース・コンタクト領域９Ｂを形成する。燐ガラス層１
２直下はｎ型ソース領域９Ａのまま残る。次に、シリコ
ン酸化膜１１ｃをエッチング除去した後、図４に示す如
く、アルミニウム製のエミッタ電極８を形成する。な
お、図１に示す如く、裏面のコレクタ電極１も形成す
る。
【００４８】〔第３の実施形態〕図８（ａ）は本発明の
第３の実施形態に係るＩＧＢＴの回路構成を示す回路
図、図８（ｂ）は同ＩＧＢＴのエミッタ・ゲート間電圧
に対する飽和コレクタ電流の関係を示すグラフである。
第３の実施形態に係るＩＧＢＴの回路構成を示す回路
図、図８（ｂ）は同ＩＧＢＴのエミッタ・ゲート間電圧
に対する飽和コレクタ電流の関係を示すグラフである。
【００４９】本例のＩＧＢＴ１００は、低い閾値電圧Ｖ
TH1 を持つｐｎｐ型の第１のＩＧＢＴ１と高い閾値電圧
ＶTH2 を持つｐｎｐ型の第２のＩＧＢＴ２とを並列接続
した複合ＩＧＢＴである。第２のＩＧＢＴ２の閾値電圧
ＶTH2 は第１のＩＧＢＴ１の閾値電圧ＶTH1 よりも高く
設定されている。ここに、閾値電圧を高く設定すること
とは、通常のプロセスによる閾値電圧の誤差は±0.3 Ｖ
以内であるが、この誤差範囲よりも遙かに大きく、１Ｖ
オーダーの差があることを意味する。例えば、低い閾値
電圧ＶTH1 は４Ｖで、高い閾値電圧ＶTH2 は８Ｖに設定
される。
TH1 を持つｐｎｐ型の第１のＩＧＢＴ１と高い閾値電圧
ＶTH2 を持つｐｎｐ型の第２のＩＧＢＴ２とを並列接続
した複合ＩＧＢＴである。第２のＩＧＢＴ２の閾値電圧
ＶTH2 は第１のＩＧＢＴ１の閾値電圧ＶTH1 よりも高く
設定されている。ここに、閾値電圧を高く設定すること
とは、通常のプロセスによる閾値電圧の誤差は±0.3 Ｖ
以内であるが、この誤差範囲よりも遙かに大きく、１Ｖ
オーダーの差があることを意味する。例えば、低い閾値
電圧ＶTH1 は４Ｖで、高い閾値電圧ＶTH2 は８Ｖに設定
される。
【００５０】本例では、第１のＩＧＢＴ１の素子規模と
第２の素子規模とは略同等にしてある。このため、本例
の複合ＩＧＢＴ１００のエミッタ・ゲート間電圧ＶGEに
対する飽和コレクタ電流ＩC は、図８（ｂ）に示す如
く、低い閾値電圧ＶTH1 の第１のＩＧＢＴ１の特性（一
点鎖線）と高い閾値電圧ＶTH2 の第２のＩＧＢＴ２の特
性（破線）との中間特性（実線）となる。
第２の素子規模とは略同等にしてある。このため、本例
の複合ＩＧＢＴ１００のエミッタ・ゲート間電圧ＶGEに
対する飽和コレクタ電流ＩC は、図８（ｂ）に示す如
く、低い閾値電圧ＶTH1 の第１のＩＧＢＴ１の特性（一
点鎖線）と高い閾値電圧ＶTH2 の第２のＩＧＢＴ２の特
性（破線）との中間特性（実線）となる。
【００５１】通常、低い閾値電圧ＶTH1 （４Ｖ）を持つ
第１のＩＧＢＴ１だけを作り込んだＩＣでは、その閾値
電圧ＶTH1 よりも相当高いゲート電圧ＶGE（例えば１５
Ｖ）がゲートに印加しているため、負荷短絡時に電源電
圧ＶCC程度のエミッタ・コレクタ間に加わると、第１の
ＩＧＢＴ１には過電流が流れて破壊してしまう。一方、
高い閾値電圧ＶTH2 （８Ｖ）を持つ第２のＩＧＢＴ２だ
けを作り込んだＩＣでは、その閾値電圧ＶTH2 と通常オ
ン動作のゲート電圧とのマージンが小さいので、オン電
圧（飽和コレクタ電圧）が高くなり、スイッチング動作
には向かない。
第１のＩＧＢＴ１だけを作り込んだＩＣでは、その閾値
電圧ＶTH1 よりも相当高いゲート電圧ＶGE（例えば１５
Ｖ）がゲートに印加しているため、負荷短絡時に電源電
圧ＶCC程度のエミッタ・コレクタ間に加わると、第１の
ＩＧＢＴ１には過電流が流れて破壊してしまう。一方、
高い閾値電圧ＶTH2 （８Ｖ）を持つ第２のＩＧＢＴ２だ
けを作り込んだＩＣでは、その閾値電圧ＶTH2 と通常オ
ン動作のゲート電圧とのマージンが小さいので、オン電
圧（飽和コレクタ電圧）が高くなり、スイッチング動作
には向かない。
【００５２】しかしながら、本例の複合ＩＧＢＴ１００
では、その閾値電圧が低い閾値電圧ＶTH1 に合致してい
るので、通常オン・オフ動作には第１のＩＧＢＴ１のよ
うに何ら支障がなく、オン電圧は上昇しない。また、負
荷短絡時には第１のＩＧＢＴ１よりは飽和コレクタ電流
ＩC の電流値が下がるので、負荷短絡耐量が向上する。
では、その閾値電圧が低い閾値電圧ＶTH1 に合致してい
るので、通常オン・オフ動作には第１のＩＧＢＴ１のよ
うに何ら支障がなく、オン電圧は上昇しない。また、負
荷短絡時には第１のＩＧＢＴ１よりは飽和コレクタ電流
ＩC の電流値が下がるので、負荷短絡耐量が向上する。
【００５３】図９は図８（ａ）の複合ＩＧＢＴ１００を
実現する第１の半導体構造を示す断面図である。この半
導体構造は、ｎ- 型の伝導度変調層（ｎベース）４の表
面に形成されたウェル状のｐ型で薄い濃度のエミッタ層
１７ａと、伝導度変調層４の表面に形成されたウェル状
のｐ型で濃い濃度のエミッタ層１７ｂとを有している。
エミッタ層１７ａの表面濃度はエミッタ層１７ｂの表面
濃度よりも薄いため、エミッタ層１７ａを含む部分は低
い閾値電圧ＶTH1 のＩＧＢＴ１を構成しており、エミッ
タ層１７ｂを含む部分は高い閾値電圧ＶTH2 のＩＧＢＴ
２を構成している。ｐ型のウェル別にＩＧＢＴの閾値電
圧を異ならしめてある。
実現する第１の半導体構造を示す断面図である。この半
導体構造は、ｎ- 型の伝導度変調層（ｎベース）４の表
面に形成されたウェル状のｐ型で薄い濃度のエミッタ層
１７ａと、伝導度変調層４の表面に形成されたウェル状
のｐ型で濃い濃度のエミッタ層１７ｂとを有している。
エミッタ層１７ａの表面濃度はエミッタ層１７ｂの表面
濃度よりも薄いため、エミッタ層１７ａを含む部分は低
い閾値電圧ＶTH1 のＩＧＢＴ１を構成しており、エミッ
タ層１７ｂを含む部分は高い閾値電圧ＶTH2 のＩＧＢＴ
２を構成している。ｐ型のウェル別にＩＧＢＴの閾値電
圧を異ならしめてある。
【００５４】図１０は図８（ａ）の複合ＩＧＢＴ１００
を実現する第２の半導体構造を示す断面図である。この
半導体構造は、単一のｐ型ウェルのエミッタ層１７の片
半分の領域Ａはｐ型で薄い濃度に形成されており、残り
片半分の領域Ｂはｐ型で濃い濃度に形成されている。領
域Ａを含む部分は低い閾値電圧ＶTH1 のＩＧＢＴ１を構
成しており、エミッタ層１７Ｂを含む部分は高い閾値電
圧ＶTH2 のＩＧＢＴ２を構成している。
を実現する第２の半導体構造を示す断面図である。この
半導体構造は、単一のｐ型ウェルのエミッタ層１７の片
半分の領域Ａはｐ型で薄い濃度に形成されており、残り
片半分の領域Ｂはｐ型で濃い濃度に形成されている。領
域Ａを含む部分は低い閾値電圧ＶTH1 のＩＧＢＴ１を構
成しており、エミッタ層１７Ｂを含む部分は高い閾値電
圧ＶTH2 のＩＧＢＴ２を構成している。
【００５５】図１１は図８（ａ）の複合ＩＧＢＴ１００
を実現する第３の半導体構造を示す断面図である。この
半導体構造は、ｎ- 型の伝導度変調層（ｎベース）４の
表面に形成されたｐ型ウェルの平面ストライプ状のエミ
ッタ層１７を有しており、このエミッタ層１７はｐ型で
薄い濃度の領域１７Ａとｐ型で濃い濃度の領域１７Ｂと
が交互に配置されて形成されている。ｐ型で薄い濃度の
領域１７Ａを含む部分は低い閾値電圧ＶTH1 のＩＧＢＴ
１を構成しており、ｐ型で濃い領域１７Ｂを含む部分は
高い閾値電圧ＶTH2 のＩＧＢＴ２を構成している。
を実現する第３の半導体構造を示す断面図である。この
半導体構造は、ｎ- 型の伝導度変調層（ｎベース）４の
表面に形成されたｐ型ウェルの平面ストライプ状のエミ
ッタ層１７を有しており、このエミッタ層１７はｐ型で
薄い濃度の領域１７Ａとｐ型で濃い濃度の領域１７Ｂと
が交互に配置されて形成されている。ｐ型で薄い濃度の
領域１７Ａを含む部分は低い閾値電圧ＶTH1 のＩＧＢＴ
１を構成しており、ｐ型で濃い領域１７Ｂを含む部分は
高い閾値電圧ＶTH2 のＩＧＢＴ２を構成している。
【００５６】図１２（ａ）は複合ＩＧＢＴ１００を実現
する別の半導体構造を示す断面図、図１２（ｂ）は同半
導体構造におけるエミッタ・ゲート間電圧に対する飽和
コレクタ電流の関係を示すグラフである。この半導体構
造は、ｎ- 型の伝導度変調層（ｎベース）４の表面に形
成されたウェル状のｐ型で薄い濃度のエミッタ層１７ａ
と、伝導度変調層４の表面に形成されたウェル状のｐ型
で濃い濃度のエミッタ層１７ｂとを有しており、エミッ
タ層１７ａ内のチャネル長Ｌa はエミッタ層１７ｂ内の
チャネル長Ｌb よりも長く形成されている。エミッタ層
１７ａの表面濃度はエミッタ層１７ｂの表面濃度よりも
薄いため、エミッタ層１７ａを含む部分は低い閾値電圧
ＶTH1 のＩＧＢＴ１を構成しており、エミッタ層１７ｂ
を含む部分は高い閾値電圧ＶTH2 のＩＧＢＴ２を構成し
ているが、ＩＧＢＴ１のチャネル長Ｌa はＩＧＢＴ２の
チャネル長Ｌb よりも長いので、ＩＧＢＴ１のオン抵抗
はＩＧＢＴ２のそれよりも大きい。従って、図１２
（ｂ）に示す如く、ＩＧＢＴ１の相互コンダクタンス
（ｇ＝ΔＩC ／ΔＶGE）がＩＧＢＴ２のそれよりも小さ
いので、図９〜図１１に示す半導体構造に比して本例の
複合ＩＧＢＴ１００は負荷短絡時の過電流を抑制するこ
とができる。
する別の半導体構造を示す断面図、図１２（ｂ）は同半
導体構造におけるエミッタ・ゲート間電圧に対する飽和
コレクタ電流の関係を示すグラフである。この半導体構
造は、ｎ- 型の伝導度変調層（ｎベース）４の表面に形
成されたウェル状のｐ型で薄い濃度のエミッタ層１７ａ
と、伝導度変調層４の表面に形成されたウェル状のｐ型
で濃い濃度のエミッタ層１７ｂとを有しており、エミッ
タ層１７ａ内のチャネル長Ｌa はエミッタ層１７ｂ内の
チャネル長Ｌb よりも長く形成されている。エミッタ層
１７ａの表面濃度はエミッタ層１７ｂの表面濃度よりも
薄いため、エミッタ層１７ａを含む部分は低い閾値電圧
ＶTH1 のＩＧＢＴ１を構成しており、エミッタ層１７ｂ
を含む部分は高い閾値電圧ＶTH2 のＩＧＢＴ２を構成し
ているが、ＩＧＢＴ１のチャネル長Ｌa はＩＧＢＴ２の
チャネル長Ｌb よりも長いので、ＩＧＢＴ１のオン抵抗
はＩＧＢＴ２のそれよりも大きい。従って、図１２
（ｂ）に示す如く、ＩＧＢＴ１の相互コンダクタンス
（ｇ＝ΔＩC ／ΔＶGE）がＩＧＢＴ２のそれよりも小さ
いので、図９〜図１１に示す半導体構造に比して本例の
複合ＩＧＢＴ１００は負荷短絡時の過電流を抑制するこ
とができる。
【００５７】〔第４の実施形態〕図１３は本発明の第４
の実施形態に係るＩＧＢＴの半導体構造を示す断面図で
ある。本例の半導体構造は、伝導度変調層（ｎベース）
４の表面にウェル状に形成されたｐ型のエミッタ層（ｐ
ベース）７と、ゲート絶縁膜５を介して形成されたポリ
シリコン製のゲート電極６及び第２のゲート電極１６
と、ゲート電極６及び１６をマスクとして用いてセルフ
アライン法によりエミッタ層（ｐベース）７の表面にウ
ェル状に形成されたｎ+ 型のソース層１９及びｎ+ 型の
ソース・コンタクト層２９と、ｎ+ 型のソース・コンタ
クト層及びエミッタ層７の双方にオーミック接触したア
ルミニウム製のエミッタ電極１８とを有している。第２
のゲート電極１６はソース層１９及びソース・コンタク
ト層２９に跨がって形成されており、ソース層１９はド
レイン、ソース・コンタクト層２９はソースとして機能
するスイッチ横形ＭＯＳＦＥＴ２０を構成している。
の実施形態に係るＩＧＢＴの半導体構造を示す断面図で
ある。本例の半導体構造は、伝導度変調層（ｎベース）
４の表面にウェル状に形成されたｐ型のエミッタ層（ｐ
ベース）７と、ゲート絶縁膜５を介して形成されたポリ
シリコン製のゲート電極６及び第２のゲート電極１６
と、ゲート電極６及び１６をマスクとして用いてセルフ
アライン法によりエミッタ層（ｐベース）７の表面にウ
ェル状に形成されたｎ+ 型のソース層１９及びｎ+ 型の
ソース・コンタクト層２９と、ｎ+ 型のソース・コンタ
クト層及びエミッタ層７の双方にオーミック接触したア
ルミニウム製のエミッタ電極１８とを有している。第２
のゲート電極１６はソース層１９及びソース・コンタク
ト層２９に跨がって形成されており、ソース層１９はド
レイン、ソース・コンタクト層２９はソースとして機能
するスイッチ横形ＭＯＳＦＥＴ２０を構成している。
【００５８】ゲート電極６及び第２のゲート電極１６に
正の電位が印加してＩＧＢＴがターンオンすると、スイ
ッチ横形ＭＯＳＦＥＴ２０がオンしているため、電子電
流ＩE はスイッチ横ＭＯＳＦＥＴ２０のｎチャネルを介
して流れる。負荷短絡が生じると、スイッチ横形ＭＯＳ
ＦＥＴ２０が飽和領域（非線形領域）で動作し、飽和電
流で電子電流ＩE が制限されるようになるため、過電流
は流れ難い。これは高いチャネル抵抗が生じたことと等
価であるため、ソース層１９の電位がエミッタ電極１８
の電位よりも上昇し、ソース層１９とエミッタ層７との
ｐｎ接合が順バイアスされ難く、ラッチアップ耐量が高
い。
正の電位が印加してＩＧＢＴがターンオンすると、スイ
ッチ横形ＭＯＳＦＥＴ２０がオンしているため、電子電
流ＩE はスイッチ横ＭＯＳＦＥＴ２０のｎチャネルを介
して流れる。負荷短絡が生じると、スイッチ横形ＭＯＳ
ＦＥＴ２０が飽和領域（非線形領域）で動作し、飽和電
流で電子電流ＩE が制限されるようになるため、過電流
は流れ難い。これは高いチャネル抵抗が生じたことと等
価であるため、ソース層１９の電位がエミッタ電極１８
の電位よりも上昇し、ソース層１９とエミッタ層７との
ｐｎ接合が順バイアスされ難く、ラッチアップ耐量が高
い。
【００５９】ＩＧＢＴのオフ時にはスイッチ横形ＭＯＳ
ＦＥＴ２０のｎチャネルが消失し、ソース層１９のコン
クタクト層２９への導通が断たれているので、ソース層
１９はフローティング状態にある。ところで、図１６に
示す従来のＩＧＢＴのＤＭＯＳ構造においては、ターン
オフ時にゲート電極８の電位が降下して閾値電圧以下に
なると、ＤＭＯＳのチャネル消失により電子電流が急激
に減少し、エミッタ−コレクタ電圧が急激に上昇する過
程で、正孔電流成分の上昇によりソース層１９とエミッ
タ層７とのｐｎ接合が順バイアスされてラッチアップす
ることがある。
ＦＥＴ２０のｎチャネルが消失し、ソース層１９のコン
クタクト層２９への導通が断たれているので、ソース層
１９はフローティング状態にある。ところで、図１６に
示す従来のＩＧＢＴのＤＭＯＳ構造においては、ターン
オフ時にゲート電極８の電位が降下して閾値電圧以下に
なると、ＤＭＯＳのチャネル消失により電子電流が急激
に減少し、エミッタ−コレクタ電圧が急激に上昇する過
程で、正孔電流成分の上昇によりソース層１９とエミッ
タ層７とのｐｎ接合が順バイアスされてラッチアップす
ることがある。
【００６０】しかし、本例ではターンオフ時にはソース
層１９が接地されておらず、フローティング状態になる
ので、上記ｐｎ接合が順バイアスされてもラッチアップ
することはない。
層１９が接地されておらず、フローティング状態になる
ので、上記ｐｎ接合が順バイアスされてもラッチアップ
することはない。
【００６１】図１４（ａ）は図１３の半導体構造を実現
した平面パターンを示し、図１４（ｂ）は図１４（ａ）
中のＡ−Ａ′線に沿って切断した切断矢視図、図１４
（ｃ）は図１４（ａ）中のＢ−Ｂ′線に沿って切断した
切断矢視図である。ｎ+ 型のソース層１９は、帯状のゲ
ート電極６の縁直下に差し込まれたチャネル幅相当部１
９ａと、そこから一部張り出した幅狭部１９ｂとから成
る。ｎ+ 型のソース・コンタクト層２９は、幅狭部１９
ｂに合わせてエミッタ電極１８直下に差し込まれた幅狭
部となっており、幅狭部１９ｂとソース・コンタクト層
２９には幅狭の矩形状の第２のゲート電極１６が跨がっ
ている。このため、スイッチ横形ＭＯＳＦＥＴ２０のチ
ャネル抵抗ｒc だけでなく、幅狭部１９ｂには拡散抵抗
ｒs も寄生している。負荷短絡耐量の向上に繋がる。
した平面パターンを示し、図１４（ｂ）は図１４（ａ）
中のＡ−Ａ′線に沿って切断した切断矢視図、図１４
（ｃ）は図１４（ａ）中のＢ−Ｂ′線に沿って切断した
切断矢視図である。ｎ+ 型のソース層１９は、帯状のゲ
ート電極６の縁直下に差し込まれたチャネル幅相当部１
９ａと、そこから一部張り出した幅狭部１９ｂとから成
る。ｎ+ 型のソース・コンタクト層２９は、幅狭部１９
ｂに合わせてエミッタ電極１８直下に差し込まれた幅狭
部となっており、幅狭部１９ｂとソース・コンタクト層
２９には幅狭の矩形状の第２のゲート電極１６が跨がっ
ている。このため、スイッチ横形ＭＯＳＦＥＴ２０のチ
ャネル抵抗ｒc だけでなく、幅狭部１９ｂには拡散抵抗
ｒs も寄生している。負荷短絡耐量の向上に繋がる。
【００６２】図１５（ａ）は図１４に示す構造を改善し
た構造の平面パターンを示し、図１５（ｂ）は図１５
（ａ）中のＡ−Ａ′線に沿って切断した切断矢視図、図
１５（ｃ）は図１５（ａ）中のＢ−Ｂ′線に沿って切断
した切断矢視図である。図１４では、第２のゲート電極
１６を設けたことによって、電子電流ＩE の注入源のソ
ース層１９と正孔電流ＩH を収集するエミッタ電極１８
との距離が長くなっており、正孔電流ＩH の経路の拡散
抵抗ｒB が高くなる。このため、なおも拡散抵抗ｒB を
下げる必要がある。そこで、本例の半導体構造では、正
孔電流ＩH のみを収集する第２のエミッタ電極２８を設
けたものである。従って、第１のエミッタ電極１８は電
子電流ＩE だけの注入源となる。この第２のエミッタ電
極２８はソース層１９の幅狭部１９ｂ間に設けられる。
また、第２のゲート電極２６は帯状に形成されており、
これに合わせてｎ+ 型のソース・コンタクト層３９も帯
状に形成されている。ソース層１９の隣に第２のエミッ
タ電極２８が形成されているので、エミッタ層７内での
正孔電流ＩH の経路長が短縮し、拡散抵抗ｒB が下がる
ため、負荷短絡耐量が更に向上する。
た構造の平面パターンを示し、図１５（ｂ）は図１５
（ａ）中のＡ−Ａ′線に沿って切断した切断矢視図、図
１５（ｃ）は図１５（ａ）中のＢ−Ｂ′線に沿って切断
した切断矢視図である。図１４では、第２のゲート電極
１６を設けたことによって、電子電流ＩE の注入源のソ
ース層１９と正孔電流ＩH を収集するエミッタ電極１８
との距離が長くなっており、正孔電流ＩH の経路の拡散
抵抗ｒB が高くなる。このため、なおも拡散抵抗ｒB を
下げる必要がある。そこで、本例の半導体構造では、正
孔電流ＩH のみを収集する第２のエミッタ電極２８を設
けたものである。従って、第１のエミッタ電極１８は電
子電流ＩE だけの注入源となる。この第２のエミッタ電
極２８はソース層１９の幅狭部１９ｂ間に設けられる。
また、第２のゲート電極２６は帯状に形成されており、
これに合わせてｎ+ 型のソース・コンタクト層３９も帯
状に形成されている。ソース層１９の隣に第２のエミッ
タ電極２８が形成されているので、エミッタ層７内での
正孔電流ＩH の経路長が短縮し、拡散抵抗ｒB が下がる
ため、負荷短絡耐量が更に向上する。
【００６３】なお、上記各実施形態ではｐｎｐ型のＩＧ
ＢＴについて説明してあるが、ｎｐｎ型のＩＧＢＴにつ
いては導電型を逆にすることにより容易に得ることがで
きる。
ＢＴについて説明してあるが、ｎｐｎ型のＩＧＢＴにつ
いては導電型を逆にすることにより容易に得ることがで
きる。
【００６４】
【発明の効果】以上説明したように、本発明は次のよう
な効果を奏する。
な効果を奏する。
【００６５】 本発明の基本的構造では、第２導電型
のソース層が濃度一様ではなく、高濃度のソース・コン
タクト領域領域と、それより低濃度のソース領域とから
成るため、ラッチアップ耐量が向上し、負荷短絡時の破
壊耐量が高くなる。ソース領域には高濃度のソース・コ
ンタクト領域が付帯接続しているので、コンタクト抵抗
は高くならず、低オン電圧を維持できる。
のソース層が濃度一様ではなく、高濃度のソース・コン
タクト領域領域と、それより低濃度のソース領域とから
成るため、ラッチアップ耐量が向上し、負荷短絡時の破
壊耐量が高くなる。ソース領域には高濃度のソース・コ
ンタクト領域が付帯接続しているので、コンタクト抵抗
は高くならず、低オン電圧を維持できる。
【００６６】 また本発明において、第１導電型のエ
ミッタ層は、高濃度で第１導電型のウェル状の主エミッ
タ領域と、この主エミッタ領域のウェル端の表面側浅部
の外側にウェル状に隣接した第１導電型の外接エミッタ
領域を有して成るため、ＭＯＳ部の閾値電圧の変動を招
来せずに、主エミッタ領域の高濃度化によりソース・コ
ンタクト領域の真下部分の拡散抵抗値が低減する。この
ため、ラッチアップ耐量が向上する。
ミッタ層は、高濃度で第１導電型のウェル状の主エミッ
タ領域と、この主エミッタ領域のウェル端の表面側浅部
の外側にウェル状に隣接した第１導電型の外接エミッタ
領域を有して成るため、ＭＯＳ部の閾値電圧の変動を招
来せずに、主エミッタ領域の高濃度化によりソース・コ
ンタクト領域の真下部分の拡散抵抗値が低減する。この
ため、ラッチアップ耐量が向上する。
【００６７】 特に本発明は、ソース領域とソース・
コンタクト領域との接続部分に主エミッタ領域から表面
まで貫通した櫛歯状の第１導電型の膨出部を設けた構造
を採用している。ソース領域の狭窄部の拡散抵抗による
電圧降下でソース領域の電圧が上昇するため、ラッチア
ップ耐量の増大を図ることができる。
コンタクト領域との接続部分に主エミッタ領域から表面
まで貫通した櫛歯状の第１導電型の膨出部を設けた構造
を採用している。ソース領域の狭窄部の拡散抵抗による
電圧降下でソース領域の電圧が上昇するため、ラッチア
ップ耐量の増大を図ることができる。
【００６８】 そして、主エミッタ領域の濃度より高
濃度で第１導電型の内接エミッタ領域を設けた構成で
は、拡散抵抗値がより一層低減するため、ラッチアップ
耐量が向上する。
濃度で第１導電型の内接エミッタ領域を設けた構成で
は、拡散抵抗値がより一層低減するため、ラッチアップ
耐量が向上する。
【００６９】
【００７０】
【００７１】
【００７２】
【図１】本発明の第１の実施形態に係るＩＧＢＴ半導体
構造を示す断面図である。
構造を示す断面図である。
【図２】（ａ）〜（ｅ）は、第１の実施形態の製造方法
の各工程を説明するための工程断面図である。
の各工程を説明するための工程断面図である。
【図３】（ａ）〜（ｄ）は、図２の工程に続き第１の実
施形態の製造方法の各工程を説明するための工程断面図
である。
施形態の製造方法の各工程を説明するための工程断面図
である。
【図４】本発明の第２の実施形態に係るＩＧＢＴ半導体
構造を示す拡大斜視図である。
構造を示す拡大斜視図である。
【図５】図４中のＡ−Ａ′線に沿って切断した断面にお
いて表面位置に対する表面濃度の関係を示すグラフであ
る。
いて表面位置に対する表面濃度の関係を示すグラフであ
る。
【図６】（ａ）〜（ｃ）は、第２の実施形態の製造方法
の各工程を説明するための工程断面斜視図である。
の各工程を説明するための工程断面斜視図である。
【図７】（ａ），（ｂ）は、図６の工程に続き第２の実
施形態の製造方法の各工程を説明するための工程断面斜
視図である。
施形態の製造方法の各工程を説明するための工程断面斜
視図である。
【図８】（ａ）は本発明の第３の実施形態に係るＩＧＢ
Ｔの回路構成を示す回路図、（ｂ）は同ＩＧＢＴのエミ
ッタ・ゲート間電圧に対する飽和コレクタ電流の関係を
示すグラフである。
Ｔの回路構成を示す回路図、（ｂ）は同ＩＧＢＴのエミ
ッタ・ゲート間電圧に対する飽和コレクタ電流の関係を
示すグラフである。
【図９】図８（ａ）の複合ＩＧＢＴを実現する第１の半
導体構造を示す断面図である。
導体構造を示す断面図である。
【図１０】図８（ａ）の複合ＩＧＢＴを実現する第２の
半導体構造を示す断面図である。
半導体構造を示す断面図である。
【図１１】図８（ａ）の複合ＩＧＢＴを実現する第３の
半導体構造を示す断面図である。
半導体構造を示す断面図である。
【図１２】（ａ）は複合ＩＧＢＴを実現する別の半導体
構造を示す断面図、（ｂ）は同半導体構造におけるエミ
ッタ・ゲート間電圧に対する飽和コレクタ電流の関係を
示すグラフである。
構造を示す断面図、（ｂ）は同半導体構造におけるエミ
ッタ・ゲート間電圧に対する飽和コレクタ電流の関係を
示すグラフである。
【図１３】本発明の第４の実施形態に係るＩＧＢＴの半
導体構造を示す断面図である。
導体構造を示す断面図である。
【図１４】（ａ）は図１３の半導体構造を実現した平面
パターンを示す平面図、（ｂ）は（ａ）中のＡ−Ａ′線
に沿って切断した切断矢視図、（ｃ）は（ａ）中のＢ−
Ｂ′線に沿って切断した切断矢視図である。
パターンを示す平面図、（ｂ）は（ａ）中のＡ−Ａ′線
に沿って切断した切断矢視図、（ｃ）は（ａ）中のＢ−
Ｂ′線に沿って切断した切断矢視図である。
【図１５】（ａ）は図１４に示す構造を改善した構造の
平面パターンを示す平面図、（ｂ）は（ａ）中のＡ−
Ａ′線に沿って切断した切断矢視図、（ｃ）は（ａ）中
のＢ−Ｂ′線に沿って切断した切断矢視図である。
平面パターンを示す平面図、（ｂ）は（ａ）中のＡ−
Ａ′線に沿って切断した切断矢視図、（ｃ）は（ａ）中
のＢ−Ｂ′線に沿って切断した切断矢視図である。
【図１６】従来のＩＧＢＴの一般的な半導体構造を示す
断面図である。
断面図である。
【図１７】（ａ）は従来のＩＧＢＴの半導体構造におい
てソース側に拡散抵抗を付加した構造を示す断面斜視
図、（ｂ）は従来のＩＧＢＴの半導体構造において部分
チャネル構造を示す断面斜視図である。
てソース側に拡散抵抗を付加した構造を示す断面斜視
図、（ｂ）は従来のＩＧＢＴの半導体構造において部分
チャネル構造を示す断面斜視図である。
１…コレクタ電極 ２…ｐ+ 型コレクタ層 ３…ｎ+ 型バッファ層 ４…ｎ- 型伝導度変調層 ５…ゲート絶縁膜 ６…ゲート電極 ７，１７…ｐ型エミッタ層 ７ａ…ｐ+ 型主エミッタ領域 ７ｂ…ｐ型外接エミッタ領域 ７ｃ…ｐ++型内接エミッタ領域 ７ｄ…膨出部 ８，１８…エミッタ電極 ８ａ…コンタクト穴 ９…ｎ型ソース層 ９Ａ…ｎ型ソース領域 ９Ｂ…ｎ+ 型ソース・コンタクト領域 １０…半導体基板 １１…シリコン酸化膜 １２…層間絶縁膜（燐ガラス層） １６…第２のゲート電極 １７ａ…Ｐ型で薄い濃度のエミッタ層 １７ｂ…Ｐ型で濃い濃度のエミッタ層 １９…ソース層 １９ａ…チャネル幅相当部 １９ｂ…幅狭部 ２８…第２のエミッタ電極 ２９，３９…ｎ+ 型のソース・コンタクト層 Ａ，１７Ａ…Ｐ型で薄い濃度の領域 Ｂ，１７ｂ…Ｐ型で濃い濃度の領域 １００…複合ＩＧＢＴ ＶTH1 …低い閾値電圧 ＶTH2 …高い閾値電圧 Ｌa ，Ｌb …チャネル長。
フロントページの続き (56)参考文献 特開 平４−196174（ＪＰ，Ａ) 特開 昭63−84164（ＪＰ，Ａ) 特開 平２−162742（ＪＰ，Ａ) 特開 平８−186254（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78
Claims (2)
- 【請求項１】 裏面にコレクタ電極が形成された第１導
電型のコレクタ層、このコレクタ層の上に積層された第
２導電型のバッファ層、このバッファ層の上に形成され
た第２導電型の伝導度変調層、この伝導度変調層の表面
にウェル状に形成された第１導電型のエミッタ層、この
エミッタ層の表面でウェル端側に形成されたウェル状の
第２導電型のソース層、このソース層及び前記伝導度変
調層の上に跨がりゲート絶縁膜を介して形成されたゲー
ト電極、前記エミッタ層及び前記ソース層の双方にオー
ミック接触するエミッタ電極を有する絶縁ゲートバイポ
ーラトランジスタを備えた半導体装置において、 前記第２導電型のソース層は、前記エミッタ層のウェル
端側に形成された第２導電型のソース領域と、これに連
続しており、前記エミッタ電極にオーミック接触する高
濃度で第２導電型のソース・コンタクト領域を有して成
り、前記第１導電型のエミッタ層は、高濃度で第１導電
型のウェル状の主エミッタ領域と、この主エミッタ領域
のウェル端の表面側浅部の外側にウェル状に隣接した第
１導電型の外接エミッタ領域を有して成り、前記ソース
領域と前記ソース・コンタクト領域との接続部分に前記
主エミッタ領域から表面まで貫通した櫛歯状の第１導電
型の膨出部を有して成ることを特徴とする絶縁ゲートバ
イポーラトランジスタを備えた半導体装置。 - 【請求項２】 裏面にコレクタ電極が形成された第１導
電型のコレクタ層、このコレクタ層の上に積層された第
２導電型のバッファ層、このバッファ層の上に形成され
た第２導電型の伝導度変調層、この伝導度変調層の表面
にウェル状に形成された第１導電型のエミッタ層、この
エミッタ層の表面でウェル端側に形成されたウェル状の
第２導電型のソース層、このソース層及び前記伝導度変
調層の上に跨がりゲート絶縁膜を介して形成されたゲー
ト電極、前記エミッタ層及び前記ソース層の双方にオー
ミック接触するエミッタ電極を有する絶縁ゲートバイポ
ーラトランジスタを備えた半導体装置において、 前記第２導電型のソース層は、前記エミッタ層のウェル
端側に形成された第２導電型のソース領域と、これに連
続しており、前記エミッタ電極にオーミック接触する高
濃度で第２導電型のソース・コンタクト領域を有して成
り、前記第１導 電型のエミッタ層は、高濃度で第１導電
型のウェル状の主エミッタ領域と、この主エミッタ領域
のウェル端の表面側浅部の外側にウェル状に隣接した第
１導電型の外接エミッタ領域を有して成り、前記主エミ
ッタ領域のウェル端の表面側浅部の内側にウェル状に隣
接しており、前記主エミッタ領域の濃度より高濃度で第
１導電型の内接エミッタ領域を有し、前記ソース領域と
前記ソース・コンタクト領域との接続部分に前記主エミ
ッタ領域から表面まで貫通した櫛歯状の第１導電型の膨
出部を有して成る ことを特徴とする絶縁ゲートバイポー
ラトランジスタを備えた半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13680196A JP3209091B2 (ja) | 1996-05-30 | 1996-05-30 | 絶縁ゲートバイポーラトランジスタを備えた半導体装置 |
| EP97108307A EP0810671A3 (en) | 1996-05-30 | 1997-05-22 | Insulated gate bipolar transistor type semiconductor device |
| US08/864,290 US5894139A (en) | 1996-05-30 | 1997-05-28 | Semiconductor device structure for insulated gate bipolar transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13680196A JP3209091B2 (ja) | 1996-05-30 | 1996-05-30 | 絶縁ゲートバイポーラトランジスタを備えた半導体装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001125593A Division JP2001358339A (ja) | 2001-04-24 | 2001-04-24 | 絶縁ゲートバイポーラトランジスタを備えた半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09321290A JPH09321290A (ja) | 1997-12-12 |
| JP3209091B2 true JP3209091B2 (ja) | 2001-09-17 |
Family
ID=15183843
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13680196A Expired - Fee Related JP3209091B2 (ja) | 1996-05-30 | 1996-05-30 | 絶縁ゲートバイポーラトランジスタを備えた半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5894139A (ja) |
| EP (1) | EP0810671A3 (ja) |
| JP (1) | JP3209091B2 (ja) |
Families Citing this family (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3149773B2 (ja) * | 1996-03-18 | 2001-03-26 | 富士電機株式会社 | 電流制限回路を備えた絶縁ゲートバイポーラトランジスタ |
| DE19750413A1 (de) * | 1997-11-14 | 1999-05-20 | Asea Brown Boveri | Bipolartransistor mit isolierter Steuerelektrode (IGBT) |
| JP2001024184A (ja) * | 1999-07-05 | 2001-01-26 | Fuji Electric Co Ltd | 絶縁ゲートトランジスタおよびその製造方法 |
| JP4164962B2 (ja) * | 1999-10-08 | 2008-10-15 | 株式会社デンソー | 絶縁ゲート型バイポーラトランジスタ |
| US6437419B1 (en) * | 1999-11-29 | 2002-08-20 | Fairchild Semiconductor Corporation | Emitter ballast resistor with enhanced body effect to improve the short circuit withstand capability of power devices |
| JP4198302B2 (ja) * | 2000-06-07 | 2008-12-17 | 三菱電機株式会社 | 半導体装置 |
| EP1407476A4 (en) | 2000-08-08 | 2007-08-29 | Advanced Power Technology | MOS POWER DEVICE IN ASYMMETRIC CHANNEL |
| JP3979258B2 (ja) * | 2002-05-21 | 2007-09-19 | 富士電機デバイステクノロジー株式会社 | Ｍｉｓ半導体装置およびその製造方法 |
| EP1450411A1 (en) | 2003-02-21 | 2004-08-25 | STMicroelectronics S.r.l. | MOS power device with high integration density and manufacturing process thereof |
| JP4830263B2 (ja) * | 2004-04-26 | 2011-12-07 | 富士電機株式会社 | 高耐圧絶縁ゲート形バイポーラトランジスタ |
| JP5036234B2 (ja) * | 2006-07-07 | 2012-09-26 | 三菱電機株式会社 | 半導体装置 |
| JP4857353B2 (ja) * | 2009-03-02 | 2012-01-18 | 株式会社日立製作所 | 半導体装置、およびそれを用いたプラズマディスプレイ駆動用半導体装置 |
| CN102299150B (zh) * | 2010-06-22 | 2013-06-12 | 茂达电子股份有限公司 | 具有可调输出电容值的功率半导体组件以及制作方法 |
| TWI424564B (zh) * | 2011-01-13 | 2014-01-21 | Anpec Electronics Corp | Insulator gate with high operational response speed |
| US9024413B2 (en) | 2013-01-17 | 2015-05-05 | Infineon Technologies Ag | Semiconductor device with IGBT cell and desaturation channel structure |
| JP6500579B2 (ja) * | 2015-04-28 | 2019-04-17 | セイコーエプソン株式会社 | 回路装置、電子機器及び移動体 |
| US9780168B2 (en) * | 2015-08-31 | 2017-10-03 | Ixys Corporation | IGBT with waved floating P-well electron injection |
| US9780202B2 (en) | 2015-08-31 | 2017-10-03 | Ixys Corporation | Trench IGBT with waved floating P-well electron injection |
| US10367085B2 (en) | 2015-08-31 | 2019-07-30 | Littelfuse, Inc. | IGBT with waved floating P-Well electron injection |
| DE102015117994B8 (de) | 2015-10-22 | 2018-08-23 | Infineon Technologies Ag | Leistungshalbleitertransistor mit einer vollständig verarmten Kanalregion |
| DE102016118012A1 (de) * | 2016-09-23 | 2018-03-29 | Infineon Technologies Ag | Halbleiterbauelement und Verfahren zum Bilden eines Halbleiterbauelements |
| JP6280629B2 (ja) * | 2016-12-15 | 2018-02-14 | 株式会社東芝 | 半導体装置 |
| US11309416B2 (en) | 2017-12-21 | 2022-04-19 | Mitsubishi Electric Corporation | Semiconductor device |
Family Cites Families (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4672407A (en) * | 1984-05-30 | 1987-06-09 | Kabushiki Kaisha Toshiba | Conductivity modulated MOSFET |
| JPS62266871A (ja) * | 1986-05-15 | 1987-11-19 | Fuji Electric Co Ltd | たて形ｍｏｓｆｅｔ |
| JPS6384164A (ja) * | 1986-09-29 | 1988-04-14 | Nissan Motor Co Ltd | 縦形ｍｏｓｆｅｔ |
| US5338693A (en) * | 1987-01-08 | 1994-08-16 | International Rectifier Corporation | Process for manufacture of radiation resistant power MOSFET and radiation resistant power MOSFET |
| US4857983A (en) * | 1987-05-19 | 1989-08-15 | General Electric Company | Monolithically integrated semiconductor device having bidirectional conducting capability and method of fabrication |
| JPH0687504B2 (ja) * | 1988-04-05 | 1994-11-02 | 株式会社東芝 | 半導体装置 |
| JPH0783117B2 (ja) * | 1988-04-15 | 1995-09-06 | 三菱電機株式会社 | 半導体装置 |
| JPH02106073A (ja) * | 1988-10-15 | 1990-04-18 | Fuji Electric Co Ltd | 伝導度変調型ｍｏｓｆｅｔの製造方法 |
| JP2752184B2 (ja) * | 1989-09-11 | 1998-05-18 | 株式会社東芝 | 電力用半導体装置 |
| US5247207A (en) * | 1989-12-20 | 1993-09-21 | National Semiconductor Corporation | Signal bus line driver circuit |
| JP2536302B2 (ja) * | 1990-04-30 | 1996-09-18 | 日本電装株式会社 | 絶縁ゲ―ト型バイポ―ラトランジスタ |
| JPH04196174A (ja) * | 1990-11-26 | 1992-07-15 | Fuji Electric Co Ltd | 絶縁ゲートバイポーラトランジスタ |
| JPH05110085A (ja) * | 1991-10-14 | 1993-04-30 | Mitsubishi Electric Corp | 電界効果型半導体装置およびその製造方法 |
| US5321281A (en) * | 1992-03-18 | 1994-06-14 | Mitsubishi Denki Kabushiki Kaisha | Insulated gate semiconductor device and method of fabricating same |
| US5296725A (en) * | 1992-06-10 | 1994-03-22 | North Carolina State University At Raleigh | Integrated multicelled semiconductor switching device for high current applications |
| JP3163820B2 (ja) * | 1992-07-28 | 2001-05-08 | 富士電機株式会社 | 半導体装置 |
| JP3163850B2 (ja) * | 1993-03-23 | 2001-05-08 | 富士電機株式会社 | 半導体装置 |
| EP0658940A1 (de) * | 1993-11-23 | 1995-06-21 | Siemens Aktiengesellschaft | Durch Feldeffekt steuerbares Halbleiterbauelement |
-
1996
- 1996-05-30 JP JP13680196A patent/JP3209091B2/ja not_active Expired - Fee Related
-
1997
- 1997-05-22 EP EP97108307A patent/EP0810671A3/en not_active Withdrawn
- 1997-05-28 US US08/864,290 patent/US5894139A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09321290A (ja) | 1997-12-12 |
| EP0810671A2 (en) | 1997-12-03 |
| EP0810671A3 (en) | 1999-01-07 |
| US5894139A (en) | 1999-04-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3209091B2 (ja) | 絶縁ゲートバイポーラトランジスタを備えた半導体装置 | |
| EP0450082B1 (en) | Insulated gate bipolar transistor | |
| EP0581246B1 (en) | MIS-type semiconductor device | |
| US5321281A (en) | Insulated gate semiconductor device and method of fabricating same | |
| EP0697739B1 (en) | Insulated gate bipolar transistor | |
| JPH0467343B2 (ja) | ||
| JPH0687504B2 (ja) | 半導体装置 | |
| JPS60253275A (ja) | 高密度ｖ溝型ｍｏｓ制御型サイリスタ、絶縁ゲ−ト型トランジスタおよびｍｏｓｆｅｔ、並びに製造方法 | |
| JPH0582775A (ja) | Ｍｉｓｆｅｔ制御型サイリスタを有する半導体装置 | |
| JPH0793434B2 (ja) | 半導体装置 | |
| JP3489404B2 (ja) | 絶縁ゲート型半導体装置 | |
| JPH0851197A (ja) | 電流飽和特性を有するｍｏｓ制御サイリスタ | |
| CN111668212B (zh) | 半导体装置 | |
| JP3063278B2 (ja) | 縦型電界効果トランジスタ | |
| JPS61222260A (ja) | 導電変調型ｍｏｓｆｅｔ | |
| US5489788A (en) | Insulated gate semiconductor device with improved short-circuit tolerance | |
| JP2513640B2 (ja) | 導電変調型ｍｏｓｆｅｔ | |
| JP3415441B2 (ja) | 半導体装置 | |
| JPH06275818A (ja) | 電力用半導体素子 | |
| JP2798023B2 (ja) | 半導体装置 | |
| JP2001358339A (ja) | 絶縁ゲートバイポーラトランジスタを備えた半導体装置 | |
| KR100266388B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| JP3249175B2 (ja) | 絶縁ゲート付きサイリスタ及び高耐圧半導体装置 | |
| JPH042169A (ja) | 横形伝導度変調型半導体装置 | |
| JP2581247B2 (ja) | 伝導度変調型ｍｉｓｆｅｔを備えた半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |