JP3415441B2 - 半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】本発明は、高耐圧の半導体装
置に係わり、特に、ＳＯＩ（Silicon On Insulator）基
板を用いた半導体装置に関する。
置に係わり、特に、ＳＯＩ（Silicon On Insulator）基
板を用いた半導体装置に関する。
【０００２】
【従来の技術】パワーエレクトロニクスの分野では、ゲ
ートによる電圧駆動が可能な利便性とバイポーラトラン
ジスタの高出力特性とを兼ね備えたＩＧＢＴ（Insulate
d GateBipolar Transistor ）が広く用いられている。
このＩＧＢＴは、前述した利点のため、パワーＭＯＳＦ
ＥＴよりも大電流を制御可能となっている。
ートによる電圧駆動が可能な利便性とバイポーラトラン
ジスタの高出力特性とを兼ね備えたＩＧＢＴ（Insulate
d GateBipolar Transistor ）が広く用いられている。
このＩＧＢＴは、前述した利点のため、パワーＭＯＳＦ
ＥＴよりも大電流を制御可能となっている。
【０００３】図１４はこの種の横型ＩＧＢＴの構成を示
すための電極−半導体界面位置の平面図であり、図１５
は電極を付けた状態での図１４の１５−１５線矢視断面
図である。以下同様に、本明細書中では、平面図は電極
−半導体界面位置にて図示し、断面図は電極を付けた状
態で図示するものとする。
すための電極−半導体界面位置の平面図であり、図１５
は電極を付けた状態での図１４の１５−１５線矢視断面
図である。以下同様に、本明細書中では、平面図は電極
−半導体界面位置にて図示し、断面図は電極を付けた状
態で図示するものとする。
【０００４】この横型ＩＧＢＴは、シリコン基板１上
に、ＳｉＯ2 の埋込み酸化膜２及び高抵抗のｎ- 型活性
層３が順次形成されている。ｎ- 型活性層３の表面には
略ストライプ状のｎ型バッファ層４が埋込み酸化膜２に
達しないように選択的に形成され、ｎ型バッファ層４表
面にはｐ型エミッタ層としてのｐ+ 型ドレイン層５が略
ストライプ状に選択的に形成されている。
に、ＳｉＯ2 の埋込み酸化膜２及び高抵抗のｎ- 型活性
層３が順次形成されている。ｎ- 型活性層３の表面には
略ストライプ状のｎ型バッファ層４が埋込み酸化膜２に
達しないように選択的に形成され、ｎ型バッファ層４表
面にはｐ型エミッタ層としてのｐ+ 型ドレイン層５が略
ストライプ状に選択的に形成されている。
【０００５】なお、ｎ- 型活性層３はドーズ量が１×１
０12ｃｍ-2程度である。ｎ型バッファ層４は、例えばリ
ンのイオン注入により形成され、ドーズ量が５×１０13
〜２×１０14ｃｍ-2程度となっている。また、ｐ+ 型ド
レイン層５はドーズ量が１×１０15ｃｍ-2以上である
が、８×１０14ｃｍ-2程度としてもよい。
０12ｃｍ-2程度である。ｎ型バッファ層４は、例えばリ
ンのイオン注入により形成され、ドーズ量が５×１０13
〜２×１０14ｃｍ-2程度となっている。また、ｐ+ 型ド
レイン層５はドーズ量が１×１０15ｃｍ-2以上である
が、８×１０14ｃｍ-2程度としてもよい。
【０００６】また、ｎ型バッファ層４とは異なるｎ- 型
活性層３の表面には、略ストライプ状のｐ型ベース層６
が埋込み酸化膜２に達しないように選択的に形成され、
ｐ型ベース層６の表面には低抵抗のｎ+ 型ソース層７及
びｐ+ 型コンタクト層８が略ストライプ状に形成されて
いる。
活性層３の表面には、略ストライプ状のｐ型ベース層６
が埋込み酸化膜２に達しないように選択的に形成され、
ｐ型ベース層６の表面には低抵抗のｎ+ 型ソース層７及
びｐ+ 型コンタクト層８が略ストライプ状に形成されて
いる。
【０００７】ｎ型バッファ層４の一部からｎ- 型活性層
３におけるｐ型ベース層６近傍までの表面領域にはＬＯ
ＣＯＳ酸化膜９が形成され、且つこのＬＯＣＯＳ酸化膜
９に隣接するｎ- 型活性層３の端部からｐ型ベース層６
及びｎ+ 型ソース層７の一部までの領域上にはゲート酸
化膜１０が形成されている。
３におけるｐ型ベース層６近傍までの表面領域にはＬＯ
ＣＯＳ酸化膜９が形成され、且つこのＬＯＣＯＳ酸化膜
９に隣接するｎ- 型活性層３の端部からｐ型ベース層６
及びｎ+ 型ソース層７の一部までの領域上にはゲート酸
化膜１０が形成されている。
【０００８】ゲート酸化膜１０上にはゲート電極１１が
形成され、ゲート電極１１からドレイン側に向けてやや
延長されたＳ側フィールドプレート１２がＬＯＣＯＳ酸
化膜９上に形成されている。また同様に、ｎ型バッファ
層４近傍においてＬＯＣＯＳ酸化膜９上にＤ側フィール
ドプレート１３が形成されている。
形成され、ゲート電極１１からドレイン側に向けてやや
延長されたＳ側フィールドプレート１２がＬＯＣＯＳ酸
化膜９上に形成されている。また同様に、ｎ型バッファ
層４近傍においてＬＯＣＯＳ酸化膜９上にＤ側フィール
ドプレート１３が形成されている。
【０００９】ｐ+ 型ドレイン層５上には、Ｄ側フィール
ドプレート１３上にも接するようにドレイン電極１４が
形成されている。また、ｎ+ 型ソース層７及びｐ+ 型コ
ンタクト層８上にはソース電極１５が形成されている。
ドプレート１３上にも接するようにドレイン電極１４が
形成されている。また、ｎ+ 型ソース層７及びｐ+ 型コ
ンタクト層８上にはソース電極１５が形成されている。
【００１０】いま、ゲート電極１１に正電圧が印加され
ると、この正電圧に比例してゲート直下のｐ型ベース層
６表面に電子が現れ、ｐ型ベース層６表面が電子の領域
に反転する。この反転領域がチャネルとなり、ｎ+ 型ソ
ース層７とｎ- 型活性層３とを短絡する。
ると、この正電圧に比例してゲート直下のｐ型ベース層
６表面に電子が現れ、ｐ型ベース層６表面が電子の領域
に反転する。この反転領域がチャネルとなり、ｎ+ 型ソ
ース層７とｎ- 型活性層３とを短絡する。
【００１１】ここで、ドレイン電極１４に正電圧が印加
されると、電子がソース電極１５から供給されてｎ+ 型
ソース層７からチャネルを通ってｎ- 型活性層３に注入
される。これにより、ｐ+ 型ドレイン層５からはｎ型バ
ッファ層４を介してｎ- 型活性層３に正孔が注入され
る。この正孔の注入によりｎ- 型活性層３では、電子と
正孔が高密度で、且つ互いの電荷を打消すようにほぼ同
一密度で共存する導電変調が起こりオン抵抗が低下して
導通状態となる。
されると、電子がソース電極１５から供給されてｎ+ 型
ソース層７からチャネルを通ってｎ- 型活性層３に注入
される。これにより、ｐ+ 型ドレイン層５からはｎ型バ
ッファ層４を介してｎ- 型活性層３に正孔が注入され
る。この正孔の注入によりｎ- 型活性層３では、電子と
正孔が高密度で、且つ互いの電荷を打消すようにほぼ同
一密度で共存する導電変調が起こりオン抵抗が低下して
導通状態となる。
【００１２】よって、ｎ- 型活性層３の電子はｐ+ 型ド
レイン層５を介してドレイン電極１４に流れ、ｎ- 型活
性層３の正孔はｐ型ベース層６を介してソース電極１５
に流れる。
レイン層５を介してドレイン電極１４に流れ、ｎ- 型活
性層３の正孔はｐ型ベース層６を介してソース電極１５
に流れる。
【００１３】また、ターンオフ時には、正のゲート電圧
がゲート電極１１から除去される。これにより、ゲート
直下のｐ型ベース層６表面のチャネルが消失してｎ+ 型
ソース層７とｎ- 型活性層３とが遮断され、電子注入が
止まる。一方、ｎ- 型活性層３中の正孔は、その一部が
ｐ型ベース層６を介してソース電極１５に排出され、残
りの正孔が電子と再結合して消滅する。これにより、横
型ＩＧＢＴはターンオフする。
がゲート電極１１から除去される。これにより、ゲート
直下のｐ型ベース層６表面のチャネルが消失してｎ+ 型
ソース層７とｎ- 型活性層３とが遮断され、電子注入が
止まる。一方、ｎ- 型活性層３中の正孔は、その一部が
ｐ型ベース層６を介してソース電極１５に排出され、残
りの正孔が電子と再結合して消滅する。これにより、横
型ＩＧＢＴはターンオフする。
【００１４】
【発明が解決しようとする課題】しかしながら以上のよ
うなＩＧＢＴは、ｎ- 型活性層３に少数キャリアである
正孔が注入されることにより導電変調を起こさせてオン
抵抗を下げるため、ゲートをオフして電子の注入を止め
ても、蓄積された正孔が排出される間、素子に電流が流
れるため、パワーＭＯＳＦＥＴと比較してスイッチング
速度が遅いという問題がある。従って、横型ＩＧＢＴの
スイッチング特性の高速化には、ドレインからの正孔の
注入効率を制御することが必要となる。
うなＩＧＢＴは、ｎ- 型活性層３に少数キャリアである
正孔が注入されることにより導電変調を起こさせてオン
抵抗を下げるため、ゲートをオフして電子の注入を止め
ても、蓄積された正孔が排出される間、素子に電流が流
れるため、パワーＭＯＳＦＥＴと比較してスイッチング
速度が遅いという問題がある。従って、横型ＩＧＢＴの
スイッチング特性の高速化には、ドレインからの正孔の
注入効率を制御することが必要となる。
【００１５】注入効率の制御方法としては、例えば次の
（ａ）〜（ｃ）に示すものがある。 （ａ） ドレイン電極１４の一部をｎ- 型活性層３に接
触させる方法である。しかし、この方法では、オン状態
において十分に正孔が注入されないため、オン特性を悪
化させてしまう問題がある。 （ｂ） ｎ型バッファ層４のドーズ量を増加させる方法
であり、図１６の曲線Ｎを用いて述べる。曲線Ｎはｎ型
バッファ層４のドーズ量を変化させたときのオン電圧Ｖ
ｆとターンオフ時間Ｔｆのトレードオフを示している。
この方法は、曲線Ｎにて示すように、５００ｎｓ程度ま
での高速化には有効であるものの、それ以下のターンオ
フ時間Ｔｆをもつ横型ＩＧＢＴを作成しようとすると、
ｎ型バッファ層４のドーズ量が１×１０15ｃｍ-2を越え
てオン電圧が非常に高くなるので、非実用的である。 （ｃ） 方法(b) の欠点を踏まえたものであり、ｎ型バ
ッファ層４のドーズ量をそのままとし、ｐ+ 型ドレイン
層５のドーズ量を低減させる方法である。この方法で
は、図１６の曲線Ｐ及び図１７にて示すように、ターン
オフ時間Ｔｆを３００ｎｓ程度まで高速化し得るもの
の、それ以下にしようとすると、ｐ+ 型ドレイン層５の
表面濃度を下げる必要が生じる。表面濃度が１×１０19
ｃｍ-3以下となると、オーミック・コンタクトをとるこ
とが困難となり、ショットキー障壁が生じてコンタクト
抵抗を増大させる結果、オン電圧Ｖｆを増大させてしま
う問題がある。
（ａ）〜（ｃ）に示すものがある。 （ａ） ドレイン電極１４の一部をｎ- 型活性層３に接
触させる方法である。しかし、この方法では、オン状態
において十分に正孔が注入されないため、オン特性を悪
化させてしまう問題がある。 （ｂ） ｎ型バッファ層４のドーズ量を増加させる方法
であり、図１６の曲線Ｎを用いて述べる。曲線Ｎはｎ型
バッファ層４のドーズ量を変化させたときのオン電圧Ｖ
ｆとターンオフ時間Ｔｆのトレードオフを示している。
この方法は、曲線Ｎにて示すように、５００ｎｓ程度ま
での高速化には有効であるものの、それ以下のターンオ
フ時間Ｔｆをもつ横型ＩＧＢＴを作成しようとすると、
ｎ型バッファ層４のドーズ量が１×１０15ｃｍ-2を越え
てオン電圧が非常に高くなるので、非実用的である。 （ｃ） 方法(b) の欠点を踏まえたものであり、ｎ型バ
ッファ層４のドーズ量をそのままとし、ｐ+ 型ドレイン
層５のドーズ量を低減させる方法である。この方法で
は、図１６の曲線Ｐ及び図１７にて示すように、ターン
オフ時間Ｔｆを３００ｎｓ程度まで高速化し得るもの
の、それ以下にしようとすると、ｐ+ 型ドレイン層５の
表面濃度を下げる必要が生じる。表面濃度が１×１０19
ｃｍ-3以下となると、オーミック・コンタクトをとるこ
とが困難となり、ショットキー障壁が生じてコンタクト
抵抗を増大させる結果、オン電圧Ｖｆを増大させてしま
う問題がある。
【００１６】以上のように横型ＩＧＢＴでは、ターンオ
フ時間Ｔｆが長い問題があるが、これの短縮を試みる
と、オン電圧Ｖｆを増加させる問題が生じる。またさら
に、オン電圧Ｖｆの増加により、出力特性を悪化させ、
動作可能な電流値を低下させてしまう問題が生じる。本
発明は上記実情を考慮してなされたもので、高速スイッ
チング特性と高出力特性とを兼ね備えた半導体装置を提
供することを目的とする。
フ時間Ｔｆが長い問題があるが、これの短縮を試みる
と、オン電圧Ｖｆを増加させる問題が生じる。またさら
に、オン電圧Ｖｆの増加により、出力特性を悪化させ、
動作可能な電流値を低下させてしまう問題が生じる。本
発明は上記実情を考慮してなされたもので、高速スイッ
チング特性と高出力特性とを兼ね備えた半導体装置を提
供することを目的とする。
【００１７】
【課題を解決するための手段】本発明に対応する半導体
装置は、半導体基板と、前記半導体基板上に形成された
絶縁層と、前記絶縁層上に形成された高抵抗の第１導電
型活性層と、前記第１導電型活性層の表面に選択的に形
成された第１導電型バッファ層と、前記第１導電型バッ
ファ層の表面に形成された第２導電型ドレイン層と、前
記第２導電型ドレイン層の表面に形成され、前記第２導
電型ドレイン層よりも高い不純物濃度をもつ第２導電型
コンタクト層と、前記第２導電型コンタクト層上並びに
前記第２導電型ドレイン層上に形成されたドレイン電極
と、前記第１導電型活性層の表面に形成された第２導電
型ベース層と、前記第２導電型ベース層の表面に形成さ
れた第１導電型ソース層と、前記第１導電型ソース層上
及び前記第２導電型ベース層上に形成されたソース電極
と、前記第１導電型ソース層と前記第１導電型活性層と
で挟まれた前記第２導電型ベース層上にゲート絶縁膜を
介して設けられたゲート電極とを備えた半導体装置であ
って、前記第２導電型コンタクト層としては、第２導電
型ドレイン層中に電流路に略平行な長手方向を有するス
トライプ形状に形成されている。
装置は、半導体基板と、前記半導体基板上に形成された
絶縁層と、前記絶縁層上に形成された高抵抗の第１導電
型活性層と、前記第１導電型活性層の表面に選択的に形
成された第１導電型バッファ層と、前記第１導電型バッ
ファ層の表面に形成された第２導電型ドレイン層と、前
記第２導電型ドレイン層の表面に形成され、前記第２導
電型ドレイン層よりも高い不純物濃度をもつ第２導電型
コンタクト層と、前記第２導電型コンタクト層上並びに
前記第２導電型ドレイン層上に形成されたドレイン電極
と、前記第１導電型活性層の表面に形成された第２導電
型ベース層と、前記第２導電型ベース層の表面に形成さ
れた第１導電型ソース層と、前記第１導電型ソース層上
及び前記第２導電型ベース層上に形成されたソース電極
と、前記第１導電型ソース層と前記第１導電型活性層と
で挟まれた前記第２導電型ベース層上にゲート絶縁膜を
介して設けられたゲート電極とを備えた半導体装置であ
って、前記第２導電型コンタクト層としては、第２導電
型ドレイン層中に電流路に略平行な長手方向を有するス
トライプ形状に形成されている。
【００１８】また、本発明に対応する半導体装置は、半
導体基板と、前記半導体基板上に形成された絶縁層と、
前記絶縁層上に形成された高抵抗の第１導電型活性層
と、前記第１導電型活性層の表面に選択的に形成された
第１導電型バッファ層と、前記第１導電型バッファ層の
表面に形成された第２導電型ドレイン層と、前記第２導
電型ドレイン層の表面に形成され、前記第２導電型ドレ
イン層よりも高い不純物濃度をもつ第２導電型コンタク
ト層と、前記第２導電型コンタクト層上並びに前記第２
導電型ドレイン層上に形成されたドレイン電極と、前記
第１導電型活性層の表面に形成された第２導電型ベース
層と、前記第２導電型ベース層の表面に形成された第１
導電型ソース層と、前記第１導電型ソース層上及び前記
第２導電型ベース層上に形成されたソース電極と、前記
第１導電型ソース層と前記第１導電型活性層とで挟まれ
た前記第２導電型ベース層上にゲート絶縁膜を介して設
けられたゲート電極とを備えた半導体装置であって、前
記第２導電型コンタクト層の表面積を前記第２導電型ド
レイン層の表面積で除して得られる比率としては、１０
〜７８％の範囲内にある。ここで、第２導電型コンタク
ト層は、第２導電型ドレイン層中に電流路とは略垂直な
方向に沿って島状に形成されていてもよい。また、第２
導電型コンタクト層は、第２導電型ドレイン層中に電流
路に略平行な長手方向を有するストライプ形状に形成さ
れていてもよい。
導体基板と、前記半導体基板上に形成された絶縁層と、
前記絶縁層上に形成された高抵抗の第１導電型活性層
と、前記第１導電型活性層の表面に選択的に形成された
第１導電型バッファ層と、前記第１導電型バッファ層の
表面に形成された第２導電型ドレイン層と、前記第２導
電型ドレイン層の表面に形成され、前記第２導電型ドレ
イン層よりも高い不純物濃度をもつ第２導電型コンタク
ト層と、前記第２導電型コンタクト層上並びに前記第２
導電型ドレイン層上に形成されたドレイン電極と、前記
第１導電型活性層の表面に形成された第２導電型ベース
層と、前記第２導電型ベース層の表面に形成された第１
導電型ソース層と、前記第１導電型ソース層上及び前記
第２導電型ベース層上に形成されたソース電極と、前記
第１導電型ソース層と前記第１導電型活性層とで挟まれ
た前記第２導電型ベース層上にゲート絶縁膜を介して設
けられたゲート電極とを備えた半導体装置であって、前
記第２導電型コンタクト層の表面積を前記第２導電型ド
レイン層の表面積で除して得られる比率としては、１０
〜７８％の範囲内にある。ここで、第２導電型コンタク
ト層は、第２導電型ドレイン層中に電流路とは略垂直な
方向に沿って島状に形成されていてもよい。また、第２
導電型コンタクト層は、第２導電型ドレイン層中に電流
路に略平行な長手方向を有するストライプ形状に形成さ
れていてもよい。
【００１９】 また、第２導電型コンタクト層の表面の不
純物濃度を１×１０19ｃｍ-3以上規定し、第２導電型ド
レイン層の表面の不純物濃度は、１×１０18〜３×１０
18ｃｍ-3までの範囲内にあると規定してもよい。
純物濃度を１×１０19ｃｍ-3以上規定し、第２導電型ド
レイン層の表面の不純物濃度は、１×１０18〜３×１０
18ｃｍ-3までの範囲内にあると規定してもよい。
【００２０】従って、本発明は以上のような手段を講じ
たことにより、正孔の注入効率を低下させるための低不
純物濃度の第２導電型ドレイン層と、コンタクト抵抗の
増大を阻止するための高不純物濃度の第２導電型コンタ
クト層とを設けたことにより、第２導電型ドレイン層に
より、スイッチング速度を向上させつつ、第２導電型コ
ンタクト層により、オン電圧の上昇を阻止することがで
き、もって、高速スイッチング特性と高出力特性とを同
時に実現することができる。また、第２導電型コンタク
ト層をストライプ形状に形成した場合、より一層良好な
値で、高速スイッチング特性と高出力特性とを同時に実
現することができる。また、第２導電型コンタクト層の
表面積を第２導電型ドレイン層の表面積で除して得られ
る比率を、１０〜７８％の範囲内にしたことにより、ス
イッチング特性と高出力特性とのバランスを最適化する
ことができる。
たことにより、正孔の注入効率を低下させるための低不
純物濃度の第２導電型ドレイン層と、コンタクト抵抗の
増大を阻止するための高不純物濃度の第２導電型コンタ
クト層とを設けたことにより、第２導電型ドレイン層に
より、スイッチング速度を向上させつつ、第２導電型コ
ンタクト層により、オン電圧の上昇を阻止することがで
き、もって、高速スイッチング特性と高出力特性とを同
時に実現することができる。また、第２導電型コンタク
ト層をストライプ形状に形成した場合、より一層良好な
値で、高速スイッチング特性と高出力特性とを同時に実
現することができる。また、第２導電型コンタクト層の
表面積を第２導電型ドレイン層の表面積で除して得られ
る比率を、１０〜７８％の範囲内にしたことにより、ス
イッチング特性と高出力特性とのバランスを最適化する
ことができる。
【００２１】また、第２導電型コンタクト層を島状に形
成した場合、正孔の注入効率をより一層下げることがで
きると共に、正孔の排出速度をより一層速くすることが
できる。
成した場合、正孔の注入効率をより一層下げることがで
きると共に、正孔の排出速度をより一層速くすることが
できる。
【００２２】
【００２３】
【００２４】また、第２導電型コンタクト層の表面の不
純物濃度を１×１０19ｃｍ-3以上と規定し、第２導電型
ドレイン層２１の表面の不純物濃度を１×１０18ｃｍ-3
から３×１０18 ｃｍ-3までの範囲内と規定したことに
より、素子設計上の目安を得ることができる。
純物濃度を１×１０19ｃｍ-3以上と規定し、第２導電型
ドレイン層２１の表面の不純物濃度を１×１０18ｃｍ-3
から３×１０18 ｃｍ-3までの範囲内と規定したことに
より、素子設計上の目安を得ることができる。
【００２５】
【発明の実施の形態】以下、本発明の実施形態について
図面を参照して説明する。 （第１の実施形態）図１は本発明の第１の実施形態に係
る横型ＩＧＢＴの構成を示す平面図であり、図２は図１
の２−２線矢視断面図であって、図１４及び図１５と同
一部分には同一符号を付してその詳しい説明は省略し、
ここでは異なる部分について主に述べる。
図面を参照して説明する。 （第１の実施形態）図１は本発明の第１の実施形態に係
る横型ＩＧＢＴの構成を示す平面図であり、図２は図１
の２−２線矢視断面図であって、図１４及び図１５と同
一部分には同一符号を付してその詳しい説明は省略し、
ここでは異なる部分について主に述べる。
【００２６】すなわち、本実施形態は、正孔の注入効率
の低減とコンタクト抵抗の増大阻止とを同時に図るもの
であり、具体的には図１及び図２に示すように、ｐ+ 型
ドレイン層に代えて、ｎ型バッファ層４表面に選択的に
形成された低不純物濃度のｐ型ドレイン層２１と、ｐ型
ドレイン層２１の表面に選択的に形成され、ｐ型ドレイ
ン層２１よりも高い不純物濃度をもつｐ+ 型コンタクト
層２２とを備えている。なお、ドレイン側での深さ方向
に沿った不純物濃度分布を図３に示す。
の低減とコンタクト抵抗の増大阻止とを同時に図るもの
であり、具体的には図１及び図２に示すように、ｐ+ 型
ドレイン層に代えて、ｎ型バッファ層４表面に選択的に
形成された低不純物濃度のｐ型ドレイン層２１と、ｐ型
ドレイン層２１の表面に選択的に形成され、ｐ型ドレイ
ン層２１よりも高い不純物濃度をもつｐ+ 型コンタクト
層２２とを備えている。なお、ドレイン側での深さ方向
に沿った不純物濃度分布を図３に示す。
【００２７】ここで、ｐ型ドレイン層２１は、例えば低
ドーズ量（１×１０14ｃｍ-2）のボロンのイオン注入に
より０．２５μｍの深さまで形成され、表面の不純物濃
度が実質的に２×１０18ｃｍ-3程度となっている。
ドーズ量（１×１０14ｃｍ-2）のボロンのイオン注入に
より０．２５μｍの深さまで形成され、表面の不純物濃
度が実質的に２×１０18ｃｍ-3程度となっている。
【００２８】なお、ｐ型ドレイン層２１の表面の不純物
濃度を１×１０18〜３×１０18ｃｍ-3とする理由は、ｎ
型バッファ層４の表面不純物濃度が１×１０18ｃｍ-3程
度であるとき、ｐ型ドレイン層の不純物濃度が１×１０
18ｃｍ-3より小さいとｎ型バッファ層４の不純物濃度よ
りも低くなってしまうので、ｐ型ドレイン層２１を設け
る意味が無くなるからである。また、ｐ型ドレイン層２
１の表面の不純物濃度が３×１０18ｃｍ-3を越えると、
ｐ型コンタクト層２２の不純物濃度とほぼ等しくなるの
で、同様にｐ型ドレイン層２１を設ける意味が無くなる
からである。
濃度を１×１０18〜３×１０18ｃｍ-3とする理由は、ｎ
型バッファ層４の表面不純物濃度が１×１０18ｃｍ-3程
度であるとき、ｐ型ドレイン層の不純物濃度が１×１０
18ｃｍ-3より小さいとｎ型バッファ層４の不純物濃度よ
りも低くなってしまうので、ｐ型ドレイン層２１を設け
る意味が無くなるからである。また、ｐ型ドレイン層２
１の表面の不純物濃度が３×１０18ｃｍ-3を越えると、
ｐ型コンタクト層２２の不純物濃度とほぼ等しくなるの
で、同様にｐ型ドレイン層２１を設ける意味が無くなる
からである。
【００２９】ｐ+ 型コンタクト層２２は、例えば高ドー
ズ量（１×１０15ｃｍ-2以上）のボロンのイオン注入に
より０．１μｍの深さまで形成され、表面の不純物濃度
が１×１０19ｃｍ-3以上となっている。具体的にはｐ+
型コンタクト層２２は、ｐ型ドレイン層２１とｐ+ 型コ
ンタクト層２２とにおけるドレイン電極１４へのコンタ
クト領域２３のうち、ソース電極１５から離れた側に沿
ってストライプ状に形成されている。
ズ量（１×１０15ｃｍ-2以上）のボロンのイオン注入に
より０．１μｍの深さまで形成され、表面の不純物濃度
が１×１０19ｃｍ-3以上となっている。具体的にはｐ+
型コンタクト層２２は、ｐ型ドレイン層２１とｐ+ 型コ
ンタクト層２２とにおけるドレイン電極１４へのコンタ
クト領域２３のうち、ソース電極１５から離れた側に沿
ってストライプ状に形成されている。
【００３０】なお、ｐ型コンタクト層２２の表面の不純
物濃度を１×１０19ｃｍ-3以上にする理由は、ｐ型コン
タクト層２２の不純物濃度が１×１０19ｃｍ-3未満にな
ると、コンタクト抵抗が上がってしまうからである。
物濃度を１×１０19ｃｍ-3以上にする理由は、ｐ型コン
タクト層２２の不純物濃度が１×１０19ｃｍ-3未満にな
ると、コンタクト抵抗が上がってしまうからである。
【００３１】また、ｎ型バッファ層４は、例えば低ドー
ズ量（１．５×１０14ｃｍ-2）のリンのイオン注入によ
り４μｍの深さまで形成され、表面の不純物濃度が実質
的に１×１０18ｃｍ-3程度となっている。
ズ量（１．５×１０14ｃｍ-2）のリンのイオン注入によ
り４μｍの深さまで形成され、表面の不純物濃度が実質
的に１×１０18ｃｍ-3程度となっている。
【００３２】次に、このような横型ＩＧＢＴの作用につ
いて説明する。この横型ＩＧＢＴにおいては、ボロンの
イオン注入量などの制御により、ｐ型ドレイン層２１の
不純物濃度を従来のｐ+ 型ドレイン層５よりも低くし、
動作時の正孔の注入効率を下げている。すなわち、動作
時の正孔の注入量を下げてｎ-型活性層３での正孔の蓄
積量を低減し、スイッチオフ時の正孔の排出時間を短縮
させることにより、スイッチング速度を向上させること
ができる。
いて説明する。この横型ＩＧＢＴにおいては、ボロンの
イオン注入量などの制御により、ｐ型ドレイン層２１の
不純物濃度を従来のｐ+ 型ドレイン層５よりも低くし、
動作時の正孔の注入効率を下げている。すなわち、動作
時の正孔の注入量を下げてｎ-型活性層３での正孔の蓄
積量を低減し、スイッチオフ時の正孔の排出時間を短縮
させることにより、スイッチング速度を向上させること
ができる。
【００３３】また一方、ｐ型ドレイン層２１の不純物濃
度を低くしたことによるコンタクト抵抗の増大を阻止す
るため、高不純物濃度で低抵抗のｐ+ 型コンタクト層２
２を設けている。従って、ｐ型ドレイン層２１によりス
イッチング速度を向上させつつ、ｐ+ 型コンタクト層２
２により、オン電圧の上昇を阻止することができる。す
なわち、高速スイッチング特性と高出力特性とを同時に
実現することができる。
度を低くしたことによるコンタクト抵抗の増大を阻止す
るため、高不純物濃度で低抵抗のｐ+ 型コンタクト層２
２を設けている。従って、ｐ型ドレイン層２１によりス
イッチング速度を向上させつつ、ｐ+ 型コンタクト層２
２により、オン電圧の上昇を阻止することができる。す
なわち、高速スイッチング特性と高出力特性とを同時に
実現することができる。
【００３４】例えば、図４は横型ＩＧＢＴのトレードオ
フ曲線を示す図である。この曲線は、横軸にｐ+ 型コン
タクト層２１／ｐ型ドレイン層２２の表面積比をとり、
縦軸にターンオフ時間Ｔｆ及びオン電圧Ｖｆをとってい
る。図示するように、ｐ+ 型コンタクト層２２の表面積
に比例してオン電圧Ｖｆが低下され、ｐ型ドレイン層２
１の表面積に比例してターンオフ時間Ｔｆが短縮され
る。
フ曲線を示す図である。この曲線は、横軸にｐ+ 型コン
タクト層２１／ｐ型ドレイン層２２の表面積比をとり、
縦軸にターンオフ時間Ｔｆ及びオン電圧Ｖｆをとってい
る。図示するように、ｐ+ 型コンタクト層２２の表面積
に比例してオン電圧Ｖｆが低下され、ｐ型ドレイン層２
１の表面積に比例してターンオフ時間Ｔｆが短縮され
る。
【００３５】ここで、図４を用い、ｐ+ 型コンタクト層
２１／ｐ型ドレイン層２２の表面積比を最適化する，す
なわち１０〜７８％の間にすることで、スイッチング特
性と高出力特性とのバランスが最適化され、トレードオ
フの優れた横型ＩＧＢＴを実現することができる。
２１／ｐ型ドレイン層２２の表面積比を最適化する，す
なわち１０〜７８％の間にすることで、スイッチング特
性と高出力特性とのバランスが最適化され、トレードオ
フの優れた横型ＩＧＢＴを実現することができる。
【００３６】上述したように第１の実施形態によれば、
正孔の注入効率を低下させるための低不純物濃度のｐ型
ドレイン層２１と、コンタクト抵抗の増大を阻止するた
めの高不純物濃度のｐ+ 型コンタクト層２２とを設けた
ことにより、ｐ型ドレイン層２１によりスイッチング速
度を向上させつつ、ｐ+ 型コンタクト層２２により、オ
ン電圧の上昇を阻止することができ、もって、高速スイ
ッチング特性と高出力特性とを同時に実現することがで
きる。 （第２の実施形態）図５は本発明の第２の実施形態に係
る横型ＩＧＢＴの構成を示す平面図であり、図６は図５
の６−６線矢視断面図であって、図１及び図２と同一部
分には同一符号を付し、ほぼ同一部分にはａの添字を付
してその詳しい説明は省略し、ここでは異なる部分につ
いて主に述べる。なお、図５の２−２線矢視断面は図２
に示した断面構成と同一である。
正孔の注入効率を低下させるための低不純物濃度のｐ型
ドレイン層２１と、コンタクト抵抗の増大を阻止するた
めの高不純物濃度のｐ+ 型コンタクト層２２とを設けた
ことにより、ｐ型ドレイン層２１によりスイッチング速
度を向上させつつ、ｐ+ 型コンタクト層２２により、オ
ン電圧の上昇を阻止することができ、もって、高速スイ
ッチング特性と高出力特性とを同時に実現することがで
きる。 （第２の実施形態）図５は本発明の第２の実施形態に係
る横型ＩＧＢＴの構成を示す平面図であり、図６は図５
の６−６線矢視断面図であって、図１及び図２と同一部
分には同一符号を付し、ほぼ同一部分にはａの添字を付
してその詳しい説明は省略し、ここでは異なる部分につ
いて主に述べる。なお、図５の２−２線矢視断面は図２
に示した断面構成と同一である。
【００３７】すなわち、本実施形態は、ｐ型ドレイン層
２１とｐ+ 型コンタクト層２２のパターン形状の最適化
を図るものであり、具体的には図５及び図６に示すよう
に、図２のｐ型ドレイン層２１中に選択的に電流路に沿
ってｐ+ 型コンタクト層２２ａを形成することにより、
全体としてｐ+ 型コンタクト層２２を櫛歯形状としてい
る。なお、ｐ+ 型コンタクト層２２，２２ａは互いに等
しい不純物濃度を有し、ｐ+ 型コンタクト層２２ａの幅
や長さは任意に設定可能となっている。
２１とｐ+ 型コンタクト層２２のパターン形状の最適化
を図るものであり、具体的には図５及び図６に示すよう
に、図２のｐ型ドレイン層２１中に選択的に電流路に沿
ってｐ+ 型コンタクト層２２ａを形成することにより、
全体としてｐ+ 型コンタクト層２２を櫛歯形状としてい
る。なお、ｐ+ 型コンタクト層２２，２２ａは互いに等
しい不純物濃度を有し、ｐ+ 型コンタクト層２２ａの幅
や長さは任意に設定可能となっている。
【００３８】以上のような構成により、第１の実施形態
と比べて正孔の注入効率を下げることができるので、第
１の実施形態の効果に加え、より良好な値で、高速スイ
ッチング特性と高出力特性とを同時に実現することがで
きる。 （第３の実施形態）図７は本発明の第３の実施形態に係
る横型ＩＧＢＴの構成を示す平面図であり、図８は図７
の８−８線矢視断面図であって、図５及び図６と同一部
分には同一符号を付してその詳しい説明は省略し、ここ
では異なる部分について主に述べる。なお、図７の６−
６線矢視断面は図６に示した断面構成と同一である。
と比べて正孔の注入効率を下げることができるので、第
１の実施形態の効果に加え、より良好な値で、高速スイ
ッチング特性と高出力特性とを同時に実現することがで
きる。 （第３の実施形態）図７は本発明の第３の実施形態に係
る横型ＩＧＢＴの構成を示す平面図であり、図８は図７
の８−８線矢視断面図であって、図５及び図６と同一部
分には同一符号を付してその詳しい説明は省略し、ここ
では異なる部分について主に述べる。なお、図７の６−
６線矢視断面は図６に示した断面構成と同一である。
【００３９】すなわち、本実施形態は、ｐ型ドレイン層
２１とｐ+ 型コンタクト層２２のパターン形状の最適化
を図るものであり、具体的には図７及び図８に示すよう
に、図５の各ｐ+ 型コンタクト層２２ａ間のｐ型ドレイ
ン層２１をストライプ状のｐ+ 型コンタクト層２２の内
部まで延長してこのｐ+ 型コンタクト層２２を断続的に
省略することにより、電流路とは直交する方向に沿って
交互にｐ+ 型コンタクト層２２，２２ａとｐ型ドレイン
層２１とを備えた構造となっている。
２１とｐ+ 型コンタクト層２２のパターン形状の最適化
を図るものであり、具体的には図７及び図８に示すよう
に、図５の各ｐ+ 型コンタクト層２２ａ間のｐ型ドレイ
ン層２１をストライプ状のｐ+ 型コンタクト層２２の内
部まで延長してこのｐ+ 型コンタクト層２２を断続的に
省略することにより、電流路とは直交する方向に沿って
交互にｐ+ 型コンタクト層２２，２２ａとｐ型ドレイン
層２１とを備えた構造となっている。
【００４０】以上のような構造により、第２の実施形態
に比べ、正孔の注入効率をより一層下げることができる
と共に、正孔の排出速度をより一層速くすることができ
る。なお、ここでの正孔の排出速度の高速化は、正孔の
注入効率の低下に伴うものに加え、電流路から外れた方
向の正孔の蓄積量を低下させたことにもよる。
に比べ、正孔の注入効率をより一層下げることができる
と共に、正孔の排出速度をより一層速くすることができ
る。なお、ここでの正孔の排出速度の高速化は、正孔の
注入効率の低下に伴うものに加え、電流路から外れた方
向の正孔の蓄積量を低下させたことにもよる。
【００４１】すなわち、本実施形態に係る横型ＩＧＢＴ
では、ストライプ状のｐ+ 型コンタクト層２２の一部省
略により、ｎ- 型活性層３のうちのドレイン電極１４の
下方領域２４における正孔の蓄積量が低減されて正孔が
排出され易くなったため、正孔の排出速度をより一層速
くできるものと推測される。
では、ストライプ状のｐ+ 型コンタクト層２２の一部省
略により、ｎ- 型活性層３のうちのドレイン電極１４の
下方領域２４における正孔の蓄積量が低減されて正孔が
排出され易くなったため、正孔の排出速度をより一層速
くできるものと推測される。
【００４２】上述したように第３の実施形態によれば、
第２の実施形態の効果に加え、より一層良好な値で、高
速スイッチング特性と高出力特性とを同時に実現するこ
とができる。 （第４の実施形態）図９は本発明の第４の実施形態に係
る横型ＩＧＢＴの構成を示す平面図であり、図１０は図
９の１０−１０線矢視断面図であって、図７と同一部分
には同一符号を付し、ほぼ同一部分にはｂの添字を付し
てその詳しい説明は省略し、ここでは異なる部分につい
て主に述べる。なお、図９の８−８線矢視断面は、図８
に示した断面構成と同一である。
第２の実施形態の効果に加え、より一層良好な値で、高
速スイッチング特性と高出力特性とを同時に実現するこ
とができる。 （第４の実施形態）図９は本発明の第４の実施形態に係
る横型ＩＧＢＴの構成を示す平面図であり、図１０は図
９の１０−１０線矢視断面図であって、図７と同一部分
には同一符号を付し、ほぼ同一部分にはｂの添字を付し
てその詳しい説明は省略し、ここでは異なる部分につい
て主に述べる。なお、図９の８−８線矢視断面は、図８
に示した断面構成と同一である。
【００４３】すなわち、本実施形態は、ｐ型ドレイン層
２１とｐ+ 型コンタクト層２２のパターン形状の最適化
を図るものであり、具体的には図９及び図１０に示すよ
うに、図７のｐ+ 型コンタクト層２２の形状を変え、ｐ
型ドレイン層２１中に電流路とは直交する方向に沿って
選択的に島状のｐ+ 型コンタクト層２２ｂが形成された
構造となっている。なお、ｐ+ 型コンタクト層２２，２
２ｂは互いに等しい不純物濃度のものである。
２１とｐ+ 型コンタクト層２２のパターン形状の最適化
を図るものであり、具体的には図９及び図１０に示すよ
うに、図７のｐ+ 型コンタクト層２２の形状を変え、ｐ
型ドレイン層２１中に電流路とは直交する方向に沿って
選択的に島状のｐ+ 型コンタクト層２２ｂが形成された
構造となっている。なお、ｐ+ 型コンタクト層２２，２
２ｂは互いに等しい不純物濃度のものである。
【００４４】ここでは、例えば、ｐ+ 型コンタクト層２
２ｂは、図１１の平面図に示すように、２μｍ角の複数
の正方形が、電流路とは直交する方向に沿って１０μｍ
の間隔を有し、且つ電流路にほぼ沿って４μｍの間隔を
有して格子状に配置されている。この場合、ｐ+ 型コン
タクト層２２ｂとｐ型ドレイン層２２との表面積の比
は、次に示すように、１０％として得られる。
２ｂは、図１１の平面図に示すように、２μｍ角の複数
の正方形が、電流路とは直交する方向に沿って１０μｍ
の間隔を有し、且つ電流路にほぼ沿って４μｍの間隔を
有して格子状に配置されている。この場合、ｐ+ 型コン
タクト層２２ｂとｐ型ドレイン層２２との表面積の比
は、次に示すように、１０％として得られる。
【００４５】
【数１】
【００４６】以上のような構造により、第１乃至第３の
実施形態に比べ、正孔の注入効率をより一層下げること
ができると共に、正孔の排出速度をより一層速くするこ
とができる。
実施形態に比べ、正孔の注入効率をより一層下げること
ができると共に、正孔の排出速度をより一層速くするこ
とができる。
【００４７】すなわち、本実施形態に係る横型ＩＧＢＴ
では、ｐ+ 型コンタクト層２２を島状としたことによ
り、前述同様に、より一層、ｎ- 型活性層３中のドレイ
ン電極１４の下方領域２４における正孔の蓄積量が低減
されて正孔が排出され易くなったため、正孔の排出速度
をより一層速くできるものと推測される。また、これら
島状のｐ+ 型コンタクト層２２は、ソース側に近づけて
形成するほど、正孔の排出速度をより一層速くできるも
のと推測される。
では、ｐ+ 型コンタクト層２２を島状としたことによ
り、前述同様に、より一層、ｎ- 型活性層３中のドレイ
ン電極１４の下方領域２４における正孔の蓄積量が低減
されて正孔が排出され易くなったため、正孔の排出速度
をより一層速くできるものと推測される。また、これら
島状のｐ+ 型コンタクト層２２は、ソース側に近づけて
形成するほど、正孔の排出速度をより一層速くできるも
のと推測される。
【００４８】上述したように本実施形態によれば、第３
の実施形態の効果に加え、正孔の排出速度をより一層速
くできるため、さらに良好な値で、高速スイッチング特
性と高出力特性とを同時に実現することができる。
の実施形態の効果に加え、正孔の排出速度をより一層速
くできるため、さらに良好な値で、高速スイッチング特
性と高出力特性とを同時に実現することができる。
【００４９】なお、ｐ+ 型コンタクト層２２ｂとｐ型ド
レイン層２２との表面積の比が１０％の場合を例に挙げ
て説明したが、前述した通り、この表面積の比が１０〜
７８％の範囲内にするように変形しても良いことは言う
までもない。
レイン層２２との表面積の比が１０％の場合を例に挙げ
て説明したが、前述した通り、この表面積の比が１０〜
７８％の範囲内にするように変形しても良いことは言う
までもない。
【００５０】また、図１〜図１０は図の左側を中心とし
て左右対称に配置されている構造が高耐圧を得る上で有
効である。 （第５の実施形態）図１２は本発明の第５の実施形態に
係る半導体装置の構成を示す断面図であり、図１０と同
一部分には同一符号を付してその詳しい説明を省略し、
ここでは異なる部分について主に述べる。
て左右対称に配置されている構造が高耐圧を得る上で有
効である。 （第５の実施形態）図１２は本発明の第５の実施形態に
係る半導体装置の構成を示す断面図であり、図１０と同
一部分には同一符号を付してその詳しい説明を省略し、
ここでは異なる部分について主に述べる。
【００５１】すなわち、本実施形態は、ＩＧＢＴと共に
他の素子を形成した変形例を示すものであり、例えば図
１２及び図１３に示すように、ＩＧＢＴと共に、還流ダ
イオード（free wheeling diode ：ＦＲＤ）が形成され
ている。換言すると、本実施形態は、インバータ装置へ
の適用例を示している。
他の素子を形成した変形例を示すものであり、例えば図
１２及び図１３に示すように、ＩＧＢＴと共に、還流ダ
イオード（free wheeling diode ：ＦＲＤ）が形成され
ている。換言すると、本実施形態は、インバータ装置へ
の適用例を示している。
【００５２】具体的には、ｎ- 型活性層３の表面から埋
込酸化膜２に達する深さまで、トレンチを用いた素子分
離層３０が形成されている。このトレンチにより、ｎ-
型活性層３は、ＩＧＢＴ領域と、ＦＲＤ領域とに絶縁分
離される。なお、ＩＧＢＴ領域内は、前述した通りのＩ
ＧＢＴが形成されるので、説明を省略する。
込酸化膜２に達する深さまで、トレンチを用いた素子分
離層３０が形成されている。このトレンチにより、ｎ-
型活性層３は、ＩＧＢＴ領域と、ＦＲＤ領域とに絶縁分
離される。なお、ＩＧＢＴ領域内は、前述した通りのＩ
ＧＢＴが形成されるので、説明を省略する。
【００５３】ＦＲＤ領域は、還流ダイオードが形成され
る領域であり、ｎ- 型活性層３の表面にはｐ型エミッタ
層３１が埋込み酸化膜２に達しないように選択的に形成
され、ｐ型エミッタ層３１の表面にはｐ+ 型アノード層
３２が選択的に形成されている。
る領域であり、ｎ- 型活性層３の表面にはｐ型エミッタ
層３１が埋込み酸化膜２に達しないように選択的に形成
され、ｐ型エミッタ層３１の表面にはｐ+ 型アノード層
３２が選択的に形成されている。
【００５４】また、ｐ型エミッタ層３１とは異なるｎ-
型活性層３の表面には、ｎ型バッファ層３３が埋込み酸
化膜２に達しないように選択的に形成され、ｎ型バッフ
ァ層３３の表面にはｎ+ 型カソード層３４及びｐ+ 型コ
ンタクト層３５が選択的に形成されている。
型活性層３の表面には、ｎ型バッファ層３３が埋込み酸
化膜２に達しないように選択的に形成され、ｎ型バッフ
ァ層３３の表面にはｎ+ 型カソード層３４及びｐ+ 型コ
ンタクト層３５が選択的に形成されている。
【００５５】ｐ型エミッタ層３１の一部からｎ- 型活性
層３におけるｎ型バッファ層３３近傍までの表面領域に
はＬＯＣＯＳ酸化膜３６が形成されている。ＬＯＣＯＳ
酸化膜３６上は、ｐ型エミッタ層３１近傍においてＡ側
フィールドプレート３７が形成され、ｎ型バッファ層３
３近傍においてＫ側フィールドプレート３８が形成され
ている。
層３におけるｎ型バッファ層３３近傍までの表面領域に
はＬＯＣＯＳ酸化膜３６が形成されている。ＬＯＣＯＳ
酸化膜３６上は、ｐ型エミッタ層３１近傍においてＡ側
フィールドプレート３７が形成され、ｎ型バッファ層３
３近傍においてＫ側フィールドプレート３８が形成され
ている。
【００５６】ｐ+ 型アノード層３２上には、Ａ側フィー
ルドプレート３７上にも接するようにアノード電極３９
が形成されている。また、ｎ+ 型カソード層３４及びｐ
+ 型コンタクト層３５上には、Ｋ側フィールドプレート
３８上にも接するようにカソード電極４０が形成されて
いる。
ルドプレート３７上にも接するようにアノード電極３９
が形成されている。また、ｎ+ 型カソード層３４及びｐ
+ 型コンタクト層３５上には、Ｋ側フィールドプレート
３８上にも接するようにカソード電極４０が形成されて
いる。
【００５７】なお、カソード電極４０は、図１３に示し
たように、ドレイン電極１４に電気的に接続される。同
様にアノード電極３９は、ソース電極１５に電気的に接
続される。
たように、ドレイン電極１４に電気的に接続される。同
様にアノード電極３９は、ソース電極１５に電気的に接
続される。
【００５８】以上のような構成により、第４の実施形態
の効果を奏するインバータ装置を１チップ上に形成する
ことができる。なお、本実施形態は、ＩＧＢＴとＦＲＤ
とを夫々１チップ上に形成できることを示しているの
で、第４の実施形態のＩＧＢＴに限らず、第１〜第３の
実施形態のＩＧＢＴに夫々適用してもよい。 （他の実施形態）なお、上記各実施形態では、種々のパ
ターン形状のｐ型ドレイン層２１及びｐ+ 型コンタクト
層２２を用いて説明したが、これに限らず、ｐ型ドレイ
ン層２１及びｐ+ 型コンタクト層２２を用いる構成であ
れば、どのようなパターン形状に変形しても、本発明を
同様に実施して同様の効果を得ることができる。
の効果を奏するインバータ装置を１チップ上に形成する
ことができる。なお、本実施形態は、ＩＧＢＴとＦＲＤ
とを夫々１チップ上に形成できることを示しているの
で、第４の実施形態のＩＧＢＴに限らず、第１〜第３の
実施形態のＩＧＢＴに夫々適用してもよい。 （他の実施形態）なお、上記各実施形態では、種々のパ
ターン形状のｐ型ドレイン層２１及びｐ+ 型コンタクト
層２２を用いて説明したが、これに限らず、ｐ型ドレイ
ン層２１及びｐ+ 型コンタクト層２２を用いる構成であ
れば、どのようなパターン形状に変形しても、本発明を
同様に実施して同様の効果を得ることができる。
【００５９】また同様に、正孔の注入効率を低下させる
ための低不純物濃度の第２導電型ドレイン層と、コンタ
クト抵抗の増大を阻止するための高不純物濃度の第２導
電型コンタクト層とを用いる限り、具体的な不純物濃度
やパターン形状、形成深さ等は種々変形した構成として
も、本発明を同様に実施して同様の効果を得ることがで
きる。その他、本発明はその要旨を逸脱しない範囲で種
々変形して実施できる。
ための低不純物濃度の第２導電型ドレイン層と、コンタ
クト抵抗の増大を阻止するための高不純物濃度の第２導
電型コンタクト層とを用いる限り、具体的な不純物濃度
やパターン形状、形成深さ等は種々変形した構成として
も、本発明を同様に実施して同様の効果を得ることがで
きる。その他、本発明はその要旨を逸脱しない範囲で種
々変形して実施できる。
【００６０】
【発明の効果】以上説明したように本発明によれば、高
速スイッチング特性と高出力特性とを兼ね備えた半導体
装置を提供できる。
速スイッチング特性と高出力特性とを兼ね備えた半導体
装置を提供できる。
【図１】本発明の第１の実施形態に係る横型ＩＧＢＴの
構成を示す平面図
構成を示す平面図
【図２】同実施形態における図１の２−２線矢視断面図
【図３】同実施形態のｐ型ドレイン層側における深さ方
向の不純物濃度分布を示す図
向の不純物濃度分布を示す図
【図４】同実施形態における横型ＩＧＢＴのトレードオ
フ曲線を示す図
フ曲線を示す図
【図５】本発明の第２の実施形態に係る横型ＩＧＢＴの
構成を示す平面図
構成を示す平面図
【図６】同実施形態における図５の６−６線矢視断面図
【図７】本発明の第３の実施形態に係る横型ＩＧＢＴの
構成を示す平面図
構成を示す平面図
【図８】同実施形態における図７の８−８線矢視断面図
【図９】本発明の第４の実施形態に係る横型ＩＧＢＴの
構成を示す平面図
構成を示す平面図
【図１０】同実施形態における図９の１０−１０線矢視
断面図
断面図
【図１１】同実施形態におけるｐ+ 型コンタクト層の配
置を示す平面図
置を示す平面図
【図１２】本発明の第５の実施形態に係る半導体装置の
構成を示す断面図
構成を示す断面図
【図１３】同実施形態における半導体装置の接続関係を
示す回路図
示す回路図
【図１４】従来の横型ＩＧＢＴの構成を示す平面図
【図１５】従来の図１４の１５−１５線矢視断面図
【図１６】従来の横型ＩＧＢＴのトレードオフ曲線を示
す図
す図
【図１７】従来の横型ＩＧＢＴのトレードオフ曲線を示
す図
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１…シリコン基板
２…埋込み酸化膜
３…ｎ- 型活性層
４…ｎ型バッファ層
６…ｐ型ベース層
７…ｎ+ 型ソース層
８…ｐ+ 型コンタクト層
９…ＬＯＣＯＳ酸化膜
１０…ゲート酸化膜
１１…ゲート電極
１２…Ｓ側フィールドプレート
１３…Ｄ側フィールドプレート
１４…ドレイン電極
１５…ソース電極
２１…ｐ型ドレイン層
２２，２２ａ，２２ｂ…ｐ+ 型コンタクト層
２３…コンタクト領域
２４…下方領域
３０…素子分離層
３１…ｐ型エミッタ層
３２…ｐ+ 型アノード層
３３…ｎ型バッファ層
３４…ｎ+ 型カソード層
３５…ｐ+ 型コンタクト層
３６…ＬＯＣＯＳ酸化膜
３７…Ａ側フィールドプレート
３８…Ｋ側フィールドプレート
３９…アノード電極
４０…カソード電極
─────────────────────────────────────────────────────
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(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 29/78
H01L 29/786
H01L 21/336
Claims (6)
- 【請求項１】 半導体基板と、 前記半導体基板上に形成された絶縁層と、 前記絶縁層上に形成された高抵抗の第１導電型活性層
と、 前記第１導電型活性層の表面に選択的に形成された第１
導電型バッファ層と、 前記第１導電型バッファ層の表面に形成された第２導電
型ドレイン層と、 前記第２導電型ドレイン層の表面に形成され、前記第２
導電型ドレイン層よりも高い不純物濃度をもつ第２導電
型コンタクト層と、 前記第２導電型コンタクト層上並びに前記第２導電型ド
レイン層上に形成されたドレイン電極と、 前記第１導電型活性層の表面に形成された第２導電型ベ
ース層と、 前記第２導電型ベース層の表面に形成された第１導電型
ソース層と、 前記第１導電型ソース層上及び前記第２導電型ベース層
上に形成されたソース電極と、 前記第１導電型ソース層と前記第１導電型活性層とで挟
まれた前記第２導電型ベース層上にゲート絶縁膜を介し
て設けられたゲート電極とを備えた半導体装置であっ
て、 前記第２導電型コンタクト層は、第２導電型ドレイン層
中に電流路に略平行な長手方向を有するストライプ形状
に形成された ことを特徴とする半導体装置。 - 【請求項２】 半導体基板と、 前記半導体基板上に形成された絶縁層と、 前記絶縁層上に形成された高抵抗の第１導電型活性層
と、 前記第１導電型活性層の表面に選択的に形成された第１
導電型バッファ層と、 前記第１導電型バッファ層の表面に形成された第２導電
型ドレイン層と、 前記第２導電型ドレイン層の表面に形成され、前記第２
導電型ドレイン層よりも高い不純物濃度をもつ第２導電
型コンタクト層と、 前記第２導電型コンタクト層上並びに前記第２導電型ド
レイン層上に形成されたドレイン電極と、 前記第１導電型活性層の表面に形成された第２導電型ベ
ース層と、 前記第２導電型ベース層の表面に形成された第１導電型
ソース層と、 前記第１導電型ソース層上及び前記第２導電型ベース層
上に形成されたソース電極と、 前記第１導電型ソース層と前記第１導電型活性層とで挟
まれた前記第２導電型ベース層上にゲート絶縁膜を介し
て設けられたゲート電極とを備えた半導体装置であっ
て、 前記第２導電型コンタクト層の表面積を前記第２導電型
ドレイン層の表面積で除して得られる比率は、１０〜７
８％の範囲内にある ことを特徴とする半導体装置。 - 【請求項３】 前記第２導電型コンタクト層は、前記第
２導電型ドレイン層中に電流路とは略垂直な方向に沿っ
て島状に形成されたことを特徴とする請求項２に記載の
半導体装置。 - 【請求項４】 前記第２導電型コンタクト層は、第２導
電型ドレイン層中に電流路に略平行な長手方向を有する
ストライプ形状に形成されたことを特徴とする請求項２
に記載の半導体装置。 - 【請求項５】 前記第２導電型コンタクト層は、前記第
２導電型ドレイン層中に電流路とは直交する方向に沿っ
て選択的に島状に形成され、且つ格子状に配置されたこ
とを特徴とする請求項２に記載の半導体装置。 - 【請求項６】 前記第２導電型コンタクト層の表面の不
純物濃度は、１×１０19ｃｍ-3以上であり、 前記第２導電型ドレイン層の表面の不純物濃度は、１×
１０18〜３×１０18ｃｍ-3の範囲内にあることを特徴と
する請求項１乃至請求項５のいずれか１項に記載の半導
体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13844698A JP3415441B2 (ja) | 1997-05-22 | 1998-05-20 | 半導体装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9-132395 | 1997-05-22 | ||
| JP13239597 | 1997-05-22 | ||
| JP13844698A JP3415441B2 (ja) | 1997-05-22 | 1998-05-20 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1140818A JPH1140818A (ja) | 1999-02-12 |
| JP3415441B2 true JP3415441B2 (ja) | 2003-06-09 |
Family
ID=26466981
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13844698A Expired - Fee Related JP3415441B2 (ja) | 1997-05-22 | 1998-05-20 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3415441B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012080075A (ja) * | 2010-09-09 | 2012-04-19 | Denso Corp | 横型の絶縁ゲート型バイポーラトランジスタ |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010010401A (ja) * | 2008-06-27 | 2010-01-14 | Hitachi Ltd | 横型ｉｇｂｔとそれを用いたモータ制御装置 |
| JP5774422B2 (ja) * | 2011-09-14 | 2015-09-09 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| JP6229646B2 (ja) * | 2013-12-20 | 2017-11-15 | 株式会社デンソー | 半導体装置 |
-
1998
- 1998-05-20 JP JP13844698A patent/JP3415441B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012080075A (ja) * | 2010-09-09 | 2012-04-19 | Denso Corp | 横型の絶縁ゲート型バイポーラトランジスタ |
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|---|---|
| JPH1140818A (ja) | 1999-02-12 |
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