JP3367747B2 - 絶縁ゲート型半導体素子 - Google Patents
絶縁ゲート型半導体素子Info
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
- H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
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Description
【０００１】
【産業上の利用分野】本発明は、絶縁ゲート構造を有す
る大電力用の絶縁ゲート型半導体素子に関する。
る大電力用の絶縁ゲート型半導体素子に関する。
【０００２】
【従来の技術】ＧＴＯ等の各種サイリスタは、良く知ら
れているようにオン状態でＰＮＰＮサイリスタがラッチ
アップするために低いオン抵抗（したがって小さいオン
電圧）が実現できる反面、最大遮断電流密度は小さい。
特に、絶縁ゲート構造を利用してターンオフを行なう絶
縁ゲート付きサイリスタでは、通常のＧＴＯサイリスタ
に比べて電流遮断能力が低くなる。
れているようにオン状態でＰＮＰＮサイリスタがラッチ
アップするために低いオン抵抗（したがって小さいオン
電圧）が実現できる反面、最大遮断電流密度は小さい。
特に、絶縁ゲート構造を利用してターンオフを行なう絶
縁ゲート付きサイリスタでは、通常のＧＴＯサイリスタ
に比べて電流遮断能力が低くなる。
【０００３】これと逆にＩＧＢＴ等は、サイリスタ構造
を内蔵するがこれがラッチアップしない条件で使用する
ように設計されているため、最大遮断電流密度は比較的
大きいが、ラッチアップしないためにオン抵抗が高い。
を内蔵するがこれがラッチアップしない条件で使用する
ように設計されているため、最大遮断電流密度は比較的
大きいが、ラッチアップしないためにオン抵抗が高い。
【０００４】
【発明が解決しようとする課題】上述の如く、従来の電
力用半導体素子にあっては、低いオン抵抗を得るために
はＰＮＰＮサイリスタをラッチアップすることが必要で
あったが、ＰＮＰＮサイリスタがラッチアップすると電
流遮断能力が低くなるという問題があった。
力用半導体素子にあっては、低いオン抵抗を得るために
はＰＮＰＮサイリスタをラッチアップすることが必要で
あったが、ＰＮＰＮサイリスタがラッチアップすると電
流遮断能力が低くなるという問題があった。
【０００５】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、（ターン）オン特性を
損なわずに、最大遮断電流密度を大きくできる絶縁ゲー
ト型半導体素子を提供することにある。
ので、その目的とするところは、（ターン）オン特性を
損なわずに、最大遮断電流密度を大きくできる絶縁ゲー
ト型半導体素子を提供することにある。
【０００６】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明の絶縁ゲート型半導体素子（請求項１）
は、第１導電型エミッタ層と、この第１導電型エミッタ
層に接して形成された第２導電型ベース層と、この第２
導電型ベース層に接して形成された第１導電型ベース層
と、この第１導電型ベース層内に前記第２導電型ベース
層に達する深さに形成された溝にゲート絶縁膜を介して
埋め込み形成されたゲート電極と、前記溝の側面に接す
るように前記第１導電型ベース層の表面に選択的に形成
された第２導電型ソース層と、この第２導電型ソース
層、前記第１導電型ベース層、前記第２導電型ベース
層、前記ゲート絶縁膜および前記ゲート電極とで構成さ
れた第１のＭＯＳトランジスタとは異なる場所に設けら
れ、前記第１導電型エミッタ層の多数キャリアと同極性
のキャリアを、素子外に排出するための第２のＭＯＳト
ランジスタと、前記第１導電型エミッタ層に設けられた
第１の主電極と、前記第２導電型ソース層および前記第
１導電型ベース層にコンタクトする第２の主電極とを備
えた構成になっている。
めに、本発明の絶縁ゲート型半導体素子（請求項１）
は、第１導電型エミッタ層と、この第１導電型エミッタ
層に接して形成された第２導電型ベース層と、この第２
導電型ベース層に接して形成された第１導電型ベース層
と、この第１導電型ベース層内に前記第２導電型ベース
層に達する深さに形成された溝にゲート絶縁膜を介して
埋め込み形成されたゲート電極と、前記溝の側面に接す
るように前記第１導電型ベース層の表面に選択的に形成
された第２導電型ソース層と、この第２導電型ソース
層、前記第１導電型ベース層、前記第２導電型ベース
層、前記ゲート絶縁膜および前記ゲート電極とで構成さ
れた第１のＭＯＳトランジスタとは異なる場所に設けら
れ、前記第１導電型エミッタ層の多数キャリアと同極性
のキャリアを、素子外に排出するための第２のＭＯＳト
ランジスタと、前記第１導電型エミッタ層に設けられた
第１の主電極と、前記第２導電型ソース層および前記第
１導電型ベース層にコンタクトする第２の主電極とを備
えた構成になっている。
【０００７】また、本発明の他の絶縁ゲート型半導体素
子（請求項２）は、第１導電型エミッタ層と、この第１
導電型エミッタ層に接して形成された第２導電型ベース
層と、この第２導電型ベース層に接して形成された第１
導電型ベース層と、この第１導電型ベース層内に前記第
２導電型ベース層に達する深さに形成された溝にゲート
絶縁膜を介して埋め込み形成されたゲート電極と、前記
溝の側面に接するように前記第１導電型ベース層の表面
に選択的に形成された第２導電型ソース層と、前記第２
導電型ソース層、前記第１導電型ベース層、前記第２導
電型ベース層、前記ゲート絶縁膜および前記ゲート電極
とで構成された第１のＭＯＳトランジスタとは異なる場
所に設けられ、且つ前記ゲート電極が前記第１導電型エ
ミッタ層のゲート電極と共通であって、前記第１導電型
エミッタ層の多数キャリアと同極性のキャリアを、素子
外に排出するための第２のＭＯＳトランジスタと、前記
第１導電型エミッタ層に設けられた第１の主電極と、前
記第２導電型ソース層および前記第１導電型ベース層に
コンタクトする第２の主電極とを備えた構成になってい
る。
子（請求項２）は、第１導電型エミッタ層と、この第１
導電型エミッタ層に接して形成された第２導電型ベース
層と、この第２導電型ベース層に接して形成された第１
導電型ベース層と、この第１導電型ベース層内に前記第
２導電型ベース層に達する深さに形成された溝にゲート
絶縁膜を介して埋め込み形成されたゲート電極と、前記
溝の側面に接するように前記第１導電型ベース層の表面
に選択的に形成された第２導電型ソース層と、前記第２
導電型ソース層、前記第１導電型ベース層、前記第２導
電型ベース層、前記ゲート絶縁膜および前記ゲート電極
とで構成された第１のＭＯＳトランジスタとは異なる場
所に設けられ、且つ前記ゲート電極が前記第１導電型エ
ミッタ層のゲート電極と共通であって、前記第１導電型
エミッタ層の多数キャリアと同極性のキャリアを、素子
外に排出するための第２のＭＯＳトランジスタと、前記
第１導電型エミッタ層に設けられた第１の主電極と、前
記第２導電型ソース層および前記第１導電型ベース層に
コンタクトする第２の主電極とを備えた構成になってい
る。
【０００８】また、本発明の他の絶縁ゲート型半導体素
子（請求項３）は、基板上に絶縁膜を介して形成された
第２導電型ベース層と、この第２導電型ベース層に選択
的に形成された第１導電型エミッタ層と、前記第２導電
型ベース層に選択的に形成された第１導電型ベース層
と、この第１導電型ベース層内に前記絶縁膜に達する深
さに形成された溝に第１のゲート絶縁膜を介して埋込み
形成された第１のゲート電極と、前記溝の側面に接する
ように前記第１導電型ベース層の表面に選択的に形成さ
れ、前記第１導電型ベース層、前記第２導電型ベース
層、前記第１のゲート絶縁膜および前記第１のゲート電
極とともに、ＭＯＳトランジスタを構成する第２導電型
ソース層と、前記第１導電型ベース層から前記第２導電
型ソース層の表面にかけて選択的に形成された第１導電
型ドレイン層と、前記第１導電型エミッタ層に設けられ
た第１の主電極と、前記第１導電型ドレイン層および前
記第２導電型ソース層にコンタクトする第２の主電極
と、前記第１導電型ベース層上から前記第２導電型ベー
ス層上にかけて、第２のゲート絶縁膜を介して選択的に
配設され、前記第１導電型ベース層、前記第２導電型ベ
ース層および前記第２のゲート絶縁膜とともに、前記第
１導電型エミッタ層の多数キャリアと同極性のキャリア
を、素子外に排出するためのＭＯＳゲートを構成する第
２のゲート電極とを備えた構成になっている。
子（請求項３）は、基板上に絶縁膜を介して形成された
第２導電型ベース層と、この第２導電型ベース層に選択
的に形成された第１導電型エミッタ層と、前記第２導電
型ベース層に選択的に形成された第１導電型ベース層
と、この第１導電型ベース層内に前記絶縁膜に達する深
さに形成された溝に第１のゲート絶縁膜を介して埋込み
形成された第１のゲート電極と、前記溝の側面に接する
ように前記第１導電型ベース層の表面に選択的に形成さ
れ、前記第１導電型ベース層、前記第２導電型ベース
層、前記第１のゲート絶縁膜および前記第１のゲート電
極とともに、ＭＯＳトランジスタを構成する第２導電型
ソース層と、前記第１導電型ベース層から前記第２導電
型ソース層の表面にかけて選択的に形成された第１導電
型ドレイン層と、前記第１導電型エミッタ層に設けられ
た第１の主電極と、前記第１導電型ドレイン層および前
記第２導電型ソース層にコンタクトする第２の主電極
と、前記第１導電型ベース層上から前記第２導電型ベー
ス層上にかけて、第２のゲート絶縁膜を介して選択的に
配設され、前記第１導電型ベース層、前記第２導電型ベ
ース層および前記第２のゲート絶縁膜とともに、前記第
１導電型エミッタ層の多数キャリアと同極性のキャリア
を、素子外に排出するためのＭＯＳゲートを構成する第
２のゲート電極とを備えた構成になっている。
【０００９】
【作用】本発明（請求項１〜３）の如きの構造を有すれ
ば、エミッタ層の注入効率、溝の深さ等を最適設計する
ことにより、ＰＮＰＮサイリスタをラッチアップするこ
となく、サイリスタ並に低いオン抵抗が得られる。ま
た、ＰＮＰＮサイリスタはラッチアップしていないの
で、最大遮断電流密度は大きくなる。
ば、エミッタ層の注入効率、溝の深さ等を最適設計する
ことにより、ＰＮＰＮサイリスタをラッチアップするこ
となく、サイリスタ並に低いオン抵抗が得られる。ま
た、ＰＮＰＮサイリスタはラッチアップしていないの
で、最大遮断電流密度は大きくなる。
【００１０】本発明（請求項１〜３）によれば、ターン
オンのために、第１のＭＯＳトランジスタをオン状態に
し、第２導電型ソース層から第２導電型ベース層に第１
極性のキャリア（第２導電型ソース層の多数キャリアと
同極性のもの）を注入する際に、第２のＭＯＳトランジ
スタまたはＭＯＳゲートのチャネルを消滅することによ
り、素子内の第２極性のキャリアが素子外に排出される
のを防止でき、低いオン抵抗を実現できる。
オンのために、第１のＭＯＳトランジスタをオン状態に
し、第２導電型ソース層から第２導電型ベース層に第１
極性のキャリア（第２導電型ソース層の多数キャリアと
同極性のもの）を注入する際に、第２のＭＯＳトランジ
スタまたはＭＯＳゲートのチャネルを消滅することによ
り、素子内の第２極性のキャリアが素子外に排出される
のを防止でき、低いオン抵抗を実現できる。
【００１１】また、本発明（請求項１〜３）によれば、
第２のＭＯＳトランジスタまたはＭＯＳゲートにより、
第１のＭＯＳトランジスタにより誘起されるチャネルを
介さずに、第２極性のキャリアを素子外に排出できるた
め、第２導電型ソース層、第１導電型ベース層、第２導
電型ベース層（ターンオン時に第１極性のキャリアを注
入する第１のＭＯＳトランジスタ）および第１導電型エ
ミッタ層で形成された寄生サイリスタのラッチアップを
防止できる。
第２のＭＯＳトランジスタまたはＭＯＳゲートにより、
第１のＭＯＳトランジスタにより誘起されるチャネルを
介さずに、第２極性のキャリアを素子外に排出できるた
め、第２導電型ソース層、第１導電型ベース層、第２導
電型ベース層（ターンオン時に第１極性のキャリアを注
入する第１のＭＯＳトランジスタ）および第１導電型エ
ミッタ層で形成された寄生サイリスタのラッチアップを
防止できる。
【００１２】更に、本発明（請求項２）によれば、上記
第１のＭＯＳトランジスタのゲート電極と上記第２のＭ
ＯＳトランジスタのゲート電極とが共通のものとなって
いるので、構成の簡略化が図れる。
第１のＭＯＳトランジスタのゲート電極と上記第２のＭ
ＯＳトランジスタのゲート電極とが共通のものとなって
いるので、構成の簡略化が図れる。
【００１３】更に、本発明（請求項３）によれば、ター
ンオフの際に、第２のゲート電極の下部の第２導電型ベ
ース層の表面にチャネルが形成され、このチャネル、第
１導電型ベース層、第１導電型ドレイン層、第２の主電
極という経路で、つまり、第２導電型ソース層を介さず
に、素子外に第２極性のキャリアを排出できるので、第
２導電型ソース層からなる寄生素子のラッチアップを防
止でき、耐圧の向上を図れるようになる。
ンオフの際に、第２のゲート電極の下部の第２導電型ベ
ース層の表面にチャネルが形成され、このチャネル、第
１導電型ベース層、第１導電型ドレイン層、第２の主電
極という経路で、つまり、第２導電型ソース層を介さず
に、素子外に第２極性のキャリアを排出できるので、第
２導電型ソース層からなる寄生素子のラッチアップを防
止でき、耐圧の向上を図れるようになる。
【００１４】
【実施例】以下、図面を参照しながら実施例を説明す
る。
る。
【００１５】図１は、本発明の第１の実施例に係る絶縁
ゲート型半導体素子（特願平４−２３１５１３号に示し
たＩＥＧＴ：Injection Enhanced Gate Bipolar Transi
storの改良）の構成（１／２セル分）を示す模式図であ
る。
ゲート型半導体素子（特願平４−２３１５１３号に示し
たＩＥＧＴ：Injection Enhanced Gate Bipolar Transi
storの改良）の構成（１／２セル分）を示す模式図であ
る。
【００１６】図中、１はＰ型エミッタ層を示しており、
このＰ型エミッタ層１上には、Ｎ型バッファ層２を介し
て、Ｎ- 型高抵抗ベース層３が設けられている。このＮ
- 型高抵抗ベース層３上にはＰ型ベース層４が形成さ
れ、このＰ型ベース層４内には、Ｎ- 型高抵抗ベース層
３に達する深さの複数のトレンチ溝が設けられている。
これらトレンチ溝内には、ゲート絶縁膜６を介してゲー
ト電極７が埋込み形成されている。
このＰ型エミッタ層１上には、Ｎ型バッファ層２を介し
て、Ｎ- 型高抵抗ベース層３が設けられている。このＮ
- 型高抵抗ベース層３上にはＰ型ベース層４が形成さ
れ、このＰ型ベース層４内には、Ｎ- 型高抵抗ベース層
３に達する深さの複数のトレンチ溝が設けられている。
これらトレンチ溝内には、ゲート絶縁膜６を介してゲー
ト電極７が埋込み形成されている。
【００１７】Ｐ型ベース層４の表面には、上記トレンチ
溝の側壁に接するＮ型ソース層５が形成されている。こ
のＮ型ソース層５と、Ｎ- 型高抵抗ベース層３と、Ｐ型
ベース層４と、ゲート絶縁膜６と、ゲート電極７とで第
１のＮ型ＭＯＳトランジスタが構成されている。
溝の側壁に接するＮ型ソース層５が形成されている。こ
のＮ型ソース層５と、Ｎ- 型高抵抗ベース層３と、Ｐ型
ベース層４と、ゲート絶縁膜６と、ゲート電極７とで第
１のＮ型ＭＯＳトランジスタが構成されている。
【００１８】Ｎ型ソース層５が形成されている領域のＰ
型高抵抗ベース層４は、Ｎ型ソース層５と伴にカソード
電極８にコンタクトしている。また、アノード電極９が
Ｐ型エミッタ層１に設けられている。
型高抵抗ベース層４は、Ｎ型ソース層５と伴にカソード
電極８にコンタクトしている。また、アノード電極９が
Ｐ型エミッタ層１に設けられている。
【００１９】カソード電極８と、Ｎ型ソース層５が形成
されていない側のＮ- 型高抵抗ベース層３との間には、
第２のＰ型ＭＯＳトランジスタ１０が設けられている。
されていない側のＮ- 型高抵抗ベース層３との間には、
第２のＰ型ＭＯＳトランジスタ１０が設けられている。
【００２０】このように構成された絶縁ゲート型半導体
素子の動作は以下の通りである。
素子の動作は以下の通りである。
【００２１】すなわち、ゲート電極７にカソード電極８
に対して正の電圧を与えると、Ｐ型ベース層４にＮ型チ
ャネルが形成され、Ｎ型ソース層５から電子がＮ- 型高
抵抗ベース層３に注入され、ターンオンする。このと
き、第２のＰ型ＭＯＳトランジスタ１０のゲートには正
または０Ｖの電圧を与えてオフ状態にし、素子内の正孔
が排出されないようにする。このようにすることによ
り、素子内に正孔が蓄積され、オン抵抗が低くなる。
に対して正の電圧を与えると、Ｐ型ベース層４にＮ型チ
ャネルが形成され、Ｎ型ソース層５から電子がＮ- 型高
抵抗ベース層３に注入され、ターンオンする。このと
き、第２のＰ型ＭＯＳトランジスタ１０のゲートには正
または０Ｖの電圧を与えてオフ状態にし、素子内の正孔
が排出されないようにする。このようにすることによ
り、素子内に正孔が蓄積され、オン抵抗が低くなる。
【００２２】また、ターンオフするには、ゲート電極７
に負または０Ｖの電圧を与え、上記チャネルを消滅させ
ると同時に、Ｐ型ＭＯＳトランジスタ１０のゲートに負
電圧を与えてオン状態にする。この結果、Ｎ- 型高抵抗
ベース層３への電子の供給が途絶えるとともに、素子内
の正孔がＰ型ＭＯＳトランジスタ１０を介して素子外に
排出され、素子はターンオフする。
に負または０Ｖの電圧を与え、上記チャネルを消滅させ
ると同時に、Ｐ型ＭＯＳトランジスタ１０のゲートに負
電圧を与えてオン状態にする。この結果、Ｎ- 型高抵抗
ベース層３への電子の供給が途絶えるとともに、素子内
の正孔がＰ型ＭＯＳトランジスタ１０を介して素子外に
排出され、素子はターンオフする。
【００２３】このとき、Ｎ- 型高抵抗ベース層３、Ｐ型
ベース層４、カソード電極８の経路での正孔の排出がＰ
型ＭＯＳトランジスタ１０に分割されるために減少し、
Ｐ型エミッタ層１、Ｎ- 型高抵抗ベース層３、Ｐ型ベー
ス層４およびＮ型ソース層５で構成されたサイリスタの
ラッチアップを防止できる。
ベース層４、カソード電極８の経路での正孔の排出がＰ
型ＭＯＳトランジスタ１０に分割されるために減少し、
Ｐ型エミッタ層１、Ｎ- 型高抵抗ベース層３、Ｐ型ベー
ス層４およびＮ型ソース層５で構成されたサイリスタの
ラッチアップを防止できる。
【００２４】更に、第１のＮ型ＭＯＳトランジスタと第
２のＰ型ＭＯＳトランジスタのゲートに与える電圧の大
きさおよびタイミングを変えることによって、例えば、
第２のＭＯＳトランジスタを第１のＭＯＳトランジスタ
より数μｓ〜数１０μｓから前にターンオフしておくこ
とで、オン状態のＮ- 型高抵抗ベース層３中のキャリ
ア、特にカソード側キャリアを少なくすることができ
る。また、オン状態のＮ-型高抵抗ベース層３内のキャ
リアの濃度プロファイルを最適化することにより、より
いっそうターンオフ損失を小さくでき、また、最大可制
御電流を大きくすることができる。
２のＰ型ＭＯＳトランジスタのゲートに与える電圧の大
きさおよびタイミングを変えることによって、例えば、
第２のＭＯＳトランジスタを第１のＭＯＳトランジスタ
より数μｓ〜数１０μｓから前にターンオフしておくこ
とで、オン状態のＮ- 型高抵抗ベース層３中のキャリ
ア、特にカソード側キャリアを少なくすることができ
る。また、オン状態のＮ-型高抵抗ベース層３内のキャ
リアの濃度プロファイルを最適化することにより、より
いっそうターンオフ損失を小さくでき、また、最大可制
御電流を大きくすることができる。
【００２５】また、広義のエミッタ層の注入効率（広義
のエミッタ層とは、Ｎ型ソース層５、Ｐ型ベース層４、
Ｎ- 型高抵抗ベース層３、ゲート絶縁膜６およびゲート
電極７で構成されたＭＯＳ構造部分である）と、トレン
チ溝の深さＤと、エミッタ幅Ｗとを以下のように最適設
計することによって、サイリスタ並みの低いオン抵抗が
得られる。
のエミッタ層とは、Ｎ型ソース層５、Ｐ型ベース層４、
Ｎ- 型高抵抗ベース層３、ゲート絶縁膜６およびゲート
電極７で構成されたＭＯＳ構造部分である）と、トレン
チ溝の深さＤと、エミッタ幅Ｗとを以下のように最適設
計することによって、サイリスタ並みの低いオン抵抗が
得られる。
【００２６】広義のエミッタ層の不純物濃度が比較的低
い場合、例えば、広義のエミッタ層の中でｎ〜ｐの伝導
変調を生じる部分がある場合など、正孔の拡散電流
Ｉp 、特に縦方向（素子のアノード−カソード方向に平
行に流れる拡散電流）と電子電流Ｉn （＝Ｉ−Ｉp ，
Ｉ：全電流）の比を大きくするような構造を広義のエミ
ッタ層中に設けることで、広義のエミッタ層の注入効率
を増加し、素子のオン抵抗を減少させることができる。
い場合、例えば、広義のエミッタ層の中でｎ〜ｐの伝導
変調を生じる部分がある場合など、正孔の拡散電流
Ｉp 、特に縦方向（素子のアノード−カソード方向に平
行に流れる拡散電流）と電子電流Ｉn （＝Ｉ−Ｉp ，
Ｉ：全電流）の比を大きくするような構造を広義のエミ
ッタ層中に設けることで、広義のエミッタ層の注入効率
を増加し、素子のオン抵抗を減少させることができる。
【００２７】広義のエミッタ領域に流れる正孔電流Ｊp
（Ａ／ｃｍ2 ）、広義のエミッタ層側のＮ- 型高抵抗ベ
ース層３のキャリア濃度ｎとし、広義のエミッタ層に流
れる正孔電流Ｊp が縦方向のキャリアの拡散電流のみと
すると、Ｊp ＝２・μp ・ｋ・Ｔ・Ｗ・ｎ／（Ｃ・Ｄ）
と表すことができる。ここで、μp はホール移動度、ｋ
はボルツマン定数、Ｔは温度、Ｃは１／２サイズであ
る。
（Ａ／ｃｍ2 ）、広義のエミッタ層側のＮ- 型高抵抗ベ
ース層３のキャリア濃度ｎとし、広義のエミッタ層に流
れる正孔電流Ｊp が縦方向のキャリアの拡散電流のみと
すると、Ｊp ＝２・μp ・ｋ・Ｔ・Ｗ・ｎ／（Ｃ・Ｄ）
と表すことができる。ここで、μp はホール移動度、ｋ
はボルツマン定数、Ｔは温度、Ｃは１／２サイズであ
る。
【００２８】カソード側領域の正孔の注入効率γp は、
γp ＝Ｊp ／Ｊ
＝Ｊp ／（Ｊn ＋Ｊp ）
＝２・μp ・ｋ・Ｔ・Ｗ・ｎ／（Ｃ・Ｄ・Ｊ）
となる。
【００２９】ここで、Ｙ＝Ｗ／（Ｃ・Ｄ）とすると、
γp ＝２（μp ・ｋ・Ｔ・ｎ／Ｊ）・Ｙ
となる。
【００３０】μp ＝５００，ｋ・Ｔ＝４．１４×１０
-21 ，Ｊ＝１００Ａ／ｃｍ2 とすると、γp の値は、 γp ＝２×（５００×４．１４×１０-21 ／１００）×
１×１０16×Ｙ ＝４．１４×１０-4・Ｙ となる。
-21 ，Ｊ＝１００Ａ／ｃｍ2 とすると、γp の値は、 γp ＝２×（５００×４．１４×１０-21 ／１００）×
１×１０16×Ｙ ＝４．１４×１０-4・Ｙ となる。
【００３１】注入効率が十分低いときは、
γp ＝Ｊp ／（Ｊn ＋Ｊp ）
＝μp ／（μn ＋μp ）
〜０．３
となる。
【００３２】ここで、μn は電子移動度、〜は近似記号
である。
である。
【００３３】すなわち、カソード側の注入効率が大きい
ときは、 γp ＜０．３ ということであり、この条件を満たすＹは、 ４．１４×１０-4・Ｙ＜０．３ Ｙ＜０．３／４．１４×１０-4 Ｙ＜７．２５×１０2 （ｃｍ-1） となる。
ときは、 γp ＜０．３ ということであり、この条件を満たすＹは、 ４．１４×１０-4・Ｙ＜０．３ Ｙ＜０．３／４．１４×１０-4 Ｙ＜７．２５×１０2 （ｃｍ-1） となる。
【００３４】また、比較的オン電圧が高い場合で、ｎ＝
７×１０15のときは、 Ｙ＝１．０×１０3 （ｃｍ-1） となる。
７×１０15のときは、 Ｙ＝１．０×１０3 （ｃｍ-1） となる。
【００３５】すなわち、パラメータＹを上記の範囲に設
計することによって、カソード電極８にコンタクトして
いる不純物拡散層の注入効率が低くても、カソード側領
域の注入効率を増加できる。したがって、Ｎ- 型高抵抗
ベース層３のオン状態におけるキャリアの蓄積を増加さ
せることができ、素子のオン抵抗を小さくすることがで
きる。つまり、本発明による素子は、アノード側から注
入された正孔がカソード側のＮ型エミッタ層以外の構造
（ここではトレンチ溝構造）によってカソード電極への
排出が妨げられ、これにより、カソード電極からの電子
の注入量が増加して、Ｎ- 型高抵抗ベース層３のカソー
ド側で高注入状態になる結果、素子のオン抵抗が小さく
なる。
計することによって、カソード電極８にコンタクトして
いる不純物拡散層の注入効率が低くても、カソード側領
域の注入効率を増加できる。したがって、Ｎ- 型高抵抗
ベース層３のオン状態におけるキャリアの蓄積を増加さ
せることができ、素子のオン抵抗を小さくすることがで
きる。つまり、本発明による素子は、アノード側から注
入された正孔がカソード側のＮ型エミッタ層以外の構造
（ここではトレンチ溝構造）によってカソード電極への
排出が妨げられ、これにより、カソード電極からの電子
の注入量が増加して、Ｎ- 型高抵抗ベース層３のカソー
ド側で高注入状態になる結果、素子のオン抵抗が小さく
なる。
【００３６】図１には、オン状態でのキャリア濃度分布
が示されており、本発明の場合、ＩＧＢＴ構造の場合と
比べて、Ｎ- 型ベース層のカソード側にキャリア濃度分
布のピークを持つことが分かる。
が示されており、本発明の場合、ＩＧＢＴ構造の場合と
比べて、Ｎ- 型ベース層のカソード側にキャリア濃度分
布のピークを持つことが分かる。
【００３７】図２は、本発明の第２の実施例に係る絶縁
ゲート型半導体素子の構成を示す模式図である。
ゲート型半導体素子の構成を示す模式図である。
【００３８】本実施例の絶縁ゲート型半導体素子が先の
実施例のそれと異なる点は、第１のＭＯＳトランジスタ
と第２のＭＯＳトランジスタのゲート端子が共通になっ
ていることにある。この場合、第１のＭＯＳトランジス
タと第２のＭＯＳトランジスタとを独立に制御できない
ので、Ｎ- 型高抵抗ベース層３内のキャリアの濃度プロ
ファイルの最適化によるターンオフ損失の改善は期待で
きないが、その他の効果は同じである。
実施例のそれと異なる点は、第１のＭＯＳトランジスタ
と第２のＭＯＳトランジスタのゲート端子が共通になっ
ていることにある。この場合、第１のＭＯＳトランジス
タと第２のＭＯＳトランジスタとを独立に制御できない
ので、Ｎ- 型高抵抗ベース層３内のキャリアの濃度プロ
ファイルの最適化によるターンオフ損失の改善は期待で
きないが、その他の効果は同じである。
【００３９】図３は、本発明の第２の実施例の変形例に
係る絶縁ゲート型半導体素子の具体的な構成を示す図
で、図３（ａ）は平面図、図３（ｂ）は断面図である。
係る絶縁ゲート型半導体素子の具体的な構成を示す図
で、図３（ａ）は平面図、図３（ｂ）は断面図である。
【００４０】本実施例では、第２のＭＯＳトランジスタ
を、Ｐ型ベース層４上に設けられ、層間絶縁膜１４によ
りカソード電極８と絶縁されたＰ+ 型ドレイン１１と、
Ｎ-型ウェル層１２と、Ｐ+ 型ソース層１３とで構成し
ている。
を、Ｐ型ベース層４上に設けられ、層間絶縁膜１４によ
りカソード電極８と絶縁されたＰ+ 型ドレイン１１と、
Ｎ-型ウェル層１２と、Ｐ+ 型ソース層１３とで構成し
ている。
【００４１】ここでは、カソード電極８にコンタクトす
る２つのＮ型ソース層５間に３つの第２のＰ型ＭＯＳト
ランジスタが形成されている。このようにカソード電極
８と絶縁されたＰ+ 型ドレイン１１からなる第２のＰ型
ＭＯＳトランジスタを複数個形成することにより、幅の
広いトレンチ溝（２Ｃ−２Ｗ）を形成するという技術的
な困難を回避し、幅の広いトレンチ溝と同等の効果を上
げることが可能である。カソード電極８のＰ+ 型ソース
層１３への“間引かれた”コンタクトは、正孔のバイパ
ス電流の減少、つまり、減少されたオン抵抗の実現に貢
献している。
る２つのＮ型ソース層５間に３つの第２のＰ型ＭＯＳト
ランジスタが形成されている。このようにカソード電極
８と絶縁されたＰ+ 型ドレイン１１からなる第２のＰ型
ＭＯＳトランジスタを複数個形成することにより、幅の
広いトレンチ溝（２Ｃ−２Ｗ）を形成するという技術的
な困難を回避し、幅の広いトレンチ溝と同等の効果を上
げることが可能である。カソード電極８のＰ+ 型ソース
層１３への“間引かれた”コンタクトは、正孔のバイパ
ス電流の減少、つまり、減少されたオン抵抗の実現に貢
献している。
【００４２】図４は、本発明の第２の実施例の他の変形
例に係る絶縁ゲート型半導体素子の具体的な構成を示す
断面斜視図である。第２のＭＯＳトランジスタは先の実
施例のそれと同様な構成になっており、トレンチ溝には
２重構造のゲート部が形成されている。
例に係る絶縁ゲート型半導体素子の具体的な構成を示す
断面斜視図である。第２のＭＯＳトランジスタは先の実
施例のそれと同様な構成になっており、トレンチ溝には
２重構造のゲート部が形成されている。
【００４３】図５は、本発明の第３の実施例に係る絶縁
ゲート型半導体素子の具体的な構成を示す平面図、図６
はその断面図である。
ゲート型半導体素子の具体的な構成を示す平面図、図６
はその断面図である。
【００４４】本実施例は横型絶縁ゲート型半導体素子の
例で、シリコン基板２１上にＳｉＯ2 膜２２を介して、
先の実施例と同様な絶縁ゲート型半導体素子本体が形成
されている。
例で、シリコン基板２１上にＳｉＯ2 膜２２を介して、
先の実施例と同様な絶縁ゲート型半導体素子本体が形成
されている。
【００４５】図７は、第４の実施例に係る横型絶縁ゲー
ト型半導体素子の平面図である。
ト型半導体素子の平面図である。
【００４６】これはＳＯＩ基板上に形成した横型絶縁ゲ
ート型半導体素子において、埋込み酸化膜に到達するト
レンチ溝３０によりＰ型ベース層４を短冊状に分割した
構造になっている。
ート型半導体素子において、埋込み酸化膜に到達するト
レンチ溝３０によりＰ型ベース層４を短冊状に分割した
構造になっている。
【００４７】トレンチ溝３０の形状は、長方体状ではな
く、長方体の側面を覆うような形状のものである。この
ようなトレンチ溝３０を用いることにより、ソース電極
３２に流れ込む正孔電流が減少する。一方、電子電流
は、表面のポリシリコンゲート電極３１によるチャネル
およびトレンチ溝３０の側面に形成されるチャネル中に
流れ、電子電流の減少は小さくなる。
く、長方体の側面を覆うような形状のものである。この
ようなトレンチ溝３０を用いることにより、ソース電極
３２に流れ込む正孔電流が減少する。一方、電子電流
は、表面のポリシリコンゲート電極３１によるチャネル
およびトレンチ溝３０の側面に形成されるチャネル中に
流れ、電子電流の減少は小さくなる。
【００４８】したがって、全電流に占める電子電流の割
合が増加し、ソース側のキャリアの蓄積が増加するの
で、オン電圧が低くなる。
合が増加し、ソース側のキャリアの蓄積が増加するの
で、オン電圧が低くなる。
【００４９】なお、図中、２０１，２０２は酸化膜を示
している。
している。
【００５０】図８は、第５の実施例に係る横型絶縁ゲー
ト型半導体素子の構成を示す図で、図８（ａ）は平面
図、図８（ｂ）はその断面図である。なお、図中、ゲー
ト電極３１とソース電極３２とを絶縁するための絶縁膜
は省略してある。
ト型半導体素子の構成を示す図で、図８（ａ）は平面
図、図８（ｂ）はその断面図である。なお、図中、ゲー
ト電極３１とソース電極３２とを絶縁するための絶縁膜
は省略してある。
【００５１】本実施例の横型絶縁ゲート型半導体素子が
第４の実施例のそれと異なる点は、ソース電極３２の一
部がＰ型ベース層４内に埋め込まれていることにある。
この結果、正孔がソース電極３２に至までの抵抗が減少
し、ラッチアップ電流が大きくなる。
第４の実施例のそれと異なる点は、ソース電極３２の一
部がＰ型ベース層４内に埋め込まれていることにある。
この結果、正孔がソース電極３２に至までの抵抗が減少
し、ラッチアップ電流が大きくなる。
【００５２】図９は、第６の実施例に係る横型絶縁ゲー
ト型半導体素子の構成を示す図で、図９（ａ）は平面
図、図９（ｂ）はその断面図である。なお、図中、ゲー
ト電極３１とソース電極３２とを絶縁するための絶縁膜
は省略してある。
ト型半導体素子の構成を示す図で、図９（ａ）は平面
図、図９（ｂ）はその断面図である。なお、図中、ゲー
ト電極３１とソース電極３２とを絶縁するための絶縁膜
は省略してある。
【００５３】本実施例の横型絶縁ゲート型半導体素子が
第４の実施例のそれと異なる点は、Ｐ型ベース層４の表
面にＰ+ 型拡散層３３が形成され、且つソース電極３２
がＰ+ 型拡散層３３上まで延在していることにある。こ
のような構成であれば、正孔がＮ型ソース層５の下部を
通らずに直接ソース電極３２に至り、Ｎ型ソース層５か
らＮ- 型高抵抗ベース層３への電子注入を防止できる結
果、Ｎ型ソース層５、Ｐ型ベース層４およびＮ- 型高抵
抗ベース層３で構成されたトランジスタのラッチアップ
を抑制できる。
第４の実施例のそれと異なる点は、Ｐ型ベース層４の表
面にＰ+ 型拡散層３３が形成され、且つソース電極３２
がＰ+ 型拡散層３３上まで延在していることにある。こ
のような構成であれば、正孔がＮ型ソース層５の下部を
通らずに直接ソース電極３２に至り、Ｎ型ソース層５か
らＮ- 型高抵抗ベース層３への電子注入を防止できる結
果、Ｎ型ソース層５、Ｐ型ベース層４およびＮ- 型高抵
抗ベース層３で構成されたトランジスタのラッチアップ
を抑制できる。
【００５４】図１０は、第７の実施例に係る横型絶縁ゲ
ート型半導体素子の構成を示す図で、図１０（ａ）は平
面図、図１０（ｂ）はその断面図である。
ート型半導体素子の構成を示す図で、図１０（ａ）は平
面図、図１０（ｂ）はその断面図である。
【００５５】これは第６の実施例の手法を横型絶縁ゲー
ト型半導体素子に適用した例である。ＳＯＩ構造を構成
する酸化膜２２に達する複数のトレンチゲート電極７を
平行に設け、Ｐ型ベース層４およびＮ型ソース層５を短
冊状に分けている。そのうちのいくつかにソース電極３
２に設けるとともに、ソース電極３２とコンタクトする
Ｐ型ベース層４の表面にＰ+ 型拡散層３３が形成されて
いる。
ト型半導体素子に適用した例である。ＳＯＩ構造を構成
する酸化膜２２に達する複数のトレンチゲート電極７を
平行に設け、Ｐ型ベース層４およびＮ型ソース層５を短
冊状に分けている。そのうちのいくつかにソース電極３
２に設けるとともに、ソース電極３２とコンタクトする
Ｐ型ベース層４の表面にＰ+ 型拡散層３３が形成されて
いる。
【００５６】図１１は、本発明の第８の実施例に係る絶
縁ゲート型半導体素子の平面図、図１２、図１３、図１
４、図１５、図１６は、それぞれ、図１１の絶縁ゲート
型半導体素子のＡ−Ａ´断面図、Ｂ−Ｂ´断面図、Ｃ−
Ｃ´断面図、Ｄ−Ｄ´断面図、Ｅ−Ｅ´断面図である。
縁ゲート型半導体素子の平面図、図１２、図１３、図１
４、図１５、図１６は、それぞれ、図１１の絶縁ゲート
型半導体素子のＡ−Ａ´断面図、Ｂ−Ｂ´断面図、Ｃ−
Ｃ´断面図、Ｄ−Ｄ´断面図、Ｅ−Ｅ´断面図である。
【００５７】図中、４１はＰ型エミッタ層を示してお
り、このＰ型エミッタ層４１上には、Ｎ型バッファ層４
２を介して、Ｎ- 型ベース層４３が設けられており、こ
のＮ- 型ベース層４３の表面には、Ｐ型ベース層４４が
形成されている。このＰ型ベース層４４内には、Ｎ- 型
ベース層４３に達する深さの複数のトレンチ溝が形成さ
れ、これらトレンチ溝には第１のゲート絶縁膜４６を介
してゲート電極４７が埋込み形成されている。
り、このＰ型エミッタ層４１上には、Ｎ型バッファ層４
２を介して、Ｎ- 型ベース層４３が設けられており、こ
のＮ- 型ベース層４３の表面には、Ｐ型ベース層４４が
形成されている。このＰ型ベース層４４内には、Ｎ- 型
ベース層４３に達する深さの複数のトレンチ溝が形成さ
れ、これらトレンチ溝には第１のゲート絶縁膜４６を介
してゲート電極４７が埋込み形成されている。
【００５８】Ｐ型ベース層４４の表面には、トレンチ溝
の側壁に接するようにＮ+ 型ソース層４５が選択的に形
成され、このＮ+ 型ソース層４５、Ｐ型ベース層４４、
Ｎ-型ベース層４３、第１のゲート絶縁膜４６およびゲ
ート電極４７により、第１のＭＯＳトランジスタが構成
されている。
の側壁に接するようにＮ+ 型ソース層４５が選択的に形
成され、このＮ+ 型ソース層４５、Ｐ型ベース層４４、
Ｎ-型ベース層４３、第１のゲート絶縁膜４６およびゲ
ート電極４７により、第１のＭＯＳトランジスタが構成
されている。
【００５９】ゲート電極４７上には、第２のゲート絶縁
膜５１を介して、Ｐ型ポリシリコン層４８が設けられて
おり、このＰ型ポリシリコン層４８は、第１のコンタク
トホール５２を介して、Ｐ型ベース層４４に選択的にコ
ンタクトしている。
膜５１を介して、Ｐ型ポリシリコン層４８が設けられて
おり、このＰ型ポリシリコン層４８は、第１のコンタク
トホール５２を介して、Ｐ型ベース層４４に選択的にコ
ンタクトしている。
【００６０】Ｐ型ポリシリコン層４８にはその表面から
第２のゲート絶縁膜５１に達するＮ型ポリシリコン層４
０が選択的に形成されている。このＮ型ポリシリコン層
４０により、Ｐ型ポリシリコン層４８は、第２のコンタ
クトホール５３を介してカソード電極４９にコンタクト
するＰ型ポリシリコン層４８ａと、カソード電極４９に
コンタクトせず、Ｐ型ベース層４４とコンタクトするも
のとに区分される。そして、これらＰ型ポリシリコン
膜、Ｎ型ポリシリコン層４０、ゲート電極４７、第２の
ゲート絶縁膜５１により、ターンオフの際に正孔を素子
外に排出するための第２のＭＯＳＦＥＴが構成されてい
る。
第２のゲート絶縁膜５１に達するＮ型ポリシリコン層４
０が選択的に形成されている。このＮ型ポリシリコン層
４０により、Ｐ型ポリシリコン層４８は、第２のコンタ
クトホール５３を介してカソード電極４９にコンタクト
するＰ型ポリシリコン層４８ａと、カソード電極４９に
コンタクトせず、Ｐ型ベース層４４とコンタクトするも
のとに区分される。そして、これらＰ型ポリシリコン
膜、Ｎ型ポリシリコン層４０、ゲート電極４７、第２の
ゲート絶縁膜５１により、ターンオフの際に正孔を素子
外に排出するための第２のＭＯＳＦＥＴが構成されてい
る。
【００６１】カソード電極４９はＰ型ポリシリコン層４
８ａの他にＮ+ 型ソース層４５にもコンタクトしてい
る。Ｐ型エミッタ層４１にはアノード電極５０が設けら
れている。また、図中、５６はＰ型ポリシリコン層４８
とＰ型ベース層４４とのコンタクト部を示し、その材料
としては例えばＡｌ、Ｗ、Ｔｉ等の金属を用いることが
低抵抗化のためには望ましい。
８ａの他にＮ+ 型ソース層４５にもコンタクトしてい
る。Ｐ型エミッタ層４１にはアノード電極５０が設けら
れている。また、図中、５６はＰ型ポリシリコン層４８
とＰ型ベース層４４とのコンタクト部を示し、その材料
としては例えばＡｌ、Ｗ、Ｔｉ等の金属を用いることが
低抵抗化のためには望ましい。
【００６２】本実施例の絶縁ゲート型半導体素子によれ
ば、第１のＭＯＳトランジスタと第２のＭＯＳトランジ
スタとの間でゲート電極４７が共通になっているので、
構成の簡略化が図れる。
ば、第１のＭＯＳトランジスタと第２のＭＯＳトランジ
スタとの間でゲート電極４７が共通になっているので、
構成の簡略化が図れる。
【００６３】図１７は、本発明の第９の実施例に係る絶
縁ゲート型半導体素子の平面図、図１８、図１９、図２
０、それぞれ、図１７の絶縁ゲート型半導体素子のＡ−
Ａ´断面図、Ｂ−Ｂ´断面図、Ｃ−Ｃ´断面図である。
縁ゲート型半導体素子の平面図、図１８、図１９、図２
０、それぞれ、図１７の絶縁ゲート型半導体素子のＡ−
Ａ´断面図、Ｂ−Ｂ´断面図、Ｃ−Ｃ´断面図である。
【００６４】本実施例が第８の実施例のそれと異なる点
は、ゲート電極４７の側部に第２のＭＯＳトランジスタ
を形成したことにある。
は、ゲート電極４７の側部に第２のＭＯＳトランジスタ
を形成したことにある。
【００６５】すなわち、Ｐ型ベース層４４上にＮ+ 型拡
散層５５、Ｐ+ 型拡散層５４を設け、これらとゲート絶
縁膜４６、ゲート電極４７とにより、第２のＭＯＳトラ
ンジスタを構成している。第２のＭＯＳトランジスタ
は、トレンチ溝間に複数個形成されることになる。各第
２のＭＯＳトランジスタのゲート電極は共通接続されて
いる。
散層５５、Ｐ+ 型拡散層５４を設け、これらとゲート絶
縁膜４６、ゲート電極４７とにより、第２のＭＯＳトラ
ンジスタを構成している。第２のＭＯＳトランジスタ
は、トレンチ溝間に複数個形成されることになる。各第
２のＭＯＳトランジスタのゲート電極は共通接続されて
いる。
【００６６】第２のＭＯＳトランジスタはターンオン時
にはオフ状態で、Ｐ型ベース層４４とカソード電極４９
とは電気的に接続しないので、幅の広いトレンチ溝と同
等の効果が得られる。
にはオフ状態で、Ｐ型ベース層４４とカソード電極４９
とは電気的に接続しないので、幅の広いトレンチ溝と同
等の効果が得られる。
【００６７】第８、第９の実施例において、ポリシリコ
ン膜の代わりに、単結晶シリコン膜を用いても良いし、
シリコン以外の半導体を用いても良い。
ン膜の代わりに、単結晶シリコン膜を用いても良いし、
シリコン以外の半導体を用いても良い。
【００６８】図２１は、本発明の第１０の実施例に係る
絶縁ゲート型半導体素子を示す図で、図２１（ａ）は平
面図、図２１（ｂ）、図２１（ｃ）はそれぞれ図２１
（ａ）の絶縁ゲート型半導体素子のＡ−Ａ´断面図、Ｂ
−Ｂ´断面図である。
絶縁ゲート型半導体素子を示す図で、図２１（ａ）は平
面図、図２１（ｂ）、図２１（ｃ）はそれぞれ図２１
（ａ）の絶縁ゲート型半導体素子のＡ−Ａ´断面図、Ｂ
−Ｂ´断面図である。
【００６９】これはＳＯＩ基板を用いた例であり、図
中、６９はシリコン基板を示し、このシリコン基板６９
上には、絶縁膜７０を介して、以下のような絶縁ゲート
型半導体素子が形成されている。
中、６９はシリコン基板を示し、このシリコン基板６９
上には、絶縁膜７０を介して、以下のような絶縁ゲート
型半導体素子が形成されている。
【００７０】Ｎ- 型ベース層６２にはその表面から絶縁
膜７０に達するＰ+ 型エミッタ層６１およびＰ型ベース
層６３とが選択的に形成されている。このＰ型ベース層
６３内には絶縁膜７０に達する深さの溝が形成され、こ
の溝には第１のゲート絶縁膜６０を介して第１のゲート
電極６７が埋込み形成されている。
膜７０に達するＰ+ 型エミッタ層６１およびＰ型ベース
層６３とが選択的に形成されている。このＰ型ベース層
６３内には絶縁膜７０に達する深さの溝が形成され、こ
の溝には第１のゲート絶縁膜６０を介して第１のゲート
電極６７が埋込み形成されている。
【００７１】Ｐ型ベース層６３の表面には溝の側面に接
するようにＮ型ソース層６４が選択的に形成されてい
る。このＮ型ソース層６４は、Ｐ型ベース層６３、Ｎ-
型ベース層６２、第１のゲート絶縁膜６０および第１の
ゲート電極６７とともに、第１のＭＯＳトランジスタを
構成している。
するようにＮ型ソース層６４が選択的に形成されてい
る。このＮ型ソース層６４は、Ｐ型ベース層６３、Ｎ-
型ベース層６２、第１のゲート絶縁膜６０および第１の
ゲート電極６７とともに、第１のＭＯＳトランジスタを
構成している。
【００７２】Ｐ型ベース層６３の表面からＮ型ソース層
６４の表面にかけてはＰ+ 型ドレイン層６５が選択的に
形成され、このＰ+ 型ドレイン層６５、Ｎ型ソース層６
４およびＰ型ベース層６３にはカソード電極７２が設け
られ、また、Ｐ+ 型エミッタ層６１にはアノード電極７
１が設けられている。
６４の表面にかけてはＰ+ 型ドレイン層６５が選択的に
形成され、このＰ+ 型ドレイン層６５、Ｎ型ソース層６
４およびＰ型ベース層６３にはカソード電極７２が設け
られ、また、Ｐ+ 型エミッタ層６１にはアノード電極７
１が設けられている。
【００７３】Ｐ型ベース層６３およびＮ- 型ベース層６
２上には、第２のゲート絶縁膜６６を介して、第２のゲ
ート電極６８が配設されている。この第２のゲート電極
６８は、アノード電極７１、カソード電極７２および第
１のゲート電極６７と電気的に分離され、また、Ｐ型ベ
ース層６３、Ｎ- 型ベース層６２および第２のゲート絶
縁膜６６とともに、正孔を素子外に排出するためのＭＯ
Ｓゲートを構成している。
２上には、第２のゲート絶縁膜６６を介して、第２のゲ
ート電極６８が配設されている。この第２のゲート電極
６８は、アノード電極７１、カソード電極７２および第
１のゲート電極６７と電気的に分離され、また、Ｐ型ベ
ース層６３、Ｎ- 型ベース層６２および第２のゲート絶
縁膜６６とともに、正孔を素子外に排出するためのＭＯ
Ｓゲートを構成している。
【００７４】本実施例によれば、ターンオフの際に、第
２のゲート電極６８の下部のＮ- 型ベース層６２の表面
にＰチャネルを形成でき、このＰチャネル、Ｐ型ベース
層６３、Ｐ+ 型ドレイン層６５、カソード電極７２とい
う経路で、つまり、Ｎ型ソース層６４を介さずに、素子
外に正孔を排出できるので、Ｎ型ソース層６４からなる
寄生素子のラッチアップを防止でき、耐圧の向上を図れ
るようになる。
２のゲート電極６８の下部のＮ- 型ベース層６２の表面
にＰチャネルを形成でき、このＰチャネル、Ｐ型ベース
層６３、Ｐ+ 型ドレイン層６５、カソード電極７２とい
う経路で、つまり、Ｎ型ソース層６４を介さずに、素子
外に正孔を排出できるので、Ｎ型ソース層６４からなる
寄生素子のラッチアップを防止でき、耐圧の向上を図れ
るようになる。
【００７５】図２２は、本発明の第１１の実施例に係る
絶縁ゲート型半導体素子を示す図であり、図２２（ａ）
は平面図、図２２（ｂ）、図２２（ｃ）はそれぞれ図２
２（ａ）の絶縁ゲート型半導体素子のＡ−Ａ´断面図、
Ｂ−Ｂ´断面図である。
絶縁ゲート型半導体素子を示す図であり、図２２（ａ）
は平面図、図２２（ｂ）、図２２（ｃ）はそれぞれ図２
２（ａ）の絶縁ゲート型半導体素子のＡ−Ａ´断面図、
Ｂ−Ｂ´断面図である。
【００７６】本実施例の絶縁ゲート型半導体素子は先の
実施例の変形例であり、Ｎ型ソース層６４の領域が広く
なっていることが異なっている。
実施例の変形例であり、Ｎ型ソース層６４の領域が広く
なっていることが異なっている。
【００７７】図２３は、本発明の第１２の実施例に係る
絶縁ゲート型半導体素子を示す図であり、図２３（ａ）
は平面図、図２３（ｂ）、図２３（ｃ）はそれぞれ図２
３（ａ）の絶縁ゲート型半導体素子のＡ−Ａ´断面図、
Ｂ−Ｂ´断面図である。
絶縁ゲート型半導体素子を示す図であり、図２３（ａ）
は平面図、図２３（ｂ）、図２３（ｃ）はそれぞれ図２
３（ａ）の絶縁ゲート型半導体素子のＡ−Ａ´断面図、
Ｂ−Ｂ´断面図である。
【００７８】本実施例の絶縁ゲート型半導体素子が第１
０の実施例のそれと異なる点は、Ｎ- 型ベース層６２内
にＮ型拡散層７３を設けたことにある。
０の実施例のそれと異なる点は、Ｎ- 型ベース層６２内
にＮ型拡散層７３を設けたことにある。
【００７９】本実施例によれば、素子内により多くの正
孔を蓄積できるので、ターンオン特性を改善できるよう
になる。
孔を蓄積できるので、ターンオン特性を改善できるよう
になる。
【００８０】図２４は、本発明の第１３の実施例に係る
絶縁ゲート型半導体素子を示す図であり、図２４（ａ）
は平面図、図２４（ｂ）、図２４（ｃ）はそれぞれ図２
４（ａ）の絶縁ゲート型半導体素子のＡ−Ａ´断面図、
Ｂ−Ｂ´断面図である。
絶縁ゲート型半導体素子を示す図であり、図２４（ａ）
は平面図、図２４（ｂ）、図２４（ｃ）はそれぞれ図２
４（ａ）の絶縁ゲート型半導体素子のＡ−Ａ´断面図、
Ｂ−Ｂ´断面図である。
【００８１】本実施例の絶縁ゲート型半導体素子が第１
０の実施例のそれと異なる点は、アノード電極側にもカ
ソード側と同様なＭＯＳトランジスタを設けたことにあ
る。図中、７４はＮ型拡散層を示している。なお、Ｐ型
ベース層６３は絶縁膜７０に達していなくても良い。
０の実施例のそれと異なる点は、アノード電極側にもカ
ソード側と同様なＭＯＳトランジスタを設けたことにあ
る。図中、７４はＮ型拡散層を示している。なお、Ｐ型
ベース層６３は絶縁膜７０に達していなくても良い。
【００８２】図２５は、本発明の第１４の実施例に係る
絶縁ゲート型半導体素子を示す図であり、図２５（ａ）
は平面図、図２５（ｂ）、図２５（ｃ）はそれぞれ図２
５（ａ）の絶縁ゲート型半導体素子のＡ−Ａ´断面図、
Ｂ−Ｂ´断面図である。
絶縁ゲート型半導体素子を示す図であり、図２５（ａ）
は平面図、図２５（ｂ）、図２５（ｃ）はそれぞれ図２
５（ａ）の絶縁ゲート型半導体素子のＡ−Ａ´断面図、
Ｂ−Ｂ´断面図である。
【００８３】本実施例の絶縁ゲート型半導体素子は第１
３の実施例のそれの変形例であり、Ｐ型エミッタ層６１
が絶縁膜７０に達していることにある。すなわち、Ｎ-
型ベース層６２が薄い場合（０．１〜２０μｍ）の例で
ある。なお、Ｐ型ベース層６３は絶縁膜７０に達してい
なくても良い。
３の実施例のそれの変形例であり、Ｐ型エミッタ層６１
が絶縁膜７０に達していることにある。すなわち、Ｎ-
型ベース層６２が薄い場合（０．１〜２０μｍ）の例で
ある。なお、Ｐ型ベース層６３は絶縁膜７０に達してい
なくても良い。
【００８４】図２６は、本発明の第１５の実施例に係る
絶縁ゲート型半導体素子を示す図であり、図２６（ａ）
は平面図、図２６（ｂ）、図２６（ｃ）はそれぞれ図２
６（ａ）の絶縁ゲート型半導体素子のＡ−Ａ´断面図、
Ｂ−Ｂ´断面図である。
絶縁ゲート型半導体素子を示す図であり、図２６（ａ）
は平面図、図２６（ｂ）、図２６（ｃ）はそれぞれ図２
６（ａ）の絶縁ゲート型半導体素子のＡ−Ａ´断面図、
Ｂ−Ｂ´断面図である。
【００８５】本実施例の絶縁ゲート型半導体素子が第１
３の実施例のそれと異なる点は、Ｎ型拡散層７４内にＮ
+ 型拡散層７５、Ｐ型ドレイン層７６を設けていること
にある。すなわち、アノード側にもカソード側の正孔排
出機構と同様な機構を設けてある。
３の実施例のそれと異なる点は、Ｎ型拡散層７４内にＮ
+ 型拡散層７５、Ｐ型ドレイン層７６を設けていること
にある。すなわち、アノード側にもカソード側の正孔排
出機構と同様な機構を設けてある。
【００８６】図２７は、本発明の第１６の実施例に係る
絶縁ゲート型半導体素子を示す図であり、図２７（ａ）
は平面図、図２７（ｂ）、図２７（ｃ）はそれぞれ図２
７（ａ）の絶縁ゲート型半導体素子のＡ−Ａ´断面図、
Ｂ−Ｂ´断面図である。
絶縁ゲート型半導体素子を示す図であり、図２７（ａ）
は平面図、図２７（ｂ）、図２７（ｃ）はそれぞれ図２
７（ａ）の絶縁ゲート型半導体素子のＡ−Ａ´断面図、
Ｂ−Ｂ´断面図である。
【００８７】本実施例の絶縁ゲート型半導体素子は第１
５の実施例のそれの変形例であり、Ｎ+ 型拡散層７５を
省いた構造になっていることが相違点である。
５の実施例のそれの変形例であり、Ｎ+ 型拡散層７５を
省いた構造になっていることが相違点である。
【００８８】図２８は、本発明の第１７の実施例に係る
絶縁ゲート型半導体素子を示す図であり、図２８（ａ）
は平面図、図２８（ｂ）、図２８（ｃ）はそれぞれ図２
８（ａ）の絶縁ゲート型半導体素子のＡ−Ａ´断面図、
Ｂ−Ｂ´断面図である。
絶縁ゲート型半導体素子を示す図であり、図２８（ａ）
は平面図、図２８（ｂ）、図２８（ｃ）はそれぞれ図２
８（ａ）の絶縁ゲート型半導体素子のＡ−Ａ´断面図、
Ｂ−Ｂ´断面図である。
【００８９】本実施例の絶縁ゲート型半導体素子が第１
５の実施例のそれと異なる点は、アノード側のＮ- 型ベ
ース層６２内にはＰ型拡散層７７を設け、カソード側の
Ｎ-型ベース層６２内にはＮ型拡散層７８を設けたこと
にある。
５の実施例のそれと異なる点は、アノード側のＮ- 型ベ
ース層６２内にはＰ型拡散層７７を設け、カソード側の
Ｎ-型ベース層６２内にはＮ型拡散層７８を設けたこと
にある。
【００９０】本実施例によれば、ターンオン時のキャリ
ア（正孔、電子）の蓄積量を増加できるので、ターンオ
ン特性を更に改善できるようになる。なお、Ｐ型拡散層
７７およびＮ型拡散層７８のどちらか一方だけでも良
い。
ア（正孔、電子）の蓄積量を増加できるので、ターンオ
ン特性を更に改善できるようになる。なお、Ｐ型拡散層
７７およびＮ型拡散層７８のどちらか一方だけでも良
い。
【００９１】図２９は、本発明の第１８の実施例に係る
絶縁ゲート型半導体素子を示す図であり、図２９（ａ）
は平面図、図２９（ｂ）、図２９（ｃ）はそれぞれ図２
９（ａ）の絶縁ゲート型半導体素子のＡ−Ａ´断面図、
Ｂ−Ｂ´断面図である。
絶縁ゲート型半導体素子を示す図であり、図２９（ａ）
は平面図、図２９（ｂ）、図２９（ｃ）はそれぞれ図２
９（ａ）の絶縁ゲート型半導体素子のＡ−Ａ´断面図、
Ｂ−Ｂ´断面図である。
【００９２】これはＳＯＩ基板を用いた例であり、図
中、８９はシリコン基板を示し、このシリコン基板８９
上には、絶縁膜８８を介して、以下のような絶縁ゲート
型半導体素子が形成されている。
中、８９はシリコン基板を示し、このシリコン基板８９
上には、絶縁膜８８を介して、以下のような絶縁ゲート
型半導体素子が形成されている。
【００９３】絶縁膜８８上には、Ｎ- 型ベース層８１が
形成されており、このＮ- 型ベース層８１の表面には、
Ｐ型ベース層８２、Ｐ+ 型エミッタ層８５が選択的に形
成されている。Ｐ型ベース層８２の表面には、Ｎ型ソー
ス層８３が選択的に形成されており、このＮ型ソース層
８３、Ｐ型ベース層８２およびＮ- 型ベース層８１内に
は、絶縁膜８８に達し、幅ｘの複数のトレンチ溝９０が
間隔ｙを持って形成されている。
形成されており、このＮ- 型ベース層８１の表面には、
Ｐ型ベース層８２、Ｐ+ 型エミッタ層８５が選択的に形
成されている。Ｐ型ベース層８２の表面には、Ｎ型ソー
ス層８３が選択的に形成されており、このＮ型ソース層
８３、Ｐ型ベース層８２およびＮ- 型ベース層８１内に
は、絶縁膜８８に達し、幅ｘの複数のトレンチ溝９０が
間隔ｙを持って形成されている。
【００９４】このトレンチ溝９０内にはゲート絶縁膜９
１を介してゲート電極９２が形成されている。また、ト
レンチ溝９０の外にはゲート電極９２と接続した電極９
３が設けられている。この電極９３は絶縁膜８４により
カソード電極８６、アノード電極８７と絶縁されてい
る。
１を介してゲート電極９２が形成されている。また、ト
レンチ溝９０の外にはゲート電極９２と接続した電極９
３が設けられている。この電極９３は絶縁膜８４により
カソード電極８６、アノード電極８７と絶縁されてい
る。
【００９５】この電極９３は、例えば、不純物添加によ
り低抵抗化された多結晶シリコンを用いてゲート電極９
２と一体的に形成する。あるいはゲート電極９２と電極
９３とを別個に形成し、これらを金属（例えばＡｌ）や
シリサイドにより接続しても良い。また、トレンチ溝９
０の空き領域９４は絶縁体などにより埋め込まれてい
る。
り低抵抗化された多結晶シリコンを用いてゲート電極９
２と一体的に形成する。あるいはゲート電極９２と電極
９３とを別個に形成し、これらを金属（例えばＡｌ）や
シリサイドにより接続しても良い。また、トレンチ溝９
０の空き領域９４は絶縁体などにより埋め込まれてい
る。
【００９６】このように構成された絶縁ゲート型半導体
素子でも、ターンオンのためにゲート電極９２に正の電
圧を印加すると、他の絶縁ゲート型半導体素子と同様に
Ｎ-型ベース層８１のトレンチ溝９０で挟まれた部分９
５では正孔は拡散により流れるので、正孔の排出速度が
遅くなる。また、トレンチ溝９０によって正孔電流の経
路が狭くなっていることも、正孔の排出速度の低下の原
因になっている。このようにして素子内の正孔の蓄積量
が増加する。
素子でも、ターンオンのためにゲート電極９２に正の電
圧を印加すると、他の絶縁ゲート型半導体素子と同様に
Ｎ-型ベース層８１のトレンチ溝９０で挟まれた部分９
５では正孔は拡散により流れるので、正孔の排出速度が
遅くなる。また、トレンチ溝９０によって正孔電流の経
路が狭くなっていることも、正孔の排出速度の低下の原
因になっている。このようにして素子内の正孔の蓄積量
が増加する。
【００９７】また、本実施例の場合、Ｎ型ソース層８３
を含むようにトレンチ溝９０を形成しているため、Ｎ型
ソース層８３はトレンチ溝間で挟まれた領域まで長さｚ
に渡って入り込んでいる。その結果、トレンチ溝９０の
長辺側にもｎ型チャネルが形成され、チャネル幅が大き
くなる。換言すれば、従来構造であれば２ｘであったが
チャネル幅が、２ｘ＋２ｚに増加する。また、ｘ，ｙ，
ｚの取り方によっては単位面積当たりのチャネル幅を従
来のＩＧＢＴのそれよりも大きくできる。したがって、
Ｎ型ソース層８３からＮ- 型ベース層８１への電子の注
入効率をより高くでき、これにより更にオン抵抗を下げ
ることができる。
を含むようにトレンチ溝９０を形成しているため、Ｎ型
ソース層８３はトレンチ溝間で挟まれた領域まで長さｚ
に渡って入り込んでいる。その結果、トレンチ溝９０の
長辺側にもｎ型チャネルが形成され、チャネル幅が大き
くなる。換言すれば、従来構造であれば２ｘであったが
チャネル幅が、２ｘ＋２ｚに増加する。また、ｘ，ｙ，
ｚの取り方によっては単位面積当たりのチャネル幅を従
来のＩＧＢＴのそれよりも大きくできる。したがって、
Ｎ型ソース層８３からＮ- 型ベース層８１への電子の注
入効率をより高くでき、これにより更にオン抵抗を下げ
ることができる。
【００９８】かくして本実施例によれば、素子のＰＮＰ
Ｎサイリスタをラッチアップしなくても、オン状態にお
ける素子内のキャリア蓄積量をサイリスタ並にでき、ま
た、オン状態において素子のＰＮＰＮサイリスタはラッ
チアップしていないことにより、最大遮断電流密度は大
きくなる。
Ｎサイリスタをラッチアップしなくても、オン状態にお
ける素子内のキャリア蓄積量をサイリスタ並にでき、ま
た、オン状態において素子のＰＮＰＮサイリスタはラッ
チアップしていないことにより、最大遮断電流密度は大
きくなる。
【００９９】なお、本実施例では、Ｎ- 型ベース層８１
は高抵抗のものであったが、その厚さが薄い場合には、
必ずしも高抵抗である必要はない。また、本実施例で
は、トレンチ溝９０の形状を長方体としたが、それ以外
の形状でも良い。
は高抵抗のものであったが、その厚さが薄い場合には、
必ずしも高抵抗である必要はない。また、本実施例で
は、トレンチ溝９０の形状を長方体としたが、それ以外
の形状でも良い。
【０１００】図３０は、本発明の第１９の実施例に係る
絶縁ゲート型半導体素子を示す図であり、図３０（ａ）
は平面図、図３０（ｂ）、図３０（ｃ）はそれぞれ図３
０（ａ）の絶縁ゲート型半導体素子のＡ−Ａ´断面図、
Ｂ−Ｂ´断面図である。電極９３の下部の絶縁膜９４が
薄くなっていることにある。このため、電極９３のう
ち、Ｐ型ベース層８２の表面のゲート絶縁膜９１に接し
た部分がゲート電極として機能するようになり、ゲート
幅が更に大きくなる。したがって、電子の注入効率、キ
ャリア蓄積量が更に高くなり、よりオン抵抗が低くな
る。
絶縁ゲート型半導体素子を示す図であり、図３０（ａ）
は平面図、図３０（ｂ）、図３０（ｃ）はそれぞれ図３
０（ａ）の絶縁ゲート型半導体素子のＡ−Ａ´断面図、
Ｂ−Ｂ´断面図である。電極９３の下部の絶縁膜９４が
薄くなっていることにある。このため、電極９３のう
ち、Ｐ型ベース層８２の表面のゲート絶縁膜９１に接し
た部分がゲート電極として機能するようになり、ゲート
幅が更に大きくなる。したがって、電子の注入効率、キ
ャリア蓄積量が更に高くなり、よりオン抵抗が低くな
る。
【０１０１】図３１は、本発明の第２０の実施例に係る
絶縁ゲート型半導体素子を示す図であり、図３１（ａ）
は平面図、図３１（ｂ）、図３１（ｃ）はそれぞれ図３
１（ａ）の絶縁ゲート型半導体素子のＡ−Ａ´断面図、
Ｂ−Ｂ´断面図である。
絶縁ゲート型半導体素子を示す図であり、図３１（ａ）
は平面図、図３１（ｂ）、図３１（ｃ）はそれぞれ図３
１（ａ）の絶縁ゲート型半導体素子のＡ−Ａ´断面図、
Ｂ−Ｂ´断面図である。
【０１０２】本実施例の絶縁ゲート型半導体素子が第１
９の実施例のそれと異なる点は、トレンチ溝９０の幅ｘ
を狭くし、そして、トレンチ溝９０の空き領域９４を絶
縁体で埋めず、そのまま残してある。すなわち、ゲート
絶縁膜９１の内側にはゲート電極９２だけが埋め込まれ
ている。
９の実施例のそれと異なる点は、トレンチ溝９０の幅ｘ
を狭くし、そして、トレンチ溝９０の空き領域９４を絶
縁体で埋めず、そのまま残してある。すなわち、ゲート
絶縁膜９１の内側にはゲート電極９２だけが埋め込まれ
ている。
【０１０３】本実施例によれば、単位面積当たりのトレ
ンチ溝数を増やすことができ、これにより単位面積当た
りの全チャネル幅はより大きいものとなる。したがっ
て、電子の注入効率、キャリア蓄積量が更に高くなり、
よりオン抵抗を下げることができる。
ンチ溝数を増やすことができ、これにより単位面積当た
りの全チャネル幅はより大きいものとなる。したがっ
て、電子の注入効率、キャリア蓄積量が更に高くなり、
よりオン抵抗を下げることができる。
【０１０４】図３２は、本発明の第２１の実施例に係る
絶縁ゲート型半導体素子を示す図であり、図３２（ａ）
は平面図、図３２（ｂ）、図３２（ｃ）はそれぞれ図３
２（ａ）の絶縁ゲート型半導体素子のＡ−Ａ´断面図、
Ｂ−Ｂ´断面図である。
絶縁ゲート型半導体素子を示す図であり、図３２（ａ）
は平面図、図３２（ｂ）、図３２（ｃ）はそれぞれ図３
２（ａ）の絶縁ゲート型半導体素子のＡ−Ａ´断面図、
Ｂ−Ｂ´断面図である。
【０１０５】本実施例の絶縁ゲート型半導体素子の特徴
は、トレンチ溝９０を図中の横方向に長くし、トレンチ
ゲート側壁からのチャネルの注入量を多くしたことにあ
る。これにより電子の注入効率をより低くできる。ま
た、Ｎ型ソース層８３中にＰ+ 型拡散層１０１を設けて
ＰＮ構造を形成することにより、Ｎ型ソース層８３のラ
ッチアップ耐圧の改善を図っている。
は、トレンチ溝９０を図中の横方向に長くし、トレンチ
ゲート側壁からのチャネルの注入量を多くしたことにあ
る。これにより電子の注入効率をより低くできる。ま
た、Ｎ型ソース層８３中にＰ+ 型拡散層１０１を設けて
ＰＮ構造を形成することにより、Ｎ型ソース層８３のラ
ッチアップ耐圧の改善を図っている。
【０１０６】図３３は、本発明の第２２の実施例に係る
絶縁ゲート型半導体素子を示す図であり、図３３（ａ）
は平面図、図３３（ｂ）、図３３（ｃ）はそれぞれ図３
３（ａ）の絶縁ゲート型半導体素子のＡ−Ａ´断面図、
Ｂ−Ｂ´断面図である。
絶縁ゲート型半導体素子を示す図であり、図３３（ａ）
は平面図、図３３（ｂ）、図３３（ｃ）はそれぞれ図３
３（ａ）の絶縁ゲート型半導体素子のＡ−Ａ´断面図、
Ｂ−Ｂ´断面図である。
【０１０７】本実施例の絶縁ゲート型半導体素子が第２
１の実施例のそれと異なる点は、絶縁膜８８とＮ- 型ベ
ース層８１との間にＮ+ 型バッファ層１０２を設けたこ
とにある。このＮ+ 型バッファ層１０２によって、特に
Ｎ型ソース層８３から注入された電子のＮ- 型ベース層
８１への拡散が容易になり、素子のオン抵抗を更に改善
できるようになる。
１の実施例のそれと異なる点は、絶縁膜８８とＮ- 型ベ
ース層８１との間にＮ+ 型バッファ層１０２を設けたこ
とにある。このＮ+ 型バッファ層１０２によって、特に
Ｎ型ソース層８３から注入された電子のＮ- 型ベース層
８１への拡散が容易になり、素子のオン抵抗を更に改善
できるようになる。
【０１０８】図３４は、本発明の第２３の実施例に係る
絶縁ゲート型半導体素子を示す図であり、図３４（ａ）
は平面図、図３４（ｂ）、図３４（ｃ）はそれぞれ図３
４（ａ）の絶縁ゲート型半導体素子のＡ−Ａ´断面図、
Ｂ−Ｂ´断面図である。
絶縁ゲート型半導体素子を示す図であり、図３４（ａ）
は平面図、図３４（ｂ）、図３４（ｃ）はそれぞれ図３
４（ａ）の絶縁ゲート型半導体素子のＡ−Ａ´断面図、
Ｂ−Ｂ´断面図である。
【０１０９】本実施例の特徴は、Ｎ- 型ベース層８１か
らカソード電極８６へ排出される正孔の抵抗となり、且
つ注入効率を上げるトレンチ溝とは別の場所に、電子注
入用のＭＯＳチャネルを設けたことにある。このＭＯＳ
チャネルはゲート電極１０３からなる縦型ＭＯＳＦＥＴ
により形成されている。
らカソード電極８６へ排出される正孔の抵抗となり、且
つ注入効率を上げるトレンチ溝とは別の場所に、電子注
入用のＭＯＳチャネルを設けたことにある。このＭＯＳ
チャネルはゲート電極１０３からなる縦型ＭＯＳＦＥＴ
により形成されている。
【０１１０】図３５は、本発明の第２４の実施例に係る
絶縁ゲート型半導体素子を示す図であり、図３５（ａ）
は平面図、図３５（ｂ）、図３５（ｃ）はそれぞれ図３
５（ａ）の絶縁ゲート型半導体素子のＡ−Ａ´断面図、
Ｂ−Ｂ´断面図である。
絶縁ゲート型半導体素子を示す図であり、図３５（ａ）
は平面図、図３５（ｂ）、図３５（ｃ）はそれぞれ図３
５（ａ）の絶縁ゲート型半導体素子のＡ−Ａ´断面図、
Ｂ−Ｂ´断面図である。
【０１１１】本実施例の絶縁ゲート型半導体素子が第２
３の実施例のそれと異なる点は、絶縁膜８８とＮ- 型ベ
ース層８１との間にＮ+ 型バッファ層１０２を設けたこ
とにある。このＮ+ 型バッファ層１０２によって、特に
Ｎ型ソース層８３から注入された電子のＮ- 型ベース層
８１への拡散が容易になり、素子のオン抵抗を更に改善
できるようになる。
３の実施例のそれと異なる点は、絶縁膜８８とＮ- 型ベ
ース層８１との間にＮ+ 型バッファ層１０２を設けたこ
とにある。このＮ+ 型バッファ層１０２によって、特に
Ｎ型ソース層８３から注入された電子のＮ- 型ベース層
８１への拡散が容易になり、素子のオン抵抗を更に改善
できるようになる。
【０１１２】図３６は、本発明の第２５の実施例に係る
絶縁ゲート型半導体素子を示す図であり、図３６（ａ）
は平面図、図３６（ｂ）、図３６（ｃ）はそれぞれ図３
６（ａ）の絶縁ゲート型半導体素子のＡ−Ａ´断面図、
Ｂ−Ｂ´断面図である。
絶縁ゲート型半導体素子を示す図であり、図３６（ａ）
は平面図、図３６（ｂ）、図３６（ｃ）はそれぞれ図３
６（ａ）の絶縁ゲート型半導体素子のＡ−Ａ´断面図、
Ｂ−Ｂ´断面図である。
【０１１３】本実施例の絶縁ゲート型半導体素子が第２
４の実施例のそれと異なる点は、トレンチ溝がＳＯＩ基
板の絶縁膜８８にまで達していないことにある。このよ
うな構成であれば、トレンチ溝によるキャリアの拡散の
妨げが少なくなる。したがって、Ｎ型ソース層８３から
注入された電子のＮ- 型ベース層８１への拡散が容易に
なり、素子のオン抵抗を更に改善できる。
４の実施例のそれと異なる点は、トレンチ溝がＳＯＩ基
板の絶縁膜８８にまで達していないことにある。このよ
うな構成であれば、トレンチ溝によるキャリアの拡散の
妨げが少なくなる。したがって、Ｎ型ソース層８３から
注入された電子のＮ- 型ベース層８１への拡散が容易に
なり、素子のオン抵抗を更に改善できる。
【０１１４】図３７は、本発明の第２６の実施例に係る
絶縁ゲート型半導体素子を示す図であり、図３７（ａ）
は平面図、図３７（ｂ）は図３７（ａ）の絶縁ゲート型
半導体素子のＡ−Ａ´断面図である。
絶縁ゲート型半導体素子を示す図であり、図３７（ａ）
は平面図、図３７（ｂ）は図３７（ａ）の絶縁ゲート型
半導体素子のＡ−Ａ´断面図である。
【０１１５】本実施例の絶縁ゲート型半導体素子が第２
５の実施例のそれと異なる点は、トレンチ溝のパターン
を図中の上下方向に走るストライプ状にしたことにあ
る。このようなストライプ状のトレンチ溝を用いると、
素子のオン状態ではＮ- 型ベース層８１からの正孔がカ
ソード電極８６へ排出されなくなる。この場合、Ｎ+ 型
バッファ層１０２のｎ型不純物濃度は、ターンオフ時に
ゲート電極９３に電圧を印加すると、正孔バイパス用の
ＭＯＳチャネルが形成されるような値にすることが望ま
しい。このようにｎ型不純物濃度を設定することにより
更に素子のオン抵抗を改善できる。
５の実施例のそれと異なる点は、トレンチ溝のパターン
を図中の上下方向に走るストライプ状にしたことにあ
る。このようなストライプ状のトレンチ溝を用いると、
素子のオン状態ではＮ- 型ベース層８１からの正孔がカ
ソード電極８６へ排出されなくなる。この場合、Ｎ+ 型
バッファ層１０２のｎ型不純物濃度は、ターンオフ時に
ゲート電極９３に電圧を印加すると、正孔バイパス用の
ＭＯＳチャネルが形成されるような値にすることが望ま
しい。このようにｎ型不純物濃度を設定することにより
更に素子のオン抵抗を改善できる。
【０１１６】図３８は、本発明の第２７の実施例に係る
絶縁ゲート型半導体素子を示す断面斜視図である。
絶縁ゲート型半導体素子を示す断面斜視図である。
【０１１７】本実施例の特徴は設計パラメータであるエ
ミッタ幅Ｗをできる限り小さくし、且つＮ型ソース層８
３とカソード電極８６とのコンタクトを確実にするため
に、Ｎ型ソース層８３の高さをゲート電極９３とカソー
ド電極８６との間のゲート絶縁膜８４のそれよりも高く
していることにある。
ミッタ幅Ｗをできる限り小さくし、且つＮ型ソース層８
３とカソード電極８６とのコンタクトを確実にするため
に、Ｎ型ソース層８３の高さをゲート電極９３とカソー
ド電極８６との間のゲート絶縁膜８４のそれよりも高く
していることにある。
【０１１８】図３９は、本発明の第２８の実施例に係る
絶縁ゲート型半導体素子を示す図であり、図３９（ａ）
は平面図、図３９（ｂ）、図３９（ｃ）はそれぞれ図３
９（ａ）の絶縁ゲート型半導体素子のＡ−Ａ´断面図、
Ｂ−Ｂ´断面図である。
絶縁ゲート型半導体素子を示す図であり、図３９（ａ）
は平面図、図３９（ｂ）、図３９（ｃ）はそれぞれ図３
９（ａ）の絶縁ゲート型半導体素子のＡ−Ａ´断面図、
Ｂ−Ｂ´断面図である。
【０１１９】これは先に説明した実施例を組み合わせて
例である。すなわち、第２７の実施例の縦型の絶縁ゲー
ト型半導体素子を横型にし、これに第２１の実施例を適
用した例である。
例である。すなわち、第２７の実施例の縦型の絶縁ゲー
ト型半導体素子を横型にし、これに第２１の実施例を適
用した例である。
【０１２０】図４０は、本発明の元になる絶縁ゲート型
半導体素子（ＩＥＧＴ）および従来のＢｉ−ＭＯＳトラ
ンジスタの（順方向）電圧−電流特性を比較して示す特
性図である。
半導体素子（ＩＥＧＴ）および従来のＢｉ−ＭＯＳトラ
ンジスタの（順方向）電圧−電流特性を比較して示す特
性図である。
【０１２１】ＩＥＧＴは設計パラメータＣ，Ｗ，Ｄによ
って電流飽和特性（電流飽和領域）を自由に設計するこ
とができる。例えば、Ｗ，Ｄを同じにしてＣを大きくす
ると、図４０に示すように、飽和電流値を小さくするこ
とができる。
って電流飽和特性（電流飽和領域）を自由に設計するこ
とができる。例えば、Ｗ，Ｄを同じにしてＣを大きくす
ると、図４０に示すように、飽和電流値を小さくするこ
とができる。
【０１２２】図４１は、本発明の第２９の実施例に係る
絶縁ゲート型半導体素子のカソード側の概略構成を示す
模式図である。本実施例の絶縁ゲート型半導体素子の特
徴は過電流保護機能を備えていることである。
絶縁ゲート型半導体素子のカソード側の概略構成を示す
模式図である。本実施例の絶縁ゲート型半導体素子の特
徴は過電流保護機能を備えていることである。
【０１２３】前述したように本発明の素子は、設計パラ
メータＣ，Ｗ，Ｄによって電流飽和領域を自由に設計す
ることができ、更に、トレンチ溝を用いたことにより、
素子耐圧も設計パラメータＣ，Ｗ，Ｄによって自由に設
計できる。
メータＣ，Ｗ，Ｄによって電流飽和領域を自由に設計す
ることができ、更に、トレンチ溝を用いたことにより、
素子耐圧も設計パラメータＣ，Ｗ，Ｄによって自由に設
計できる。
【０１２４】ところで、パワー素子を実際に使用する場
合、過電圧、過電流に強い素子を設計することが非常に
重要である。ここで、本発明の素子の場合、電流飽和領
域における順方向電圧降下は主として、トレンチ溝部分
（電子を注入するＭＯＳチャネル部分）で起こるという
特徴がある。
合、過電圧、過電流に強い素子を設計することが非常に
重要である。ここで、本発明の素子の場合、電流飽和領
域における順方向電圧降下は主として、トレンチ溝部分
（電子を注入するＭＯＳチャネル部分）で起こるという
特徴がある。
【０１２５】本実施例はこの特徴を利用して過電流保護
機能を実現している。すなわち、図４１に示すように、
過電流（電流飽和領域のトレンチＭＯＳゲート部分で起
こる電圧降下）を電極１０４により検出し、この検出し
た過電流によりＭＯＳトランジスタMOSTr をオンにす
る。この結果、主素子のゲート電極７の電位がカソード
電位と同じになり、主素子がターンオフすることによ
り、主素子が過電流から保護される。なお、図中、Ｒは
抵抗体を示している。
機能を実現している。すなわち、図４１に示すように、
過電流（電流飽和領域のトレンチＭＯＳゲート部分で起
こる電圧降下）を電極１０４により検出し、この検出し
た過電流によりＭＯＳトランジスタMOSTr をオンにす
る。この結果、主素子のゲート電極７の電位がカソード
電位と同じになり、主素子がターンオフすることによ
り、主素子が過電流から保護される。なお、図中、Ｒは
抵抗体を示している。
【０１２６】図４２は、本発明の第３０の実施例に係る
絶縁ゲート型半導体素子のカソード側の概略構成を示す
模式図である。
絶縁ゲート型半導体素子のカソード側の概略構成を示す
模式図である。
【０１２７】本実施例では過電流保護機能を以下のよう
にして実現している。すなわち、トレンチ溝間の幅がＷ
X の領域に、主素子の耐圧よりも低い順方向電圧でブレ
ークダウンする場所を形成し、このブレークダウンの際
に生じる電流を電極１０４により検出し、この検出電流
によりツェナーダイオードＺＤをオンにする。これによ
り、ゲート電極７の電位がカソード電位と同じになり、
主素子がターンオフすして、主素子が過電流から保護さ
れる。
にして実現している。すなわち、トレンチ溝間の幅がＷ
X の領域に、主素子の耐圧よりも低い順方向電圧でブレ
ークダウンする場所を形成し、このブレークダウンの際
に生じる電流を電極１０４により検出し、この検出電流
によりツェナーダイオードＺＤをオンにする。これによ
り、ゲート電極７の電位がカソード電位と同じになり、
主素子がターンオフすして、主素子が過電流から保護さ
れる。
【０１２８】
【発明の効果】以上詳述したように本発明によれば、タ
ーンオンの際に素子内にキャリアが従来より蓄積され、
一方、ターンオフの際には寄生トランジスタがラッチア
ップしない経路でキャリアを素子外に排出できるので、
ターンオン特性およびターンオフ特性の両方を改善でき
るようになる。
ーンオンの際に素子内にキャリアが従来より蓄積され、
一方、ターンオフの際には寄生トランジスタがラッチア
ップしない経路でキャリアを素子外に排出できるので、
ターンオン特性およびターンオフ特性の両方を改善でき
るようになる。
【図１】本発明の第１の実施例に係る絶縁ゲート型半導
体素子の構成を示す模式図
体素子の構成を示す模式図
【図２】本発明の第２の実施例に係る絶縁ゲート型半導
体素子の構成を示す模式図
体素子の構成を示す模式図
【図３】本発明の第２の実施例の変形例に係る絶縁ゲー
ト型半導体素子の具体的な構成を示す図
ト型半導体素子の具体的な構成を示す図
【図４】本発明の第２の実施例の他の変形例に係る絶縁
ゲート型半導体素子の具体的な構成を示す断面斜視図
ゲート型半導体素子の具体的な構成を示す断面斜視図
【図５】本発明の第３の実施例に係る絶縁ゲート型半導
体素子の具体的な構成を示す平面図
体素子の具体的な構成を示す平面図
【図６】図５の絶縁ゲート型半導体素子の断面図
【図７】第４の実施例に係る横型絶縁ゲート型半導体素
子の平面図
子の平面図
【図８】第５の実施例に係る横型絶縁ゲート型半導体素
子の構成を示す図
子の構成を示す図
【図９】第６の実施例に係る横型絶縁ゲート型半導体素
子の構成を示す図
子の構成を示す図
【図１０】第７の実施例に係る横型絶縁ゲート型半導体
素子の構成を示す図
素子の構成を示す図
【図１１】本発明の第８の実施例に係る絶縁ゲート型半
導体素子の平面図
導体素子の平面図
【図１２】図１１の絶縁ゲート型半導体素子のＡ−Ａ´
断面図
断面図
【図１３】図１１の絶縁ゲート型半導体素子のＢ−Ｂ´
断面図
断面図
【図１４】図１１の絶縁ゲート型半導体素子のＣ−Ｃ´
断面図
断面図
【図１５】図１１の絶縁ゲート型半導体素子のＤ−Ｄ´
断面図
断面図
【図１６】図１１の絶縁ゲート型半導体素子のＥ−Ｅ´
断面図
断面図
【図１７】本発明の第９の実施例に係る絶縁ゲート型半
導体素子の平面図
導体素子の平面図
【図１８】図１７の絶縁ゲート型半導体素子のＡ−Ａ´
断面図
断面図
【図１９】図１７の絶縁ゲート型半導体素子のＢ−Ｂ´
断面図
断面図
【図２０】図１７の絶縁ゲート型半導体素子のＣ−Ｃ´
断面図
断面図
【図２１】本発明の第１０の実施例に係る絶縁ゲート型
半導体素子を示す平面図および断面図
半導体素子を示す平面図および断面図
【図２２】本発明の第１１の実施例に係る絶縁ゲート型
半導体素子を示す平面図および断面図
半導体素子を示す平面図および断面図
【図２３】本発明の第１２の実施例に係る絶縁ゲート型
半導体素子を示す平面図および断面図
半導体素子を示す平面図および断面図
【図２４】本発明の第１３の実施例に係る絶縁ゲート型
半導体素子を示す平面図および断面図
半導体素子を示す平面図および断面図
【図２５】本発明の第１４の実施例に係る絶縁ゲート型
半導体素子を示す平面図および断面図
半導体素子を示す平面図および断面図
【図２６】本発明の第１５の実施例に係る絶縁ゲート型
半導体素子を示す平面図および断面図
半導体素子を示す平面図および断面図
【図２７】本発明の第１６の実施例に係る絶縁ゲート型
半導体素子を示す平面図および断面図
半導体素子を示す平面図および断面図
【図２８】本発明の第１７の実施例に係る絶縁ゲート型
半導体素子を示す平面図および断面図
半導体素子を示す平面図および断面図
【図２９】本発明の第１８の実施例に係る絶縁ゲート型
半導体素子を示す平面図および断面図
半導体素子を示す平面図および断面図
【図３０】本発明の第１９の実施例に係る絶縁ゲート型
半導体素子を示す平面図および断面図
半導体素子を示す平面図および断面図
【図３１】本発明の第２０の実施例に係る絶縁ゲート型
半導体素子を示す平面図および断面図
半導体素子を示す平面図および断面図
【図３２】本発明の第２１の実施例に係る絶縁ゲート型
半導体素子を示す平面図および断面図
半導体素子を示す平面図および断面図
【図３３】本発明の第２２の実施例に係る絶縁ゲート型
半導体素子を示す平面図および断面図
半導体素子を示す平面図および断面図
【図３４】本発明の第２３の実施例に係る絶縁ゲート型
半導体素子を示す平面図および断面図
半導体素子を示す平面図および断面図
【図３５】本発明の第２４の実施例に係る絶縁ゲート型
半導体素子を示す平面図および断面図
半導体素子を示す平面図および断面図
【図３６】本発明の第２５の実施例に係る絶縁ゲート型
半導体素子を示す平面図および断面図
半導体素子を示す平面図および断面図
【図３７】本発明の第２６の実施例に係る絶縁ゲート型
半導体素子を示す平面図および断面図
半導体素子を示す平面図および断面図
【図３８】本発明の第２７の実施例に係る絶縁ゲート型
半導体素子を示す断面斜視図
半導体素子を示す断面斜視図
【図３９】本発明の第２８の実施例に係る絶縁ゲート型
半導体素子を示す平面図および断面図
半導体素子を示す平面図および断面図
【図４０】本発明のＩＥＧＴおよび従来のＢｉ−ＭＯＳ
トランジスタの電圧−電流特性を比較して示す特性図
トランジスタの電圧−電流特性を比較して示す特性図
【図４１】本発明の第２９の実施例に係る絶縁ゲート型
半導体素子のカソード側の概略構成を示す模式図
半導体素子のカソード側の概略構成を示す模式図
【図４２】本発明の第３０の実施例に係る絶縁ゲート型
半導体素子のカソード側の概略構成を示す模式図
半導体素子のカソード側の概略構成を示す模式図
１…Ｐ型エミッタ層（第１導電型エミッタ層）
２…Ｎ型バッファ層
３…Ｎ- 型高抵抗ベース層（第２導電型ベース層）
４…Ｐ型ベース層（第１導電型ベース層）
５…Ｎ型ソース層（第２導電型ソース層）
６…ゲート絶縁膜
７…ゲート電極
８…カソード電極
９…アノード電極
１０…第２のＰ型ＭＯＳトランジスタ
１１…Ｐ+ 型ドレイン層
１２…Ｎ- 型ウェル層
１３…Ｐ+ 型ソース層
４０…Ｎ型ポリシリコン層（第２導電型半導体層）
４１…Ｐ型エミッタ層（第１導電型エミッタ層）
４２…Ｎ型バッファ層（第２導電型ベース層）
４３…Ｎ- 型ベース層（第２導電型ベース層）
４４…Ｐ型ベース層（第２導電型ベース層）
４５…Ｎ+ 型ソース層（第１導電型ソース層）
４６…第１のゲート絶縁膜
４７…ゲート電極
４８，４８ａ…Ｐ型ポリシリコン層
４９…カソード電極（第２の主電極）
５０…アノード電極（第１の主電極）
５１…第２のゲート絶縁膜
５２…第１のコンタクトホール
５３…第２のコンタクトホール
６０…第１のゲート絶縁膜
６１…Ｐ+ 型エミッタ層（第１導電型エミッタ層）
６２…Ｎ- 型ベース層（第２導電型ベース層）
６３…Ｐ型ベース層（第１導電型ベース層）
６４…Ｎ型ソース層（第２導電型ソース層）
６５…Ｐ+ 型ドレイン層（第１導電型ドレイン層）
６６…第２のゲート絶縁膜
６７…第１のゲート電極
６８…第２のゲート電極
６９…シリコン基板
７０…絶縁膜
７１…アノード電極（第１の主電極）
７２…カソード電極（第２の主電極）
８１…Ｎ- 型ベース層（第２導電型ベース層）
８２…Ｐ型ベース層（第１導電型ベース層）
８３…Ｎ型ソース層（第２導電型ソース層）
８４…絶縁膜
８５…Ｐ+ 型エミッタ層（第１導電型エミッタ層）
８６…カソード電極（第２の主電極）
８７…アノード電極（第１の主電極）
８８…絶縁膜
８９…シリコン基板
９０…トレンチ溝
９１…ゲート絶縁膜
９２…ゲート電極
９３…電極
９４…トレンチ溝の空き領域
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 井上 智樹
神奈川県川崎市幸区小向東芝町１番地
株式会社東芝研究開発センター内
(56)参考文献 特開 平５−41515（ＪＰ，Ａ)
特許2950688（ＪＰ，Ｂ２)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 29/78
H01L 21/334 - 21/33
H01L 29/786
Claims (3)
- 【請求項１】第１導電型エミッタ層と、 この第１導電型エミッタ層に接して形成された第２導電
型ベース層と、 この第２導電型ベース層に接して形成された第１導電型
ベース層と、 この第１導電型ベース層内に前記第２導電型ベース層に
達する深さに形成された溝にゲート絶縁膜を介して埋め
込み形成されたゲート電極と、 前記溝の側面に接するように前記第１導電型ベース層の
表面に選択的に形成された第２導電型ソース層と、 この第２導電型ソース層、前記第１導電型ベース層、前
記第２導電型ベース層、前記ゲート絶縁膜および前記ゲ
ート電極とで構成された第１のＭＯＳトランジスタとは
異なる場所に設けられ、前記第１導電型エミッタ層の多
数キャリアと同極性のキャリアを、素子外に排出するた
めの第２のＭＯＳトランジスタと、 前記第１導電型エミッタ層に設けられた第１の主電極
と、 前記第１導電型ベース層および前記第２導電型ソース層
にコンタクトする第２の主電極とを具備してなることを
特徴とする絶縁ゲート型半導体素子。 - 【請求項２】第１導電型エミッタ層と、 この第１導電型エミッタ層に接して形成された第２導電
型ベース層と、 この第２導電型ベース層に接して形成された第１導電型
ベース層と、 この第１導電型ベース層内に前記第２導電型ベース層に
達する深さに形成された溝にゲート絶縁膜を介して埋め
込み形成されたゲート電極と、 前記溝の側面に接するように前記第１導電型ベース層の
表面に選択的に形成された第２導電型ソース層と、 前記第２導電型ソース層、前記第１導電型ベース層、前
記第２導電型ベース層、前記ゲート絶縁膜および前記ゲ
ート電極とで構成された第１のＭＯＳトランジスタとは
異なる場所に設けられ、且つ前記ゲート電極が前記第１
導電型エミッタ層のゲート電極と共通であって、前記第
１導電型エミッタ層の多数キャリアと同極性のキャリア
を、素子外に排出するための第２のＭＯＳトランジスタ
と、 前記第１導電型エミッタ層に設けられた第１の主電極
と、 前記第１導電型ベース層および前記第２導電型ソース層
にコンタクトする第２の主電極とを具備してなることを
特徴とする絶縁ゲート型半導体素子。 - 【請求項３】基板上に絶縁膜を介して形成された第２導
電型ベース層と、 この第２導電型ベース層に選択的に形成された第１導電
型エミッタ層と、 前記第２導電型ベース層に選択的に形成された第１導電
型ベース層と、 この第１導電型ベース層内に前記絶縁膜に達する深さに
形成された溝に第１のゲート絶縁膜を介して埋め込み形
成された第１のゲート電極と、 前記溝の側面に接するように前記第１導電型ベース層の
表面に選択的に形成され、前記第１導電型ベース層、前
記第２導電型ベース層、前記第１のゲート絶縁膜および
前記第１のゲート電極とともに、ＭＯＳトランジスタを
構成する第２導電型ソース層と、 前記第１導電型ベース層から前記第２導電型ソース層の
表面にかけて選択的に形成された第１導電型ドレイン層
と、 前記第１導電型エミッタ層に設けられた第１の主電極
と、 前記第１導電型ドレイン層および前記第２導電型ソース
層にコンタクトする第２の主電極と、 前記第１導電型ベース層上から前記第２導電型ベース層
上にかけて、第２のゲート絶縁膜を介して選択的に配置
され、前記第１導電型ベース層、前記第２導電型ベース
層および前記第２のゲート絶縁膜とともに、前記がエミ
ッタ層の多数キャリアと同極性のキャリアを、素子外に
排出するためのＭＯＳゲートを構成する第２のゲート電
極とを具備してなることを特徴とする絶縁ゲート型半導
体素子。
Priority Applications (5)
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|---|---|---|---|
| JP07015194A JP3367747B2 (ja) | 1993-09-17 | 1994-03-15 | 絶縁ゲート型半導体素子 |
| US08/261,384 US5448083A (en) | 1991-08-08 | 1994-06-15 | Insulated-gate semiconductor device |
| US08/487,508 US5585651A (en) | 1991-08-08 | 1995-06-07 | Insulated-gate semiconductor device having high breakdown voltages |
| US08/480,389 US5689121A (en) | 1991-08-08 | 1995-06-07 | Insulated-gate semiconductor device |
| US08/827,530 US5838026A (en) | 1991-08-08 | 1997-03-28 | Insulated-gate semiconductor device |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23157293 | 1993-09-17 | ||
| JP5-231572 | 1993-09-17 | ||
| JP07015194A JP3367747B2 (ja) | 1993-09-17 | 1994-03-15 | 絶縁ゲート型半導体素子 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002245860A Division JP3967646B2 (ja) | 1993-09-17 | 2002-08-26 | 絶縁ゲート型半導体素子 |
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|---|---|
| JPH07135309A JPH07135309A (ja) | 1995-05-23 |
| JP3367747B2 true JP3367747B2 (ja) | 2003-01-20 |
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ID=26411308
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07015194A Expired - Lifetime JP3367747B2 (ja) | 1991-08-08 | 1994-03-15 | 絶縁ゲート型半導体素子 |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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1994
- 1994-03-15 JP JP07015194A patent/JP3367747B2/ja not_active Expired - Lifetime
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| US10361189B2 (en) | 2017-06-09 | 2019-07-23 | Renesas Electronics Corporation | Semiconductor device and manufacturing method thereof |
Also Published As
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