JP3180879B2 - 絶縁ゲート型サイリスタ - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、電力用スイッチング素
子として用いられる絶縁ゲート型サイリスタに関する。

【０００２】

【従来の技術】サイリスタはその低オン電圧特性から、
大容量用途に必要不可欠な素子として使われてきた。そ
して今日、ゲートターンオフ（ＧＴＯ）サイリスタが、
高電圧・大電流用素子として多く使われている。しかし
ながら、ＧＴＯサイリスタは、（１）ターンオフゲイン
が小さく、ターンオフに多大なゲート電流を必要とす
る、（２）安全なターンオフのために大きなスナバ回路
が必要である等、その欠点が顕在化してきている。ま
た、ＧＴＯサイリスタはその電流・電圧特性において、
電流飽和特性を示さないことから、負荷短絡保護のため
にヒューズ等の受動部品を必要とし、システムの小型化
・コスト削減の大きな障害となっている。 この問題点
を克服するために現在、様々なデバイスが考案されてい
るが、その中に、エミッタスイッチドサイリスタ（以下
ＥＳＴと略す）と呼ばれる電圧駆動型サイリスタのデバ
イスがある。M.S.Shekar氏らは、IEEE Electron Device
Lett. vol.12 (1991) p387 に、ＥＳＴが高電圧領域ま
で電流飽和特性を示すことを実測により示した。さら
に、岩室らは、Proc. IEEE ISPSD '93, p71 および Pr
oc.IEEE ISPSD '94, p195 に、このＥＳＴのＦＢＳＯ
Ａ（順バイアス安全動作領域）およびＲＢＳＯＡ（逆バ
イアス安全動作領域）の解析結果を発表し、電圧駆動型
サイリスタにおいて、初めて負荷短絡時の安全動作領域
を有する素子開発に道を開いた。しかし、このＥＳＴで
は、オン状態からターンオフした際に、電流集中を招き
易い場所があり、ターンオフ時の破壊耐量が小さいとい
う問題があった。

【０００３】この問題に対して、岩室らは、先に新しい
構造の絶縁ゲート型サイリスタを提案した（出願番号
特願平６−３０８５１７号）。図１１にその絶縁ゲート
型サイリスタの要部断面図を示す。図１１に見られるよ
うに、この素子は、高比抵抗のｎベース層３の一方の面
側の表面層の一部に第一ｐベース領域４および第二ｐベ
ース領域６が形成され、さらに、寄生サイリスタのラッ
チアップを防ぐ目的で第一ｐベース領域４より拡散深さ
の深いｐ⁺ ウェル領域５が第一ｐベース領域４の一部に
形成されている。ｎベース層３の他方の面側には、ｎ⁺
バッファ層２を介してｐエミッタ層１が形成され、その
裏面には全面にアノード電極１２が設けられている。第
一ｐベース領域４の表面層の一部には、ｎソース領域７
が、第二ｐベース領域６の表面層の一部にはｎエミッタ
領域８がそれぞれ形成されている。そして、表面上に
は、ｎソース領域７とｎエミッタ領域８とに挟まれた第
一ｐベース領域４、ｎベース層３および第二ｐベース領
域６の上にゲート酸化膜９を介してゲート電極１０が設
けられて、ｎチャネル型の横型ＭＯＳＦＥＴが構成され
ている。この側の表面は、燐ガラス（ＰＳＧ）等の絶縁
膜１４で覆われ、その絶縁膜１４に接触孔が明けられて
いる。多結晶シリコン層１３が、その接触孔で第二ｐベ
ース領域６に接するように堆積、熱処理され、その上に
カソード電極１１が被覆している。そしてカソード電極
１１は、ｎソース領域７および第一ｐベース領域４の表
面にも共通に接触している。このように構成された絶縁
ゲートサイリスタの動作を次に説明する。

【０００４】カソード電極１１を接地し、アノード電極
１２に正の電圧を印加した状態でゲート電極１０に、あ
る値以上の正の電圧を加えると、ゲート酸化膜９の下の
第一ｐベース領域４の表面層に反転層が形成され、前記
横型ＭＯＳＦＥＴがオンする。この結果、まず電子がカ
ソード電極１１からｎソース領域７、第一ｐベース領域
４の表面層のチャネルを通ってｎベース層３に供給され
る。この電子は、ｐエミッタ層１、ｎ⁺ バッファ層２、
ｎベース層３、第一ｐベース領域４からなるｐｎｐトラ
ンジスタのベース電流として働き、よってこのｐｎｐト
ランジスタが動作する。正孔はｐエミッタ層１からｎ⁺
バッファ層２、ｎベース層３に注入され、一部は第一ｐ
ベース領域４へと流れ、カソード電極１１へと抜ける。
また正孔の別の一部は第二ｐベース領域６へと流れ、ｎ
エミッタ領域８の下を通り、多結晶シリコン層１３を通
ってカソード電極１１へと抜ける。このモードを、ＩＧ
ＢＴモードと言う。

【０００５】この第二ｐベース領域６へと流れる正孔電
流がさらに増加すると、多結晶シリコン層１３を通るこ
とによって第二ｐベース領域６の電位が上昇し、ついに
はｎエミッタ領域８と第２ｐベース領域５の間のｐｎ接
合が順バイアスされ、ｐエミッタ層１、ｎ⁺ バッファ層
２、ｎベース層３、第二ｐベース領域６およびｎエミッ
タ領域８からなるサイリスタがオンの状態となる。この
モードを、サイリスタモードと言う。

【０００６】この絶縁ゲート型サイリスタをオフするに
は、ゲート電極１０の電位を横型ＭＯＳＦＥＴのしきい
値以下にし、このＭＯＳＦＥＴをオフする。その結果、
ｎエミッタ領域８がカソード電極１１から電気的に分離
され、よってサイリスタの動作が止まる。図１１の絶縁
ゲート型サイリスタでは、第二ｐベース領域６に多結晶
シリコン層１３の抵抗体を介してカソード電極１１を接
触させることにより、ＩＧＢＴモードからサイリスタモ
ードにスイッチする際にＥＳＴで必要であった第二ｐベ
ース領域６を横方向に流れる電流を全く使わないで済
む。従って、ｎエミッタ領域８と第二のｐベース領域６
との間のｐｎ接合の回復が均一にでき、ターンオフ時の
電流集中が回避されて、破壊耐量が格段に大きい。

【０００７】図１１の絶縁ゲート型サイリスタでは、ｎ
エミッタ領域８の拡散深さがｎソース領域７のそれより
深くなるようにしている。これにより、サイリスタ部の
ｎエミッタ領域８、第二ｐベース領域６、ｎベース層３
からなるｎｐｎトランジスタの電流増幅率を大きくし
て、オン電圧を低減している。図１２に図１１の絶縁ゲ
ート型サイリスタのゲート電極の中央断面における平面
図を示す。第一、第二のｐベース領域はいずれもストラ
イプ状に形成されているので、ゲート電極１０、絶縁膜
１４、カソード電極１１および多結晶シリコン層１３は
図の断面ではいずれもストライプ状に表されている。第
一ｐベース領域で代表されるＩＧＢＴ部分は、カソード
電極１１を挟んだ絶縁膜１４より少し外側のゲート電極
１０の下への拡散領域までの領域であり、第二のｐベー
ス領域で代表されるサイリスタ部分は多結晶シリコン層
１３を挟んだ絶縁膜１４より少し外側のゲート電極１０
の下への拡散領域までの領域であつて、ＩＧＢＴ部分の
面積とサイリスタ部分の面積との比は従来の素子では１
か、それより小さい値であった。すなわち、サイリスタ
部分をＩＧＢＴ部分より広くするのが普通であった。

【０００８】図１３に別の絶縁ゲート型サイリスタのゲ
ート電極の中央断面における平面図を示す。第一のｐベ
ース領域は方形に形成され、第二のｐベース領域は第一
のｐベース領域の外側を包むように形成されている。従
って図の断面図では、カソード電極１１を囲んで絶縁膜
１４、その周りに方形環状のゲート電極１０、更にその
周りに絶縁膜１４を介して多結晶シリコン層１３が配置
されている。１６はゲート電極１０をつなくゲートラン
ナであり、これがあるため多結晶シリコン層１３はゲー
ト電極１０を完全に囲んではいないがほぼ囲んでいると
いえる。第一のｐベース領域で代表されるＩＧＢＴ部分
は、カソード電極１１を囲んだ絶縁膜１４より少し外側
のゲート電極１０の下への拡散領域までの領域であり、
第二のｐベース領域で代表されるサイリスタ部分は多結
晶シリコン層１３を挟んだ絶縁膜１４より少し外側のゲ
ート電極１０の下への拡散領域までの領域であつて、こ
の場合も、ＩＧＢＴ部分の面積とサイリスタ部分の面積
との比は１より小さい値であった。すなわち、サイリス
タ部分をＩＧＢＴ部分より広くするのが普通であった。

【０００９】

【発明が解決しようとする課題】絶縁ゲート型サイリス
タのオン電圧は、電力用スイッチング装置の特に定常損
失の低減のために、低いことが要求される。そして、絶
縁ゲート型サイリスタのオン電圧を小さくする場合、よ
り速くサイリスタ動作を起こさせる必要がある。このた
めには、ｐｎｐトランジスタ動作によるアノード電極１
２からの正孔の注入が大きいことが望ましく、ｐｎｐト
ランジスタの電流増幅率の大きいことが望ましい。しか
し、従来の絶縁ゲート型サイリスタでは、ほぼ同じ面積
のＩＧＢＴ部分とサイリスタ部分とが並列に接続された
構造をとるためにｐｎｐトランジスタの電流増幅率を大
きくしても、ベース電流となる電子の供給がＩＧＢＴ部
分からのみであり、絶縁ゲート型サイリスタの初期動作
（ＩＧＢＴモード）におけるｐｎｐトランジスタの動作
に必要な電子電流を十分得る構造とは言えず、オン電圧
は思ったほど小さくならない。

【００１０】以上の問題に鑑み本発明の目的は、オン電
圧の小さい絶縁ゲート型サイリスタを提供することにあ
る。

【００１１】

【課題を解決するための手段】上記の課題解決のため本
発明は、高比抵抗の第一導電型ベース層と、その第一導
電型ベース層の一面側の表面層に選択的に離れて形成さ
れた第一、第二の第二導電型ベース領域と、第一の第二
導電型ベース領域の下方に接続して形成された第二導電
型ウェル領域と、第一の第二導電型ベース領域の表面層
に選択的に形成された第一導電型ソース領域と、第二の
第二導電型ベース領域の表面層に選択的に形成された第
一導電型エミッタ領域と、第一導電型のソース領域およ
びエミッタ領域間に挟まれた第一の第二導電型ベース領
域の露出部、第一導電型ベース層の露出部、第二の第二
導電型ベース領域の露出部の表面上にゲート絶縁膜を介
して形成されたゲート電極と、第一の第二導電型ベース
領域の露出部と第一導電型ソース領域とに共通に接触す
る第一主電極と、その第一主電極と第二の第二導電型ベ
ース領域の露出部との間に介在して双方に接触する抵抗
体と、第一導電型ベース層の他面側に形成された第二導
電型エミッタ層と、その第二導電型エミッタ層に接触す
る第二主電極とを有する絶縁ゲート型サイリスタにおい
て、第一の第二導電型ベース領域で定義されるＩＧＢＴ
部分の面積と第二の第二導電型ベース領域で定義される
サイリスタ部分の面積との比が１より大きく、５０より
小さいものとする。

【００１２】特に、第一主電極と第二の第二導電型ベー
ス領域の露出部との間に介在して双方に接触する抵抗体
の第二の第二導電型ベース領域との接触面を囲んで第一
の第二導電型ベース領域およびその表面層の第一導電型
ソース領域が形成され、前記接触面上の抵抗体を囲んで
層間絶縁膜を介してゲート電極が設けられ、そのゲート
電極の他方の側に層間絶縁膜を介し第一主電極が設けて
いるものとする。

【００１３】その場合、第一主電極と第二の第二導電型
ベース領域の露出部との間に介在して双方に接触する抵
抗体の第二導電型ベース領域との接触面の形状が、多角
形、円形または楕円形のいずれかであり、また、第一主
電極の第一の第二導電型ベース領域および第一導電型ソ
ース領域との接触面の形状が、多角形、円形または楕円
形のいずれかであることがよい。

【００１４】また、第一、第二の第二導電型ベース領域
の端にトレンチを設け、そのトレンチ内にゲート電極を
埋め込んだ構造の絶縁ゲート型サイリスタにおいてもト
レンチ内面に投影した第一の第二導電型ベース領域の面
積で定義されるＩＧＢＴ部分の面積とトレンチ内面に投
影した第二の第二導電型ベース領域で定義されるサイリ
スタ部分の面積との比が１より大きく、５０より小さい
ことが重要である。

【００１５】更にまた、抵抗体が多結晶シリコンからな
ることがよい。

【００１６】

【作用】上記の手段を講じ、第一の第二導電型ベース領
域で定義されるＩＧＢＴ部分の面積と第二の第二導電型
ベース領域で定義されるサイリスタ部分の面積との比が
１より大きく、５０より小さくした本発明の絶縁ゲート
型サイリスタは、ＩＧＢＴ部分の面積比が増し、ＩＧＢ
Ｔ部分の第二導電型エミッタ層からの正孔の注入量が増
え、サイリスタモードへの移行が速められる。

【００１７】特に、前記第二の第二導電型ベース領域上
の接触面上の抵抗体を囲んで層間絶縁膜を介してゲート
電極が設けられ、そのゲート電極の他方の側に層間絶縁
膜を介し第一主電極が設けているものとすれば、ＩＧＢ
Ｔ部分／サイリスタ部分の面積比を大きくし易い構造と
なる。そして、第一主電極と第二の第二導電型ベース領
域の露出部との間に介在して双方に接触する抵抗体の第
二導電型ベース領域との接触領域を例えば多角形、円形
或いは楕円形にし、それを囲む形に、ゲート電極、第二
の第二導電型ベース領域、第一導電型エミッタ領域、抵
抗体を設けることにより、半導体基板の面積の利用効率
が高められ、また電流、電圧の分布が均一化され、熱的
なバランスもよくなる。

【００１８】更に、第一主電極と第一導電型ソース領域
および第一の第二導電型ベース領域との接触部の形状
が、多角形、円形または楕円形のいずれかであるものと
すれば、半導体基板の面積の利用効率が高められ、また
電流、電圧の分布が均一化され、熱的なバランスもよく
なる。抵抗体が多結晶シリコンからなるものとすれば、
形成が容易で、りんガラスやカソード電極、半導体基板
表面とのなじみが良く、しかも比抵抗の調節もできる。

【００１９】

【実施例】以下、図１１と共通の部分に同一の符号を付
した図面を参照しながら本発明の実施例を説明する。以
下の実施例では、第一導電型をｎ型、第二導電型をｐ型
とするが、これを逆にすることもできる。図１は本発明
の一実施例の絶縁ゲート型サイリスタの要部断面図であ
る。図に示したのは、電流のスイッチングを行う活性領
域の単位の部分であって、実際の半導体素子では、図の
ような構造が多数集積されていることが多い。また、半
導体素子では、図に示した活性領域の他に、周縁部分に
耐圧を分担する部分が設けられるが、耐圧部分は、本発
明の本質に関わる部分ではないので省略する。

【００２０】図１において、高比抵抗のｎベース層３の
一方の面側の表面層に拡散深さが３．０μｍの第一ｐベ
ース領域４、第二ｐベース領域６が形成され、さらに、
寄生サイリスタのラッチアップを防ぐ目的で、第一ｐベ
ース領域４の一部に第一ｐベース領域４より拡散深さの
深いｐ⁺ ウェル領域５が形成されている。他方の面側に
はｎ⁺ バッファ層２を介してｐエミッタ層１が形成され
ている。第一ｐベース領域４の表面層には、ｎソース領
域７が、第二ｐベース領域６の表面層には、ｎエミッタ
領域８がそれぞれ形成されている。そして表面上には、
図１１と同様に、ｎソース領域７とｎエミッタ領域８に
挟まれた範囲のｎベース層３、第一ｐベース領域４、第
二ｐベース領域６の表面上にはゲート酸化膜９を介して
多結晶シリコンからなるゲート電極１０が設けられて、
ｎチャネルＭＯＳＦＥＴが構成されている。露出表面上
およびゲート電極１０上は、減圧ＣＶＤ法によるリンガ
ラス（ＰＳＧ）等の絶縁膜１４が堆積され、そのｎソー
ス領域７上にカソード電極接触部１５が、第二ｐベース
領域６の表面上に多結晶シリコン接触部１７が開けられ
る。そして第二ｐベース領域６の表面上および絶縁膜１
４の上に、抵抗体として多結晶シリコン層１３が堆積さ
れる。更に、一部コンタクト孔を設けた第二絶縁膜１８
で覆われ、その上にＡｌ−Ｓｉ合金のカソード電極１１
が形成される。多結晶シリコン層１３での電位降下を効
率よく行うため、図１に示すように多結晶シリコン接触
部１７と第二絶縁膜１８に開けられた多結晶シリコン層
１３とカソード電極１１とのコンタクト孔とを離して、
抵抗体としての多結晶シリコン層１３の距離を大きくと
ってもよい。本実施例ではゲート酸化膜９として、厚さ
０．６５μｍのシリコン酸化膜を用いた。

【００２１】特に図１１の従来例と異なる点は、第一の
ｐベース領域４と第二のｐベース領域６に跨がるゲート
電極１０だけでなく、第一のｐベース領域だけを両側に
もつゲート電極１９があることである。このように第一
のｐベース領域４の面積を広くするだけでなく、第一ｐ
ベース領域４の数を増やしてＩＧＢＴ部分の面積比を大
きくすることもできる図２は、図１のようなセルの複数
個を含むＭＯＳＦＥＴのゲート電極１０の中央を通る断
面図で、いずれも図１と共通の部分には、同一の符号が
付されている。カソード電極１１、ゲート電極１０およ
び１９、多結晶シリコン層１３およびそれらを隔てる絶
縁膜１４が、いずれもストライプ状に配置されている。

【００２２】第一のｐベース領域で代表されるＩＧＢＴ
部分は、カソード電極１１を挟んだ絶縁膜１４より少し
外側のゲート電極１０の下の拡散領域までの領域であ
り、第二のｐベース領域で代表されるサイリスタ部分は
多結晶シリコン層１３を挟んだ絶縁膜１４より少し外側
のゲート電極１０の下の拡散領域までの領域であつて、
ＩＧＢＴ部分の面積とサイリスタ部分の面積との比を従
来の素子より大きく、２とした。すなわち、ＩＧＢＴ部
分をサイリスタ部分より２倍広くした。

【００２３】このように形成された絶縁ゲート型サイリ
スタの動作を図１を用いて説明する。カソード電極１１
を接地し、アノード電極１２に正の電圧を印加した状態
でゲート電極１０に、しきい値以上の正の電圧を加える
と、ゲート酸化膜９の下の第一ｐベース領域４の表面層
に反転層が形成され、横型ＭＯＳＦＥＴがオンする。こ
れにより、まず電子がカソード電極１１→ｎソース領域
７→ＭＯＳＦＥＴのチャネルを通ってｎベース層３に供
給される。この電子は、ｐエミッタ層１、ｎ⁺バッファ
層２、ｎベース層３および第一ｐベース領域４からなる
ｐｎｐトランジスタのベース電流として働き、ｐｎｐト
ランジスタが動作する。その結果、正孔がｐエミッタ層
１から注入されｎ⁺ バッファ層２、ｎベース層３を通っ
てその一部が、第二ｐベース領域６へと流れ、多結晶シ
リコン層１３を通ってカソード電極１１へ抜けていく。
その際、多結晶シリコン層１３を正孔電流が通ることに
よって第二ｐベース領域６の電位が上昇し、ついにはｎ
エミッタ領域８から電子の注入が生じ、サイリスタモー
ドが動作する。

【００２４】ターンオフ時には、ゲート電極１０の電位
を横型ＭＯＳＦＥＴのしきい値電圧以下に下げ、このＭ
ＯＳＦＥＴをオフすることで、ｎエミッタ領域８をカソ
ード電極１１から電位的に切り離し、サイリスタ動作が
止まる。試作した本発明第一の実施例の絶縁ゲート型サ
イリスタの、電流密度１００Ａｃｍ^-2時の電圧で定義し
たオン電圧を測定したところ、０．９Ｖであつた。同じ
チップサイズ、同じプロセス条件で従来型の絶縁ゲート
型サイリスタ、ＥＳＴおよびＩＧＢＴを試作し、オン電
圧を比較したところ、それぞれ１．２Ｖ、１．６Ｖおよ
び２．３Ｖであつた。これらの素子は、同じライフタイ
ム制御法を行っただけであり、同じターンオフ時間を示
すとは限らないが、本発明の絶縁ゲート型サイリスタ
は、他の素子に比べて低いオン電圧を示すことが期待で
きる。

【００２５】図３は、図１に示した本発明の絶縁ゲート
型サイリスタ（○印）、比較のための図１１に示した従
来型の絶縁ゲート型サイリスタ（□印）、ＩＧＢＴ（△
印）およびＥＳＴ（×印）のオン電圧とターンオフ時間
のトレードオフ特性の測定結果を示した図である。横軸
は電流密度１００Ａｃｍ^-2時の電圧で定義したオン電
圧、縦軸はターンオフ時間である。上記のそれぞれのデ
バイスはいずれも、図２に示したストライプタイプの６
００Ｖ用素子として設計・試作されたもので、比抵抗
０．０２Ω・ｃｍ厚さ４５０μｍのｐエミッタ層１上に
それぞれ比抵抗／厚さが０．１Ω・ｃｍ／１０μｍのｎ
⁺ バッファ層２、４０Ω・ｃｍ／５５μｍのｎベース層
３をエピタキシャル成長させたウェハを用いた。チップ
サイズは四素子とも１ｃｍ² である。本発明の絶縁ゲー
ト型サイリスタのＩＧＢＴ部分／サイリスタ部分の面積
比は２であり、従来の絶縁ゲート型サイリスタのそれは
１である。本発明の絶縁ゲート型サイリスタは、ＩＧＢ
Ｔ、ＥＳＴ、従来の絶縁ゲート型サイリスタのいずれよ
りも優れたトレードオフ特性を示した。

【００２６】本発明の絶縁ゲート型サイリスタは、従来
の絶縁ゲート型サイリスタとフォトマスクをかえるだけ
で、全く同様の製造方法によって作成でき、製造上の問
題はない。図４に本発明第一の実施例の絶縁ゲート型サ
イリスタにおけるオン電圧のＩＧＢＴ部分／サイリスタ
部分面積比依存性を示す。横軸はＩＧＢＴ部分／サイリ
スタ部分面積比、縦軸はオン電圧である。勿論ターンオ
フ時間が一定という条件の下での比較である。面積比が
１の従来の絶縁ゲート型サイリスタから、ＩＧＢＴ部分
の面積比を大きくする程、オン電圧は低下している。但
し、ＩＧＢＴ部分／サイリスタ部分の面積比が５０を超
えると、素子の全面積に占めるサイリスタ部分の面積が
小さくなり、逆にオン電圧は上昇している。これは、サ
イリスタ動作時のｎエミッタ領域８からの電子の注入が
少なくなるためと考えられる。

【００２７】図５は、本発明第二の実施例の絶縁ゲート
型サイリスタのカソード電極１１を一部削除して示した
斜視図であり、図６は、そのようなセルの複数個を含む
半導体素体上の構造のゲート電極１０の中央を通る断面
図で、いずれも図１と共通の部分には、同一の符号が付
されている。図において、多結晶シリコン層１３は第二
ｐベース領域６に、図５で点線で示した方形の多結晶シ
リコン層接触部１７で接触し、ゲート電極１０は、この
接触部１７を囲んだほぼ角環状に形成され、隣接セルの
ゲート電極１０とゲートランナ１６により接続されてい
る。第一ｐベース領域４、およびｎソース領域７も、こ
のゲート電極１０の外周部直下からほぼ角環状に囲んで
いる。カソード電極１１は、このゲート電極１０を絶縁
膜１４を介して取り囲み、第一ｐベース領域４およびそ
の表面層のｎソース領域７に接触している。これによ
り、カソード電極１１と第一ｐベース領域４およびその
表面層のｎソース領域７との接触面積を増大させること
ができ、素子全体に占めるＩＧＢＴ部分の面積比が増加
するため、低オン電圧化が図れる。なお図６の点線は多
結晶シリコン層１３が絶縁膜１４上に延びている範囲を
示す。

【００２８】図５、図６の第二の実施例の絶縁ゲート型
サイリスタにおいては、ゲート電極１０がほぼ方形の環
状で、第二ｐベース領域６や第二ｐベース領域６への多
結晶シリコン層接触部１７等も方形の例を示したが、方
形に限られたものではなく、三角形、五角形以上の多角
形、円形或いは、楕円形でも良い。また、第一ｐベース
領域４およびｎソース領域７へカソード電極１１が接触
するカソード電極接触部１５の形状を方形、三角形、五
角形以上の多角形、円形或いは、楕円形にすることもで
きる。そのようにすることによって、半導体基板の面積
の利用効率が高められ、また電流、電圧の分布が均一化
され、熱的なバランスもよくなる。

【００２９】図７は、本発明第三の実施例の絶縁ゲート
型サイリスタの、ゲート電極１０の中央を通る平面断面
図である。この絶縁ゲート型サイリスタは、ゲート電極
１０に設けられた共に方形の孔を通じて第一のｐベース
領域４、第二のｐベース領域６が形成され、ゲート電極
１０の上および側部に堆積された絶縁膜１４に設けられ
た接触孔を通じて第一のｐベース領域４の表面層の一部
に形成されたｎソース領域７の表面に接触するカソード
電極１１と、第二のｐベース領域６の表面に接触する多
結晶シリコン層１３が示されている。図において、ＩＧ
ＢＴ部分は、カソード電極１１を含む方形の絶縁膜１４
の少し外側のゲート電極１０下への拡散領域までの領域
であり、一方サイリスタ部分は多結晶シリコン層１３を
含む方形の絶縁膜１４の少し外側のゲート電極１０下へ
の拡散領域までの領域である。ＩＧＢＴ部分の数をサイ
リスタ部分より多くして、ＩＧＢＴ部分／サイリスタ部
分の面積比を１より大きく、５０より小さくしている。
図７の場合は、ＩＧＢＴ部分／サイリスタ部分の面積比
は２であるが、配置や大きさを変えることにより、この
比は自由に変えられる。

【００３０】図８は、本発明第四の実施例の絶縁ゲート
型サイリスタの、ゲート電極１０の中央を通る平面断面
図である。この絶縁ゲート型サイリスタは、ゲート電極
１０に設けられた共に円形の孔を通じて第一のｐベース
領域４、第二のｐベース領域６が形成されている。図７
の第三の実施例とパターンが異なるだけで、ゲート電極
１０、カソード電極１１、多結晶シリコン層１３および
絶縁膜１４の構成は同じである。図８の場合も、ＩＧＢ
Ｔ部分／サイリスタ部分の面積比は２であるが、配置や
大きさを変えることにより、この比は自由に変えられ
る。

【００３１】図７、８の第三、第四の実施例の絶縁ゲー
ト型サイリスタにおいても、図１の第一の実施例と同様
に従来の絶縁ゲート型サイリスタより優れた、勿論ＥＳ
ＴやＩＧＢＴよりも優れたオン電圧・ターンオフ時間の
トレードオフ特性が得られた。更に、ゲート電極１０に
設けられる第一のｐベース領域４、第二のｐベース領域
６を形成するための孔の形状は、六角形、八角形、十角
形等の多角形や楕円にすることもできる。

【００３２】これまでの例は、いずれもｐエミッタ層１
とｎベース層３との間にｎ⁺ バッファ層２を設けた素子
であったが、ｎ⁺ バッファ層２の無い素子においても、
本発明は適用できる。エピタキシャルウェハでなく、バ
ルクシリコンウェハを用いて２５００Ｖクラスの絶縁ゲ
ート型サイリスタを試作した。図２のようなストライプ
パターンを用い、ＩＧＢＴ部分／サイリスタ部分の面積
比が２のものである。この本発明第五の実施例である絶
縁ゲート型サイリスタのオン電圧（電流密度１００Ａｃ
ｍ^-2時の電圧で定義）を測定したところ、１．０Ｖであ
つた。同じチップサイズ、同じプロセス条件で従来型
（ＩＧＢＴ部分／サイリスタ部分の面積比が１）の絶縁
ゲート型サイリスタ、ＥＳＴおよびＩＧＢＴを試作し、
オン電圧を比較したところ、それぞれ１．３Ｖ、２．０
Ｖおよび３．３Ｖであつた。同じライフタイム制御法を
行っただけであり、同じターンオフ時間を示すとは限ら
ないが、本発明の絶縁ゲート型サイリスタは、他の素子
に比べて低いオン電圧を示すことが期待できる。

【００３３】図９は、そのようにしてバルクシリコンウ
ェハを用いて作成した、２５００Ｖクラスの絶縁ゲート
型サイリスタのオン電圧とターンオフ時間とのトレード
オフ特性の結果（○印）を示す。比較のため、同じ大き
さのチップで試作した従来型の絶縁ゲート型サイリスタ
（□印）、ＥＳＴ（△印）およびＩＧＢＴ（×印）に付
いての測定値も示した。横軸は１００Ａｃｍ^-2でのオン
電圧、縦軸はターンオフ時間である。

【００３４】本発明第五の実施例の２５００Ｖクラスの
絶縁ゲート型サイリスタは従来の絶縁ゲート型サイリス
タより優れたトレードオフ特性を示す。従って、本発明
は素子の定格や結晶の成長方法によらず、オン電圧の低
減に有効であることがわかる。更にまた、図１０は本発
明第六の実施例の絶縁ゲート型サイリスタの要部断面図
である。このようにトレンチ構造のゲートをもつ絶縁ゲ
ート型サイリスタにすることもできる。すなわち、ｎベ
ース層３の表面層に選択的に第二ｐベース領域６と第一
ｐベース領域４とを形成し、第一ｐベース領域４の下部
にはｐウェル領域５が加えられている。第一ｐベース領
域４および第二ｐベース領域６の端に表面からｎベース
層３に達するトレンチ２０および２１を設け、そのトレ
ンチ内面に露出した第一ｐベース領域４の表面層に選択
的にｎソース領域７が形成され、第二ｐベース領域６の
表面層に選択的にｎエミッタ領域８が形成されている。
ｎソース領域７とｎベース層３に挟まれた第一ｐベース
領域４のトレンチ２０の内面への露出部の表面上および
ｎエミッタ領域８とｎベース層３に挟まれた第二ｐベー
ス領域６のトレンチ２０の内面への露出部の表面上にゲ
ート酸化膜９を介してゲート電極１０が設けられてい
る。第一ｐベース領域４とｎソース領域７との表面には
共通に接触するカソード電極１１が、そのカソード電極
１１と第二ｐベース領域６の表面との間に介在して双方
に接触する多結晶シリコン層１３が、また、ｎベース層
３の他面側にｎ⁺ バッファ層２を介して形成されたｐ⁺
エミッタ層１の裏面に接触するアノード電極１２がそれ
ぞれ設けられている。１４はゲート電極１０、１９とカ
ソード電極１１とを分離する絶縁膜である。両側に第一
ｐベース領域４と第二ｐベース領域６をもつトレンチ２
０内にはゲート電極１０が、両側に第一ｐベース領域４
だけをもつトレンチ２１内にはゲート電極１９が埋め込
まれている。従って、トレンチ内面に投影した第一ｐベ
ース領域４の面積で定義されるＩＧＢＴ部分の面積とト
レンチ内面に投影した第二ｐベース領域６で定義される
サイリスタ部分の面積との比が１より大きくなってい
る。この場合もＩＧＢＴ部分とサイリスタ部分の面積比
が１の従来の絶縁ゲート型サイリスタより低いオン電圧
を示した。本実施例では、トレンチ構造を採用したた
め、上述の実施例に比べ単一セルが例えば５０μｍであ
ったものが４０μｍに短くでき、その結果オン電圧が一
層低くなる。すなわち、トレンチ構造にすることによっ
て、６００Ｖクラスの素子の場合、オン電圧は０．９Ｖ
から０．８Ｖに、また２５００Ｖクラスの素子の場合
１．０Ｖから０．９Ｖになつた。

【００３５】

【発明の効果】以上に述べたように本発明によれば、Ｉ
ＧＢＴ部分とサイリスタ部分との面積比を１ないし５０
にすることにより、ＩＧＢＴ部分のｐエミッタ層からの
正孔の注入量を増してサイリスタモードへの移行を速
め、絶縁ゲート型サイリスタとしてのオン電圧を低減で
きる。その結果、６００Ｖクラスから２５００Ｖ以上に
およぶ広い耐圧領域において、従来の絶縁ゲート型サイ
リスタやＩＧＢＴ、ＥＳＴより格段に優れたトレードオ
フ特性の絶縁ゲート型サイリスタが得られる。従って本
発明の絶縁ゲート型サイリスタは、スイッチング素子と
して優れており、電力用変換装置等の定常損失およびス
イッチング損失の大幅な低減に寄与するものである。

【図面の簡単な説明】

【図１】本発明の第一の実施例の絶縁ゲート型サイリス
タの要部断面図

【図２】図１の絶縁ゲート型サイリスタのゲート電極中
央での平面断面図

【図３】本発明第一の実施例の絶縁ゲート型サイリスタ
のオン電圧とターンオフ時間の関係図

【図４】本発明第一の実施例の絶縁ゲート型サイリスタ
におけるオン電圧のＩＧＢＴ部／サイリスタ部面積比依
存性を示す図

【図５】本発明の第二の実施例の絶縁ゲート型サイリス
タの要部斜視断面図

【図６】図５の絶縁ゲート型サイリスタのゲート電極中
央での平面断面図

【図７】本発明の第三の実施例の絶縁ゲート型サイリス
タのゲート電極中央での平面断面図

【図８】本発明の第四の実施例の絶縁ゲート型サイリス
タのゲート電極中央での平面断面図

【図９】本発明第五の実施例の絶縁ゲート型サイリスタ
のオン電圧とターンオフ時間の関係を示す図

【図１０】本発明の第六の実施例の絶縁ゲート型サイリ
スタの要部断面図

【図１１】従来の絶縁ゲート型サイリスタの要部斜視断
面図

【図１２】図１１の絶縁ゲート型サイリスタのゲート電
極中央での平面断面図

【図１３】従来の別の絶縁ゲート型サイリスタのゲート
電極中央での平面断面図

【符号の説明】

１ ｐ⁺ エミッタ層 ２ ｎ⁺ バッファ層 ３ ｎベース層 ４ 第一ｐベース領域 ５ ｐウェル領域 ６ 第二ｐベース領域 ７ ｎソース領域 ８ ｎエミッタ領域 ９ ゲート酸化膜 １０ ゲート電極 １１ カソード電極 １２ アノード電極 １３ 多結晶シリコン層 １４ ＰＳＧ １５ カソード電極接触部 １６ ゲートランナ １７ 多結晶シリコン接触部 １８ 第二絶縁膜 １９ ゲート電極 ２０ トレンチ

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平６−350076（ＪＰ，Ａ) 特開 平４−269874（ＪＰ，Ａ) 特開 平７−30111（ＪＰ，Ａ) 特開 平８−213588（ＪＰ，Ａ) 特開 平８−153869（ＪＰ，Ａ) 特開 平８−70116（ＪＰ，Ａ) 特開 平８−236543（ＪＰ，Ａ) 特開 昭63−80572（ＪＰ，Ａ) 実開 平10−219（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 29/74 H01L 29/749

Claims (8)

(57)【特許請求の範囲】
1. 【請求項１】高比抵抗の第一導電型ベース層と、その第
   一導電型ベース層の一面側の表面層に選択的に離れて形
   成された第一、第二の第二導電型ベース領域と、第一の
   第二導電型ベース領域の下方に接続して形成された第二
   導電型ウェル領域と、第一の第二導電型ベース領域の表
   面層に選択的に形成された第一導電型ソース領域と、第
   二の第二導電型ベース領域の表面層に選択的に形成され
   た第一導電型エミッタ領域と、第一導電型ソース領域と
   第一導電型ベース層の露出部に挟まれた第一の第二導電
   型ベース領域の露出部の表面上および第一導電型エミッ
   タ領域と第一導電型ベース層の露出部に挟まれた第二の
   第二導電型ベース領域の露出部の表面上にゲート絶縁膜
   を介して形成されたゲート電極と、第一の第二導電型ベ
   ース領域の露出部と第一導電型ソース領域とに共通に接
   触する第一主電極と、その第一主電極と第二の第二導電
   型ベース領域の露出部との間に介在して双方に接触する
   抵抗体と、第一導電型ベース層の他面側に形成された第
   二導電型エミッタ層と、その第二導電型エミッタ層に接
   触する第二主電極とを有するものにおいて、第一の第二
   導電型ベース領域で定義されるＩＧＢＴ部分の面積と第
   二の第二導電型ベース領域で定義されるサイリスタ部分
   の面積との比が１より大きく、５０より小さいことを特
   徴とする絶縁ゲート型サイリスタ。
2. 【請求項２】第一の第二導電型ベース領域の数が第二の
   第二導電型ベース領域の数より多いことを特徴とする請
   求項１に記載の絶縁ゲート型サイリスタ。
3. 【請求項３】第一主電極と第二の第二導電型ベース領域
   の露出部との間に介在して双方に接触する抵抗体の第二
   の第二導電型ベース領域との接触面を囲んで第一の第二
   導電型ベース領域およびその表面層の第一導電型ソース
   領域が形成され、前記接触面上の抵抗体を囲んで層間絶
   縁膜を介してゲート電極が設けられ、そのゲート電極の
   他方の側に層間絶縁膜を介し第一主電極が設けられたこ
   とを特徴とする請求項１または２に記載の絶縁ゲート型
   サイリスタ。
4. 【請求項４】第一主電極と第二の第二導電型ベース領域
   の露出部との間に介在して双方に接触する抵抗体の第二
   導電型ベース領域との接触面の形状が、多角形、円形ま
   たは楕円形のいずれかであることを特徴とする請求項１
   ないし３のいずれかに記載の絶縁ゲート型サイリスタ。
5. 【請求項５】第一主電極の第一の第二導電型ベース領域
   および第一導電型ソース領域との接触面の形状が、多角
   形、円形または楕円形のいずれかであることを特徴とす
   る請求項１ないし４のいずれかに記載の絶縁ゲート型サ
   イリスタ。
6. 【請求項６】高比抵抗の第一導電型ベース層と、その第
   一導電型ベース層の一面側の表面層に選択的に離れて形
   成された第一、第二の第二導電型ベース領域と、第一の
   第二導電型ベース領域の下方に接続して形成された第二
   導電型ウェル領域と、第一、第二の第二導電型ベース領
   域の端に形成された底が第一導電型ベース層に達するト
   レンチと、トレンチの内面に露出した第一の第二導電型
   ベース領域の表面層に選択的に形成された第一導電型ソ
   ース領域と、トレンチの内面に露出した第二の第二導電
   型ベース領域の表面層に選択的に形成された第一導電型
   エミッタ領域と、第一導電型ソース領域と第一導電型ベ
   ース層に挟まれた第一の第二導電型ベース領域のトレン
   チ内面への露出部の表面上および第一導電型エミッタ領
   域と第一導電型ベース層に挟まれた第二の第二導電型ベ
   ース領域のトレンチ内面への露出部の表面上にゲート絶
   縁膜を介して形成されたゲート電極と、第一の第二導電
   型ベース領域と第一導電型ソース領域との表面に共通に
   接触する第一主電極と、その第一主電極と第二の第二導
   電型ベース領域の表面との間に介在して双方に接触する
   抵抗体と、第一導電型ベース層の他面側に形成された第
   二導電型エミッタ層と、その第二導電型エミッタ層に接
   触する第二主電極とを有するものにおいて、トレンチ内
   面に投影した第一の第二導電型ベース領域の面積で定義
   されるＩＧＢＴ部分の面積とトレンチ内面に投影した第
   二の第二導電型ベース領域で定義されるサイリスタ部分
   の面積との比が１より大きく、５０より小さいことを特
   徴とする絶縁ゲート型サイリスタ。
7. 【請求項７】第一の第二導電型ベース領域の数が第二の
   第二導電型ベース領域の数より多いことを特徴とする請
   求項６に記載の絶縁ゲート型サイリスタ。
8. 【請求項８】抵抗体が多結晶シリコンからなることを特
   徴とする請求項１ないし７のいずれかに記載の絶縁ゲー
   ト型サイリスタ。