JP3180878B2 - 絶縁ゲート型サイリスタ - Google Patents
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
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- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
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Description
【０００１】
【産業上の利用分野】本発明は、電力用スイッチング素
子として用いられる絶縁ゲート型サイリスタに関する。
子として用いられる絶縁ゲート型サイリスタに関する。
【０００２】
【従来の技術】サイリスタはその低オン電圧特性から、
大容量用途に必要不可欠な素子として使われてきた。そ
して今日、ゲートターンオフ（ＧＴＯ）サイリスタが、
高電圧・大電流用素子として多く使われている。しかし
ながら、ＧＴＯサイリスタは、（１）ターンオフゲイン
が小さく、ターンオフに多大なゲート電流を必要とす
る、（２）安全なターンオフのために大きなスナバ回路
が必要である等、その欠点が顕在化してきている。ま
た、ＧＴＯサイリスタはその電流・電圧特性において、
電流飽和特性を示さないことから、負荷短絡保護のため
にヒューズ等の受動部品を必要とし、システムの小型化
・コスト削減の大きな障害となっている。 この問題点
を克服するために現在、様々なデバイスが考案されてい
るが、その中に、エミッタスイッチドサイリスタ（以下
ＥＳＴと略す）と呼ばれる電圧駆動型サイリスタのデバ
イスがある。M.S.Shekar氏らは、IEEE Electron Device
Lett. vol.12 (1991) p387 に、ＥＳＴが高電圧領域ま
で電流飽和特性を示すことを実測により示した。さら
に、岩室らは、Proc. IEEE ISPSD '93, p71 および Pr
oc.IEEE ISPSD '94, p195 に、このＥＳＴのＦＢＳＯ
Ａ（順バイアス安全動作領域）およびＲＢＳＯＡ（逆バ
イアス安全動作領域）の解析結果を発表し、電圧駆動型
サイリスタにおいて、初めて負荷短絡時の安全動作領域
を有する素子開発に道を開いた。しかし、このＥＳＴで
は、オン状態からターンオフした際に、電流集中を招き
易い場所があり、ターンオフ時の破壊耐量が小さいとい
う問題があった。
大容量用途に必要不可欠な素子として使われてきた。そ
して今日、ゲートターンオフ（ＧＴＯ）サイリスタが、
高電圧・大電流用素子として多く使われている。しかし
ながら、ＧＴＯサイリスタは、（１）ターンオフゲイン
が小さく、ターンオフに多大なゲート電流を必要とす
る、（２）安全なターンオフのために大きなスナバ回路
が必要である等、その欠点が顕在化してきている。ま
た、ＧＴＯサイリスタはその電流・電圧特性において、
電流飽和特性を示さないことから、負荷短絡保護のため
にヒューズ等の受動部品を必要とし、システムの小型化
・コスト削減の大きな障害となっている。 この問題点
を克服するために現在、様々なデバイスが考案されてい
るが、その中に、エミッタスイッチドサイリスタ（以下
ＥＳＴと略す）と呼ばれる電圧駆動型サイリスタのデバ
イスがある。M.S.Shekar氏らは、IEEE Electron Device
Lett. vol.12 (1991) p387 に、ＥＳＴが高電圧領域ま
で電流飽和特性を示すことを実測により示した。さら
に、岩室らは、Proc. IEEE ISPSD '93, p71 および Pr
oc.IEEE ISPSD '94, p195 に、このＥＳＴのＦＢＳＯ
Ａ（順バイアス安全動作領域）およびＲＢＳＯＡ（逆バ
イアス安全動作領域）の解析結果を発表し、電圧駆動型
サイリスタにおいて、初めて負荷短絡時の安全動作領域
を有する素子開発に道を開いた。しかし、このＥＳＴで
は、オン状態からターンオフした際に、電流集中を招き
易い場所があり、ターンオフ時の破壊耐量が小さいとい
う問題があった。
【０００３】この問題に対して、岩室らは、先に新しい
構造の絶縁ゲート型サイリスタを提案した（出願番号
特願平６−３０８５１７号）。図１１にその絶縁ゲート
型サイリスタの素子断面図を示す。図１１に見られるよ
うに、この素子は、高比抵抗のｎベース層３の一方の面
側の表面層の一部に第一ｐベース領域４および第二ｐベ
ース領域６が形成され、さらに、寄生サイリスタのラッ
チアップを防ぐ目的で第一ｐベース領域４より拡散深さ
の深いｐ+ ウェル領域５が第一ｐベース領域４の一部に
形成されている。ｎベース層３の他方の面側には、ｎ+
バッファ層２を介してｐエミッタ層１が形成され、その
裏面には全面にアノード電極１２が設けられている。第
一ｐベース領域４の表面層の一部には、ｎソース領域７
が、第二ｐベース領域６の表面層の一部にはｎエミッタ
領域８がそれぞれ形成されている。そして、表面上に
は、ｎソース領域７とｎエミッタ領域８とに挟まれた第
一ｐベース領域４、ｎベース層３および第二ｐベース領
域６の上にゲート酸化膜９を介してゲート電極１０が設
けられて、ｎチャネル型の横型ＭＯＳＦＥＴが構成され
ている。この側の表面は、燐ガラス（ＰＳＧ）１４で覆
われ、そのＰＳＧ１４に接触孔が明けられている。多結
晶シリコン層１３が、その接触孔で第二ｐベース領域６
に接するように堆積、熱処理され、その上にカソード電
極１１が被覆している。そしてカソード電極１１は、ｎ
ソース領域７および第一ｐベース領域４の表面にも共通
に接触している。このように構成された絶縁ゲートサイ
リスタの動作を次に説明する。
構造の絶縁ゲート型サイリスタを提案した（出願番号
特願平６−３０８５１７号）。図１１にその絶縁ゲート
型サイリスタの素子断面図を示す。図１１に見られるよ
うに、この素子は、高比抵抗のｎベース層３の一方の面
側の表面層の一部に第一ｐベース領域４および第二ｐベ
ース領域６が形成され、さらに、寄生サイリスタのラッ
チアップを防ぐ目的で第一ｐベース領域４より拡散深さ
の深いｐ+ ウェル領域５が第一ｐベース領域４の一部に
形成されている。ｎベース層３の他方の面側には、ｎ+
バッファ層２を介してｐエミッタ層１が形成され、その
裏面には全面にアノード電極１２が設けられている。第
一ｐベース領域４の表面層の一部には、ｎソース領域７
が、第二ｐベース領域６の表面層の一部にはｎエミッタ
領域８がそれぞれ形成されている。そして、表面上に
は、ｎソース領域７とｎエミッタ領域８とに挟まれた第
一ｐベース領域４、ｎベース層３および第二ｐベース領
域６の上にゲート酸化膜９を介してゲート電極１０が設
けられて、ｎチャネル型の横型ＭＯＳＦＥＴが構成され
ている。この側の表面は、燐ガラス（ＰＳＧ）１４で覆
われ、そのＰＳＧ１４に接触孔が明けられている。多結
晶シリコン層１３が、その接触孔で第二ｐベース領域６
に接するように堆積、熱処理され、その上にカソード電
極１１が被覆している。そしてカソード電極１１は、ｎ
ソース領域７および第一ｐベース領域４の表面にも共通
に接触している。このように構成された絶縁ゲートサイ
リスタの動作を次に説明する。
【０００４】カソード電極１１を接地し、アノード電極
１２に正の電圧を印加した状態でゲート電極１０に、あ
る値以上の正の電圧を加えると、ゲート酸化膜９の下の
第一ｐベース領域４の表面層に反転層が形成され、前記
横型ＭＯＳＦＥＴがオンする。この結果、まず電子がカ
ソード電極１１からｎソース領域７、第一ｐベース領域
４の表面層のチャネルを通ってｎベース層３に供給され
る。この電子は、ｐエミッタ層１、ｎ+ バッファ層２、
ｎベース層３、第一ｐベース領域４からなるｐｎｐトラ
ンジスタのベース電流として働き、よってこのｐｎｐト
ランジスタが動作する。正孔はｐエミッタ層１からｎ+
バッファ層２、ｎベース層３に注入され、一部は第一ｐ
ベース領域４へと流れ、カソード電極１１へと抜ける。
また正孔の別の一部は第二ｐベース領域６へと流れ、ｎ
エミッタ領域８の下を通り、多結晶シリコン層１３を通
ってカソード電極１１へと抜ける。このモードを、ＩＧ
ＢＴモードと言う。
１２に正の電圧を印加した状態でゲート電極１０に、あ
る値以上の正の電圧を加えると、ゲート酸化膜９の下の
第一ｐベース領域４の表面層に反転層が形成され、前記
横型ＭＯＳＦＥＴがオンする。この結果、まず電子がカ
ソード電極１１からｎソース領域７、第一ｐベース領域
４の表面層のチャネルを通ってｎベース層３に供給され
る。この電子は、ｐエミッタ層１、ｎ+ バッファ層２、
ｎベース層３、第一ｐベース領域４からなるｐｎｐトラ
ンジスタのベース電流として働き、よってこのｐｎｐト
ランジスタが動作する。正孔はｐエミッタ層１からｎ+
バッファ層２、ｎベース層３に注入され、一部は第一ｐ
ベース領域４へと流れ、カソード電極１１へと抜ける。
また正孔の別の一部は第二ｐベース領域６へと流れ、ｎ
エミッタ領域８の下を通り、多結晶シリコン層１３を通
ってカソード電極１１へと抜ける。このモードを、ＩＧ
ＢＴモードと言う。
【０００５】この第二ｐベース領域６へと流れる正孔電
流がさらに増加すると、多結晶シリコン層１３を通るこ
とによって第二ｐベース領域６の電位が上昇し、ついに
はｎエミッタ領域８と第２ｐベース領域５の間のｐｎ接
合が順バイアスされ、ｐエミッタ層１、ｎ+ バッファ層
２、ｎベース層３、第二ｐベース領域６およびｎエミッ
タ領域８からなるサイリスタがオンの状態となる。この
モードを、サイリスタモードと言う。
流がさらに増加すると、多結晶シリコン層１３を通るこ
とによって第二ｐベース領域６の電位が上昇し、ついに
はｎエミッタ領域８と第２ｐベース領域５の間のｐｎ接
合が順バイアスされ、ｐエミッタ層１、ｎ+ バッファ層
２、ｎベース層３、第二ｐベース領域６およびｎエミッ
タ領域８からなるサイリスタがオンの状態となる。この
モードを、サイリスタモードと言う。
【０００６】この絶縁ゲート型サイリスタをオフするに
は、ゲート電極１０の電位を横型ＭＯＳＦＥＴのしきい
値以下にし、このＭＯＳＦＥＴをオフする。その結果、
ｎエミッタ領域８がカソード電極１１から電気的に分離
され、よってサイリスタの動作が止まる。図１１の絶縁
ゲート型サイリスタでは、第二のｐベース領域６に多結
晶シリコン層１３の抵抗体を介してカソード電極１１を
接触させることにより、ＩＧＢＴモードからサイリスタ
モードにスイッチする際にＥＳＴで必要であった第二ｐ
ベース領域６を横方向に流れる電流を全く使わないで済
む。従って、ｎエミッタ領域８と第二のｐベース領域６
との間のｐｎ接合の回復が均一にでき、ターンオフ時の
電流集中が回避されて、破壊耐量が格段に大きい。
は、ゲート電極１０の電位を横型ＭＯＳＦＥＴのしきい
値以下にし、このＭＯＳＦＥＴをオフする。その結果、
ｎエミッタ領域８がカソード電極１１から電気的に分離
され、よってサイリスタの動作が止まる。図１１の絶縁
ゲート型サイリスタでは、第二のｐベース領域６に多結
晶シリコン層１３の抵抗体を介してカソード電極１１を
接触させることにより、ＩＧＢＴモードからサイリスタ
モードにスイッチする際にＥＳＴで必要であった第二ｐ
ベース領域６を横方向に流れる電流を全く使わないで済
む。従って、ｎエミッタ領域８と第二のｐベース領域６
との間のｐｎ接合の回復が均一にでき、ターンオフ時の
電流集中が回避されて、破壊耐量が格段に大きい。
【０００７】図１１の絶縁ゲート型サイリスタでは、ｎ
ソース領域７では砒素を、ｎエミッタ領域８では砒素と
燐をイオン注入して、ｎエミッタ領域８の拡散深さがｎ
ソース領域７のそれより深くなるようにしている。これ
により、サイリスタ部のｎエミッタ領域８、第二ｐベー
ス領域６、ｎベース層３からなるｎｐｎトランジスタの
電流増幅率を大きくして、オン電圧を低減している。
ソース領域７では砒素を、ｎエミッタ領域８では砒素と
燐をイオン注入して、ｎエミッタ領域８の拡散深さがｎ
ソース領域７のそれより深くなるようにしている。これ
により、サイリスタ部のｎエミッタ領域８、第二ｐベー
ス領域６、ｎベース層３からなるｎｐｎトランジスタの
電流増幅率を大きくして、オン電圧を低減している。
【０００８】
【発明が解決しようとする課題】しかし、ｎエミッタ領
域８を深く拡散させているため、ｎエミッタ領域８とｎ
ベース層３に挟まれた第二ｐベース領域６のチャネル部
分が第一ｐベース領域４のそれに比べ狭くなり、第二ｐ
ベース領域６とｎベース層３との間のｐｎ接合から広が
る空乏層がｎエミッタ領域に達してパンチスルーが起き
るため、耐圧が低下するという問題が生じる。
域８を深く拡散させているため、ｎエミッタ領域８とｎ
ベース層３に挟まれた第二ｐベース領域６のチャネル部
分が第一ｐベース領域４のそれに比べ狭くなり、第二ｐ
ベース領域６とｎベース層３との間のｐｎ接合から広が
る空乏層がｎエミッタ領域に達してパンチスルーが起き
るため、耐圧が低下するという問題が生じる。
【０００９】以上の問題に鑑み、本発明の目的は、オン
電圧を高くすることなく、高耐圧を実現できる絶縁ゲー
ト型サイリスタを提供することにある。
電圧を高くすることなく、高耐圧を実現できる絶縁ゲー
ト型サイリスタを提供することにある。
【００１０】
【課題を解決するための手段】上記の課題解決のため本
発明は、高比抵抗の第一導電型ベース層と、その第一導
電型ベース層の一面側の表面層に選択的に離れて形成さ
れた第一、第二の第二導電型ベース領域と、第一の第二
導電型ベース領域の下方に接続して形成された第二導電
型ウェル領域と、第一の第二導電型ベース領域の表面層
に選択的に形成された第一導電型ソース領域と、第二の
第二導電型ベース領域の表面層に選択的に形成された第
一導電型エミッタ領域と、第一導電型のソース領域およ
びエミッタ領域間に挟まれた第一の第二導電型ベース領
域の露出部、第一導電型ベース層の露出部、第二の第二
導電型ベース領域の露出部の表面上にゲート絶縁膜を介
して形成されたゲート電極と、第一の第二導電型ベース
領域の露出部と第一導電型ソース領域とに共通に接触す
る第一主電極と、その第一主電極と第二の第二導電型ベ
ース領域の露出部との間に介在して双方に接触する抵抗
体と、第一導電型ベース層の他面側に形成された第二導
電型エミッタ層と、その第二導電型エミッタ層に接触す
る第二主電極とを有する絶縁ゲート型サイリスタにおい
て、第一導電型エミッタ領域が、第一導電型ソース領域
に近い側の第一導電型ソース領域と同じ拡散深さの部分
と、第一導電型ソース領域から遠い側の第一導電型ソー
ス領域より拡散深さの深い部分とからなるものとする。
発明は、高比抵抗の第一導電型ベース層と、その第一導
電型ベース層の一面側の表面層に選択的に離れて形成さ
れた第一、第二の第二導電型ベース領域と、第一の第二
導電型ベース領域の下方に接続して形成された第二導電
型ウェル領域と、第一の第二導電型ベース領域の表面層
に選択的に形成された第一導電型ソース領域と、第二の
第二導電型ベース領域の表面層に選択的に形成された第
一導電型エミッタ領域と、第一導電型のソース領域およ
びエミッタ領域間に挟まれた第一の第二導電型ベース領
域の露出部、第一導電型ベース層の露出部、第二の第二
導電型ベース領域の露出部の表面上にゲート絶縁膜を介
して形成されたゲート電極と、第一の第二導電型ベース
領域の露出部と第一導電型ソース領域とに共通に接触す
る第一主電極と、その第一主電極と第二の第二導電型ベ
ース領域の露出部との間に介在して双方に接触する抵抗
体と、第一導電型ベース層の他面側に形成された第二導
電型エミッタ層と、その第二導電型エミッタ層に接触す
る第二主電極とを有する絶縁ゲート型サイリスタにおい
て、第一導電型エミッタ領域が、第一導電型ソース領域
に近い側の第一導電型ソース領域と同じ拡散深さの部分
と、第一導電型ソース領域から遠い側の第一導電型ソー
ス領域より拡散深さの深い部分とからなるものとする。
【００１１】特に、第一主電極の第一の第二導電型ベー
ス領域および第一導電型ソース領域との接触面を囲んで
第二の第二導電型ベース領域およびその表面層の第一導
電型エミッタ領域が形成され、前記接触面上の第一主電
極を囲んで層間絶縁膜を介してゲート電極が設けられ、
そのゲート電極を囲んで層間絶縁膜を介し抵抗体が設け
られたものがよい。
ス領域および第一導電型ソース領域との接触面を囲んで
第二の第二導電型ベース領域およびその表面層の第一導
電型エミッタ領域が形成され、前記接触面上の第一主電
極を囲んで層間絶縁膜を介してゲート電極が設けられ、
そのゲート電極を囲んで層間絶縁膜を介し抵抗体が設け
られたものがよい。
【００１２】その場合、第一主電極の第一の第二導電型
ベース領域および第一導電型ソース領域との接触面の形
状が、多角形、円形または楕円形のいずれかであること
がよい。更に、第一主電極と第二の第二導電型ベース領
域の露出部との間に介在して双方に接触する抵抗体の第
二導電型ベース領域との接触面の形状が、多角形、円形
または楕円形のいずれかであるものでもよい。
ベース領域および第一導電型ソース領域との接触面の形
状が、多角形、円形または楕円形のいずれかであること
がよい。更に、第一主電極と第二の第二導電型ベース領
域の露出部との間に介在して双方に接触する抵抗体の第
二導電型ベース領域との接触面の形状が、多角形、円形
または楕円形のいずれかであるものでもよい。
【００１３】第一導電型エミッタ領域の第一導電型ソー
ス領域から遠い側の第一導電型ソース領域より拡散深さ
の深い部分が砒素と燐との拡散層からなり、かつ第一導
電型ソース領域に近い側の第一導電型ソース領域と同じ
拡散深さの部分が砒素の拡散層からなるものとする。い
ずれの場合も、抵抗体が多結晶シリコンからなることが
よい。
ス領域から遠い側の第一導電型ソース領域より拡散深さ
の深い部分が砒素と燐との拡散層からなり、かつ第一導
電型ソース領域に近い側の第一導電型ソース領域と同じ
拡散深さの部分が砒素の拡散層からなるものとする。い
ずれの場合も、抵抗体が多結晶シリコンからなることが
よい。
【００１４】
【作用】上記の手段を講じ、第一導電型エミッタ領域
が、第一導電型ソース領域に近い側の第一導電型ソース
領域と同じ拡散深さの部分と、第一導電型ソース領域か
ら遠い側の第一導電型ソース領域より拡散深さの深い部
分とからなるものとすれば、第一導電型ソース領域と同
じ拡散深さの第一導電型エミッタ領域の下の第二の第二
導電型ベース領域に空乏層が広がり得るので、高耐圧化
できる。
が、第一導電型ソース領域に近い側の第一導電型ソース
領域と同じ拡散深さの部分と、第一導電型ソース領域か
ら遠い側の第一導電型ソース領域より拡散深さの深い部
分とからなるものとすれば、第一導電型ソース領域と同
じ拡散深さの第一導電型エミッタ領域の下の第二の第二
導電型ベース領域に空乏層が広がり得るので、高耐圧化
できる。
【００１５】そして、第一主電極の接触領域を例えば多
角形、円形或いは楕円形にし、それを囲む形に、ゲート
電極、第二の第二導電型ベース領域、第一導電型エミッ
タ領域、抵抗体を設けることにより、外側にある第一導
電型エミッタ領域の面積を大きくでき、サイリスタ部の
面積の素子全体に対する比率が大になり、オン電圧が小
さくなる。
角形、円形或いは楕円形にし、それを囲む形に、ゲート
電極、第二の第二導電型ベース領域、第一導電型エミッ
タ領域、抵抗体を設けることにより、外側にある第一導
電型エミッタ領域の面積を大きくでき、サイリスタ部の
面積の素子全体に対する比率が大になり、オン電圧が小
さくなる。
【００１６】更に、第一主電極と第二の第二導電型ベー
ス領域の露出部との間に介在して双方に接触する抵抗体
の第二導電型ベース領域との接触部の形状が、多角形、
円形または楕円形のいずれかであるものとすれば、半導
体基板の面積の利用効率が高められ、また電流、電圧の
分布が均一化され、熱的なバランスもよくなる。燐の拡
散係数は砒素のそれの約十倍であり、深い拡散層を形成
するのに適している。
ス領域の露出部との間に介在して双方に接触する抵抗体
の第二導電型ベース領域との接触部の形状が、多角形、
円形または楕円形のいずれかであるものとすれば、半導
体基板の面積の利用効率が高められ、また電流、電圧の
分布が均一化され、熱的なバランスもよくなる。燐の拡
散係数は砒素のそれの約十倍であり、深い拡散層を形成
するのに適している。
【００１７】抵抗体が多結晶シリコンからなるものとす
れば、形成が容易で、りんガラスやカソード電極、半導
体基板表面とのなじみが良く、しかも比抵抗の調節もで
きる。
れば、形成が容易で、りんガラスやカソード電極、半導
体基板表面とのなじみが良く、しかも比抵抗の調節もで
きる。
【００１８】
【実施例】以下、図１１と共通の部分に同一の符号を付
した図面を参照しながら本発明の実施例を説明する。以
下の実施例では、第一導電型をｎ型、第二導電型をｐ型
とするが、これを逆にすることもできる。図１は本発明
の一実施例の絶縁ゲート型サイリスタの要部断面図であ
る。図に示したのは、電流のスイッチングを行う活性領
域の単位の部分であって、実際の半導体素子では、図の
ような構造が多数集積されていることが多い。また、半
導体素子では、図に示した活性領域の他に、周縁部分に
耐圧を分担する部分が設けられるが、耐圧部分は、本発
明の本質に関わる部分ではないので省略する。高比抵抗
のｎベース層３の一方の面側の表面層に拡散深さが３．
０μｍの第一ｐベース領域４、第二ｐベース領域６が形
成され、さらに、寄生サイリスタのラッチアップを防ぐ
目的で、第一ｐベース領域４の一部に第一ｐベース領域
４より拡散深さの深いｐ+ ウェル領域５が形成されてい
る。他方の面側にはｎ+ バッファ層２を介してｐエミッ
タ層１が形成されている。第一ｐベース領域４の表面層
には、ｎソース領域７が、第二ｐベース領域６の表面層
には、ｎエミッタ領域８がそれぞれ形成されている。ｎ
ソース領域７の拡散深さは０．４μｍであり、ｎエミッ
タ領域８の拡散深さは、二段になっていて第一ｐベース
領域４に近い部分は０．４μｍ、他の部分は２．０μｍ
である。そして表面上には、図１１と同様に、ｎソース
領域７とｎエミッタ領域８に挟まれた範囲のｎベース層
３、第一ｐベース領域４、第二ｐベース領域６の表面上
にはゲート酸化膜９を介して多結晶シリコンからなるゲ
ート電極１０が設けられて、ｎチャネルＭＯＳＦＥＴが
構成されている。露出表面上およびゲート電極１０上
は、減圧ＣＶＤ法によりリンガラス（ＰＳＧ）１４が層
間絶縁膜として堆積され、そのｎソース領域７上にカソ
ード電極接触部１５が、第二ｐベース領域６の表面上に
多結晶シリコン接触部１７が開けられる。そして第二ｐ
ベース領域６の表面上およびＰＳＧ１４の上に、抵抗体
として多結晶シリコン層１３がに堆積される。更に、一
部コンタクト孔を設けた第二層間絶縁膜１８で覆われ、
その上にＡｌ−Ｓｉ合金のカソード電極１１が形成され
る。多結晶シリコン層１３での電位降下を効率よく行う
ため、図１に示すようにＰＳＧ１４の多結晶シリコン接
触部１７と第二層間絶縁膜１８のコンタクト孔とを離し
て、抵抗体としての多結晶シリコン層１３の距離を大き
くとってもよい。本実施例ではゲート酸化膜９として、
厚さ０．６５μｍのシリコン酸化膜を用いた。
した図面を参照しながら本発明の実施例を説明する。以
下の実施例では、第一導電型をｎ型、第二導電型をｐ型
とするが、これを逆にすることもできる。図１は本発明
の一実施例の絶縁ゲート型サイリスタの要部断面図であ
る。図に示したのは、電流のスイッチングを行う活性領
域の単位の部分であって、実際の半導体素子では、図の
ような構造が多数集積されていることが多い。また、半
導体素子では、図に示した活性領域の他に、周縁部分に
耐圧を分担する部分が設けられるが、耐圧部分は、本発
明の本質に関わる部分ではないので省略する。高比抵抗
のｎベース層３の一方の面側の表面層に拡散深さが３．
０μｍの第一ｐベース領域４、第二ｐベース領域６が形
成され、さらに、寄生サイリスタのラッチアップを防ぐ
目的で、第一ｐベース領域４の一部に第一ｐベース領域
４より拡散深さの深いｐ+ ウェル領域５が形成されてい
る。他方の面側にはｎ+ バッファ層２を介してｐエミッ
タ層１が形成されている。第一ｐベース領域４の表面層
には、ｎソース領域７が、第二ｐベース領域６の表面層
には、ｎエミッタ領域８がそれぞれ形成されている。ｎ
ソース領域７の拡散深さは０．４μｍであり、ｎエミッ
タ領域８の拡散深さは、二段になっていて第一ｐベース
領域４に近い部分は０．４μｍ、他の部分は２．０μｍ
である。そして表面上には、図１１と同様に、ｎソース
領域７とｎエミッタ領域８に挟まれた範囲のｎベース層
３、第一ｐベース領域４、第二ｐベース領域６の表面上
にはゲート酸化膜９を介して多結晶シリコンからなるゲ
ート電極１０が設けられて、ｎチャネルＭＯＳＦＥＴが
構成されている。露出表面上およびゲート電極１０上
は、減圧ＣＶＤ法によりリンガラス（ＰＳＧ）１４が層
間絶縁膜として堆積され、そのｎソース領域７上にカソ
ード電極接触部１５が、第二ｐベース領域６の表面上に
多結晶シリコン接触部１７が開けられる。そして第二ｐ
ベース領域６の表面上およびＰＳＧ１４の上に、抵抗体
として多結晶シリコン層１３がに堆積される。更に、一
部コンタクト孔を設けた第二層間絶縁膜１８で覆われ、
その上にＡｌ−Ｓｉ合金のカソード電極１１が形成され
る。多結晶シリコン層１３での電位降下を効率よく行う
ため、図１に示すようにＰＳＧ１４の多結晶シリコン接
触部１７と第二層間絶縁膜１８のコンタクト孔とを離し
て、抵抗体としての多結晶シリコン層１３の距離を大き
くとってもよい。本実施例ではゲート酸化膜９として、
厚さ０．６５μｍのシリコン酸化膜を用いた。
【００１９】図２は、図１のようなセルの複数個を含む
ＭＯＳＦＥＴのゲート電極１０の中央を通る断面図で、
いずれも図１と共通の部分には、同一の符号が付されて
いる。カソード電極１１、ゲート電極１０、多結晶シリ
コン層１３およびそれらを隔てるＰＳＧ１４が、いずれ
もストライプ状に配置されている。このように形成され
た絶縁ゲート型サイリスタの動作を図１を用いて説明す
る。カソード電極１１を接地し、アノード電極１２に正
の電圧を印加した状態でゲート電極１０に、しきい値以
上の正の電圧を加えると、ゲート酸化膜９の下の第一ｐ
ベース領域４の表面層に反転層が形成され、横型ＭＯＳ
ＦＥＴがオンする。これにより、まず電子がカソード電
極１１─ｎソース領域７─ＭＯＳＦＥＴのチャネルを通
ってｎベース層３に供給される。この電子は、ｐエミッ
タ層１、ｎ+バッファ層２、ｎベース層３および第一ｐ
ベース領域４からなるｐｎｐトランジスタのベース電流
として働き、ｐｎｐトランジスタが動作する。その結
果、正孔がｐエミッタ層１から注入されｎ+ バッファ層
２、ｎベース層３を通ってその一部が、第二ｐベース領
域６へと流れ、多結晶シリコン層１３を通ってカソード
電極１１へ抜けていく。その際、多結晶シリコン層１３
を正孔電流が通ることによって第二ｐベース領域６の電
位が上昇し、ついにはｎエミッタ領域８から電子の注入
が生じ、サイリスタが動作する。
ＭＯＳＦＥＴのゲート電極１０の中央を通る断面図で、
いずれも図１と共通の部分には、同一の符号が付されて
いる。カソード電極１１、ゲート電極１０、多結晶シリ
コン層１３およびそれらを隔てるＰＳＧ１４が、いずれ
もストライプ状に配置されている。このように形成され
た絶縁ゲート型サイリスタの動作を図１を用いて説明す
る。カソード電極１１を接地し、アノード電極１２に正
の電圧を印加した状態でゲート電極１０に、しきい値以
上の正の電圧を加えると、ゲート酸化膜９の下の第一ｐ
ベース領域４の表面層に反転層が形成され、横型ＭＯＳ
ＦＥＴがオンする。これにより、まず電子がカソード電
極１１─ｎソース領域７─ＭＯＳＦＥＴのチャネルを通
ってｎベース層３に供給される。この電子は、ｐエミッ
タ層１、ｎ+バッファ層２、ｎベース層３および第一ｐ
ベース領域４からなるｐｎｐトランジスタのベース電流
として働き、ｐｎｐトランジスタが動作する。その結
果、正孔がｐエミッタ層１から注入されｎ+ バッファ層
２、ｎベース層３を通ってその一部が、第二ｐベース領
域６へと流れ、多結晶シリコン層１３を通ってカソード
電極１１へ抜けていく。その際、多結晶シリコン層１３
を正孔電流が通ることによって第二ｐベース領域６の電
位が上昇し、ついにはｎエミッタ領域８から電子の注入
が生じ、サイリスタが動作する。
【００２０】ターンオフ時には、ゲート電極１０の電位
を横型ＭＯＳＦＥＴのしきい値電圧以下に下げ、このＭ
ＯＳＦＥＴをオフすることで、ｎエミッタ領域８をカソ
ード電極１１から電位的に切り離し、サイリスタ動作が
止まる。図３は、図１に示した本発明の絶縁ゲート型サ
イリスタ（○印）、比較のための図１１に示した従来型
の絶縁ゲート型サイリスタ（□印）およびＩＧＢＴ（△
印）のオン電圧と耐圧の関係を示した図である。横軸は
電流密度１００Ａｃｍ-2時の電圧で定義したオン電圧、
縦軸は耐圧である。上記のそれぞれのデバイスはいずれ
も、図２に示したストライプタイプの６００Ｖ用素子と
して設計・試作されたもので、比抵抗０．０２Ω・ｃｍ
厚さ４５０μｍのｐエミッタ層１上にそれぞれ比抵抗／
厚さが０．１Ω・ｃｍ／１０μｍのｎ+ バッファ層２、
６０Ω・ｃｍ／５５μｍのｎベース層３をエピタキシャ
ル成長させたウェハを用いた。本発明の絶縁ゲート型サ
イリスタの耐圧は、ＩＧＢＴよりも低いが、従来の絶縁
ゲート型サイリスタより５０Ｖ高い。また、オン電圧に
関しては本発明の絶縁ゲート型サイリスタでは１．３２
Ｖ、従来型の絶縁ゲート型サイリスタでは１．３０Ｖ、
ＩＧＢＴでは１．６０Ｖと、本発明と従来の絶縁ゲート
型サイリスタのオン電圧の値はほば同程度となってい
る。
を横型ＭＯＳＦＥＴのしきい値電圧以下に下げ、このＭ
ＯＳＦＥＴをオフすることで、ｎエミッタ領域８をカソ
ード電極１１から電位的に切り離し、サイリスタ動作が
止まる。図３は、図１に示した本発明の絶縁ゲート型サ
イリスタ（○印）、比較のための図１１に示した従来型
の絶縁ゲート型サイリスタ（□印）およびＩＧＢＴ（△
印）のオン電圧と耐圧の関係を示した図である。横軸は
電流密度１００Ａｃｍ-2時の電圧で定義したオン電圧、
縦軸は耐圧である。上記のそれぞれのデバイスはいずれ
も、図２に示したストライプタイプの６００Ｖ用素子と
して設計・試作されたもので、比抵抗０．０２Ω・ｃｍ
厚さ４５０μｍのｐエミッタ層１上にそれぞれ比抵抗／
厚さが０．１Ω・ｃｍ／１０μｍのｎ+ バッファ層２、
６０Ω・ｃｍ／５５μｍのｎベース層３をエピタキシャ
ル成長させたウェハを用いた。本発明の絶縁ゲート型サ
イリスタの耐圧は、ＩＧＢＴよりも低いが、従来の絶縁
ゲート型サイリスタより５０Ｖ高い。また、オン電圧に
関しては本発明の絶縁ゲート型サイリスタでは１．３２
Ｖ、従来型の絶縁ゲート型サイリスタでは１．３０Ｖ、
ＩＧＢＴでは１．６０Ｖと、本発明と従来の絶縁ゲート
型サイリスタのオン電圧の値はほば同程度となってい
る。
【００２１】本発明および従来の絶縁ゲート型サイリス
タでは、ｎエミッタ領域８が砒素と燐のイオン注入によ
って形成されている。但し、砒素をイオン注入する際の
マスク上の窓幅は５μｍで同じであるのに対し、燐をイ
オン注入する際のマスク上の窓幅が、従来型では５μｍ
であり、本発明の構造では４μｍでしかも第一ｐベース
領域４から遠い側にあって、砒素拡散層の下に燐拡散層
の無い部分ができる。図３を見ると、絶縁ゲート型サイ
リスタの耐圧はＩＧＢＴよりも低いことから、パンチス
ルーによる破壊が起因していると思われる。そして、本
発明の絶縁ゲート型サイリスタは従来型に比べ耐圧が向
上しているのは、本発明の構造では砒素拡散層の下に燐
拡散層の無い部分があり、パンチスルーが起こりにくく
なったためであると考えられる。
タでは、ｎエミッタ領域８が砒素と燐のイオン注入によ
って形成されている。但し、砒素をイオン注入する際の
マスク上の窓幅は５μｍで同じであるのに対し、燐をイ
オン注入する際のマスク上の窓幅が、従来型では５μｍ
であり、本発明の構造では４μｍでしかも第一ｐベース
領域４から遠い側にあって、砒素拡散層の下に燐拡散層
の無い部分ができる。図３を見ると、絶縁ゲート型サイ
リスタの耐圧はＩＧＢＴよりも低いことから、パンチス
ルーによる破壊が起因していると思われる。そして、本
発明の絶縁ゲート型サイリスタは従来型に比べ耐圧が向
上しているのは、本発明の構造では砒素拡散層の下に燐
拡散層の無い部分があり、パンチスルーが起こりにくく
なったためであると考えられる。
【００２２】本発明の絶縁ゲート型サイリスタは、従来
の絶縁ゲート型サイリスタとほぼ同様の製造方法によっ
て作成できる。従来の絶縁ゲート型サイリスタの製造工
程と異なる部分は、ｎエミッタ領域８を形成するための
イオン注入工程である。従来の絶縁ゲート型サイリスタ
の場合は、ゲート電極１０を一方のマスク端とし、他方
のマスク端をフォトレジストのパターニングで形成した
一回のマスクで燐或いは燐と砒素とを注入するのに対
し、本発明の絶縁ゲート型サイリスタの場合は、ゲート
電極１０を一方のマスク端とした従来と同じマスクを用
いて砒素のイオン注入と、両端をフォトレジストのパタ
ーニングで形成したマスクを用いた燐のイオン注入とを
行う必要がある。このようにフォトレジストのパターニ
ング工程が増えるが、特に困難な工程ではなく、製造上
問題にはならない。
の絶縁ゲート型サイリスタとほぼ同様の製造方法によっ
て作成できる。従来の絶縁ゲート型サイリスタの製造工
程と異なる部分は、ｎエミッタ領域８を形成するための
イオン注入工程である。従来の絶縁ゲート型サイリスタ
の場合は、ゲート電極１０を一方のマスク端とし、他方
のマスク端をフォトレジストのパターニングで形成した
一回のマスクで燐或いは燐と砒素とを注入するのに対
し、本発明の絶縁ゲート型サイリスタの場合は、ゲート
電極１０を一方のマスク端とした従来と同じマスクを用
いて砒素のイオン注入と、両端をフォトレジストのパタ
ーニングで形成したマスクを用いた燐のイオン注入とを
行う必要がある。このようにフォトレジストのパターニ
ング工程が増えるが、特に困難な工程ではなく、製造上
問題にはならない。
【００２３】図４に本発明（○印）と従来型（□印）の
絶縁ゲート型サイリスタスタおよびＩＧＢＴ（△印）に
おけるチャネルドライブ時間とオン電圧の関係図を示
す。横軸はチャネルドライブ時間、縦軸はオン電圧であ
る。ここで、チャネルドライブ時間とは、第一ｐベース
領域４と第二ｐベース領域６へ注入された不純物の拡散
時間である。拡散速度の遅い砒素を注入したｎソース領
域のみがあり、拡散速度の速い燐を注入したｎエミッタ
領域のないＩＧＢＴでは、チャネルドライブ時間に依存
せずほぼ同じ耐圧を示す。これに対し絶縁ゲート型サイ
リスタではチャネルドライブ時間が長い程耐圧が高くな
っている。これは、チャネルドライブ時間が長い程、第
二ｐベース領域６とｎエミッタ領域８間の距離が伸び、
パンチスルーが起こりにくくなったためである。本発明
の絶縁ゲート型サイリスタのほうが従来型に比べ耐圧が
大きくなっている理由も、同じく、空乏層の広がる領域
が広くパンチスルーが起こりにくいためである。
絶縁ゲート型サイリスタスタおよびＩＧＢＴ（△印）に
おけるチャネルドライブ時間とオン電圧の関係図を示
す。横軸はチャネルドライブ時間、縦軸はオン電圧であ
る。ここで、チャネルドライブ時間とは、第一ｐベース
領域４と第二ｐベース領域６へ注入された不純物の拡散
時間である。拡散速度の遅い砒素を注入したｎソース領
域のみがあり、拡散速度の速い燐を注入したｎエミッタ
領域のないＩＧＢＴでは、チャネルドライブ時間に依存
せずほぼ同じ耐圧を示す。これに対し絶縁ゲート型サイ
リスタではチャネルドライブ時間が長い程耐圧が高くな
っている。これは、チャネルドライブ時間が長い程、第
二ｐベース領域６とｎエミッタ領域８間の距離が伸び、
パンチスルーが起こりにくくなったためである。本発明
の絶縁ゲート型サイリスタのほうが従来型に比べ耐圧が
大きくなっている理由も、同じく、空乏層の広がる領域
が広くパンチスルーが起こりにくいためである。
【００２４】絶縁ゲート型サイリスタの耐圧を向上させ
るためには、砒素をイオン注入する際のマスク上の窓幅
を、本発明の燐イオン注入マスクと同じく４μｍにして
も良いが、そうするとその絶縁ゲート型サイリスタをオ
ンさせた際に、チャネルが長くなり、チャネル抵抗が増
すので、良い方法とは言えない。図５に本発明（○印）
と従来型（□印）の絶縁ゲート型サイリスタスタおよび
ＩＧＢＴ（△印）におけるチャネルドライブ時間とオン
電圧の関係図を示す。横軸はチャネルドライブ時間、縦
軸はオン電圧である。絶縁ゲート型サイリスタスタはチ
ャネルドライブ時間が長い程オン電圧が増している。こ
の理由は、チャネルドライブ時間が長い程第二ｐベース
領域６とｎエミッタ領域８間の距離が伸び、サイリスタ
部のｎｐｎトランジスタ（ｎエミッタ領域８／第二ｐベ
ース領域６／ｎベース層３）の電流増幅率が、低下する
ためである。但し、本発明と従来型の絶縁ゲート型サイ
リスタでは、オン電圧は同程度となっている。
るためには、砒素をイオン注入する際のマスク上の窓幅
を、本発明の燐イオン注入マスクと同じく４μｍにして
も良いが、そうするとその絶縁ゲート型サイリスタをオ
ンさせた際に、チャネルが長くなり、チャネル抵抗が増
すので、良い方法とは言えない。図５に本発明（○印）
と従来型（□印）の絶縁ゲート型サイリスタスタおよび
ＩＧＢＴ（△印）におけるチャネルドライブ時間とオン
電圧の関係図を示す。横軸はチャネルドライブ時間、縦
軸はオン電圧である。絶縁ゲート型サイリスタスタはチ
ャネルドライブ時間が長い程オン電圧が増している。こ
の理由は、チャネルドライブ時間が長い程第二ｐベース
領域６とｎエミッタ領域８間の距離が伸び、サイリスタ
部のｎｐｎトランジスタ（ｎエミッタ領域８／第二ｐベ
ース領域６／ｎベース層３）の電流増幅率が、低下する
ためである。但し、本発明と従来型の絶縁ゲート型サイ
リスタでは、オン電圧は同程度となっている。
【００２５】このように、本発明と従来型の絶縁ゲート
型サイリスタスタを比べると、オン電圧は同程度である
が、本発明の絶縁ゲート型サイリスタスタの方が耐圧が
向上することが分かる。図６は、本発明第二の実施例の
絶縁ゲート型サイリスタの電極部分を一部削除して示し
た斜視図であり、図７は、そのようなセルの複数個を含
む半導体素体上の構造のゲート電極１０の中央を通る断
面図で、いずれも図１と共通の部分には、同一の符号が
付されている。図において、カソード電極１１は第一ｐ
ベース領域４およびｎソース領域７に、図７で点線で示
した方形のカソード電極接触部１５で接触し、ゲート電
極１０は、この接触部１５を囲んだ角環状に形成され、
隣接セルのゲート電極１０とゲートランナ１６により接
続されている。第二ｐベース領域６、ｎエミッタ領域８
も、このゲート電極１０の外周部直下から角環状に囲ん
でいる。抵抗体の多結晶シリコン層１３は、このゲート
電極１０をＰＳＧ１４を介して取り囲み、第二ｐベース
領域６に接触している。これにより、多結晶シリコン層
１３と第二ｐベース領域６との接触面積を増大させるこ
とができ、素子全体に占めるサイリスタ部の面積比が増
加するため、より低オン電圧化が図れる。
型サイリスタスタを比べると、オン電圧は同程度である
が、本発明の絶縁ゲート型サイリスタスタの方が耐圧が
向上することが分かる。図６は、本発明第二の実施例の
絶縁ゲート型サイリスタの電極部分を一部削除して示し
た斜視図であり、図７は、そのようなセルの複数個を含
む半導体素体上の構造のゲート電極１０の中央を通る断
面図で、いずれも図１と共通の部分には、同一の符号が
付されている。図において、カソード電極１１は第一ｐ
ベース領域４およびｎソース領域７に、図７で点線で示
した方形のカソード電極接触部１５で接触し、ゲート電
極１０は、この接触部１５を囲んだ角環状に形成され、
隣接セルのゲート電極１０とゲートランナ１６により接
続されている。第二ｐベース領域６、ｎエミッタ領域８
も、このゲート電極１０の外周部直下から角環状に囲ん
でいる。抵抗体の多結晶シリコン層１３は、このゲート
電極１０をＰＳＧ１４を介して取り囲み、第二ｐベース
領域６に接触している。これにより、多結晶シリコン層
１３と第二ｐベース領域６との接触面積を増大させるこ
とができ、素子全体に占めるサイリスタ部の面積比が増
加するため、より低オン電圧化が図れる。
【００２６】図６、図７の第二の実施例の絶縁ゲート型
サイリスタにおいては、ゲート電極１０がほぼ方形の環
状で、ｎソース領域７やｎソース領域７へのカソード電
極接触部１５等も方形の例を示したが、方形に限られた
ものではなく、三角形、五角形以上の多角形、円形或い
は、楕円形でも良い。また、図７の第二ｐベース領域６
へ多結晶シリコン層１３が接触する多結晶シリコン接触
部１７の形状を方形、三角形、五角形以上の多角形、円
形或いは、楕円形にすることもできる。そのようにする
ことによって、半導体基板の面積の利用効率が高めら
れ、また電流、電圧の分布が均一化され、熱的なバラン
スもよくなる。
サイリスタにおいては、ゲート電極１０がほぼ方形の環
状で、ｎソース領域７やｎソース領域７へのカソード電
極接触部１５等も方形の例を示したが、方形に限られた
ものではなく、三角形、五角形以上の多角形、円形或い
は、楕円形でも良い。また、図７の第二ｐベース領域６
へ多結晶シリコン層１３が接触する多結晶シリコン接触
部１７の形状を方形、三角形、五角形以上の多角形、円
形或いは、楕円形にすることもできる。そのようにする
ことによって、半導体基板の面積の利用効率が高めら
れ、また電流、電圧の分布が均一化され、熱的なバラン
スもよくなる。
【００２７】図８は、本発明第三の実施例の絶縁ゲート
型サイリスタで、ゲート電極１０が方形の環状で、第二
ｐベース領域６へ多結晶シリコン層１３が接触する多結
晶シリコン接触部１７の形状も方形にしたものの、ゲー
ト電極１０の中央を通る平面断面図である。図９は、本
発明第四の実施例の絶縁ゲート型サイリスタで、ゲート
電極１０の内側が円形、外側は方形の環状で、第二ｐベ
ース領域６へ多結晶シリコン層１３が接触する多結晶シ
リコン接触部１７の形状も円形にしたものの、ゲート電
極１０の中央を通る平面断面図である。
型サイリスタで、ゲート電極１０が方形の環状で、第二
ｐベース領域６へ多結晶シリコン層１３が接触する多結
晶シリコン接触部１７の形状も方形にしたものの、ゲー
ト電極１０の中央を通る平面断面図である。図９は、本
発明第四の実施例の絶縁ゲート型サイリスタで、ゲート
電極１０の内側が円形、外側は方形の環状で、第二ｐベ
ース領域６へ多結晶シリコン層１３が接触する多結晶シ
リコン接触部１７の形状も円形にしたものの、ゲート電
極１０の中央を通る平面断面図である。
【００２８】図１０は、本発明第五の実施例の絶縁ゲー
ト型サイリスタで、ゲート電極１０の内側が楕円形で外
側は方形の環状で、第二ｐベース領域６へ多結晶シリコ
ン層１３が接触する多結晶シリコン接触部１７の形状も
楕円形にしたものの、ゲート電極１０の中央を通る平面
断面図である。表１および表２に、第一の実施例（スト
ライプ）、第三の実施例（方形）、第四の実施例（円
形）、第五の実施例（楕円形）、および六角形、八角
形、十二角形のパターンを用いて絶縁ゲート型サイリス
タを試作した素子におけるオン電圧と耐圧の結果（単位
Ｖ）をそれぞれ示す。比較のため、同様のパターンを用
いて試作した従来型の絶縁ゲート型サイリスタ、ＩＧＢ
Ｔに付いての測定値も示した。
ト型サイリスタで、ゲート電極１０の内側が楕円形で外
側は方形の環状で、第二ｐベース領域６へ多結晶シリコ
ン層１３が接触する多結晶シリコン接触部１７の形状も
楕円形にしたものの、ゲート電極１０の中央を通る平面
断面図である。表１および表２に、第一の実施例（スト
ライプ）、第三の実施例（方形）、第四の実施例（円
形）、第五の実施例（楕円形）、および六角形、八角
形、十二角形のパターンを用いて絶縁ゲート型サイリス
タを試作した素子におけるオン電圧と耐圧の結果（単位
Ｖ）をそれぞれ示す。比較のため、同様のパターンを用
いて試作した従来型の絶縁ゲート型サイリスタ、ＩＧＢ
Ｔに付いての測定値も示した。
【００２９】
【表１】
【００３０】
【表２】
【００３１】本発明の絶縁ゲート型サイリスタのほうが
従来型に比べ耐圧が向上しておりしかも、オン電圧は従
来型の絶縁ゲート型サイリスタとほぼ同じである。また
一般に、ストライプタイプに比べセルタイプのほうがサ
イリスタ部分の面積比率を大きくとっているためオン電
圧は低くなっている。これまでの例は、いずれもｐエミ
ッタ層１とｎベース層３との間にｎ+ バッファ層２を設
けた素子であったが、ｎ+ バッファ層２の無い素子にお
いても、本発明は適用できる。表３は、エピタキシャル
ウェハでなく、バルクシリコンウェハを用いて作成し
た、本発明第六の実施例の２５００Ｖクラスの絶縁ゲー
ト型サイリスタのオン電圧と耐圧の結果（単位Ｖ）を示
す。比較のため、同様のパターンを用いて試作した従来
型の絶縁ゲート型サイリスタ、ＩＧＢＴに付いての測定
値も示した。
従来型に比べ耐圧が向上しておりしかも、オン電圧は従
来型の絶縁ゲート型サイリスタとほぼ同じである。また
一般に、ストライプタイプに比べセルタイプのほうがサ
イリスタ部分の面積比率を大きくとっているためオン電
圧は低くなっている。これまでの例は、いずれもｐエミ
ッタ層１とｎベース層３との間にｎ+ バッファ層２を設
けた素子であったが、ｎ+ バッファ層２の無い素子にお
いても、本発明は適用できる。表３は、エピタキシャル
ウェハでなく、バルクシリコンウェハを用いて作成し
た、本発明第六の実施例の２５００Ｖクラスの絶縁ゲー
ト型サイリスタのオン電圧と耐圧の結果（単位Ｖ）を示
す。比較のため、同様のパターンを用いて試作した従来
型の絶縁ゲート型サイリスタ、ＩＧＢＴに付いての測定
値も示した。
【００３２】
【表３】
【００３３】本発明の絶縁ゲート型サイリスタのほうが
従来型に比べ耐圧が向上しており、しかも、オン電圧も
大きくなってはいない。すなわち、本発明は素子の定格
電圧・結晶法によらず、耐圧の向上に効果的であること
がわかる。
従来型に比べ耐圧が向上しており、しかも、オン電圧も
大きくなってはいない。すなわち、本発明は素子の定格
電圧・結晶法によらず、耐圧の向上に効果的であること
がわかる。
【００３４】
【発明の効果】以上に述べたように本発明によれば、第
一導電型エミッタ領域を、第一導電型ソース領域に近い
側の第一導電型ソース領域と同じ拡散深さの部分と、第
一導電型ソース領域より拡散深さの深い部分とからなる
ようにすることによって、第一導電型ソース領域と同じ
拡散深さの第一導電型エミッタ領域の下の第二の第二導
電型ベース領域に空乏層が広がり得るので、高耐圧化で
きる。その結果、６００Ｖクラスから２５００Ｖ以上に
およぶ広い耐圧領域において、オン電圧を高くすること
なく、従来のものより高耐圧の絶縁ゲート型サイリスタ
が得られる。
一導電型エミッタ領域を、第一導電型ソース領域に近い
側の第一導電型ソース領域と同じ拡散深さの部分と、第
一導電型ソース領域より拡散深さの深い部分とからなる
ようにすることによって、第一導電型ソース領域と同じ
拡散深さの第一導電型エミッタ領域の下の第二の第二導
電型ベース領域に空乏層が広がり得るので、高耐圧化で
きる。その結果、６００Ｖクラスから２５００Ｖ以上に
およぶ広い耐圧領域において、オン電圧を高くすること
なく、従来のものより高耐圧の絶縁ゲート型サイリスタ
が得られる。
【図面の簡単な説明】
【図１】本発明の第一の実施例の絶縁ゲート型サイリス
タの要部斜視断面図
タの要部斜視断面図
【図２】図１の絶縁ゲート型サイリスタのゲート電極中
央での平面断面図
央での平面断面図
【図３】本発明第一の実施例の絶縁ゲート型サイリスタ
のオン電圧と耐圧の関係図
のオン電圧と耐圧の関係図
【図４】本発明第一の実施例の絶縁ゲート型サイリスタ
の耐圧のチャネルドライブ時間依存性を示す図
の耐圧のチャネルドライブ時間依存性を示す図
【図５】本発明第一の実施例の絶縁ゲート型サイリスタ
のオン電圧のチャネルドライブ時間依存性を示す図
のオン電圧のチャネルドライブ時間依存性を示す図
【図６】本発明の第二の実施例の絶縁ゲート型サイリス
タの要部斜視断面図
タの要部斜視断面図
【図７】図６の絶縁ゲート型サイリスタのゲート電極中
央での平面断面図
央での平面断面図
【図８】本発明の第三の実施例の絶縁ゲート型サイリス
タのゲート電極中央での平面断面図
タのゲート電極中央での平面断面図
【図９】本発明の第四の実施例の絶縁ゲート型サイリス
タのゲート電極中央での平面断面図
タのゲート電極中央での平面断面図
【図１０】本発明の第五の実施例の絶縁ゲート型サイリ
スタのゲート電極中央での平面断面図
スタのゲート電極中央での平面断面図
【図１１】従来の絶縁ゲート型サイリスタの要部斜視断
面図
面図
１ ｐ+ エミッタ層 ２ ｎ+ バッファ層 ３ ｎベース層 ４ 第一ｐベース領域 ５ ｐウェル領域 ６ 第二ｐベース領域 ７ ｎソース領域 ８ ｎエミッタ領域 ９ ゲート酸化膜 １０ ゲート電極 １１ カソード電極 １２ アノード電極 １３ 多結晶シリコン層 １４ ＰＳＧ １５ カソード電極接触部 １６ ゲートランナ １７ 多結晶シリコン接触部 １８ 第二層間絶縁膜
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/749 H01L 29/74
Claims (6)
- 【請求項１】高比抵抗の第一導電型ベース層と、その第
一導電型ベース層の一面側の表面層に選択的に離れて形
成された第一、第二の第二導電型ベース領域と、第一の
第二導電型ベース領域の下方に接続して形成された第二
導電型ウェル領域と、第一の第二導電型ベース領域の表
面層に選択的に形成された第一導電型ソース領域と、第
二の第二導電型ベース領域の表面層に選択的に形成され
た第一導電型エミッタ領域と、第一導電型のソース領域
およびエミッタ領域間に挟まれた第一の第二導電型ベー
ス領域の露出部、第一導電型ベース層の露出部、第二の
第二導電型ベース領域の露出部の表面上にゲート絶縁膜
を介して形成されたゲート電極と、第一の第二導電型ベ
ース領域の露出部と第一導電型ソース領域とに共通に接
触する第一主電極と、その第一主電極と第二の第二導電
型ベース領域の露出部との間に介在して双方に接触する
抵抗体と、第一導電型ベース層の他面側に形成された第
二導電型エミッタ層と、その第二導電型エミッタ層に接
触する第二主電極とを有するものにおいて、第一導電型
エミッタ領域が、第一導電型ソース領域に近い側の第一
導電型ソース領域と同じ拡散深さの部分と、第一導電型
ソース領域から遠い側の第一導電型ソース領域より拡散
深さの深い部分とからなることを特徴とする絶縁ゲート
型サイリスタ。 - 【請求項２】第一主電極の第一の第二導電型ベース領域
および第一導電型ソース領域との接触面を囲んで第二の
第二導電型ベース領域およびその表面層の第一導電型エ
ミッタ領域が形成され、前記接触面上の第一主電極を囲
んで層間絶縁膜を介してゲート電極が設けられ、そのゲ
ート電極の周囲の少なくとも一部に層間絶縁膜を介し抵
抗体が設けられたことを特徴とする請求項１に記載の絶
縁ゲート型サイリスタ。 - 【請求項３】第一主電極の第一の第二導電型ベース領域
および第一導電型ソース領域との接触面の形状が、多角
形、円形または楕円形のいずれかであることを特徴とす
る請求項２に記載の絶縁ゲート型サイリスタ。 - 【請求項４】第一主電極と第二の第二導電型ベース領域
の露出部との間に介在して双方に接触する抵抗体の第二
導電型ベース領域との接触面の形状が、多角形、円形ま
たは楕円形のいずれかであることを特徴とする請求項３
に記載の絶縁ゲート型サイリスタ。 - 【請求項５】第一導電型エミッタ領域の第一導電型ソー
ス領域から遠い側の第一導電型ソース領域より拡散深さ
の深い部分が砒素と燐との拡散層からなり、かつ第一導
電型ソース領域に近い側の第一導電型ソース領域と同じ
拡散深さの部分が砒素の拡散層からなることを特徴とす
る請求項１ないし４のいずれかに記載の絶縁ゲート型サ
イリスタ。 - 【請求項６】抵抗体が多結晶シリコンからなることを特
徴とする請求項１なし５のいずれかに記載の絶縁ゲート
型サイリスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1488995A JP3180878B2 (ja) | 1995-02-01 | 1995-02-01 | 絶縁ゲート型サイリスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1488995A JP3180878B2 (ja) | 1995-02-01 | 1995-02-01 | 絶縁ゲート型サイリスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08213588A JPH08213588A (ja) | 1996-08-20 |
| JP3180878B2 true JP3180878B2 (ja) | 2001-06-25 |
Family
ID=11873585
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1488995A Expired - Fee Related JP3180878B2 (ja) | 1995-02-01 | 1995-02-01 | 絶縁ゲート型サイリスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3180878B2 (ja) |
-
1995
- 1995-02-01 JP JP1488995A patent/JP3180878B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08213588A (ja) | 1996-08-20 |
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