JP3298385B2 - 絶縁ゲート型サイリスタ - Google Patents
絶縁ゲート型サイリスタInfo
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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Description
【０００１】
【発明の属する技術分野】本発明は、電力用スイッチン
グ素子として用いられる絶縁ゲート型サイリスタに関す
る。
グ素子として用いられる絶縁ゲート型サイリスタに関す
る。
【０００２】
【従来の技術】サイリスタはその低オン電圧特性から、
大容量用途に必要不可欠な素子として使われてきた。そ
して今日、ゲートターンオフ（ＧＴＯ）サイリスタが、
高電圧・大電流領域用素子として多く使われている。し
かしながら，ＧＴＯサイリスタは、ターンオフに多大
なゲート電流を必要とする、すなわちターンオフゲイン
が小さい、安全なターンオフのために大きなスナバ回
路が必要である等、その欠点が顕在化してきている。ま
た、ＧＴＯサイリスタはその電流・電圧特性において，
電流飽和特性を示さないことから，負荷短絡保護のため
にヒューズ等の受動部品をつながなくてはならず，シス
テムの小型化・コストの削減の大きな障害となってい
る。Ｖ．Ａ．Ｋ.Temple 氏がＩＥＥＥ ＩＥＤＭ Tech.
Dig.1984．ｐ282 に発表した電圧駆動型サイリスタであ
るMOS Controlled Thyristor（以下ＭＣＴと略す）は、
以来世界の様々な研究機関において、その特性解析、改
善が行われている。これはＭＣＴが電圧駆動型であるた
め、ＧＴＯサイリスタに比べ、格段に容易なゲート回路
で済み、かつ低オン電圧特性を示すことによる。しかし
ＭＣＴは、ＧＴＯサイリスタと同様に、電流飽和特性を
示さないため、実際に使用する際にはヒューズ等の受動
部品が必要となる。Ｍ．Ｓ．Shekar氏等は、ＩＥＥＥ
Electron Device Lett. vol.12 (1991) p387 にDual C
hannel型 EmitterSwitched Thyristor （ＥＳＴ−１）
が高電圧領域まで電流飽和特性を示すことを実測により
示した。さらに，発明者らは、Proc. ＩＥＥＥ ＩＳＰ
ＳＤ ’93，p71 とProc. ＩＥＥＥ ＩＳＰＳＤ ’9
4，p195 に、このＥＳＴのＦＢＳＯＡ（順バイアス安
全動作領域）、ＲＢＳＯＡ（逆バイアス安全動作領域）
の解析結果を発表し、電圧駆動型サイリスタにおいて，
初めて負荷短絡時の安全動作領域を有する素子開発に道
を開いた。図４３に、このＥＳＴの素子構造を示す。
大容量用途に必要不可欠な素子として使われてきた。そ
して今日、ゲートターンオフ（ＧＴＯ）サイリスタが、
高電圧・大電流領域用素子として多く使われている。し
かしながら，ＧＴＯサイリスタは、ターンオフに多大
なゲート電流を必要とする、すなわちターンオフゲイン
が小さい、安全なターンオフのために大きなスナバ回
路が必要である等、その欠点が顕在化してきている。ま
た、ＧＴＯサイリスタはその電流・電圧特性において，
電流飽和特性を示さないことから，負荷短絡保護のため
にヒューズ等の受動部品をつながなくてはならず，シス
テムの小型化・コストの削減の大きな障害となってい
る。Ｖ．Ａ．Ｋ.Temple 氏がＩＥＥＥ ＩＥＤＭ Tech.
Dig.1984．ｐ282 に発表した電圧駆動型サイリスタであ
るMOS Controlled Thyristor（以下ＭＣＴと略す）は、
以来世界の様々な研究機関において、その特性解析、改
善が行われている。これはＭＣＴが電圧駆動型であるた
め、ＧＴＯサイリスタに比べ、格段に容易なゲート回路
で済み、かつ低オン電圧特性を示すことによる。しかし
ＭＣＴは、ＧＴＯサイリスタと同様に、電流飽和特性を
示さないため、実際に使用する際にはヒューズ等の受動
部品が必要となる。Ｍ．Ｓ．Shekar氏等は、ＩＥＥＥ
Electron Device Lett. vol.12 (1991) p387 にDual C
hannel型 EmitterSwitched Thyristor （ＥＳＴ−１）
が高電圧領域まで電流飽和特性を示すことを実測により
示した。さらに，発明者らは、Proc. ＩＥＥＥ ＩＳＰ
ＳＤ ’93，p71 とProc. ＩＥＥＥ ＩＳＰＳＤ ’9
4，p195 に、このＥＳＴのＦＢＳＯＡ（順バイアス安
全動作領域）、ＲＢＳＯＡ（逆バイアス安全動作領域）
の解析結果を発表し、電圧駆動型サイリスタにおいて，
初めて負荷短絡時の安全動作領域を有する素子開発に道
を開いた。図４３に、このＥＳＴの素子構造を示す。
【０００３】この図に見られるように、この素子は、ｐ
エミッタ層１の上にｎ+ バッファ層２を介して設けられ
たｎベース層３の表面層に、第一ｐベース領域４および
その一部を占め拡散深さの深いｐ+ ウェル領域５ならび
に第二ｐベース領域６が形成され、第一ｐベース領域４
の表面層にｎソース領域７、第二ｐベース領域６の表面
層にｎエミッタ領域８がそれぞれ形成されている。第一
ｐベース領域４のｎソース領域７とｎベース層３の露出
部とに挟まれた部分から、第二ｐベース領域６のｎエミ
ッタ領域８とｎベース層３の露出部とに挟まれた部分に
わたってゲート酸化膜９を介してゲート電極１０が設け
られている。しかし、いずれもＺ方向の長さが有限で、
その外側で第一ｐベース領域４と第二ｐベース領域６は
連結され、さらにその外側にＬ字型にｐ+ ウェル領域５
が形成されている。そしてｐ+ ウェル領域５の表面に接
触するカソード電極１１は、ｎソース領域７の表面にも
共通に接触している。一方、ｐエミッタ層１の裏面には
全面にアノード電極１２が設けられている。
エミッタ層１の上にｎ+ バッファ層２を介して設けられ
たｎベース層３の表面層に、第一ｐベース領域４および
その一部を占め拡散深さの深いｐ+ ウェル領域５ならび
に第二ｐベース領域６が形成され、第一ｐベース領域４
の表面層にｎソース領域７、第二ｐベース領域６の表面
層にｎエミッタ領域８がそれぞれ形成されている。第一
ｐベース領域４のｎソース領域７とｎベース層３の露出
部とに挟まれた部分から、第二ｐベース領域６のｎエミ
ッタ領域８とｎベース層３の露出部とに挟まれた部分に
わたってゲート酸化膜９を介してゲート電極１０が設け
られている。しかし、いずれもＺ方向の長さが有限で、
その外側で第一ｐベース領域４と第二ｐベース領域６は
連結され、さらにその外側にＬ字型にｐ+ ウェル領域５
が形成されている。そしてｐ+ ウェル領域５の表面に接
触するカソード電極１１は、ｎソース領域７の表面にも
共通に接触している。一方、ｐエミッタ層１の裏面には
全面にアノード電極１２が設けられている。
【０００４】この素子のカソード電極１１を接地し，ア
ノード電極１２に正の電圧を印加した状態でゲート電極
１０に正の電圧を加えると，ゲート酸化膜９の下に反転
層（一部蓄積層）が形成され，横型ＭＯＳＦＥＴがオン
する。これにより，まず電子がカソード電極１１からｎ
ソース領域７を経て第一ｐベース領域４の表面層のチャ
ネルを通り、ｎベース層３に供給される。この電子は、
ｐエミッタ層１、ｎ+バッファ層２およびｎベース層
３、第一、第二ｐベース領域４、６およびｐ+ ウェル領
域５よりなるｐｎｐトランジスタのベース電流として働
き，それによってこのｐｎｐトランジスタが動作する。
正孔は、ｐエミッタ層１から注入され，ｎ + バッファ層
２、ｎベース層３を通って一部第二ｐベース領域６へと
流れる。そして，ｎエミッタ領域８の下をＺ方向に流れ
てカソード電極１１へと抜けていくＩＧＢＴモードとな
る。電流がさらに増加すると、ｎエミッタ領域８と第二
ｐベース領域６間のｐｎ接合が順バイアスされ、ｐエミ
ッタ層１、ｎ+ バッファ層２およびｎベース層３、第二
ｐベース領域６およびｎエミッタ領域８からなるサイリ
スタ部がラッチアップの状態になる。このＥＳＴをオフ
するには，ゲート電極１０の電位を横型ＭＯＳＦＥＴの
しきい値以下に下げ，このＭＯＳＦＥＴをオフする。そ
うすることにより、ｎエミッタ８はカソード電極１１か
ら電位的に切離され、サイリスタ動作が止まる。
ノード電極１２に正の電圧を印加した状態でゲート電極
１０に正の電圧を加えると，ゲート酸化膜９の下に反転
層（一部蓄積層）が形成され，横型ＭＯＳＦＥＴがオン
する。これにより，まず電子がカソード電極１１からｎ
ソース領域７を経て第一ｐベース領域４の表面層のチャ
ネルを通り、ｎベース層３に供給される。この電子は、
ｐエミッタ層１、ｎ+バッファ層２およびｎベース層
３、第一、第二ｐベース領域４、６およびｐ+ ウェル領
域５よりなるｐｎｐトランジスタのベース電流として働
き，それによってこのｐｎｐトランジスタが動作する。
正孔は、ｐエミッタ層１から注入され，ｎ + バッファ層
２、ｎベース層３を通って一部第二ｐベース領域６へと
流れる。そして，ｎエミッタ領域８の下をＺ方向に流れ
てカソード電極１１へと抜けていくＩＧＢＴモードとな
る。電流がさらに増加すると、ｎエミッタ領域８と第二
ｐベース領域６間のｐｎ接合が順バイアスされ、ｐエミ
ッタ層１、ｎ+ バッファ層２およびｎベース層３、第二
ｐベース領域６およびｎエミッタ領域８からなるサイリ
スタ部がラッチアップの状態になる。このＥＳＴをオフ
するには，ゲート電極１０の電位を横型ＭＯＳＦＥＴの
しきい値以下に下げ，このＭＯＳＦＥＴをオフする。そ
うすることにより、ｎエミッタ８はカソード電極１１か
ら電位的に切離され、サイリスタ動作が止まる。
【０００５】
【発明が解決しようとする課題】上記の説明からわかる
ように、図４３に示したＥＳＴは第二ｐベース領域６を
Ｚ方向に流れる正孔を利用して、第二ｐベース領域６と
ｎエミッタ領域８との間のｐｎ接合を順バイアスしてい
るため、カソード電極１１と第二ｐベース領域６との接
触部に近づくにつれ、前記順バイアスの度合いが小さく
なる。つまり、前記のｐｎ接合において、ｎエミッタ領
域８からの電子の注入量がＺ方向に沿って均一でないと
いうことである。このようなオン状態から、このＥＳＴ
をオフすると、当然順バイアスの浅いカソード電極１１
との接触部近くの接合から回復してゆき、カソード電極
１１との接触部から遠い部分が、なかなか回復しない。
このことは、オフ時における電流集中を招き易いことを
意味し、ターンオフ時の破壊耐量が小さくなってしまう
原因となる。
ように、図４３に示したＥＳＴは第二ｐベース領域６を
Ｚ方向に流れる正孔を利用して、第二ｐベース領域６と
ｎエミッタ領域８との間のｐｎ接合を順バイアスしてい
るため、カソード電極１１と第二ｐベース領域６との接
触部に近づくにつれ、前記順バイアスの度合いが小さく
なる。つまり、前記のｐｎ接合において、ｎエミッタ領
域８からの電子の注入量がＺ方向に沿って均一でないと
いうことである。このようなオン状態から、このＥＳＴ
をオフすると、当然順バイアスの浅いカソード電極１１
との接触部近くの接合から回復してゆき、カソード電極
１１との接触部から遠い部分が、なかなか回復しない。
このことは、オフ時における電流集中を招き易いことを
意味し、ターンオフ時の破壊耐量が小さくなってしまう
原因となる。
【０００６】図４４、４５は、Ｍ．Ｓ．Shekar氏らの発
明にかかるＵＳ．Patent No.5,317,171(May 31,1994)お
よびＵＳ．Patent No.5,319,222(June 7,1994)に記載さ
れた改良型ＥＳＴの断面図である。図４４の素子の動作
原理は図４３のＥＳＴと変わらないが、カソード電極１
１がＹ方向に延びて第二ｐベース領域６の表面に直接接
触しているので、ターンオフ速度が速くでき、かつＺ方
向の正孔電流を利用していないので、Ｚ方向で均一なタ
ーンオン、ターンオフが可能である。しかし、サイリス
タ動作時にｎエミッタ領域８と第二ｐベース領域６との
間のｐｎ接合がオンしても、今度は水平方向（Ｙ方向）
に少数キャリアの注入の不均一が起こり、予期したほど
オン電圧が下がらない。これを解決するために、例えば
第二ｐベース領域６の不純物濃度を下げて、その抵抗を
上げたとすると、順方向電圧印加時にｎエミッタ領域８
に空乏層がパンチスルーしてしまい、十分な耐圧がでな
い。
明にかかるＵＳ．Patent No.5,317,171(May 31,1994)お
よびＵＳ．Patent No.5,319,222(June 7,1994)に記載さ
れた改良型ＥＳＴの断面図である。図４４の素子の動作
原理は図４３のＥＳＴと変わらないが、カソード電極１
１がＹ方向に延びて第二ｐベース領域６の表面に直接接
触しているので、ターンオフ速度が速くでき、かつＺ方
向の正孔電流を利用していないので、Ｚ方向で均一なタ
ーンオン、ターンオフが可能である。しかし、サイリス
タ動作時にｎエミッタ領域８と第二ｐベース領域６との
間のｐｎ接合がオンしても、今度は水平方向（Ｙ方向）
に少数キャリアの注入の不均一が起こり、予期したほど
オン電圧が下がらない。これを解決するために、例えば
第二ｐベース領域６の不純物濃度を下げて、その抵抗を
上げたとすると、順方向電圧印加時にｎエミッタ領域８
に空乏層がパンチスルーしてしまい、十分な耐圧がでな
い。
【０００７】図４５に示した素子は、さらにオン電圧を
下げるために、ｎエミッタ８が第二ｐベース領域６より
はみ出す構造となっているが、この構造では順方向耐圧
がでないという欠点がある。勿論、電力用スイッチング
素子として絶縁ゲート型サイリスタは、損失低減のため
オン電圧が低く、スイッチング速度が速いことが必要で
ある。
下げるために、ｎエミッタ８が第二ｐベース領域６より
はみ出す構造となっているが、この構造では順方向耐圧
がでないという欠点がある。勿論、電力用スイッチング
素子として絶縁ゲート型サイリスタは、損失低減のため
オン電圧が低く、スイッチング速度が速いことが必要で
ある。
【０００８】以上の問題に鑑みて本発明の目的は、ター
ンオフ時にｐｎ接合を均一に回復できる構造を有してタ
ーンオフ耐量が大きく、オン電圧が小さく、かつターン
オフ時間の短い絶縁ゲート型サイリスタを提供すること
にある。
ンオフ時にｐｎ接合を均一に回復できる構造を有してタ
ーンオフ耐量が大きく、オン電圧が小さく、かつターン
オフ時間の短い絶縁ゲート型サイリスタを提供すること
にある。
【０００９】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明の絶縁ゲート型サイリスタは、高比抵抗の
第一導電型ベース層と、その第一導電型ベース層の一面
側の表面層に選択的に離れて形成された第一、第二の第
二導電型ベース領域と、第一の第二導電型ベース領域の
表面層に選択的に形成された第一導電型ソース領域と、
第二の第二導電型ベース領域の表面層に選択的に形成さ
れた第一導電型エミッタ領域と、第一導電型のソース領
域およびエミッタ領域間に挟まれた第一の第二導電型ベ
ース領域の表面、第一導電型ベース層の露出部および第
二の第二導電型ベース領域の表面上に絶縁膜を介して形
成されたゲート電極と、第一の第二導電型ベース領域の
露出部と第一導電型ソース領域とに共通に接触する第一
主電極と、第一導電型ベース層の他面側に形成された第
二導電型エミッタ層と、その第二導電型エミッタ層に接
触する第二主電極とを備え、第二の第二導電型ベース領
域および第一導電型エミッタ領域の表面全面が絶縁膜で
覆われているものにおいて、第二の第二導電型ベース領
域の周囲に、複数の第一の第二導電型ベース領域および
その表面層の第一導電型ソース領域が形成されているも
のとする。または、第二の第二導電型ベース領域の周囲
に、複数の第一の第二導電型ベース領域およびその表面
層の第一導電型ソース領域が形成され、第二の第二導電
型ベース領域表面上の絶縁膜を囲むようにほぼ環状のゲ
ート電極が設けられているものとする。さらには、両端
を二つの第一導電型ソース領域上に置くゲート電極の幅
が、両端を第一導電型ソース領域上と第一導電型エミッ
タ領域上とに置くゲート電極の幅より広いものとする。
めに、本発明の絶縁ゲート型サイリスタは、高比抵抗の
第一導電型ベース層と、その第一導電型ベース層の一面
側の表面層に選択的に離れて形成された第一、第二の第
二導電型ベース領域と、第一の第二導電型ベース領域の
表面層に選択的に形成された第一導電型ソース領域と、
第二の第二導電型ベース領域の表面層に選択的に形成さ
れた第一導電型エミッタ領域と、第一導電型のソース領
域およびエミッタ領域間に挟まれた第一の第二導電型ベ
ース領域の表面、第一導電型ベース層の露出部および第
二の第二導電型ベース領域の表面上に絶縁膜を介して形
成されたゲート電極と、第一の第二導電型ベース領域の
露出部と第一導電型ソース領域とに共通に接触する第一
主電極と、第一導電型ベース層の他面側に形成された第
二導電型エミッタ層と、その第二導電型エミッタ層に接
触する第二主電極とを備え、第二の第二導電型ベース領
域および第一導電型エミッタ領域の表面全面が絶縁膜で
覆われているものにおいて、第二の第二導電型ベース領
域の周囲に、複数の第一の第二導電型ベース領域および
その表面層の第一導電型ソース領域が形成されているも
のとする。または、第二の第二導電型ベース領域の周囲
に、複数の第一の第二導電型ベース領域およびその表面
層の第一導電型ソース領域が形成され、第二の第二導電
型ベース領域表面上の絶縁膜を囲むようにほぼ環状のゲ
ート電極が設けられているものとする。さらには、両端
を二つの第一導電型ソース領域上に置くゲート電極の幅
が、両端を第一導電型ソース領域上と第一導電型エミッ
タ領域上とに置くゲート電極の幅より広いものとする。
【００１０】また、高比抵抗の第一導電型ベース層と、
その第一導電型ベース層の一面側の表面層に選択的に離
れて形成された第一、第二の第二導電型ベース領域と、
第一の第二導電型ベース領域の表面層に選択的に形成さ
れた第一導電型ソース領域と、第二の第二導電型ベース
領域の表面層に形成された第一導電型エミッタ領域と、
第一導電型エミッタ領域と第一導電型ソース領域との間
の半導体層を第一、第二の第二導電型ベース領域より深
く掘り下げたトレンチと、そのトレンチ内にゲート絶縁
膜を介して形成されたゲート電極と、第一の第二導電型
ベース領域の露出部と第一導電型ソース領域とに共通に
接触する第一主電極と、第一導電型ベース層の他面側に
形成された第二導電型エミッタ層と、その第二導電型エ
ミッタ層に接触する第二主電極とを備えたものにおい
て、第一導電型エミッタ領域の表面全面が絶縁膜で覆わ
れているものとする。
その第一導電型ベース層の一面側の表面層に選択的に離
れて形成された第一、第二の第二導電型ベース領域と、
第一の第二導電型ベース領域の表面層に選択的に形成さ
れた第一導電型ソース領域と、第二の第二導電型ベース
領域の表面層に形成された第一導電型エミッタ領域と、
第一導電型エミッタ領域と第一導電型ソース領域との間
の半導体層を第一、第二の第二導電型ベース領域より深
く掘り下げたトレンチと、そのトレンチ内にゲート絶縁
膜を介して形成されたゲート電極と、第一の第二導電型
ベース領域の露出部と第一導電型ソース領域とに共通に
接触する第一主電極と、第一導電型ベース層の他面側に
形成された第二導電型エミッタ層と、その第二導電型エ
ミッタ層に接触する第二主電極とを備えたものにおい
て、第一導電型エミッタ領域の表面全面が絶縁膜で覆わ
れているものとする。
【００１１】そのようにすれば、絶縁ゲートに電圧を印
加しゲート電極の直下に反転層が生じさせたとき、第一
導電型エミッタ領域が、ＭＯＳＦＥＴのチャネル領域を
介して第一主電極と同電位になり、第一導電型エミッタ
領域、第二の第二導電型ベース層領域、第一導電型ベー
ス層および第二導電型エミッタ層からなるサイリスタが
オンする。このとき第一導電型エミッタ領域全体から均
一に電子の注入がおこるため、速やかにサイリスタモー
ドに移行し、オン電圧が低くなる。従来のＥＳＴのよう
に第二の第二導電型ベース領域をＺ方向に流れる正孔電
流が必要でない。逆にターンオフ時には、ｐｎ接合の回
復が均一に行われ、電流の集中がなく、破壊耐量が大き
くなる。
加しゲート電極の直下に反転層が生じさせたとき、第一
導電型エミッタ領域が、ＭＯＳＦＥＴのチャネル領域を
介して第一主電極と同電位になり、第一導電型エミッタ
領域、第二の第二導電型ベース層領域、第一導電型ベー
ス層および第二導電型エミッタ層からなるサイリスタが
オンする。このとき第一導電型エミッタ領域全体から均
一に電子の注入がおこるため、速やかにサイリスタモー
ドに移行し、オン電圧が低くなる。従来のＥＳＴのよう
に第二の第二導電型ベース領域をＺ方向に流れる正孔電
流が必要でない。逆にターンオフ時には、ｐｎ接合の回
復が均一に行われ、電流の集中がなく、破壊耐量が大き
くなる。
【００１２】第二の第二導電型ベース領域を囲むよう
に、第一の第二導電型ベース領域およびその表面層の第
一導電型ソース領域が形成され、或いは、第二の第二導
電型ベース領域の周囲に、複数の第一の第二導電型ベー
ス領域およびその表面層の第一導電型ソース領域が形成
され、第二の第二導電型ベース領域表面上の絶縁膜を囲
むようにほぼ環状のゲート電極が設けられているものと
すれば、第一導電型エミッタ領域からチャネル領域を通
って第一導電型ソース領域に流れる電流が分散され、電
流集中することがなく、可制御電流が大きくなる。ま
た、ゲート電極の下の第一導電型半導体層の表面層に蓄
積層が形成される面積が広くなり、オン電圧が低くな
る。また。表面層に第一導電型ソース領域が形成されて
いない第一の第二導電型ベース領域を有するものとす
る。
に、第一の第二導電型ベース領域およびその表面層の第
一導電型ソース領域が形成され、或いは、第二の第二導
電型ベース領域の周囲に、複数の第一の第二導電型ベー
ス領域およびその表面層の第一導電型ソース領域が形成
され、第二の第二導電型ベース領域表面上の絶縁膜を囲
むようにほぼ環状のゲート電極が設けられているものと
すれば、第一導電型エミッタ領域からチャネル領域を通
って第一導電型ソース領域に流れる電流が分散され、電
流集中することがなく、可制御電流が大きくなる。ま
た、ゲート電極の下の第一導電型半導体層の表面層に蓄
積層が形成される面積が広くなり、オン電圧が低くな
る。また。表面層に第一導電型ソース領域が形成されて
いない第一の第二導電型ベース領域を有するものとす
る。
【００１３】特にトレンチゲート構造のものは、トレン
チ側面に沿ってチャネル領域が形成でき、セルピッチを
大幅に低減できる。 また、両端を二つの第一導電型ソー
ス領域上に置くゲート電極の幅が、両端を第一導電型ソ
ース領域上と第一導電型エミッタ領域上とに置くゲート
電極の幅より広いものとすれば、オン動作の初期に接合
型ＦＥＴ作用による抵抗を大きくせずに、オン時のチャ
ネル抵抗を低減できる。
チ側面に沿ってチャネル領域が形成でき、セルピッチを
大幅に低減できる。 また、両端を二つの第一導電型ソー
ス領域上に置くゲート電極の幅が、両端を第一導電型ソ
ース領域上と第一導電型エミッタ領域上とに置くゲート
電極の幅より広いものとすれば、オン動作の初期に接合
型ＦＥＴ作用による抵抗を大きくせずに、オン時のチャ
ネル抵抗を低減できる。
【００１４】また、表面層に第一導電型ソース領域が形
成されていない第一の第二導電型ベース領域を有し、表
面層に第一導電型ソース領域が形成されていない第一の
第二導電型ベース領域上のゲート電極の幅を、第一導電
型ソース領域が形成されている第一の第二導電型ベース
領域上のゲート電極の幅より小さいものとすれば、その
部分がキャリアの引き抜き孔として特に有効に働くた
め、寄生サイリスタのラッチアップ耐量が増し、可制御
電流が増大する。
成されていない第一の第二導電型ベース領域を有し、表
面層に第一導電型ソース領域が形成されていない第一の
第二導電型ベース領域上のゲート電極の幅を、第一導電
型ソース領域が形成されている第一の第二導電型ベース
領域上のゲート電極の幅より小さいものとすれば、その
部分がキャリアの引き抜き孔として特に有効に働くた
め、寄生サイリスタのラッチアップ耐量が増し、可制御
電流が増大する。
【００１５】
【００１６】
【００１７】
【００１８】
【００１９】
【００２０】
【００２１】
【００２２】
【００２３】
【発明の実施の形態】上記の課題解決のため、ＥＳＴを
発展させた様々な絶縁ゲート型サイリスタを試作する過
程において、発明者等は第一の主電極を第二の第二導電
型ベース領域に接触させる必要がないこと、そして第二
の第二導電型ベース領域とその表面層の第一導電型エミ
ッタ領域との表面を絶縁膜で覆った素子でもサイリスタ
モードに移行し、オン電圧とターンオフ時間とのよいト
レードオフ特性を示すことを見いだした。更に、平面的
なパターンについても検討を重ねた。
発展させた様々な絶縁ゲート型サイリスタを試作する過
程において、発明者等は第一の主電極を第二の第二導電
型ベース領域に接触させる必要がないこと、そして第二
の第二導電型ベース領域とその表面層の第一導電型エミ
ッタ領域との表面を絶縁膜で覆った素子でもサイリスタ
モードに移行し、オン電圧とターンオフ時間とのよいト
レードオフ特性を示すことを見いだした。更に、平面的
なパターンについても検討を重ねた。
【００２４】その結果に基づき、本発明の絶縁ゲート型
サイリスタとしては、第二の第二導電型ベース領域とそ
の表面層の第一導電型エミッタ領域との表面を絶縁膜で
覆うものとする。第一、第二の第二導電型ベース領域の
配置としては、ストライプ状にして対向させても、多角
形、円形、楕円形としてもよい。特に第二の第二導電型
ベース領域を囲むように第一の第二導電型ベース領域を
配置すると、電流の集中が抑えられ、トレードオフ特性
が向上する。第二の第二導電型ベース領域の周囲に複数
の第一の第二導電型ベース領域を配置することもよい。
ゲート電極をトレンチに埋め込んだ形のトレンチゲート
型とすることもできる。
サイリスタとしては、第二の第二導電型ベース領域とそ
の表面層の第一導電型エミッタ領域との表面を絶縁膜で
覆うものとする。第一、第二の第二導電型ベース領域の
配置としては、ストライプ状にして対向させても、多角
形、円形、楕円形としてもよい。特に第二の第二導電型
ベース領域を囲むように第一の第二導電型ベース領域を
配置すると、電流の集中が抑えられ、トレードオフ特性
が向上する。第二の第二導電型ベース領域の周囲に複数
の第一の第二導電型ベース領域を配置することもよい。
ゲート電極をトレンチに埋め込んだ形のトレンチゲート
型とすることもできる。
【００２５】電流の集中を防止するために、更に、ゲー
ト電極の幅を場所によって変える方法、第一導電型ベー
ス層表面に選択的な高濃度領域を形成する方法、ゲート
電極の端の下の第一導電型ソース領域を断続させる方法
や、第二の第二導電型ベース領域に近い部分の第一導電
型ソース領域の表面を絶縁膜で覆う方法、第一導電型ソ
ース領域を持たない第一の第二導電型ベース領域を設け
る方法などがある。
ト電極の幅を場所によって変える方法、第一導電型ベー
ス層表面に選択的な高濃度領域を形成する方法、ゲート
電極の端の下の第一導電型ソース領域を断続させる方法
や、第二の第二導電型ベース領域に近い部分の第一導電
型ソース領域の表面を絶縁膜で覆う方法、第一導電型ソ
ース領域を持たない第一の第二導電型ベース領域を設け
る方法などがある。
【００２６】第一、第二の第二導電型ベース領域の拡散
深さを変え、また第一導電型ソース領域と第一導電型エ
ミッタ領域の拡散深さを変えてオン電圧の低減をはかる
こともできる。また、ライフタイムキラーの局在化も有
効であった。以下、図４３と共通の部分に同一の符号を
付した図面を参照しながら本発明の実施例を説明する。
以下の実施例では、ｎ、ｐを冠した領域、層等はそれぞ
れ電子、正孔を多数キャリアとする領域、層を意味する
ものとし、第一導電型をｎ型、第二導電型をｐ型とする
が、これを逆にすることも可能である。 〔実施例１〕図１は本発明の第一の実施例（以下実施例
１と記す）の絶縁ゲート型サイリスタの部分断面図を示
す。図に示したのは電流のスイッチングを行う活性領域
の単位の部分であって、実際の半導体素子では、図に示
した活性領域の他に、周辺部分に耐圧を分担する部分が
設けられるが、耐圧部分は本発明の本質に係わる部分で
はないので省略する。以下の例でも同様とする。図１に
示した絶縁ゲート型サイリスタの半導体基板部分の構造
は、図４３のＥＳＴと良く似ている。すなわち、高比抵
抗のｎ型ベース層３の一方の面側の表面層に互いに離れ
た第一ｐベース領域４と第二ｐベース領域６が形成さ
れ、さらに、寄生サイリスタのラッチアップを防ぐ目的
で、第一ｐベース領域４の一部に第一ｐベース領域４よ
り拡散深さの深いｐ+ ウェル領域５が形成されている。
他方の面側には、ｎ+ バッファ層２を介してｐエミッタ
層１が形成されている。第一ｐベース領域４の表面層に
は、ｎソース領域７、第二ｐベース領域６の表面層には
ｎエミッタ領域８がそれぞれ形成されている。とくに、
ｎエミッタ領域８の拡散深さは二段になっていて、ｎソ
ース領域７に近い部分はｎソース領域７と同じく、遠い
部分は、ｎソース領域７のそれより深く形成されてい
る。そして、表面上には、図４３と同様に、ｎソース領
域７とｎエミッタ領域８とに挟まれた第一ｐベース領域
４、ｎベース層３、第二ｐベース領域６の上にゲート酸
化膜９を介してゲート電極１０が設けられてｎチャネル
横型ＭＯＳＦＥＴが構成されている。この側の表面は、
りんガラス（ＰＳＧ）等の絶縁膜１４で覆われ、第一ｐ
ベース領域４およびｎソース領域７の表面上にカソード
電極１１が共通に接触するように接触孔が開けられてい
る。
深さを変え、また第一導電型ソース領域と第一導電型エ
ミッタ領域の拡散深さを変えてオン電圧の低減をはかる
こともできる。また、ライフタイムキラーの局在化も有
効であった。以下、図４３と共通の部分に同一の符号を
付した図面を参照しながら本発明の実施例を説明する。
以下の実施例では、ｎ、ｐを冠した領域、層等はそれぞ
れ電子、正孔を多数キャリアとする領域、層を意味する
ものとし、第一導電型をｎ型、第二導電型をｐ型とする
が、これを逆にすることも可能である。 〔実施例１〕図１は本発明の第一の実施例（以下実施例
１と記す）の絶縁ゲート型サイリスタの部分断面図を示
す。図に示したのは電流のスイッチングを行う活性領域
の単位の部分であって、実際の半導体素子では、図に示
した活性領域の他に、周辺部分に耐圧を分担する部分が
設けられるが、耐圧部分は本発明の本質に係わる部分で
はないので省略する。以下の例でも同様とする。図１に
示した絶縁ゲート型サイリスタの半導体基板部分の構造
は、図４３のＥＳＴと良く似ている。すなわち、高比抵
抗のｎ型ベース層３の一方の面側の表面層に互いに離れ
た第一ｐベース領域４と第二ｐベース領域６が形成さ
れ、さらに、寄生サイリスタのラッチアップを防ぐ目的
で、第一ｐベース領域４の一部に第一ｐベース領域４よ
り拡散深さの深いｐ+ ウェル領域５が形成されている。
他方の面側には、ｎ+ バッファ層２を介してｐエミッタ
層１が形成されている。第一ｐベース領域４の表面層に
は、ｎソース領域７、第二ｐベース領域６の表面層には
ｎエミッタ領域８がそれぞれ形成されている。とくに、
ｎエミッタ領域８の拡散深さは二段になっていて、ｎソ
ース領域７に近い部分はｎソース領域７と同じく、遠い
部分は、ｎソース領域７のそれより深く形成されてい
る。そして、表面上には、図４３と同様に、ｎソース領
域７とｎエミッタ領域８とに挟まれた第一ｐベース領域
４、ｎベース層３、第二ｐベース領域６の上にゲート酸
化膜９を介してゲート電極１０が設けられてｎチャネル
横型ＭＯＳＦＥＴが構成されている。この側の表面は、
りんガラス（ＰＳＧ）等の絶縁膜１４で覆われ、第一ｐ
ベース領域４およびｎソース領域７の表面上にカソード
電極１１が共通に接触するように接触孔が開けられてい
る。
【００２７】なお、図１の絶縁ゲート型サイリスタは、
拡散領域形成のためのマスクを変えるだけで従来のＩＧ
ＢＴとほぼ同じ工程で製造できる。すなわち、例えば６
００Ｖ用素子としては、比抵抗０．０２Ω・ｃｍ、厚さ
４５０μm のｐ型シリコン基板上にｎ+ バッファ層２と
して、比抵抗０．１Ω・ｃｍ、厚さ１０μm のｎ層、ｎ
ベース層３として、比抵抗４０Ω・ｃｍ、厚さ５５μm
のｎ層をエピタキシャル成長させたウェハを用いる。第
一、第二のｐベース領域４、６およびｐエミッタ層１
は、ホウ素イオンのイオン注入および熱拡散により形成
し、ｎエミッタ領域８およびｎソース領域７は、砒素イ
オンおよび燐イオンのイオン注入および熱拡散により形
成した。第一ｐベース領域４、第二ｐベース領域６、ｎ
ソース領域７およびｎエミッタ領域８の端は、半導体基
板上の多結晶シリコンからなるゲート電極等によって、
位置ぎめされて形成され、それぞれの横方向拡散によ
り、間隔が決められている。カソード電極１１はＡｌ合
金のスパッタリングにより形成し、アノード電極１２
は、金属基板に半田づけするためＴｉ／Ｎｉ／Ａｕの三
層をスパッタリングで堆積して形成されている。また、
スイッチング時間の短縮を図るためのキャリアのライフ
タイム制御は電子線照射で行った。各部の寸法例として
は、第一ｐベース領域４の拡散深さは３μｍ、第二ｐベ
ース領域６は１８μｍ、ｎエミッタ領域８、ｎソース領
域７の拡散深さはそれぞれ１０μｍ、０．４μｍであ
る。ゲート電極の幅は２５μｍ、ｎソース領域７の幅は
４μｍ、セルピッチは５５μｍである。第二ｐベース領
域６の拡散深さを第一ｐベース領域４のそれより深く、
ｎエミッタ領域８の拡散深さをｎソース領域７のそれよ
り深くすることにより、サイリスタ部のｎｐｎトランジ
スタの電流増幅率が大きくなり、オン電圧は小さくでき
る。但し、ｎエミッタ領域８の第一ｐベース領域４に近
い部分は、ｎソース領域７とほぼ同じ寸法になってい
る。これは、耐圧を考慮したものである。
拡散領域形成のためのマスクを変えるだけで従来のＩＧ
ＢＴとほぼ同じ工程で製造できる。すなわち、例えば６
００Ｖ用素子としては、比抵抗０．０２Ω・ｃｍ、厚さ
４５０μm のｐ型シリコン基板上にｎ+ バッファ層２と
して、比抵抗０．１Ω・ｃｍ、厚さ１０μm のｎ層、ｎ
ベース層３として、比抵抗４０Ω・ｃｍ、厚さ５５μm
のｎ層をエピタキシャル成長させたウェハを用いる。第
一、第二のｐベース領域４、６およびｐエミッタ層１
は、ホウ素イオンのイオン注入および熱拡散により形成
し、ｎエミッタ領域８およびｎソース領域７は、砒素イ
オンおよび燐イオンのイオン注入および熱拡散により形
成した。第一ｐベース領域４、第二ｐベース領域６、ｎ
ソース領域７およびｎエミッタ領域８の端は、半導体基
板上の多結晶シリコンからなるゲート電極等によって、
位置ぎめされて形成され、それぞれの横方向拡散によ
り、間隔が決められている。カソード電極１１はＡｌ合
金のスパッタリングにより形成し、アノード電極１２
は、金属基板に半田づけするためＴｉ／Ｎｉ／Ａｕの三
層をスパッタリングで堆積して形成されている。また、
スイッチング時間の短縮を図るためのキャリアのライフ
タイム制御は電子線照射で行った。各部の寸法例として
は、第一ｐベース領域４の拡散深さは３μｍ、第二ｐベ
ース領域６は１８μｍ、ｎエミッタ領域８、ｎソース領
域７の拡散深さはそれぞれ１０μｍ、０．４μｍであ
る。ゲート電極の幅は２５μｍ、ｎソース領域７の幅は
４μｍ、セルピッチは５５μｍである。第二ｐベース領
域６の拡散深さを第一ｐベース領域４のそれより深く、
ｎエミッタ領域８の拡散深さをｎソース領域７のそれよ
り深くすることにより、サイリスタ部のｎｐｎトランジ
スタの電流増幅率が大きくなり、オン電圧は小さくでき
る。但し、ｎエミッタ領域８の第一ｐベース領域４に近
い部分は、ｎソース領域７とほぼ同じ寸法になってい
る。これは、耐圧を考慮したものである。
【００２８】図２は、図１のようなセルの複数個を含む
ＭＯＳＦＥＴのゲート電極１０の中央を通る水平断面図
で、いずれも図１と共通の部分には同一の符号が付され
ている。カソード電極１１、ゲート電極１０およびそれ
らを隔てる絶縁膜１４が、いずれもストライプ状に配置
されている。但し、図の断面ではカソード電極１１がス
トライプ状であるが、実際には図１の断面図に見られる
ように、絶縁膜１４を介してゲート電極１０の上にも延
長されている。
ＭＯＳＦＥＴのゲート電極１０の中央を通る水平断面図
で、いずれも図１と共通の部分には同一の符号が付され
ている。カソード電極１１、ゲート電極１０およびそれ
らを隔てる絶縁膜１４が、いずれもストライプ状に配置
されている。但し、図の断面ではカソード電極１１がス
トライプ状であるが、実際には図１の断面図に見られる
ように、絶縁膜１４を介してゲート電極１０の上にも延
長されている。
【００２９】このように形成された絶縁ゲート型サイリ
スタの動作を次に説明する。カソード電極１１を接地
し、アノード電極１２に正の電圧を印加した状態で、ゲ
ート電極１０に正の電圧を加えると、ゲート酸化膜９の
下に反転層（一部蓄積層）が形成され、前記横型ＭＯＳ
ＦＥＴがオンする。これにより、先ず電子がカソード電
極１１→ｎソース領域７→ＭＯＳＦＥＴのチャネルの経
路を通ってｎベース層３に供給される。この電子は、ｐ
ｎｐトランジスタ（ｐエミッタ層１／ｎ+ バッファ層２
およびｎベース層３／ｐベース領域４（ｐ+ ウェル領域
５））のベース電流として働き、よってこのｐｎｐトラ
ンジスタが動作する。（この動作モードをＩＧＢＴモー
ドと呼ぶ） すると、ｐエミッタ層１から正孔が注入され、ｎ+ バッ
ファ層２、ｎベース層３を通り、第一ｐベース領域４へ
と流れる。その際、第二ｐベース領域６はフローティン
グとなっているので、ｎベース層３を流れる正孔電流の
ために次第に電位が上がって行く。ｎエミッタ領域８は
ＭＯＳＦＥＴのチャネルを通じてカソード電極１１の電
位に保たれているのでやがて、ｎエミッタ領域８から電
子の注入が生じ、ｐエミッタ層１、ｎ+ バッファ層２お
よびｎベース層３、第二ｐベース領域６、ｎエミッタ領
域８からなるサイリスタ部が動作する。（この動作モー
ドをサイリスタモードと呼ぶ） ターンオフ時には、ゲート電極１０の電位を横型ＭＯＳ
ＦＥＴのしきい値以下に下げ、このＭＯＳＦＥＴをオフ
することによって、ｎエミッタ領域８がカソード電極１
２から電気的に分離され、よってサイリスタ部の動作が
止まる。
スタの動作を次に説明する。カソード電極１１を接地
し、アノード電極１２に正の電圧を印加した状態で、ゲ
ート電極１０に正の電圧を加えると、ゲート酸化膜９の
下に反転層（一部蓄積層）が形成され、前記横型ＭＯＳ
ＦＥＴがオンする。これにより、先ず電子がカソード電
極１１→ｎソース領域７→ＭＯＳＦＥＴのチャネルの経
路を通ってｎベース層３に供給される。この電子は、ｐ
ｎｐトランジスタ（ｐエミッタ層１／ｎ+ バッファ層２
およびｎベース層３／ｐベース領域４（ｐ+ ウェル領域
５））のベース電流として働き、よってこのｐｎｐトラ
ンジスタが動作する。（この動作モードをＩＧＢＴモー
ドと呼ぶ） すると、ｐエミッタ層１から正孔が注入され、ｎ+ バッ
ファ層２、ｎベース層３を通り、第一ｐベース領域４へ
と流れる。その際、第二ｐベース領域６はフローティン
グとなっているので、ｎベース層３を流れる正孔電流の
ために次第に電位が上がって行く。ｎエミッタ領域８は
ＭＯＳＦＥＴのチャネルを通じてカソード電極１１の電
位に保たれているのでやがて、ｎエミッタ領域８から電
子の注入が生じ、ｐエミッタ層１、ｎ+ バッファ層２お
よびｎベース層３、第二ｐベース領域６、ｎエミッタ領
域８からなるサイリスタ部が動作する。（この動作モー
ドをサイリスタモードと呼ぶ） ターンオフ時には、ゲート電極１０の電位を横型ＭＯＳ
ＦＥＴのしきい値以下に下げ、このＭＯＳＦＥＴをオフ
することによって、ｎエミッタ領域８がカソード電極１
２から電気的に分離され、よってサイリスタ部の動作が
止まる。
【００３０】図１の絶縁ゲート型サイリスタと図４３の
ＥＳＴとの違いは、第二ｐベース領域６およびｎエミッ
タ領域８の表面上がいずれも絶縁膜１４で覆われ、第二
ｐベース領域６がカソード電極１１に接触していないこ
とである。そのため、ゲート電極１０に電圧が加えられ
たとき、ｎエミッタ領域８はＭＯＳＦＥＴのチャネル領
域を通じてカソード電極１１と同電位になる。そうする
と、ｎベース層３を流れる正孔電流によって第二ｐベー
ス領域６の電位が次第に上昇し、ついに、ｎエミッタ領
域８からの電子の注入を生じて、ｎエミッタ領域８、第
二ｐベース領域６、ｎベース層３およびｐエミッタ層１
からなるサイリスタがオンする。従って、従来のＥＳＴ
のように第二ｐベース領域内をＺ方向に流れる正孔電流
は必要でなく、速やかにＩＧＢＴモードからサイリスタ
モードに移行する。またｎエミッタ領域８全体から均一
に電子の注入が生じるのでオン電圧が低くなる。逆にタ
ーンオフ時にはその電位差により、ｎエミッタ領域８と
第二のｐベース領域６の間のｐｎ接合の回復が均一に行
われ、電流集中が回避されて、逆バイアス安全動作領域
（ＲＢＳＯＡ）が格段に大きくなる。
ＥＳＴとの違いは、第二ｐベース領域６およびｎエミッ
タ領域８の表面上がいずれも絶縁膜１４で覆われ、第二
ｐベース領域６がカソード電極１１に接触していないこ
とである。そのため、ゲート電極１０に電圧が加えられ
たとき、ｎエミッタ領域８はＭＯＳＦＥＴのチャネル領
域を通じてカソード電極１１と同電位になる。そうする
と、ｎベース層３を流れる正孔電流によって第二ｐベー
ス領域６の電位が次第に上昇し、ついに、ｎエミッタ領
域８からの電子の注入を生じて、ｎエミッタ領域８、第
二ｐベース領域６、ｎベース層３およびｐエミッタ層１
からなるサイリスタがオンする。従って、従来のＥＳＴ
のように第二ｐベース領域内をＺ方向に流れる正孔電流
は必要でなく、速やかにＩＧＢＴモードからサイリスタ
モードに移行する。またｎエミッタ領域８全体から均一
に電子の注入が生じるのでオン電圧が低くなる。逆にタ
ーンオフ時にはその電位差により、ｎエミッタ領域８と
第二のｐベース領域６の間のｐｎ接合の回復が均一に行
われ、電流集中が回避されて、逆バイアス安全動作領域
（ＲＢＳＯＡ）が格段に大きくなる。
【００３１】図４は、図１に示した実施例１の絶縁ゲー
ト型サイリスタと、比較例としての図４３に示したＥＳ
Ｔ（以下ＥＳＴ−１とする）、図４４に示した改良型Ｅ
ＳＴ（以下ＥＳＴ−２とする）、図４５に示した改良型
ＥＳＴ（以下ＥＳＴ−３とする）およびＩＧＢＴのＲＢ
ＳＯＡを、図５に示した測定回路を用いて１２５℃で測
定した結果である。横軸は、アノード−カソード間電圧
（ＶAK）、たて軸は、電流（ＩAK）である。図５におい
て、被測定素子２１は、並列接続された１ｍＨのインダ
クタンス２２とフリーホイーリングダイオード２３とを
介して直流電源２４に接続され、被測定素子２１のゲー
トは、２０Ωの抵抗２５を介してゲート電源２６に接続
されている。
ト型サイリスタと、比較例としての図４３に示したＥＳ
Ｔ（以下ＥＳＴ−１とする）、図４４に示した改良型Ｅ
ＳＴ（以下ＥＳＴ−２とする）、図４５に示した改良型
ＥＳＴ（以下ＥＳＴ−３とする）およびＩＧＢＴのＲＢ
ＳＯＡを、図５に示した測定回路を用いて１２５℃で測
定した結果である。横軸は、アノード−カソード間電圧
（ＶAK）、たて軸は、電流（ＩAK）である。図５におい
て、被測定素子２１は、並列接続された１ｍＨのインダ
クタンス２２とフリーホイーリングダイオード２３とを
介して直流電源２４に接続され、被測定素子２１のゲー
トは、２０Ωの抵抗２５を介してゲート電源２６に接続
されている。
【００３２】図４に示した被測定素子は、６００Ｖ用素
子として作製されたもので、比較例の素子も、先に述べ
た実施例１の絶縁ゲート型サイリスタと同じ規格のエピ
タキシャルウェハを使用して作製した。ＥＳＴ−２、Ｅ
ＳＴ−３のｎエミッタ領域８の幅は共に２０μｍとし
た。また、チップサイズは、五素子とも、１ｃｍ2 であ
る。１００Ａ・ｃｍ-2導通時の電圧降下で定義したオン
電圧は、実施例１の絶縁ゲート型サイリスタが０．９
Ｖ、ＥＳＴが１．６Ｖ、ＥＳＴ−２が１．７Ｖ、ＥＳＴ
−３が１．０ＶそしてＩＧＢＴが２．３Ｖである。図４
からもわかるように、本発明の実施例１の素子は、安全
動作領域が、ＩＧＢＴに比べ２．５倍、ＥＳＴ−１、３
に比べ２倍と広く、大きな破壊耐量をもっている。しか
もオン電圧が他の素子に比べて低いことがわかる。ＥＳ
Ｔ−２に比べると、ほぼ同程度の破壊耐量を示すが、し
かしなおオン電圧が小さく優位にある。すなわち、他の
特性を劣化させずに、オン電圧の低下が実現できている
といえる。これは、ｎエミッタ領域８全体から均一に電
子の注入が生じるのでオン電圧が低くなることと、第二
ｐベース領域６とその表面層のｎエミッタ領域８とがス
トライプ状に形成され、同じくストライプ状に形成され
た第一ｐベース領域４とその表面層のｎソース領域７と
が対向している部分が長いため、電流の集中が生じない
ことによる。
子として作製されたもので、比較例の素子も、先に述べ
た実施例１の絶縁ゲート型サイリスタと同じ規格のエピ
タキシャルウェハを使用して作製した。ＥＳＴ−２、Ｅ
ＳＴ−３のｎエミッタ領域８の幅は共に２０μｍとし
た。また、チップサイズは、五素子とも、１ｃｍ2 であ
る。１００Ａ・ｃｍ-2導通時の電圧降下で定義したオン
電圧は、実施例１の絶縁ゲート型サイリスタが０．９
Ｖ、ＥＳＴが１．６Ｖ、ＥＳＴ−２が１．７Ｖ、ＥＳＴ
−３が１．０ＶそしてＩＧＢＴが２．３Ｖである。図４
からもわかるように、本発明の実施例１の素子は、安全
動作領域が、ＩＧＢＴに比べ２．５倍、ＥＳＴ−１、３
に比べ２倍と広く、大きな破壊耐量をもっている。しか
もオン電圧が他の素子に比べて低いことがわかる。ＥＳ
Ｔ−２に比べると、ほぼ同程度の破壊耐量を示すが、し
かしなおオン電圧が小さく優位にある。すなわち、他の
特性を劣化させずに、オン電圧の低下が実現できている
といえる。これは、ｎエミッタ領域８全体から均一に電
子の注入が生じるのでオン電圧が低くなることと、第二
ｐベース領域６とその表面層のｎエミッタ領域８とがス
トライプ状に形成され、同じくストライプ状に形成され
た第一ｐベース領域４とその表面層のｎソース領域７と
が対向している部分が長いため、電流の集中が生じない
ことによる。
【００３３】〔実施例２〕図３は、本発明第二の実施例
の絶縁ゲート型サイリスタの、ゲート電極１０の中央を
通る平面での断面図である。この絶縁ゲート型サイリス
タは、ゲート電極１０に設けられた共に方形の穴を通じ
て第一ｐベース領域４およびその表面層の一部のｎソー
ス領域７、第二ｐベース領域６およびその表面層のｎエ
ミッタ領域８が形成されており、ゲート電極１０の側方
の堆積された絶縁膜１４に設けられた接触孔を通じて、
第一ｐベース領域４およびｎソース領域７の表面に接触
するカソード電極１１が示されている。第二ｐベース領
域６およびその表面層に形成されたｎエミッタ領域８の
表面上は絶縁膜１４で覆われているので、図の断面には
示されていない。この場合も実際にはカソード電極１１
は、絶縁膜１４を介してゲート電極１０の上にも延長さ
れているのである。
の絶縁ゲート型サイリスタの、ゲート電極１０の中央を
通る平面での断面図である。この絶縁ゲート型サイリス
タは、ゲート電極１０に設けられた共に方形の穴を通じ
て第一ｐベース領域４およびその表面層の一部のｎソー
ス領域７、第二ｐベース領域６およびその表面層のｎエ
ミッタ領域８が形成されており、ゲート電極１０の側方
の堆積された絶縁膜１４に設けられた接触孔を通じて、
第一ｐベース領域４およびｎソース領域７の表面に接触
するカソード電極１１が示されている。第二ｐベース領
域６およびその表面層に形成されたｎエミッタ領域８の
表面上は絶縁膜１４で覆われているので、図の断面には
示されていない。この場合も実際にはカソード電極１１
は、絶縁膜１４を介してゲート電極１０の上にも延長さ
れているのである。
【００３４】〔実施例３〕図６は、本発明第三の実施例
の絶縁ゲート型サイリスタの、ゲート電極１０の中央を
通る平面での断面図である。この絶縁ゲート型サイリス
タは、ゲート電極１０に設けられた共に円形の穴を通じ
て第一ｐベース領域４およびその表面層のｎソース領域
７、第二ｐベース領域６およびその表面層のｎエミッタ
領域８が形成されている。図３の実施例２とパターンが
異なるだけで、ゲート電極１０、カソード電極１１およ
び絶縁膜１４からなる構成は同じである。
の絶縁ゲート型サイリスタの、ゲート電極１０の中央を
通る平面での断面図である。この絶縁ゲート型サイリス
タは、ゲート電極１０に設けられた共に円形の穴を通じ
て第一ｐベース領域４およびその表面層のｎソース領域
７、第二ｐベース領域６およびその表面層のｎエミッタ
領域８が形成されている。図３の実施例２とパターンが
異なるだけで、ゲート電極１０、カソード電極１１およ
び絶縁膜１４からなる構成は同じである。
【００３５】〔実施例４〕図７は、本発明第四の実施例
の絶縁ゲート型サイリスタの、ゲート電極１０の中央を
通る平面での断面図である。この絶縁ゲート型サイリス
タは、ゲート電極１０に設けられた共に六角形の穴を通
じて第一のｐベース領域４およびその表面層のｎソース
領域７、第二のｐベース領域６およびその表面層のｎエ
ミッタ領域８が形成されている。図３、６の実施例とパ
ターンおよび配置が異なるだけで、ゲート電極１０、カ
ソード電極１１および絶縁膜１４の構成は同じである。
の絶縁ゲート型サイリスタの、ゲート電極１０の中央を
通る平面での断面図である。この絶縁ゲート型サイリス
タは、ゲート電極１０に設けられた共に六角形の穴を通
じて第一のｐベース領域４およびその表面層のｎソース
領域７、第二のｐベース領域６およびその表面層のｎエ
ミッタ領域８が形成されている。図３、６の実施例とパ
ターンおよび配置が異なるだけで、ゲート電極１０、カ
ソード電極１１および絶縁膜１４の構成は同じである。
【００３６】試作した図３、６、７の絶縁ゲート型サイ
リスタについて、オン電圧および図５の回路を用いてＲ
ＢＳＯＡを測定したところ、いずれも０．８５Ｖ程度の
低いオン電圧と、１０００Ａ以上の大きいＲＢＳＯＡを
示した。結果を表１に示す。これらの素子においても、
上記実施例１の絶縁ゲート型サイリスタと同様に、ｎエ
ミッタ領域８と第二ｐベース領域６間のｐｎ接合が均一
に逆回復プロセスに入ることと、第二ｐベース領域６が
正孔電流のバイパスになることにより、低いオン電圧
と、大きいＲＢＳＯＡが得られたと考えられる。また、
第二ｐベース領域６を囲むように複数の第一ｐベース領
域４およびその中にｎソース領域７が配置されたことに
より、ｎエミッタ領域８からの電流が分散され、可制御
電流が増大する。しかもゲート電極１０の下には、蓄積
層が形成されるのでオン電圧も低くなる。
リスタについて、オン電圧および図５の回路を用いてＲ
ＢＳＯＡを測定したところ、いずれも０．８５Ｖ程度の
低いオン電圧と、１０００Ａ以上の大きいＲＢＳＯＡを
示した。結果を表１に示す。これらの素子においても、
上記実施例１の絶縁ゲート型サイリスタと同様に、ｎエ
ミッタ領域８と第二ｐベース領域６間のｐｎ接合が均一
に逆回復プロセスに入ることと、第二ｐベース領域６が
正孔電流のバイパスになることにより、低いオン電圧
と、大きいＲＢＳＯＡが得られたと考えられる。また、
第二ｐベース領域６を囲むように複数の第一ｐベース領
域４およびその中にｎソース領域７が配置されたことに
より、ｎエミッタ領域８からの電流が分散され、可制御
電流が増大する。しかもゲート電極１０の下には、蓄積
層が形成されるのでオン電圧も低くなる。
【００３７】第一ｐベース領域４およびその表面層のｎ
ソース領域７、第二のｐベース領域６およびその表面層
のｎエミッタ領域８を形成するためゲート電極１０に設
けられる孔の形が、八角形、十二角形、楕円形の絶縁ゲ
ート型サイリスタも試作した。その結果も表１に示し
た。いずれも０．８４Ｖ程度の低いオン電圧と、１００
０Ａ以上の大きいＲＢＳＯＡを示した。なお、各セルと
もｎソース領域の幅は４μｍとした。またオン電圧は、
１００Ａ・ｃｍ-2での値（単位Ｖ）、ＲＢＳＯＡはアノ
ード・カソード間電圧ＶAKが５００Ｖ（単位Ａ）での値
である。
ソース領域７、第二のｐベース領域６およびその表面層
のｎエミッタ領域８を形成するためゲート電極１０に設
けられる孔の形が、八角形、十二角形、楕円形の絶縁ゲ
ート型サイリスタも試作した。その結果も表１に示し
た。いずれも０．８４Ｖ程度の低いオン電圧と、１００
０Ａ以上の大きいＲＢＳＯＡを示した。なお、各セルと
もｎソース領域の幅は４μｍとした。またオン電圧は、
１００Ａ・ｃｍ-2での値（単位Ｖ）、ＲＢＳＯＡはアノ
ード・カソード間電圧ＶAKが５００Ｖ（単位Ａ）での値
である。
【００３８】
【表１】 〔実施例５〕図８は本発明第五の実施例の絶縁ゲート型
サイリスタの、ゲート電極１０の中央を通る平面での断
面図である。この絶縁ゲート型サイリスタは、第二ｐベ
ース領域６およびその表面層に形成されたｎエミッタ領
域８のパターンは六角形でありその表面上の絶縁膜１４
が六角形に示されている。第二ｐベース領域６およびそ
の表面層に形成されたｎエミッタ領域８のパターンはゲ
ート電極１０の下にあるので図には示されていない。六
角形の絶縁膜１４を囲むように六角形環状のゲート電極
１０があり、更にゲート電極１０の側面を覆う絶縁膜を
介してカソード電極１１が屈曲線状に見られる。六角環
状のゲート電極１０はゲートランナ１６で接続されてい
る。カソード電極１１はゲート電極１０上に絶縁膜１４
を介して延長されているが図の断面では屈曲線状になっ
ているのである。このように、第二ｐベース領域６を取
り囲むように第一ｐベース領域およびその表面層のｎソ
ース領域７、そしてその表面に接触するカソード電極１
１が設けられていれば、ターンオフ時の電流集中がな
く、可制御電流が大きく取れる。勿論、第二ｐベース領
域６およびその表面層に形成されたｎエミッタ領域８の
パターンは六角形以外の形でも良い。
サイリスタの、ゲート電極１０の中央を通る平面での断
面図である。この絶縁ゲート型サイリスタは、第二ｐベ
ース領域６およびその表面層に形成されたｎエミッタ領
域８のパターンは六角形でありその表面上の絶縁膜１４
が六角形に示されている。第二ｐベース領域６およびそ
の表面層に形成されたｎエミッタ領域８のパターンはゲ
ート電極１０の下にあるので図には示されていない。六
角形の絶縁膜１４を囲むように六角形環状のゲート電極
１０があり、更にゲート電極１０の側面を覆う絶縁膜を
介してカソード電極１１が屈曲線状に見られる。六角環
状のゲート電極１０はゲートランナ１６で接続されてい
る。カソード電極１１はゲート電極１０上に絶縁膜１４
を介して延長されているが図の断面では屈曲線状になっ
ているのである。このように、第二ｐベース領域６を取
り囲むように第一ｐベース領域およびその表面層のｎソ
ース領域７、そしてその表面に接触するカソード電極１
１が設けられていれば、ターンオフ時の電流集中がな
く、可制御電流が大きく取れる。勿論、第二ｐベース領
域６およびその表面層に形成されたｎエミッタ領域８の
パターンは六角形以外の形でも良い。
【００３９】〔実施例６〕更に図９（ｂ）は本発明第六
の実施例の絶縁ゲート型サイリスタの、ゲート電極１０
の中央を通る平面での断面図である。図９（ａ）はその
絶縁ゲート型サイリスタのカソード電極１１、絶縁膜１
４およびゲート電極１０を除去したシリコン基板表面で
の拡散領域を示した図である。先ず、図９（ａ）では、
ｎベース層３の表面層に、ともに六角形の第二ｐベース
領域６およびその中のｎエミッタ領域８が形成されてい
る。第二ｐベース領域６を囲むようにほぼ環状の第一ｐ
ベース領域４が形成され、その第一ｐベース領域４の中
にｎソース領域７とｐ+ ウェル領域５が形成されてい
る。第一ｐベース領域４とｎソース領域７とは、ゲート
電極１０をマスクの一部とした不純物の導入により形成
されたものである。第一ｐベース領域４の形状をほぼ環
状と呼んだのは、一部を欠いているからである。すなわ
ち、その欠けた部分を通じて、隣接するセルのｎベース
層３がつながっている。
の実施例の絶縁ゲート型サイリスタの、ゲート電極１０
の中央を通る平面での断面図である。図９（ａ）はその
絶縁ゲート型サイリスタのカソード電極１１、絶縁膜１
４およびゲート電極１０を除去したシリコン基板表面で
の拡散領域を示した図である。先ず、図９（ａ）では、
ｎベース層３の表面層に、ともに六角形の第二ｐベース
領域６およびその中のｎエミッタ領域８が形成されてい
る。第二ｐベース領域６を囲むようにほぼ環状の第一ｐ
ベース領域４が形成され、その第一ｐベース領域４の中
にｎソース領域７とｐ+ ウェル領域５が形成されてい
る。第一ｐベース領域４とｎソース領域７とは、ゲート
電極１０をマスクの一部とした不純物の導入により形成
されたものである。第一ｐベース領域４の形状をほぼ環
状と呼んだのは、一部を欠いているからである。すなわ
ち、その欠けた部分を通じて、隣接するセルのｎベース
層３がつながっている。
【００４０】図９（ｂ）では、六角形の絶縁膜１４と、
それを取り囲むゲート電極１０およびゲート電極１０の
側面を覆う絶縁膜１４を介して屈曲線状のカソード電極
１１が見られる。六角形の絶縁膜１４は、第二ｐベース
領域６およびその中のｎエミッタ領域８の表面上にあ
る。ゲート電極１０の両端は、ｎエミッタ領域８とｎソ
ース領域７の上にある。カソード電極１１は、ｎソース
領域７とｐ+ ウェル領域５との表面に接触している。六
角形の絶縁膜１４を囲む部分を、点線のように区切った
六個のユニットセルからなると考える。各ユニットセル
はほぼ六角環状のゲート電極１０とカソード電極１１お
よびそれらの間を分離する絶縁膜１４とからなる。ゲー
ト電極１０の形状をほぼ六角環状と呼んだのは、その二
辺を欠いているからである。すなわち、その欠けた部分
を通じて、隣接するセルの第一ｐベース領域４とｎソー
ス領域７がつながっている。カソード電極１１はゲート
電極１０上に絶縁膜１４を介して延長されているが図の
断面では屈曲線状になっているのである。この構造は、
基本パターンが六角形であり、最も密に充填できるの
で、シリコン基板の利用効率が高い。また、第一ｐベー
ス領域４およびｎソース領域７の面積が広くなるので、
オン電圧が低くなる。これらの素子においても、前記実
施例１の絶縁ゲート型サイリスタと同様に、ｎエミッタ
領域８と第二ｐベース領域６間のｐｎ接合が均一に逆回
復プロセスに入ることと、第二ｐベース領域６が正孔電
流のバイパスになることにより、低いオン電圧と、大き
いＲＢＳＯＡが得られる。
それを取り囲むゲート電極１０およびゲート電極１０の
側面を覆う絶縁膜１４を介して屈曲線状のカソード電極
１１が見られる。六角形の絶縁膜１４は、第二ｐベース
領域６およびその中のｎエミッタ領域８の表面上にあ
る。ゲート電極１０の両端は、ｎエミッタ領域８とｎソ
ース領域７の上にある。カソード電極１１は、ｎソース
領域７とｐ+ ウェル領域５との表面に接触している。六
角形の絶縁膜１４を囲む部分を、点線のように区切った
六個のユニットセルからなると考える。各ユニットセル
はほぼ六角環状のゲート電極１０とカソード電極１１お
よびそれらの間を分離する絶縁膜１４とからなる。ゲー
ト電極１０の形状をほぼ六角環状と呼んだのは、その二
辺を欠いているからである。すなわち、その欠けた部分
を通じて、隣接するセルの第一ｐベース領域４とｎソー
ス領域７がつながっている。カソード電極１１はゲート
電極１０上に絶縁膜１４を介して延長されているが図の
断面では屈曲線状になっているのである。この構造は、
基本パターンが六角形であり、最も密に充填できるの
で、シリコン基板の利用効率が高い。また、第一ｐベー
ス領域４およびｎソース領域７の面積が広くなるので、
オン電圧が低くなる。これらの素子においても、前記実
施例１の絶縁ゲート型サイリスタと同様に、ｎエミッタ
領域８と第二ｐベース領域６間のｐｎ接合が均一に逆回
復プロセスに入ることと、第二ｐベース領域６が正孔電
流のバイパスになることにより、低いオン電圧と、大き
いＲＢＳＯＡが得られる。
【００４１】〔実施例７〕これまでの実施例は、いずれ
もｐエミッタ層１とｎベース層３との間にｎ+ バッファ
層を設けた素子であったが、ｎ+ バッファ層の無い素子
においても、本発明は適用できる。図１０は、エピタキ
シャルウェハでなく、バルクシリコンウェハを用いて作
製した本発明第七の実施例の絶縁ゲート型サイリスタの
部分断面図である。すなわち、バルクシリコンウェハか
らなるｎベース層３の一方の主面側の構造は図１の実施
例１と同じであるが、ｎベース層３の裏面側には、ｐエ
ミッタ層１が直接形成されているものである。
もｐエミッタ層１とｎベース層３との間にｎ+ バッファ
層を設けた素子であったが、ｎ+ バッファ層の無い素子
においても、本発明は適用できる。図１０は、エピタキ
シャルウェハでなく、バルクシリコンウェハを用いて作
製した本発明第七の実施例の絶縁ゲート型サイリスタの
部分断面図である。すなわち、バルクシリコンウェハか
らなるｎベース層３の一方の主面側の構造は図１の実施
例１と同じであるが、ｎベース層３の裏面側には、ｐエ
ミッタ層１が直接形成されているものである。
【００４２】図１１は、図１０の構造と図２のパターン
をもつ実施例７の絶縁ゲート型サイリスタ、ＥＳＴ−
１、ＥＳＴ−２、ＥＳＴ−３およびＩＧＢＴのいずれも
２５００Ｖ素子の、１２５℃におけるＲＢＳＯＡを比較
したものである。横軸、たて軸は、それぞれアノード−
カソード間電圧、電流である。この場合ｎベース層３の
厚さは３５０μm であった。五素子のオン電圧はそれぞ
れ、１．１Ｖ、２．０Ｖ、２．２Ｖ、１．４Ｖそして
３．３Ｖである。エピタキシャルウェハの６００Ｖ素子
と同様に、バルクウェハを用いた２５００Ｖ素子でも、
本発明の実施例７の絶縁ゲート型サイリスタは、ＥＳ
Ｔ、ＩＧＢＴに比べ、格段にＲＢＳＯＡが広く、しかも
オン電圧が低い。すなわち、本発明の効果はｎベース層
３の比抵抗、ｐｎｐワイドベーストランジスタの電流増
幅率によらず、オン電圧の劣化を全く伴わずにＲＢＳＯ
Ａを大きくできるものである。これを言い換えると、本
発明は、素子の定格電圧、基板の半導体結晶の製法によ
らず、オン電圧の低減、ＲＢＳＯＡの向上に有効である
といえる。
をもつ実施例７の絶縁ゲート型サイリスタ、ＥＳＴ−
１、ＥＳＴ−２、ＥＳＴ−３およびＩＧＢＴのいずれも
２５００Ｖ素子の、１２５℃におけるＲＢＳＯＡを比較
したものである。横軸、たて軸は、それぞれアノード−
カソード間電圧、電流である。この場合ｎベース層３の
厚さは３５０μm であった。五素子のオン電圧はそれぞ
れ、１．１Ｖ、２．０Ｖ、２．２Ｖ、１．４Ｖそして
３．３Ｖである。エピタキシャルウェハの６００Ｖ素子
と同様に、バルクウェハを用いた２５００Ｖ素子でも、
本発明の実施例７の絶縁ゲート型サイリスタは、ＥＳ
Ｔ、ＩＧＢＴに比べ、格段にＲＢＳＯＡが広く、しかも
オン電圧が低い。すなわち、本発明の効果はｎベース層
３の比抵抗、ｐｎｐワイドベーストランジスタの電流増
幅率によらず、オン電圧の劣化を全く伴わずにＲＢＳＯ
Ａを大きくできるものである。これを言い換えると、本
発明は、素子の定格電圧、基板の半導体結晶の製法によ
らず、オン電圧の低減、ＲＢＳＯＡの向上に有効である
といえる。
【００４３】図１２、１３は、それぞれ先に述べた６０
０Ｖ素子、２５００Ｖ素子のオン電圧とターンオフ時間
とのトレードオフ特性の比較図である。横軸は、オン電
圧、たて軸は、ターンオフ時間である。オン電圧は、６
００Ｖ素子では１００Ａ・ｃｍ-2、２５００Ｖ素子では
５０Ａ・ｃｍ-2の電流導通時の２５℃における電圧降下
で示す。また、ターンオフ時間は、１２５℃で測定した
ものである。いずれの場合も、図２のパターンの本発明
の実施例の素子は、ＥＳＴ、ＩＧＢＴに比べて良いトレ
ードオフ特性を示すことがわかる。
０Ｖ素子、２５００Ｖ素子のオン電圧とターンオフ時間
とのトレードオフ特性の比較図である。横軸は、オン電
圧、たて軸は、ターンオフ時間である。オン電圧は、６
００Ｖ素子では１００Ａ・ｃｍ-2、２５００Ｖ素子では
５０Ａ・ｃｍ-2の電流導通時の２５℃における電圧降下
で示す。また、ターンオフ時間は、１２５℃で測定した
ものである。いずれの場合も、図２のパターンの本発明
の実施例の素子は、ＥＳＴ、ＩＧＢＴに比べて良いトレ
ードオフ特性を示すことがわかる。
【００４４】これは、第二ｐベース領域６とｎエミッタ
領域８の拡散深さを、第一ｐベース領域４とｎソース領
域７のそれより深くしてサイリスタ部のｎｐｎトランジ
スタの電流増幅率を大きくしたことや、第二ｐベース領
域６と第一ｐベース領域４との対向長を大きくしたため
低いオン電圧が、また第二ｐベース領域６とｎエミッタ
領域８間のｐｎ接合の均一な回復や、やはり第二ｐベー
ス領域６と第一ｐベース領域４との大きい対向長による
電流分散のため速いターンオフが可能になったものであ
る。
領域８の拡散深さを、第一ｐベース領域４とｎソース領
域７のそれより深くしてサイリスタ部のｎｐｎトランジ
スタの電流増幅率を大きくしたことや、第二ｐベース領
域６と第一ｐベース領域４との対向長を大きくしたため
低いオン電圧が、また第二ｐベース領域６とｎエミッタ
領域８間のｐｎ接合の均一な回復や、やはり第二ｐベー
ス領域６と第一ｐベース領域４との大きい対向長による
電流分散のため速いターンオフが可能になったものであ
る。
【００４５】他のパターンをもつ、実施例２ないし実施
例６の絶縁ゲート型サイリスタや、八角形、十二角形、
楕円形パターンのもの、またそれらのパターンの２５０
０Ｖ素子も、同様にＥＳＴ、ＩＧＢＴに比べて良いトレ
ードオフ特性を示した。 ［実施例８］［実施例９］ 実施例１と同じような絶縁ゲート型サイリスタを、キャ
リアのライフタイム制御のためプロトンの照射、および
ヘリウムイオンの注入を行って作成した。特にプロトン
照射とヘリウムイオンの注入は、ライフタイムキラーと
なる結晶欠陥を局在化できる方法である。プロトン照射
の条件としては、加速電圧１０ＭｅＶ、ドーズ量１×１
０11〜１×１０12ｃｍ-2とし、照射後３５０〜３７５℃
でアニールした。ヘリウムイオンの注入のドーズ量もほ
ぼ同程度である。なお、ライフタイム制御をプロトン照
射で行ったものを第八の実施例、ヘリウムイオンの注入
で行ったものを第九の実施例とする。
例６の絶縁ゲート型サイリスタや、八角形、十二角形、
楕円形パターンのもの、またそれらのパターンの２５０
０Ｖ素子も、同様にＥＳＴ、ＩＧＢＴに比べて良いトレ
ードオフ特性を示した。 ［実施例８］［実施例９］ 実施例１と同じような絶縁ゲート型サイリスタを、キャ
リアのライフタイム制御のためプロトンの照射、および
ヘリウムイオンの注入を行って作成した。特にプロトン
照射とヘリウムイオンの注入は、ライフタイムキラーと
なる結晶欠陥を局在化できる方法である。プロトン照射
の条件としては、加速電圧１０ＭｅＶ、ドーズ量１×１
０11〜１×１０12ｃｍ-2とし、照射後３５０〜３７５℃
でアニールした。ヘリウムイオンの注入のドーズ量もほ
ぼ同程度である。なお、ライフタイム制御をプロトン照
射で行ったものを第八の実施例、ヘリウムイオンの注入
で行ったものを第九の実施例とする。
【００４６】それらの素子のオン電圧とターンオフ時間
とのトレードオフ特性も図１２に示した。但し、ヘリウ
ムイオンの注入で行った実施例９は、プロトン照射で行
った実施例８とほぼ同じ特性であったので、図１２には
示していない。図１２からもわかるように、実施例８の
絶縁ゲート型サイリスタは、比較例の素子のみならず、
電子線照射の実施例１の素子に比べても、一層優れたオ
ン電圧とターンオフ時間とのトレードオフ特性を示すこ
とがわかる。これは、アノード電極１２側からのプロト
ン照射により、ｎ+ バッファ層２付近にライフタイムキ
ラーとなる結晶欠陥を局在化させ、ライフタイムキラー
の分布を最適化したため、不必要な部分にライフタイム
キラーを発生させることがなくなり、不要なライフタイ
ムキラーによるオン電圧の増大が避けられる結果、ター
ンオフ時間は短く、かつオン電圧の小さな絶縁ゲート型
サイリスタが得られたと考えられる。
とのトレードオフ特性も図１２に示した。但し、ヘリウ
ムイオンの注入で行った実施例９は、プロトン照射で行
った実施例８とほぼ同じ特性であったので、図１２には
示していない。図１２からもわかるように、実施例８の
絶縁ゲート型サイリスタは、比較例の素子のみならず、
電子線照射の実施例１の素子に比べても、一層優れたオ
ン電圧とターンオフ時間とのトレードオフ特性を示すこ
とがわかる。これは、アノード電極１２側からのプロト
ン照射により、ｎ+ バッファ層２付近にライフタイムキ
ラーとなる結晶欠陥を局在化させ、ライフタイムキラー
の分布を最適化したため、不必要な部分にライフタイム
キラーを発生させることがなくなり、不要なライフタイ
ムキラーによるオン電圧の増大が避けられる結果、ター
ンオフ時間は短く、かつオン電圧の小さな絶縁ゲート型
サイリスタが得られたと考えられる。
【００４７】プロトン照射によりライフタイム制御を行
った実施例８、およびヘリウムイオン注入の実施例９の
絶縁ゲート型サイリスタの逆バイアス安全動作領域（Ｒ
ＢＳＯＡ）を、図５に示した測定回路を用いて１２５℃
で測定した。その結果は、図４の実施例１の絶縁ゲート
型サイリスタとほぼ同じであった。 ［実施例１０］［実施例１１］ 同様に、バルクシリコンウェハを用いた実施例７と同じ
ような２５００Ｖクラスの絶縁ゲート型サイリスタを、
キャリアのライフタイム制御のためプロトンの照射、ま
たはヘリウムイオンの注入を行って作成した。ライフタ
イム制御をプロトン照射で行ったものを第十の実施例、
ヘリウムイオンの注入で行ったものを第十一の実施例と
する。
った実施例８、およびヘリウムイオン注入の実施例９の
絶縁ゲート型サイリスタの逆バイアス安全動作領域（Ｒ
ＢＳＯＡ）を、図５に示した測定回路を用いて１２５℃
で測定した。その結果は、図４の実施例１の絶縁ゲート
型サイリスタとほぼ同じであった。 ［実施例１０］［実施例１１］ 同様に、バルクシリコンウェハを用いた実施例７と同じ
ような２５００Ｖクラスの絶縁ゲート型サイリスタを、
キャリアのライフタイム制御のためプロトンの照射、ま
たはヘリウムイオンの注入を行って作成した。ライフタ
イム制御をプロトン照射で行ったものを第十の実施例、
ヘリウムイオンの注入で行ったものを第十一の実施例と
する。
【００４８】その素子のオン電圧とターンオフ時間との
トレードオフ特性も図１３に示した。但し、ヘリウムイ
オンの注入で行った実施例１１は、プロトン照射で行っ
た実施例１０とほぼ同じ特性であったので、図１３には
示していない。図１３からもわかるように、実施例１０
の絶縁ゲート型サイリスタは、比較例の素子のみなら
ず、電子線照射の実施例７の素子に比べても、一層優れ
たオン電圧とターンオフ時間とのトレードオフ特性を示
すことがわかる。
トレードオフ特性も図１３に示した。但し、ヘリウムイ
オンの注入で行った実施例１１は、プロトン照射で行っ
た実施例１０とほぼ同じ特性であったので、図１３には
示していない。図１３からもわかるように、実施例１０
の絶縁ゲート型サイリスタは、比較例の素子のみなら
ず、電子線照射の実施例７の素子に比べても、一層優れ
たオン電圧とターンオフ時間とのトレードオフ特性を示
すことがわかる。
【００４９】プロトン照射によりライフタイム制御を行
った実施例１０の２５００Ｖ素子の逆バイアス安全動作
領域（ＲＢＳＯＡ）を、図５に示した測定回路を用いて
１２５℃で測定した。その結果は、図１１の実施例７の
絶縁ゲート型サイリスタとほぼ同じであった。すなわ
ち、エピタキシャルウェハの６００Ｖ素子と同様に、バ
ルクウェハを用いた素子でも、本発明の実施例の素子
は、ＩＧＢＴやＥＳＴに比べ格段にＲＢＳＯＡが広く、
大きな破壊耐量をもち、しかもオン電圧が低いことがわ
かる。
った実施例１０の２５００Ｖ素子の逆バイアス安全動作
領域（ＲＢＳＯＡ）を、図５に示した測定回路を用いて
１２５℃で測定した。その結果は、図１１の実施例７の
絶縁ゲート型サイリスタとほぼ同じであった。すなわ
ち、エピタキシャルウェハの６００Ｖ素子と同様に、バ
ルクウェハを用いた素子でも、本発明の実施例の素子
は、ＩＧＢＴやＥＳＴに比べ格段にＲＢＳＯＡが広く、
大きな破壊耐量をもち、しかもオン電圧が低いことがわ
かる。
【００５０】〔実施例１２〕図１４は、本発明の第十四
の実施例の絶縁ゲート型サイリスタの部分断面図であ
る。図に示した断面構造は、図１の実施例１の絶縁ゲー
ト型サイリスタと少し異なるので、構造を説明する。高
比抵抗のｎベース層３の一方の面側の表面層にトレンチ
１７が設けられている。そのトレンチ１７の両側に第一
ｐベース領域４、第二ｐベース領域６が形成され、第一
ｐベース領域４の表面層の一部にはｎソース領域７が、
第二ｐベース領域６の表面層にｎエミッタ領域８が形成
されていて、トレンチ１７の壁面に露出している。トレ
ンチ１７の内部にはゲート酸化膜９を介して多結晶シリ
コンからなるゲート電極１０が充填されていてｎチャネ
ル型ＭＯＳＦＥＴが構成されている。さらに、寄生サイ
リスタのラッチアップを防ぐ目的でｐ+ ウェル領域５が
第一ｐベース領域４の一部に形成されている。ｎソース
領域７およびｐ+ ウェル領域５の表面上にカソード電極
１１が接触している。このトレンチ１７をもつ構造では
通常のプレーナ型よりラッチアップしにくいので、ｐ+
ウェル領域５は第一ｐベース領域４より浅くてもよい。
第二ｐベース領域６の拡散深さは、第一ｐベース領域４
のそれより深く形成されている。ｎベース層３の他面側
には、ｎ+ バッファ層２を介してｐエミッタ層１が形成
されている。図１の実施例１と同様にｎエミッタ領域８
及びゲート電極１０の上面は、りんガラス（ＰＳＧ）等
の絶縁膜１４で覆われている。図ではカソード電極１１
が絶縁膜１４を介してｎエミッタ領域８の上にも延長さ
れている。キャリアのライフタイム制御はプロトン照射
で行った。各部の寸法例としては、トレンチ１７の寸法
は幅１μｍ、深さ約８μｍである。第一ｐベース領域４
の拡散深さは３μｍ、第二ｐベース領域６は５μｍ、ｎ
エミッタ領域８、ｎソース領域７の深さはそれぞれ２μ
ｍ、０．４μｍである。セルピッチは３．５μｍとし
た。
の実施例の絶縁ゲート型サイリスタの部分断面図であ
る。図に示した断面構造は、図１の実施例１の絶縁ゲー
ト型サイリスタと少し異なるので、構造を説明する。高
比抵抗のｎベース層３の一方の面側の表面層にトレンチ
１７が設けられている。そのトレンチ１７の両側に第一
ｐベース領域４、第二ｐベース領域６が形成され、第一
ｐベース領域４の表面層の一部にはｎソース領域７が、
第二ｐベース領域６の表面層にｎエミッタ領域８が形成
されていて、トレンチ１７の壁面に露出している。トレ
ンチ１７の内部にはゲート酸化膜９を介して多結晶シリ
コンからなるゲート電極１０が充填されていてｎチャネ
ル型ＭＯＳＦＥＴが構成されている。さらに、寄生サイ
リスタのラッチアップを防ぐ目的でｐ+ ウェル領域５が
第一ｐベース領域４の一部に形成されている。ｎソース
領域７およびｐ+ ウェル領域５の表面上にカソード電極
１１が接触している。このトレンチ１７をもつ構造では
通常のプレーナ型よりラッチアップしにくいので、ｐ+
ウェル領域５は第一ｐベース領域４より浅くてもよい。
第二ｐベース領域６の拡散深さは、第一ｐベース領域４
のそれより深く形成されている。ｎベース層３の他面側
には、ｎ+ バッファ層２を介してｐエミッタ層１が形成
されている。図１の実施例１と同様にｎエミッタ領域８
及びゲート電極１０の上面は、りんガラス（ＰＳＧ）等
の絶縁膜１４で覆われている。図ではカソード電極１１
が絶縁膜１４を介してｎエミッタ領域８の上にも延長さ
れている。キャリアのライフタイム制御はプロトン照射
で行った。各部の寸法例としては、トレンチ１７の寸法
は幅１μｍ、深さ約８μｍである。第一ｐベース領域４
の拡散深さは３μｍ、第二ｐベース領域６は５μｍ、ｎ
エミッタ領域８、ｎソース領域７の深さはそれぞれ２μ
ｍ、０．４μｍである。セルピッチは３．５μｍとし
た。
【００５１】図１６は、図１４のようなセルの複数個を
含む絶縁ゲート型サイリスタのシリコン基板表面の平面
図で、いずれも図１４と共通の部分には同一の符号が付
されている。ｎエミッタ領域８、ｎソース領域７とｐ+
ウェル領域５およびそれらを隔てるゲート電極１０が、
いずれもストライプ状に配置されている。このように形
成された絶縁ゲート型サイリスタの動作は、これまでの
実施例と同じく、ゲート電極１０への信号電圧の印加に
より、オンオフ動作させるものである。
含む絶縁ゲート型サイリスタのシリコン基板表面の平面
図で、いずれも図１４と共通の部分には同一の符号が付
されている。ｎエミッタ領域８、ｎソース領域７とｐ+
ウェル領域５およびそれらを隔てるゲート電極１０が、
いずれもストライプ状に配置されている。このように形
成された絶縁ゲート型サイリスタの動作は、これまでの
実施例と同じく、ゲート電極１０への信号電圧の印加に
より、オンオフ動作させるものである。
【００５２】この絶縁ゲート型サイリスタも図４３のＥ
ＳＴと違って、第二ｐベース領域６およびｎエミッタ領
域８の表面上がいずれも絶縁膜１４で覆われ、第二ｐベ
ース領域６がカソード電極１１に接触していない。その
ため、従来のＥＳＴのように第二ｐベース領域内をＺ方
向に流れる正孔電流は必要でなく、速やかにＩＧＢＴモ
ードからサイリスタモードに移行する。またｎエミッタ
領域８全体から均一に電子の注入が生じるのでオン電圧
が低くなる。逆にターンオフ時にはその電位差により、
ｎエミッタ領域８と第二のｐベース領域６の間のｐｎ接
合の回復が均一に行われ、電流の集中がなく、電流集中
が回避されて、ＲＢＳＯＡが格段に大きくなる。
ＳＴと違って、第二ｐベース領域６およびｎエミッタ領
域８の表面上がいずれも絶縁膜１４で覆われ、第二ｐベ
ース領域６がカソード電極１１に接触していない。その
ため、従来のＥＳＴのように第二ｐベース領域内をＺ方
向に流れる正孔電流は必要でなく、速やかにＩＧＢＴモ
ードからサイリスタモードに移行する。またｎエミッタ
領域８全体から均一に電子の注入が生じるのでオン電圧
が低くなる。逆にターンオフ時にはその電位差により、
ｎエミッタ領域８と第二のｐベース領域６の間のｐｎ接
合の回復が均一に行われ、電流の集中がなく、電流集中
が回避されて、ＲＢＳＯＡが格段に大きくなる。
【００５３】図１５は、図１４に示した実施例１２の絶
縁ゲート型サイリスタと、比較例として前にも挙げたＥ
ＳＴ−１、ＥＳＴ−２、ＥＳＴ−３およびＩＧＢＴのＲ
ＢＳＯＡを、図５に示した測定回路を用いて１２５℃で
測定した結果である。横軸、縦軸は図４と同じである。
図１５に測定結果を示した被測定素子は、６００Ｖ用素
子として作製されたもので、実施例１の所で記載した規
格のエピタキシャルウェハを用いた。チップサイズは、
１ｃｍ2 である。１００Ａ・ｃｍ-2導通時の電圧降下で
定義したオン電圧は、実施例１２の絶縁ゲートサイリス
タが０．８Ｖである。図１５からもわかるように、実施
例１２の素子は、安全動作領域が、ＩＧＢＴに比べ３
倍、ＥＳＴ−１、３に比べ２．５倍と広く、大きな破壊
耐量をもっている。しかもオン電圧が他の素子に比べて
低いことがわかる。ＥＳＴ−２に比べても１．２倍の破
壊耐量を示す。すなわち、他の特性を劣化させずに、オ
ン電圧の低下が実現できているといえる。
縁ゲート型サイリスタと、比較例として前にも挙げたＥ
ＳＴ−１、ＥＳＴ−２、ＥＳＴ−３およびＩＧＢＴのＲ
ＢＳＯＡを、図５に示した測定回路を用いて１２５℃で
測定した結果である。横軸、縦軸は図４と同じである。
図１５に測定結果を示した被測定素子は、６００Ｖ用素
子として作製されたもので、実施例１の所で記載した規
格のエピタキシャルウェハを用いた。チップサイズは、
１ｃｍ2 である。１００Ａ・ｃｍ-2導通時の電圧降下で
定義したオン電圧は、実施例１２の絶縁ゲートサイリス
タが０．８Ｖである。図１５からもわかるように、実施
例１２の素子は、安全動作領域が、ＩＧＢＴに比べ３
倍、ＥＳＴ−１、３に比べ２．５倍と広く、大きな破壊
耐量をもっている。しかもオン電圧が他の素子に比べて
低いことがわかる。ＥＳＴ−２に比べても１．２倍の破
壊耐量を示す。すなわち、他の特性を劣化させずに、オ
ン電圧の低下が実現できているといえる。
【００５４】これは、トレンチ構造としてセルピツチを
縮小し、セル密度を大幅に高めたことと、第二ｐベース
領域６とその表面層のｎエミッタ領域８とがストライプ
状に形成され、同じくストライプ状に形成された第一ｐ
ベース領域４とその表面層のｎソース領域７とが対向し
ている部分が長いため、電流の集中が生じないことによ
る。
縮小し、セル密度を大幅に高めたことと、第二ｐベース
領域６とその表面層のｎエミッタ領域８とがストライプ
状に形成され、同じくストライプ状に形成された第一ｐ
ベース領域４とその表面層のｎソース領域７とが対向し
ている部分が長いため、電流の集中が生じないことによ
る。
【００５５】また、アノード電極１２側からのプロトン
照射により、ｎ+ バッファ層２付近にライフタイムキラ
ーとなる結晶欠陥を局在化させ、ライフタイムキラーの
分布を最適化したため、不必要な部分にライフタイムキ
ラーを発生させることがない。そして、不要なライフタ
イムキラーによるオン電圧の増大が避けられるという効
果もあつたものと考えられる。
照射により、ｎ+ バッファ層２付近にライフタイムキラ
ーとなる結晶欠陥を局在化させ、ライフタイムキラーの
分布を最適化したため、不必要な部分にライフタイムキ
ラーを発生させることがない。そして、不要なライフタ
イムキラーによるオン電圧の増大が避けられるという効
果もあつたものと考えられる。
【００５６】〔実施例１３〕図１７は、本発明第十三の
実施例の絶縁ゲート型サイリスタのシリコン表面の平面
図である。トレンチ１７に埋め込まれた方形環状のゲー
ト電極１０の内部にｎエミッタ領域８があり、ゲート電
極１０の外側にはｎソース領域７が見られその外側には
ｐ+ ウェル領域５が見られる。ｎエミッタ領域８の下層
には第二ｐベース領域６が、またｎソース領域７の下層
には第一ｐベース領域があるが図では見られない。方形
環状のゲート電極１０はシリコン表面上の図示されない
導体により互いに接続されている。
実施例の絶縁ゲート型サイリスタのシリコン表面の平面
図である。トレンチ１７に埋め込まれた方形環状のゲー
ト電極１０の内部にｎエミッタ領域８があり、ゲート電
極１０の外側にはｎソース領域７が見られその外側には
ｐ+ ウェル領域５が見られる。ｎエミッタ領域８の下層
には第二ｐベース領域６が、またｎソース領域７の下層
には第一ｐベース領域があるが図では見られない。方形
環状のゲート電極１０はシリコン表面上の図示されない
導体により互いに接続されている。
【００５７】この実施例１３の素子も、トレンチ構造と
してセルピツチを縮小し、セル密度を大幅に高めたこと
と、第二ｐベース領域６とその表面層のｎエミッタ領域
８とが方形に形成され、その周囲に形成された第一ｐベ
ース領域４とその表面層のｎソース領域７とが対向して
いる部分が長いため、電流の集中が生じないので、広い
ＲＢＳＯＡと低いオン電圧を持つ。
してセルピツチを縮小し、セル密度を大幅に高めたこと
と、第二ｐベース領域６とその表面層のｎエミッタ領域
８とが方形に形成され、その周囲に形成された第一ｐベ
ース領域４とその表面層のｎソース領域７とが対向して
いる部分が長いため、電流の集中が生じないので、広い
ＲＢＳＯＡと低いオン電圧を持つ。
【００５８】〔実施例１４〕エピタキシャルウェハでな
く、バルクシリコンウェハを用いて本発明第十四の実施
例の絶縁ゲート型サイリスタを作製した。図１８は、図
１６のパターンをもつ実施例１４の絶縁ゲート型サイリ
スタと比較例として前掲の、ＥＳＴ−１、ＥＳＴ−２、
ＥＳＴ−３およびＩＧＢＴのいずれも２５００Ｖ素子
の、１２５℃におけるＲＢＳＯＡを比較したものであ
る。横軸、たて軸は、それぞれアノード−カソード間電
圧、電流である。この場合ｎベース層３の厚さは３５０
μｍであった。実施例１４の絶縁ゲート型サイリスタの
オン電圧は０．９Ｖである。なお、キャリアのライフタ
イム制御はプロトン照射で行った。エピタキシャルウェ
ハの６００Ｖ素子と同様に、バルクウェハを用いた２５
００Ｖ素子でも、本発明の実施例の絶縁ゲート型サイリ
スタは、ＥＳＴ、ＩＧＢＴに比べ、格段にＲＢＳＯＡが
広く、しかもオン電圧が低い。すなわち、本発明の効果
はｎベース層３の比抵抗、ｐｎｐワイドベーストランジ
スタの電流増幅率によらず、オン電圧の劣化を全く伴わ
ずにＲＢＳＯＡを大きくできるものである。これを言い
換えると、本発明は、素子の定格電圧、基板の半導体結
晶の製法によらず、オン電圧の低減、ＲＢＳＯＡの向上
に有効であるといえる。
く、バルクシリコンウェハを用いて本発明第十四の実施
例の絶縁ゲート型サイリスタを作製した。図１８は、図
１６のパターンをもつ実施例１４の絶縁ゲート型サイリ
スタと比較例として前掲の、ＥＳＴ−１、ＥＳＴ−２、
ＥＳＴ−３およびＩＧＢＴのいずれも２５００Ｖ素子
の、１２５℃におけるＲＢＳＯＡを比較したものであ
る。横軸、たて軸は、それぞれアノード−カソード間電
圧、電流である。この場合ｎベース層３の厚さは３５０
μｍであった。実施例１４の絶縁ゲート型サイリスタの
オン電圧は０．９Ｖである。なお、キャリアのライフタ
イム制御はプロトン照射で行った。エピタキシャルウェ
ハの６００Ｖ素子と同様に、バルクウェハを用いた２５
００Ｖ素子でも、本発明の実施例の絶縁ゲート型サイリ
スタは、ＥＳＴ、ＩＧＢＴに比べ、格段にＲＢＳＯＡが
広く、しかもオン電圧が低い。すなわち、本発明の効果
はｎベース層３の比抵抗、ｐｎｐワイドベーストランジ
スタの電流増幅率によらず、オン電圧の劣化を全く伴わ
ずにＲＢＳＯＡを大きくできるものである。これを言い
換えると、本発明は、素子の定格電圧、基板の半導体結
晶の製法によらず、オン電圧の低減、ＲＢＳＯＡの向上
に有効であるといえる。
【００５９】図１９、２０は、それぞれ先に述べた実施
例１２、１４と比較例としてのＩＧＢＴおよび図４５に
示したＥＳＴ−３のオン電圧とターンオフ時間とのトレ
ードオフ特性の比較図である。比較例としてＥＳＴの中
では、耐圧が低かったが、オン電圧とターンオフ時間と
のトレードオフ特性のよかったＥＳＴ−３を取り上げ
た。横軸は、オン電圧、たて軸は、ターンオフ時間であ
る。オン電圧は、６００Ｖ素子では１００Ａ・ｃｍ-2、
２５００Ｖ素子では５０Ａ・ｃｍ-2の電流導通時の２５
℃における電圧降下で示す。また、ターンオフ時間は、
１２５℃で測定したものである。いずれの場合も、図１
５のパターンの本発明の実施例１２、１４の素子は、Ｉ
ＧＢＴ、ＥＳＴに比べて良いトレードオフ特性を示すこ
とがわかる。これは、前述のようにトレンチ構造として
セルピツチを縮小し、セル密度を大幅に高めたことと、
第二ｐベース領域６とその表面層のｎエミッタ領域８と
がストライプ状に形成され、同じくストライプ状に形成
された第一ｐベース領域４とその表面層のｎソース領域
７とが対向している部分が長いため、電流の集中が生じ
ないこと、ターンオフ時のｐｎ接合の回復が均一に行わ
れることなどによる。
例１２、１４と比較例としてのＩＧＢＴおよび図４５に
示したＥＳＴ−３のオン電圧とターンオフ時間とのトレ
ードオフ特性の比較図である。比較例としてＥＳＴの中
では、耐圧が低かったが、オン電圧とターンオフ時間と
のトレードオフ特性のよかったＥＳＴ−３を取り上げ
た。横軸は、オン電圧、たて軸は、ターンオフ時間であ
る。オン電圧は、６００Ｖ素子では１００Ａ・ｃｍ-2、
２５００Ｖ素子では５０Ａ・ｃｍ-2の電流導通時の２５
℃における電圧降下で示す。また、ターンオフ時間は、
１２５℃で測定したものである。いずれの場合も、図１
５のパターンの本発明の実施例１２、１４の素子は、Ｉ
ＧＢＴ、ＥＳＴに比べて良いトレードオフ特性を示すこ
とがわかる。これは、前述のようにトレンチ構造として
セルピツチを縮小し、セル密度を大幅に高めたことと、
第二ｐベース領域６とその表面層のｎエミッタ領域８と
がストライプ状に形成され、同じくストライプ状に形成
された第一ｐベース領域４とその表面層のｎソース領域
７とが対向している部分が長いため、電流の集中が生じ
ないこと、ターンオフ時のｐｎ接合の回復が均一に行わ
れることなどによる。
【００６０】六角形、八角形、円形など他のパターンを
もつ同構造の絶縁ゲート型サイリスタも、同様に良いト
レードオフ特性を示した。 〔実施例１５〕図２１は、本発明の第十五の実施例の絶
縁ゲート型サイリスタの、ゲート電極１０を透視して見
たシリコン基板表面の部分平面図である。ゲート電極１
０、１０’の両端を細点線で示してある。第一ｐベース
領域４と第二ｐベース領域６とが互いに対向してストラ
イプ状に形成されている。第二ｐベース領域６内には、
やはりストライプ状のｎエミッタ領域８が形成されてい
る。一方、第一ｐベース領域４内には、ストライプ状の
ｎソース領域７が形成されている。この図では、両端に
必ずｎエミッタ領域８とｎソース領域７があるゲート電
極１０だけでなく、両端にともにｎソース領域７がある
ゲート電極１０’が見られる。
もつ同構造の絶縁ゲート型サイリスタも、同様に良いト
レードオフ特性を示した。 〔実施例１５〕図２１は、本発明の第十五の実施例の絶
縁ゲート型サイリスタの、ゲート電極１０を透視して見
たシリコン基板表面の部分平面図である。ゲート電極１
０、１０’の両端を細点線で示してある。第一ｐベース
領域４と第二ｐベース領域６とが互いに対向してストラ
イプ状に形成されている。第二ｐベース領域６内には、
やはりストライプ状のｎエミッタ領域８が形成されてい
る。一方、第一ｐベース領域４内には、ストライプ状の
ｎソース領域７が形成されている。この図では、両端に
必ずｎエミッタ領域８とｎソース領域７があるゲート電
極１０だけでなく、両端にともにｎソース領域７がある
ゲート電極１０’が見られる。
【００６１】図２３（ａ）は図２１のＡ−Ａ’線におけ
る断面図、図２３（ｂ）はＢ−Ｂ’線における断面図で
ある。図２３（ａ）に示した断面構造は、ｎエミッタ領
域８とｎソース領域７とを結ぶ線の断面図である。図２
３（ｂ）に示した断面構造は、ｎソース領域７とｎソー
ス領域７とを結ぶ線に沿った断面図であって、この部分
のゲート電極１０’が図２３（ａ）に示したゲート電極
１０より幅が広くなっている。例えば図２３（ａ）のゲ
ート電極１０は１５μｍ、図２３（ｂ）のゲート電極１
０’は３０μｍである。
る断面図、図２３（ｂ）はＢ−Ｂ’線における断面図で
ある。図２３（ａ）に示した断面構造は、ｎエミッタ領
域８とｎソース領域７とを結ぶ線の断面図である。図２
３（ｂ）に示した断面構造は、ｎソース領域７とｎソー
ス領域７とを結ぶ線に沿った断面図であって、この部分
のゲート電極１０’が図２３（ａ）に示したゲート電極
１０より幅が広くなっている。例えば図２３（ａ）のゲ
ート電極１０は１５μｍ、図２３（ｂ）のゲート電極１
０’は３０μｍである。
【００６２】なお、図２１の絶縁ゲート型サイリスタ
は、拡散領域形成のためのマスクを変えるだけでＩＧＢ
Ｔとほぼ同じ工程で製造できる。 〔実施例１６〕図２２は、本発明第十六の実施例の絶縁
ゲート型サイリスタの、ゲート電極１０を透視して見た
半導体基板の部分平面図である。ゲート電極１０の端を
点線で示してある。太線で示された六角形のｎエミッタ
領域８の周りに、六つのやはり六角形のｎソース領域７
が配置された形のパターンが繰り返されている。ｎソー
ス領域６の外側に第一ｐベース領域、ｎエミッタ領域８
の外側に第二ｐベース領域がそれぞれあるが示していな
い。この図のｎエミッタ領域８とｎソース領域７とを結
ぶ線Ｃ−Ｃ’に沿った断面図は、図２３（ａ）とほぼ同
じとなり、またｎソース領域７同士を結ぶ線Ｄ−Ｄ’に
沿った断面図は図２３（ｂ）とほぼ同じになる。第二ｐ
ベース領域６とｎエミッタ領域８の表面は絶縁膜で覆わ
れていて、カソード電極とは接触しない。このように多
角形のセル型のパターンの素子においても、ｎエミッタ
領域８とｎソース領域７との間のｎベース領域３の距離
が短く、ｎソース領域７とｎソース領域７との間のｎベ
ース領域３の距離が長くなっている。
は、拡散領域形成のためのマスクを変えるだけでＩＧＢ
Ｔとほぼ同じ工程で製造できる。 〔実施例１６〕図２２は、本発明第十六の実施例の絶縁
ゲート型サイリスタの、ゲート電極１０を透視して見た
半導体基板の部分平面図である。ゲート電極１０の端を
点線で示してある。太線で示された六角形のｎエミッタ
領域８の周りに、六つのやはり六角形のｎソース領域７
が配置された形のパターンが繰り返されている。ｎソー
ス領域６の外側に第一ｐベース領域、ｎエミッタ領域８
の外側に第二ｐベース領域がそれぞれあるが示していな
い。この図のｎエミッタ領域８とｎソース領域７とを結
ぶ線Ｃ−Ｃ’に沿った断面図は、図２３（ａ）とほぼ同
じとなり、またｎソース領域７同士を結ぶ線Ｄ−Ｄ’に
沿った断面図は図２３（ｂ）とほぼ同じになる。第二ｐ
ベース領域６とｎエミッタ領域８の表面は絶縁膜で覆わ
れていて、カソード電極とは接触しない。このように多
角形のセル型のパターンの素子においても、ｎエミッタ
領域８とｎソース領域７との間のｎベース領域３の距離
が短く、ｎソース領域７とｎソース領域７との間のｎベ
ース領域３の距離が長くなっている。
【００６３】図２４は、図２２に示した実施例１６の絶
縁ゲート型サイリスタと、比較例としてのＩＧＢＴおよ
びＥＳＴ−３のオン電圧とターンオフ時間とのトレード
オフ特性の比較図である。横軸は、オン電圧、たて軸
は、ターンオフ時間である。オン電圧は、１００Ａ・ｃ
ｍ-2の電流導通時の２５℃における電圧降下で示す。ま
た、ターンオフ時間は、１２５℃で測定したものであ
る。なお、ライフタイム制御をプロトン照射で行った。
縁ゲート型サイリスタと、比較例としてのＩＧＢＴおよ
びＥＳＴ−３のオン電圧とターンオフ時間とのトレード
オフ特性の比較図である。横軸は、オン電圧、たて軸
は、ターンオフ時間である。オン電圧は、１００Ａ・ｃ
ｍ-2の電流導通時の２５℃における電圧降下で示す。ま
た、ターンオフ時間は、１２５℃で測定したものであ
る。なお、ライフタイム制御をプロトン照射で行った。
【００６４】図２４からもわかるように、実施例１６の
絶縁ゲート型サイリスタは、ＩＧＢＴおよびＥＳＴ−３
に比べて良いトレードオフ特性を示している。これは、
ｎエミッタ領域８とｎソース領域７との間のｎベース領
域３の距離が短いため、ＭＯＳＦＥＴ動作時の蓄積層の
抵抗が小さく、オン電圧が小さくなること、およびｎソ
ース領域７同士の間では、ｎベース領域３の距離が長い
ため、オン動作の初期に接合型ＦＥＴ（ＪＦＥＴ）効果
が無く、速やかにチャネル領域を通して電子が供給され
るためである。従って、安全動作領域が広く、ターンオ
フ時間の短い、可制御電流の大きな絶縁ゲート型サイリ
スタとなる。
絶縁ゲート型サイリスタは、ＩＧＢＴおよびＥＳＴ−３
に比べて良いトレードオフ特性を示している。これは、
ｎエミッタ領域８とｎソース領域７との間のｎベース領
域３の距離が短いため、ＭＯＳＦＥＴ動作時の蓄積層の
抵抗が小さく、オン電圧が小さくなること、およびｎソ
ース領域７同士の間では、ｎベース領域３の距離が長い
ため、オン動作の初期に接合型ＦＥＴ（ＪＦＥＴ）効果
が無く、速やかにチャネル領域を通して電子が供給され
るためである。従って、安全動作領域が広く、ターンオ
フ時間の短い、可制御電流の大きな絶縁ゲート型サイリ
スタとなる。
【００６５】また、アノード電極１２側からのプロトン
照射により、ｎ+ バッファ層２付近にライフタイムキラ
ーとなる結晶欠陥を局在化させ、ライフタイムキラーの
分布を最適化したため、不必要な部分にライフタイムキ
ラーを発生させることがない。そして、不要なライフタ
イムキラーによるオン電圧の増大が避けられるという効
果もあったものと考えられる。
照射により、ｎ+ バッファ層２付近にライフタイムキラ
ーとなる結晶欠陥を局在化させ、ライフタイムキラーの
分布を最適化したため、不必要な部分にライフタイムキ
ラーを発生させることがない。そして、不要なライフタ
イムキラーによるオン電圧の増大が避けられるという効
果もあったものと考えられる。
【００６６】実施例１６の絶縁ゲート型サイリスタの逆
バイアス安全動作領域（ＲＢＳＯＡ）を、図５に示した
測定回路を用いて１２５℃で測定した。その結果は、図
４の実施例１の絶縁ゲート型サイリスタとほぼ同じであ
った。また、１００Ａ・ｃｍ -2導通時の電圧降下で定義
したオン電圧は、０．８Ｖであった。ライフタイム制御
をヘリウムイオンの注入で行ったものは、プロトン照射
で行った実施例１６とほぼ同じ特性であった。
バイアス安全動作領域（ＲＢＳＯＡ）を、図５に示した
測定回路を用いて１２５℃で測定した。その結果は、図
４の実施例１の絶縁ゲート型サイリスタとほぼ同じであ
った。また、１００Ａ・ｃｍ -2導通時の電圧降下で定義
したオン電圧は、０．８Ｖであった。ライフタイム制御
をヘリウムイオンの注入で行ったものは、プロトン照射
で行った実施例１６とほぼ同じ特性であった。
【００６７】〔実施例１７〕実施例１６の絶縁ゲート型
サイリスタは、ｐエミッタ層１とｎベース層３との間に
ｎ+ バッファ層２を設けた素子であったが、ｎ+ バッフ
ァ層の無い素子においても、本発明は適用できる。すな
わち、バルクシリコンウェハからなるｎベース層３の一
方の主面側の構造は図２３の実施例１６と同じである
が、ｎベース層３の裏面側には、ｐエミッタ層１が直接
形成されているものを試作した。なお、ライフタイム制
御をプロトン照射で行った。これを第十七の実施例とす
る。この場合ｎベース層３の厚さは３５０μｍであっ
た。
サイリスタは、ｐエミッタ層１とｎベース層３との間に
ｎ+ バッファ層２を設けた素子であったが、ｎ+ バッフ
ァ層の無い素子においても、本発明は適用できる。すな
わち、バルクシリコンウェハからなるｎベース層３の一
方の主面側の構造は図２３の実施例１６と同じである
が、ｎベース層３の裏面側には、ｐエミッタ層１が直接
形成されているものを試作した。なお、ライフタイム制
御をプロトン照射で行った。これを第十七の実施例とす
る。この場合ｎベース層３の厚さは３５０μｍであっ
た。
【００６８】図２５は、図２２のパターンをもつ実施例
１７の絶縁ゲート型サイリスタと、比較例としてのＩＧ
ＢＴおよびＥＳＴ−３のいずれも２５００Ｖ素子の、オ
ン電圧とターンオフ時間とのトレードオフ特性の比較図
である。横軸は、オン電圧、たて軸は、ターンオフ時間
である。オン電圧は、５０Ａ・ｃｍ-2の電流導通時の２
５℃における電圧降下で示す。また、ターンオフ時間
は、１２５℃で測定したものである。実施例１７の素子
は、ＩＧＢＴおよびＥＳＴ−３に比べて良いトレードオ
フ特性を示すことがわかる。従って、安全動作領域が広
く、ターンオフ時間の短い、可制御電流の大きな絶縁ゲ
ート型サイリスタとなる。また、この場合も、プロトン
照射の効果で一層良いトレードオフ特性を示した。
１７の絶縁ゲート型サイリスタと、比較例としてのＩＧ
ＢＴおよびＥＳＴ−３のいずれも２５００Ｖ素子の、オ
ン電圧とターンオフ時間とのトレードオフ特性の比較図
である。横軸は、オン電圧、たて軸は、ターンオフ時間
である。オン電圧は、５０Ａ・ｃｍ-2の電流導通時の２
５℃における電圧降下で示す。また、ターンオフ時間
は、１２５℃で測定したものである。実施例１７の素子
は、ＩＧＢＴおよびＥＳＴ−３に比べて良いトレードオ
フ特性を示すことがわかる。従って、安全動作領域が広
く、ターンオフ時間の短い、可制御電流の大きな絶縁ゲ
ート型サイリスタとなる。また、この場合も、プロトン
照射の効果で一層良いトレードオフ特性を示した。
【００６９】実施例１７の２５００Ｖ素子の逆バイアス
安全動作領域（ＲＢＳＯＡ）を、図５に示した測定回路
を用いて１２５℃で測定した。その結果は、図１０の実
施例７の絶縁ゲート型サイリスタとほぼ同じであった。
また、５０Ａ・ｃｍ-2の導通時の電圧降下で定義したオ
ン電圧は、１．０Ｖであった。すなわち、エピタキシャ
ルウェハの６００Ｖ素子と同様に、バルクウェハを用い
た素子でも、本発明の実施例の素子は、ＩＧＢＴやＥＳ
Ｔに比べ格段にＲＢＳＯＡが広く、大きな破壊耐量をも
ち、しかもオン電圧が低いことがわかる。
安全動作領域（ＲＢＳＯＡ）を、図５に示した測定回路
を用いて１２５℃で測定した。その結果は、図１０の実
施例７の絶縁ゲート型サイリスタとほぼ同じであった。
また、５０Ａ・ｃｍ-2の導通時の電圧降下で定義したオ
ン電圧は、１．０Ｖであった。すなわち、エピタキシャ
ルウェハの６００Ｖ素子と同様に、バルクウェハを用い
た素子でも、本発明の実施例の素子は、ＩＧＢＴやＥＳ
Ｔに比べ格段にＲＢＳＯＡが広く、大きな破壊耐量をも
ち、しかもオン電圧が低いことがわかる。
【００７０】ヘリウムイオンの注入でライフタイム制御
を行ったものは、プロトン照射で行った実施例１７とほ
ぼ同じ特性であった。 〔実施例１８〕図２６は、本発明の第十八の実施例の絶
縁ゲート型サイリスタの部分断面図である。
を行ったものは、プロトン照射で行った実施例１７とほ
ぼ同じ特性であった。 〔実施例１８〕図２６は、本発明の第十八の実施例の絶
縁ゲート型サイリスタの部分断面図である。
【００７１】図において、図１の実施例１の絶縁ゲート
型サイリスタと異なるのは、ゲート酸化膜９の下のｎベ
ース層３の表面層の一部に、ｎベース層３より高不純物
濃度のｎ+ 補助領域１８が形成されている点である。こ
の実施例１８の絶縁ゲート型サイリスタにおいても、第
二ｐベース領域６およびｎエミッタ領域８の表面上がい
ずれも絶縁膜１４で覆われ、第二ｐベース領域６がカソ
ード電極１１に接触していない。各部寸法の例として
は、第二ｐベース領域６と第一ｐベース領域４との間の
ｎベース層の幅は約２０μｍであり、ｎ+ 補助領域１８
の表面不純物濃度は３×１０17ｃｍ-3、拡散深さは０．
４μｍ、幅は１０μｍである。
型サイリスタと異なるのは、ゲート酸化膜９の下のｎベ
ース層３の表面層の一部に、ｎベース層３より高不純物
濃度のｎ+ 補助領域１８が形成されている点である。こ
の実施例１８の絶縁ゲート型サイリスタにおいても、第
二ｐベース領域６およびｎエミッタ領域８の表面上がい
ずれも絶縁膜１４で覆われ、第二ｐベース領域６がカソ
ード電極１１に接触していない。各部寸法の例として
は、第二ｐベース領域６と第一ｐベース領域４との間の
ｎベース層の幅は約２０μｍであり、ｎ+ 補助領域１８
の表面不純物濃度は３×１０17ｃｍ-3、拡散深さは０．
４μｍ、幅は１０μｍである。
【００７２】図２７は、図２６のようなセルの複数個を
含む素子の、ゲート電極を透視したシリコン基板表面に
おける部分平面図で、いずれも図２６と共通の部分には
同一の符号が付されている。ｎエミッタ領域８とｎソー
ス領域７とがともにストライプ状に配置されている。そ
してｎエミッタ領域８とｎソース領域７との間のｎベー
ス層３の表面露出部に、やはりストライプ状のｎ+ 補助
領域１８が形成されている。ｎソース領域７同士の間は
ｐ+ ウェル領域５である。ｎソース領域７の外側に第一
ｐベース領域４、ｎエミッタ領域８の外側に第二ｐベー
ス領域６がある。ゲート電極１０の端が点線で示されて
いる。
含む素子の、ゲート電極を透視したシリコン基板表面に
おける部分平面図で、いずれも図２６と共通の部分には
同一の符号が付されている。ｎエミッタ領域８とｎソー
ス領域７とがともにストライプ状に配置されている。そ
してｎエミッタ領域８とｎソース領域７との間のｎベー
ス層３の表面露出部に、やはりストライプ状のｎ+ 補助
領域１８が形成されている。ｎソース領域７同士の間は
ｐ+ ウェル領域５である。ｎソース領域７の外側に第一
ｐベース領域４、ｎエミッタ領域８の外側に第二ｐベー
ス領域６がある。ゲート電極１０の端が点線で示されて
いる。
【００７３】この実施例１８の絶縁ゲート型サイリスタ
では、従来のＥＳＴのように第二ｐベース領域内をＺ方
向に流れる正孔電流は必要でなく、速やかにＩＧＢＴモ
ードからサイリスタモードに移行する。またｎエミッタ
領域８全体から均一に電子の注入が生じるのでオン電圧
が低くなる。逆にターンオフ時にはその電位差により、
ｎエミッタ領域８と第二のｐベース領域６の間のｐｎ接
合の回復が均一に行われ、電流の集中がなく、電流集中
が回避されて、ＲＢＳＯＡが格段に大きくなる。
では、従来のＥＳＴのように第二ｐベース領域内をＺ方
向に流れる正孔電流は必要でなく、速やかにＩＧＢＴモ
ードからサイリスタモードに移行する。またｎエミッタ
領域８全体から均一に電子の注入が生じるのでオン電圧
が低くなる。逆にターンオフ時にはその電位差により、
ｎエミッタ領域８と第二のｐベース領域６の間のｐｎ接
合の回復が均一に行われ、電流の集中がなく、電流集中
が回避されて、ＲＢＳＯＡが格段に大きくなる。
【００７４】表２に、図２７に示した実施例１８の絶縁
ゲート型サイリスタ（試料イ）と、同じパターンで、ｎ
+ 補助領域のない（実施例１と類似の構造の）絶縁ゲー
ト型サイリスタ（試料ロ）の可制御電流を比較した結果
を示す。
ゲート型サイリスタ（試料イ）と、同じパターンで、ｎ
+ 補助領域のない（実施例１と類似の構造の）絶縁ゲー
ト型サイリスタ（試料ロ）の可制御電流を比較した結果
を示す。
【００７５】
【表２】 被測定素子は、１２００Ｖ用素子として作製されたもの
で、比抵抗０．０２Ω・ｃｍ、厚さ４５０μｍのｐエミ
ッタ層１の上にｎ+ バッファ層２として、比抵抗０．０
３Ω・ｃｍ、厚さ５μｍのｎ型層、ｎベース層３とし
て、比抵抗８０Ω・ｃｍ、厚さ１１５μｍのｎ型層をエ
ピタキシャル成長させたウェハを用いた。ｎソース領域
７の幅は４μｍとした。また、チップサイズは、０．６
４ｃｍ2 である。この表２から、実施例１８の素子は、
最大可制御電流が２倍になり、オン電圧も低くなること
がわかる。これは、ターンオフ時にゲート酸化膜下のｐ
チャネルが形成されにくくなったことと、チャネル抵抗
が低下することによる。この表には、試料イ、試料ロの
他に試料ハとして、第一ｐベース領域と第二ｐベース領
域とに挟まれたｎベース層の表面全面にわたってｎ型の
不純物をイオン注入した比較例の素子の特性も記載し
た。その試料ハでは最大可制御電流がかなり増大し、ま
た試料イより低いオン電圧を示したが、耐圧が低下して
いる。従って、実施例１８の絶縁ゲート型サイリスタ
は、ｎベース層の表面全面にわたってｎ型の不純物をイ
オン注入したものよりも、総合的に優れていることがわ
かる。
で、比抵抗０．０２Ω・ｃｍ、厚さ４５０μｍのｐエミ
ッタ層１の上にｎ+ バッファ層２として、比抵抗０．０
３Ω・ｃｍ、厚さ５μｍのｎ型層、ｎベース層３とし
て、比抵抗８０Ω・ｃｍ、厚さ１１５μｍのｎ型層をエ
ピタキシャル成長させたウェハを用いた。ｎソース領域
７の幅は４μｍとした。また、チップサイズは、０．６
４ｃｍ2 である。この表２から、実施例１８の素子は、
最大可制御電流が２倍になり、オン電圧も低くなること
がわかる。これは、ターンオフ時にゲート酸化膜下のｐ
チャネルが形成されにくくなったことと、チャネル抵抗
が低下することによる。この表には、試料イ、試料ロの
他に試料ハとして、第一ｐベース領域と第二ｐベース領
域とに挟まれたｎベース層の表面全面にわたってｎ型の
不純物をイオン注入した比較例の素子の特性も記載し
た。その試料ハでは最大可制御電流がかなり増大し、ま
た試料イより低いオン電圧を示したが、耐圧が低下して
いる。従って、実施例１８の絶縁ゲート型サイリスタ
は、ｎベース層の表面全面にわたってｎ型の不純物をイ
オン注入したものよりも、総合的に優れていることがわ
かる。
【００７６】〔実施例１９〕図２８は、本発明の第十九
の実施例の絶縁ゲート型サイリスタのゲート電極１０を
透視したシリコン基板表面における部分平面図で、いず
れも図２６と共通の部分には同一の符号が付されてい
る。六角形のｎエミッタ領域８の周囲に、六個の六角環
状のｎソース領域７が配置されている。そしてｎエミッ
タ領域８とｎソース領域７との間のｎベース層３の表面
露出部に、網状のｎ+ 補助領域１８が形成されている。
ｎソース領域７の内部にはｐ+ ウェル領域５がある。ｎ
ソース領域７の外側に第一ｐベース領域、ｎエミッタ領
域８の外側に第二ｐベース領域があるが、図には示して
いない。ゲート電極１０の端が点線で示されている。
の実施例の絶縁ゲート型サイリスタのゲート電極１０を
透視したシリコン基板表面における部分平面図で、いず
れも図２６と共通の部分には同一の符号が付されてい
る。六角形のｎエミッタ領域８の周囲に、六個の六角環
状のｎソース領域７が配置されている。そしてｎエミッ
タ領域８とｎソース領域７との間のｎベース層３の表面
露出部に、網状のｎ+ 補助領域１８が形成されている。
ｎソース領域７の内部にはｐ+ ウェル領域５がある。ｎ
ソース領域７の外側に第一ｐベース領域、ｎエミッタ領
域８の外側に第二ｐベース領域があるが、図には示して
いない。ゲート電極１０の端が点線で示されている。
【００７７】図２９は、図２８に示した実施例１９の絶
縁ゲート型サイリスタ（試料ニ）と、ｎ+ 補助領域のな
い（実施例１と類似の構造の）絶縁ゲート型サイリスタ
（試料ホ）の可制御電流を比較した図である。横軸は、
アノード−カソード間電圧（ＶAK）、たて軸は、電流
（ＩAK）である。図２９からもわかるように、実施例１
９の絶縁ゲート型サイリスタ（試料ニ）は、実施例１と
類似の素子（試料ホ）より大きい可制御電流をもつこと
がわかる。
縁ゲート型サイリスタ（試料ニ）と、ｎ+ 補助領域のな
い（実施例１と類似の構造の）絶縁ゲート型サイリスタ
（試料ホ）の可制御電流を比較した図である。横軸は、
アノード−カソード間電圧（ＶAK）、たて軸は、電流
（ＩAK）である。図２９からもわかるように、実施例１
９の絶縁ゲート型サイリスタ（試料ニ）は、実施例１と
類似の素子（試料ホ）より大きい可制御電流をもつこと
がわかる。
【００７８】表３に、試料ニと試料ホの最大可制御電
流、オン電圧を比較した。また、前記の実施例１８の試
料イ、試料ロについての値も記した。
流、オン電圧を比較した。また、前記の実施例１８の試
料イ、試料ロについての値も記した。
【００７９】
【表３】 この表３で、実施例１９の絶縁ゲート型サイリスタは、
最大可制御電流が３倍以上になっている。これはｎ+ 補
助領域１８を設けることによってターンオフ時の電流が
分散されて、電流集中が生じにくくなるためである。ま
たオン電圧も低くなっているがこれは、チャネル抵抗が
低下するためである。
最大可制御電流が３倍以上になっている。これはｎ+ 補
助領域１８を設けることによってターンオフ時の電流が
分散されて、電流集中が生じにくくなるためである。ま
たオン電圧も低くなっているがこれは、チャネル抵抗が
低下するためである。
【００８０】またこの表では、パターンの違いによる比
較もできるが、六角セル状の実施例１９の方がストライ
プ状の実施例１８より、最大可制御電流が大きく、また
オン電圧は低い。これは、ｐベース領域６とその表面層
のｎエミッタ領域８と、第一ｐベース領域４とその表面
層のｎソース領域７とが対向している部分すなわち総チ
ャネル長とＪＦＥＴ効果の違いによる。ｎ+ 補助領域１
８のない試料では六角セル状の素子の最大可制御電流が
大きくなっているが、これは電流集中する場所があった
ためだろう。チャネル部の抵抗が大きいため、ばらつき
があればその影響が大きく出ることになる。
較もできるが、六角セル状の実施例１９の方がストライ
プ状の実施例１８より、最大可制御電流が大きく、また
オン電圧は低い。これは、ｐベース領域６とその表面層
のｎエミッタ領域８と、第一ｐベース領域４とその表面
層のｎソース領域７とが対向している部分すなわち総チ
ャネル長とＪＦＥＴ効果の違いによる。ｎ+ 補助領域１
８のない試料では六角セル状の素子の最大可制御電流が
大きくなっているが、これは電流集中する場所があった
ためだろう。チャネル部の抵抗が大きいため、ばらつき
があればその影響が大きく出ることになる。
【００８１】〔実施例２０〕〔実施例２１〕 実施例１９と同じような六角セルパターンで、第一ｐベ
ース領域と第二ｐベース領域との間のｎベース領域の表
面層にｎ+ 補助領域を設けた構造の、６００Ｖクラス、
４５００Ｖクラスの絶縁ゲート型サイリスタを試作し
た。６００Ｖクラスのものを第二十の実施例、４５００
Ｖクラスのものを第二十一の実施例とする。
ース領域と第二ｐベース領域との間のｎベース領域の表
面層にｎ+ 補助領域を設けた構造の、６００Ｖクラス、
４５００Ｖクラスの絶縁ゲート型サイリスタを試作し
た。６００Ｖクラスのものを第二十の実施例、４５００
Ｖクラスのものを第二十一の実施例とする。
【００８２】実施例２０、実施例２１の絶縁ゲート型サ
イリスタの最大可制御電流、オン電圧を測定し、それぞ
れｎ+ 補助領域を設けないた構造の、６００Ｖクラス、
４５００Ｖクラスの絶縁ゲート型サイリスタと比較し
た。表４に、その結果をｎ+ 補助領域を設けない構造の
絶縁ゲート型サイリスタの値を基準とした比として示
す。１２００Ｖクラスの実施例１９についての値も記し
た。
イリスタの最大可制御電流、オン電圧を測定し、それぞ
れｎ+ 補助領域を設けないた構造の、６００Ｖクラス、
４５００Ｖクラスの絶縁ゲート型サイリスタと比較し
た。表４に、その結果をｎ+ 補助領域を設けない構造の
絶縁ゲート型サイリスタの値を基準とした比として示
す。１２００Ｖクラスの実施例１９についての値も記し
た。
【００８３】
【表４】 表４から、広い耐圧範囲の絶縁ゲート型サイリスタにお
いて、ｎ+ 補助領域を設けると、最大可制御電流を大き
くし、オン電圧を下げる効果があることがわかる。特
に、低耐圧素子において最大可制御電流への効果が大き
く、高耐圧素子においてオン電圧への効果が大きい。
いて、ｎ+ 補助領域を設けると、最大可制御電流を大き
くし、オン電圧を下げる効果があることがわかる。特
に、低耐圧素子において最大可制御電流への効果が大き
く、高耐圧素子においてオン電圧への効果が大きい。
【００８４】〔実施例２２〕実施例１９はエピタキシャ
ルウェハを使用したが、比抵抗４０Ωｃｍ、厚さ約２８
０μｍのｎ型のウェハを使用して１２００Ｖクラスの絶
縁ゲート型サイリスタを試作した。これを第二十二の実
施例とする。パターンは同じく六角セルパターンとし
た。
ルウェハを使用したが、比抵抗４０Ωｃｍ、厚さ約２８
０μｍのｎ型のウェハを使用して１２００Ｖクラスの絶
縁ゲート型サイリスタを試作した。これを第二十二の実
施例とする。パターンは同じく六角セルパターンとし
た。
【００８５】実施例２２（試料ヘ）とバルクウェハを使
用したｎ+ 補助領域を設けない構造の１２００Ｖクラス
の素子（試料ト）の最大可制御電流とオン電圧を比較し
た。表５に、その結果を示す。
用したｎ+ 補助領域を設けない構造の１２００Ｖクラス
の素子（試料ト）の最大可制御電流とオン電圧を比較し
た。表５に、その結果を示す。
【００８６】
【表５】 表５から、ｎベース層が厚い分だけオン電圧が大きくな
っているが、バルクウェハを使用した絶縁ゲート型サイ
リスタにおいても本発明が有効であることがわかる。
っているが、バルクウェハを使用した絶縁ゲート型サイ
リスタにおいても本発明が有効であることがわかる。
【００８７】〔実施例２３〕図３０は、本発明の第二十
三の実施例の絶縁ゲート型サイリスタのゲート電極１０
の中央を通る水平断面図である。ゲート電極１０の網の
中に外形が六角形の絶縁膜１４と、その中に三方向に突
き出た部分のあるカソード電極１１をもつ絶縁膜１４と
が見られる。カソード電極１１をもつ絶縁膜１４が、カ
ソード電極１１をもたない絶縁膜１４を囲んでいる。点
線は、ｎソース領域７とｐ+ ウェル領域５との間のｐｎ
接合を示している。
三の実施例の絶縁ゲート型サイリスタのゲート電極１０
の中央を通る水平断面図である。ゲート電極１０の網の
中に外形が六角形の絶縁膜１４と、その中に三方向に突
き出た部分のあるカソード電極１１をもつ絶縁膜１４と
が見られる。カソード電極１１をもつ絶縁膜１４が、カ
ソード電極１１をもたない絶縁膜１４を囲んでいる。点
線は、ｎソース領域７とｐ+ ウェル領域５との間のｐｎ
接合を示している。
【００８８】図３１は図３０の絶縁ゲート型サイリスタ
の絶縁膜や電極を除去したシリコン基板表面の各拡散領
域を示す図である。ｎベース層３の表面層に形成された
六角形の第二のｐベース領域６の周りに、六つのやはり
六角形の第一ｐベース領域４が配置された形のパターン
が繰り返されており、第一ｐベース領域４の中には六角
環状のｎソース領域７およびｐ+ ウェル領域５が、第二
ｐベース領域６の中には六角形のｎエミッタ領域８が形
成されている。図３０のゲート電極１０の下に当たる部
分は、大部分がｎベース層３の表面露出部である。図３
０のカソード電極１１（の接触部分）は、ｎソース領域
７およびｐ+ ウェル領域５の上にあったことがわかる。
の絶縁膜や電極を除去したシリコン基板表面の各拡散領
域を示す図である。ｎベース層３の表面層に形成された
六角形の第二のｐベース領域６の周りに、六つのやはり
六角形の第一ｐベース領域４が配置された形のパターン
が繰り返されており、第一ｐベース領域４の中には六角
環状のｎソース領域７およびｐ+ ウェル領域５が、第二
ｐベース領域６の中には六角形のｎエミッタ領域８が形
成されている。図３０のゲート電極１０の下に当たる部
分は、大部分がｎベース層３の表面露出部である。図３
０のカソード電極１１（の接触部分）は、ｎソース領域
７およびｐ+ ウェル領域５の上にあったことがわかる。
【００８９】図３２（ａ）は図３０の絶縁膜１４とカソ
ード電極１１とを結ぶＥ−Ｅ’線における断面図、図３
２（ｂ）は図３０のカソード電極１１とカソード電極１
１とを結ぶＦ−Ｆ’線における断面図である。図３２
（ａ）に示した断面では、図１の実施例１の絶縁ゲート
型サイリスタと良くにているが、ｎソース領域７の表面
上が絶縁膜１４で覆われていて、カソード電極１１と接
触していない点が異なる。すなわちカソード電極１１は
ｐ+ ウェル領域５の表面にのみ接触している。
ード電極１１とを結ぶＥ−Ｅ’線における断面図、図３
２（ｂ）は図３０のカソード電極１１とカソード電極１
１とを結ぶＦ−Ｆ’線における断面図である。図３２
（ａ）に示した断面では、図１の実施例１の絶縁ゲート
型サイリスタと良くにているが、ｎソース領域７の表面
上が絶縁膜１４で覆われていて、カソード電極１１と接
触していない点が異なる。すなわちカソード電極１１は
ｐ+ ウェル領域５の表面にのみ接触している。
【００９０】一方、図３２（ｂ）に示した図３０のカソ
ード電極１１とカソード電極１１とを結ぶＦ−Ｆ’線に
おける断面では、実施例１の絶縁ゲート型サイリスタと
同様に、第一ｐベース領域４およびｎソース領域７の表
面上に共通にカソード電極１１が接触している。なお、
図３０の絶縁ゲート型サイリスタは、拡散領域形成のた
めのマスクを変えるだけで絶縁ゲートバイポーラトラン
ジスタ（ＩＧＢＴ）とほぼ同じ工程で製造できる。ま
た、キャリアのライフタイム制御のため、プロトンの照
射、またはヘリウムイオンの注入を行った。特にプロト
ン照射とヘリウムイオンの注入は、ライフタイムキラー
となる結晶欠陥を局在化できる方法である。プロトン照
射の条件は以前に記したものと同様である。
ード電極１１とカソード電極１１とを結ぶＦ−Ｆ’線に
おける断面では、実施例１の絶縁ゲート型サイリスタと
同様に、第一ｐベース領域４およびｎソース領域７の表
面上に共通にカソード電極１１が接触している。なお、
図３０の絶縁ゲート型サイリスタは、拡散領域形成のた
めのマスクを変えるだけで絶縁ゲートバイポーラトラン
ジスタ（ＩＧＢＴ）とほぼ同じ工程で製造できる。ま
た、キャリアのライフタイム制御のため、プロトンの照
射、またはヘリウムイオンの注入を行った。特にプロト
ン照射とヘリウムイオンの注入は、ライフタイムキラー
となる結晶欠陥を局在化できる方法である。プロトン照
射の条件は以前に記したものと同様である。
【００９１】このように形成された絶縁ゲート型サイリ
スタの動作は、図１の実施例１と同様であり説明は省略
する。図３０の実施例２３の絶縁ゲート型サイリスタ
は、図３２（ａ）に見られるように、第二ｐベース領域
６およびその表面層のｎエミッタ領域８の表面が絶縁膜
１４で覆われているため、実施例１の動作で説明したよ
うに、ｎエミッタ８、第二ｐベース領域６、ｎベース層
３およびｐエミッタ層１からなるサイリスタのオン、オ
フが均一に起こり、速いスイッチング特性と、大きなＲ
ＢＳＯＡを有する。 更に、第二ｐベース領域６および
ｎエミッタ領域８に近い第一ｐベース領域４の中のｎソ
ース領域７の表面が絶縁膜１４で覆われ、カソード電極
１１に接触していない。このため、ターンオフ時に、サ
イリスタ部のｎエミッタ領域８からゲート電極１０直下
の反転層を通ってｎソース領域７に電流が流れる時、第
二ｐベース領域６に近い部分のｎソース領域７はカソー
ド電極１１と短絡されていないので、ｎソース領域７、
第一ｐベース領域４、ｎベース層３およびｐエミッタ層
１からなる寄生サイリスタのラッチアップは起き難い。
従って、従来のように、ｎソース領域７から電子が注入
されてターンオフ時間が長くなることはなく、短いター
ンオフ時間が得られる。
スタの動作は、図１の実施例１と同様であり説明は省略
する。図３０の実施例２３の絶縁ゲート型サイリスタ
は、図３２（ａ）に見られるように、第二ｐベース領域
６およびその表面層のｎエミッタ領域８の表面が絶縁膜
１４で覆われているため、実施例１の動作で説明したよ
うに、ｎエミッタ８、第二ｐベース領域６、ｎベース層
３およびｐエミッタ層１からなるサイリスタのオン、オ
フが均一に起こり、速いスイッチング特性と、大きなＲ
ＢＳＯＡを有する。 更に、第二ｐベース領域６および
ｎエミッタ領域８に近い第一ｐベース領域４の中のｎソ
ース領域７の表面が絶縁膜１４で覆われ、カソード電極
１１に接触していない。このため、ターンオフ時に、サ
イリスタ部のｎエミッタ領域８からゲート電極１０直下
の反転層を通ってｎソース領域７に電流が流れる時、第
二ｐベース領域６に近い部分のｎソース領域７はカソー
ド電極１１と短絡されていないので、ｎソース領域７、
第一ｐベース領域４、ｎベース層３およびｐエミッタ層
１からなる寄生サイリスタのラッチアップは起き難い。
従って、従来のように、ｎソース領域７から電子が注入
されてターンオフ時間が長くなることはなく、短いター
ンオフ時間が得られる。
【００９２】一方、図３２（ｂ）に見られるように、ｎ
ソース電領域７同士が向き合っている部分では、ｎソー
ス領域７にカソード電極１１が接触しているが、第一ｐ
ベース領域４の下方には、高不純物濃度のｐ+ ウェル領
域５が設けられていて、この部分でのラッチアップも抑
制している。図３５は、図３０に示した実施例２３の絶
縁ゲート型サイリスタと、比較例としてのＩＧＢＴおよ
び図４５に示したＥＳＴ−３のオン電圧とターンオフ時
間とのトレードオフ特性の比較図である。横軸は、オン
電圧、たて軸は、ターンオフ時間である。オン電圧は、
１００Ａ・ｃｍ-2の電流導通時の２５℃における電圧降
下で示す。また、ターンオフ時間は、１２５℃で測定し
たものである。被測定素子は、６００Ｖ用素子として作
製されたもので、ｎソース領域７の幅は４μｍとした。
ＥＳＴ−３のｎエミッタ領域８の幅は２０μｍとした。
また、チップサイズは、全て、１ｃｍ2 である。なお、
ライフタイム制御はプロトン照射で行った。図３５から
もわかるように、実施例２３の絶縁ゲート型サイリスタ
は、ＩＧＢＴおよびＥＳＴ−３に比べて良いトレードオ
フ特性を示している。
ソース電領域７同士が向き合っている部分では、ｎソー
ス領域７にカソード電極１１が接触しているが、第一ｐ
ベース領域４の下方には、高不純物濃度のｐ+ ウェル領
域５が設けられていて、この部分でのラッチアップも抑
制している。図３５は、図３０に示した実施例２３の絶
縁ゲート型サイリスタと、比較例としてのＩＧＢＴおよ
び図４５に示したＥＳＴ−３のオン電圧とターンオフ時
間とのトレードオフ特性の比較図である。横軸は、オン
電圧、たて軸は、ターンオフ時間である。オン電圧は、
１００Ａ・ｃｍ-2の電流導通時の２５℃における電圧降
下で示す。また、ターンオフ時間は、１２５℃で測定し
たものである。被測定素子は、６００Ｖ用素子として作
製されたもので、ｎソース領域７の幅は４μｍとした。
ＥＳＴ−３のｎエミッタ領域８の幅は２０μｍとした。
また、チップサイズは、全て、１ｃｍ2 である。なお、
ライフタイム制御はプロトン照射で行った。図３５から
もわかるように、実施例２３の絶縁ゲート型サイリスタ
は、ＩＧＢＴおよびＥＳＴ−３に比べて良いトレードオ
フ特性を示している。
【００９３】これは、上記のように、第二ｐベース領域
６に近い部分のｎソース領域７の表面を絶縁膜で覆っ
て、寄生サイリスタのラッチアップを抑制した効果であ
る。特に、プロトン照射によるライフタイム制御を行っ
たので、ライフタイムキラーとなる結晶欠陥を局在化さ
せ、ライフタイムキラーの分布を最適化したため、不必
要な部分にライフタイムキラーを発生させることがなく
なり、一層優れたオン電圧とターンオフ時間とのトレー
ドオフ特性になる。
６に近い部分のｎソース領域７の表面を絶縁膜で覆っ
て、寄生サイリスタのラッチアップを抑制した効果であ
る。特に、プロトン照射によるライフタイム制御を行っ
たので、ライフタイムキラーとなる結晶欠陥を局在化さ
せ、ライフタイムキラーの分布を最適化したため、不必
要な部分にライフタイムキラーを発生させることがなく
なり、一層優れたオン電圧とターンオフ時間とのトレー
ドオフ特性になる。
【００９４】図３０のパターンでプロトン照射によりラ
イフタイム制御を行った実施例２３の絶縁ゲート型サイ
リスタの逆バイアス安全動作領域（ＲＢＳＯＡ）を、図
５に示した測定回路を用いて１２５℃で測定した。１０
０Ａ・ｃｍ-2導通時の電圧降下で定義したオン電圧は、
０．９Ｖである。その結果は、図１の第一の実施例の絶
縁ゲート型サイリスタとほぼ同じであった。すなわち、
ＩＧＢＴやＥＳＴに比べ大きな破壊耐量をもち、しかも
オン電圧が低いことがわかる。これは、ｎエミッタ領域
８および第二ｐベース領域６を多角形にし、その周りを
複数の第一ｐベース領域４が取り囲むように形成したた
め、電流の集中が生じないためである。
イフタイム制御を行った実施例２３の絶縁ゲート型サイ
リスタの逆バイアス安全動作領域（ＲＢＳＯＡ）を、図
５に示した測定回路を用いて１２５℃で測定した。１０
０Ａ・ｃｍ-2導通時の電圧降下で定義したオン電圧は、
０．９Ｖである。その結果は、図１の第一の実施例の絶
縁ゲート型サイリスタとほぼ同じであった。すなわち、
ＩＧＢＴやＥＳＴに比べ大きな破壊耐量をもち、しかも
オン電圧が低いことがわかる。これは、ｎエミッタ領域
８および第二ｐベース領域６を多角形にし、その周りを
複数の第一ｐベース領域４が取り囲むように形成したた
め、電流の集中が生じないためである。
【００９５】ライフタイム制御をヘリウムイオンの注入
でも行ったが、プロトン照射で行った実施例２３とほぼ
同じ特性であったので、図３５には示していない。 〔実施例２４〕図３３は、本発明第二十四の実施例の絶
縁ゲート型サイリスタの、ゲート電極１０の中央を通る
平面での断面図である。この絶縁ゲート型サイリスタ
は、ゲート電極１０に設けられた共に方形の穴を通じて
第一のｐベース領域およびその表面層の一部のｎソース
領域、第二のｐベース領域およびその表面層のｎエミッ
タ領域が形成され、ゲート電極１０の上および側部に堆
積された絶縁膜１４に設けられた接触孔を通じて、第一
ｐベース領域およびｎソース領域の表面に接触するカソ
ード電極１１が示されている。点線は、ｎソース領域７
とｐ+ ウェル領域５との間のｐｎ接合を示している。第
二のｐベース領域およびその表面層に形成されたｎエミ
ッタ領域の表面上は絶縁膜１４で覆われている。この場
合も、ｎソース領域７の表面上の第二ｐベース領域に対
向する部分では絶縁膜１４で覆われ、第一ｐベース領域
４に対向する部分では、カソード電極１１がｎソース領
域７の表面に接触している。
でも行ったが、プロトン照射で行った実施例２３とほぼ
同じ特性であったので、図３５には示していない。 〔実施例２４〕図３３は、本発明第二十四の実施例の絶
縁ゲート型サイリスタの、ゲート電極１０の中央を通る
平面での断面図である。この絶縁ゲート型サイリスタ
は、ゲート電極１０に設けられた共に方形の穴を通じて
第一のｐベース領域およびその表面層の一部のｎソース
領域、第二のｐベース領域およびその表面層のｎエミッ
タ領域が形成され、ゲート電極１０の上および側部に堆
積された絶縁膜１４に設けられた接触孔を通じて、第一
ｐベース領域およびｎソース領域の表面に接触するカソ
ード電極１１が示されている。点線は、ｎソース領域７
とｐ+ ウェル領域５との間のｐｎ接合を示している。第
二のｐベース領域およびその表面層に形成されたｎエミ
ッタ領域の表面上は絶縁膜１４で覆われている。この場
合も、ｎソース領域７の表面上の第二ｐベース領域に対
向する部分では絶縁膜１４で覆われ、第一ｐベース領域
４に対向する部分では、カソード電極１１がｎソース領
域７の表面に接触している。
【００９６】〔実施例２５〕図３４は、本発明第二十五
の実施例の絶縁ゲート型サイリスタの、ゲート電極１０
の中央を通る平面での断面図である。この絶縁ゲート型
サイリスタは、ゲート電極１０に設けられた共に円形の
穴を通じて第一のｐベース領域およびその表面層のｎソ
ース領域、第二のｐベース領域およびその表面層のｎエ
ミッタ領域が形成されている。図３０の第二十三の実施
例とパターンが異なるだけで、ゲート電極１０、カソー
ド電極１１および絶縁膜１４の構成は同じである。この
場合も、第二ｐベース領域６に対向する部分では、ｎソ
ース領域の表面上が絶縁膜１４で覆われ、第一ｐベース
領域に対向する部分では、カソード電極１１がｎソース
領域７の表面上に接触している。
の実施例の絶縁ゲート型サイリスタの、ゲート電極１０
の中央を通る平面での断面図である。この絶縁ゲート型
サイリスタは、ゲート電極１０に設けられた共に円形の
穴を通じて第一のｐベース領域およびその表面層のｎソ
ース領域、第二のｐベース領域およびその表面層のｎエ
ミッタ領域が形成されている。図３０の第二十三の実施
例とパターンが異なるだけで、ゲート電極１０、カソー
ド電極１１および絶縁膜１４の構成は同じである。この
場合も、第二ｐベース領域６に対向する部分では、ｎソ
ース領域の表面上が絶縁膜１４で覆われ、第一ｐベース
領域に対向する部分では、カソード電極１１がｎソース
領域７の表面上に接触している。
【００９７】試作した図３３、３４の絶縁ゲート型サイ
リスタについて、オン電圧とターンオフ時間とのトレー
ドオフ特性を測定したところ、実施例２３の絶縁ゲート
型サイリスタと同様の結果が得られた。これは、上記の
ように、第二ｐベース領域６に近い部分のｎソース領域
７の表面を絶縁膜で覆って、寄生サイリスタのラッチア
ップを抑制した効果である。
リスタについて、オン電圧とターンオフ時間とのトレー
ドオフ特性を測定したところ、実施例２３の絶縁ゲート
型サイリスタと同様の結果が得られた。これは、上記の
ように、第二ｐベース領域６に近い部分のｎソース領域
７の表面を絶縁膜で覆って、寄生サイリスタのラッチア
ップを抑制した効果である。
【００９８】また、ＲＢＳＯＡを測定したところ、いず
れも１０００Ａ以上の大きいＲＢＳＯＡを示した。 〔実施例２６〕図３２に断面図を示した実施例２３の絶
縁ゲート型サイリスタは、ｐエミッタ層１とｎベース層
３との間にｎ+ バッファ層２を設けた素子であったが、
ｎ+ バッファ層２の無い素子においても、本発明は適用
できる。すなわち、バルクシリコンウェハからなるｎベ
ース層３の一方の主面側の構造は図３２の実施例２３と
同じであるが、ｎベース層３の裏面側には、ｐエミッタ
層１が直接形成されているものを試作した。この場合ｎ
ベース層３の厚さは３５０μm であった。なお、ライフ
タイム制御をプロトン照射で行った。
れも１０００Ａ以上の大きいＲＢＳＯＡを示した。 〔実施例２６〕図３２に断面図を示した実施例２３の絶
縁ゲート型サイリスタは、ｐエミッタ層１とｎベース層
３との間にｎ+ バッファ層２を設けた素子であったが、
ｎ+ バッファ層２の無い素子においても、本発明は適用
できる。すなわち、バルクシリコンウェハからなるｎベ
ース層３の一方の主面側の構造は図３２の実施例２３と
同じであるが、ｎベース層３の裏面側には、ｐエミッタ
層１が直接形成されているものを試作した。この場合ｎ
ベース層３の厚さは３５０μm であった。なお、ライフ
タイム制御をプロトン照射で行った。
【００９９】図３６は、図３０のパターンをもつ本発明
第二十六の実施例の絶縁ゲート型サイリスタと、比較例
としてのＩＧＢＴおよびＥＳＴ−３のいずれも２５００
Ｖ素子の、オン電圧とターンオフ時間とのトレードオフ
特性の比較図である。横軸は、オン電圧、たて軸は、タ
ーンオフ時間である。オン電圧は、５０Ａ・ｃｍ-2の電
流導通時の２５℃における電圧降下で示す。また、ター
ンオフ時間は、１２５℃で測定したものである。実施例
２６の素子は、ＩＧＢＴおよびＥＳＴ−３に比べて良い
トレードオフ特性を示すことがわかる。
第二十六の実施例の絶縁ゲート型サイリスタと、比較例
としてのＩＧＢＴおよびＥＳＴ−３のいずれも２５００
Ｖ素子の、オン電圧とターンオフ時間とのトレードオフ
特性の比較図である。横軸は、オン電圧、たて軸は、タ
ーンオフ時間である。オン電圧は、５０Ａ・ｃｍ-2の電
流導通時の２５℃における電圧降下で示す。また、ター
ンオフ時間は、１２５℃で測定したものである。実施例
２６の素子は、ＩＧＢＴおよびＥＳＴ−３に比べて良い
トレードオフ特性を示すことがわかる。
【０１００】プロトン照射によりライフタイム制御を行
った実施例２６の２５００Ｖ素子の逆バイアス安全動作
領域（ＲＢＳＯＡ）を、図５に示した測定回路を用いて
１２５℃で測定した。その結果は、図１０の実施例７の
絶縁ゲート型サイリスタとほぼ同じであった。また、５
０Ａ・ｃｍ-2導通時の電圧降下で定義したオン電圧は、
１．１Ｖであった。
った実施例２６の２５００Ｖ素子の逆バイアス安全動作
領域（ＲＢＳＯＡ）を、図５に示した測定回路を用いて
１２５℃で測定した。その結果は、図１０の実施例７の
絶縁ゲート型サイリスタとほぼ同じであった。また、５
０Ａ・ｃｍ-2導通時の電圧降下で定義したオン電圧は、
１．１Ｖであった。
【０１０１】すなわち、エピタキシャルウェハの６００
Ｖ素子と同様に、バルクウェハを用いた素子でも、本発
明の実施例の素子は、ＩＧＢＴやＥＳＴに比べ格段にＲ
ＢＳＯＡが広く、大きな破壊耐量をもち、しかもオン電
圧が低いことがわかる。ヘリウムイオンの注入でライフ
タイム制御を行った絶縁ゲート型サイリスタも試作した
が、その特性はプロトン照射で行った実施例２６とほぼ
同じ特性であった。
Ｖ素子と同様に、バルクウェハを用いた素子でも、本発
明の実施例の素子は、ＩＧＢＴやＥＳＴに比べ格段にＲ
ＢＳＯＡが広く、大きな破壊耐量をもち、しかもオン電
圧が低いことがわかる。ヘリウムイオンの注入でライフ
タイム制御を行った絶縁ゲート型サイリスタも試作した
が、その特性はプロトン照射で行った実施例２６とほぼ
同じ特性であった。
【０１０２】〔実施例２７〕図３７は、本発明の第二十
七の実施例の絶縁ゲート型サイリスタの、ゲート電極１
０、絶縁膜１４およびカソード電極１１を透視して見た
半導体基板の部分平面図である。ゲート電極１０の両端
を点線で、カソード電極１１の両端を細線で示してあ
る。太線の第一ｐベース領域４と第二ｐベース領域６と
が互いに対向してストライプ状に形成されている。第二
ｐベース領域６内には、やはりストライプ状のｎエミッ
タ領域８が形成されている。一方、第一ｐベース領域４
内には、ストライプ状と短冊状のｎソース領域７が形成
されている。
七の実施例の絶縁ゲート型サイリスタの、ゲート電極１
０、絶縁膜１４およびカソード電極１１を透視して見た
半導体基板の部分平面図である。ゲート電極１０の両端
を点線で、カソード電極１１の両端を細線で示してあ
る。太線の第一ｐベース領域４と第二ｐベース領域６と
が互いに対向してストライプ状に形成されている。第二
ｐベース領域６内には、やはりストライプ状のｎエミッ
タ領域８が形成されている。一方、第一ｐベース領域４
内には、ストライプ状と短冊状のｎソース領域７が形成
されている。
【０１０３】図３８（ａ）は図３７のＧ−Ｇ’線におけ
る断面図、図３８（ｂ）はＨ−Ｈ’線における断面図で
ある。図３８（ｂ）に示した断面構造は、図１の実施例
１の絶縁ゲート型サイリスタとほぼ同じである。従っ
て、この部分での動作は、図１の実施例１と同じであ
る。一方、図３８（ａ）に示したＧ−Ｇ’線における断
面構造では、第一ｐベース領域４の表面層にｎソース領
域７が形成されていない。従ってこの断面では、ゲート
電極１０に電圧を印加した際に、カソード電極１１から
電子がｎベース層３に供給されない。一方、ターンオフ
時には、キャリアの引き抜き孔として働くので、寄生サ
イリスタのラッチアップ耐量は増大する。従って、安全
動作領域が広く、ターンオフ時間の短い、可制御電流の
大きな絶縁ゲート型サイリスタとなる。
る断面図、図３８（ｂ）はＨ−Ｈ’線における断面図で
ある。図３８（ｂ）に示した断面構造は、図１の実施例
１の絶縁ゲート型サイリスタとほぼ同じである。従っ
て、この部分での動作は、図１の実施例１と同じであ
る。一方、図３８（ａ）に示したＧ−Ｇ’線における断
面構造では、第一ｐベース領域４の表面層にｎソース領
域７が形成されていない。従ってこの断面では、ゲート
電極１０に電圧を印加した際に、カソード電極１１から
電子がｎベース層３に供給されない。一方、ターンオフ
時には、キャリアの引き抜き孔として働くので、寄生サ
イリスタのラッチアップ耐量は増大する。従って、安全
動作領域が広く、ターンオフ時間の短い、可制御電流の
大きな絶縁ゲート型サイリスタとなる。
【０１０４】なお、図３７の絶縁ゲート型サイリスタ
は、拡散領域形成のためのマスクを変えるだけでＩＧＢ
Ｔとほぼ同じ工程で製造できる。 〔実施例２８〕図３９は、本発明第二十八の実施例の絶
縁ゲート型サイリスタの絶縁膜や電極を除去した状態の
シリコン基板表面の各拡散領域を示す図である。ｎベー
ス層３の表面層に六角形の第二のｐベース領域６が形成
され、その周りに、六つのやはり六角形の第一ｐベース
領域４が配置された形のパターンが繰り返されている。
第二ｐベース領域６の表面層には六角形のｎエミッタ領
域８が形成されているが、第一ｐベース領域４の表面層
には台形のｎソース領域７が形成されている。第一ｐベ
ース領域４の表面層には一部ｎソース領域７と重複する
ようにｐ+ ウェル領域５が形成されている。細線はカソ
ード電極との接触部分を示す。第二ｐベース領域６とｎ
エミッタ領域８の表面は絶縁膜で覆われていて、カソー
ド電極とは接触しない。図のＩ−Ｉ’線に沿った断面図
は、図３８（ａ）と同じものとなり、Ｊ−Ｊ’線に沿っ
た断面図は、図３８（ｂ）と同じものとなる。このよう
に多角形のセル型のパターンの素子においても、ｎソー
ス領域７を分割した複数の領域として、ターンオフ時間
の短い絶縁ゲート型サイリスタとすることができる。
は、拡散領域形成のためのマスクを変えるだけでＩＧＢ
Ｔとほぼ同じ工程で製造できる。 〔実施例２８〕図３９は、本発明第二十八の実施例の絶
縁ゲート型サイリスタの絶縁膜や電極を除去した状態の
シリコン基板表面の各拡散領域を示す図である。ｎベー
ス層３の表面層に六角形の第二のｐベース領域６が形成
され、その周りに、六つのやはり六角形の第一ｐベース
領域４が配置された形のパターンが繰り返されている。
第二ｐベース領域６の表面層には六角形のｎエミッタ領
域８が形成されているが、第一ｐベース領域４の表面層
には台形のｎソース領域７が形成されている。第一ｐベ
ース領域４の表面層には一部ｎソース領域７と重複する
ようにｐ+ ウェル領域５が形成されている。細線はカソ
ード電極との接触部分を示す。第二ｐベース領域６とｎ
エミッタ領域８の表面は絶縁膜で覆われていて、カソー
ド電極とは接触しない。図のＩ−Ｉ’線に沿った断面図
は、図３８（ａ）と同じものとなり、Ｊ−Ｊ’線に沿っ
た断面図は、図３８（ｂ）と同じものとなる。このよう
に多角形のセル型のパターンの素子においても、ｎソー
ス領域７を分割した複数の領域として、ターンオフ時間
の短い絶縁ゲート型サイリスタとすることができる。
【０１０５】〔実施例２９〕図４０は、本発明の第二十
九の実施例の絶縁ゲート型サイリスタの絶縁ゲート型サ
イリスタの絶縁膜や電極を除去したシリコン基板表面の
各拡散領域を示す図である。ｎベース層３の表面層の六
角形の第二ｐベース領域６の周りに、六つのやはり六角
形の第一ｐベース領域４が配置された形のパターンが繰
り返されている。第一ｐベース領域４の表面層には六角
環状のｎソース領域７が、第二ｐベース領域６の表面層
には六角形のｎエミッタ領域８が形成されている。ｎソ
ース領域７の内部にｐ+ ウェル領域５が形成されてい
る。但し、内部にｎソース領域７の形成されていない第
一ｐベース領域４’が所々にある。図のＫ−Ｋ’線に沿
った断面図は、図３８（ａ）と同じものとなり、Ｌ−
Ｌ’線に沿った断面図は、図３８（ｂ）と同じものとな
る。
九の実施例の絶縁ゲート型サイリスタの絶縁ゲート型サ
イリスタの絶縁膜や電極を除去したシリコン基板表面の
各拡散領域を示す図である。ｎベース層３の表面層の六
角形の第二ｐベース領域６の周りに、六つのやはり六角
形の第一ｐベース領域４が配置された形のパターンが繰
り返されている。第一ｐベース領域４の表面層には六角
環状のｎソース領域７が、第二ｐベース領域６の表面層
には六角形のｎエミッタ領域８が形成されている。ｎソ
ース領域７の内部にｐ+ ウェル領域５が形成されてい
る。但し、内部にｎソース領域７の形成されていない第
一ｐベース領域４’が所々にある。図のＫ−Ｋ’線に沿
った断面図は、図３８（ａ）と同じものとなり、Ｌ−
Ｌ’線に沿った断面図は、図３８（ｂ）と同じものとな
る。
【０１０６】なお、図４０の絶縁ゲート型サイリスタ
は、拡散領域形成のためのマスクを変えるだけでＩＧＢ
Ｔとほぼ同じ工程で製造できる。これまでに使用したと
同様のエピタキシャルウェハを用い、ｎソース領域７の
幅は４μｍとした耐圧６００Ｖクラスの絶縁ゲート型サ
イリスタを試作した。キャリアのライフタイム制御は、
プロトンの照射で行った。プロトン照射の条件として
は、以前に述べたものと同様である。１００Ａ・ｃｍ-2
でのオン電圧は０．９Ｖであった。
は、拡散領域形成のためのマスクを変えるだけでＩＧＢ
Ｔとほぼ同じ工程で製造できる。これまでに使用したと
同様のエピタキシャルウェハを用い、ｎソース領域７の
幅は４μｍとした耐圧６００Ｖクラスの絶縁ゲート型サ
イリスタを試作した。キャリアのライフタイム制御は、
プロトンの照射で行った。プロトン照射の条件として
は、以前に述べたものと同様である。１００Ａ・ｃｍ-2
でのオン電圧は０．９Ｖであった。
【０１０７】試作した素子の逆バイアス安全動作領域を
測定したところ、ＲＢＳＯＡが、ＩＧＢＴに比べ３倍、
ＥＳＴ−３に比べ２倍と広く、大きな破壊耐量をもって
いる。図４１は、図４０に示した本発明の実施例２９の
絶縁ゲート型サイリスタと、比較例としてのＩＧＢＴお
よび図４５に示したＥＳＴ−３のオン電圧とターンオフ
時間とのトレードオフ特性の比較図である。横軸は、オ
ン電圧、たて軸は、ターンオフ時間である。オン電圧
は、１００Ａ・ｃｍ-2の電流導通時の２５℃における電
圧降下で示す。また、ターンオフ時間は、１２５℃で測
定したものである。
測定したところ、ＲＢＳＯＡが、ＩＧＢＴに比べ３倍、
ＥＳＴ−３に比べ２倍と広く、大きな破壊耐量をもって
いる。図４１は、図４０に示した本発明の実施例２９の
絶縁ゲート型サイリスタと、比較例としてのＩＧＢＴお
よび図４５に示したＥＳＴ−３のオン電圧とターンオフ
時間とのトレードオフ特性の比較図である。横軸は、オ
ン電圧、たて軸は、ターンオフ時間である。オン電圧
は、１００Ａ・ｃｍ-2の電流導通時の２５℃における電
圧降下で示す。また、ターンオフ時間は、１２５℃で測
定したものである。
【０１０８】図４１からもわかるように、実施例２９の
絶縁ゲート型サイリスタは、ＩＧＢＴおよびＥＳＴ−３
に比べて良いトレードオフ特性を示している。これは、
表面層にｎソース領域７が形成されていない第一ｐベー
ス領域４の部分が、ターンオフ時には、キャリアの引き
抜き孔として働くので、寄生サイリスタのラッチアップ
耐量が増大するためである。従って、安全動作領域が広
く、ターンオフ時間の短い、可制御電流の大きな絶縁ゲ
ート型サイリスタとなる。特に、ｎソース領域を持たな
い第一ｐベース領域４’の部分のゲート電極の幅を狭く
すれば、カソード電極との接触面積が広くなり、キャリ
アの引き抜き効果も大きくなる。
絶縁ゲート型サイリスタは、ＩＧＢＴおよびＥＳＴ−３
に比べて良いトレードオフ特性を示している。これは、
表面層にｎソース領域７が形成されていない第一ｐベー
ス領域４の部分が、ターンオフ時には、キャリアの引き
抜き孔として働くので、寄生サイリスタのラッチアップ
耐量が増大するためである。従って、安全動作領域が広
く、ターンオフ時間の短い、可制御電流の大きな絶縁ゲ
ート型サイリスタとなる。特に、ｎソース領域を持たな
い第一ｐベース領域４’の部分のゲート電極の幅を狭く
すれば、カソード電極との接触面積が広くなり、キャリ
アの引き抜き効果も大きくなる。
【０１０９】勿論この実施例２９の絶縁ゲート型サイリ
スタは、第二ｐベース領域６およびｎエミッタ領域８の
表面上を絶縁膜１４で覆っているので、従来のＥＳＴの
ように第二ｐベース領域をＺ方向に流れる正孔電流が必
要でなく、速やかにＩＧＢＴモードからサイリスタモー
ドに移行する。またｎエミッタ領域８全体から均一に電
子の注入が生じるのでオン電圧が低くなる。逆にターン
オフ時にはその電位差により、ｎエミッタ領域８と第二
のｐベース領域６の間のｐｎ接合の回復が均一に行わ
れ、電流の集中がない。
スタは、第二ｐベース領域６およびｎエミッタ領域８の
表面上を絶縁膜１４で覆っているので、従来のＥＳＴの
ように第二ｐベース領域をＺ方向に流れる正孔電流が必
要でなく、速やかにＩＧＢＴモードからサイリスタモー
ドに移行する。またｎエミッタ領域８全体から均一に電
子の注入が生じるのでオン電圧が低くなる。逆にターン
オフ時にはその電位差により、ｎエミッタ領域８と第二
のｐベース領域６の間のｐｎ接合の回復が均一に行わ
れ、電流の集中がない。
【０１１０】また、ライフタイム制御をプロトン照射で
おこなっているので、ライフタイムキラーとなる結晶欠
陥を局在化させ、ライフタイムキラーの分布を最適化し
たため、低いオン電圧が得られている。ライフタイム制
御をヘリウムイオンの注入でも行ったが、プロトン照射
で行った実施例２９とほぼ同じ特性であった。
おこなっているので、ライフタイムキラーとなる結晶欠
陥を局在化させ、ライフタイムキラーの分布を最適化し
たため、低いオン電圧が得られている。ライフタイム制
御をヘリウムイオンの注入でも行ったが、プロトン照射
で行った実施例２９とほぼ同じ特性であった。
【０１１１】〔実施例３０〕図３８（ａ）、（ｂ）と同
じ断面構造をもつ実施例２９は、ｐエミッタ層１とｎベ
ース層３との間にｎ+ バッファ層２を設けた素子であっ
たが、ｎ+ バッファ層２の無い素子においても、本発明
は適用できる。すなわち、バルクシリコンウェハからな
るｎベース層３の一方の主面側の構造は図３８（ａ）、
（ｂ）と同じであるが、ｎベース層３の裏面側には、ｐ
エミッタ層が直接形成されているものを試作した。この
場合ｎベース層３の厚さは３５０μm であった。なお、
ライフタイム制御をプロトン照射で行ったものを第三十
の実施例とする。ヘリウムイオンの注入でも行った。
じ断面構造をもつ実施例２９は、ｐエミッタ層１とｎベ
ース層３との間にｎ+ バッファ層２を設けた素子であっ
たが、ｎ+ バッファ層２の無い素子においても、本発明
は適用できる。すなわち、バルクシリコンウェハからな
るｎベース層３の一方の主面側の構造は図３８（ａ）、
（ｂ）と同じであるが、ｎベース層３の裏面側には、ｐ
エミッタ層が直接形成されているものを試作した。この
場合ｎベース層３の厚さは３５０μm であった。なお、
ライフタイム制御をプロトン照射で行ったものを第三十
の実施例とする。ヘリウムイオンの注入でも行った。
【０１１２】図４２は、図４０のパターンをもつ実施例
３０の絶縁ゲート型サイリスタと、比較例としてのＩＧ
ＢＴおよびＥＳＴ−３のいずれも２５００Ｖ素子の、オ
ン電圧とターンオフ時間とのトレードオフ特性の比較図
である。横軸は、オン電圧、たて軸は、ターンオフ時間
である。オン電圧は、５０Ａ・ｃｍ-2の電流導通時の２
５℃における電圧降下で示す。また、ターンオフ時間
は、１２５℃で測定したものである。
３０の絶縁ゲート型サイリスタと、比較例としてのＩＧ
ＢＴおよびＥＳＴ−３のいずれも２５００Ｖ素子の、オ
ン電圧とターンオフ時間とのトレードオフ特性の比較図
である。横軸は、オン電圧、たて軸は、ターンオフ時間
である。オン電圧は、５０Ａ・ｃｍ-2の電流導通時の２
５℃における電圧降下で示す。また、ターンオフ時間
は、１２５℃で測定したものである。
【０１１３】実施例３０の素子は、ＩＧＢＴおよびＥＳ
Ｔ−３に比べて良いトレードオフ特性を示すことがわか
る。この理由は表面層にｎソース領域７が形成されてい
ない第一ｐベース領域４’の部分が、ターンオフ時に
は、キャリアの引き抜き孔として働くので、寄生サイリ
スタのラッチアップ耐量が増大するためである。プロト
ン照射によりライフタイム制御を行った実施例３０の２
５００Ｖ素子の逆バイアス安全動作領域（ＲＢＳＯＡ）
を、図５に示した測定回路を用いて１２５℃で測定し
た。その結果は、図１０の実施例７の絶縁ゲート型サイ
リスタとほぼ同じであった。また、５０Ａ・ｃｍ-2導通
時の電圧降下で定義したオン電圧は、１．１Ｖであっ
た。
Ｔ−３に比べて良いトレードオフ特性を示すことがわか
る。この理由は表面層にｎソース領域７が形成されてい
ない第一ｐベース領域４’の部分が、ターンオフ時に
は、キャリアの引き抜き孔として働くので、寄生サイリ
スタのラッチアップ耐量が増大するためである。プロト
ン照射によりライフタイム制御を行った実施例３０の２
５００Ｖ素子の逆バイアス安全動作領域（ＲＢＳＯＡ）
を、図５に示した測定回路を用いて１２５℃で測定し
た。その結果は、図１０の実施例７の絶縁ゲート型サイ
リスタとほぼ同じであった。また、５０Ａ・ｃｍ-2導通
時の電圧降下で定義したオン電圧は、１．１Ｖであっ
た。
【０１１４】すなわち、エピタキシャルウェハの６００
Ｖ素子と同様に、バルクウェハを用いた素子でも、本発
明の実施例の素子は、ＩＧＢＴやＥＳＴに比べ格段にＲ
ＢＳＯＡが広く、大きな破壊耐量をもち、しかもオン電
圧が低いことがわかる。ヘリウムイオンの注入でライフ
タイム制御を行ったものは、プロトン照射で行った実施
例３０とほぼ同じ特性であった。
Ｖ素子と同様に、バルクウェハを用いた素子でも、本発
明の実施例の素子は、ＩＧＢＴやＥＳＴに比べ格段にＲ
ＢＳＯＡが広く、大きな破壊耐量をもち、しかもオン電
圧が低いことがわかる。ヘリウムイオンの注入でライフ
タイム制御を行ったものは、プロトン照射で行った実施
例３０とほぼ同じ特性であった。
【０１１５】すなわち、本発明の効果はｎベース層の比
抵抗、ｐｎｐワイドベーストランジスタの電流増幅率に
よらず、本発明はオン電圧の劣化を全く伴わずにＲＢＳ
ＯＡを大きくできる。これを言い換えると、本発明は、
素子の定格電圧、基板の半導体結晶の製法によらず、オ
ン電圧の低減、ＲＢＳＯＡの向上に有効である。なお、
以上の実施例と逆に第一導電型をｐ型、第二導電型をｎ
型にすることもできる。
抵抗、ｐｎｐワイドベーストランジスタの電流増幅率に
よらず、本発明はオン電圧の劣化を全く伴わずにＲＢＳ
ＯＡを大きくできる。これを言い換えると、本発明は、
素子の定格電圧、基板の半導体結晶の製法によらず、オ
ン電圧の低減、ＲＢＳＯＡの向上に有効である。なお、
以上の実施例と逆に第一導電型をｐ型、第二導電型をｎ
型にすることもできる。
【０１１６】
【発明の効果】以上説明したように、本発明によれば、
ＥＳＴにおいてＩＧＢＴモードからサイリスタをラッチ
アップ状態にするための電位降下をＺ方向に流れる電流
によって得ていたのに対し、第二の第二導電型ベース領
域の正孔電流による電位上昇を利用することにより、サ
イリスタモードへの移行およびターンオフ時のｐｎ接合
の回復が均一となり、可制御電流が増大した。
ＥＳＴにおいてＩＧＢＴモードからサイリスタをラッチ
アップ状態にするための電位降下をＺ方向に流れる電流
によって得ていたのに対し、第二の第二導電型ベース領
域の正孔電流による電位上昇を利用することにより、サ
イリスタモードへの移行およびターンオフ時のｐｎ接合
の回復が均一となり、可制御電流が増大した。
【０１１７】第一、第二の第二導電型ベース領域の配置
としては、ストライプ状にして対向させても、多角形、
円形、楕円形としてもよい。特に第二の第二導電型ベー
ス領域を囲むように第一の第二導電型ベース領域を配置
すると、電流の集中が抑えられ、トレードオフ特性が向
上する。第二の第二導電型ベース領域の周囲に複数の第
一の第二導電型ベース領域を配置することもよい。ゲー
ト電極をトレンチ内に埋め込んだトレンチゲート構造と
してもよい。
としては、ストライプ状にして対向させても、多角形、
円形、楕円形としてもよい。特に第二の第二導電型ベー
ス領域を囲むように第一の第二導電型ベース領域を配置
すると、電流の集中が抑えられ、トレードオフ特性が向
上する。第二の第二導電型ベース領域の周囲に複数の第
一の第二導電型ベース領域を配置することもよい。ゲー
ト電極をトレンチ内に埋め込んだトレンチゲート構造と
してもよい。
【０１１８】更に、ゲート電極幅を場所により変える方
法、第一導電型ベース層の表面層の一部に高濃度の補助
領域を設ける方法、ゲート電極の端の下の第一導電型ソ
ース領域を断続させる方法や、第二の第二導電型ベース
領域に近い部分の第一導電型ソース領域の表面を絶縁膜
で覆い、他の部分でカソード電極と接触させる方法、第
一導電型ソース領域を持たない第一の第二導電型ベース
領域を設ける方法などによって、電流の集中を防止し、
ターンオフ時に寄生サイリスタが動作するのを防止し、
或いはキャリアの引き抜きを効率良く行い、短いターン
オフ時間を実現することができる。
法、第一導電型ベース層の表面層の一部に高濃度の補助
領域を設ける方法、ゲート電極の端の下の第一導電型ソ
ース領域を断続させる方法や、第二の第二導電型ベース
領域に近い部分の第一導電型ソース領域の表面を絶縁膜
で覆い、他の部分でカソード電極と接触させる方法、第
一導電型ソース領域を持たない第一の第二導電型ベース
領域を設ける方法などによって、電流の集中を防止し、
ターンオフ時に寄生サイリスタが動作するのを防止し、
或いはキャリアの引き抜きを効率良く行い、短いターン
オフ時間を実現することができる。
【０１１９】プロトンの照射やヘリウムイオン注入等に
より、ライフタイムキラーを局在化させた素子では、一
層優れたトレードオフ特性が得られる。この結果、６０
０Ｖから２５００Ｖクラスの広い耐圧領域において、Ｅ
ＳＴ或いはＩＧＢＴより、オン電圧とターンオフ時間と
の間のトレードオフ特性の良好な、かつ逆バイアス安全
動作領域が広い電圧駆動型の絶縁ゲート型サイリスタが
得られる。更に上記の手段を併用することにより、一層
特性の優れた素子とすることができる。
より、ライフタイムキラーを局在化させた素子では、一
層優れたトレードオフ特性が得られる。この結果、６０
０Ｖから２５００Ｖクラスの広い耐圧領域において、Ｅ
ＳＴ或いはＩＧＢＴより、オン電圧とターンオフ時間と
の間のトレードオフ特性の良好な、かつ逆バイアス安全
動作領域が広い電圧駆動型の絶縁ゲート型サイリスタが
得られる。更に上記の手段を併用することにより、一層
特性の優れた素子とすることができる。
【０１２０】これらの素子は、素子のみでなく、更にこ
れらの素子を用いた電力用変換装置のスイッチング損失
の低減に大きな貢献をなすものである。
れらの素子を用いた電力用変換装置のスイッチング損失
の低減に大きな貢献をなすものである。
【図１】実施例１の絶縁ゲート型サイリスタの部分断面
図
図
【図２】図１の絶縁ゲート型サイリスタのゲート電極中
央での水平断面図
央での水平断面図
【図３】実施例２の絶縁ゲート型サイリスタのゲート電
極中央での水平断面図
極中央での水平断面図
【図４】実施例１および比較例の６００Ｖ素子のＲＢＳ
ＯＡ図
ＯＡ図
【図５】ＲＢＳＯＡ測定回路図
【図６】実施例３の絶縁ゲート型サイリスタのゲート電
極中央での水平断面図
極中央での水平断面図
【図７】実施例４の絶縁ゲート型サイリスタのゲート電
極中央での水平断面図
極中央での水平断面図
【図８】実施例５の絶縁ゲート型サイリスタのゲート電
極中央での水平断面図
極中央での水平断面図
【図９】（ａ）は実施例６の絶縁ゲート型サイリスタの
シリコン基板表面の平面図、（ｂ）はそのゲート電極中
央での水平断面図
シリコン基板表面の平面図、（ｂ）はそのゲート電極中
央での水平断面図
【図１０】実施例７の絶縁ゲート型サイリスタの部分断
面図
面図
【図１１】実施例７および比較例の２５００Ｖ素子のＲ
ＢＳＯＡ図
ＢＳＯＡ図
【図１２】実施例１、８および比較例の６００Ｖ素子の
オン電圧・ターンオフ時間トレードオフ特性図
オン電圧・ターンオフ時間トレードオフ特性図
【図１３】実施例７、１０および比較例の２５００Ｖ素
子のオン電圧・ターンオフ時間トレードオフ特性図
子のオン電圧・ターンオフ時間トレードオフ特性図
【図１４】実施例１２の絶縁ゲート型サイリスタの部分
断面図
断面図
【図１５】実施例１２および比較例の６００Ｖ素子のＲ
ＢＳＯＡ図
ＢＳＯＡ図
【図１６】図１４の絶縁ゲート型サイリスタのシリコン
基板表面での部分平面図
基板表面での部分平面図
【図１７】実施例１３の絶縁ゲート型サイリスタのシリ
コン基板表面での部分平面図
コン基板表面での部分平面図
【図１８】実施例１４および比較例の６００Ｖ素子のＲ
ＢＳＯＡ図
ＢＳＯＡ図
【図１９】実施例１２および比較例の６００Ｖ素子のオ
ン電圧・ターンオフ時間トレードオフ特性図
ン電圧・ターンオフ時間トレードオフ特性図
【図２０】実施例１４および比較例の２５００Ｖ素子の
オン電圧・ターンオフ時間トレードオフ特性図
オン電圧・ターンオフ時間トレードオフ特性図
【図２１】実施例１５の絶縁ゲート型サイリスタのシリ
コン基板表面での部分平面図
コン基板表面での部分平面図
【図２２】実施例１６の絶縁ゲート型サイリスタのシリ
コン基板表面での部分平面図
コン基板表面での部分平面図
【図２３】（ａ）および（ｂ）は実施例１４の絶縁ゲー
ト型サイリスタの部分断面図
ト型サイリスタの部分断面図
【図２４】実施例１６および比較例の６００Ｖ素子のオ
ン電圧・ターンオフ時間トレードオフ特性図
ン電圧・ターンオフ時間トレードオフ特性図
【図２５】実施例１７および比較例の２５００Ｖ素子の
オン電圧・ターンオフ時間トレードオフ特性図
オン電圧・ターンオフ時間トレードオフ特性図
【図２６】実施例１８の絶縁ゲート型サイリスタの部分
断面図
断面図
【図２７】図２６の絶縁ゲート型サイリスタのシリコン
基板表面での部分平面図
基板表面での部分平面図
【図２８】実施例１９の絶縁ゲート型サイリスタのシリ
コン基板表面での部分平面図
コン基板表面での部分平面図
【図２９】図２８の絶縁ゲート型サイリスタの可制御電
流特性図
流特性図
【図３０】実施例２３の絶縁ゲート型サイリスタのゲー
ト電極中央での水平断面図
ト電極中央での水平断面図
【図３１】図３０の実施例２３の絶縁膜、電極を除去し
た状態のシリコン基板表面の平面図
た状態のシリコン基板表面の平面図
【図３２】（ａ）は図３０の絶縁ゲート型サイリスタの
Ｅ−Ｅ’線における断面図、（ｂ）はＦ−Ｆ’線におけ
る断面図
Ｅ−Ｅ’線における断面図、（ｂ）はＦ−Ｆ’線におけ
る断面図
【図３３】実施例２４の絶縁ゲート型サイリスタのゲー
ト電極中央での水平断面図
ト電極中央での水平断面図
【図３４】実施例２５の絶縁ゲート型サイリスタのゲー
ト電極中央での水平断面図
ト電極中央での水平断面図
【図３５】実施例２３および比較例の６００Ｖ素子のオ
ン電圧・ターンオフ時間トレードオフ特性図
ン電圧・ターンオフ時間トレードオフ特性図
【図３６】実施例２６および比較例の２５００Ｖ素子の
オン電圧・ターンオフ時間トレードオフ特性図
オン電圧・ターンオフ時間トレードオフ特性図
【図３７】実施例２７の絶縁ゲート型サイリスタのゲー
ト電極中央での水平断面図
ト電極中央での水平断面図
【図３８】（ａ）は図３７の絶縁ゲート型サイリスタの
Ｇ−Ｇ’線における断面図、（ｂ）はＨ−Ｈ’線におけ
る断面図
Ｇ−Ｇ’線における断面図、（ｂ）はＨ−Ｈ’線におけ
る断面図
【図３９】実施例２８の絶縁ゲート型サイリスタのゲー
ト電極中央での水平断面図
ト電極中央での水平断面図
【図４０】実施例２９の絶縁ゲート型サイリスタのゲー
ト電極中央での水平断面図
ト電極中央での水平断面図
【図４１】実施例２９および比較例の６００Ｖ素子のオ
ン電圧・ターンオフ時間トレードオフ特性図
ン電圧・ターンオフ時間トレードオフ特性図
【図４２】実施例３０および比較例の２５００Ｖ素子の
オン電圧・ターンオフ時間トレードオフ特性図
オン電圧・ターンオフ時間トレードオフ特性図
【図４３】ＥＳＴの切断斜視図
【図４４】改良ＥＳＴの断面図
【図４５】別の改良ＥＳＴの断面図
１ ｐエミッタ層 ２ ｎ+ バッファ層 ３ ｎベース層 ４、４’ 第一ｐベース領域 ５ ｐ+ ウェル領域 ６ 第二ｐベース領域 ７ ｎソース領域 ８ ｎエミッタ領域 ９ ゲート酸化膜 １０、１０’ ゲート電極 １１ カソード電極 １２ アノード電極 １４ 絶縁膜 １６ ゲートランナ １７ トレンチ １８ ｎ+ 補助領域 ２１ 被測定素子 ２２ インダクタンス ２３ フリーホイーリングダイオード ２４ 直流電源 ２５ 抵抗 ２６ ゲート電源
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平５−41515（ＪＰ，Ａ) 特開 平４−99384（ＪＰ，Ａ) 特開 平５−110067（ＪＰ，Ａ) 特開 平６−177371（ＪＰ，Ａ) 特開 平２−21661（ＪＰ，Ａ) 特開 平７−30111（ＪＰ，Ａ) 特開 平６−112496（ＪＰ，Ａ) 特開 平８−255894（ＪＰ，Ａ) 特開 平８−274303（ＪＰ，Ａ) 特開 平８−236543（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/74 H01L 29/78
Claims (9)
- 【請求項１】高比抵抗の第一導電型ベース層と、その第
一導電型ベース層の一面側の表面層に選択的に離れて形
成された第一、第二の第二導電型ベース領域と、第一の
第二導電型ベース領域の表面層に選択的に形成された第
一導電型ソース領域と、第二の第二導電型ベース領域の
表面層に選択的に形成された第一導電型エミッタ領域
と、第一導電型のソース領域およびエミッタ領域間に挟
まれた第一の第二導電型ベース領域の表面、第一導電型
ベース層の露出部および第二の第二導電型ベース領域の
表面上に絶縁膜を介して形成されたゲート電極と、第一
の第二導電型ベース領域の露出部と第一導電型ソース領
域とに共通に接触する第一主電極と、第一導電型ベース
層の他面側に形成された第二導電型エミッタ層と、その
第二導電型エミッタ層に接触する第二主電極とを備え、
第二の第二導電型ベース領域および第一導電型エミッタ
領域の表面全面が絶縁膜で覆われているものにおいて、
第二の第二導電型ベース領域の周囲に、複数の第一の第
二導電型ベース領域およびその表面層の第一導電型ソー
ス領域が形成されていることを特徴とする絶縁ゲート型
サイリスタ。 - 【請求項２】高比抵抗の第一導電型ベース層と、その第
一導電型ベース層の一面側の表面層に選択的に離れて形
成された第一、第二の第二導電型ベース領域と、第一の
第二導電型ベース領域の表面層に選択的に形成された第
一導電型ソース領域と、第二の第二導電型ベース領域の
表面層に選択的に形成された第一導電型エミッタ領域
と、第一導電型のソース領域およびエミッタ領域間に挟
まれた第一の第二導電型ベース領域の表面、第一導電型
ベース層の露出部および第二の第二導電型ベース領域の
表面上に絶縁膜を介して形成されたゲート電極と、第一
の第二導電型ベース領域の露出部と第一導電型ソース領
域とに共通に接触する第一主電極と、第一導電型ベース
層の他面側に形成された第二導電型エミッタ層と、その
第二導電型エミッタ層に接触する第二主電極とを備え、
第二の第二導電型ベース領域および第一導電型エミッタ
領域の表面全面が絶縁膜で覆われているものにおいて、
第二の第二導電型ベース領域の周囲に、複数の第一の第
二導電型ベース領域およびその表面層の第一導電型ソー
ス領域が形成され、第二の第二導電型ベース領域表面上
の絶縁膜を囲むようにほぼ環状のゲート電極が設けられ
ていることを特徴とする絶縁ゲート型サイリスタ。 - 【請求項３】高比抵抗の第一導電型ベース層と、その第
一導電型ベース層の一面側の表面層に選択的に離れて形
成された第一、第二の第二導電型ベース領域と、第一の
第二導電型ベース領域の表面層に選択的に形成された第
一導電型ソース領域と、第二の第二導電型ベース領域の
表面層に選択的に形成された第一導電型エミッタ領域
と、第一導電型のソース領域およびエミッタ領域間に挟
まれた第一の第二導電型ベース領域の表面、第一導電型
ベース層の露出部および第二の第二導電型ベース領域の
表面上に絶縁膜を介して形成されたゲート電極と、第一
の第二導電型ベース領域の露出部と第一導電型ソース領
域とに共通に接触する第一主電極と、第一導電型ベース
層の他面側に形成された第二導電型エミッタ層と、その
第二導電型エミッタ層に接触する第二主電極とを備え、
第二の第二導電型ベース領域および第一導電型エミッタ
領域の表面全面が絶縁膜で覆われているものにおいて、
両端を二つの第一導電型ソース領域上に置くゲート電極
の幅が、両端を第一導電型ソース領域上と第一導電型エ
ミッタ領域上とに置くゲート電極の幅より広いことを特
徴とする絶縁ゲート型サイリスタ。 - 【請求項４】高比抵抗の第一導電型ベース層と、その第
一導電型ベース層の一面側の表面層に選択的に離れて形
成された第一、第二の第二導電型ベース領域と、第一の
第二導電型ベース領域の表面層に選択的に形成された第
一導電型ソース領域と、第二の第二導電型ベース領域の
表面層に互いに隣接して形成された第一導電型エミッタ
領域と第一の第二導電型ベース領域より高不純物濃度の
第二導電型ウェル領域と、第一導電型エミッタ領域と第
一導電型ソース領域との間の半導体層を第一、第二の第
二導電型ベース領域より深く掘り下げたトレンチと、そ
のトレンチ内にゲート絶縁膜を介して形成されたゲート
電極と、第一の第二導電型ベース領域の露出部と第一導
電型ソース領域とに共通に接触する第一主電極と、第一
導電型ベース層の他面側に形成された第二導電型エミッ
タ層と、その第二導電型エミッタ層に接触する第二主電
極とを備えたものにおいて、第一導電型エミッタ領域の
表面全面が絶縁膜で覆われていることを特徴とする絶縁
ゲート型サイリスタ。 - 【請求項５】高比抵抗の第一導電型ベース層と、その第
一導電型ベース層の一面側の表面層に選択的に離れて形
成された第一、第二の第二導電型ベース領域と、第一の
第二導電型ベース領域の表面層に選択的に形成された第
一導電型ソース領域と、第二の第二導電型ベース領域の
表面層に選択的に形成された第一導電型エミッタ領域
と、第一導電型のソース領域およびエミッタ領域間に挟
まれた第一の第二導電型ベース領域の表面、第一導電型
ベース層の露出部および第二の第二導電型ベース領域の
表面上に絶縁膜を介して形成されたゲート電極と、第一
の第二導電型ベース領域の露出部と第一導電型ソース領
域とに共通に接触する第一主電極と、第一導電型ベース
層の他面側に形成された第二導電型エミッタ層と、その
第二導電型エミッタ層に接触する第二主電極とを備え、
第二の第二導電型ベース領域および第一導電型エミッタ
領域の表面全面が絶縁膜で覆われているものにおいて、
第一の第二導電型ベース領域およびその表面層の第一導
電型ソース領域が、第二の第二導電型ベース領域の周囲
に位置し、環状とならないように連続して形成されたユ
ニットを複数形成し、第二の第二導電型ベース領域表面
上の絶縁膜を囲むようにほぼ環状のゲート電極が設けら
れたこと特徴とする絶縁ゲート型サイリスタ。 - 【請求項６】第二の第二導電型ベース領域の周囲に、複
数の第一の第二導電型ベース領域およびその表面層の第
一導電型ソース領域が形成されていることを特徴とする
請求項４に記載の絶縁ゲート型サイリスタ。 - 【請求項７】両端を二つの第一導電型ソース領域上に置
くゲート電極の幅が、両端を第一導電型ソース領域上と
第一導電型エミッタ領域上とに置くゲート電極の幅より
広いことを特徴とする請求項４に記載の絶縁ゲート型サ
イリスタ。 - 【請求項８】表面層に第一導電型ソース領域が形成され
ていない第一の第二導電型ベース領域を有し、表面層に
第一導電型ソース領域が形成されていない第一の第二導
電型ベース領域上のゲート電極の幅が、第一導電型ソー
ス領域が形成されている第一の第二導電型ベース領域上
のゲート電極の幅より小さいことを特徴とする請求項１
ないし４のいずれかに記載の絶縁ゲート型サイリスタ。 - 【請求項９】第一導電型ソース領域の表面の第二の第二
導電型ベース領域に近い部分が絶縁膜で覆われ、第二の
第二導電型ベース領域から遠い部分にカソード電極が接
触することを特徴とする請求項１または２に記載の絶縁
ゲート型サイリスタ。
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