JPH08330569A

JPH08330569A - 絶縁ゲート型サイリスタおよびその製造方法

Info

Publication number: JPH08330569A
Application number: JP7129895A
Authority: JP
Inventors: Tadayoshi Iwaana; 忠義岩穴
Original assignee: Fuji Electric Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 1995-05-29
Filing date: 1995-05-29
Publication date: 1996-12-13

Abstract

(57)【要約】【目的】バルク結晶を用いた高耐圧の絶縁ゲート型サイ
リスタにおいて、トレードオフ関係にあるオン電圧とフ
ォールタイムとの最適な組合せを実現する。【構成】ｐアノード層１の層の厚さを２μｍ以下、不純
物原子の総量を１×１０¹²〜１×１０¹⁶ｃｍ^-2とするこ
とにより、ｐアノード層１から注入される正孔量を最適
化し、フォールタイムを短縮し、オン電圧とフォールタ
イムとのトレードオフ特性を改善する。ｐアノード層１
の形成法としては、ホウ素イオンの注入および熱処理に
よる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、電力用スイッチング素
子として用いられる絶縁ゲート型サイリスタおよびその
製造方法に関する。

【０００２】

【従来の技術】サイリスタはその低オン電圧特性から、
大容量用途に必要不可欠な素子として使われてきた。そ
して今日、ゲートターンオフ（ＧＴＯ）サイリスタが、
高電圧・大電流用素子として多く使われている。しかし
ながら、ＧＴＯサイリスタは、（１）ターンオフゲイン
が小さく、ターンオフに多大なゲート電流を必要とす
る、（２）安全なターンオフのために大きなスナバ回路
が必要である等、その欠点が顕在化してきている。ま
た、ＧＴＯサイリスタはその電流・電圧特性において、
電流飽和特性を示さないことから、負荷短絡保護のため
にヒューズ等の受動部品を必要とし、システムの小型化
・コスト削減の大きな障害となっている。この問題点
を克服するために現在、様々なデバイスが考案されてい
るが、その中に、エミッタスイッチドサイリスタ（以下
ＥＳＴと略す）と呼ばれる電圧駆動型サイリスタのデバ
イスがある。M.S.Shekar氏らは、IEEE Electron Device
Lett. vol.12 (1991) p387 に、ＥＳＴが高電圧領域ま
で電流飽和特性を示すことを実測により示した。さら
に、岩室らは、Proc. IEEE ISPSD '93, p71 および Pr
oc.IEEE ISPSD '94, p195 に、このＥＳＴのＦＢＳＯ
Ａ（順バイアス安全動作領域）およびＲＢＳＯＡ（逆バ
イアス安全動作領域）の解析結果を発表し、電圧駆動型
サイリスタにおいて、初めて負荷短絡時の安全動作領域
を有する素子開発に道を開いた。しかし、このＥＳＴで
は、オン状態からターンオフした際に、電流集中を招き
易い場所があり、ターンオフ時の破壊耐量が小さいとい
う問題があった。

【０００３】この問題に対して、岩室らは、先に新しい
構造の絶縁ゲート型サイリスタを提案した（出願番号
特願平６−３０８５１７号）。図１６にその絶縁ゲート
型サイリスタの素子断面図を示す。図１６に見られるよ
うに、この素子は、６００Ｖクラスの絶縁ゲート型サイ
リスタとして作成されたもので、比抵抗０．０２Ω・ｃ
ｍ厚さ４５０μｍのｐ型サブストレート上に、ｎ⁺バッ
ファ層２として比抵抗０．１Ω・ｃｍ、厚さ１０μｍの
ｎ型層、ｎベース層３として比抵抗５０Ω・ｃｍ、厚さ
５５μｍのｎ型層をエピタキシャル成長させたウェハを
用いている。ｎベース層３の一方の面側の表面層の一部
に、表面上のゲート電極１０をマスクの一端としたホウ
素のイオン注入および熱処理により、第一ｐベース領域
４および第二ｐベース領域６が形成され、さらに、寄生
サイリスタのラッチアップを防ぐ目的で第一ｐベース領
域４より拡散深さの深いｐ⁺ウェル領域５が第一ｐベー
ス領域４の一部に形成されている。ｎベース層３の他方
の面側には、ｎ⁺バッファ層２を介してｐ型サブストレ
ートがｐアノード層１となり、その裏面には全面にアノ
ード電極１２が設けられている。第一ｐベース領域４の
表面層には、選択的な砒素のイオン注入および熱処理に
よりｎソース領域７が、第二ｐベース領域６の表面層の
一部には砒素および燐のイオン注入および熱処理により
ｎエミッタ領域８がそれぞれ形成されている。そして、
表面上には、ｎソース領域７とｎエミッタ領域８とに挟
まれた第一ｐベース領域４、ｎベース層３および第二ｐ
ベース領域６の上にゲート酸化膜９を介してゲート電極
１０が設けられて、ｎチャネル型の横型ＭＯＳＦＥＴが
構成されている。この側の表面は、燐ガラス（ＰＳＧ）
等の絶縁膜１４で覆われ、その絶縁膜１４に接触孔が明
けられている。多結晶シリコン層１３が、その接触孔で
第二ｐベース領域６に接するように堆積、熱処理され、
その上にカソード電極１１が被覆している。そしてカソ
ード電極１１は、ｎソース領域７および第一ｐベース領
域４の表面にも共通に接触している。このように構成さ
れた絶縁ゲートサイリスタの動作を次に説明する。

【０００４】カソード電極１１を接地し、アノード電極
１２に正の電圧を印加した状態でゲート電極１０に、あ
る値以上の正の電圧を加えると、ゲート酸化膜９の下の
第一ｐベース領域４の表面層に反転層が形成され、前記
横型ＭＯＳＦＥＴがオンする。この結果、まず電子がカ
ソード電極１１からｎソース領域７、第一ｐベース領域
４の表面層のチャネルを通ってｎベース層３に供給され
る。この電子は、ｐアノード層１、ｎベース層３、第一
ｐベース領域４からなるｐｎｐトランジスタのベース電
流として働き、よってこのｐｎｐトランジスタが動作す
る。正孔はｐアノード層１からｎベース層３に注入さ
れ、一部は第一ｐベース領域４へと流れ、カソード電極
１１へと抜ける。また正孔の別の一部は第二ｐベース領
域６へと流れ、ｎエミッタ領域８の下を通り、多結晶シ
リコン層１３を通ってカソード電極１１へと抜ける。こ
のモードを、ＩＧＢＴモードと言う。

【０００５】この第二ｐベース領域６へと流れる正孔電
流がさらに増加すると、多結晶シリコン層１３を通るこ
とによって第二ｐベース領域６の電位が上昇し、ついに
はｎエミッタ領域８と第２ｐベース領域５の間のｐｎ接
合が順バイアスされ、ｐアノード層１、ｎベース層３、
第二ｐベース領域６およびｎエミッタ領域８からなるサ
イリスタがオンの状態となる。このモードを、サイリス
タモードと言う。

【０００６】この絶縁ゲート型サイリスタをオフするに
は、ゲート電極１０の電位を横型ＭＯＳＦＥＴのしきい
値以下にし、このＭＯＳＦＥＴをオフする。その結果、
ｎエミッタ領域８がカソード電極１１から電気的に分離
され、よってサイリスタの動作が止まる。図１６の絶縁
ゲート型サイリスタでは、第二のｐベース領域６に多結
晶シリコン層１３の抵抗体を介してカソード電極１１を
接触させることにより、ＩＧＢＴモードからサイリスタ
モードにスイッチする際にＥＳＴでは必要であった第二
ｐベース領域６を横方向に流れる電流を全く使わないで
済む。従って、ｎエミッタ領域８と第二のｐベース領域
６との間のｐｎ接合の回復が均一にでき、ターンオフ時
の電流集中が回避されて、破壊耐量が格段に大きい。

【０００７】図１６の絶縁ゲート型サイリスタでは、ｎ
ソース領域７では砒素を、ｎエミッタ領域８では砒素と
燐をイオン注入して、ｎエミッタ領域８の拡散深さがｎ
ソース領域７のそれより深くなるようにしている。これ
により、サイリスタ部のｎエミッタ領域８、第二ｐベー
ス領域６、ｎベース層３からなるｎｐｎトランジスタの
電流増幅率を大きくして、オン電圧を低減している。

【０００８】

【発明が解決しようとする課題】しかし、電力変換のた
めの半導体スイッチング素子として絶縁ゲート型サイリ
スタをみるとき、ターンオフ時間が短いことが必要であ
る。ターンオフ時間が長いと、スイッチングが速くでき
ないだけでなく、スイッチング損失が大きくなりスイッ
チング素子として適さないことになる。ターンオフ時間
を短くするために、電子線照射によるライフタイム制御
を行っているが、同時にオン電圧の増大を伴い、定常損
失の増大につながる。なお、ターンオフ時間の最も大き
な部分を占めるのは、ターンオフ時の最大電流の９０％
から１０％までの降下に要する時間を指すフォールタイ
ムである。

【０００９】以上の問題に鑑み、本発明の目的は、オン
電圧を高くすることなく、ターンオフ時間、なかでもフ
ォールタイムを短縮した絶縁ゲート型サイリスタを提供
することにある。

【００１０】

【課題を解決するための手段】上記の課題解決のため本
発明は、高比抵抗の第一導電型ベース層と、その第一導
電型ベース層の一面側の表面層に選択的に離れて形成さ
れた第一、第二の第二導電型ベース領域と、第一の第二
導電型ベース領域の表面層に選択的に形成された第一導
電型ソース領域と、第二の第二導電型ベース領域の表面
層に選択的に形成された第一導電型エミッタ領域と、第
一導電型のソース領域およびエミッタ領域間に挟まれた
第一の第二導電型ベース領域の露出部、第一導電型ベー
ス層の露出部、第二の第二導電型ベース領域の露出部の
表面上にゲート絶縁膜を介して形成されたゲート電極
と、第一の第二導電型ベース領域の露出部と第一導電型
ソース領域とに共通に接触する第一主電極と、その第一
主電極と第二の第二導電型ベース領域の露出部との間に
介在して双方に接触する抵抗体と、第一導電型ベース層
の他面側に形成された第二導電型アノード層と、その第
二導電型アノード層に接触する第二主電極とを有する絶
縁ゲート型サイリスタにおいて、第二導電型アノード層
の厚さが２μｍ以下であり、１×１０¹²ないし１×１０
¹⁶ｃｍ^-2の不純物を有するものとする。

【００１１】特にこの場合、第二の第二導電型ベース領
域、第一導電型エミッタ領域、第一主電極の第一の第二
導電型ベース領域および第一導電型ソース領域との接触
面の形状や、第一主電極と第二の第二導電型ベース領域
の露出部との間に介在して双方に接触する抵抗体の第二
導電型ベース領域との接触面の形状がほぼ、多角形、円
形または楕円形のいずれかであることがよい。

【００１２】また、第一主電極の第一の第二導電型ベー
ス領域および第一導電型ソース領域との接触面を囲んで
第二の第二導電型ベース領域およびその表面層の第一導
電型エミッタ領域が形成され、前記接触面上の第一主電
極を囲んで層間絶縁膜を介してゲート電極が設けられ、
そのゲート電極の周囲の少なくとも一部に層間絶縁膜を
介し抵抗体が設けられていることがよい。

【００１３】更に、第一主電極と第二の第二導電型ベー
ス領域の露出部との間に介在して双方に接触する抵抗体
の第二導電型ベース領域との接触面を囲んで第一の第二
導電型ベース領域およびその表面層の第一導電型ソース
領域が形成され、前記接触面上の抵抗体を囲んで層間絶
縁膜を介してゲート電極が設けられていることがよい。

【００１４】そして、抵抗体が多結晶シリコンからなる
ことがよい。また、高比抵抗の第一導電型ベース層と、
その第一導電型ベース層の一面側の表面層に選択的に離
れて形成された第一、第二の第二導電型ベース領域と、
第一の第二導電型ベース領域の表面層に選択的に形成さ
れた第一導電型ソース領域と、第二の第二導電型ベース
領域の表面層に選択的に形成された第一導電型エミッタ
領域と、第一導電型のソース領域およびエミッタ領域間
に挟まれた第一の第二導電型ベース領域の露出部、第一
導電型ベース層の露出部、第二の第二導電型ベース領域
の露出部の表面上にゲート絶縁膜を介して形成されたゲ
ート電極と、第一の第二導電型ベース領域の露出部と第
一導電型ソース領域とに共通に接触する第一主電極と、
第二の第二導電型ベース領域および第一導電型エミッタ
領域の表面層を覆う絶縁膜と、第一導電型ベース層の他
面側に形成された第二導電型アノード層と、その第二導
電型アノード層に接触する第二主電極とを有する絶縁ゲ
ート型サイリスタにおいて、第二導電型アノード層の厚
さが２μｍ以下であり、１×１０¹²ないし１×１０¹⁶ｃ
ｍ^-2の不純物を有するものとする。

【００１５】この場合も、第二の第二導電型ベース領
域、第一導電型エミッタ領域や、第一主電極の第一の第
二導電型ベース領域および第一導電型ソース領域との接
触面の形状が、多角形、円形または楕円形のいずれかで
あることがよい。また、第二の第二導電型ベース領域を
囲むように第一の第二導電型ベース領域およびその表面
層の第一導電型ソース領域が形成され、第二の第二導電
型ベース領域表面上の絶縁膜を囲むようにほぼ環状のゲ
ート電極が設けられ、そのゲート電極を挟んだ反対側に
絶縁膜を介して第一主電極が設けられていることがよ
い。

【００１６】更に、第二の第二導電型ベース領域を囲む
ように一部を欠いた環状のゲート電極を有するユニット
が複数個形成され、そのゲート電極の切り欠け部を通じ
て隣接ユニットと連続する第一の第二導電型ベース領
域、第一導電型ソース領域およびカソード電極が形成さ
れていることがよい。以上の場合、第二導電型アノード
層を形成する不純物がホウ素であることがよい。

【００１７】そして、上記のような絶縁ゲート型サイリ
スタの製造方法として、第二導電型アノード層を１×１
０¹²ないし１×１０¹⁶ｃｍ^-2のドース量の不純物イオン
注入およびその後の熱処理により形成するものとする。

【００１８】

【作用】ターンオフ時間の最も大きな部分を占めるの
は、ターンオフ時の最大電流の９０％から１０％までの
降下に要する時間のフォールタイムである。まずそのフ
ォールタイムについて、図１６の構造で説明する。フォ
ールタイムは、ｐアノード層１、ｎベース層３、第一ｐ
ベース領域４または第二ｐベース領域６からなるｐｎｐ
トランジスタの電流増幅率に依存しており、一般にこの
電流増幅率が大きい程フォールタイムが長くなる傾向が
ある。何故ならば、電流増幅率が大きいということは、
ｐアノード層１から注入される正孔が多く、第一、第二
ｐベース領域４、６に到達する正孔が多いことを意味
し、電流がそれだけ長く続いてなかなか降下しないから
である。そして、その電流増幅率は、上キャリア濃度ｐ
ｎｐトランジスタのｐアノード層１の不純物濃度が高い
程、またｎベース層３内でのキャリアライフタイムが長
い程大きくなる。

【００１９】従って、上記の手段を講じて、第二導電型
アノード層の厚さが２μｍ以下であり、１×１０¹²ない
し１×１０¹⁶ｃｍ^-2の不純物を有するものとすれば、第
二導電型アノード層から注入されるキャリア量が最適化
されることにより、フォールタイムが短縮できる。特に
この場合、第二の第二導電型ベース領域、第一導電型エ
ミッタ領域、第一主電極の第一の第二導電型ベース領域
および第一導電型ソース領域との接触面の形状や、第一
主電極と第二の第二導電型ベース領域の露出部との間に
介在して双方に接触する抵抗体の第二導電型ベース領域
との接触面の形状がほぼ、多角形、円形または楕円形の
いずれかとすれば、半導体基板の面積の利用効率が高め
られ、また電流、電圧の分布が均一化され、熱的なバラ
ンスもよくなる。

【００２０】また、第一主電極の第一の第二導電型ベー
ス領域および第一導電型ソース領域との接触面を囲んで
第二の第二導電型ベース領域およびその表面層の第一導
電型エミッタ領域が形成され、前記接触面上の第一主電
極を囲んで層間絶縁膜を介してゲート電極が設けられ、
そのゲート電極の周囲の少なくとも一部に層間絶縁膜を
介し抵抗体が設けられていれば、外側にある第一導電型
エミッタ領域の面積を大きくでき、サイリスタ部の面積
の素子全体に対する比率が大になり、オン電圧が小さく
なる。

【００２１】更に、第一主電極と第二の第二導電型ベー
ス領域の露出部との間に介在して双方に接触する抵抗体
の第二導電型ベース領域との接触面を囲んで第一の第二
導電型ベース領域およびその表面層の第一導電型ソース
領域が形成され、前記接触面上の抵抗体を囲んで層間絶
縁膜を介してゲート電極が設けられていれば、第二の第
二導電型ベース領域内の正孔電流が分散され、電流集中
することがなく、可制御電流が大きくなる。

【００２２】そして、抵抗体が多結晶シリコンからなる
ものとすれば、形成が容易で、りんガラスやカソード電
極、半導体基板表面とのなじみが良く、しかも比抵抗の
調節もできる。その第一主電極と第二の第二導電型ベー
ス領域の露出部との間に介在して双方に接触する抵抗体
のない構造の絶縁ゲート型サイリスタにおいても、第二
導電型アノード層の厚さが２μｍ以下であり、１×１０
¹²ないし１×１０¹⁶ｃｍ^-2の不純物を有するものとすれ
ば、第二導電型アノード層から注入されるキャリア量が
最適化されることにより、フォールタイムが短縮でき
る。

【００２３】この場合も、第二の第二導電型ベース領
域、第一導電型エミッタ領域や、第一主電極の第一の第
二導電型ベース領域および第一導電型ソース領域との接
触面の形状が、多角形、円形または楕円形のいずれかと
すれば、半導体基板の面積の利用効率が高められ、また
電流、電圧の分布が均一化され、熱的なバランスもよく
なる。

【００２４】また、第二の第二導電型ベース領域を囲む
ように第一の第二導電型ベース領域およびその表面層の
第一導電型ソース領域が形成され、第二の第二導電型ベ
ース領域表面上の絶縁膜を囲むようにほぼ環状のゲート
電極が設けられ、そのゲート電極を挟んだ反対側に絶縁
膜を介して第一主電極が設けられているか、または、第
二の第二導電型ベース領域を囲むように一部を欠いた環
状のゲート電極を有するユニットが複数個形成され、そ
のゲート電極の切り欠け部を通じて隣接ユニットと連続
する第一の第二導電型ベース領域、第一導電型ソース領
域および第一主電極が形成されていれば、第二の第二導
電型ベース領域内の正孔電流が分散され、電流集中する
ことがなく、可制御電流が大きくなる。

【００２５】以上の場合、第二導電型アノード層を形成
する不純物がホウ素であれば、イオン注入法において
も、ガス拡散法においても導入が容易で、確実に拡散層
が形成できる不純物である。そして、上記のような絶縁
ゲート型サイリスタの製造方法として、第二導電型アノ
ード層を１×１０¹²ないし１×１０¹⁶ｃｍ^-2のドース量
の不純物イオン注入およびその後の熱処理により形成す
れば、イオン注入時に生じる結晶欠陥をライフタイムキ
ラーとして活用できる。

【００２６】

【実施例】以下、図１６と共通の部分に同一の符号を付
した図面を参照しながら本発明の実施例を説明する。以
下の実施例では、第一導電型をｎ型、第二導電型をｐ型
とするが、これを逆にすることもできる。図１は本発明
の一実施例の絶縁ゲート型サイリスタの要部断面図であ
る。図に示したのは、電流のスイッチングを行う活性領
域の単位の部分であって、実際の半導体素子では、図の
ような構造が多数集積されていることが多い。また、半
導体素子では、図に示した活性領域の他に、周縁部分に
耐圧を分担する部分が設けられるが、耐圧部分は、本発
明の本質に関わる部分ではないので省略する。この素子
は、１２００Ｖクラスの絶縁ゲート型サイリスタとして
作成されたもので、比抵抗６０〜８０Ω・ｃｍ、厚さ約
２４０μｍのｎ型バルクウェハを用いている。高比抵抗
のｎベース層３の一方の面側の表面層の一部に拡散深さ
が３．０μｍの第一ｐベース領域４、第二ｐベース領域
６が、表面上の多結晶シリコンからなるゲート電極１０
を一方のマスク端とするホウ素のイオン注入および熱処
理によって形成され、さらに、寄生サイリスタのラッチ
アップを防ぐ目的で、第一ｐベース領域４の一部に第一
ｐベース領域４より拡散深さの深いｐ⁺ウェル領域５が
形成されている。ｎベース層３の他方の面側には、全面
にホウ素のイオン注入および熱処理によってｐアノード
層１が形成されている。その裏面には全面にアノード電
極１２が設けられている。第一ｐベース領域４の表面層
には、選択的な砒素のイオン注入および熱処理によりｎ
ソース領域７が、第二ｐベース領域６の表面層の一部に
は砒素および燐のイオン注入および熱処理によりｎエミ
ッタ領域８がそれぞれ形成されている。ｎソース領域７
の拡散深さは０．４μｍであり、ｎエミッタ領域８の拡
散深さは、二段になっていて第一ｐベース領域４に近い
部分は０．４μｍ、他の部分は２．０μｍである。そし
て、表面上には図１６と同様に、ｎソース領域７とｎエ
ミッタ領域８とに挟まれた範囲の第一ｐベース領域４、
ｎベース層３および第二ｐベース領域６の表面上にゲー
ト酸化膜９を介してゲート電極１０が設けられて、ｎチ
ャネル横型ＭＯＳＦＥＴが構成されている。この側の表
面は、減圧ＣＶＤ法による燐ガラス（ＰＳＧ）等の絶縁
膜１４で覆われ、その絶縁膜１４のｎソース領域７上に
カソード電極接触部１５が、第二ｐベース領域６の表面
上に多結晶シリコン接触部１７が開けられる。多結晶シ
リコン層１３が、その接触孔で第二ｐベース領域６に接
するように堆積、熱処理され、更に一部コンタクト孔を
設けた第二層間絶縁膜１８で覆われ、その上にカソード
電極１１が被覆している。そしてカソード電極１１は、
ｎソース領域７および第一ｐベース領域４の表面にも共
通に接触している。多結晶シリコン層１３での電位降下
を効率よく行うため、図１ではＰＳＧ１４の多結晶シリ
コン接触部１７と第二層間絶縁膜１８のコンタクト孔と
を離して、抵抗体としての多結晶シリコン層１３の距離
を大きくとっているが、場合によってはもっと近づける
こともできる。本実施例ではゲート酸化膜９として、厚
さ０．５μｍのシリコン酸化膜を用いた。

【００２７】図２は、図１のようなセルの複数個を含む
ＭＯＳＦＥＴのゲート電極１０の中央を通る断面図で、
いずれも図１と共通の部分には、同一の符号が付されて
いる。カソード電極１１、ゲート電極１０、多結晶シリ
コン層１３およびそれらを隔てる絶縁膜１４が、いずれ
もストライプ状に配置されている。このように形成され
た絶縁ゲート型サイリスタの動作を図１を用いて説明す
る。カソード電極１１を接地し、アノード電極１２に正
の電圧を印加した状態でゲート電極１０に、しきい値以
上の正の電圧を加えると、ゲート酸化膜９の下の第一ｐ
ベース領域４の表面層に反転層が形成され、横型ＭＯＳ
ＦＥＴがオンする。これにより、まず電子がカソード電
極１１─ｎソース領域７─ＭＯＳＦＥＴのチャネルを通
ってｎベース層３に供給される。この電子は、ｐエミッ
タ層１、ｎベース層３および第一ｐベース領域４からな
るｐｎｐトランジスタのベース電流として働き、ｐｎｐ
トランジスタが動作する。その結果、正孔がｐエミッタ
層１から注入されｎベース層３を通ってその一部が、第
二ｐベース領域６へと流れ、多結晶シリコン層１３を通
ってカソード電極１１へ抜けていく。その際、多結晶シ
リコン層１３を正孔電流が通ることによって第二ｐベー
ス領域６の電位が上昇し、ついにはｎエミッタ領域８か
ら電子の注入が生じ、サイリスタが動作する。

【００２８】ターンオフ時には、ゲート電極１０の電位
を横型ＭＯＳＦＥＴのしきい値電圧以下に下げ、このＭ
ＯＳＦＥＴをオフすることで、ｎエミッタ領域８をカソ
ード電極１１から電位的に切り離し、サイリスタ動作が
止まる。図４は、図１に示した本発明の絶縁ゲート型サ
イリスタにおけるｐアノード層１の拡散深さとフォール
タイムの関係を示した図である。横軸はｐアノード層１
の拡散深さ、縦軸はフォールタイムである。パラメータ
としては、ｐアノード層１形成のためのイオン注入時の
ドーズ量をとった。上記のデバイスは、図２に示したス
トライプタイプの１２００Ｖ用素子として設計・試作さ
れたものである。ｎベース層３の厚さは２３０μｍであ
る。ｐアノード層１はホウ素のイオン注入および熱処理
により形成した。イオン注入時の加速電圧は４５ｋｅ
Ｖ、熱処理温度は８００℃である。ｐアノード層の深さ
が深い程、フォールタイムが長くなることがわかる。こ
れは、ｐアノード層１、ｎベース層３および第二ｐベー
ス領域６からなるｐｎｐトランジスタの電流増幅率が大
きくなるためである。また、ｐアノード層１のドーズ量
を１×１０¹⁷ｃｍ^-2とした場合に、急激にフォールタイ
ムが長くなっている。

【００２９】図５は、ｐアノード層１のドーズ量とフォ
ールタイムの関係を示した図である。横軸はｐアノード
層１のドーズ量、縦軸はフォールタイムである。パラメ
ータとしては、ｐアノード層１の拡散深さをとった。ｐ
アノード層のドーズ量が多い程、フオールタイムが長く
なり、とくに１×１０¹⁶ｃｍ^-2を越えると急にフォール
タイムが長くなることがわかる。これは、ｐアノード層
１、ｎベース層３および第二ｐベース領域６からなるｐ
ｎｐトランジスタの電流増幅率が大きくなるためであ
る。図３および４からｐアノード層の拡散深さは２μｍ
以下で、ドーズ量としては１×１０¹⁶ｃｍ^-2以下がよい
ことがわかる。

【００３０】図６は、フォールタイムとオン電圧との関
係を示したもので、ｐアノード層１のドーズ量と拡散深
さを一定とした場合、電子線照射等によりｎベース層３
の少数キャリアのライフタイムを変化させたときの上記
のトレードオフ特性を示している。ここで、横軸は５０
Ａｃｍ^-2でのオン電圧、縦軸はフォールタイムである。
パラメータとしては、ｐアノード層１のドーズ量をとっ
た。拡散深さは０．５μｍ一定である。オン電圧が低く
かつ、フォールタイムが短いという優れたトレードオフ
特性を示したのは、電流増幅率の小さい１×１０¹²ｃｍ
^-2、１×１０¹⁶ｃｍ^-2、１×１０¹⁷ｃｍ^-2の順であっ
た。電流増幅率の更に小さいはずの１×１０¹¹ｃｍ^-2の
場合のトレードオフ特性が、１×１０¹²ｃｍ^-2より劣っ
ているのは、ｐアノード層１からの正孔の注入が少なす
ぎて、サイリスタがオンしにくくなるためである。すな
わち最適なドーズ量としては、下限があり、１×１０¹¹
ｃｍ ^-2のドース量は適さないことがわかる。

【００３１】図３は、本発明第二の実施例の絶縁ゲート
型サイリスタのゲート電極１０の中央を通る断面図で、
いずれも図１と共通の部分には、同一の符号が付されて
いる。この絶縁ゲート型サイリスタは、ゲート電極１０
に設けられた共に方形の穴を通じて第一ｐベース領域４
およびその表面層の一部のｎソース領域７、第二ｐベー
ス領域６およびその表面層のｎエミッタ領域８が形成さ
れ、ゲート電極１０上およびその側部に堆積された絶縁
膜１４に接触孔を通じて、第一ｐベース領域４およびｎ
ソース領域７の表面に接触するカソード電極１１、第二
ｐベース領域６およびｎエミッタ領域８の表面に接触す
る多結晶シリコン層１３が示されている。

【００３２】図７は、本発明第三の実施例の絶縁ゲート
型サイリスタの、ゲート電極１０の中央を通る平面での
断面図である。この絶縁ゲート型サイリスタは、ゲート
電極１０に設けられた共に円形の穴を通じて第一ｐベー
ス領域４およびその表面層の一部のｎソース領域７、第
二ｐベース領域６およびその表面層のｎエミッタ領域８
が形成されている。図３の第二の実施例とパターンが異
なるだけで、ゲート電極１０、カソード電極１１、多結
晶シリコン層１３および絶縁膜１４の構成は同じであ
る。

【００３３】図８は、本発明第四の実施例の絶縁ゲート
型サイリスタの、ゲート電極１０の中央を通る平面での
断面図である。この絶縁ゲート型サイリスタは、ゲート
電極１０に設けられた共に楕円形の穴を通じて第一ｐベ
ース領域４他の拡散領域が形成されていて、図３の第二
の実施例とパターンが異なるだけで、ゲート電極１０、
カソード電極１１、多結晶シリコン層１３および絶縁膜
１４の構成は同じである。

【００３４】図３、７、８の絶縁ゲート型サイリスタを
試作し、フォールタイムとオン電圧との関係を測定した
ところ、図６の第一の実施例の絶縁ゲート型サイリスタ
とほぼ同じ結果が得られた。これらのような構成にする
ことによつて、半導体基板の面積の利用効率が高めら
れ、また電流、電圧の分布が均一化され、熱的なバラン
スもよくなる。更にまた、第一ｐベース領域４、第二ｐ
ベース領域６やそれらとカソード電極１１との接触部１
５、多結晶シリコン層１３との接触部１７の形状を方
形、円形或いは、楕円形の他に、三角形、五角形以上の
多角形にすることもできる。

【００３５】図９に、比抵抗１０〜２０Ω・ｃｍ、厚さ
２００μｍのｎ型ウェハを使用した６００Ｖ定格の絶縁
ゲート型サイリスタのオン電圧と、フォールタイムのト
レードオフ特性を示す。図２に示したようなストライプ
パターンの絶縁ゲート型サイリスタである。横軸は１０
０Ａｃｍ^-2でのオン電圧、縦軸はフォールタイムであ
る。パラメータとしては、ｐアノード層１のドーズ量を
とった。拡散深さは０．５μｍ一定である。結果は図６
の１２００Ｖ定格の絶縁ゲート型サイリスタと同様で、
オン電圧が低くかつ、フォールタイムが短いという優れ
たトレードオフ特性を示したのは、電流増幅率の小さい
１×１０¹²ｃｍ^-2、１×１０¹⁶ｃｍ^-2、１×１０¹⁷ｃｍ
^-2の順であった。電流増幅率の更に小さいはずの１×１
０¹¹ｃｍ^-2の場合のトレードオフ曲線が、１×１０¹²ｃ
ｍ^-2より劣っているのは、ｐアノード層からの正孔の注
入が少なすぎて、サイリスタがオンしにくいためであ
る。すなわち最適なドーズ量としては、下限があり、１
×１０¹¹ｃｍ^-2のドース量は適さないことがわかる。

【００３６】図１０に、比抵抗１００〜１４０Ω・ｃ
ｍ、厚さ６００μｍのｎ型ウェハを使用した２５００Ｖ
定格の絶縁ゲート型サイリスタのオン電圧と、フォール
タイムのトレードオフ特性を示す。横軸は２５Ａｃｍ^-2
でのオン電圧、縦軸はフォールタイムである。図２に示
したようなストライプパターンの絶縁ゲート型サイリス
タである。ｐアノード層１の拡散深さは０．５μｍ一定
である。結果は図６の１２００Ｖ定格の絶縁ゲート型サ
イリスタと同様で、優れたトレードオフ特性を示したの
は、ｐアノード層１のドーズ量が１×１０¹²ｃｍ^-2、１
×１０¹⁶ｃｍ^-2の絶縁ゲート型サイリスタであった。

【００３７】以上述べたように、ｐアノード層１が１×
１０¹⁶ｃｍ^-2以下においては、２μｍ以上でフォールタ
イムが変化しないことから、ｐアノード層の拡散深さに
関しては、２μｍ以下であればよい。また、ｐアノード
層１のドーズ量に関しては、１×１０¹⁷でフォールタイ
ムが急激にフォールタイムが長くなるので、ドーズ量の
上限値としては１×１０¹⁶ｃｍ^-2が適当である。さら
に、ドーズ量を小さくしすぎると、裏面からの正孔の注
入が少なくなるため、サイリスタがオンしにくくなり、
オン電圧とフォールタイムのトレードオフ曲線としては
悪くなるので、ｐアノード層のドーズ量の下限値として
は１×１０¹²が適当である。

【００３８】これまでの例は、いずれも第二ｐベース領
域６に接触する多結晶シリコン層１３を設けた素子であ
ったが、第二ｐベース領域６に接触する多結晶シリコン
層１３の無い、すなわち第二ｐベース領域６およびその
表面層に形成されるｎエミッタ領域８の表面が絶縁膜１
４で覆われている素子にも本発明は適用できる。図１１
は本発明第五の実施例の絶縁ゲート型サイリスタの要部
断面図である。図１と比較してこの図を見ると、ｎベー
ス層３の表面層の一部に形成された第二ｐベース領域６
に選択的にｎエミッタ領域８が形成されているが、ゲー
ト電極１０から遠い側の第二ｐベース領域６の表面露出
部が無く、そこに接触する多結晶シリコン層１３も無い
点が異なっている。図１２は、図１１のようなセルの複
数個を含むゲート電極１０の中央を通る断面図で、いず
れも図１１と共通の部分には、同一の符号が付されてい
る。カソード電極１１、ゲート電極１０およびそれらを
隔てる絶縁膜１４が、いずれもストライプ状に配置され
ている。この絶縁ゲート型サイリスタのオン電圧と、フ
ォールタイムのトレードオフ特性を測定したところ、優
れたトレードオフ特性を示したのは、ｐアノード層１の
ドーズ量が１×１０¹²〜１×１０¹⁶ｃｍ^-2の絶縁ゲート
型サイリスタであった。

【００３９】図１３は、本発明第六の実施例の絶縁ゲー
ト型サイリスタのゲート電極１０の中央を通る断面図で
ある。この絶縁ゲート型サイリスタは、ゲート電極１０
に設けられた共に方形の穴を通じて第一ｐベース領域４
およびその表面層の一部のｎソース領域７、第二ｐベー
ス領域６およびその表面層のｎエミッタ領域８が形成さ
れ、ゲート電極１０上およびその側部に堆積された絶縁
膜１４に接触孔を通じて、第一ｐベース領域４およびｎ
ソース領域７の表面に接触するカソード電極１１、第二
ｐベース領域６およびｎエミッタ領域８の表面覆う絶縁
膜１４が示されている。

【００４０】図１３の絶縁ゲート型サイリスタを試作
し、フォールタイムとオン電圧との関係を測定したとこ
ろ、図６の第一の実施例の絶縁ゲート型サイリスタとほ
ぼ同じ結果が得られた。これらのような構成にすること
によつて、半導体基板の面積の利用効率が高められ、ま
た電流、電圧の分布が均一化され、熱的なバランスもよ
くなる。更にまた、第一ｐベース領域４、第二ｐベース
領域６や第一ｐベース領域４とカソード電極１１との接
触部１５の形状を円形、楕円形、三角形、或いは五角形
以上の多角形にすることもできる。

【００４１】図１４は本発明第七の実施例の絶縁ゲート
型サイリスタの、ゲート電極１０の中央を通る平面での
断面図である。この絶縁ゲート型サイリスタは、第二ｐ
ベース領域６およびその表面層に形成されたｎエミッタ
領域８のパターンは六角形であり、その表面上の絶縁膜
１４が六角形に示されている。第二ｐベース領域６およ
びｎエミッタ領域８のパターンはゲート電極１０の下に
あるのでずにはしめされていない。その絶縁膜１４を囲
むように六角環状のゲート電極１０があり、更にゲート
電極１０の側面を覆う絶縁膜１４を介してカソード電極
１１が屈曲線状に見られる。六角環状のゲート電極１０
は、ゲートランナ１６で接続されている。カソード電極
１１はゲート電極１０の上に絶縁膜１４を介して延長さ
れているが、図の断面では屈曲線状になっているのであ
る。このように第二ｐベース領域６を取り囲むようにカ
ソード電極１１が設けられていれば、ターンオフ時の電
流集中がなく、可制御電流が大きく取れる。勿論、第二
ｐベース領域６およびその表面層に形成されたｎエミッ
タ領域８のパターンは六角形以外の形でもよい。

【００４２】更に図１５（ｂ）は本発明第六の実施例の
絶縁ゲート型サイリスタの、ゲート電極１０の中央を通
る平面での断面図である。図１５（ａ）はその絶縁ゲー
ト型サイリスタのカソード電極１１、絶縁膜１４および
ゲート電極１０を除去した表面での拡散領域を示した図
である。この絶縁ゲート型サイリスタは、第二ｐベース
領域６およびその表面層に形成されたｎエミッタ領域８
のパターンは六角形でありその表面上の絶縁膜１４が六
角形に示されている。第二ｐベース領域６およびその表
面層に形成されたｎエミッタ領域８の端はゲート電極１
０の下にあるので図１５（ｂ）には示されていない。そ
の絶縁膜１４を囲む部分を点線のように区切った六個の
ユニットセルからなると考える。各ユニットセルはほぼ
六角環状のゲート電極１０とそのゲート電極１０をマス
クの一部とした不純物の導入により形成された第一ｐベ
ース領域４とｎソース領域からなる。ｎソース領域８の
もう片側のパターンは細線で示されている。ほぼ六角環
状としたのは、六辺のうち二辺を欠いているからであ
る。すなわち、その欠けた二辺を通じて、隣接するセル
の第一ｐベース領域４およびｎソース領域７がつながっ
ている。ほぼ六角環状のゲート電極１０の側面を覆う絶
縁膜１４を介してカソード電極１１が屈曲線状に見られ
る。カソード電極１１はゲート電極１０上に絶縁膜１４
を介して延長されているが図の断面では屈曲線状になっ
ているのである。この構造は、基本パターンが六角形で
あり、最も密に充填できるので、シリコン基板の利用効
率が高い。また、第一ｐベース領域４およびｎソース領
域７の面積が広くなるので、オン電圧が低くなる。

【００４３】これらの素子においても、上記第一の実施
例の絶縁ゲート型サイリスタと同様に、ｐアノード層１
の不純物量が１×１０¹²〜１×１０¹⁶ｃｍ^-2の範囲で、
優れたオン電圧と、フォールタイムのトレードオフ特性
を示した。以上に述べたように、本発明は広い範囲の素
子の定格や、構造にわたって有効であり、優れたオン電
圧と、フォールタイムのトレードオフ特性を示すもので
ある。

【００４４】

【発明の効果】以上に述べたように本発明によれば、絶
縁ゲート型サイリスタの第一導電型アノード層の拡散深
さを２μｍ以下にし、不純物量を１×１０¹²〜１×１０
¹⁶ｃｍ ^-2にすることによって、電流増幅率を適度に小さ
くし、フォールタイムを短くすることができる。そし
て、オン電圧とフォールタイムのトレードオフ関係の優
れた絶縁ゲート型サイリスタが得られる。

【００４５】その結果、６００Ｖクラスから２５００Ｖ
以上におよぶ広い耐圧領域において、スイッチング損失
の小さな絶縁ゲート型サイリスタが実現でき、電力変換
装置の効率の向上等に大きな寄与をなすものである。

【図面の簡単な説明】

【図１】本発明の第一の実施例の絶縁ゲート型サイリス
タの要部断面図

【図２】図１の絶縁ゲート型サイリスタのゲート電極中
央での平面断面図

【図３】本発明の第二の実施例の絶縁ゲート型サイリス
タのゲート電極中央での平面断面図

【図４】本発明第一の実施例の絶縁ゲート型サイリスタ
のｐアノード層の拡散深さとフォールタイムの関係を示
す図

【図５】本発明第一の実施例の絶縁ゲート型サイリスタ
のｐアノード層のドーズ量とフォールタイムの関係を示
す図

【図６】本発明第一の実施例の絶縁ゲート型サイリスタ
のオン電圧とフォールタイムのトレードオフ関係を示す
図

【図７】本発明の第三の実施例の絶縁ゲート型サイリス
タのゲート電極中央での平面断面図

【図８】本発明の第四の実施例の絶縁ゲート型サイリス
タのゲート電極中央での平面断面図

【図９】本発明による６００Ｖクラスの絶縁ゲート型サ
イリスタにおけるオン電圧とフォールタイムのトレード
オフ関係を示す図

【図１０】本発明による２５００Ｖクラスの絶縁ゲート
型サイリスタにおけるオン電圧とフォールタイムのトレ
ードオフ関係を示す図

【図１１】本発明の第五の実施例の絶縁ゲート型サイリ
スタの要部断面図

【図１２】図１１の絶縁ゲート型サイリスタのゲート電
極中央での平面断面図

【図１３】本発明の第六の実施例の絶縁ゲート型サイリ
スタのゲート電極中央での平面断面図

【図１４】本発明の第七の実施例の絶縁ゲート型サイリ
スタのゲート電極中央での平面断面図

【図１５】（ａ）は本発明の第八の実施例の絶縁ゲート
型サイリスタの電極および絶縁膜を除去した表面の平面
図、（ｂ）はその絶縁ゲート型サイリスタのゲート電極
中央での平面断面図

【図１６】従来の絶縁ゲート型サイリスタの要部断面図

【符号の説明】

１ｐエミッタ層２ｎ⁺バッファ層３ｎベース層４第一ｐベース領域５ｐ⁺ウェル領域６第二ｐベース領域７ｎソース領域８ｎエミッタ領域９ゲート酸化膜１０ゲート電極１１カソード電極１２アノード電極１３多結晶シリコン層１４ＰＳＧ１５カソード電極接触部１６ゲートランナ１７多結晶シリコン接触部１８第二層間絶縁膜

Claims

【特許請求の範囲】

【請求項１】高比抵抗の第一導電型ベース層と、その第
一導電型ベース層の一面側の表面層に選択的に離れて形
成された第一、第二の第二導電型ベース領域と、第一の
第二導電型ベース領域の表面層に選択的に形成された第
一導電型ソース領域と、第二の第二導電型ベース領域の
表面層に選択的に形成された第一導電型エミッタ領域
と、第一導電型のソース領域およびエミッタ領域間に挟
まれた第一の第二導電型ベース領域の露出部、第一導電
型ベース層の露出部、第二の第二導電型ベース領域の露
出部の表面上にゲート絶縁膜を介して形成されたゲート
電極と、第一の第二導電型ベース領域の露出部と第一導
電型ソース領域とに共通に接触する第一主電極と、その
第一主電極と第二の第二導電型ベース領域の露出部との
間に介在して双方に接触する抵抗体と、第一導電型ベー
ス層の他面側に形成された第二導電型アノード層と、そ
の第二導電型アノード層に接触する第二主電極とを有す
るものにおいて、第二導電型アノード層の厚さが２μｍ
以下であり、１×１０¹²ないし１×１０¹⁶ｃｍ^-2の不純
物を有することを特徴とする絶縁ゲート型サイリスタ。
【請求項２】第二の第二導電型ベース領域がほぼ、多角
形、円形または楕円形のいずれかであることを特徴とす
る請求項１に記載の絶縁ゲート型サイリスタ。
【請求項３】第一導電型エミッタ領域がほぼ、多角形環
状、円形環状または楕円形環状のいずれかであることを
特徴とする請求項１または２に記載の絶縁ゲート型サイ
リスタ。
【請求項４】第一主電極の第一の第二導電型ベース領域
および第一導電型ソース領域との接触面の形状がほぼ、
多角形、円形または楕円形のいずれかであることを特徴
とする請求項１ないし３のいずれかに記載の絶縁ゲート
型サイリスタ。
【請求項５】第一主電極と第二の第二導電型ベース領域
の露出部との間に介在して双方に接触する抵抗体の第二
導電型ベース領域との接触面の形状がほぼ、多角形、円
形または楕円形のいずれかであることを特徴とする請求
項４に記載の絶縁ゲート型サイリスタ。
【請求項６】第一主電極の第一の第二導電型ベース領域
および第一導電型ソース領域との接触面を囲んで第二の
第二導電型ベース領域およびその表面層の第一導電型エ
ミッタ領域が形成され、前記接触面上の第一主電極を囲
んで層間絶縁膜を介してゲート電極が設けられ、そのゲ
ート電極の周囲の少なくとも一部に層間絶縁膜を介し抵
抗体が設けられたことを特徴とする請求項１ないし５の
いずれかに記載の絶縁ゲート型サイリスタ。
【請求項７】第一主電極と第二の第二導電型ベース領域
の露出部との間に介在して双方に接触する抵抗体の第二
導電型ベース領域との接触面を囲んで第一の第二導電型
ベース領域およびその表面層の第一導電型ソース領域が
形成され、前記接触面上の抵抗体を囲んで層間絶縁膜を
介してゲート電極が設けられたことを特徴とする請求項
１ないし６のいずれかに記載の絶縁ゲート型サイリス
タ。
【請求項８】抵抗体が多結晶シリコンからなることを特
徴とする請求項１ないし７のいずれかにに記載の絶縁ゲ
ート型サイリスタ。
【請求項９】高比抵抗の第一導電型ベース層と、その第
一導電型ベース層の一面側の表面層に選択的に離れて形
成された第一、第二の第二導電型ベース領域と、第一の
第二導電型ベース領域の表面層に選択的に形成された第
一導電型ソース領域と、第二の第二導電型ベース領域の
表面層に選択的に形成された第一導電型エミッタ領域
と、第一導電型のソース領域およびエミッタ領域間に挟
まれた第一の第二導電型ベース領域の露出部、第一導電
型ベース層の露出部、第二の第二導電型ベース領域の露
出部の表面上にゲート絶縁膜を介して形成されたゲート
電極と、第一の第二導電型ベース領域の露出部と第一導
電型ソース領域とに共通に接触する第一主電極と、第二
の第二導電型ベース領域および第一導電型エミッタ領域
の表面層を覆う絶縁膜と、第一導電型ベース層の他面側
に形成された第二導電型アノード層と、その第二導電型
アノード層に接触する第二主電極とを有するものにおい
て、第二導電型アノード層の厚さが２μｍ以下であり、
１×１０¹²ないし１×１０¹⁶ｃｍ^-2の不純物を有するこ
とを特徴とする絶縁ゲート型サイリスタ。
【請求項１０】第二の第二導電型ベース領域が、多角
形、円形または楕円形のいずれかであることを特徴とす
る請求項９に記載の絶縁ゲート型サイリスタ。
【請求項１１】第一導電型エミッタ領域が、多角形、円
形または楕円形のいずれかであることを特徴とする請求
項９または１０に記載の絶縁ゲート型サイリスタ。
【請求項１２】第一主電極の第一の第二導電型ベース領
域および第一導電型ソース領域との接触面の形状が、多
角形、円形または楕円形のいずれかであることを特徴と
する請求項９ないし１１のいずれかに記載の絶縁ゲート
型サイリスタ。
【請求項１３】第二の第二導電型ベース領域を囲むよう
に第一の第二導電型ベース領域およびその表面層の第一
導電型ソース領域が形成され、第二の第二導電型ベース
領域表面上の絶縁膜を囲むようにほぼ環状のゲート電極
が設けられ、そのゲート電極を挟んだ反対側に絶縁膜を
介して第一主電極が設けられていることを特徴とする請
求項９ないし１１のいずれかに記載の絶縁ゲート型サイ
リスタ。
【請求項１４】第二の第二導電型ベース領域を囲むよう
に一部を欠いた環状のゲート電極を有するユニットが複
数個形成され、そのゲート電極の切り欠け部を通じて隣
接ユニットと連続する第一の第二導電型ベース領域、第
一導電型ソース領域およびカソード電極が形成されてい
ることを特徴とする請求項９ないし１１または１３のい
ずれかに記載の絶縁ゲート型サイリスタ。
【請求項１５】第二導電型アノード層を形成する不純物
がホウ素であることを特徴とする請求項１なし１４のい
ずれかに記載の絶縁ゲート型サイリスタ。
【請求項１６】第二導電型アノード層を１×１０¹²ない
し１×１０¹⁶ｃｍ^-2のドース量の不純物イオン注入およ
びその後の熱処理により形成することを特徴とする請求
項１なし１５のいずれかに記載の絶縁ゲート型サイリス
タの製造方法。