JPH0846193A - 半導体装置 - Google Patents
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Abstract
(57)【要約】
【目的】 電流検出セルの破壊耐量を向上し、またキャ
リアライフタイムコントロールの影響を受けない精密な
電流検出可能な、電流検出セル内蔵半導体装置を提供す
る。 【構成】 ボンディングパッド部に接続された電流検出
セルの周辺を主電流ユニットセルで囲んで半導体基板上
に配置する。
リアライフタイムコントロールの影響を受けない精密な
電流検出可能な、電流検出セル内蔵半導体装置を提供す
る。 【構成】 ボンディングパッド部に接続された電流検出
セルの周辺を主電流ユニットセルで囲んで半導体基板上
に配置する。
Description
【０００１】
【産業上の利用分野】本発明は半導体パワーデバイスに
関し、特に絶縁ゲートを介した電界効果を用いた半導体
素子と同一チップ上に電流検出素子を備えた半導体装置
に関する。
関し、特に絶縁ゲートを介した電界効果を用いた半導体
素子と同一チップ上に電流検出素子を備えた半導体装置
に関する。
【０００２】
【従来の技術】半導体パワーデバイスの高性能化・多機
能化は単にＭＯＳＦＥＴやＩＧＢＴ（Insulated Gate B
ipolar Transistor ）といった単体デバイス自身だけの
開発だけでなく、これら主電流を制御するメインデバイ
スと同一チップ上に各種の補助デバイスを集積化するス
マートパワーＩＣ（Smart POWER IC）化の方向でも進め
られている。半導体パワーデバイスに対する過電流保護
対策は、従来は母線に検出抵抗または電流シャントを捜
入して行われていたのに対し、近年は電流検出用素子
（セル）をオンチップ化することにより、検出のための
パワー損失、部品点数、検出回路の簡略化が可能となっ
てきている。図１７にＩＧＢＴの過電流保護回路の一例
を示す。図１７の破線内が電流検出セル内蔵のＩＧＢＴ
である。図１７において電流検出のためのセンス抵抗Ｒ
sense の電圧降下の電圧を基準電圧Ｖref （ＤＣ）とコ
ンパレータにより比較する。このコンパレータの出力を
ディレイ回路を介し、ラッチ回路によりラッチする。た
とえば過電流の値が素子定格の１．５倍に達した瞬間、
２０μｓ以内に遮断されＩＧＢＴを保護する。
能化は単にＭＯＳＦＥＴやＩＧＢＴ（Insulated Gate B
ipolar Transistor ）といった単体デバイス自身だけの
開発だけでなく、これら主電流を制御するメインデバイ
スと同一チップ上に各種の補助デバイスを集積化するス
マートパワーＩＣ（Smart POWER IC）化の方向でも進め
られている。半導体パワーデバイスに対する過電流保護
対策は、従来は母線に検出抵抗または電流シャントを捜
入して行われていたのに対し、近年は電流検出用素子
（セル）をオンチップ化することにより、検出のための
パワー損失、部品点数、検出回路の簡略化が可能となっ
てきている。図１７にＩＧＢＴの過電流保護回路の一例
を示す。図１７の破線内が電流検出セル内蔵のＩＧＢＴ
である。図１７において電流検出のためのセンス抵抗Ｒ
sense の電圧降下の電圧を基準電圧Ｖref （ＤＣ）とコ
ンパレータにより比較する。このコンパレータの出力を
ディレイ回路を介し、ラッチ回路によりラッチする。た
とえば過電流の値が素子定格の１．５倍に達した瞬間、
２０μｓ以内に遮断されＩＧＢＴを保護する。
【０００３】図１７の破線で示した電流検出セル内蔵Ｉ
ＧＢＴは主電流側と検出電流側とでユニットセル数の比
がＭ：１となるように並列接続された主電流側セルＱM
（ＩＧＢＴMAIN）と電流検出セルＱS （ＩＧＢ
ＴSENSE ）とで構成され、主電流側セル（エミッタセ
ル）と電流検出セルとの共通のコレクタ端子Ｃ及びゲー
ト端子Ｇと主電流側エミッタ端子Ｅ、検出電流側エミッ
タ端子（センス端子）Ｓとを有する。
ＧＢＴは主電流側と検出電流側とでユニットセル数の比
がＭ：１となるように並列接続された主電流側セルＱM
（ＩＧＢＴMAIN）と電流検出セルＱS （ＩＧＢ
ＴSENSE ）とで構成され、主電流側セル（エミッタセ
ル）と電流検出セルとの共通のコレクタ端子Ｃ及びゲー
ト端子Ｇと主電流側エミッタ端子Ｅ、検出電流側エミッ
タ端子（センス端子）Ｓとを有する。
【０００４】エミッタセル側エミッタ端子Ｅと、電流検
出セル側センス端子Ｓ間に検出抵抗（ＲSENSE ）を接続
し、抵抗両端間の電圧降下（センス電圧Ｖsense ）を測
定することにより負荷電流を検出することができる。
出セル側センス端子Ｓ間に検出抵抗（ＲSENSE ）を接続
し、抵抗両端間の電圧降下（センス電圧Ｖsense ）を測
定することにより負荷電流を検出することができる。
【０００５】主電流側セル（エミッタセル）ＱM と電流
検出セルＱS を構成するユニットセル構造はすべて同じ
構造で同一チップ上に形成されているため、エミッタセ
ルに流れる電流ＩMAINと電流検出セルに流れる電流Ｉ
SENSE の比はそれぞれのセル数の比に等しくなり、検出
電流（センス電流）ＩSENSE は、
検出セルＱS を構成するユニットセル構造はすべて同じ
構造で同一チップ上に形成されているため、エミッタセ
ルに流れる電流ＩMAINと電流検出セルに流れる電流Ｉ
SENSE の比はそれぞれのセル数の比に等しくなり、検出
電流（センス電流）ＩSENSE は、
【数１】 ＩSENSE ＝（１／Ｍ）・ＩMAIN …(1) となり、検出抵抗ＲSENSE を接続すると、センス電圧Ｖ
SENSE は、
SENSE は、
【数２】 ＶSENSE ＝ＲSENSE ・ＩSENSE ＝（ＲSENSE ・ＩMAIN）／Ｍ …(2) となるため、主電流に流れる電流ＩMAINは以下のように
なる。
なる。
【０００６】
【数３】 ＩMAIN＝（ＶSENSE ・Ｍ）／ＲSENSE …(3) ＩＧＢＴは、図１８に代表されるようなユニットセル断
面構造を有するトランジスタであり、上部にＭＯＳＦＥ
Ｔ構造、下部のバイポーラトランジスタ構造を備えた複
合構造ととらえることができる。図１８において第１主
電極領域であるｐ型コレクタ領域１の上に低不純物密度
の高抵抗ｎ- ベース領域２が形成されている。ｎ- ベー
ス領域２の表面に、その表面が露出するようにｐ型ベー
ス領域３が形成されている。更に、このｐ型ベース領域
３中にその表面が露出するように第２主電極領域である
ｎ+ エミッタ領域４を形成する。そして、ｐ型ベース領
域３の表面にはＳｉＯ2 などの薄い絶縁膜５を介してポ
リシリコンゲート電極６が設けられている。このゲート
電極６は、ｐ型ベース領域３を跨ぎ、ｎ- ベース領域２
からｎ+ エミッタ領域４に達するように配置されてい
る。ｎ+ エミッタ領域４とｐ型ベース領域３とを表面で
短絡するように金属エミッタ電極７が設けられ、ポリシ
リコンゲート電極６に接続して金属ゲート８、ｐ型コレ
クタ領域１に接続して金属コレクタ電極９がそれぞれ設
けられている。
面構造を有するトランジスタであり、上部にＭＯＳＦＥ
Ｔ構造、下部のバイポーラトランジスタ構造を備えた複
合構造ととらえることができる。図１８において第１主
電極領域であるｐ型コレクタ領域１の上に低不純物密度
の高抵抗ｎ- ベース領域２が形成されている。ｎ- ベー
ス領域２の表面に、その表面が露出するようにｐ型ベー
ス領域３が形成されている。更に、このｐ型ベース領域
３中にその表面が露出するように第２主電極領域である
ｎ+ エミッタ領域４を形成する。そして、ｐ型ベース領
域３の表面にはＳｉＯ2 などの薄い絶縁膜５を介してポ
リシリコンゲート電極６が設けられている。このゲート
電極６は、ｐ型ベース領域３を跨ぎ、ｎ- ベース領域２
からｎ+ エミッタ領域４に達するように配置されてい
る。ｎ+ エミッタ領域４とｐ型ベース領域３とを表面で
短絡するように金属エミッタ電極７が設けられ、ポリシ
リコンゲート電極６に接続して金属ゲート８、ｐ型コレ
クタ領域１に接続して金属コレクタ電極９がそれぞれ設
けられている。
【０００７】次にＩＧＢＴの動作原理について説明す
る。ＩＧＢＴのターンオンは、金属エミッタ電極７が接
地され、金属コレクタ電極９に正電圧が印加された状態
で金属ゲート電極８に金属エミッタ電極７に対して正電
圧を印加することにより実現される。金属ゲート電極８
に正電圧が印加されると、ＭＯＳＦＥＴ同様ｐ型ベース
領域３に表面に反転チャネルが形成されｎ+ エミッタ領
域４から反転チャネルを通してｎ- ベース領域２内に電
子が流入する。これに対し、ｐ型コレクタ領域１からｎ
- ベース領域２内にホールの注入が起こり、ｐ型コレク
タ領域１とｎ- ベース領域２のｐｎ接合は順バイアス状
態となり、ｎ- ベース領域２が伝導度変調を起こし、素
子を導通状態に導く。ＩＧＢＴのオン状態は、以上のよ
うに高抵抗であるｎ- ベース領域２が伝導度変調によ
り、その抵抗成分が極めて小さくなるため、ｎ- ベース
領域の濃度が低く、厚さの厚い高耐圧素子であってもオ
ン抵抗の極めて小さい特性が得られる。一方、ＩＧＢＴ
のターンオフは、金属ゲート電極８エミッタ電極７に対
して負電圧を印加することにより実現される。金属ゲー
ト電極８に負電圧が印加されると反転チャネルは消滅
し、ｎ+ エミッタ領域４からの電子の流入は止まる。し
かし、ｎ- ベース領域２内には依然として電子が存在す
る。ｎ- ベース領域２内に蓄積したホールの大部分はｐ
型ベース領域３を通り、エミッタ電極７へ流入するが一
部は、ｎ- ベース領域２内に存在する電子と再結合して
消滅する。ｎ- ベース領域２内に蓄積したホールがすべ
て消滅した時点で素子は阻止状態となり、ターンオフが
完了する。
る。ＩＧＢＴのターンオンは、金属エミッタ電極７が接
地され、金属コレクタ電極９に正電圧が印加された状態
で金属ゲート電極８に金属エミッタ電極７に対して正電
圧を印加することにより実現される。金属ゲート電極８
に正電圧が印加されると、ＭＯＳＦＥＴ同様ｐ型ベース
領域３に表面に反転チャネルが形成されｎ+ エミッタ領
域４から反転チャネルを通してｎ- ベース領域２内に電
子が流入する。これに対し、ｐ型コレクタ領域１からｎ
- ベース領域２内にホールの注入が起こり、ｐ型コレク
タ領域１とｎ- ベース領域２のｐｎ接合は順バイアス状
態となり、ｎ- ベース領域２が伝導度変調を起こし、素
子を導通状態に導く。ＩＧＢＴのオン状態は、以上のよ
うに高抵抗であるｎ- ベース領域２が伝導度変調によ
り、その抵抗成分が極めて小さくなるため、ｎ- ベース
領域の濃度が低く、厚さの厚い高耐圧素子であってもオ
ン抵抗の極めて小さい特性が得られる。一方、ＩＧＢＴ
のターンオフは、金属ゲート電極８エミッタ電極７に対
して負電圧を印加することにより実現される。金属ゲー
ト電極８に負電圧が印加されると反転チャネルは消滅
し、ｎ+ エミッタ領域４からの電子の流入は止まる。し
かし、ｎ- ベース領域２内には依然として電子が存在す
る。ｎ- ベース領域２内に蓄積したホールの大部分はｐ
型ベース領域３を通り、エミッタ電極７へ流入するが一
部は、ｎ- ベース領域２内に存在する電子と再結合して
消滅する。ｎ- ベース領域２内に蓄積したホールがすべ
て消滅した時点で素子は阻止状態となり、ターンオフが
完了する。
【０００８】
【発明が解決しようとする課題】図２０は従来の電流検
出セル内蔵ＩＧＢＴのエミッタセルＱM と電流検出セル
ＱS の境界領域付近の平面図、図１９は図２０のＡ−
Ａ′方向における断面図である。図１８と重複する部分
（同一の部分）には同一の符号を附している。図１９，
２０に示すように電流検出セル１１の横に、電流検出用
ボンディングパッド領域１２を設ける構造が一般的であ
った。電流検出セルはｎ+ エミッタ領域９４、ｐ型ベー
ス領域９３およびエミッタセルと共通のｎ- ベース領域
２、ｐ型コレクタ領域１から構成されている。このよう
な構造であると、電流検出用ボンディングパッド１２の
下にあるホールはボンディングパッドの隣りにある電流
検出用のセルのｐ型ベース領域９３に流れ込み、寄生の
ｎｐｎｐサイリスタが動作しやすくなり、いわゆる転流
ｄｖ／ｄｔ破壊が生じ電流検出用のセルの破壊耐量が低
下するという問題点があった。また、ＩＧＢＴのスイッ
チングスピードを制御するため、キャリアライフタイム
のコントロールを行なった場合ホールの電流密度が異な
り、これが前述したボンディングパッド下部のホールの
廻り込みの効果と複合し、その結果、エミッタセルと電
流検出セルに流れるホールの比率が異なり、電流検出の
出力電圧が違ってしまうという問題点が生じていた。ま
たＩＧＢＴのオン電圧とターンオフ時間のトレードオフ
を改善するためにはライフタイムコントロールをヘリウ
ム部分照射等により選択的に行うと良いことが知られて
いるが、選択的ライフタイムコントロールでは電流検出
用セルの電流値が主電流側セルと異ってしまう欠点があ
った。
出セル内蔵ＩＧＢＴのエミッタセルＱM と電流検出セル
ＱS の境界領域付近の平面図、図１９は図２０のＡ−
Ａ′方向における断面図である。図１８と重複する部分
（同一の部分）には同一の符号を附している。図１９，
２０に示すように電流検出セル１１の横に、電流検出用
ボンディングパッド領域１２を設ける構造が一般的であ
った。電流検出セルはｎ+ エミッタ領域９４、ｐ型ベー
ス領域９３およびエミッタセルと共通のｎ- ベース領域
２、ｐ型コレクタ領域１から構成されている。このよう
な構造であると、電流検出用ボンディングパッド１２の
下にあるホールはボンディングパッドの隣りにある電流
検出用のセルのｐ型ベース領域９３に流れ込み、寄生の
ｎｐｎｐサイリスタが動作しやすくなり、いわゆる転流
ｄｖ／ｄｔ破壊が生じ電流検出用のセルの破壊耐量が低
下するという問題点があった。また、ＩＧＢＴのスイッ
チングスピードを制御するため、キャリアライフタイム
のコントロールを行なった場合ホールの電流密度が異な
り、これが前述したボンディングパッド下部のホールの
廻り込みの効果と複合し、その結果、エミッタセルと電
流検出セルに流れるホールの比率が異なり、電流検出の
出力電圧が違ってしまうという問題点が生じていた。ま
たＩＧＢＴのオン電圧とターンオフ時間のトレードオフ
を改善するためにはライフタイムコントロールをヘリウ
ム部分照射等により選択的に行うと良いことが知られて
いるが、選択的ライフタイムコントロールでは電流検出
用セルの電流値が主電流側セルと異ってしまう欠点があ
った。
【０００９】また大電流用パワーデバイスにおいて基板
の中央部のユニットセルに電流集中が生じても、周辺部
に配置された電流検出セルでは過電流を検出できない欠
点があった。
の中央部のユニットセルに電流集中が生じても、周辺部
に配置された電流検出セルでは過電流を検出できない欠
点があった。
【００１０】これらの問題はＩＧＢＴだけでなく、他の
ＭＯＳＦＥＴ，ＭＣＴ（MOS Controlled Thyristor）、
あるいはＥＳＴ（Emitter Swithced Thyristor）等の種
々の絶縁ゲート構造を有する各種半導体パワーデバイス
に電流検出セルを内蔵した場合の共通の問題点であっ
た。
ＭＯＳＦＥＴ，ＭＣＴ（MOS Controlled Thyristor）、
あるいはＥＳＴ（Emitter Swithced Thyristor）等の種
々の絶縁ゲート構造を有する各種半導体パワーデバイス
に電流検出セルを内蔵した場合の共通の問題点であっ
た。
【００１１】この発明は、上記問題点にかんがみてなさ
れたもので、電流検出用のセルの破壊耐量の低下するこ
とのなく、また、キャリアライフタイムが異なっても等
しい電流検出出力を得ることができる電流検出セル付各
種絶縁ゲート構造半導体パワーデバイスを提供すること
を目的としている。
れたもので、電流検出用のセルの破壊耐量の低下するこ
とのなく、また、キャリアライフタイムが異なっても等
しい電流検出出力を得ることができる電流検出セル付各
種絶縁ゲート構造半導体パワーデバイスを提供すること
を目的としている。
【００１２】本発明の別の目的は、キャリアライフタイ
ムコントロールを主電流部に選択的に行った場合におい
ても、精密な過電流検出が可能な、電流検出セル内蔵半
導体装置を提供することである。
ムコントロールを主電流部に選択的に行った場合におい
ても、精密な過電流検出が可能な、電流検出セル内蔵半
導体装置を提供することである。
【００１３】この発明のさらに他の目的は、大電流用の
大面積の半導体装置において、半導体基板の格子欠陥等
の結晶性の分布や温度分布によるチップ内の電流密度の
分布が発生し、基板の中央部付近に電流集中が発生して
も精密な過電流検出が可能な半導体装置を提供すること
である。
大面積の半導体装置において、半導体基板の格子欠陥等
の結晶性の分布や温度分布によるチップ内の電流密度の
分布が発生し、基板の中央部付近に電流集中が発生して
も精密な過電流検出が可能な半導体装置を提供すること
である。
【００１４】
【課題を解決するための手段】前記課題を解決するため
に、本発明の第１の特徴は、図１〜７等に示す如く、主
電流側ユニットセル３２，３２２と電流検出用ボンディ
ングパッド部を有した電流検出セル３１とが同一半導体
基板上に形成されたＩＧＢＴ等の絶縁ゲート型半導体装
置において、該電流検出セルが該主電流側ユニットセル
に挾まれていることである。
に、本発明の第１の特徴は、図１〜７等に示す如く、主
電流側ユニットセル３２，３２２と電流検出用ボンディ
ングパッド部を有した電流検出セル３１とが同一半導体
基板上に形成されたＩＧＢＴ等の絶縁ゲート型半導体装
置において、該電流検出セルが該主電流側ユニットセル
に挾まれていることである。
【００１５】また、本発明の第２の特徴は、これらの電
流検出セル内蔵型の半導体装置において、エミッタセル
等と称される主電流側ユニットセル３２，３２２と、こ
の電流検出セル３１とがすべて等間隔で配置されている
ことである。
流検出セル内蔵型の半導体装置において、エミッタセル
等と称される主電流側ユニットセル３２，３２２と、こ
の電流検出セル３１とがすべて等間隔で配置されている
ことである。
【００１６】本発明のユニットセルや電流検出セルは正
方形のメッシュ型セルでも良いし、長方形あるいはスト
ライプ形でもよい。本発明の第３の特徴は長方形のセル
の場合、この電流検出セルの長辺の寸法が主電流側ユニ
ットセルの長辺の寸法よりも短いことである。
方形のメッシュ型セルでも良いし、長方形あるいはスト
ライプ形でもよい。本発明の第３の特徴は長方形のセル
の場合、この電流検出セルの長辺の寸法が主電流側ユニ
ットセルの長辺の寸法よりも短いことである。
【００１７】本発明の第４の特徴は電流検出セルの４方
向の周辺が主電流側ユニットセルで囲まれていることで
ある。
向の周辺が主電流側ユニットセルで囲まれていることで
ある。
【００１８】本発明の第５の特徴は、特に大面積の電流
検出セル内蔵型半導体装置において図８に示した如く電
流検出セルを複数個有し、それぞれ所定の場所に離散し
て配置されていることである。
検出セル内蔵型半導体装置において図８に示した如く電
流検出セルを複数個有し、それぞれ所定の場所に離散し
て配置されていることである。
【００１９】また、本発明の第６の特徴は、図１又は図
６に示した如く、コレクタ領域１，又はドレイン領域２
２１等の主電極領域となる第１の半導体層と、該第１の
半導体層の上部に形成されたｎ- ベース層，ｎ- ドリフ
ト領域２２２等の第１導電型低不純物密度の第２の半導
体層と、この第２の半導体層の上部に形成された第２導
電型の第１および第２のベース領域（ｐ型ベース領域
３，９３）と、該第１および第２のベース領域の内部に
それぞれ形成された第１導電型高不純物密度の第１およ
び第２の第２主電極領域（ｎ+ エミッタ領域４，９４あ
るいはｎ+ ソース領域４４，９４４等）と、該第２の半
導体層および第１，第２のベース領域の上部に形成され
たゲート絶縁膜５と、このゲート該絶縁膜の上部に形成
されたポリシリコンなどのゲート電極層６と、主電流側
ユニットセルのベース領域となる第１のベース領域３の
表面において該第１の第２主電極領域４，４４および第
１のベース領域３に接触した第１の金属第２主電極７，
７７と、電流検出セルのベース領域となる第２のベース
領域９３の表面において、電流検出セルのエミッタ領域
９４、ソース領域９４４となる第２の第２主電極領域お
よび、第２のベース領域９３に接触した第２の金属第２
主電極９７，９７７と、この第２の金属第２主電極９
７，９７７に電気的に接続したボンディングパッド部９
５とを少なく共具備し、電流検出セルのベース領域９３
は、主電流側セルのベース領域３に挾まれていることで
ある。
６に示した如く、コレクタ領域１，又はドレイン領域２
２１等の主電極領域となる第１の半導体層と、該第１の
半導体層の上部に形成されたｎ- ベース層，ｎ- ドリフ
ト領域２２２等の第１導電型低不純物密度の第２の半導
体層と、この第２の半導体層の上部に形成された第２導
電型の第１および第２のベース領域（ｐ型ベース領域
３，９３）と、該第１および第２のベース領域の内部に
それぞれ形成された第１導電型高不純物密度の第１およ
び第２の第２主電極領域（ｎ+ エミッタ領域４，９４あ
るいはｎ+ ソース領域４４，９４４等）と、該第２の半
導体層および第１，第２のベース領域の上部に形成され
たゲート絶縁膜５と、このゲート該絶縁膜の上部に形成
されたポリシリコンなどのゲート電極層６と、主電流側
ユニットセルのベース領域となる第１のベース領域３の
表面において該第１の第２主電極領域４，４４および第
１のベース領域３に接触した第１の金属第２主電極７，
７７と、電流検出セルのベース領域となる第２のベース
領域９３の表面において、電流検出セルのエミッタ領域
９４、ソース領域９４４となる第２の第２主電極領域お
よび、第２のベース領域９３に接触した第２の金属第２
主電極９７，９７７と、この第２の金属第２主電極９
７，９７７に電気的に接続したボンディングパッド部９
５とを少なく共具備し、電流検出セルのベース領域９３
は、主電流側セルのベース領域３に挾まれていることで
ある。
【００２０】また本発明の第６の特徴は図９に示した如
く、ポリシシリコン等のゲート電極層６の上部に、酸化
膜等の層間絶縁膜層５を形成し、この層間絶縁膜装置を
介して、ゲート電極層６の上部に電流検出セルのボンデ
ィングパッド部９５を配置したことである。
く、ポリシシリコン等のゲート電極層６の上部に、酸化
膜等の層間絶縁膜層５を形成し、この層間絶縁膜装置を
介して、ゲート電極層６の上部に電流検出セルのボンデ
ィングパッド部９５を配置したことである。
【００２１】
【作用】本発明の第１〜第６の特徴の半導体装置では、
電流検出セル３１が主電流側ユニットセル３２，３２２
に挾まれるか、四方向を囲まれるように構成されている
ので、電流検出セル３１よりもはるかに大きな主電流側
ユニットセルのボンディングパッド部１２下部からのホ
ールの廻り込みがなくなり、電流検出セルと主電流側ユ
ニットセルに均等にホール電流が流れる。したがって電
流検出セル３１のラッチアップ電流密度と、主電流側ユ
ニットセル３２，３２２のラッチアップ電流密度が等し
くなり精密な電流検出ができ、同時にいわゆる転流ｄｖ
／ｄｔによる電流検出セルの破壊がなくなる。
電流検出セル３１が主電流側ユニットセル３２，３２２
に挾まれるか、四方向を囲まれるように構成されている
ので、電流検出セル３１よりもはるかに大きな主電流側
ユニットセルのボンディングパッド部１２下部からのホ
ールの廻り込みがなくなり、電流検出セルと主電流側ユ
ニットセルに均等にホール電流が流れる。したがって電
流検出セル３１のラッチアップ電流密度と、主電流側ユ
ニットセル３２，３２２のラッチアップ電流密度が等し
くなり精密な電流検出ができ、同時にいわゆる転流ｄｖ
／ｄｔによる電流検出セルの破壊がなくなる。
【００２２】また本発明の第１〜第６の特徴半導体装置
では、ライフタイムコントロールを行った場合と行なわ
なかった場合において、センス電圧に差が生じないの
で、精密な電流検出が可能となる。また選択的なライフ
タイムコントロールを行っても主電流側ユニットセルの
電流密度と電流検出セルの電流密度は等しくなるので、
精密な電流検出が可能となる。
では、ライフタイムコントロールを行った場合と行なわ
なかった場合において、センス電圧に差が生じないの
で、精密な電流検出が可能となる。また選択的なライフ
タイムコントロールを行っても主電流側ユニットセルの
電流密度と電流検出セルの電流密度は等しくなるので、
精密な電流検出が可能となる。
【００２３】また本発明の第４，第５および第６の特徴
の半導体装置では、大面積の半導体の所望の場所に電流
検出セルを配置し、電流検出用ボンディングパッドの配
置も自由度が増大するので、大電流用半導体装置の電流
集中も精密に検出できる。
の半導体装置では、大面積の半導体の所望の場所に電流
検出セルを配置し、電流検出用ボンディングパッドの配
置も自由度が増大するので、大電流用半導体装置の電流
集中も精密に検出できる。
【００２４】
【実施例】以下、図面を参照して本発明の実施例を説明
する。図１８〜２０（従来）と重複する部分には同一の
符号を用いている。図１，図２は本発明の第１の実施例
の電流検出セル内蔵ＩＧＢＴを説明する図である。図２
は電流検出セル３１およびその近傍の主電流側ユニット
セルであるエミッタセル３２を示す平面図（上面図）
で、図１は図２のＡ−Ａ′方向の断面図である。エミッ
タ電極９７、ｎ+ エミッタ領域９４、ｐ型ベース領域９
３等から構成される電流検出セル領域３１は、エミッタ
セル領域３２に囲まれている。エミッタセル領域３２、
電流検出セル領域３１のｐ型ベース領域３，９３は等間
隔で配置された構造となっている。エミッタセル領域３
２のｐ型ベース領域３の上には、ｎ+ 領域４とｐ型ベー
ス領域３とを表面で短絡するように金属エミッタ電極７
が形成されている。電流検出セル領域３１のｐ型ベース
領域９３の上にはｎ+ エミッタ領域９４とｐ型ベース領
域９３とを表面で短絡するように金属エミッタ電極９７
が形成され、ボンディングパッド９５に接続されてい
る。
する。図１８〜２０（従来）と重複する部分には同一の
符号を用いている。図１，図２は本発明の第１の実施例
の電流検出セル内蔵ＩＧＢＴを説明する図である。図２
は電流検出セル３１およびその近傍の主電流側ユニット
セルであるエミッタセル３２を示す平面図（上面図）
で、図１は図２のＡ−Ａ′方向の断面図である。エミッ
タ電極９７、ｎ+ エミッタ領域９４、ｐ型ベース領域９
３等から構成される電流検出セル領域３１は、エミッタ
セル領域３２に囲まれている。エミッタセル領域３２、
電流検出セル領域３１のｐ型ベース領域３，９３は等間
隔で配置された構造となっている。エミッタセル領域３
２のｐ型ベース領域３の上には、ｎ+ 領域４とｐ型ベー
ス領域３とを表面で短絡するように金属エミッタ電極７
が形成されている。電流検出セル領域３１のｐ型ベース
領域９３の上にはｎ+ エミッタ領域９４とｐ型ベース領
域９３とを表面で短絡するように金属エミッタ電極９７
が形成され、ボンディングパッド９５に接続されてい
る。
【００２５】このような構成であれば、図１９に示した
エミッタセルのボンディングパット１２の下のホール
や、図２の電流検出用ボンディングパッド９５下のホー
ルが、電流検出セルに過剰に流れることはなく、電流検
出セルの破壊耐量が低下することはない。また、スイッ
チングスピードをコントロールするためキャリアライフ
タイムを変化させても等しい電流検出出力を得ることの
できる。
エミッタセルのボンディングパット１２の下のホール
や、図２の電流検出用ボンディングパッド９５下のホー
ルが、電流検出セルに過剰に流れることはなく、電流検
出セルの破壊耐量が低下することはない。また、スイッ
チングスピードをコントロールするためキャリアライフ
タイムを変化させても等しい電流検出出力を得ることの
できる。
【００２６】次にこの第１の実施例の半導体装置の製造
方法を説明する。まずリンなどの不純物をドーピングし
た低不純物で比抵抗２０Ωｃｍ以上の厚さ２００−３５
０μｍ程度のｎ型シリコン半導体基板２（ｎ- ベース領
域）を用意し、このｎ- ベース領域２の表面（第１の主
面）全面を加熱酸化し０．８〜１．５μのフィールド酸
化膜を形成し、その後エミッタセル領域３２および電流
セル領域３１を形成する部分のフィールド酸化膜を除去
し、露出したＳｉ表面を再び加熱酸化してゲート絶縁膜
５を７０ｎｍ〜１００ｎｍ程度形成する。その上に５０
０ｎｍのポリシリコン膜６をＣＶＤ（Chemical Vapor D
eposition ）法等により形成する。この後ポリシリコン
膜６をフォトリソグラフィ技術およびＲＩＥ等を用いて
ゲート形状にパターンを形成し、その後このポリシリコ
ンゲート６とフィールド酸化膜をマスクとしてボロンを
深さ８μｍ程度拡散してエミッタセル領域と電流検出セ
ル領域のｐ型ベース領域３，９３を同時に形成する。次
にポリシリコンゲート６に囲まれた窓の中に熱酸化法又
はＣＶＤ法などにより酸化膜を形成し、その後フォトリ
ソグラフィによりエミッタ領域４，９４形成用の開孔を
持つ酸化膜マスク（図示せず）を形成し、この酸化膜と
ポリシリコンゲート６をマスクとしてあるいはさらにフ
ォトレジストをマスクとしてドーズ量５×１０15ｃｍ-2
の75Ａs + イオンの注入を行い、熱処理をしてエミッタ
セル領域と電流検出セル領域のｎ+ エミッタ領域４，９
４をｐ型ベース領域３内に形成する。次に、半導体基板
２の第１及び第２の主面の全面にＣＶＤ法により絶縁膜
５，１０を１５００ｎｍ程度形成する。その後、半導体
基板の第２の主面である裏面の工程を行う。つまりｎ-
ベース領域２の第２の主面の表面（裏面）の絶縁膜１０
を除去してからこの開孔部よりドーズ量１×１０15ｃｍ
-2〜１×１０16ｃｍ-2のボロン（11Ｂ+ ，49ＢＦ2 + ）
のイオン注入を行う。その後熱処理してｐ型コレクタ領
域１を表面からの深さが３〜１０μｍ程度になるように
形成する。コレクタ領域１を１０μｍ程度に深く形成す
るときは、第１の主面のゲート酸化膜５の形成の工程の
前に、気相拡散法等を用いて先にコレクタ領域形成の工
程を行ってもよい。第１及び第２の主面の絶縁膜５，１
０を選択的に除去し、第１の主面には、Ａｌ等の金属を
全面に形成した後パターニングし、エミッタセル領域お
よび電流検出セル領域の金属エミッタ電極７，９７およ
び金属ゲート電極（図１，２には金属ゲート電極は省略
している）を同時に形成する。第２の主面にはＡｌ，Ａ
ｕ，Ｍｏ、またはＷ等の金属を堆積させて金属コレクタ
電極９を形成し、図１に示す本発明の第１の実施例の半
導体装置が完成する。
方法を説明する。まずリンなどの不純物をドーピングし
た低不純物で比抵抗２０Ωｃｍ以上の厚さ２００−３５
０μｍ程度のｎ型シリコン半導体基板２（ｎ- ベース領
域）を用意し、このｎ- ベース領域２の表面（第１の主
面）全面を加熱酸化し０．８〜１．５μのフィールド酸
化膜を形成し、その後エミッタセル領域３２および電流
セル領域３１を形成する部分のフィールド酸化膜を除去
し、露出したＳｉ表面を再び加熱酸化してゲート絶縁膜
５を７０ｎｍ〜１００ｎｍ程度形成する。その上に５０
０ｎｍのポリシリコン膜６をＣＶＤ（Chemical Vapor D
eposition ）法等により形成する。この後ポリシリコン
膜６をフォトリソグラフィ技術およびＲＩＥ等を用いて
ゲート形状にパターンを形成し、その後このポリシリコ
ンゲート６とフィールド酸化膜をマスクとしてボロンを
深さ８μｍ程度拡散してエミッタセル領域と電流検出セ
ル領域のｐ型ベース領域３，９３を同時に形成する。次
にポリシリコンゲート６に囲まれた窓の中に熱酸化法又
はＣＶＤ法などにより酸化膜を形成し、その後フォトリ
ソグラフィによりエミッタ領域４，９４形成用の開孔を
持つ酸化膜マスク（図示せず）を形成し、この酸化膜と
ポリシリコンゲート６をマスクとしてあるいはさらにフ
ォトレジストをマスクとしてドーズ量５×１０15ｃｍ-2
の75Ａs + イオンの注入を行い、熱処理をしてエミッタ
セル領域と電流検出セル領域のｎ+ エミッタ領域４，９
４をｐ型ベース領域３内に形成する。次に、半導体基板
２の第１及び第２の主面の全面にＣＶＤ法により絶縁膜
５，１０を１５００ｎｍ程度形成する。その後、半導体
基板の第２の主面である裏面の工程を行う。つまりｎ-
ベース領域２の第２の主面の表面（裏面）の絶縁膜１０
を除去してからこの開孔部よりドーズ量１×１０15ｃｍ
-2〜１×１０16ｃｍ-2のボロン（11Ｂ+ ，49ＢＦ2 + ）
のイオン注入を行う。その後熱処理してｐ型コレクタ領
域１を表面からの深さが３〜１０μｍ程度になるように
形成する。コレクタ領域１を１０μｍ程度に深く形成す
るときは、第１の主面のゲート酸化膜５の形成の工程の
前に、気相拡散法等を用いて先にコレクタ領域形成の工
程を行ってもよい。第１及び第２の主面の絶縁膜５，１
０を選択的に除去し、第１の主面には、Ａｌ等の金属を
全面に形成した後パターニングし、エミッタセル領域お
よび電流検出セル領域の金属エミッタ電極７，９７およ
び金属ゲート電極（図１，２には金属ゲート電極は省略
している）を同時に形成する。第２の主面にはＡｌ，Ａ
ｕ，Ｍｏ、またはＷ等の金属を堆積させて金属コレクタ
電極９を形成し、図１に示す本発明の第１の実施例の半
導体装置が完成する。
【００２７】図３は本発明の第２の実施例を示すが、メ
ッシュ型セルを用いた場合である、エミッタセル領域の
ｐ型ベース領域３および電流検出セル領域のｐ型ベース
領域９３１，９３２，９３３，……，は正方形で示され
ているが、正方形に限る必要はなく、短辺と長辺の比が
１：５，１：１０，１：２０等の長方形でも良く６角
形，８角形でもよいことはもちろんである。図３におい
てｐ型ベース領域９３１を削除すれば、ボンディングパ
ッド９５の下からのホールのまわり込みはさらに少なく
なり、電流検出セルの破壊耐量はさらに増大する。
ッシュ型セルを用いた場合である、エミッタセル領域の
ｐ型ベース領域３および電流検出セル領域のｐ型ベース
領域９３１，９３２，９３３，……，は正方形で示され
ているが、正方形に限る必要はなく、短辺と長辺の比が
１：５，１：１０，１：２０等の長方形でも良く６角
形，８角形でもよいことはもちろんである。図３におい
てｐ型ベース領域９３１を削除すれば、ボンディングパ
ッド９５の下からのホールのまわり込みはさらに少なく
なり、電流検出セルの破壊耐量はさらに増大する。
【００２８】図４は本発明の第３の実施例である。図２
に示した本発明の第１の実施例とほぼ同様であるが、エ
ミッタセルのゲートポリシリコンと電流検出セルのゲー
トポリシリコンが接続され、その上にゲートボンディン
グパッド８５が形成されている。また、電流検出セルの
ｐ型ベース領域９３はエミッタセルのｐ型ベース領域３
よりも短く形成されている。図３においてｐ型ベース領
域９３１を削除した場合と同様に電流検出セルのボンデ
ィングパッド９５の下からホールのまわり込みがさらに
少なくなり、電流検出セルの破壊耐量がさらに増大す
る。ＩＧＢＴを高速に動作せるためにはゲートの抵抗お
よびゲートとエミッタ間の容量を減少させることが重要
である。図４でゲートボンディングパッド８５までポリ
シリコンのゲート電極６が長くなるとゲート抵抗が増大
し好ましくないので、ポリシリコンの代わりにＷ，Ｔｉ
などの高融点金属又はこれらのシリサイド，ポリサイド
等を用いるとよい。また図１８に示したようなセルの並
列した交叉指（インターディジタル）形状の電極形状に
すれば、ゲート抵抗の低減化と、エミッタ・ゲート間容
量の低減化が実現できる。後述する図１０，１１もイン
ターディジタル電極構造の一種である。
に示した本発明の第１の実施例とほぼ同様であるが、エ
ミッタセルのゲートポリシリコンと電流検出セルのゲー
トポリシリコンが接続され、その上にゲートボンディン
グパッド８５が形成されている。また、電流検出セルの
ｐ型ベース領域９３はエミッタセルのｐ型ベース領域３
よりも短く形成されている。図３においてｐ型ベース領
域９３１を削除した場合と同様に電流検出セルのボンデ
ィングパッド９５の下からホールのまわり込みがさらに
少なくなり、電流検出セルの破壊耐量がさらに増大す
る。ＩＧＢＴを高速に動作せるためにはゲートの抵抗お
よびゲートとエミッタ間の容量を減少させることが重要
である。図４でゲートボンディングパッド８５までポリ
シリコンのゲート電極６が長くなるとゲート抵抗が増大
し好ましくないので、ポリシリコンの代わりにＷ，Ｔｉ
などの高融点金属又はこれらのシリサイド，ポリサイド
等を用いるとよい。また図１８に示したようなセルの並
列した交叉指（インターディジタル）形状の電極形状に
すれば、ゲート抵抗の低減化と、エミッタ・ゲート間容
量の低減化が実現できる。後述する図１０，１１もイン
ターディジタル電極構造の一種である。
【００２９】図５は本発明の第４の実施例である。高耐
量特性を実現するために、エミッタセル領域のｎ+ エミ
ッタ領域４および電流検出セル領域のｎ+ エミッタ領域
９４の下に高不純物密度のｐ+ ベース領域３８，９３８
を形成し、このｎ+ エミッタ領域４，９４およびｐ+ ベ
ース領域３８，９３８を内部に含むようにｐ型ベース領
域３９，９３９が形成されている。ｐ+ ベース領域３
８，９３８の存在により寄生サイリスタのラッチアップ
が抑制される。ｎ- ベース領域２は第１〜第３の実施例
よりも高抵抗の基板たとえば５５〜２００Ωｃｍとし、
主動作領域でｎ-ベース領域２はほぼ空乏化しパンチス
ルーするようにし、ｎ+ バッファ層２０１によりそのパ
ンチスルーを阻止し、高耐圧を実現している。ｎ+ バッ
ファ層２０１はイオン注入で形成してもよいし、ｎ- 基
板２の裏面上にｎ+ バッファ層２０１，およびｎ- 層２
０２の連続エピタキシャル成長で形成してもよい。図５
ではｐ型コレクタ領域は複数の領域１０１に分割され、
その間にｎ+ ショート領域１０２が形成され、コレクタ
領域前面に蓄積される電子を引き抜くことによりテイル
電流のないターンオフが実現できるようにした、いわゆ
るコレクタショート構造が構成されている。ｎ+ ショー
ト領域１０２の繰り返しのピッチは電子の拡散長Ｌn の
２倍程度以下とすれば電子は有効に引き抜くことができ
る。ｎ+ ショート領域１０２とｐ型コレクタ領域は接触
していなくてもよい。またｎ- 層２０２を省略し、ｎ+
バッファ領域２０１とｎ+ ショート領域１０２とが連続
して形成されるようにしてもよい。高耐圧が必要でない
場合は診ｎ+ バッファ層２０１は省略しても良いし、テ
イル電流が許されるような低速スイッチングの用途では
コレクタショート構造は省略しても良い。
量特性を実現するために、エミッタセル領域のｎ+ エミ
ッタ領域４および電流検出セル領域のｎ+ エミッタ領域
９４の下に高不純物密度のｐ+ ベース領域３８，９３８
を形成し、このｎ+ エミッタ領域４，９４およびｐ+ ベ
ース領域３８，９３８を内部に含むようにｐ型ベース領
域３９，９３９が形成されている。ｐ+ ベース領域３
８，９３８の存在により寄生サイリスタのラッチアップ
が抑制される。ｎ- ベース領域２は第１〜第３の実施例
よりも高抵抗の基板たとえば５５〜２００Ωｃｍとし、
主動作領域でｎ-ベース領域２はほぼ空乏化しパンチス
ルーするようにし、ｎ+ バッファ層２０１によりそのパ
ンチスルーを阻止し、高耐圧を実現している。ｎ+ バッ
ファ層２０１はイオン注入で形成してもよいし、ｎ- 基
板２の裏面上にｎ+ バッファ層２０１，およびｎ- 層２
０２の連続エピタキシャル成長で形成してもよい。図５
ではｐ型コレクタ領域は複数の領域１０１に分割され、
その間にｎ+ ショート領域１０２が形成され、コレクタ
領域前面に蓄積される電子を引き抜くことによりテイル
電流のないターンオフが実現できるようにした、いわゆ
るコレクタショート構造が構成されている。ｎ+ ショー
ト領域１０２の繰り返しのピッチは電子の拡散長Ｌn の
２倍程度以下とすれば電子は有効に引き抜くことができ
る。ｎ+ ショート領域１０２とｐ型コレクタ領域は接触
していなくてもよい。またｎ- 層２０２を省略し、ｎ+
バッファ領域２０１とｎ+ ショート領域１０２とが連続
して形成されるようにしてもよい。高耐圧が必要でない
場合は診ｎ+ バッファ層２０１は省略しても良いし、テ
イル電流が許されるような低速スイッチングの用途では
コレクタショート構造は省略しても良い。
【００３０】図６は本発明の第５の実施例でＵＭＯＳ
（Ｕ−grooved ＭＯＳＦＥＴ）の場合である。主電流側
ユニットセル領域３２２は第２主電極領域であるｎ+ ソ
ース領域４４、ｐ型ベース領域３，ｎ- ドリフト領域２
２２、第１主電極領域であるドレイン領域２２１、ポリ
シリコンゲート電極６、金属ソース電極７７、金属ドレ
イン電極２２９から構成されている。電流検出セル領域
３１は第２主電極領域であるｎ+ ソース領域９４４，ｐ
型ベース領域９３、金属ソース電極９７７および主電流
側ユニットセルと共通のｎ- ドリフト領域２２２、第１
主電極領域であるｎ+ ドレイン領域２２１、金属ドレイ
ン電極２２９、ポリシリコン電極６等から構成されてい
る。ポリシリコンゲート電極はＵ型の溝の表面に形成さ
れたゲート絶縁膜５の上に形成されているが、ゲート電
極の抵抗を下げるためには、Ｔｉ，Ｗ等の高融点金属ま
たはこれらのシリサイドやポリサイドを用いるとよい。
第１〜４の実施例と同様に電流検出セル領域３１が主電
流側ユニットセル領域３２２の中央部に形成されている
ので、ボンディングパッド下部からのホールの廻り込み
による転流ｄｖ／ｄｔ破壊は抑止される。なお図１でｐ
型コレクタ領域１をｎ型ドレイン領域とすれば通常の縦
型パワーＭＯＳＦＥＴとなるがこれに本発明を用いてよ
いことはもちろんである。
（Ｕ−grooved ＭＯＳＦＥＴ）の場合である。主電流側
ユニットセル領域３２２は第２主電極領域であるｎ+ ソ
ース領域４４、ｐ型ベース領域３，ｎ- ドリフト領域２
２２、第１主電極領域であるドレイン領域２２１、ポリ
シリコンゲート電極６、金属ソース電極７７、金属ドレ
イン電極２２９から構成されている。電流検出セル領域
３１は第２主電極領域であるｎ+ ソース領域９４４，ｐ
型ベース領域９３、金属ソース電極９７７および主電流
側ユニットセルと共通のｎ- ドリフト領域２２２、第１
主電極領域であるｎ+ ドレイン領域２２１、金属ドレイ
ン電極２２９、ポリシリコン電極６等から構成されてい
る。ポリシリコンゲート電極はＵ型の溝の表面に形成さ
れたゲート絶縁膜５の上に形成されているが、ゲート電
極の抵抗を下げるためには、Ｔｉ，Ｗ等の高融点金属ま
たはこれらのシリサイドやポリサイドを用いるとよい。
第１〜４の実施例と同様に電流検出セル領域３１が主電
流側ユニットセル領域３２２の中央部に形成されている
ので、ボンディングパッド下部からのホールの廻り込み
による転流ｄｖ／ｄｔ破壊は抑止される。なお図１でｐ
型コレクタ領域１をｎ型ドレイン領域とすれば通常の縦
型パワーＭＯＳＦＥＴとなるがこれに本発明を用いてよ
いことはもちろんである。
【００３１】図７は本発明の第６の実施例でＥＳＴ（Em
itter Switched Thyristor）の場合である。主電流側ユ
ニットセル領域３２２は金属カソード電極７８、ｎ+ ソ
ース領域４８、ｎ+ フローティングカソード領域４９、
ｐ型ベース領域３、ｐ+ 領域９３３、ｎ- ドリフト領域
２６６、ｐ+ アノード領域２２７、金属アノード電極２
２８、ポリシリコンゲート電極６、絶縁膜５等から構成
されている。電流検出セル領域３１は金属カソード電極
９７８、ｎ+ ソース領域９４８、ｎ+ フローティングカ
ソード領域９４９、ｐ型ベース領域９３、ｐ+ 領域９３
３、ｎ- ドリフト領域２２６、ｐ+ アノード領域２２
７、金属アノード電極２２８、ポリシリコンゲート電極
６などから構成されている。ポリシリコンゲート電極６
に正の電圧を印加することによりｐ型ベース領域３，９
３の表面に形成されたｎチャネルＭＯＳＦＥＴが導通
し，ｎ+ フローティングカソード４９，９４９、ｐ型ベ
ース側３，９３、ｎ- ドリフト領域２２６、ｐ+ アノー
ド領域２２７からなるｎｐｎｐサイリスタがターンオン
する。電流検出セル領域３１が主電流側ユニットセル領
域３２２の中央部に形成されているので、ターンオフ時
のボンディングパッド下部からの過剰のホールの廻り込
みによるｄｖ／ｄｔ破壊は抑止される。
itter Switched Thyristor）の場合である。主電流側ユ
ニットセル領域３２２は金属カソード電極７８、ｎ+ ソ
ース領域４８、ｎ+ フローティングカソード領域４９、
ｐ型ベース領域３、ｐ+ 領域９３３、ｎ- ドリフト領域
２６６、ｐ+ アノード領域２２７、金属アノード電極２
２８、ポリシリコンゲート電極６、絶縁膜５等から構成
されている。電流検出セル領域３１は金属カソード電極
９７８、ｎ+ ソース領域９４８、ｎ+ フローティングカ
ソード領域９４９、ｐ型ベース領域９３、ｐ+ 領域９３
３、ｎ- ドリフト領域２２６、ｐ+ アノード領域２２
７、金属アノード電極２２８、ポリシリコンゲート電極
６などから構成されている。ポリシリコンゲート電極６
に正の電圧を印加することによりｐ型ベース領域３，９
３の表面に形成されたｎチャネルＭＯＳＦＥＴが導通
し，ｎ+ フローティングカソード４９，９４９、ｐ型ベ
ース側３，９３、ｎ- ドリフト領域２２６、ｐ+ アノー
ド領域２２７からなるｎｐｎｐサイリスタがターンオン
する。電流検出セル領域３１が主電流側ユニットセル領
域３２２の中央部に形成されているので、ターンオフ時
のボンディングパッド下部からの過剰のホールの廻り込
みによるｄｖ／ｄｔ破壊は抑止される。
【００３２】ＩＧＢＴはその高速、低イオン電流の特性
により多くのパワーエレクトロニクスの分野に急速に適
用にされるようになってきているが、１０００Ａクラス
以上の大電流の用途も期待されている。大電流化時に問
題となるのは半導体基板や結晶欠陥の不均一性、チップ
の温度分布あるいはデバイス構造に起因する電流集中、
あるいはマイクロプラズマ等により数千〜数十万個のセ
ルの配列のうちの特定の１個の素子がまず破壊し、その
後チップ全体が破壊に至る問題である。図８〜１３に示
す本発明の第７の実施例はこのうな大電流用のＩＧＢＴ
で、電流検出セルを複数個チップ内に備えた場合であ
る。図１２、図１３は等価回路を示す。図１２では複数
の電流セルＱs1，Ｑs2，……ＱSnのそれぞれに検出抵抗
Ｒsense1，Ｔsense2，……，Ｒsence-n を設け、それぞ
れのセンス電圧Ｖsense1，Ｖsense２，……，Ｖ
sense-n 検出し、基準電圧Ｖref （ＤＣ）と比較する場
合である（図１２はｎ＝２の場合である）。さらに、た
とえばｎ＝４とし、チップの４隅に電流検出セルのボン
ディングパッドを配置しても良く、ｎの数はチップ面積
に応じて選べばよい。個別に過電流が検出されるので、
わずかな電流集中も検出され破壊が防止されるが、チッ
プ内の配線や周辺回路が複雑となる欠点がある。図１３
では、各電流検出セルＱS1，ＱS2，ＱS3，……，Ｑsnの
センス電流を集合し、１つの検出抵抗Ｒsense によりセ
ンス電圧を検出している。大面積のチップ全体に配置さ
れたｎケの電流検出セルの全体の平均的な過電流を測定
することになり、若干、電流集中に対する応答特性が低
下するが、チップ内配線や周辺回路は簡単である利点を
有する。図１２の場合は、電流検出セル数だけボンディ
ングパッドを備える必要があり、電流検出セルの分だ
け、エミッタセルの面積占有率が低下するし、その結果
チップ面積当りのオン抵抗が増大する欠点があるか、図
１３では面積占有率も低下しない。図８はチップ全体の
平面図を示すが、図１２と図１３とを組み合わせた実施
例で、４個の電流検出セルを一つのボンディングパッド
９５に集合し、その電流検出セルのボンディングパッド
Ｓ1 ，Ｓ2 を２個配置した場合である。図８では幅３０
０μｍの帯状のエミッタボンディングパッド７５が４
本、ゲートボンディングパッド８５が３本縦方向に配列
され、その間にエミッタセルおよび電流検出セルが行お
よび列を構成して１００万個配列されている。図８では
模式的にエミッタセル、電流検出セルを拡大して示して
いるが、実際はボンディングパッド幅に比してはるかに
小さい。図３においても電流検出セルが複数個の場合を
示したが、第７の発明では、複数個の電流セルがチップ
上にそれぞれ離散して配列されている点が異なる。図８
の左下の○印の拡大図が図１０であり、図１０のＸ−
Ｘ′方向の断面図が図１１である。電流検出セルのｐ型
ベース領域９３が、エミッタセルのｐ型ベース領域３に
挾まれて配列され、ボンディングパッド下部からのホー
ルの廻り込みはない。図２〜４と比して、図８では４方
向の周辺をすべてエミッタセルで囲まれているので、よ
り本発明の効果が発揮される。図９は図８のＹ−Ｙ′方
向の断面図で電流検出セルのボンディングパッド９５の
構造を示す。電流検出セルのボンディングパッド９５
は、ゲートポリシリコンの帯の上部に形成された層間絶
縁膜となる酸化膜５の上に形成されている。層間絶縁膜
としては酸化膜５のかわりに窒化膜、ＰＳＧ膜や酸素ド
ープのポリシリコンによるいわゆるＳＩＰＯＳ（Semi I
nsulating Poly-Silion)等の他の絶縁膜でもよい。ボン
ディングパッド８５となる金属の帯は図８，９では２分
割されているが、その下部のゲートポリシリコン６の帯
で互いに接続されている。ゲートポリシリコン６の帯の
上に電流検出用ボンディングパッド９５が形成されてい
るので、主電流側ユニットセルのチップ全体に対する面
積占有率が低下することもない。さらに、電流検出用ボ
ンディングパッド９５はゲートポリシリコン６の帯の上
ならばどこでも配置できるので、電流検出セルを基板の
中央部付近に設けることも容易てあ。したがって、大電
流半導体装置の、基板中央部付近の主電流側ユニットセ
ルの電流集中も精密に検出できる。本発明の第７の実施
例は、ｎバッファ付ＩＧＢＴ、コレクタショート型ＩＧ
ＢＴ、ショットキードレインコンタクトＩＧＢＴ等他の
ＩＧＢＴや、ＩＧＢＴ以外のＭＯＳＦＥＴ，ＥＳＴ，Ｕ
ＭＯＳＦＥＴ，ＭＣＴ等の他の絶縁ゲート型半導体装置
へ適用できることはもちろんである。
により多くのパワーエレクトロニクスの分野に急速に適
用にされるようになってきているが、１０００Ａクラス
以上の大電流の用途も期待されている。大電流化時に問
題となるのは半導体基板や結晶欠陥の不均一性、チップ
の温度分布あるいはデバイス構造に起因する電流集中、
あるいはマイクロプラズマ等により数千〜数十万個のセ
ルの配列のうちの特定の１個の素子がまず破壊し、その
後チップ全体が破壊に至る問題である。図８〜１３に示
す本発明の第７の実施例はこのうな大電流用のＩＧＢＴ
で、電流検出セルを複数個チップ内に備えた場合であ
る。図１２、図１３は等価回路を示す。図１２では複数
の電流セルＱs1，Ｑs2，……ＱSnのそれぞれに検出抵抗
Ｒsense1，Ｔsense2，……，Ｒsence-n を設け、それぞ
れのセンス電圧Ｖsense1，Ｖsense２，……，Ｖ
sense-n 検出し、基準電圧Ｖref （ＤＣ）と比較する場
合である（図１２はｎ＝２の場合である）。さらに、た
とえばｎ＝４とし、チップの４隅に電流検出セルのボン
ディングパッドを配置しても良く、ｎの数はチップ面積
に応じて選べばよい。個別に過電流が検出されるので、
わずかな電流集中も検出され破壊が防止されるが、チッ
プ内の配線や周辺回路が複雑となる欠点がある。図１３
では、各電流検出セルＱS1，ＱS2，ＱS3，……，Ｑsnの
センス電流を集合し、１つの検出抵抗Ｒsense によりセ
ンス電圧を検出している。大面積のチップ全体に配置さ
れたｎケの電流検出セルの全体の平均的な過電流を測定
することになり、若干、電流集中に対する応答特性が低
下するが、チップ内配線や周辺回路は簡単である利点を
有する。図１２の場合は、電流検出セル数だけボンディ
ングパッドを備える必要があり、電流検出セルの分だ
け、エミッタセルの面積占有率が低下するし、その結果
チップ面積当りのオン抵抗が増大する欠点があるか、図
１３では面積占有率も低下しない。図８はチップ全体の
平面図を示すが、図１２と図１３とを組み合わせた実施
例で、４個の電流検出セルを一つのボンディングパッド
９５に集合し、その電流検出セルのボンディングパッド
Ｓ1 ，Ｓ2 を２個配置した場合である。図８では幅３０
０μｍの帯状のエミッタボンディングパッド７５が４
本、ゲートボンディングパッド８５が３本縦方向に配列
され、その間にエミッタセルおよび電流検出セルが行お
よび列を構成して１００万個配列されている。図８では
模式的にエミッタセル、電流検出セルを拡大して示して
いるが、実際はボンディングパッド幅に比してはるかに
小さい。図３においても電流検出セルが複数個の場合を
示したが、第７の発明では、複数個の電流セルがチップ
上にそれぞれ離散して配列されている点が異なる。図８
の左下の○印の拡大図が図１０であり、図１０のＸ−
Ｘ′方向の断面図が図１１である。電流検出セルのｐ型
ベース領域９３が、エミッタセルのｐ型ベース領域３に
挾まれて配列され、ボンディングパッド下部からのホー
ルの廻り込みはない。図２〜４と比して、図８では４方
向の周辺をすべてエミッタセルで囲まれているので、よ
り本発明の効果が発揮される。図９は図８のＹ−Ｙ′方
向の断面図で電流検出セルのボンディングパッド９５の
構造を示す。電流検出セルのボンディングパッド９５
は、ゲートポリシリコンの帯の上部に形成された層間絶
縁膜となる酸化膜５の上に形成されている。層間絶縁膜
としては酸化膜５のかわりに窒化膜、ＰＳＧ膜や酸素ド
ープのポリシリコンによるいわゆるＳＩＰＯＳ（Semi I
nsulating Poly-Silion)等の他の絶縁膜でもよい。ボン
ディングパッド８５となる金属の帯は図８，９では２分
割されているが、その下部のゲートポリシリコン６の帯
で互いに接続されている。ゲートポリシリコン６の帯の
上に電流検出用ボンディングパッド９５が形成されてい
るので、主電流側ユニットセルのチップ全体に対する面
積占有率が低下することもない。さらに、電流検出用ボ
ンディングパッド９５はゲートポリシリコン６の帯の上
ならばどこでも配置できるので、電流検出セルを基板の
中央部付近に設けることも容易てあ。したがって、大電
流半導体装置の、基板中央部付近の主電流側ユニットセ
ルの電流集中も精密に検出できる。本発明の第７の実施
例は、ｎバッファ付ＩＧＢＴ、コレクタショート型ＩＧ
ＢＴ、ショットキードレインコンタクトＩＧＢＴ等他の
ＩＧＢＴや、ＩＧＢＴ以外のＭＯＳＦＥＴ，ＥＳＴ，Ｕ
ＭＯＳＦＥＴ，ＭＣＴ等の他の絶縁ゲート型半導体装置
へ適用できることはもちろんである。
【００３３】なお、以上の実施例ではｎチャネル型ＩＧ
ＢＴ ｎチャネル型ＭＯＳトランジスタ等のｎチャネル
型半導体装置について説明したが、導電型を逆にしｐチ
ャネル型としてもよいことはもちろんである。特にｐチ
ャネル型ＩＧＢＴではターンオフ時に電子が高電界中の
空乏層内部を走行することになるが、電子のアバランシ
ェ増幅は正孔（ホール）のアバラシェ増幅より生じやす
く、そのためｐチャネル型ＩＧＢＴのｄｖ／ｄｔ耐量は
小さい。したがって本発明の特徴はｐチャネル型ＩＧＢ
Ｔでより発揮される。またＳｉデバイスに限定する必要
はなく、ＳｉＣでパワーＭＯＳデバイスを構成すれば、
特に６００℃以上での高温においても高ｄｖ／ｄｔ耐量
のパワーデバイスが実現される。またＧａＡｓ−ＧａＡ
ｌＡｓヘテロ接合による絶縁ゲート構造の半導体装置や
ＩｎＰの表面に形成したＳｉＯ2膜によるＭＯＳ型半導
体装置等他の絶縁ゲート型半導体装置に適用できること
はもちろんである。また本発明は、絶縁ゲート型以外の
半導体デバイスにおいても、基板側からの少数キャリア
の廻り込みが問題になる場合にも適用可能である。
ＢＴ ｎチャネル型ＭＯＳトランジスタ等のｎチャネル
型半導体装置について説明したが、導電型を逆にしｐチ
ャネル型としてもよいことはもちろんである。特にｐチ
ャネル型ＩＧＢＴではターンオフ時に電子が高電界中の
空乏層内部を走行することになるが、電子のアバランシ
ェ増幅は正孔（ホール）のアバラシェ増幅より生じやす
く、そのためｐチャネル型ＩＧＢＴのｄｖ／ｄｔ耐量は
小さい。したがって本発明の特徴はｐチャネル型ＩＧＢ
Ｔでより発揮される。またＳｉデバイスに限定する必要
はなく、ＳｉＣでパワーＭＯＳデバイスを構成すれば、
特に６００℃以上での高温においても高ｄｖ／ｄｔ耐量
のパワーデバイスが実現される。またＧａＡｓ−ＧａＡ
ｌＡｓヘテロ接合による絶縁ゲート構造の半導体装置や
ＩｎＰの表面に形成したＳｉＯ2膜によるＭＯＳ型半導
体装置等他の絶縁ゲート型半導体装置に適用できること
はもちろんである。また本発明は、絶縁ゲート型以外の
半導体デバイスにおいても、基板側からの少数キャリア
の廻り込みが問題になる場合にも適用可能である。
【００３４】さらに図１１に示したような過電流保護回
路等の周辺回路を同一基板上に搭載し、インテリジェン
トパワーモジュール（ＩＰＭ）としたり、同一基板上に
集積化しモノリシックＩＣとすることも有効である。
路等の周辺回路を同一基板上に搭載し、インテリジェン
トパワーモジュール（ＩＰＭ）としたり、同一基板上に
集積化しモノリシックＩＣとすることも有効である。
【００３５】
【発明の効果】以上のように本発明によれば、電流検出
セルがエミッタセル領域等の主電流側ユニットセルに囲
まれるように形成されているので、ターンオフ時にボン
ディングパッド下部の基板に蓄積されたキャリアが電流
検出セルに集中するようなことが生じないこととなる。
図１４には本発明の第１の実施例で示したＩＧＢＴにお
ける電流検出セルのラッチアップ電流密度のエミッタセ
ルのラッチアップ電流密度に対する比を従来技術（○）
と本発明（●）の場合について示した。図１４に示すよ
うに、従来例では電流検出セルのラッチアップ電流密度
が主電流側ユニットセルであるエミッタセルのラッチア
ップ電流密度に比べ２／３程度に低下していたのに対
し、本発明の構造の場合、電流検出セルのラッチアップ
電流密度はエミッタセルのラッチアップ電流密度と等し
いレベルまで改善できた。したがって、精密な電流測定
が可能となると同時に、ターンオフ時に電流検出セルに
ホール電流が集中して転流ｄｖ／ｄｔ確認する心配がな
くなる。
セルがエミッタセル領域等の主電流側ユニットセルに囲
まれるように形成されているので、ターンオフ時にボン
ディングパッド下部の基板に蓄積されたキャリアが電流
検出セルに集中するようなことが生じないこととなる。
図１４には本発明の第１の実施例で示したＩＧＢＴにお
ける電流検出セルのラッチアップ電流密度のエミッタセ
ルのラッチアップ電流密度に対する比を従来技術（○）
と本発明（●）の場合について示した。図１４に示すよ
うに、従来例では電流検出セルのラッチアップ電流密度
が主電流側ユニットセルであるエミッタセルのラッチア
ップ電流密度に比べ２／３程度に低下していたのに対
し、本発明の構造の場合、電流検出セルのラッチアップ
電流密度はエミッタセルのラッチアップ電流密度と等し
いレベルまで改善できた。したがって、精密な電流測定
が可能となると同時に、ターンオフ時に電流検出セルに
ホール電流が集中して転流ｄｖ／ｄｔ確認する心配がな
くなる。
【００３６】図１５，１６はＩＧＢＴの電流検出セルの
センス端子に接続した検出抵抗（Ｒsense ）の両端の電
圧降下すなわちセンス電圧（Ｖsense ）とコレクタ電流
Ｉcとの関係を示す図で、図１５は本発明の場合、図１
６は従来技術の場合を示す。図１６に示されるように従
来の構造の場合はライフタイムコントロールを行った場
合（Ｓｈｏｒｔτ）とライフタイムコントロールを行な
わなかった場合（Ｌｏｎｇτ）とではＶsense が大きく
異って検出される。本発明の構造は、電流検出セルをエ
ミッタセルにはさまれるように、かつ等間隔に配置した
ので、ライフタイムコントロールを行った場合（Ｓｈｏ
ｒｔτ）とライフタイムコントロールを行なわなかった
場合（Ｌｏｎｇτ）でセンス電圧Ｖsense は、同一コレ
クター電流Ｉc において、ほとんど同じ値である。な
お、図１５，１６はライフタイムコントロールを基板の
全面に行った場合であるが、主電流通路のみに部分的に
ヘリウム等の照射を行なってライフタイムコントロール
を行った場合は、さらにライフタイムコントロールのセ
ンス電圧に与える影響は従来技術では大きいことは容易
に理解できるが、この場合でも本発明によればほとんど
差ない。したがってヘリウム等の部分的照射により、全
面照射の場合よりもオン電圧とターンオフ時間とのトレ
ードオフ関係を改善すると同時に、高速、低オン電圧で
しかもセンス電圧Ｖsense の測定誤差の生じない、精密
・電流検出セル内蔵のＩＧＢＴ等の半導体パワーデバイ
スが得られる。キャリアライフタイムコントロールはこ
の他、電子線照射、プロトン照射、白金のイオン注入あ
るいはこれらの組み合わせで行ってもよい。したがって
ライフタイムコントロールを行った場合も精密な過電流
の検出が可能となり、より安全な半導体装置の駆動が実
現される。
センス端子に接続した検出抵抗（Ｒsense ）の両端の電
圧降下すなわちセンス電圧（Ｖsense ）とコレクタ電流
Ｉcとの関係を示す図で、図１５は本発明の場合、図１
６は従来技術の場合を示す。図１６に示されるように従
来の構造の場合はライフタイムコントロールを行った場
合（Ｓｈｏｒｔτ）とライフタイムコントロールを行な
わなかった場合（Ｌｏｎｇτ）とではＶsense が大きく
異って検出される。本発明の構造は、電流検出セルをエ
ミッタセルにはさまれるように、かつ等間隔に配置した
ので、ライフタイムコントロールを行った場合（Ｓｈｏ
ｒｔτ）とライフタイムコントロールを行なわなかった
場合（Ｌｏｎｇτ）でセンス電圧Ｖsense は、同一コレ
クター電流Ｉc において、ほとんど同じ値である。な
お、図１５，１６はライフタイムコントロールを基板の
全面に行った場合であるが、主電流通路のみに部分的に
ヘリウム等の照射を行なってライフタイムコントロール
を行った場合は、さらにライフタイムコントロールのセ
ンス電圧に与える影響は従来技術では大きいことは容易
に理解できるが、この場合でも本発明によればほとんど
差ない。したがってヘリウム等の部分的照射により、全
面照射の場合よりもオン電圧とターンオフ時間とのトレ
ードオフ関係を改善すると同時に、高速、低オン電圧で
しかもセンス電圧Ｖsense の測定誤差の生じない、精密
・電流検出セル内蔵のＩＧＢＴ等の半導体パワーデバイ
スが得られる。キャリアライフタイムコントロールはこ
の他、電子線照射、プロトン照射、白金のイオン注入あ
るいはこれらの組み合わせで行ってもよい。したがって
ライフタイムコントロールを行った場合も精密な過電流
の検出が可能となり、より安全な半導体装置の駆動が実
現される。
【００３７】また、本発明によれば、大面積のチップの
複数の箇所に電流検出セルを配置できるので、電流集中
による半導体装置の破壊が防止され、その結果さらに大
電流を高速かつ低オン電圧で制御可能となる。特に大面
積のチップの中央部付近の電流集中を検出するように電
流検出セルを配置することが可能となるので１０００Ａ
クラス以上の大電流用パワーデバイスの安定な動作が確
保でき、したがって広範なパワーエレクトロニクスの分
野への応用が可能となる。
複数の箇所に電流検出セルを配置できるので、電流集中
による半導体装置の破壊が防止され、その結果さらに大
電流を高速かつ低オン電圧で制御可能となる。特に大面
積のチップの中央部付近の電流集中を検出するように電
流検出セルを配置することが可能となるので１０００Ａ
クラス以上の大電流用パワーデバイスの安定な動作が確
保でき、したがって広範なパワーエレクトロニクスの分
野への応用が可能となる。
【図１】本発明の第１の実施例に係る半導体装置（ｎチ
ャネル型ＩＧＢＴ）の断面図。
ャネル型ＩＧＢＴ）の断面図。
【図２】本発明の第１の実施例に係る半導体装置の平面
図。
図。
【図３】本発明の第２の実施例に係る半導体装置の（ｎ
チャネル型ＩＧＢＴ）の平面図。
チャネル型ＩＧＢＴ）の平面図。
【図４】本発明の第３の実施例に係る半導体装置（ｎチ
ャネル型ＩＧＢＴ）の平面図。
ャネル型ＩＧＢＴ）の平面図。
【図５】本発明の第４の実施例に係る半導体装置（ｎチ
ャネル型ＩＧＢＴ）の断面図。
ャネル型ＩＧＢＴ）の断面図。
【図６】本発明の第５の実施例に係る半導体装置（ＵＭ
ＯＳＦＥＴ）の断面図。
ＯＳＦＥＴ）の断面図。
【図７】本発明の第６の実施例に係る半導体装置（ＥＳ
Ｔ）の断面図。
Ｔ）の断面図。
【図８】本発明の第７の実施例に係る半導体装置（ｎチ
ャネル型ＩＧＢＴ）のチップ全体の断面図。エミッタセ
ルおよび電流検出セルは拡大して模式的に表わしてい
る。
ャネル型ＩＧＢＴ）のチップ全体の断面図。エミッタセ
ルおよび電流検出セルは拡大して模式的に表わしてい
る。
【図９】図８のＹ−Ｙ′方向の断面図。
【図１０】図８の部分拡大図。
【図１１】図１０のＸ−Ｘ′方向の断面図。
【図１２】本発明の第７の実施例に係る回路図。
【図１３】本発明の第７の実施例に係る回路図。
【図１４】ラッチアップ電流密度の本発明と従来技術に
おける比較図。
おける比較図。
【図１５】本発明におけるセンス電圧とコレクター電流
との関係。
との関係。
【図１６】従来技術におけるセンス電圧とコレクター電
流との関係。
流との関係。
【図１７】従来技術におけるカレントセンス内蔵ＩＧＢ
Ｔの周辺回路を含めた回路図。
Ｔの周辺回路を含めた回路図。
【図１８】従来のＩＧＢＴの斜視図。
【図１９】従来のカレントセンス内蔵ＩＧＢＴの断面
図。
図。
【図２０】従来のカレントセンス内蔵ＩＧＢＴの平面
図。
図。
１，１０１ ｐ型コレクタ領域（第１主電極領域） ２ ｎ- ベース領域 ３，３９ エミッタセルのｐ型ベース領域 ９３，９３１，９３２，……，９３５，９３９ 電流検
出セルのｐ型ベース領域 ４ エミッタセルのｎ+ エミッタ領域（第２主電極領
域） ９４ 電流検出セルのｎ+ エミッタ領域（第２主電極領
域） ５ 絶縁膜 ６ ゲートポリシリコン ７ エミッタセルの金属エミッタ電極 ８３，９３３ ｐ型領域 ８５ ゲートボンディングパッド ９７ 電流検出セルのエミッタ電極 ９ 金属コレクタ電極 １２ 主電流側セルのボンディングパッド ９５ 電流検出用ボンディングパッド １０２ ｎ+ ショート領域 ２０１ ｎ+ バッファ層 ２０２ ｎ- 領域 ３８ エミッタセルのｐ+ 型ベース領域 ９３８ 電流検出セルのｐ+ 型ベース領域 ４４ 主電流側ユニットセルのｎ+ ソース領域 ９４４ 電流検出セルのｎ+ ソース領域 ２２１ ｎ+ ドレイン領域（第１主電極領域） ２２２，２２６ ｎ- ドリフト領域 ２２７ ｐ+ アノード領域（第１主電極領域） ２２９ 金属ドレイン電極 ２２８ 金属アノード電極 ７７ 主電流側ユニットセルの金属ソース電極 ９７７ 電流検出セルの金属ソース電極 ７８ 主電流側ユニットセルの金属カソード電極 ９７８ 電流検出セルの金属カソード電極 ４８ 主電流側ユニットセルのｎ+ ソース領域（第２主
電極領域） ９４８ 電流検出セルのｎ+ ソース領域（第２主電極領
域） ４９ 主電流側ユニットセルのフローティングカソード
領域（第２主電極領域） ９４９ 電流検出セルのフロ
ーティングカソード領域（第２主電極領域）
出セルのｐ型ベース領域 ４ エミッタセルのｎ+ エミッタ領域（第２主電極領
域） ９４ 電流検出セルのｎ+ エミッタ領域（第２主電極領
域） ５ 絶縁膜 ６ ゲートポリシリコン ７ エミッタセルの金属エミッタ電極 ８３，９３３ ｐ型領域 ８５ ゲートボンディングパッド ９７ 電流検出セルのエミッタ電極 ９ 金属コレクタ電極 １２ 主電流側セルのボンディングパッド ９５ 電流検出用ボンディングパッド １０２ ｎ+ ショート領域 ２０１ ｎ+ バッファ層 ２０２ ｎ- 領域 ３８ エミッタセルのｐ+ 型ベース領域 ９３８ 電流検出セルのｐ+ 型ベース領域 ４４ 主電流側ユニットセルのｎ+ ソース領域 ９４４ 電流検出セルのｎ+ ソース領域 ２２１ ｎ+ ドレイン領域（第１主電極領域） ２２２，２２６ ｎ- ドリフト領域 ２２７ ｐ+ アノード領域（第１主電極領域） ２２９ 金属ドレイン電極 ２２８ 金属アノード電極 ７７ 主電流側ユニットセルの金属ソース電極 ９７７ 電流検出セルの金属ソース電極 ７８ 主電流側ユニットセルの金属カソード電極 ９７８ 電流検出セルの金属カソード電極 ４８ 主電流側ユニットセルのｎ+ ソース領域（第２主
電極領域） ９４８ 電流検出セルのｎ+ ソース領域（第２主電極領
域） ４９ 主電流側ユニットセルのフローティングカソード
領域（第２主電極領域） ９４９ 電流検出セルのフロ
ーティングカソード領域（第２主電極領域）
Claims (8)
- 【請求項１】 主電流側ユニットセルと、電流検出用ボ
ンディングパッド部を有した電流検出セルとを同一半導
体基板上に形成した半導体装置において、該電流検出セ
ルが該主電流側ユニットセルに挾まれていることを特徴
とする半導体装置。 - 【請求項２】 前記主電流側ユニットセルと前記電流検
出セルとはすべて等間隔で配置されていることを特徴と
する請求項１記載の半導体装置。 - 【請求項３】 前記電流検出セルの長辺の寸法が前記主
電流ユニットセルの長辺の寸法よりも短いことを特徴と
する請求項１記載の装置。 - 【請求項４】 前記電流検出セルの４方向の周辺が前記
主電流側ユニットセルで囲まれていることを特徴とする
請求項１記載の半導体装置。 - 【請求項５】 前記電流検出セルを複数個有することを
特徴とする請求項１記載の半導体装置。 - 【請求項６】 第１主電極領域となる第１の半導体層
と、該第１の半導体層の上部に形成された第１導電型低
不純物密度の第２の半導体層と、該第２の半導体層の上
部に形成された第２導電型の第１および第２のベース領
域と、該第１および第２のベース領域の内部にそれぞれ
形成された第１導電型高不純物密度の第１および第２の
第２主電極領域と、該第２の半導体層および第１，第２
のベース領域の上部に形成された絶縁膜と、該絶縁膜の
上部に形成されたゲート電極層と、該第１のベース領域
の表面において該第１の第２主電極領域および該第１の
ベース領域に接触した第１の金属第２主電極と、該第２
のベース領域の表面において該第２の第２主電極領域お
よび該第２のベース領域に接触した第２の金属第２主電
極と、該第２の金属第２主電極に電気的に接触した電流
検出用ボンディングパッド部とを少なく共具備し、 前記第２のベース領域は前記第１のベース領域に挾まれ
ていることを特徴とする半導体装置。 - 【請求項７】 前記ゲート電極層の上部に、層間絶縁膜
層を形成し、該層間絶縁膜層を介して前記ゲート電極層
の上部へ前記電流検出用ボンディングパッド部を配置し
たことを特徴とする請求項６記載の半導体装置。 - 【請求項８】 第１主電極領域となる第１の半導体層
と、該第１の半導体層の上部に形成された第１導電型低
不純物密度の第２の半導体層と、該第２の半導体層の上
部に形成された第２の導電型の第１および第２のベース
領域と、該第１および第２のベース領域の上部にそれぞ
れ形成された第１導電型高不純物密度の第１および第２
の第２主電極領域とを少なく共具備した半導体基体と、
該半導体基体の表面から該第２の半導体層に達すべく形
成された溝部と、該溝部の内壁表面に形成された絶縁膜
と、該絶縁膜に接して形成されたゲート電極層と、該第
１の第２主電極領域に接触した第１の金属第２主電極
と、該第２の第２主電極領域に接触した第１の金属第２
主電極と、該第２の金属第２主電極に電気的に接触した
電流検出用ボンディングパッド部とを少なく共具備し、 前記第２のベース領域は前記第１のベース領域に挟まれ
ていることを特徴とする半導体装置。
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- 1994-08-02 JP JP18146794A patent/JP3338185B2/ja not_active Expired - Fee Related
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