JPH08148675A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH08148675A JPH08148675A JP28010994A JP28010994A JPH08148675A JP H08148675 A JPH08148675 A JP H08148675A JP 28010994 A JP28010994 A JP 28010994A JP 28010994 A JP28010994 A JP 28010994A JP H08148675 A JPH08148675 A JP H08148675A
- Authority
- JP
- Japan
- Prior art keywords
- conductivity type
- region
- semiconductor substrate
- electrode
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】ＩＧＢＴの短絡耐量を向上させる過電流保護回
路で使用されるＭＯＳＦＥＴとショットキーダイオード
をワンチップ化し、ＩＧＢＴモジュールの小型化、低コ
スト化を図る。 【構成】縦形ＭＯＳＦＥＴで比抵抗が０．１ないし１０
Ω−ｃｍのｎ- 層１とＡｌ膜９からなるドレイン電極７
とをショットキー接合１８とする。
路で使用されるＭＯＳＦＥＴとショットキーダイオード
をワンチップ化し、ＩＧＢＴモジュールの小型化、低コ
スト化を図る。 【構成】縦形ＭＯＳＦＥＴで比抵抗が０．１ないし１０
Ω−ｃｍのｎ- 層１とＡｌ膜９からなるドレイン電極７
とをショットキー接合１８とする。
Description
【０００１】
【産業上の利用分野】この発明は、電流検出端子を有す
る絶縁ゲート形素子と接続する過電流保護回路におい
て、ゲート逆バイアス時にゲート駆動回路に電流が逆流
するのを防止するダイオードがＭＯＳＦＥＴまたはバイ
ポーラトランジスタに順直列に接続された半導体装置に
関する。
る絶縁ゲート形素子と接続する過電流保護回路におい
て、ゲート逆バイアス時にゲート駆動回路に電流が逆流
するのを防止するダイオードがＭＯＳＦＥＴまたはバイ
ポーラトランジスタに順直列に接続された半導体装置に
関する。
【０００２】
【従来の技術】半導体素子において、主回路が短絡した
とき、半導体素子自身で短絡時のエネルギーを吸収して
主回路動作を短時間に安全に停止させることが重要であ
る。この短絡時のエネルギーを半導体素子自身で絞り込
みこの短絡に耐えることが必要で、短絡耐量の大きい半
導体素子が必要となる。半導体素子としてＩＧＢＴ（絶
縁ゲート形バイポーラトランジスタ）が多用されてお
り、このＩＧＢＴではこの短絡耐量を大きくするため
に、ＩＧＢＴのゲート端子とエミッタ端子間に過電流保
護回路を設け、主回路が短絡したときにＩＧＢＴのゲー
ト電位を低下させて主電流を絞り込み、短絡時に素子で
吸収しなければ成らない短絡エネルギーを小さく抑制し
て素子を破壊することなしに、安全に回路動作を停止さ
せることが行われている。この過電流保護回路の構成は
‘９３ＩＳＰＳＤ（ｐｐ２４−２９）に筆者らにより発
表されており、その回路を図５に示す。主電流を通電す
る主回路素子であるＩＧＢＴ１９は電流検出端子２０を
有している。主電流はコレクタ端子１７から流入しエミ
ッタ端子１６へ流出する。この主電流の極一部が電流検
出端子２０から流出しこの電流を過電流保護回路２５で
捕らえてコレクタ端子１７から流入する主電流を抑制す
る。その動作を次に説明する。ＩＧＢＴ１９の電流検出
端子２０からの電流が過電流保護回路２５を構成するＭ
ＯＳＦＥＴ２２のゲート端子１０とソース端子１１間に
接続された抵抗（Ｒｓ）２３を通ってＩＧＢＴ１９のエ
ミッタ端子１６側に流れる。主電流が大きくなると、電
流検出端子２０からの電流もそれに比例して増大し、抵
抗２３が接続しているＭＯＳＦＥＴ２２のゲート端子１
０の電位が上昇し、ＭＯＳＦＥＴ２２のゲートしきい値
電圧を越えるとＭＯＳＦＥＴ２２がオン状態に入りＭＯ
ＳＦＥＴ２２のドレイン−ソース間電圧が小さい値とな
る。そのため、ショットキーダイオード（ＳＢＤ）２４
を介して接続しているＩＧＢＴ１９のゲート部２１の電
位は低下しＩＧＢＴ１９のコレクタ端子１７に流入する
電流は抑えられる。コレクタ端子１７からの流入する電
流が大きく成ろうとすると、ＭＯＳＦＥＴ２２のゲート
端子１０の電位が増大し、ＭＯＳＦＥＴ２２のドレイン
−ソース間電圧はさらに低下の方向に動きＩＧＢＴ１９
のゲート部２１の電位が低下しＩＧＢＴ１９のコレクタ
端子１７から流入する電流を抑制する。このため、ＩＧ
ＢＴ１９のコレクタ−エミッタ間電圧は電源電圧を維持
し、抑制された電流が流れるため２０μｓ程度の期間は
ＩＧＢＴ１９が破壊せずに耐える。この２０μｓ程度の
期間内にＩＧＢＴ１９のゲート電位をしきい値電圧以下
（通常負電位とする）にしてＩＧＢＴ１９をオフ状態に
して主電流を安全に遮断する。また、ＩＧＢＴ１９をオ
フするときにはゲート端子１５をエミッタ端子１６に対
し負電位にするため、ゲート端子１５に負電圧が印加で
きるようにＭＯＳＦＥＴ２２（ソース側アノード、ドレ
イン側カソードの寄生ダイオード形成されている）に逆
阻止用のダイオード２４（図ではショットキーダイオー
ド）を直列に接続する必要がある。また回路動作上、Ｉ
ＧＢＴ１９のエミッタ端子１６がコレクタ端子１７より
高くなることがあり、その時、ＩＧＢＴ１９のエミッタ
端子１６−ＭＯＳＦＥＴ２２−ＩＧＢＴ１９のゲート部
２１の回路で、電流がＩＧＢＴ１９を駆動するゲート回
路に逆流し、ゲート駆動回路を誤動作させたり、破壊さ
せたりする恐れがある。これを防止するためにＭＯＳＦ
ＥＴ２２と直列にダイオード２４を接続して、この逆流
する電流を遮断する。またこのダイオード２４はＭＯＳ
ＦＥＴ２２がオンするときには順方向に電流が流れ、そ
の時のダイオード２４の順電圧降下が小さい程、ＩＧＢ
Ｔ１９のゲート電位の上昇が抑えられ、ＩＧＢＴ１９に
流れる短絡電流を小さくでき好ましい。そのためダイオ
ード２４としては図６に示すようにｐｎダイオードより
ショットキーダイオード（ＳＢＤ）を使うと効果的であ
る。また図５でＭＯＳＦＥＴの代わりにバイポーラトラ
ンジスタを使用し、抵抗Ｒｓを削除する回路構成でも前
記と同様の効果が得られる。
とき、半導体素子自身で短絡時のエネルギーを吸収して
主回路動作を短時間に安全に停止させることが重要であ
る。この短絡時のエネルギーを半導体素子自身で絞り込
みこの短絡に耐えることが必要で、短絡耐量の大きい半
導体素子が必要となる。半導体素子としてＩＧＢＴ（絶
縁ゲート形バイポーラトランジスタ）が多用されてお
り、このＩＧＢＴではこの短絡耐量を大きくするため
に、ＩＧＢＴのゲート端子とエミッタ端子間に過電流保
護回路を設け、主回路が短絡したときにＩＧＢＴのゲー
ト電位を低下させて主電流を絞り込み、短絡時に素子で
吸収しなければ成らない短絡エネルギーを小さく抑制し
て素子を破壊することなしに、安全に回路動作を停止さ
せることが行われている。この過電流保護回路の構成は
‘９３ＩＳＰＳＤ（ｐｐ２４−２９）に筆者らにより発
表されており、その回路を図５に示す。主電流を通電す
る主回路素子であるＩＧＢＴ１９は電流検出端子２０を
有している。主電流はコレクタ端子１７から流入しエミ
ッタ端子１６へ流出する。この主電流の極一部が電流検
出端子２０から流出しこの電流を過電流保護回路２５で
捕らえてコレクタ端子１７から流入する主電流を抑制す
る。その動作を次に説明する。ＩＧＢＴ１９の電流検出
端子２０からの電流が過電流保護回路２５を構成するＭ
ＯＳＦＥＴ２２のゲート端子１０とソース端子１１間に
接続された抵抗（Ｒｓ）２３を通ってＩＧＢＴ１９のエ
ミッタ端子１６側に流れる。主電流が大きくなると、電
流検出端子２０からの電流もそれに比例して増大し、抵
抗２３が接続しているＭＯＳＦＥＴ２２のゲート端子１
０の電位が上昇し、ＭＯＳＦＥＴ２２のゲートしきい値
電圧を越えるとＭＯＳＦＥＴ２２がオン状態に入りＭＯ
ＳＦＥＴ２２のドレイン−ソース間電圧が小さい値とな
る。そのため、ショットキーダイオード（ＳＢＤ）２４
を介して接続しているＩＧＢＴ１９のゲート部２１の電
位は低下しＩＧＢＴ１９のコレクタ端子１７に流入する
電流は抑えられる。コレクタ端子１７からの流入する電
流が大きく成ろうとすると、ＭＯＳＦＥＴ２２のゲート
端子１０の電位が増大し、ＭＯＳＦＥＴ２２のドレイン
−ソース間電圧はさらに低下の方向に動きＩＧＢＴ１９
のゲート部２１の電位が低下しＩＧＢＴ１９のコレクタ
端子１７から流入する電流を抑制する。このため、ＩＧ
ＢＴ１９のコレクタ−エミッタ間電圧は電源電圧を維持
し、抑制された電流が流れるため２０μｓ程度の期間は
ＩＧＢＴ１９が破壊せずに耐える。この２０μｓ程度の
期間内にＩＧＢＴ１９のゲート電位をしきい値電圧以下
（通常負電位とする）にしてＩＧＢＴ１９をオフ状態に
して主電流を安全に遮断する。また、ＩＧＢＴ１９をオ
フするときにはゲート端子１５をエミッタ端子１６に対
し負電位にするため、ゲート端子１５に負電圧が印加で
きるようにＭＯＳＦＥＴ２２（ソース側アノード、ドレ
イン側カソードの寄生ダイオード形成されている）に逆
阻止用のダイオード２４（図ではショットキーダイオー
ド）を直列に接続する必要がある。また回路動作上、Ｉ
ＧＢＴ１９のエミッタ端子１６がコレクタ端子１７より
高くなることがあり、その時、ＩＧＢＴ１９のエミッタ
端子１６−ＭＯＳＦＥＴ２２−ＩＧＢＴ１９のゲート部
２１の回路で、電流がＩＧＢＴ１９を駆動するゲート回
路に逆流し、ゲート駆動回路を誤動作させたり、破壊さ
せたりする恐れがある。これを防止するためにＭＯＳＦ
ＥＴ２２と直列にダイオード２４を接続して、この逆流
する電流を遮断する。またこのダイオード２４はＭＯＳ
ＦＥＴ２２がオンするときには順方向に電流が流れ、そ
の時のダイオード２４の順電圧降下が小さい程、ＩＧＢ
Ｔ１９のゲート電位の上昇が抑えられ、ＩＧＢＴ１９に
流れる短絡電流を小さくでき好ましい。そのためダイオ
ード２４としては図６に示すようにｐｎダイオードより
ショットキーダイオード（ＳＢＤ）を使うと効果的であ
る。また図５でＭＯＳＦＥＴの代わりにバイポーラトラ
ンジスタを使用し、抵抗Ｒｓを削除する回路構成でも前
記と同様の効果が得られる。
【０００３】
【発明が解決しようとする課題】この過電流保護回路は
ＩＧＢＴと一緒にモジュール構造とするため、出来るだ
け小型が望ましい。従来の過電流保護回路では、ＭＯＳ
ＦＥＴとショットキーダイオードは個別素子を導線で接
続していたため、過電流保護回路の占めるスペースが大
きく、モジュール構造の小型化が困難である。また個別
素子を導線で接続するため配線インダクタンスが大き
く、ＩＧＢＴ１９に流れる短絡電流の抑制にとって好ま
しくない。さらに個別素子を使用するためコスト高であ
る。
ＩＧＢＴと一緒にモジュール構造とするため、出来るだ
け小型が望ましい。従来の過電流保護回路では、ＭＯＳ
ＦＥＴとショットキーダイオードは個別素子を導線で接
続していたため、過電流保護回路の占めるスペースが大
きく、モジュール構造の小型化が困難である。また個別
素子を導線で接続するため配線インダクタンスが大き
く、ＩＧＢＴ１９に流れる短絡電流の抑制にとって好ま
しくない。さらに個別素子を使用するためコスト高であ
る。
【０００４】この発明は、前記欠点を除去するために、
過電流保護回路のＭＯＳＦＥＴとショットキーダイオー
ドとを、ワンチップに複合化した半導体装置を提供する
ことを目的としている。
過電流保護回路のＭＯＳＦＥＴとショットキーダイオー
ドとを、ワンチップに複合化した半導体装置を提供する
ことを目的としている。
【０００５】
【課題を解決するための手段】この発明は前記目的を達
成するために、第一導電形半導体基板の一主面に第二導
電形領域が選択的に形成され、第二導電形領域の表面層
に第一導電形高濃度領域が選択的に形成され、第一導電
形半導体基板と第一導電形高濃度領域とに挟まれた第二
導電形領域の表面にゲート絶縁膜を介してゲート電極が
形成され、さらにゲート電極上が絶縁膜で被覆され、ソ
ース電極が該絶縁膜上、第一導電形高濃度領域上および
第二導電形領域上に形成され、ドレイン電極が第一導電
形半導体基板の他主面に形成される縦形ＭＯＳＦＥＴに
おいて、ドレイン電極と第一導電形半導体基板とでショ
ットキー接合を形成する。
成するために、第一導電形半導体基板の一主面に第二導
電形領域が選択的に形成され、第二導電形領域の表面層
に第一導電形高濃度領域が選択的に形成され、第一導電
形半導体基板と第一導電形高濃度領域とに挟まれた第二
導電形領域の表面にゲート絶縁膜を介してゲート電極が
形成され、さらにゲート電極上が絶縁膜で被覆され、ソ
ース電極が該絶縁膜上、第一導電形高濃度領域上および
第二導電形領域上に形成され、ドレイン電極が第一導電
形半導体基板の他主面に形成される縦形ＭＯＳＦＥＴに
おいて、ドレイン電極と第一導電形半導体基板とでショ
ットキー接合を形成する。
【０００６】第一導電形半導体基板の一主面に第二導電
形領域が選択的に形成され、第二導電形領域の表面層に
第一導電形高濃度領域が選択的に形成され、第一導電形
半導体基板と第一導電形高濃度領域とに挟まれた第二導
電形領域の表面にゲート絶縁膜を介してゲート電極が形
成され、さらにゲート電極上が絶縁膜で被覆され、該絶
縁膜上で分離された金属膜のうち、ソース電極となる金
属膜は該絶縁膜上、第一導電形高濃度領域上および第二
導電形領域上を被覆し、ドレイン電極となる金属膜は該
絶縁膜上および第一導電形半導体基板上を被覆してなる
横形ＭＯＳＦＥＴにおいて、ドレイン電極と第一導電形
半導体基板とでショットキー接合を形成する。
形領域が選択的に形成され、第二導電形領域の表面層に
第一導電形高濃度領域が選択的に形成され、第一導電形
半導体基板と第一導電形高濃度領域とに挟まれた第二導
電形領域の表面にゲート絶縁膜を介してゲート電極が形
成され、さらにゲート電極上が絶縁膜で被覆され、該絶
縁膜上で分離された金属膜のうち、ソース電極となる金
属膜は該絶縁膜上、第一導電形高濃度領域上および第二
導電形領域上を被覆し、ドレイン電極となる金属膜は該
絶縁膜上および第一導電形半導体基板上を被覆してなる
横形ＭＯＳＦＥＴにおいて、ドレイン電極と第一導電形
半導体基板とでショットキー接合を形成する。
【０００７】第一導電形半導体基板の一主面に第二導電
形領域が選択的に形成され、該第二導電形領域の表面層
に第一導電形高濃度領域が選択的に形成され、第二導電
形領域上にゲート電極、第一導電形高濃度領域上にエミ
ッタ電極、第一導電形半導体基板の他主面上にコレクタ
電極がそれぞれ形成される縦形バイポーラトランジスタ
において、コレクタ電極と第一導電形半導体基板とでシ
ョットキー接合を形成する。
形領域が選択的に形成され、該第二導電形領域の表面層
に第一導電形高濃度領域が選択的に形成され、第二導電
形領域上にゲート電極、第一導電形高濃度領域上にエミ
ッタ電極、第一導電形半導体基板の他主面上にコレクタ
電極がそれぞれ形成される縦形バイポーラトランジスタ
において、コレクタ電極と第一導電形半導体基板とでシ
ョットキー接合を形成する。
【０００８】第一導電形半導体基板の一主面に第二導電
形領域が選択的に形成され、該第二導電形領域の表面層
に第一導電形高濃度領域が選択的に形成され、第二導電
形領域上にゲート電極、第一導電形高濃度領域上にエミ
ッタ電極、第一導電形半導体基板の同一主面上にコレク
タ電極がそれぞれ形成される横形バイポーラトランジス
タにおいて、コレクタ電極と第一導電形半導体基板とで
ショットキー接合を形成する。
形領域が選択的に形成され、該第二導電形領域の表面層
に第一導電形高濃度領域が選択的に形成され、第二導電
形領域上にゲート電極、第一導電形高濃度領域上にエミ
ッタ電極、第一導電形半導体基板の同一主面上にコレク
タ電極がそれぞれ形成される横形バイポーラトランジス
タにおいて、コレクタ電極と第一導電形半導体基板とで
ショットキー接合を形成する。
【０００９】第一導電形半導体基板の比抵抗が０．１な
いし１０Ω−ｃｍであるとよい。また第一導電形がｎ形
であり、ドレイン電極およびコレクタ電極の材質がアル
ミニウム（Ａｌ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、
モリブデン（Ｍｏ）、クロム（Ｃｒ）およびチタン（Ｔ
ｉ）の少なくとも一つであると効果的である。
いし１０Ω−ｃｍであるとよい。また第一導電形がｎ形
であり、ドレイン電極およびコレクタ電極の材質がアル
ミニウム（Ａｌ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、
モリブデン（Ｍｏ）、クロム（Ｃｒ）およびチタン（Ｔ
ｉ）の少なくとも一つであると効果的である。
【００１０】
【作用】この手段によれば、縦形ＭＯＳＦＥＴおよび横
形ＭＯＳＦＥＴのドレイン領域に形成される金属電極、
または縦形バイポーラトランジスタおよび横形バイポー
ラトランジスタのコレクタ領域に形成される金属電極と
の接合をオーミック接合ではなくショットキー接合とす
ることで、外部配線無しでこれらのＭＯＳＦＥＴまたは
バイポーラトランジスタとショットキーダイオードを接
続できる。
形ＭＯＳＦＥＴのドレイン領域に形成される金属電極、
または縦形バイポーラトランジスタおよび横形バイポー
ラトランジスタのコレクタ領域に形成される金属電極と
の接合をオーミック接合ではなくショットキー接合とす
ることで、外部配線無しでこれらのＭＯＳＦＥＴまたは
バイポーラトランジスタとショットキーダイオードを接
続できる。
【００１１】
【実施例】図１に第１実施例の縦形ＭＯＳＦＥＴにショ
ットキーダイオードを形成した要部断面図を示す。エピ
タキシャル成長法で形成したｎ- 層１の表面層にチャネ
ル拡散層となるｐ領域２を選択的に形成し、このｐ領域
２の表面層にソース領域となるｎ+ 領域３を形成する。
ｎ+ 領域３とｎ- 層１に挟まれたｐ領域２の表面にゲー
ト酸化膜４を介してゲート電極５が形成されゲート端子
１０に接続している。ゲート電極５上に層間絶縁用の絶
縁膜８が形成され、ｎ+ 領域３表面とｐ領域２表面およ
び絶縁膜８表面にＡｌ膜９でソース電極６が形成され、
ソース端子１１に接続する。ｎ- 層１の他方の表面にＡ
ｌ膜９（裏面蒸着で形成）でドレイン電極７が形成さ
れ、ドレイン端子１２に接続される。
ットキーダイオードを形成した要部断面図を示す。エピ
タキシャル成長法で形成したｎ- 層１の表面層にチャネ
ル拡散層となるｐ領域２を選択的に形成し、このｐ領域
２の表面層にソース領域となるｎ+ 領域３を形成する。
ｎ+ 領域３とｎ- 層１に挟まれたｐ領域２の表面にゲー
ト酸化膜４を介してゲート電極５が形成されゲート端子
１０に接続している。ゲート電極５上に層間絶縁用の絶
縁膜８が形成され、ｎ+ 領域３表面とｐ領域２表面およ
び絶縁膜８表面にＡｌ膜９でソース電極６が形成され、
ソース端子１１に接続する。ｎ- 層１の他方の表面にＡ
ｌ膜９（裏面蒸着で形成）でドレイン電極７が形成さ
れ、ドレイン端子１２に接続される。
【００１２】図２に第２実施例の横形ＭＯＳＦＥＴにシ
ョットキーダイオードを形成した要部断面図を示す。図
１とほぼ同様の構造をしており、ここでは図１と異なる
のはｐ領域２が形成されないｎ- 層１の表面にＡｌ膜９
でドレイン電極７が形成され、ドレイン端子１２に接続
される点である。このようにしてｎ- 層１の一方の表面
にソース電極６、ゲート電極５およびドレイン電極７が
形成される横形ＭＯＳＦＥＴができる。
ョットキーダイオードを形成した要部断面図を示す。図
１とほぼ同様の構造をしており、ここでは図１と異なる
のはｐ領域２が形成されないｎ- 層１の表面にＡｌ膜９
でドレイン電極７が形成され、ドレイン端子１２に接続
される点である。このようにしてｎ- 層１の一方の表面
にソース電極６、ゲート電極５およびドレイン電極７が
形成される横形ＭＯＳＦＥＴができる。
【００１３】図３に第３実施例の縦形バイポーラトラン
ジスタにショットキーダイオードを形成した要部断面図
を示す。ｎ- 層１の表面層にベース拡散層となるｐ領域
２を選択的に形成し、このｐ領域２の表面層にエミッタ
領域となるｎ+ 領域３を形成する。ｎ+ 領域３とｎ- 層
１に挟まれたｐ領域２の表面にゲート電極５が形成され
ゲート端子１５に接続している。ｎ+ 領域３表面にＡｌ
膜９でエミッタ電極１３が形成され、エミッタ端子１６
と接続する。ｎ- 層１の他方の表面にＡｌ膜９（裏面蒸
着膜）でコレクタ電極１４が形成され、コレクタ端子１
７に接続される。
ジスタにショットキーダイオードを形成した要部断面図
を示す。ｎ- 層１の表面層にベース拡散層となるｐ領域
２を選択的に形成し、このｐ領域２の表面層にエミッタ
領域となるｎ+ 領域３を形成する。ｎ+ 領域３とｎ- 層
１に挟まれたｐ領域２の表面にゲート電極５が形成され
ゲート端子１５に接続している。ｎ+ 領域３表面にＡｌ
膜９でエミッタ電極１３が形成され、エミッタ端子１６
と接続する。ｎ- 層１の他方の表面にＡｌ膜９（裏面蒸
着膜）でコレクタ電極１４が形成され、コレクタ端子１
７に接続される。
【００１４】図４に第４実施例の横形バイポーラトラン
ジスタにショットキーダイオードを形成した要部断面図
を示す。図２とほぼ同様の構造をしており、ここでは図
２と異なるのはｐ領域２が形成されないｎ- 層１の表面
にＡｌ膜９でコレクタ電極１４が形成され、コレクタ端
子１７に接続される点である。このようにしてｎ- 層１
の一方の表面にエミッタ電極１３、ゲート電極５および
コレクタ電極１４が形成される横形バイポーラトランジ
スタができる。
ジスタにショットキーダイオードを形成した要部断面図
を示す。図２とほぼ同様の構造をしており、ここでは図
２と異なるのはｐ領域２が形成されないｎ- 層１の表面
にＡｌ膜９でコレクタ電極１４が形成され、コレクタ端
子１７に接続される点である。このようにしてｎ- 層１
の一方の表面にエミッタ電極１３、ゲート電極５および
コレクタ電極１４が形成される横形バイポーラトランジ
スタができる。
【００１５】実施例１ないし実施例４において、ｎ- 層
１の比抵抗を０．１ないし１０Ω−ｃｍに設定してｎ-
層１とＡｌ膜９のドレイン電極７およびコレクタ電極１
４との接合をショトッキー接合１８とする。ソース電極
１１およびエミッタ電極１３はｎ+ 領域３の不純物濃度
が高いためオーミック接合となる。この構造ではｎ-層
１の比抵抗をＡｌ膜９とのショットキー接合１８になる
ように設定することで、従来の製造方法で工程を増やさ
ず、しかもチップ面積も増やさずＭＯＳＦＥＴのドレイ
ン電極７側またはバイポーラトランジスタのコレクタ電
極１４側にショットキーダイオードを作り込む事が出来
る。
１の比抵抗を０．１ないし１０Ω−ｃｍに設定してｎ-
層１とＡｌ膜９のドレイン電極７およびコレクタ電極１
４との接合をショトッキー接合１８とする。ソース電極
１１およびエミッタ電極１３はｎ+ 領域３の不純物濃度
が高いためオーミック接合となる。この構造ではｎ-層
１の比抵抗をＡｌ膜９とのショットキー接合１８になる
ように設定することで、従来の製造方法で工程を増やさ
ず、しかもチップ面積も増やさずＭＯＳＦＥＴのドレイ
ン電極７側またはバイポーラトランジスタのコレクタ電
極１４側にショットキーダイオードを作り込む事が出来
る。
【００１６】またショットキー接合１８を形成する金属
材料としてＡｌを使うと、従来の製造工程と同様の工程
でできる利点がある。しかしＡｌ以外のＮｉ、Ｐｔ、Ｍ
ｏ、ＣｒおよびＴｉなども有効である。
材料としてＡｌを使うと、従来の製造工程と同様の工程
でできる利点がある。しかしＡｌ以外のＮｉ、Ｐｔ、Ｍ
ｏ、ＣｒおよびＴｉなども有効である。
【００１７】
【発明の効果】ＩＧＢＴとショットキーダイオードをワ
ンチップに複合化することで、モジュール構造を小型化
できる。また配線インダクタンスがなく、ＩＧＢＴに流
れる短絡電流の抑制を有効に行える。またＭＯＳＦＥＴ
を製造する工程と同じ工程で、ショットキーダイオード
を作り込むことができ、ショットキーダイオードを作り
込むことによるコストアップは殆どないため、モジュー
ルのコスト低減が図れる。
ンチップに複合化することで、モジュール構造を小型化
できる。また配線インダクタンスがなく、ＩＧＢＴに流
れる短絡電流の抑制を有効に行える。またＭＯＳＦＥＴ
を製造する工程と同じ工程で、ショットキーダイオード
を作り込むことができ、ショットキーダイオードを作り
込むことによるコストアップは殆どないため、モジュー
ルのコスト低減が図れる。
【図１】第１実施例を示し、縦形ＭＯＳＦＥＴにショッ
トキーダイオードを形成した要部断面図
トキーダイオードを形成した要部断面図
【図２】第２実施例を示し、横形ＭＯＳＦＥＴにショッ
トキーダイオードを形成した要部断面図
トキーダイオードを形成した要部断面図
【図３】第３実施例を示し、縦形バイポーラトランジス
タにショットキーダイオードを形成した要部断面図
タにショットキーダイオードを形成した要部断面図
【図４】第４実施例を示し、横形バイポーラトランジス
タにショットキーダイオードを形成した要部断面図
タにショットキーダイオードを形成した要部断面図
【図５】従来例を示し、ＩＧＢＴと過電流保護回路を示
す回路図
す回路図
【図６】ショットキーダイオードとｐｎダイオードの順
方向特性比較図
方向特性比較図
１ ｎ- 層 ２ ｐ 層 ３ ｎ+ 層 ４ ゲート酸化膜 ５ ゲート電極 ６ ソース電極 ７ ドレイン電極 ８ 絶縁膜 ９ Ａｌ膜 １０ ゲート端子 １１ ソース端子 １２ ドレイン端子 １３ エミッタ電極 １４ コレクタ電極 １５ ゲート電極 １６ エミッタ端子 １７ コレクタ端子 １８ ショットキー接合 １９ ＩＧＢＴ ２０ 電流検出端子 ２１ ゲート部 ２２ ＭＯＳＦＥＴ ２３ 抵抗（Ｒｓ） ２４ ダイオード（ショットキーダイオード：ＳＢ
Ｄ） ２５ 過電流保護回路
Ｄ） ２５ 過電流保護回路
Claims (6)
- 【請求項１】第一導電形半導体基板の一主面に第二導電
形領域が選択的に形成され、第二導電形領域の表面層に
第一導電形高濃度領域が選択的に形成され、第一導電形
半導体基板と第一導電形高濃度領域とに挟まれた第二導
電形領域の表面にゲート絶縁膜を介してゲート電極が形
成され、さらにゲート電極上が絶縁膜で被覆され、ソー
ス電極が該絶縁膜上、第一導電形高濃度領域上および第
二導電形領域上に形成され、ドレイン電極が第一導電形
半導体基板の他主面に形成される縦形ＭＯＳＦＥＴにお
いて、ドレイン電極と第一導電形半導体基板とでショッ
トキー接合を形成することを特徴とする半導体装置。 - 【請求項２】第一導電形半導体基板の一主面に第二導電
形領域が選択的に形成され、第二導電形領域の表面層に
第一導電形高濃度領域が選択的に形成され、第一導電形
半導体基板と第一導電形高濃度領域とに挟まれた第二導
電形領域の表面にゲート絶縁膜を介してゲート電極が形
成され、さらにゲート電極上が絶縁膜で被覆され、該絶
縁膜上で分離された金属膜のうち、ソース電極となる金
属膜は該絶縁膜上、第一導電形高濃度領域上および第二
導電形領域上を被覆し、ドレイン電極となる金属膜は該
絶縁膜上および第一導電形半導体基板上を被覆してなる
横形ＭＯＳＦＥＴにおいて、ドレイン電極と第一導電形
半導体基板とでショットキー接合を形成することを特徴
とする半導体装置。 - 【請求項３】第一導電形半導体基板の一主面に第二導電
形領域が選択的に形成され、該第二導電形領域の表面層
に第一導電形高濃度領域が選択的に形成され、第二導電
形領域上にゲート電極、第一導電形高濃度領域上にエミ
ッタ電極、第一導電形半導体基板の他主面上にコレクタ
電極がそれぞれ形成される縦形バイポーラトランジスタ
において、コレクタ電極と第一導電形半導体基板とでシ
ョットキー接合を形成することを特徴とする半導体装
置。 - 【請求項４】第一導電形半導体基板の一主面に第二導電
形領域が選択的に形成され、該第二導電形領域の表面層
に第一導電形高濃度領域が選択的に形成され、第二導電
形領域上にゲート電極、第一導電形高濃度領域上にエミ
ッタ電極、第一導電形半導体基板の同一主面上にコレク
タ電極がそれぞれ形成される横形バイポーラトランジス
タにおいて、コレクタ電極と第一導電形半導体基板とで
ショットキー接合を形成することを特徴とする半導体装
置。 - 【請求項５】第一導電形半導体基板の比抵抗が０．１な
いし１０Ω−ｃｍであることを特徴とする請求項１、
２、３又は４記載の半導体装置。 - 【請求項６】第一導電形がｎ形であり、ショットキー接
合を形成する金属膜の材質がアルミニウム（Ａｌ）、ニ
ッケル（Ｎｉ）、白金（Ｐｔ）、モリブデン（Ｍｏ）、
クロム（Ｃｒ）およびチタン（Ｔｉ）の少なくとも一つ
であることを特徴とする請求項１、２、３又は４記載の
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28010994A JPH08148675A (ja) | 1994-11-15 | 1994-11-15 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28010994A JPH08148675A (ja) | 1994-11-15 | 1994-11-15 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08148675A true JPH08148675A (ja) | 1996-06-07 |
Family
ID=17620453
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28010994A Pending JPH08148675A (ja) | 1994-11-15 | 1994-11-15 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08148675A (ja) |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000021140A1 (fr) * | 1998-10-08 | 2000-04-13 | Mitsubishi Denki Kabushiki Kaisha | Dispositif a semiconducteur, son procede de fabrication et circuit protecteur de dispositif a semiconducteur |
| JP2001135814A (ja) * | 1999-11-02 | 2001-05-18 | Shindengen Electric Mfg Co Ltd | 縦型ｍｏｓ電界効果トランジスタ |
| JP2003101021A (ja) * | 2001-09-20 | 2003-04-04 | Shindengen Electric Mfg Co Ltd | 電界効果トランジスタ及びその製造方法 |
| JP2005129747A (ja) * | 2003-10-24 | 2005-05-19 | Shindengen Electric Mfg Co Ltd | 絶縁ゲート型バイポーラトランジスタ |
| KR100566048B1 (ko) * | 2002-12-13 | 2006-03-30 | 미쓰비시덴키 가부시키가이샤 | 반도체장치 |
| JP2006311594A (ja) * | 2001-11-07 | 2006-11-09 | Internatl Rectifier Corp | Ｍｏｓゲートトランジスタ用ドライバおよび高電圧ｍｏｓｆｅｔ |
| JP2009123914A (ja) * | 2007-11-15 | 2009-06-04 | Fuji Electric Device Technology Co Ltd | 逆耐圧を有するスイッチング用半導体装置 |
| US8350549B2 (en) | 2010-10-29 | 2013-01-08 | Panasonic Corporation | Converter with switches having a diode region that is unipolar-conductive only in the reverse direction |
| JP5460320B2 (ja) * | 2007-07-31 | 2014-04-02 | ローム株式会社 | 半導体装置およびその製造方法 |
| US8693226B2 (en) | 2010-10-29 | 2014-04-08 | Panasonic Corporation | Synchronous rectification type inverter |
| JP2016116358A (ja) * | 2014-12-16 | 2016-06-23 | 富士電機株式会社 | 半導体装置および半導体パッケージ |
| WO2021210547A1 (ja) * | 2020-04-14 | 2021-10-21 | 国立研究開発法人産業技術総合研究所 | 半導体装置 |
-
1994
- 1994-11-15 JP JP28010994A patent/JPH08148675A/ja active Pending
Cited By (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1041643A1 (en) * | 1998-10-08 | 2000-10-04 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device, a method of manufacturing the same, and a semiconductor device protective circuit |
| EP1041643A4 (en) * | 1998-10-08 | 2003-05-21 | Mitsubishi Electric Corp | SEMICONDUCTOR ARRANGEMENT AND METHOD FOR THE PRODUCTION AND PROTECTIVE CIRCUIT OF A SEMICONDUCTOR ARRANGEMENT |
| WO2000021140A1 (fr) * | 1998-10-08 | 2000-04-13 | Mitsubishi Denki Kabushiki Kaisha | Dispositif a semiconducteur, son procede de fabrication et circuit protecteur de dispositif a semiconducteur |
| JP2001135814A (ja) * | 1999-11-02 | 2001-05-18 | Shindengen Electric Mfg Co Ltd | 縦型ｍｏｓ電界効果トランジスタ |
| JP2003101021A (ja) * | 2001-09-20 | 2003-04-04 | Shindengen Electric Mfg Co Ltd | 電界効果トランジスタ及びその製造方法 |
| JP2006311594A (ja) * | 2001-11-07 | 2006-11-09 | Internatl Rectifier Corp | Ｍｏｓゲートトランジスタ用ドライバおよび高電圧ｍｏｓｆｅｔ |
| JP4485490B2 (ja) * | 2001-11-07 | 2010-06-23 | インターナショナル レクティフィアー コーポレイション | Ｍｏｓゲートトランジスタ用ドライバおよび高電圧ｍｏｓｆｅｔ |
| KR100566048B1 (ko) * | 2002-12-13 | 2006-03-30 | 미쓰비시덴키 가부시키가이샤 | 반도체장치 |
| JP2005129747A (ja) * | 2003-10-24 | 2005-05-19 | Shindengen Electric Mfg Co Ltd | 絶縁ゲート型バイポーラトランジスタ |
| JP5460320B2 (ja) * | 2007-07-31 | 2014-04-02 | ローム株式会社 | 半導体装置およびその製造方法 |
| JP2009123914A (ja) * | 2007-11-15 | 2009-06-04 | Fuji Electric Device Technology Co Ltd | 逆耐圧を有するスイッチング用半導体装置 |
| US8350549B2 (en) | 2010-10-29 | 2013-01-08 | Panasonic Corporation | Converter with switches having a diode region that is unipolar-conductive only in the reverse direction |
| US8693226B2 (en) | 2010-10-29 | 2014-04-08 | Panasonic Corporation | Synchronous rectification type inverter |
| JP2016116358A (ja) * | 2014-12-16 | 2016-06-23 | 富士電機株式会社 | 半導体装置および半導体パッケージ |
| WO2021210547A1 (ja) * | 2020-04-14 | 2021-10-21 | 国立研究開発法人産業技術総合研究所 | 半導体装置 |
| JPWO2021210547A1 (ja) * | 2020-04-14 | 2021-10-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4823172A (en) | Vertical MOSFET having Schottky diode for latch-up prevention | |
| JP3243902B2 (ja) | 半導体装置 | |
| EP1331672B1 (en) | Double diffusion MOSFET | |
| US5686750A (en) | Power semiconductor device having improved reverse recovery voltage | |
| JPH11284175A (ja) | Ｍｏｓ型半導体装置 | |
| JPH0465878A (ja) | 半導体装置 | |
| JPH06104444A (ja) | アクティブクランプを備えたパワーｍｏｓｆｅｔ回路 | |
| JP3338185B2 (ja) | 半導体装置 | |
| JPH02275675A (ja) | Ｍｏｓ型半導体装置 | |
| JPH08148675A (ja) | 半導体装置 | |
| US20200328274A1 (en) | Semiconductor device | |
| JP4431761B2 (ja) | Ｍｏｓ型半導体装置 | |
| JPH04261065A (ja) | 半導体装置 | |
| JPH09181315A (ja) | 半導体デバイス | |
| JPH0654796B2 (ja) | 複合半導体装置 | |
| JPS61222260A (ja) | 導電変調型ｍｏｓｆｅｔ | |
| JPH088422A (ja) | たて型ｍｏｓ半導体装置 | |
| JPH09293856A (ja) | 電流検知部内蔵型絶縁ゲートバイポーラトランジスタ | |
| KR100266388B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| JPH08130312A (ja) | 横型半導体装置およびその使用方法 | |
| JP2526960B2 (ja) | 導電変調型ｍｏｓｆｅｔ | |
| JP2581233B2 (ja) | 横型伝導度変調ｍｏｓｆｅｔ | |
| JP2728453B2 (ja) | 出力回路 | |
| JP2629437B2 (ja) | 横型絶縁ゲート型バイポーラトランジスタ | |
| JP2988047B2 (ja) | 半導体装置 |