WO2021210547A1 - 半導体装置 - Google Patents

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layer
semiconductor
semiconductor device
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宙光 加藤
政彦 小倉
牧野　俊晴
山崎　聡
翼 松本
規夫 徳田
孝夫 猪熊
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国立研究開発法人産業技術総合研究所
国立大学法人金沢大学
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Definitions

  • the present invention relates to a semiconductor device for high withstand voltage that does not have a drift layer.
  • IGBTs with low on-resistance and high withstand voltage are used as switching elements for high power.
  • the IGBT is a bipolar operation element in which a small number of carriers are involved in conduction, there is a problem that the switching speed is inferior to that of the unipolar operation element.
  • FIG. 1 shows a typical example of the element structure of a conventional MOSFET element for a power device.
  • a second conductive type (p + type) source region 102 and a second conductive type (p + type) source region 102 and drain region 103 are formed in the first conductive type (n type) semiconductor layer 101.
  • a second conductive type (p ⁇ type) drift layer 104 having a lower impurity concentration than the drain region 103 is formed around the drain region 103.
  • a source electrode 105 and a drain electrode 106 that make ohmic contact with these regions are formed, respectively.
  • a gate electrode 108 is arranged at a position between the source region 102 and the drain region 103 via a gate insulating film 107, and in the MOSFET element 100, the gate is applied as a voltage is applied to the gate electrode 108.
  • An inversion layer (channel region) 109 having an inverted polarity can be formed so as to cross between the source region 102 and the drift layer 104 on the semiconductor layer 101 immediately below the electrode 108.
  • the withstand voltage can be improved by the drift layer 104, but the on-resistance is high because the impurity concentration of the drift layer 104 is low.
  • the drift layer 104 may be formed large for the purpose of improving the withstand voltage, which also causes a lengthening of the carrier movement path and an increase in on-resistance.
  • the reason for the high on-resistance is derived from the drift resistance in the drift layer 104.
  • the impurity concentration in the drift layer 104 is increased and the drift resistance is decreased, the strength of the acting electric field is increased and the withstand voltage is also lowered.
  • the relationship between the on-resistance derived from the drift resistance and the withstand voltage is always a trade-off relationship. Will be involved in the problem of high. Therefore, in order to break through the current situation, it is required to develop a new semiconductor device for high withstand voltage that does not have the drift layer.
  • the withstand voltage referred to here means a voltage limit at which the element does not malfunction or break.
  • An object of the present invention is to solve the above-mentioned problems in the prior art and to provide a new semiconductor device for high withstand voltage without a drift layer.
  • a first semiconductor layer of the first conductive type which is either a p-type or an n-type conductive type, is arranged so as to be in contact with the first semiconductor layer, and the conductive type is the first conductive type.
  • a source portion which is a different second conductive type semiconductor portion, a source electrode which is arranged in ohmic contact with the source portion, and a source electrode which is arranged on any surface of the first semiconductor layer via a gate insulating film.
  • a gate electrode capable of forming an inversion layer in a region of the first semiconductor layer near the contact surface with the gate insulating film by an applied electric field, and a second conductive type of the first conductive type arranged so as to be in contact with the inversion layer.
  • a semiconductor device comprising a semiconductor layer and a drain electrode that is separated from the inversion layer and is arranged in shotkey contact with the second semiconductor layer.
  • ⁇ indicates the dielectric constant of the second semiconductor layer
  • ⁇ bi indicates the built-in potential generated between the second semiconductor layer and the Schottky-contact drain electrode.
  • q indicates an electron charge
  • N d indicates an impurity concentration in the second semiconductor layer.
  • the gate electrode is arranged on the one surface of the first semiconductor layer via a gate insulating film, and the first semiconductor is located at a position where the second semiconductor layer faces the source portion with the gate electrode and the inversion layer interposed therebetween.
  • the second semiconductor layer is formed as either a layer embedded from the one surface of the layer toward the surface opposite to the one surface or a layer laminated on the one surface.
  • the semiconductor device according to any one of ⁇ 1> to ⁇ 3>, which is arranged above. ⁇ 5>
  • the source portion is formed as a layer on which the source electrode is arranged on one surface, and the first semiconductor layer is laminated on the surface of the layer opposite to the one surface and laminated with the layer.
  • a through hole is formed so as to pass from a surface to a surface opposite to the laminated surface, and a second semiconductor layer and a drain electrode are arranged in this order on the opposite surface of the first semiconductor layer.
  • the semiconductor device according to any one of ⁇ 1> to ⁇ 3>, wherein the gate electrode is arranged in the through hole with the first semiconductor layer and the contact surface with the layer covered with a gate insulating film. .. ⁇ 6>
  • ⁇ 7> The method according to any one of ⁇ 1> to ⁇ 6>, wherein at least one of the first semiconductor layer, the second semiconductor layer, and the source portion is formed of a wide-gap semiconductor forming material having a bandgap larger than that of silicon.
  • Semiconductor device. ⁇ 8> The semiconductor device according to ⁇ 7>, wherein the wide-gap semiconductor forming material is diamond.
  • the source portion is made of diamond and has hopping conductivity.
  • the above-mentioned problems in the prior art can be solved, and a new semiconductor device for high withstand voltage without the drift layer can be provided.
  • FIG. 1 It is a figure which shows the result of having measured the device characteristic of the semiconductor device which concerns on Example 1.
  • FIG. It is a figure which shows the relationship between the distance L dg related to the formula (1), and the impurity concentration in the 2nd semiconductor layer.
  • FIG. It is a figure which shows the drain current-drain voltage characteristic of the semiconductor device which concerns on Example 4.
  • FIG. 1 shows the result of having measured the device characteristic of the semiconductor device which concerns on Example 1.
  • FIG. It is a figure which shows the relationship between the distance L dg related to the formula (1), and the impurity concentration in the 2nd semiconductor layer.
  • the semiconductor device of the present invention includes a first semiconductor layer, a source portion, a source electrode, a second semiconductor layer, a drain electrode, and a gate electrode.
  • the semiconductor device does not have the drain region 103 (see FIG. 1) in the conventional MOSFET element 100, and operates on a different principle. Further, the semiconductor device does not have the drift layer 104 (see FIG. 1) in the conventional MOSFET element 100, and therefore the on-resistance is not affected by the drift resistance.
  • each part of the semiconductor device will be described first, and then the operating principle of the semiconductor device will be described in detail with reference to the drawings together with specific examples of the embodiments.
  • the first semiconductor layer is a first conductive type semiconductor layer which is either a p-type or an n-type conductive type.
  • the first semiconductor layer is made into the conductive type by introducing an impurity substance of either a p-type impurity substance or an n-type impurity substance.
  • the p-type impurity substance is not particularly limited and known substances can be applied, and a typical example thereof is boron.
  • the n-type impurity substance any known substance can be applied without particular limitation, and typical examples thereof include phosphorus and nitrogen.
  • the impurity concentration in the first semiconductor layer is not particularly limited, but is preferably about 1 ⁇ 10 11 cm -3 to 1 ⁇ 10 18 cm -3.
  • the material for forming the first semiconductor layer is not particularly limited, and a known semiconductor material containing silicon and germanium can be mentioned, but from the viewpoint of application to a power device, it has a band gap larger than that of silicon.
  • Wide gap semiconductor forming materials are preferred. That is, in the semiconductor device, the on-resistance is not affected by the drift resistance, and the semiconductor material can be selected solely in consideration of the withstand voltage. Therefore, the application of the wide-gap semiconductor to a power device is suitable.
  • the wide bandgap semiconductor forming material is not particularly limited and may be appropriately selected depending on the intended purpose. Silicon carbide (SiC), gallium nitride (GaN), diamond and the like can be mentioned. In addition to the gap characteristics, diamond having excellent melting point, thermal conductivity, insulation fracture resistance, carrier velocity limit, hardness / elastic constant, chemical stability and radiation resistance is preferable.
  • the first semiconductor layer is not particularly limited and may be composed of a known semiconductor substrate or the like.
  • the method for forming the first semiconductor layer is not particularly limited, and can be appropriately selected from known forming methods depending on the forming material.
  • the first semiconductor layer is the diamond, a method of forming it on a diamond substrate by the plasma vapor phase deposition method described in JP-A-2018-006572 is preferable.
  • the through hole described later is formed in the first semiconductor layer, the method for forming the through hole is not particularly limited, and a known lithography processing method can be mentioned.
  • the source portion is arranged so as to be in contact with the first semiconductor layer, and the conductive type is a second conductive type semiconductor portion different from the first conductive type.
  • the material for forming the source portion include the same forming material as the material for forming the first semiconductor layer.
  • the impurity substance in the source portion a substance having a polarity opposite to that of the first semiconductor layer can be used.
  • the impurity concentration in the source portion is not particularly limited, but is preferably one digit or more higher than the impurity concentration in the first semiconductor layer, and specifically, 1 ⁇ 10 19 cm -3 to 1 ⁇ 10 22. About cm -3 is preferable. When the impurity concentration in the source portion is higher than that in the first semiconductor layer, the resistance in the source portion can be reduced.
  • the method for forming the source portion is not particularly limited, and can be appropriately selected from known forming methods depending on the forming material.
  • a known ion implantation method can be mentioned. That is, the source portion can be formed as a layer embedded from one surface of the first semiconductor layer toward the surface side opposite to the one surface, as in the known source region. Further, when it is formed of a forming material (diamond or the like) to which the ion implantation method is difficult to apply, it may be formed as a layer laminated on the one surface of the first semiconductor layer. In this case, it may be formed. It can be formed by the plasma vapor deposition method and the lithography processing method described in JP-A-2018-006572.
  • the source portion may have a layered shape depending on the element structure of the semiconductor device, regardless of the forming material. Further, when the source portion is formed of the diamond, it is preferable that the source portion has hopping conductivity from the viewpoint of reducing the resistance of the source portion. The hopping conductivity is exhibited by setting the impurity concentration in the source portion formed of the diamond to 1 ⁇ 10 19 cm -3 or more.
  • the source electrode is arranged in ohmic contact with the source portion.
  • the material for forming the source electrode is not particularly limited, and known materials such as titanium, aluminum, nickel, molybdenum, tungsten, tantalum, platinum, gold, alloys containing these elements, carbides, nitrides and silices of these elements are known. Electrode materials can be mentioned.
  • the source portion is formed of the diamond, a laminate of titanium, platinum, gold and these metals is preferable.
  • the method for forming the source electrode is not particularly limited, and examples thereof include known vacuum deposition methods, CVD methods, and ALD methods.
  • the method for forming the source portion and the source electrode when the source portion is formed of diamond can be appropriately selected from known forming methods, for example, the method described in Japanese Patent No. 6341477. Can be mentioned.
  • the gate electrode is arranged on any surface of the first semiconductor layer via a gate insulating film, and an inversion layer is provided in a region of the first semiconductor layer near a contact surface with the gate insulating film by an applied electric field. It can be formed.
  • the material for forming the gate insulating film is not particularly limited and may be appropriately selected depending on the intended purpose. Examples thereof include known forming materials such as SiO 2 , HfO 2 , Al 2 O 3 and ZrO 2. ..
  • Al 2 O 3 is preferable.
  • the interface state density which is a defect level with the diamond, can be reduced, and the inverted layer can be suitably induced with respect to the first semiconductor layer (for example, Japanese Patent Application Laid-Open No. 2018-006572, see Reference 1 below).
  • the method for forming the gate insulating film is not particularly limited and may be appropriately selected depending on the intended purpose.
  • references 1 T. Matsumoto et.al., “Inversion channel diamond metal oxide-semiconductor field-effect transistor with normally off characteristics", Scientific Reports, 6, 31585 (2016).
  • the material for forming the gate electrode is not particularly limited, and known materials such as titanium, aluminum, nickel, molybdenum, tungsten, tantalum, platinum, gold, alloys containing these elements, carbides, nitrides and silices of these elements are known. Electrode material can be mentioned.
  • the method for forming the gate electrode is not particularly limited and may be appropriately selected depending on the intended purpose. Examples thereof include a sputtering method and a CVD method.
  • the second semiconductor layer is the first conductive type semiconductor layer arranged so as to be in contact with the inversion layer.
  • the impurity concentration in the second semiconductor layer is not particularly limited, but as in the case of the first semiconductor layer, the impurity concentration selected from the range of about 1 ⁇ 10 11 cm -3 to 1 ⁇ 10 18 cm -3. It is preferable to have.
  • the width of the depletion layer generated from the drain electrode in Schottky contact to the second semiconductor layer may become wide and the apparatus may become large, and the impurity concentration is too high. Then, the width of the depletion layer may become narrow and it may be difficult to process.
  • the depletion layer will be described later together with a description of the first embodiment with reference to the drawings.
  • Examples of the material for forming the second semiconductor layer include the same forming material as the material for forming the first semiconductor layer.
  • the second semiconductor layer is a layer in which the impurity concentration can be set independently of the first semiconductor layer of the same conductive type, but the first semiconductor has the same impurity concentration as the first semiconductor layer in the manufacturing process. It is preferably one region in the layer. That is, it is preferable that the first semiconductor layer and the second semiconductor layer are formed as one layer with the same semiconductor material and impurity concentration.
  • the manufacturing step of forming the first semiconductor layer itself as the second semiconductor layer and forming the second semiconductor layer as a semiconductor layer different from the first semiconductor layer can be omitted.
  • the forming method when the second semiconductor layer is formed as a semiconductor layer different from the first semiconductor layer is not particularly limited, and a known semiconductor layer forming method and a known lithography processing method can be applied. ..
  • the drain electrode is separated from the inversion layer and is arranged in Schottky contact with the second semiconductor layer.
  • the contact between the source portion and the source electrode is defined as an ohmic contact, and the second semiconductor layer (when the second semiconductor layer is formed by the first semiconductor layer itself, the first semiconductor).
  • the material for forming the drain electrode is not particularly limited, and known materials such as titanium, aluminum, nickel, molybdenum, tungsten, tantalum, platinum, gold, alloys containing these elements, carbides, nitrides and silicides of these elements are known. Electrode materials can be mentioned. When the source portion is formed of the diamond, a laminate of titanium, platinum, gold and these metals is preferable.
  • the method for forming the drain electrode is not particularly limited, and examples thereof include known vacuum deposition methods, CVD methods, and ALD methods.
  • FIGS. 2 (a) and 2 (b) The semiconductor device according to the first embodiment is shown in FIGS. 2 (a) and 2 (b).
  • the semiconductor device according to the first embodiment shows a configuration example as a planar MOSFET element.
  • FIG. 2A is a cross-sectional view showing a state when the planar MOSFET element is off
  • FIG. 2B is a sectional view showing a state when the planar MOSFET element is on.
  • the MOSFET element 10 is arranged so as to be in contact with the first semiconductor layer 11 having an n-type conductive type and the first semiconductor layer 11 having a conductive type of p + type.
  • the source portion 12 is formed as a layer embedded from the one surface of the first semiconductor layer 11 toward the surface side opposite to the one surface, and the impurity concentration is set higher than that of the first semiconductor layer 11. (P + layer), formed so as to obtain ohmic contact with the source electrode 15. Further, the source portion 12 is formed at a position where it can come into contact with the inversion layer 19.
  • the drain electrode 16 in contact with Schottky is arranged so as to be separated from the inversion layer 19 (see FIG. 2B) formed in the first semiconductor layer 11 immediately below the gate electrode 18.
  • “L deg ” indicates the shortest distance between the inversion layer 19 and the drain electrode 16, and the drain electrode 16 is separated from the inversion layer 19 by a distance of L dg.
  • This distance L pg is substantially the first contact position, which is the contact position with the second semiconductor layer 13 (first semiconductor layer 11) on the side surface of the drain electrode 16 on the side facing the gate electrode 18, and the drain electrode 16.
  • the contact position with the gate insulating film 17 on the side surface of the gate electrode 18 on the side facing the second contact position is the second contact position, the distance between the second contact position and the opposite position of the reversing layer 19 facing the shortest distance. That is, it can be regarded as the distance between the drain electrode 16 and the gate electrode 18, and the distance Ldg can be treated as the distance between the drain electrode 16 and the gate electrode 18 in design.
  • the second semiconductor layer 13 is a region of the first semiconductor layer 11 itself, and is formed as one layer with the same semiconductor material and impurity concentration as the first semiconductor layer 11.
  • the second semiconductor layer 13 is a region of the first semiconductor layer 11 having a region on the shortest path from the inversion layer 19 formed in the first semiconductor layer 11 immediately below the gate electrode 18 to the drain electrode 16 as a main region.
  • the drain electrode 16 is arranged on this region (see FIG. 2B).
  • the MOSFET element 10 As can be understood from the comparison between FIGS. 1 and 2 (a) and 2 (b), in the MOSFET element 10, the portions corresponding to the drain region 103 and the drift layer 104 are not formed, and the ohmic contact is formed. It differs from the conventional MOSFET element 100 in that the source electrode 15 and the drain electrode 16 for shotkey contact have electrodes having different contact characteristics. This difference is based on the fact that the MOSFET element 10 operates on a different operating principle from the conventional MOSFET element 100. Hereinafter, the operating principle of the MOSFET element 10 will be described with reference to FIGS. 3 (a) and 3 (b).
  • FIG. 3A is a diagram showing an energy band diagram when the drain electrode 16 and the source electrode 15 of the MOSFET element 10 placed in the thermal equilibrium state are off.
  • the first depletion layer is formed by Schottky junction between the drain electrode 16 and the second semiconductor layer 13 (first semiconductor layer 11), and the source portion 12 and the first semiconductor layer 11 are formed.
  • a second depletion layer is formed on the first semiconductor layer 11 by the pn junction of the above.
  • the first and second depletion layers are not in contact with each other and are separated by a neutral region of the first semiconductor layer 11.
  • the deflection of the downward band formed by the neutral region blocks the movement of holes (indicated by “+” in the figure) in the source portion 12.
  • FIG. 3B is a diagram showing an on-time energy band diagram between the drain electrode 16 and the source electrode 15 in the MOSFET element 10 placed in the thermal equilibrium state.
  • a voltage is applied to the gate electrode 18 to turn it on, an inversion layer 19 is formed at a position directly below the gate insulating layer 17 in the first semiconductor layer 11, and the neutral region disappears.
  • a forward voltage is applied to the drain electrode 16
  • holes existing in the valence band of the source portion 12 flow into the second semiconductor layer 13 via the inversion layer 19, and the inside of the second semiconductor layer 13
  • the electric field reaches the drain electrode 16. That is, the drain current flows.
  • the first depletion layer formed on the second semiconductor layer 13 by the Schottky contact of the drain electrode 16 comes into contact with the inversion layer 19, but the distance Ldg between the drain electrode 16 and the gate electrode 18 From the viewpoint of flowing a drain current between the inversion layer 19 and the drain electrode 16 via the second semiconductor layer 13 (the region where the first depletion layer is formed), it is preferable to satisfy the condition of the following formula (1). Further, when the condition of the following formula (1) is satisfied, the first depletion layer is completely depleted, and the second semiconductor layer 13, which is the formation region of the first depletion layer, becomes a good conductor for holes. On resistance is significantly reduced.
  • ⁇ indicates the dielectric constant of the second semiconductor layer 13 (first semiconductor layer 11)
  • ⁇ bi is the shot key contact with the second semiconductor layer 13 (first semiconductor layer 11). It shows the built-in potential generated between the sex drain electrode 16 and q, indicates the electron charge, and N d indicates the impurity concentration in the second semiconductor layer 13 (first semiconductor layer 11).
  • the MOSFET element 10 which is the semiconductor device according to the first embodiment of the present invention does not have the drift layer 104 (see FIG. 1) in the conventional MOSFET element 100, and the on-resistance is drift resistance-free. NS. Therefore, as shown in FIG. 4, according to the MOSFET element 10 which is the semiconductor device according to the first embodiment of the present invention, the on-resistance can be remarkably reduced. Note that FIG. 4 is an explanatory diagram for comparing and explaining the on-resistance of the conventional MOSFET and the on-resistance of the MOSFET of the present invention.
  • the semiconductor material is any of Si, 4H-SiC, GaN, Ga 2 O 3 , and diamond.
  • FIG. 5 compares and describes the slope of the characteristic shown linearly on the log-log graph between the on-resistance and the withstand voltage in the current MOSFET having a drift layer and the slope of the characteristic in the MOSFET of the present invention. It is explanatory drawing for this.
  • the conductive type of the first semiconductor layer 11 is changed from n-type to p-type, and the source unit 12 is used.
  • the conductive type is changed from the p type to the n type to form an n + type semiconductor layer, and the polarity of the applied voltage is reversed with respect to the p-channel type operation.
  • the n-channel operation MOSFET element configured in this way operates according to the operation principle common to the operation principle described with reference to FIGS. 3 (a) and 3 (b), except that a large number of carriers change from holes to electrons. It is possible.
  • the energy levels (donor level, acceptor level) of the conduction impurities in the first semiconductor layer correspond to the operating temperature of the semiconductor device. It is applicable to the semiconductor device formed of a semiconductor material (for example, diamond) at a position sufficiently deeper than the thermal excitation energy to be generated, but is formed of a semiconductor material (for example, silicon) having a shallow impurity level at room temperature. It is also applicable to the semiconductor device by operating it at a low temperature at which the thermal excitation energy is sufficiently low.
  • FIG. 6 is a cross-sectional view showing the element structure of the vertical MOSFET element.
  • the MOSFET element 20 is arranged so as to be in contact with the first semiconductor layer 21 having an n-type conductive type and the first semiconductor layer 21, and the conductive type is formed as a p-type source semiconductor layer.
  • the second semiconductor layers 23a and 23 are one region of the first semiconductor layer 21 itself, and are formed as one layer with the same semiconductor material and impurity concentration as the first semiconductor layer 21.
  • the second semiconductor layers 23a and b have a region on the shortest path from the inversion layer 29a formed near the contact surface with the gate insulating film 27 in the first semiconductor layer 21 to the drain electrode 26a as a main region.
  • One region of one semiconductor layer 21 corresponds to another region of the first semiconductor layer 21 having a region on the shortest path from the inversion layer 29b to the drain electrode 26b as a main region, and the drain electrode 26a is placed on these regions. , 26b are arranged.
  • the source portion 22 is formed as a layer on which the source electrode 25 is arranged on one surface, and the first semiconductor layer 21 is laminated on the surface of the source portion 22 opposite to the one surface. At the same time, it is formed so as to have a through hole through which the laminated surface with the source portion 22 is passed to the surface opposite to the laminated surface. Further, drain electrodes 26a and 26b are arranged on the opposite surface of the first semiconductor layer 21.
  • the first semiconductor layer 21 itself also serves as the second semiconductor layer 23a (23b), and the second semiconductor layer 23a (23b) extends from the inversion layer 29a (29b) to the drain electrode 26a (26b).
  • the second semiconductor layer 23a (23b) is substantially on the first semiconductor layer 21 at the upper end position of the inversion layer 29a (29b).
  • the drain electrodes 26a (26b) are arranged in this order.
  • the gate electrode 28 is arranged in the through hole in a state where the contact surface with the first semiconductor layer 21 and the source portion 22 is covered with the gate insulating film 27.
  • the MOSFET element 10 which is the semiconductor device according to the second embodiment of the present invention configured as described above, the MOSFET element 10 can be obtained only by replacing the positional relationship between the p-type region and the n-type region in the vertical direction. Since the operating principle described with reference to FIGS. 3A and 3B can be applied, the above-mentioned drift resistance-free semiconductor device for high withstand voltage can be obtained.
  • the MOSFET element 20 has been described as a p-channel type operation, it is also possible to use a semiconductor device having an n-channel type operation by reversing the relationship between the p-type and the n-type in the MOSFET element 20.
  • FIG. 7 is a cross-sectional view showing an element structure of a planar MOSFET element formed by using a diamond semiconductor.
  • the MOSFET element 30 includes a first conductive type first semiconductor layer 31, a second conductive type source portion 32 arranged so as to be in contact with the first semiconductor layer 31, a source portion 32, and an ohmic.
  • the source electrode 35 is arranged in contact with each other, the gate electrode 38 is arranged on one surface of the first semiconductor layer 31 via the gate insulating film 37, and the second semiconductor layer 33 is arranged in shot key contact. It has a drain electrode 36 and the like.
  • the second semiconductor layer 33 is a region of the first semiconductor layer 31 itself, and is formed as one layer with the same semiconductor material and impurity concentration as the first semiconductor layer 31.
  • the second semiconductor layer 33 is a region of the first semiconductor layer 31 whose main region is a region on the shortest path from the inversion layer 39 formed in the first semiconductor layer 31 directly below the gate electrode 38 to the drain electrode 36. Corresponds, and the drain electrode 36 is arranged on this region.
  • the first semiconductor layer 31 (including the second semiconductor layer 33) and the source portion 32 are composed of a semiconductor layer (diamond semiconductor layer) formed of the diamond.
  • the MOSFET element 30 unlike the MOSFET element 10 (see FIGS. 2A and 2B) in which the source portion 32 is formed as an embedded layer, the MOSFET element 30 is configured as a layer laminated on the surface of the first semiconductor layer 31. Will be done.
  • the source portion 32 formed as this layer can be formed by a known method such as a plasma vapor phase deposition method or a lithography processing method. Other than this, the matters described for the MOSFET element 10 (see FIGS. 2A and 2B) can be applied.
  • MOSFET elements according to the first to third embodiments described above are examples for explaining the outline of the present invention, and these examples may be appropriately modified as long as the effects of the present invention are not impaired. can.
  • the embodiment of the present invention will be described below, the technical idea of the present invention is not limited to this embodiment.
  • Example 1 The semiconductor element (planar MOSFET element) according to Example 1 was manufactured by using the diamond as a semiconductor forming material by the manufacturing method shown below.
  • the semiconductor element according to the first embodiment is manufactured according to the configuration of the planar MOSFET element 30 shown in FIG. 7. First, a nitrogen-doped n-type diamond substrate that is turned off at a slightly inclined off-angle and whose main surface is a ⁇ 111 ⁇ surface (Ib-type substrate manufactured by the Russian National Institute for Carbide and New Carbon Materials Technology (TISNCM)). was prepared, and this substrate was used as the first semiconductor layer.
  • TISNCM National Institute for Carbide and New Carbon Materials Technology
  • a p-type semiconductor layer serving as the source portion was formed on the surface of the first semiconductor layer (a surface whose main surface is a ⁇ 111 ⁇ surface) by a selective growth method using a metal mask.
  • the surface of the first semiconductor layer was washed by boiling with a mixed solution of sulfuric acid and nitric acid, a resist material was applied onto the first semiconductor layer by spin coating, and a resist pattern was formed using a mask. .. After development, a metal mask material (a laminate of gold and titanium) is vapor-deposited on the first semiconductor layer on which the resist pattern is formed, and then the resist pattern is removed by a lift-off step on the first semiconductor layer. A metal mask pattern was formed on the surface.
  • the first semiconductor layer (substrate) on which the metal mask pattern was formed was introduced into a plasma vapor phase deposition apparatus (Seki Technotron Co., Ltd./currently manufactured by Corns Technology Co., Ltd., AX5010-1-S).
  • the source portion (p-type diamond semiconductor layer) was formed by growing the source portion (p-type diamond semiconductor layer) on the surface of the first semiconductor layer in a region where the metal mask pattern was not formed.
  • the growth conditions are hydrogen gas, methane gas and trimethylboron gas imparting p-type conductivity as raw materials, the flow rate of the hydrogen gas is 399 sccm, the flow rate of the methane gas is 0.8 sccm, and the hydrogen-diluted gas of the trimethyl boron (the above).
  • the flow rate of trimethylboron content (1% by volume) was set to 0.8 sccm and introduced into the plasma gas phase deposition device, respectively, and the plasma input power was 1,200 W and the pressure was set as the film forming conditions of the plasma gas phase deposition device. The conditions were such that 50 Torr and the film forming time were 0.16 hours.
  • the first semiconductor layer on which the source portion was formed was subjected to acid cleaning to remove the metal mask pattern.
  • an atomic layer deposition apparatus (Oxford Instruments Co., Ltd., FlexAL) was used to form an Al 2 O 3 insulating film as the gate insulating film on the surface of the first semiconductor layer.
  • the conditions for forming the gate insulating film in the atomic layer deposition apparatus were a film formation temperature of 300 ° C. and a thickness of 50 nm.
  • H in the OH group bonded to the carbon atom by the termination treatment and Al in the gate insulating film (the Al 2 O 3 insulating film) are replaced with each other, and the carbon atom is formed.
  • a stable bond is formed between the and the gate insulating film.
  • the gate insulating film is formed on the surface of the first semiconductor layer with few defects.
  • a resist material is applied onto the Al 2 O 3 insulating film by spin coating, and a mask is used to cover the formed regions of the source electrode and the drain electrode formed in the next step.
  • a mask is used to cover the formed regions of the source electrode and the drain electrode formed in the next step.
  • the diluted hydrofluoric acid solution was impregnated to remove the gate insulating film at a position not covered with the resist pattern, and then the resist removing liquid was impregnated to remove excess resist.
  • the formation regions of the source electrode and the drain electrode are exposed, and the first semiconductor layer is covered with the gate insulating film.
  • a resist material is applied to the first semiconductor layer in such a state by spin coating, each forming region of the source electrode and the drain electrode is formed using a mask, and the gate electrode on the gate insulating film.
  • a resist pattern was formed that did not cover the formed region.
  • a laminated electrode of gold (100 nm) / platinum (30 nm) / titanium (30 nm) is vapor-deposited using a vacuum vapor deposition apparatus (electron beam vapor deposition device manufactured by Eiko Engineering Co., Ltd.), and then the resist pattern is lifted off. Removed.
  • the source electrode, the drain electrode, and the gate electrode are formed by the laminated electrode, but are formed on each formation region.
  • the semiconductor device according to the first embodiment was manufactured as the planar MOSFET element formed of the diamond semiconductor.
  • FIG. 8 shows a state when the semiconductor device according to the first embodiment is viewed from above.
  • FIG. 8 is an enlarged view of an optical microscope image of the semiconductor device according to the first embodiment taken from above and a part of the optical microscope image.
  • the source electrode - the line width of the gate electrode that is disposed linearly between the drain electrode and the gate length L g
  • the gate width W g is 10 ⁇ m
  • the gate width W g is 100 ⁇ m.
  • an element structure portion having a gate length L g of 5 ⁇ m and 15 ⁇ m and a gate width W g of 50 ⁇ m and 150 ⁇ m is also provided. Further, the distance L pg is set to 5 ⁇ m as the distance between the drain electrode and the gate electrode.
  • FIG. 9 shows the results of measuring the device characteristics of the semiconductor device according to the first embodiment using a semiconductor parameter analyzer device (4200-SCS manufactured by KEITHLEY).
  • Figure 9 the source electrode on the horizontal axis - taking the drain voltage between said drain electrode, said source electrode on the vertical axis - taking the drain current flowing between the drain electrode, the voltage V g applied to the gate electrode.
  • the drain current-drain voltage characteristics when the voltage is changed from 0V to -12V in steps of -2V are shown.
  • the characteristic that the drain current flows when the value of the gate voltage V g is increased (in the negative direction) from the normally off state is confirmed, and the semiconductor device according to the first embodiment operates in MOSFET. Is possible.
  • the drain voltage when the 0V voltage V g applied to the gate electrode has been applied by the above magnitude -200V did not cause dielectric breakdown.
  • ⁇ indicates the dielectric constant of the second semiconductor layer
  • ⁇ bi indicates the built-in potential generated between the second semiconductor layer and the Schottky-contact drain electrode.
  • Q indicates an electron charge
  • N d indicates an impurity concentration in the second semiconductor layer.
  • FIG. 10 shows a distance L pg corresponding to the length of the depletion layer generated so as to extend from the drain electrode to the inversion layer in the second semiconductor layer when a reverse voltage of 1 V is applied to the drain electrode.
  • the relationship with the impurity concentration in the second semiconductor layer is shown.
  • FIG. 10 is a diagram showing the relationship between the distance Ldg related to the formula (1) and the impurity concentration in the second semiconductor layer.
  • the region displayed in gray is the region that satisfies the condition of the formula (1)
  • the region displayed in white is the region that does not satisfy the condition of the formula (1).
  • the impurity concentration in the second semiconductor layer (first semiconductor layer itself) of the semiconductor device according to the first embodiment is 1 ⁇ 10 14 cm -3 , and the distance L pg is 5 ⁇ m.
  • the setting conditions related to the above formula (1) of the semiconductor device according to the first embodiment correspond to the conditions plotted in the area displayed in gray in FIG. 10 (indicated by “ ⁇ ” in the figure), and are described above. The condition of the equation (1) is satisfied.
  • the same conditions except that the impurity concentration in the second semiconductor layer (first semiconductor layer itself) of the semiconductor device according to the first embodiment was changed from 1 ⁇ 10 14 cm -3 to 2 ⁇ 10 15 cm -3.
  • the setting condition related to the above formula (1) corresponds to the condition plotted in the area displayed in white in FIG. 10 (indicated by “ ⁇ ” in the figure). The condition of the above formula (1) is not satisfied.
  • the semiconductor device according to the first embodiment operates under the operating conditions (gate voltage, drain voltage) shown in FIG. 9, the semiconductor device according to the reference example has the operating conditions (gate) shown in FIG. It was confirmed that it did not work with voltage (voltage, drain voltage).
  • the semiconductor device according to the reference example it is necessary to change the voltage application condition to a larger value.
  • the semiconductor device according to the first embodiment can operate under a voltage application condition of a small value.
  • Example 2 The semiconductor device according to the second embodiment was manufactured in the same manner as in the first embodiment except that the distance Ldg between the drain electrode and the gate electrode was changed from 5 ⁇ m to 2 ⁇ m by using masks of different sizes.
  • Example 3 As the first semiconductor layer, instead of the n-type diamond substrate (Ib-type substrate manufactured by the Russian National Institute of Carbide and New Carbon Materials Technology (TISNCM)), a nitrogen-doped diamond substrate on which the following phosphorus-doped layer is formed is used. Using masks of different sizes, the distance L deg between the drain electrode and the gate electrode was changed from 5 ⁇ m to 2 ⁇ m, the gate length L g was changed from 10 ⁇ m to 5 ⁇ m, and the gate width W g was changed from 100 ⁇ m to 150 ⁇ m.
  • the semiconductor element according to the third embodiment was manufactured in the same manner as in the first embodiment except that the changes were made.
  • the nitrogen-doped Ib type substrate on which the phosphorus-doped layer is formed is a nitrogen-doped diamond substrate ( Russian National Cemented Carbide) on the plasma vapor phase deposition device (Seki Technotron Co., Ltd./currently manufactured by Corns Technology Co., Ltd., AX5010-1-S).
  • a hard and new carbon material technology laboratory (TISNCM), Ib type substrate) was introduced, and a phosphorus-doped layer as the first semiconductor layer was grown and formed on this substrate.
  • the phosphorus-doped layer is made of hydrogen gas, methane gas and phosphine gas imparting n-type conductivity as raw materials, the flow rate of the hydrogen gas is 996 sccm, the flow rate of the methane gas is 4 sccm, and the hydrogen-diluted gas of the phosphine (containing the phosphine).
  • a flow rate of (rate; 1,000 ppm) was set to 1 sccm and introduced into the plasma gas phase deposition device, respectively, and the plasma input power of the plasma gas phase deposition device was 3,600 W, the pressure condition was 150 Torr, and the film formation time was 1 hour. Formed under growing conditions.
  • Example 4 The following hydrogen termination treatment was performed as a pretreatment for the termination treatment with the OH group, and the distance L pg between the drain electrode and the gate electrode was changed from 2 ⁇ m to 5 ⁇ m using masks of different sizes, and the gate length L g was changed.
  • a semiconductor device according to Example 4 was manufactured in the same manner as in Example 3 except that the thickness was changed from 5 ⁇ m to 15 ⁇ m.
  • the first semiconductor layer (and the nitrogen-doped diamond substrate) in a state where the metal mask pattern is removed by acid cleaning after the source portion is formed is subjected to a plasma gas phase deposition apparatus (manufactured by Arios Co., Ltd.). , DCVD-901K), the flow rate of the hydrogen gas is set to 100 sccm, and the plasma gas phase deposition apparatus is introduced into the plasma vapor phase deposition apparatus.
  • a plasma gas phase deposition apparatus manufactured by Arios Co., Ltd.
  • the flow rate of the hydrogen gas is set to 100 sccm
  • the plasma gas phase deposition apparatus is introduced into the plasma vapor phase deposition apparatus.
  • the hydrogen is replaced with the OH group. Due to the atomic level roughness of the surface, the hydrogen not replaced by the OH group remains as it is and terminates the dangling bond, which contributes to the reduction of the interface state density.
  • FIG. 11 shows the on-current-on-voltage characteristics of the semiconductor device according to the second embodiment. Further, the drain current-drain voltage characteristics of the semiconductor device according to the third embodiment are shown in FIG. 12 (a). Further, the drain current-drain voltage characteristic of the semiconductor device according to the fourth embodiment is shown in FIG. 12 (b).
  • the horizontal axis represents the voltage between the source electrode and the drain electrode, and the vertical axis represents the current density of the current flowing between the source electrode and the drain electrode. shows the characteristics when changing to 0V ⁇ -15V at -3V increments the voltage V g applied to the gate electrode.
  • a drain current density of a maximum of 1.5 mA / mm which is equivalent to that of a conventional MOSFET element (see FIG. 1 and the like), can be obtained.
  • This result can be interpreted as follows. That is, this result shows the resistance in the drain region (see the drain region 103 (p + type low resistance region) in FIG. 1) in the conventional MOSFET element and the region in which the distance L deg is 2 ⁇ m (second semiconductor in FIG. 7). It means that there is no resistance difference with the resistance in layer 33).
  • the depletion layer extending from the Schottky junction with the drain electrode see the drain electrode 36 in FIG.
  • the semiconductor device according to the present invention can operate with a low on-resistance without arranging a drift layer with a high on-resistance (see the drift layer 104 in FIG. 1), it can be turned on in a conventional MOSFET element. It is possible to achieve both low on-resistance and high withstand voltage without being restricted by the trade-off relationship between resistance and withstand voltage.
  • FIGS. 12 (a) and 12 (b) can be interpreted as follows. That is, if the distance Ldg is too long with respect to the length of the depletion layer extending from the drain electrode (see the drain electrode 36 in FIG. 7) toward the inversion layer (see the inversion layer 39 in FIG. 7), The drain voltage for turning on increases, and the drain current also decreases sharply. In addition, the voltage reaching the saturation region also increases. Therefore, in the measurement result (Example 4) of FIG. 12 (b) having a distance L pg of 5 ⁇ m, it is understood that the saturation region was not observed in the on-voltage range of 0 V to -30 V.

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Abstract

【課題】ドリフト層を持たない高耐圧向けの新たな半導体装置を提供することを課題とする。 【解決手段】本発明の半導体装置は、ｐ型及びｎ型のいずれかの導電型とされる第１導電型の第１半導体層と、前記第１半導体層と接するように配され、前記導電型が前記第１導電型と異なる第２導電型の半導体部とされるソース部と、前記ソース部とオーミック接触して配されるソース電極と、前記第１半導体層のいずれかの面上にゲート絶縁膜を介して配され、印加電場により前記第１半導体層における前記ゲート絶縁膜との接触面近傍の領域に反転層を形成可能なゲート電極と、前記反転層と接するように配される前記第１導電型の第２半導体層と、前記反転層から離間されるとともに前記第２半導体層とショットキー接触して配されるドレイン電極と、を有することを特徴とする。

Description

半導体装置
　本発明は、ドリフト層を持たない高耐圧向けの半導体装置に関する。
　現在、大電力向けのスイッチング素子として低オン抵抗で高耐圧のＩＧＢＴが利用されている。
　しかしながら、前記ＩＧＢＴは、少数キャリアが伝導に関与するバイポーラ動作の素子であるため、スイッチング速度がユニポーラ動作の素子に劣る問題がある。
　一方、ＭＯＳＦＥＴに代表されるユニポーラ動作の素子としては、オン抵抗と耐圧との関係がトレードオフの関係にあり、低オン抵抗を求めると耐圧が低下し、高耐圧を求めるとオン抵抗が高くなる問題がある（非特許文献１～３参照）。以下、この問題について具体的に説明する。
　従来におけるパワーデバイス用のＭＯＳＦＥＴ素子の素子構造の代表的な例を図１に示す。
　該図１に示すように、ＭＯＳＦＥＴ素子１００では、第１導電型（ｎ型）の半導体層１０１内に第２導電型（ｐ＋型）のソース領域１０２及びドレイン領域１０３が形成される。加えて、ドレイン領域１０３の周囲には、ドレイン領域１０３よりも不純物濃度が低い第２導電型（ｐ－型）のドリフト層１０４が形成される。
　また、ソース領域１０２及びドレイン領域１０３上には、これら領域とオーミック接触するソース電極１０５及びドレイン電極１０６がそれぞれ形成される。
　また、半導体層１０１上には、ソース領域１０２及びドレイン領域１０３の間の位置にゲート絶縁膜１０７を介してゲート電極１０８が配され、ＭＯＳＦＥＴ素子１００では、ゲート電極１０８に対する電圧印加に伴い、ゲート電極１０８直下における半導体層１０１に極性が反転した反転層（チャネル領域）１０９がソース領域１０２－ドリフト層１０４間を掛け渡すように形成可能とされる。
　このＭＯＳＦＥＴ素子１００では、ドリフト層１０４により耐圧を向上させることができるものの、ドリフト層１０４の不純物濃度が低いため、オン抵抗が高くなる。加えて、耐圧を向上させる目的でドリフト層１０４を大きく形成することがあるが、これもキャリアの移動経路を長くしてオン抵抗が高くなる要因となる。これらオン抵抗が高くなる要因は、ドリフト層１０４におけるドリフト抵抗に由来する。一方、ドリフト層１０４における不純物濃度を高くし、ドリフト抵抗を低くすると、作用する電界の強度が強まり耐圧も低下する。
　そのため、ドリフト層を有する従来のＭＯＳＦＥＴ素子では、ドリフト抵抗に由来するオン抵抗と耐圧との関係が常にトレードオフの関係となり、低オン抵抗を求めると耐圧が低下し、高耐圧を求めるとオン抵抗が高くなる問題に付き纏われることとなる。
　よって、現状を打破するためには、前記ドリフト層を持たない高耐圧向けの新たな半導体装置の開発が求められる。
　なお、ここでいう耐圧とは、素子が誤動作や破壊を起こさない限界の電圧を意味する。
S.M.Sze, "Physics  of Semiconductor Devices", Wiley, 3rd Edition (2007). "次世代パワー半導体―省エネルギー社会に向けたデバイス開発の最前線"，エヌ・ティー・エス，ISBN-10: 4860432622, (2009). 荒井和雄，吉田貞史，"SiC素子の基礎と応用"，(2003)，オーム社
　本発明は、従来技術における前記諸問題を解決し、ドリフト層を持たない高耐圧向けの新たな半導体装置を提供することを課題とする。
　前記課題を解決するための手段としては、以下の通りである。即ち、
　＜１＞　ｐ型及びｎ型のいずれかの導電型とされる第１導電型の第１半導体層と、前記第１半導体層と接するように配され、前記導電型が前記第１導電型と異なる第２導電型の半導体部とされるソース部と、前記ソース部とオーミック接触して配されるソース電極と、前記第１半導体層のいずれかの面上にゲート絶縁膜を介して配され、印加電場により前記第１半導体層における前記ゲート絶縁膜との接触面近傍の領域に反転層を形成可能なゲート電極と、前記反転層と接するように配される前記第１導電型の第２半導体層と、前記反転層から離間されるとともに前記第２半導体層とショットキー接触して配されるドレイン電極と、を有することを特徴とする半導体装置。
　＜２＞　反転層－ドレイン電極間の最短距離である距離Ｌｄｇが、下記式（１）の条件を満たす前記＜１＞に記載の半導体装置。
Figure JPOXMLDOC01-appb-M000002
 　ただし、前記式（１）中、εは、第２半導体層の誘電率を示し、φｂｉは、前記第２半導体層とショットキー接触性の前記ドレイン電極との間に生じるビルトインポテンシャルを示し、ｑは、電子電荷を示し、Ｎｄは、前記第２半導体層における不純物濃度を示す。
　＜３＞　ソース部における不純物濃度が、第１半導体層における不純物濃度よりも１桁以上高い前記＜１＞から＜２＞のいずれかに記載の半導体装置。
　＜４＞　ソース部が第１半導体層の一の面から前記一の面と反対側の面側に向けて埋設される層及び前記一の面上に積層される層のいずれかとして形成され、ゲート電極が前記第１半導体層の前記一の面上にゲート絶縁膜を介して配され、第２半導体層が前記ゲート電極及び反転層を挟んで前記ソース部と対向する位置に前記第１半導体層の前記一の面から前記一の面と反対側の面側に向けて埋設される層及び前記一の面上に積層される層のいずれかとして形成され、ドレイン電極が前記第２半導体層上に配される前記＜１＞から＜３＞のいずれかに記載の半導体装置。
　＜５＞　ソース部が一の面上にソース電極が配される層として形成され、第１半導体層が前記層の前記一の面と反対側の面上に積層されるとともに前記層との積層面から前記積層面と反対側の面まで通される貫通孔を持つように形成され、前記第１半導体層の前記反対側の面上に第２半導体層とドレイン電極とがこの順で配され、ゲート電極が前記第１半導体層及び前記層との接触面がゲート絶縁膜で被覆された状態で前記貫通孔内に配される前記＜１＞から＜３＞のいずれかに記載の半導体装置。
　＜６＞　第１半導体層と第２半導体層とが一の層として同一の半導体材料及び不純物濃度で形成される前記＜１＞から＜５＞のいずれかに記載の半導体装置。
　＜７＞　第１半導体層、第２半導体層及びソース部の少なくともいずれかがシリコンより大きなバンドギャップを持つワイドギャップ半導体形成材料で形成される前記＜１＞から＜６＞のいずれかに記載の半導体装置。
　＜８＞　ワイドギャップ半導体形成材料がダイヤモンドである前記＜７＞に記載の半導体装置。
　＜９＞　ソース部がダイヤモンドで形成され、ホッピング伝導性を有する前記＜８＞に記載の半導体装置。
　本発明によれば、従来技術における前記諸問題を解決することができ、前記ドリフト層を持たない高耐圧向けの新たな半導体装置を提供することができる。
従来におけるパワーデバイス用のＭＯＳＦＥＴ素子の素子構造の代表的な例を示す断面図である。 平面型のＭＯＳＦＥＴ素子のオフ時の状態を示す断面図である。 平面型のＭＯＳＦＥＴ素子のオン時の状態を示す断面図である。 熱平衡状態に置かれたＭＯＳＦＥＴ素子におけるドレイン電極－ソース電極間のオフ時のエネルギーバンド図を示す図である。 熱平衡状態に置かれたＭＯＳＦＥＴ素子におけるドレイン電極－ソース電極間のオン時のエネルギーバンド図を示す図である。 従来のＭＯＳＦＥＴにおけるオン抵抗と、本発明のＭＯＳＦＥＴにおけるオン抵抗とを比較説明するための説明図である。 ドリフト層を有する現状のＭＯＳＦＥＴにおけるオン抵抗と耐圧との間の両対数グラフ上で直線状に示される特性の傾きと、本発明のＭＯＳＦＥＴにおける前記特性の傾きとを比較説明するための説明図である。 縦型のＭＯＳＦＥＴ素子の素子構造を示す断面図である。 ダイヤモンド半導体を用いて形成された平面型のＭＯＳＦＥＴ素子の素子構造を示す断面図である。 実施例１に係る半導体装置を上面から撮像した光学顕微鏡像及び前記光学顕微鏡像の一部を拡大して示す図である。 実施例１に係る半導体装置のデバイス特性を測定した結果を示す図である。 式（１）に関連した距離Ｌｄｇと第２半導体層における不純物濃度との関係性を示す図である。 実施例２に係る半導体装置のドレイン電流－ドレイン電圧特性を示す図である。 実施例３に係る半導体装置のドレイン電流－ドレイン電圧特性を示す図である。 実施例４に係る半導体装置のドレイン電流－ドレイン電圧特性を示す図である。
（半導体装置）
　本発明の半導体装置は、第１半導体層、ソース部、ソース電極、第２半導体層、ドレイン電極及びゲート電極を有して構成される。
　前記半導体装置では、従来のＭＯＳＦＥＴ素子１００におけるドレイン領域１０３（図１参照）がなく、異なる原理で動作する。また、前記半導体装置では、従来のＭＯＳＦＥＴ素子１００におけるドリフト層１０４（図１参照）を有さず、したがって、オン抵抗がドリフト抵抗の影響を受けない。
　以下では、先に前記半導体装置の各部について説明し、次いで前記半導体装置の動作原理を実施形態の具体的な例示とともに図面を用いて詳細に説明する。
＜第１半導体層＞
　前記第１半導体層は、ｐ型及びｎ型のいずれかの導電型とされる第１導電型の半導体層とされる。前記第１半導体層としては、ｐ型不純物物質及びｎ型不純物物質のいずれかの不純物物質を導入することで、前記導電型とされる。
　前記ｐ型不純物物質としては、特に制限はなく公知のものが適用でき、代表的には、ボロンが挙げられる。また、前記ｎ型不純物物質としても、特に制限はなく公知のものが適用でき、代表的には、リン又は窒素が挙げられる。
　前記第１半導体層における不純物濃度としては、特に制限はないが、１×１０１１ｃｍ－３～１×１０１８ｃｍ－３程度が好ましい。
　前記第１半導体層の形成材料としては、特に制限はなく、シリコン、ゲルマニウムを含む公知の半導体材料を挙げることができるが、パワーデバイスへの応用の観点から、前記シリコンよりも大きなバンドギャップを持つワイドギャップ半導体形成材料が好ましい。即ち、前記半導体装置では、オン抵抗がドリフト抵抗の影響を受けず、専ら耐圧を考慮して前記半導体材料を選択することができることから、前記ワイドギャップ半導体によるパワーデバイスへの応用が好適となる。
　前記ワイドバンドギャップ半導体形成材料としては、特に制限はなく、目的に応じて適宜選択することができ、炭化ケイ素（ＳｉＣ）、窒化ガリウム（ＧａＮ）、ダイヤモンド等を挙げることができるが、中でも、ワイドギャップ特性に加え、融点、熱伝導率、耐絶縁破壊性、キャリア速度限界、硬度・弾性定数、化学的安定性及び耐放射線性にも優れるダイヤモンドが好ましい。
　前記第１半導体層としては、特に制限はなく、公知の半導体基板等から構成されていてもよい。
　また、前記第１半導体層の形成方法としては、特に制限はなく、形成材料に応じて公知の形成方法から適宜選択することができる。なお、前記第１半導体層が前記ダイヤモンドである場合には、特開２０１８－００６５７２号公報に記載のプラズマ気相堆積法によりダイヤモンド基板上に形成する方法が好ましい。
　なお、前記第１半導体層に後述の貫通孔を形成する場合、前記貫通孔の形成方法としては、特に制限はなく、公知のリソグラフィ加工法が挙げられる。
＜ソース部＞
　前記ソース部は、前記第１半導体層と接するように配され、前記導電型が前記第１導電型と異なる第２導電型の半導体部とされる。
　前記ソース部の形成材料としては、前記第１半導体層の形成材料と同様の形成材料を挙げることができる。また、前記ソース部における前記不純物物質としては、前記第１半導体層と逆の極性のものを用いることができる。
　前記ソース部における不純物濃度としては、特に制限はないが、前記第１半導体層における不純物濃度よりも１桁以上高いことが好ましく、具体的には、１×１０１９ｃｍ－３～１×１０２２ｃｍ－３程度が好ましい。前記ソース部における不純物濃度を前記第１半導体層よりも高くすると、前記ソース部における低抵抗化を図ることができる。
　前記ソース部の形成方法としては、特に制限はなく、形成材料に応じて公知の形成方法から適宜選択することができる。
　代表的な形成方法としては、公知のイオン注入法を挙げることができる。即ち、前記ソース部としては、公知のソース領域と同様、前記第１半導体層の一の面から前記一の面と反対側の面側に向けて埋設される層として形成することができる。
　また、イオン注入法が適用しづらい形成材料（前記ダイヤモンド等）で形成される場合には、前記第１半導体層の前記一の面上に積層される層として形成してもよく、この場合、特開２０１８－００６５７２号公報に記載のプラズマ気相堆積法、リソグラフィ加工法により形成することができる。
　また、前記ソース部としては、形成材料によらず、前記半導体装置の素子構造に応じて層状の形状をとり得る。
　また、前記ソース部としては、前記ダイヤモンドで形成される場合、前記ソース部を低抵抗化する観点から、ホッピング伝導性を有することが好ましい。この前記ホッピング伝導性は、前記ダイヤモンドで形成される前記ソース部における不純物濃度を１×１０１９ｃｍ－３以上とすることで発現する。
＜ソース電極＞
　前記ソース電極は、前記ソース部とオーミック接触して配される。
　前記ソース電極の形成材料としては、特に制限はなく、チタン、アルミニウム、ニッケル、モリブデン、タングステン、タンタル、白金、金、これら元素を含む合金、これら元素の炭化物、窒化物及び珪化物等の公知の電極材料を挙げることができる。前記ソース部が前記ダイヤモンドで形成される場合には、チタン、白金、金及びこれら金属の積層体が好ましい。
　前記ソース電極の形成方法としては、特に制限はなく、公知の真空蒸着法、ＣＶＤ法、ＡＬＤ法等が挙げられる。
　なお、前記ソース部を前記ダイヤモンドで形成する場合における前記ソース部及び前記ソース電極の形成方法としては、公知の形成方法から適宜選択することができ、例えば、特許第６３４１４７７号公報に記載の方法等を挙げることができる。
＜ゲート電極＞
　前記ゲート電極は、前記第１半導体層のいずれかの面上にゲート絶縁膜を介して配され、印加電場により前記第１半導体層における前記ゲート絶縁膜との接触面近傍の領域に反転層を形成可能とされる。
　前記ゲート絶縁膜の形成材料としては、特に制限はなく、目的に応じて適宜選択することができ、例えば、ＳｉＯ２、ＨｆＯ２、Ａｌ２Ｏ３、ＺｒＯ２等の公知の形成材料が挙げられる。特に、前記第１半導体層が前記ダイヤモンドで形成される場合には、Ａｌ２Ｏ３が好ましい。Ａｌ２Ｏ３を用いると、前記ダイヤモンドとの間で欠陥準位である界面準位密度を低減させ、前記第１半導体層に対し前記反転層を好適に誘起させることができる（例えば、特開２０１８－００６５７２号公報、下記参考文献１参照）。
　また、前記ゲート絶縁膜の形成方法としては、特に制限はなく、目的に応じて適宜選択することができ、例えば、前記形成材料を用いた、ＡＬＤ法、スパッタリング法、ＣＶＤ法等が挙げられる。
　参考文献１： T.Matsumoto et.al., "Inversion channel diamond metal oxide-semiconductor field-effect transistor with normally off characteristics", Scientific Reports, 6, 31585 (2016).
　前記ゲート電極の形成材料としては、特に制限はなく、チタン、アルミニウム、ニッケル、モリブデン、タングステン、タンタル、白金、金、これら元素を含む合金、これら元素の炭化物、窒化物及び珪化物等の公知の電極材料挙げられる。
　また、前記ゲート電極の形成方法としては、特に制限はなく、目的に応じて適宜選択することができ、例えば、スパッタリング法、ＣＶＤ法が挙げられる。
＜第２半導体層＞
　前記第２半導体層は、前記反転層と接するように配される前記第１導電型の半導体層とされる。
　前記第２半導体層における不純物濃度としては、特に制限はないが、前記第１半導体層と同様、１×１０１１ｃｍ－３～１×１０１８ｃｍ－３程度の範囲から選択される不純物濃度であることが好ましい。前記第２半導体層では、不純物濃度が低すぎると、ショットキー接触の前記ドレイン電極から前記第２半導体層に生じる空乏層の幅が広くなり装置が大型化することがあり、不純物濃度が高すぎると、前記空乏層の幅が狭くなり加工しづらくなることがある。なお、前記空乏層については、図面を参照した第１実施形態についての説明とともに後述する。
　前記第２半導体層の形成材料としては、前記第１半導体層の形成材料と同様の形成材料を挙げることができる。
　前記第２半導体層は、同一導電型の前記第１半導体層から独立して不純物濃度を設定可能な層であるが、製造工程上、前記第１半導体層と不純物濃度が共通する前記第１半導体層内の一領域であることが好ましい。即ち、前記第１半導体層と前記第２半導体層とが一の層として同一の半導体材料及び不純物濃度で形成されることが好ましい。このように形成する場合、前記第１半導体層自身が前記第２半導体層を兼ね、前記第２半導体層を前記第１半導体層と別の半導体層として形成する製造工程を省略することができる。
　前記第２半導体層を前記第１半導体層と別の半導体層として形成する場合の形成方法としては、特に制限はなく、公知の半導体層の形成方法、公知のリソグラフィ加工法を適用することができる。
＜ドレイン電極＞
　前記ドレイン電極は、前記反転層から離間されるとともに前記第２半導体層とショットキー接触して配される。
　前記半導体装置では、前記ソース部と前記ソース電極との間の接触をオーミック接触とし、前記第２半導体層（前記第２半導体層が前記第１半導体層自身で形成される場合、前記第１半導体層）と前記ドレイン電極との間の接触をショットキー接触とすることで、従来のＭＯＳＦＥＴ素子（例えば図１参照）と異なる原理で動作する。
　前記ドレイン電極の形成材料としては、特に制限はなく、チタン、アルミニウム、ニッケル、モリブデン、タングステン、タンタル、白金、金、これら元素を含む合金、これら元素の炭化物、窒化物及び珪化物等の公知の電極材料を挙げることができる。前記ソース部が前記ダイヤモンドで形成される場合には、チタン、白金、金及びこれら金属の積層体が好ましい。
　また、前記ドレイン電極の形成方法としては、特に制限はなく、公知の真空蒸着法、ＣＶＤ法、ＡＬＤ法等が挙げられる。
　以下、本発明の実施形態を図面を参照しつつ説明する。なお、本発明の技術的思想は、これら実施形態に限定されるものではなく、ワイドバンドギャップ半導体等で形成されるユニポーラ動作のトランジスタ等に広く適用することができる。
［第１実施形態］
　第１実施形態に係る半導体装置を図２（ａ），（ｂ）に示す。この第１実施形態に係る半導体装置は、平面型のＭＯＳＦＥＴ素子としての構成例を示すものである。なお、図２（ａ）は、平面型のＭＯＳＦＥＴ素子のオフ時の状態を示す断面図であり、図２（ｂ）は、平面型のＭＯＳＦＥＴ素子のオン時の状態を示す断面図である。
　図２（ａ），（ｂ）に示すようにＭＯＳＦＥＴ素子１０は、導電型がｎ型の第１半導体層１１と、第１半導体層１１と接するように配され、導電型がｐ＋型のソース部１２と、ソース部１２とオーミック接触して配されるソース電極１５と、第１半導体層１１の一の面上にゲート絶縁膜１７を介して配されるゲート電極１８と、第２半導体層１３とショットキー接触して配されるドレイン電極１６とを有する。
　ソース部１２は、第１半導体層１１の前記一の面から前記一の面と反対側の面側に向けて埋設される層として形成され、不純物濃度が第１半導体層１１よりも高く設定され（ｐ＋層）、ソース電極１５とのオーミック接触が得られるように形成される。また、ソース部１２は、反転層１９と接触可能な位置に形成される。
　一方、ショットキー接触のドレイン電極１６は、ゲート電極１８直下の第１半導体層１１に形成される反転層１９（図２（ｂ）参照）から離間されて配される。なお、図中の「Ｌｄｇ」は、反転層１９－ドレイン電極１６間の最短距離を示し、ドレイン電極１６は、反転層１９から距離Ｌｄｇだけ離間されている。
　この距離Ｌｄｇは、実質的に、ゲート電極１８と対向する側のドレイン電極１６側面における第２半導体層１３（第１半導体層１１）との接触位置である第１接触位置と、ドレイン電極１６と対向する側のゲート電極１８側面におけるゲート絶縁膜１７との接触位置を第２接触位置としたとき、前記第２接触位置と最短距離で対向する反転層１９の対向位置との間の距離、つまり、ドレイン電極１６－ゲート電極１８間の距離とみることができ、設計上、距離Ｌｄｇをドレイン電極１６－ゲート電極１８間の距離として取り扱うこともできる。
　第２半導体層１３は、第１半導体層１１自身の一領域とされ、一の層として第１半導体層１１と同一の半導体材料及び不純物濃度で形成される。この第２半導体層１３としては、ゲート電極１８直下の第１半導体層１１に形成される反転層１９からドレイン電極１６に至る最短経路上の領域を主領域とした第１半導体層１１の一領域が相当し、この領域上にドレイン電極１６が配される（図２（ｂ）参照）。
　図１と図２（ａ），（ｂ）との比較から理解されるように、ＭＯＳＦＥＴ素子１０では、ドレイン領域１０３及びドリフト層１０４に相当する部が形成されておらず、また、オーミック接触のソース電極１５とショットキー接触のドレイン電極１６とで接触特性が異なる電極を持つ点で従来のＭＯＳＦＥＴ素子１００と相違する。
　この相違は、ＭＯＳＦＥＴ素子１０が従来のＭＯＳＦＥＴ素子１００と異なる動作原理で動作することに基づく。以下、ＭＯＳＦＥＴ素子１０の動作原理について図３（ａ），（ｂ）を参照しつつ説明する。
　図３（ａ）は、熱平衡状態に置かれたＭＯＳＦＥＴ素子１０におけるドレイン電極１６－ソース電極１５間のオフ時のエネルギーバンド図を示す図である。
　該図に示す通り、オフ時には、ドレイン電極１６と第２半導体層１３（第１半導体層１１）とのショットキー接合により第１空乏層が形成され、また、ソース部１２と第１半導体層１１のｐｎ接合により第１半導体層１１に第２空乏層が形成される。これら第１，２空乏層同士は、接しておらず、第１半導体層１１の中性領域によって隔離されて存在する。
　ゲート電極１８に電圧が印加されていない状態の場合、前記中性領域によって形成される下向きのバンドのたわみによって、ソース部１２における正孔（図中、「＋」で示す）の移動がブロックされ、電流が流れないオフ状態となる。仮に、ドレイン電極１６に順方向電圧が印加されたとしても、ソース部１２のｐ＋層の価電子帯に存在する正孔が第１半導体層１１のｎ層に流れ込み、電子（図中、「－」で示す）と再結合して消滅する。
　よって、ソース部１２における正孔は、ドレイン電極１６に到達することができず、結果として、第１半導体層１１は、多数キャリアである正孔に対して絶縁体として作用する。
　図３（ｂ）は、熱平衡状態に置かれたＭＯＳＦＥＴ素子１０におけるドレイン電極１６－ソース電極１５間のオン時のエネルギーバンド図を示す図である。
　該図に示す通り、ゲート電極１８に電圧を印加してオン状態とすると、第１半導体層１１層におけるゲート絶縁層１７の直下位置に反転層１９が形成され、前記中性領域が消失する。
　この時、ドレイン電極１６に順方向電圧が印加されると、ソース部１２の価電子帯に存在する正孔が反転層１９を介して第２半導体層１３に流れ込み、第２半導体層１３の内部電界により、ドレイン電極１６に到達する。つまり、ドレイン電流が流れる。
　また、この時、ドレイン電極１６のショットキー接触によって第２半導体層１３に形成された前記第１空乏層が反転層１９に接することになるが、ドレイン電極１６－ゲート電極１８間の距離Ｌｄｇとしては、第２半導体層１３（前記第１空乏層の形成領域）を介して反転層１９－ドレイン電極１６間にドレイン電流を流す観点から、下記式（１）の条件を満たすことが好ましい。
　また、この下記式（１）の条件を満たす時、前記第１空乏層が完全に空乏化され、前記第１空乏層の形成領域である第２半導体層１３が正孔に対して良導体となり、オン抵抗が著しく低下する。
Figure JPOXMLDOC01-appb-M000003
　ただし、前記式（１）中、εは、第２半導体層１３（第１半導体層１１）の誘電率を示し、φｂｉは、第２半導体層１３（第１半導体層１１）とショットキー接触性のドレイン電極１６との間に生じるビルトインポテンシャルを示し、ｑは、電子電荷を示し、Ｎｄは、第２半導体層１３（第１半導体層１１）における不純物濃度を示す。
　以上のように、本発明の第１実施形態に係る半導体装置であるＭＯＳＦＥＴ素子１０では、従来のＭＯＳＦＥＴ素子１００におけるドリフト層１０４（図１参照）を有さず、オン抵抗がドリフト抵抗フリーとされる。
　したがって、図４に示すように、本発明の第１実施形態に係る半導体装置であるＭＯＳＦＥＴ素子１０によると、オン抵抗を著しく低減することができる。なお、図４は、従来のＭＯＳＦＥＴにおけるオン抵抗と、本発明のＭＯＳＦＥＴにおけるオン抵抗とを比較説明するための説明図である。
　また、本発明の第１実施形態に係る半導体装置であるＭＯＳＦＥＴ素子１０では、オン抵抗がチャネル抵抗（反転層１９における抵抗）に依存することから、オン抵抗と耐圧との間の両対数グラフ上で直線状に示される特性の傾きが、オン抵抗がドリフト抵抗に依存する現状のＭＯＳＦＥＴ素子における前記特性の傾きよりも、緩やかになる。
　したがって、図５に示すように、本発明の第１実施形態に係る半導体装置であるＭＯＳＦＥＴ素子１０の素子構造によると、半導体材料がＳｉ、４Ｈ－ＳｉＣ、ＧａＮ、Ｇａ２Ｏ３、ダイヤモンドのいずれであるかを問わず、同一の半導体材料で形成される半導体装置の低オン抵抗化及び高耐圧化を図ることができる。なお、図５は、ドリフト層を有する現状のＭＯＳＦＥＴにおけるオン抵抗と耐圧との間の両対数グラフ上で直線状に示される特性の傾きと、本発明のＭＯＳＦＥＴにおける前記特性の傾きとを比較説明するための説明図である。
　なお、ｐチャネル型動作のＭＯＳＦＥＴ素子１０の素子構成を変更して、ｎチャネル型動作させるためには、第１半導体層１１の導電型をｎ型からｐ型に変更するとともに、ソース部１２の導電型をｐ型からｎ型に変更してｎ＋型の半導体層とし、印加する電圧の極性をｐチャネル型動作に対して逆転させる。こうして構成されるｎチャネル型動作のＭＯＳＦＥＴ素子では、多数キャリアが正孔から電子になること以外は、図３（ａ），（ｂ）を用いて説明した動作原理と共通した動作原理により、動作可能とされる。
　また、図３（ａ），（ｂ）を用いて説明した動作原理は、前記第１半導体層の伝導不純物のエネルギー準位（ドナー準位、アクセプタ準位）が前記半導体装置の動作温度に対応する熱励起エネルギーよりも充分深い位置にある半導体材料（例えば、ダイヤモンド）で形成される前記半導体装置に適用可能であるが、室温で浅い不純物準位を有する半導体材料（例えば、シリコン）で形成される前記半導体装置に対しても、前記熱励起エネルギーが充分低くなる低温で動作させることで適用可能とされる。
［第２実施形態］
　次に、第２実施形態に係る半導体装置を図６に示す。この第２実施形態に係る半導体装置は、縦型のＭＯＳＦＥＴ素子としての構成例を示すものである。なお、図６は、縦型のＭＯＳＦＥＴ素子の素子構造を示す断面図である。
　図６に示すようにＭＯＳＦＥＴ素子２０は、導電型がｎ型の第１半導体層２１と、第１半導体層２１と接するように配され、導電型がｐ型のソース半導体層として形成されるソース部２２と、ソース部２２とオーミック接触して配されるソース電極２５と、第１半導体層２１の一の面上にゲート絶縁膜２７を介して配されるゲート電極２８と、第２半導体層２３ａ，ｂとショットキー接触して配されるドレイン電極２６ａ，ｂとを有する。
　第２半導体層２３ａ，ｂは、第１半導体層２１自身の一領域とされ、一の層として第１半導体層２１と同一の半導体材料及び不純物濃度で形成される。この第２半導体層２３ａ，ｂとしては、第１半導体層２１におけるゲート絶縁膜２７との接触面近傍に形成される反転層２９ａからドレイン電極２６ａに至る最短経路上の領域を主領域とした第１半導体層２１の一領域と、同じく反転層２９ｂからドレイン電極２６ｂに至る最短経路上の領域を主領域とした第１半導体層２１の別領域とが相当し、これらの領域上にドレイン電極２６ａ，２６ｂが配される。
　ＭＯＳＦＥＴ素子２０では、ソース部２２が一の面上にソース電極２５が配される層として形成され、第１半導体層２１がソース部２２の前記一の面と反対側の面上に積層されるとともにソース部２２との積層面から前記積層面と反対側の面まで通される貫通孔を持つように形成される。
　また、第１半導体層２１の前記反対側の面上にドレイン電極２６ａ，２６ｂが配される。本例では、前述の通り、第１半導体層２１自身が第２半導体層２３ａ（２３ｂ）を兼ね、第２半導体層２３ａ（２３ｂ）が反転層２９ａ（２９ｂ）からドレイン電極２６ａ（２６ｂ）に至る最短経路上の領域を主領域とした第１半導体層２１の領域に相当することから、実質的に反転層２９ａ（２９ｂ）の上端位置における第１半導体層２１上に第２半導体層２３ａ（２３ｂ）とドレイン電極２６ａ（２６ｂ）とがこの順で配された構成とされる。
　また、ゲート電極２８が第１半導体層２１及びソース部２２との接触面がゲート絶縁膜２７で被覆された状態で前記貫通孔内に配される。
　このように構成される本発明の第２実施形態に係る半導体装置であるＭＯＳＦＥＴ素子２０においても、ｐ型の領域とｎ型の領域との位置関係が縦方向に置き換わるだけで、ＭＯＳＦＥＴ素子１０について図３（ａ），（ｂ）を用いて説明した動作原理を適用することができることから、前記ドリフト抵抗フリーの高耐圧向けの半導体装置とすることができる。
　なお、ＭＯＳＦＥＴ素子２０では、ｐチャネル型動作として説明を行ったが、ＭＯＳＦＥＴ素子２０におけるｐ型とｎ型との関係を反対としてｎチャネル型動作の半導体装置とすることもできる。
［第３実施形態］
　次に、第３実施形態に係る半導体装置を図７に示す。この第３実施形態に係る半導体装置は、ダイヤモンド半導体を用いて形成された平面型のＭＯＳＦＥＴ素子としての構成例を示すものである。なお、図７は、ダイヤモンド半導体を用いて形成された平面型のＭＯＳＦＥＴ素子の素子構造を示す断面図である。
　図７に示すようにＭＯＳＦＥＴ素子３０は、第１導電型の第１半導体層３１と、第１半導体層３１と接するように配される第２導電型のソース部３２と、ソース部３２とオーミック接触して配されるソース電極３５と、第１半導体層３１の一の面上にゲート絶縁膜３７を介して配されるゲート電極３８と、第２半導体層３３とショットキー接触して配されるドレイン電極３６とを有する。
　第２半導体層３３は、第１半導体層３１自身の一領域とされ、一の層として第１半導体層３１と同一の半導体材料及び不純物濃度で形成される。この第２半導体層３３としては、ゲート電極３８直下の第１半導体層３１に形成される反転層３９からドレイン電極３６に至る最短経路上の領域を主領域とした第１半導体層３１の一領域が相当し、この領域上にドレイン電極３６が配される。
　ＭＯＳＦＥＴ素子３０では、第１半導体層３１（第２半導体層３３を含む）及びソース部３２が前記ダイヤモンドで形成される半導体層（ダイヤモンド半導体層）で構成される。
　また、ＭＯＳＦＥＴ素子３０では、ソース部３２が埋設層として形成されるＭＯＳＦＥＴ素子１０（図２（ａ），（ｂ）参照）と異なり、第１半導体層３１の面上に積層される層として構成される。この層として形成されるソース部３２は、プラズマ気相堆積法、リソグラフィ加工法等の公知の方法により形成することができる。
　これ以外は、ＭＯＳＦＥＴ素子１０（図２（ａ），（ｂ）参照）について説明した事項を適用することができる。
　以上の第１実施形態～第３実施形態に係る各ＭＯＳＦＥＴ素子は、本発明の概要を説明するための例示であり、本発明の効果を妨げない限り、これらの例に適宜変更を加えることができる。
　また、以下では、本発明の実施例を説明するが、本発明の技術的思想は、この実施例に限定されるものではない。
（実施例１）
　以下に示す製造方法により、半導体形成材料として前記ダイヤモンドを用いて、実施例１に係る半導体素子（平面型ＭＯＳＦＥＴ素子）を製造した。この実施例１に係る半導体素子は、図７に示す平面型ＭＯＳＦＥＴ素子３０の構成に準じて製造される。
　先ず、微傾斜のオフ角でオフされ、主面が｛１１１｝面とされる窒素ドープされたｎ型ダイヤモンド基板（ロシア国立超硬および新炭素材料技術研究所（TISNCM）製、Ｉｂ型基板）を用意し、この基板を前記第１半導体層とした。
　次に、金属マスクを用いた選択成長法により、前記第１半導体層の表面（主面が｛１１１｝面とされる面）上に前記ソース部となるｐ型の半導体層を形成した。以下、具体的に説明する。
　先ず、前記第１半導体層の表面を硫酸及び硝酸の混合液で煮沸処理することで洗浄し、スピンコートによりレジスト材を前記第１半導体層上に塗布し、マスクを用いてレジストパターンを形成した。現像後、金属マスク材（金及びチタンの積層体）を前記レジストパターンが形成された前記第１半導体層上から蒸着し、その後、前記レジストパターンをリフトオフ工程により除去し、前記第１半導体層上に金属マスクパターンを形成した。
　次に、前記金属マスクパターンが形成された前記第１半導体層（基板）をプラズマ気相堆積装置に（セキテクノトロン株式会社／現：コーンズテクノロジー株式会社製、AX5010-1-S）導入し、前記第１半導体層の面上における前記金属マスクパターンが形成されていない領域に前記ソース部（ｐ型ダイヤモンド半導体層）を成長させて形成した。
　成長条件は、水素ガス、メタンガス及びｐ型の導電性を付与するトリメチルボロンガスを原料とし、前記水素ガスの流量を３９９ｓｃｃｍ、前記メタンガスの流量を０．８ｓｃｃｍ、前記トリメチルボロンの水素希釈ガス（前記トリメチルボロンの含有率；１体積％）の流量を０．８ｓｃｃｍとして前記プラズマ気相堆積装置内にそれぞれ導入し、前記プラズマ気相堆積装置の成膜条件としてプラズマ投入電力を１，２００Ｗ、圧力を５０Ｔｏｒｒ及び成膜時間を０．１６時間とする条件とした。
　次いで、前記ソース部が形成された前記第１半導体層に対し、酸洗浄を行い、前記金属マスクパターンを除去した。
　次に、この状態の前記第１半導体層に対し、加水雰囲気中で５００℃、１時間加熱処理することで、前記第１半導体層の｛１１１｝面から外方に出る１本の炭素原子の未結合手にＯＨ基を結合させ、前記第１半導体層の最表面に位置する炭素原子に対し、ＯＨ基による終端処理を施した。前記終端処理は、チューブタイプの電気炉（光洋サーモシステム社製、小型チューブ炉）を用いて行い、前記加水雰囲気は、超純水を高純度窒素ガスでバブリングすることで行った。
　次に、原子層堆積装置（オックスフォード・インストゥルメンツ株式会社、FlexAL）を用いて、前記第１半導体層の表面上に前記ゲート絶縁膜としてＡｌ２Ｏ３絶縁膜を形成した。なお、前記原子層堆積装置における前記ゲート絶縁膜の形成条件としては、成膜温度を３００℃とし、厚みを５０ｎｍとした。
　このゲート絶縁膜の形成時において、前記終端処理により前記炭素原子に結合させたＯＨ基におけるＨと、前記ゲート絶縁膜（前記Ａｌ２Ｏ３絶縁膜）におけるＡｌとが入れ替わる形となり、前記炭素原子とゲート絶縁膜との間で安定的な結合が形成される。これにより、欠陥が少ない状態で前記第１半導体層の表面上にゲート絶縁膜が形成されることとなる。
　次に、スピンコートによりレジスト材を前記Ａｌ２Ｏ３絶縁膜上に塗布し、マスクを用いて、次工程で形成される前記ソース電極及び前記ドレイン電極の各形成領域を覆わない態様のレジストパターンを形成した。現像後、希釈したフッ酸溶液に含浸して、前記レジストパターンで覆われていない位置のゲート絶縁膜を除去し、その後、レジスト除去液に含浸し、余分なレジストの除去を行った。
　これにより、前記ソース電極及び前記ドレイン電極の各形成領域が露出された状態とされるとともに、前記第１半導体層上が前記ゲート絶縁膜で覆われた状態とされる。
　次に、こうした状態の前記第１半導体層に対し、スピンコートによりレジスト材を塗布し、マスクを用いて前記ソース電極及び前記ドレイン電極の各形成領域、並びに、前記ゲート絶縁膜上の前記ゲート電極形成領域を覆わない態様のレジストパターンを形成した。現像後、真空蒸着装置（エイコーエンジニアリング社製、電子ビーム蒸着器）を用いて、金（１００ｎｍ）／白金（３０ｎｍ）／チタン（３０ｎｍ）の積層電極を蒸着し、その後、前記レジストパターンをリフトオフにより除去した。
　これにより、前記積層電極による前記ソース電極、前記ドレイン電極及び前記ゲート電極が形成されるが各形成領域上に形成される。
　以上により、前記ダイヤモンド半導体で形成された前記平面型ＭＯＳＦＥＴ素子として、実施例１に係る半導体装置を製造した。
＜特性＞
　次に、実施例１に係る半導体装置のＭＯＳＦＥＴ動作を確認した。実施例１に係る半導体装置を上面から視たときの様子を図８に示す。なお、図８は、実施例１に係る半導体装置を上面から撮像した光学顕微鏡像及び前記光学顕微鏡像の一部を拡大して示す図である。
　図８における前記光学顕微鏡像中に示すように、実施例１に係る半導体装置では、前記ソース電極－前記ドレイン電極間に線状に配される前記ゲート電極の線幅をゲート長Ｌｇとし、前記ソース電極と前記ドレイン電極との間に挟まれる位置における前記ゲート電極の配線長さをゲート幅Ｗｇとしたとき、ゲート長Ｌｇが１０μｍとされ、ゲート幅Ｗｇが１００μｍとされる。なお、実施例１に係る半導体装置では、ゲート長Ｌｇが５μｍ、１５μｍ、ゲート幅Ｗｇが５０μｍ、１５０μｍとされる素子構造部も併設されている。また、距離Ｌｄｇが前記ドレイン電極－前記ゲート電極間の距離として５μｍとされる。
　半導体パラメータアナライザ装置（KEITHLEY社製、4200-SCS）を使用して、実施例１に係る半導体装置のデバイス特性を測定した結果を図９に示す。該図９は、横軸に前記ソース電極－前記ドレイン電極間のドレイン電圧をとり、縦軸に前記ソース電極－前記ドレイン電極間を流れるドレイン電流をとり、前記ゲート電極に印加する電圧Ｖｇを－２Ｖ刻みで０Ｖ～－１２Ｖまで変えたときのドレイン電流－ドレイン電圧特性を示している。
　該図９に示すように、ノーマリーオフの状態から前記ゲート電圧Ｖｇの値を（負の方向に）大きくするとドレイン電流が流れる特性が確認され、実施例１に係る半導体装置は、ＭＯＳＦＥＴ動作が可能とされる。
　また、前記ゲート電極に印加する電圧Ｖｇを０Ｖとしたときのドレイン電圧を－２００Ｖ以上の大きさで印加したが絶縁破壊が生じなかった。
　本発明に係る半導体装置の好適な前記ＭＯＳＦＥＴ動作が得られる条件として説明した、前記式（１）の条件について検討する。
Figure JPOXMLDOC01-appb-M000004
　ただし、前記式（１）中、εは、前記第２半導体層の誘電率を示し、φｂｉは、前記第２半導体層とショットキー接触性の前記ドレイン電極との間に生じるビルトインポテンシャルを示し、ｑは、電子電荷を示し、Ｎｄは、前記第２半導体層における不純物濃度を示す。
　図１０に、前記ドレイン電極に対し逆方向電圧１Ｖを印加したときに、前記第２半導体層において前記ドレイン電極から前記反転層まで伸びるように生ずる前記空乏層の長さに相当する距離Ｌｄｇと、前記第２半導体層における不純物濃度との関係性を示す。該図１０は、前記式（１）に関連した距離Ｌｄｇと前記第２半導体層における不純物濃度との関係性を示す図である。図中、グレー色表示される領域が前記式（１）の条件を満みたす領域であり、白色表示される領域が前記式（１）の条件を満たさない領域である。
　実施例１に係る半導体装置の前記第２半導体層（第１半導体層自身）における不純物濃度は、１×１０１４ｃｍ－３であり、距離Ｌｄｇは、５μｍである。
　この実施例１に係る半導体装置の前記式（１）に関する設定条件は、図１０中、グレー色表示される領域内にプロットされる条件（図中、「□」で示す）に該当し、前記式（１）の条件を満たす。
　一方、実施例１に係る半導体装置の前記第２半導体層（第１半導体層自身）における不純物濃度を１×１０１４ｃｍ－３から２×１０１５ｃｍ－３に変更したこと以外は、同じ条件で製造した参考例に係る半導体装置では、前記式（１）に関する設定条件が、図１０中、白色表示される領域内にプロットされる条件（図中、「■」で示す）に該当し、前記式（１）の条件を満たさない。
　実施例１に係る半導体装置では、図９に示した動作条件（ゲート電圧、ドレイン電圧）で動作することが確認されるものの、参考例に係る半導体装置では、図９に示した動作条件（ゲート電圧、ドレイン電圧）で動作しないことが確認された。参考例に係る半導体装置の動作のためには、電圧印加条件をより大きな値に変更する必要がある。逆に、実施例１に係る半導体装置は、小さな値の電圧印加条件で動作することができると評価できる。
　以上の通り、本発明に係る半導体装置を好適に前記ＭＯＳＦＥＴ動作させるためには、前記式（１）の条件を満たす必要がある。
（実施例２）
　サイズの異なるマスクを用いて前記ドレイン電極－前記ゲート電極間の距離Ｌｄｇを５μｍから２μｍに変更したこと以外は、実施例１と同様にして、実施例２に係る半導体素子を製造した。
（実施例３）
　前記第１半導体層として、前記ｎ型ダイヤモンド基板（ロシア国立超硬および新炭素材料技術研究所（TISNCM）製、Ｉｂ型基板）に代えて、以下のリンドープ層が形成された窒素ドープダイヤモンド基板を用いたこと、及び、サイズの異なるマスクを用いて前記ドレイン電極－前記ゲート電極間の距離Ｌｄｇを５μｍから２μｍに、ゲート長Ｌｇを１０μｍから５μｍに、ゲート幅Ｗｇを１００μｍから１５０μｍに変更したこと以外は、実施例１と同様にして、実施例３に係る半導体素子を製造した。
　前記リンドープ層が形成された窒素ドープＩｂ型基板は、前記プラズマ気相堆積装置（セキテクノトロン株式会社／現：コーンズテクノロジー株式会社製、AX5010-1-S）に窒素ドープダイヤモンド基板（ロシア国立超硬および新炭素材料技術研究所（TISNCM）製、Ｉｂ型基板）を導入し、この基板上に前記第１半導体層としてのリンドープ層を成長させて形成した。
　前記リンドープ層は、水素ガス、メタンガス及びｎ型の導電性を付与するホスフィンガスを原料とし、前記水素ガスの流量を９９６ｓｃｃｍ、前記メタンガスの流量を４ｓｃｃｍ、前記ホスフィンの水素希釈ガス（前記ホスフィンの含有率；１，０００ｐｐｍ）の流量を１ｓｃｃｍとして前記プラズマ気相堆積装置内にそれぞれ導入し、前記プラズマ気相堆積装置のプラズマ投入電力を３，６００Ｗ、圧力条件を１５０Ｔｏｒｒ及び成膜時間を１時間とする成長条件で形成した。
（実施例４）
　前記ＯＨ基による終端処理の前処理として以下の水素終端処理を実施したこと、サイズの異なるマスクを用いて前記ドレイン電極－前記ゲート電極間の距離Ｌｄｇを２μｍから５μｍに、ゲート長Ｌｇを５μｍから１５μｍに変更したこと以外は、実施例３と同様にして、実施例４に係る半導体素子を製造した。
　前記水素終端処理は、前記ソース部を形成後、酸洗浄により前記金属マスクパターンが除去された状態の前記第１半導体層（及び前記窒素ドープダイヤモンド基板）をプラズマ気相堆積装置（株式会社アリオス製、DCVD-901K）に導入し、前記水素ガスの流量を１００ｓｃｃｍとして前記プラズマ気相堆積装置内にそれぞれ導入し、前記プラズマ気相堆積装置のプラズマ投入電力を６００Ｗ、圧力条件を３０ｋＰａ及び処理時間を１０分とすることで、前記第１半導体層の｛１１１｝面から外方に出る１本の炭素原子の未結合手に水素を結合させ、前記半導体層の最表面に位置する炭素原子に対し、水素による終端処理を施すことで実施した。
　後続の前記ＯＨ基による終端処理では、前記水素を前記ＯＨ基で置換することとなる。表面の原子レベルの荒れにより、前記ＯＨ基に置換されなかった前記水素はそのまま残り、ダングリングボンドを終端するため、界面準位密度の低減に寄与する。
　前記半導体パラメータアナライザ装置（KEITHLEY社製、4200-SCS）を使用して、実施例２～４に係る各半導体装置のドレイン電流－ドレイン電圧特性を測定した。実施例２に係る半導体装置のオン電流－オン電圧特性を図１１に示す。また、実施例３に係る半導体装置のドレイン電流－ドレイン電圧特性を図１２（ａ）に示す。また、実施例４に係る半導体装置のドレイン電流－ドレイン電圧特性を図１２（ｂ）に示す。なお、これらの図では、ドレイン電圧として横軸に前記ソース電極－前記ドレイン電極間の電圧をとり、ドレイン電流として縦軸に前記ソース電極－前記ドレイン電極間を流れる電流の電流密度をとり、前記ゲート電極に印加する電圧Ｖｇを－３Ｖ刻みで０Ｖ～－１５Ｖまで変えたときの特性を示している。
　図１１に示すように、実施例２に係る半導体装置では、従来のＭＯＳＦＥＴ素子（図１等参照）と同等である、最大１．５ｍＡ／ｍｍのドレイン電流密度が得られる。
　この結果は、次のように解釈することができる。
　即ち、この結果は、従来のＭＯＳＦＥＴ素子におけるドレイン領域（図１中のドレイン領域１０３（ｐ＋型低抵抗領域）参照）における抵抗と、距離Ｌｄｇが２μｍの領域（図７中の第２半導体層３３参照）における抵抗とで、抵抗差がないことを意味する。これは、同時に、ドレイン電極（図７中のドレイン電極３６参照）とのショットキー接合から反転層（図７中の反転層３９参照）まで伸びる空乏層によって、距離Ｌｄｇが２μｍの領域に内部電界が発生し、この内部電界によりゲート直下の反転層からキャリアが引き抜かれることで、本来高抵抗となる距離Ｌｄｇが２μｍの領域の抵抗が無視できる状態となっていることを意味する。
　つまり、本発明に係る半導体装置では、高オン抵抗のドリフト層（図１中のドリフト層１０４参照）を配することなく、低オン抵抗で動作が可能であることから、従来のＭＯＳＦＥＴ素子におけるオン抵抗と耐圧との関係がトレードオフの関係となる制約を受けずに、低いオン抵抗と高い耐圧とを両立させることができる。
　また、図１２（ａ），（ｂ）の対比から理解されるように、前記ドレイン電極－前記ゲート電極間の距離Ｌｄｇを５μｍから２μｍに短くすると、オンするためのドレイン電圧が低くなる。距離Ｌｄｇが２μｍの図１２（ａ）の測定結果（実施例３）では、０Ｖ～－３０Ｖのオン電圧の範囲で、十分な電圧印加を意味するドレイン電流－ドレイン電圧特性の飽和領域が現れている。
　この図１２（ａ），（ｂ）に示す結果は、次のように解釈することができる。
　即ち、距離Ｌｄｇがドレイン電極（図７中のドレイン電極３６参照）から反転層（図７中の反転層３９参照）に向けて伸びる空乏層の長さに対して長すぎる距離であると、オンするためのドレイン電圧が高くなり、ドレイン電流も急激に小さくなる。また、飽和領域に達する電圧も高くなる。
それゆえ、距離Ｌｄｇが５μｍの図１２（ｂ）の測定結果（実施例４）では、０Ｖ～－３０Ｖのオン電圧の範囲で、飽和領域が観測されなかったものと解される。
　　１０，２０，３０，１００　　ＭＯＳＦＥＴ素子
　　１１，２１，３１　　第１半導体層
　　１２，２２，３２　　ソース部
　　１５，２５，３５，１０５　　ソース電極
　　１６，２６ａ，２６ｂ，３６，１０６　　ドレイン電極
　　１７，２７，３７，１０７　　ゲート絶縁膜
　　１８，２８，３８，１０８　　ゲート電極
　　１９，２９ａ，２９ｂ，３９，１０９　　反転層
　　１０２　　ソース領域
　　１０３　　ドレイン領域
　　１０４　　ドリフト層

 

Claims (9)

  1. 　ｐ型及びｎ型のいずれかの導電型とされる第１導電型の第１半導体層と、
    　前記第１半導体層と接するように配され、前記導電型が前記第１導電型と異なる第２導電型の半導体部とされるソース部と、
    　前記ソース部とオーミック接触して配されるソース電極と、
    　前記第１半導体層のいずれかの面上にゲート絶縁膜を介して配され、印加電場により前記第１半導体層における前記ゲート絶縁膜との接触面近傍の領域に反転層を形成可能なゲート電極と、
    　前記反転層と接するように配される前記第１導電型の第２半導体層と、
    　前記反転層から離間されるとともに前記第２半導体層とショットキー接触して配されるドレイン電極と、
    　を有することを特徴とする半導体装置。
  2. 　反転層－ドレイン電極間の最短距離である距離Ｌｄｇが、下記式（１）の条件を満たす請求項１に記載の半導体装置。
    Figure JPOXMLDOC01-appb-M000001
     　ただし、前記式（１）中、εは、第２半導体層の誘電率を示し、φｂｉは、前記第２半導体層とショットキー接触性の前記ドレイン電極との間に生じるビルトインポテンシャルを示し、ｑは、電子電荷を示し、Ｎｄは、前記第２半導体層における不純物濃度を示す。
  3. 　ソース部における不純物濃度が、第１半導体層における不純物濃度よりも１桁以上高い請求項１から２のいずれかに記載の半導体装置。
  4. 　ソース部が第１半導体層の一の面から前記一の面と反対側の面側に向けて埋設される層及び前記一の面上に積層される層のいずれかとして形成され、
    　ゲート電極が前記第１半導体層の前記一の面上にゲート絶縁膜を介して配され、
    　第２半導体層が前記ゲート電極及び反転層を挟んで前記ソース部と対向する位置に前記第１半導体層の前記一の面から前記一の面と反対側の面側に向けて埋設される層及び前記一の面上に積層される層のいずれかとして形成され、
    　ドレイン電極が前記第２半導体層上に配される請求項１から３のいずれかに記載の半導体装置。
  5. 　ソース部が一の面上にソース電極が配される層として形成され、
    　第１半導体層が前記層の前記一の面と反対側の面上に積層されるとともに前記層との積層面から前記積層面と反対側の面まで通される貫通孔を持つように形成され、
    　前記第１半導体層の前記反対側の面上に第２半導体層とドレイン電極とがこの順で配され、
    　ゲート電極が前記第１半導体層及び前記層との接触面がゲート絶縁膜で被覆された状態で前記貫通孔内に配される請求項１から３のいずれかに記載の半導体装置。
  6. 　第１半導体層と第２半導体層とが一の層として同一の半導体材料及び不純物濃度で形成される請求項１から５のいずれかに記載の半導体装置。
  7. 　第１半導体層、第２半導体層及びソース部の少なくともいずれかがシリコンより大きなバンドギャップを持つワイドギャップ半導体形成材料で形成される請求項１から６のいずれかに記載の半導体装置。
  8. 　ワイドギャップ半導体形成材料がダイヤモンドである請求項７に記載の半導体装置。
  9. 　ソース部がダイヤモンドで形成され、ホッピング伝導性を有する請求項８に記載の半導体装置。
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