JP2019212667A - 半導体装置および半導体装置の製造方法 - Google Patents

Abstract

【課題】従来の半導体装置では、絶縁膜に欠陥が生じると、リーク電流により蓄積部から電荷が流出する場合がある。【解決手段】第１ソース領域と、第１ドレイン領域と、前記第１ソース領域と前記第１ドレイン領域との間に設けられた第１半導体領域と、前記第１半導体領域の上方に設けられ、予め定められた第１方向に延伸したゲート電極と、前記ゲート電極と前記第１半導体領域との間に設けられた複数の第１蓄積部とを備える半導体装置を提供する。【選択図】図１Ａ

Description

本発明は、半導体装置および半導体装置の製造方法に関する。

従来、電荷蓄積部への電荷の蓄積を制御することにより、メモリとして機能する半導体装置が知られている。（例えば、特許文献１および２参照）。
特許文献１ 特開２００５−１０８９１５号公報
特許文献２ 特開２００９−０８８１４８号公報

従来の半導体装置では、電荷蓄積部の周囲を覆う絶縁膜に欠陥が生じると、電荷蓄積部から電荷がリークする場合がある。

上記課題を解決するために、本発明の第１の態様においては、第１ソース領域と、第１ドレイン領域と、第１ソース領域と第１ドレイン領域との間に設けられた第１半導体領域と、第１半導体領域の上方に設けられ、予め定められた第１方向に延伸したゲート電極と、ゲート電極と第１半導体領域との間に設けられた複数の第１蓄積部とを備える半導体装置を提供する。

半導体装置は、第２ソース領域と、第２ドレイン領域と、第２ソース領域と第２ドレイン領域との間であって、ゲート電極の下方に設けられた第２半導体領域と、ゲート電極と第２半導体領域との間に設けられた複数の第２蓄積部とを備えてもよい。複数の第１蓄積部と複数の第２蓄積部とは、第１方向に離散して設けられてよい。

複数の第１蓄積部は、ゲート電極の下方において、第１ソース領域と第１ドレイン領域との間に３つ以上設けられてよい。

複数の第１蓄積部は、第１方向に対して斜めに配置されてよい。

複数の第１蓄積部は、窒化シリコン膜であってよい。

半導体装置は、ゲート電極と第１ソース領域および第１ドレイン領域との間に、ゲート絶縁膜をさらに備えてもよい。複数の第１蓄積部の少なくとも一部は、ゲート絶縁膜に覆われてよい。ゲート絶縁膜は、酸化シリコン膜であってよい。

複数の第１蓄積部の第１方向の端部は、ゲート絶縁膜に覆われなくてよい。

ゲート電極は、第１半導体領域の上方に延伸する第１ゲート電極と、第１ゲート電極と第１方向において分離された、第２半導体領域の上方に延伸する第２ゲート電極とを有してよい。

半導体装置は、第１ゲート電極上に設けられた第１ゲートコンタクトと、第２ゲート電極上に設けられた第２ゲートコンタクトと、第１ゲートコンタクトおよび第２ゲートコンタクトを接続するゲート配線と、を備えてもよい。

半導体装置は、第１ソース領域および第１ドレイン領域のうちの少なくとも一方と電気的に接続されたコンタクト部をさらに備えてもよい。複数の第１蓄積部とコンタクト部との間の距離Ｌ３は、複数の第１蓄積部同士の間の距離Ｌ１以上であってよい。

複数の第１蓄積部および複数の第２蓄積部の方向の距離Ｌ４は、複数の第１蓄積部同士の間の距離Ｌ１以上であってよい。

複数の第１蓄積部は、半導体領域の、第１ソース領域と第１ドレイン領域との間の第１方向の幅から突出してよい。複数の第１蓄積部が方向の幅より長く突出する距離Ｌ５は、複数の第１蓄積部同士の間の距離Ｌ１以上であってよい。

本発明の第２の態様においては、第１ソース領域および第１ドレイン領域を設ける段階と、第１ソース領域と第１ドレイン領域との間に第１半導体領域を設ける段階と、第１半導体領域の上方において、予め定められた方向に延伸したゲート電極を設ける段階と、ゲート電極と第１半導体領域との間に複数の第１蓄積部を設ける段階とを備える半導体装置の製造方法を提供する。

なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。

実施例１に係る半導体装置１００の断面図である。 実施例１に係る半導体装置１００の断面図である。 比較例に係る半導体装置２００の断面図である。 比較例に係る半導体装置２００の断面図である。 実施例２に係る半導体装置１００の断面図である。 複数の蓄積部１４をトンネルキャリアにより蓄電する概念図である。 複数の蓄積部１４に蓄積された電荷をトンネルキャリアにより除去する概念図である。 複数の蓄積部１４のうちの一部をホットキャリアにより蓄電する概念図である。 複数の蓄積部１４のうちの一部をホットキャリアにより蓄電する概念図である。 複数の蓄積部１４に蓄積された電荷の一部をホットキャリアにより除去する概念図である。 複数の蓄積部１４に蓄積された電荷の一部をホットキャリアにより除去する概念図である。 実施例３に係る半導体装置１００の断面図である。 実施例３に係る半導体装置１００の図７ＡのＤ−Ｄ'断面図である。 実施例４に係る半導体装置１００を複数の蓄積部１４の高さで切断した断面図である。 実施例４に係る半導体装置１００の図８ＡのＥ−Ｅ'断面図である。 半導体装置１００の製造方法を図示する。 半導体装置１００の図９と異なる製造方法を図示する。

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

［実施例１］
図１Ａは、実施例１に係る半導体装置１００の断面図である。半導体装置１００は、ゲート電極１２と、複数の蓄積部１４と、ゲート絶縁膜１５と、拡散部１６と、半導体領域１８と、を備える。半導体領域１８は、半導体基板であってよい。

ゲート電極１２およびゲート絶縁膜１５は、予め定められた１つの方向に延伸する。本明細書においては、ゲート電極１２の延伸方向をｙ軸方向に定義する。本例では、ゲート絶縁膜１５もｙ軸方向に延伸している。

ゲート電極１２は、ゲート絶縁膜１５の上面に積層される。ｚ軸は、ｙ軸に垂直な軸として定義され、ゲート電極１２がゲート絶縁膜１５に対し積層される面の側の方向として定義される。ｘ軸は、ｙ軸およびｚ軸に垂直な軸として定義される。ｘ軸方向は、ｘｙｚ系が右手系をなす方向に取られる。

実施例１の半導体装置１００は、ｎ型ＭＯＳＦＥＴとして機能する。半導体装置１００は、複数の蓄積部１４への電荷の蓄積を制御する。複数の蓄積部１４に電荷が蓄積されていない場合には、ゲート電極１２に電圧を印加すると、半導体領域１８にチャネルが形成される。一方、複数の蓄積部１４に電荷が蓄積されている場合には、ゲート電極１２に電圧を印加しても、半導体領域１８にチャネルが形成されない。

拡散部１６は、半導体領域１８の上面側に設けられる。拡散部１６は、拡散部１６ａおよび拡散部１６ｂを含む。拡散部１６ａおよび拡散部１６ｂは、一例として、それぞれソース領域およびドレイン領域である。

拡散部１６ａおよび拡散部１６ｂは、半導体領域１８にドーパントをイオン注入して活性化した領域である。本例の拡散部１６ａおよび拡散部１６ｂに拡散されるドーパントは、ｎ型ドーパントである。

半導体領域１８は、拡散部１６ａおよび拡散部１６ｂをｘ軸方向に隔てるように、拡散部１６ａおよび拡散部１６ｂの間に設けられる。半導体領域１８にチャネルが形成された場合、拡散部１６ａおよび拡散部１６ｂの間に電流が流れる。半導体領域１８は、拡散部１６ａおよび拡散部１６ｂの下部に延在してよい。半導体領域１８は、半導体装置１００がｎ型ＭＯＳＦＥＴとして機能する場合、ｐ型半導体基板であってよい。また、半導体領域１８は、半導体基板に形成されたウェル領域であってもよい。

ゲート絶縁膜１５は、半導体領域１８の上方に設置され、ｙ軸方向に延伸する。ゲート絶縁膜１５は、一例として、酸化シリコン等の絶縁材料を含む。

ゲート電極１２は、半導体領域１８の上方で、ゲート絶縁膜１５の上面に設けられる。ゲート電極１２は、ゲート絶縁膜１５と同様に、ｙ軸方向に延伸する。ゲート電極１２は、多結晶シリコン等の導電性材料で設けられる。

蓄積部１４は、複数の蓄積部を有する。実施例１の蓄積部１４は、蓄積部１４ａおよび蓄積部１４ｂを有する。蓄積部１４は、ゲート電極１２の下方で、かつ半導体領域１８の上方に設けられる。蓄積部１４は、ゲート絶縁膜１５に覆われて設けられる。ただし、蓄積部１４の一部は、ゲート絶縁膜１５に覆われなくてもよい。

蓄積部１４は、ゲート絶縁膜１５より電荷のトラップ密度の高い材料を含む。一例として、蓄積部１４は、窒化シリコンを含む。別の実施例においては、蓄積部１４は、酸化アルミニウム、金属や半導体の微粒子を含んでよい。

図１Ａでは、ｘ軸方向に離散して複数の蓄積部１４として蓄積部１４ａおよび１４ｂが２つ設けられる例が示されているが、２つ以上であれば、蓄積部１４は幾つ設けられてもよい。また、蓄積部１４の離散方向は、図１Ａに示される平面内でｚ軸方向と異なればよい。従って、蓄積部１４の離散方向は、ｘ軸方向に限定されない。

蓄積部１４は、電荷を蓄積する。一例として、蓄積部１４は、半導体装置１００がｎ型ＭＯＳＦＥＴとして機能する場合に負電荷を蓄積する。蓄積部１４に負電荷が蓄積されている場合、ゲート電極１２に正電圧を印加しても半導体領域１８にｎ型チャネルが形成されにくくなる。一方、蓄積部１４に負電荷が蓄積されていない場合、ゲート電極１２に正電圧を印加することにより、半導体領域１８にｎ型チャネルが形成されやすくなる。

従って、半導体装置１００は、ゲート電圧を適切に調整することにより、蓄積部１４への電荷蓄積の有無によるチャネル形成の可否を二値で区別できる。これにより、半導体装置１００が半導体メモリとして動作する。

別の実施例において、半導体装置１００は、ｐ型ＭＯＳＦＥＴとして機能する。当該実施例においては、本明細書における、拡散部１６に拡散されるドーパントの極性、各電極に印加する電圧の符号、および蓄積部１４に蓄積する電荷の正負等を入れ替えれば、同様の説明が適用できる。なお、他の実施例においても半導体装置１００をｎ型ＭＯＳＦＥＴとして説明するが、半導体装置１００をｐ型ＭＯＳＦＥＴに入れ替えて同様に説明することができる。

蓄積部１４は、電荷のトラップ密度Ｑ２を有する。一例において、トラップ密度Ｑ２は、ゲート絶縁膜１５の電荷のトラップ密度Ｑ１よりも大きい。これにより、蓄積部１４に電荷を蓄積しやすくなる。トラップ密度Ｑ２は、ゲート絶縁膜１５のトラップ密度Ｑ１に対し、１０倍以上であってよく、１００倍以上であってよく、１０００倍以上であってもよい。トラップ密度Ｑ２よりもトラップ密度Ｑ１を小さくすることで、ゲート絶縁膜１５が蓄積部１４の電荷をトラップして移動することを防止する。

膜厚ｔ１は、蓄積部１４の下方におけるゲート絶縁膜１５の膜厚である。膜厚ｔ２は、蓄積部１４の上方におけるゲート絶縁膜１５の膜厚である。膜厚ｔ１および膜厚ｔ２は、同一であっても異なっていてもよい。一例において、膜厚ｔ１は、１０ｎｍ以上の厚さであってよく、２０ｎｍ以上であってよく、または５０ｎｍ以上であってもよい。膜厚ｔ２は、１０ｎｍ以上の厚さであってよく、２０ｎｍ以上であってよく、または５０ｎｍ以上であってもよい。

膜厚ｔ１を厚くすることにより、蓄積部１４と半導体領域１８との間で、トンネル現象またはホッピング伝導等により電荷が移動する確率を低減できる。同様に、膜厚ｔ２を厚くすることにより、ゲート電極１２と蓄積部１４の間での電荷が移動する確率を低減できる。

距離Ｌ１は、複数の蓄積部１４の間の離散距離として定義される。実施例１において、蓄積部１４ａおよび蓄積部１４ｂがｘ軸方向に離散的に設けられているので、距離Ｌ１は、蓄積部１４ａと蓄積部１４ｂとの間のｘ軸方向の距離である。複数の蓄積部１４が、異なる方向に離散的に設けられる場合には、距離Ｌ１は、複数の蓄積部１４の間の距離のうち最短距離に定義されてよい。

距離Ｌ１は、膜厚ｔ１および膜厚ｔ２のうち薄い方の厚さ以上の距離であってよく、膜厚ｔ１および膜厚ｔ２のうち薄い方の厚さの２倍の距離以上であってよく、または膜厚ｔ１および膜厚ｔ２のうち薄い方の厚さの１０倍以上の距離であってもよい。距離Ｌ１を長くすることで、複数の蓄積部１４の間でトンネル現象またはホッピング伝導等により電荷が移動する確率を低減できる。

距離Ｌ２は、ｘ軸方向における、複数の蓄積部１４と、ゲート絶縁膜１５の外部との境界までの距離として定義される。本例では、距離Ｌ２は、蓄積部１４ｂとゲート絶縁膜１５の端部との間の最短距離に対応する。距離Ｌ２を長くすることで、複数の蓄積部１４への外部からの影響を低減でき、半導体装置１００の製造プロセスにおける影響も低減できる。

コンタクト部２０ａは、ゲート電極１２がメモリのワード線方向に対応する場合に、ビット線方向の電気的接続を与え、これにより、半導体装置１００がメモリアレイを構成できる。ただし、ワード線とビット線との間の関係は、互いに入れ替えてもよい。本例のコンタクト部２０ａは、金属で設けられるが、コンタクト部２０ａは、任意の導電性材料で設けられてよい。

実施例１において、コンタクト部２０ａは、拡散部１６ｂの上面に設けられる。ただし、コンタクト部２０ａは、拡散部１６ａの上面に設けられていてもよい。コンタクト部２０ａは、拡散部１６ａおよび拡散部１６ｂのうちの少なくとも一方と電気的に接続される。

距離Ｌ３は、複数の蓄積部１４のうちコンタクト部２０ａと、最も近い蓄積部１４およびコンタクト部２０ａとの距離として定義される。距離Ｌ３は、距離Ｌ１以上とするのが好適である。これにより、蓄積部１４に蓄積された電荷がリークされにくくなる。

図１Ｂは、実施例１に係る半導体装置１００の断面図である。図１Ｂの断面図は、蓄積部１４を横断する断面を示す。Ａ−Ａ'方向は、ｘ軸方向であり、図１Ａは、図１ＢにおけるＡ−Ａ'断面図に対応する。実施例１の半導体装置１００は、複数のメモリＭ１を有する。

メモリＭ１は、ｙ軸方向に配列された複数のメモリＭ１−１、メモリＭ１−２、およびメモリＭ１−３を含む。実施例１において、メモリＭ１−１、メモリＭ１−２、およびメモリＭ１−３は、それぞれｘ軸方向に延伸する。別の実施例において、メモリＭ１−１、メモリＭ１−２、およびメモリＭ１−３それぞれの延伸方向は、ｘ軸方向に対して傾きを有してもよい。

蓄積部１４ａおよび蓄積部１４ｂは、ｙ軸方向に延伸して設けられる。これにより、蓄積部１４ａおよび蓄積部１４ｂは、それぞれのメモリＭ１に対して、共通して設けられる。本例の構成によれば、蓄積部１４のパターニングと、ゲート絶縁膜１５のパターニングとを単一のプロセスで実行できるので、製造プロセスを簡略化できる。

実施例１において、コンタクト部は、それぞれのメモリＭ１に設けられる。コンタクト部２０ａ、コンタクト部２０ｂ、およびコンタクト部２０ｃは、それぞれのメモリＭ１の拡散部１６ｂ、拡散部１６ｄ、および拡散部１６ｆの上面に設けられ、電気的に接続される。ただし、コンタクト部２０ａ、コンタクト部２０ｂ、およびコンタクト部２０ｃは、メモリＭ１の拡散部１６ａ、拡散部１６ｃ、および拡散部１６ｅの上面に設けられてもよい。

実施例１の半導体装置１００を高温で使用した場合等に、ゲート絶縁膜１５に欠陥２２が生じていると、リーク電流２４が欠陥２２に対し蓄積部１４ａを通じて流れ込むおそれがある。すなわち、蓄積部１４ａに蓄積されていた電荷は、リーク電流２４を介してゲート絶縁膜の欠陥２２を通じて半導体領域１８へと流出する。特に高温使用の場合においては、格子振動が大きくなることからホッピング伝導等の影響が大きくなり、蓄積部１４ａ全体から欠陥２２へ向かうリーク電流２４が生じる。

実施例１の半導体装置１００は、蓄積部１４ａから電荷が抜け出した場合においても、蓄積部１４ｂは、電荷を蓄積し続けることができる。蓄積部１４ｂが電荷を蓄積している場合、ゲート電極１２に電圧を印加しても、半導体領域１８にチャネルは形成されない。

［比較例］
図２Ａは、比較例に係る半導体装置２００の断面図である。比較例の半導体装置２００の蓄積部２３２は、ゲート電極１２の下方に設けられる。蓄積部２３２により、上側絶縁膜２３４および下側絶縁膜２３６にゲート絶縁膜が分かれている。

比較例において、半導体装置２００は、下側絶縁膜２３６に欠陥２２を有する。半導体装置２００が欠陥２２を有する場合、欠陥２２へと流入するリーク電流２４が生じる。リーク電流２４は、欠陥２２を介して半導体領域１８へと流れ込む。蓄積部２３２に蓄積されていた電荷は、リーク電流２４を介して半導体領域１８へと流出する。

図２Ｂは、比較例に係る半導体装置２００の断面図である。図２Ｂの断面図は、蓄積部２３２を横断する断面を示す。半導体装置２００の蓄積部２３２は、ゲート電極１２が延伸する領域全体に延在している。図２Ａは、図２ＢのＢ−Ｂ'断面図に対応している。

比較例の半導体装置２００は、複数のメモリＭ２を有する。メモリＭ２は、ｙ軸方向に配列された複数のメモリＭ２−１、メモリＭ２−２、およびメモリＭ２−３を含む。比較例において、メモリＭ２−１、メモリＭ２−２、およびメモリＭ２−３は、それぞれｘ軸方向に延伸する。

半導体領域１８の材料としてＳｉを用いた場合には、半導体の動作温度は１５０℃程度が上限である一方、ＳｉＣやダイヤモンド等のワイドギャップ半導体を用いた場合には、半導体の連続動作温度は２００℃を超える温度となる。即ち、半導体装置１００または半導体装置２００を高温動作させる可能性が増大している。

比較例の半導体装置２００を低温で使用した場合には、蓄積部２３２に蓄積された電荷のうち、欠陥２２近傍に蓄積された電荷が、欠陥２２を介して流出する。特に半導体装置２００を高温で使用した場合においては、ホッピング伝導等の影響が増大し、リーク電流２４によって低温使用の場合よりも蓄積部２３２の広い領域から電荷が流出する。

比較例において、蓄積部２３２から電荷が流出した後に、ゲート電極１２に電圧を印加すると、半導体領域１８にはチャネルが形成される。再び蓄積部２３２に電荷を蓄積しようとしても欠陥２２を介して電荷は流出することとなり、蓄積部２３２に電荷を蓄積することができなくなる。

実施例１においては、半導体装置１００が欠陥２２を有する場合においてもチャネル形成を防止できる点で比較例と異なる。実施例１の半導体装置１００は、比較例の半導体装置２００に比べ、特に半導体領域１８としてワイドギャップ半導体を用いて高温使用をする場合のメモリ信頼性を向上する点で好適である。

［実施例２］
図３は、実施例２に係る半導体装置１００の断面図である。図３の断面図は、蓄積部１４を横断する断面を示す。図３におけるＣ−Ｃ'断面図は、図１Ａと同様となる。実施例２の半導体装置１００は、複数のメモリＭ３を有する。

メモリＭ３は、複数のメモリＭ３−１、メモリＭ３−２、およびメモリＭ３−３を含む。複数のメモリＭ３−１、メモリＭ３−２、およびメモリＭ３−３は、ｙ軸方向に配列されている。複数のメモリＭ３は、ＮＡＮＤ型メモリを構成する。

メモリＭ３−１は、拡散部１６ａおよび拡散部１６ｂと、２つの蓄積部１４ａおよび蓄積部１４ｂと、を有する。本例では、メモリＭ３−１に２つの蓄積部１４ａおよび蓄積部１４ｂが設けられるが、メモリＭ３−１に設けられる蓄積部１４の数は２つに限定されない。

メモリＭ３−２は、拡散部１６ａおよび拡散部１６ｂと、３つの蓄積部１４ｃ、蓄積部１４ｄ、および蓄積部１４ｅとを有する。本例では、メモリＭ３−２に３つの蓄積部１４ｃ、蓄積部１４ｄ、および蓄積部１４ｅが設けられるが、メモリＭ３−２に設けられる蓄積部１４の数は３つに限定されない。

メモリＭ３−１における蓄積部１４ａおよび蓄積部１４ｂと、メモリＭ３−２における蓄積部１４ｃ、蓄積部１４ｄ、および蓄積部１４ｅとは、ｙ軸方向において、離散して設けられている。複数の蓄積部１４のそれぞれの周囲に設けられたゲート絶縁膜１５が欠陥２２を含む場合においても、リーク電流２４が生じる蓄積部１４は限定され、他の蓄積部１４においてリーク電流２４が生じることを防止する。

特に、高温動作においては、欠陥２２に隣接する蓄積部１４の広い範囲から欠陥２２へ流入するリーク電流２４が発生し、当該蓄積部１４に蓄積された電荷が流出する場合がある。蓄積部１４の離散的配置により、他の蓄積部１４からの電荷流出を防止することは、高温でのメモリ動作の信頼性を向上する点で好適である。

蓄積部１４ａおよび蓄積部１４ｂと、蓄積部１４ｃ、蓄積部１４ｄ、および蓄積部１４ｅとのｙ軸方向の離散距離は、距離Ｌ４として定義される。距離Ｌ４は、複数の蓄積部１４ａおよび蓄積部１４ｂの離散距離Ｌ１と等しいか、距離Ｌ１より長い距離に設定される。当該距離設定により、複数の蓄積部１４の動作が隣接した蓄積部１４の動作に相互に影響を及ぼすことが防止される。

複数の蓄積部１４ａおよび蓄積部１４ｂは、半導体領域１８と等しい幅の位置で終端するか、または半導体領域１８から延出する。延出距離は、距離Ｌ５として定義され、距離Ｌ５は、０以上であってよく、距離Ｌ１以上であってもよい。距離Ｌ５の長さを十分に取ることにより、蓄積部１４の製造品質を確保し、蓄積部１４への電荷の蓄電時にチャネル形成を防止する。

メモリＭ３−２は、拡散部１６ｃおよび拡散部１６ｄと、３つの蓄積部１４ｃ、蓄積部１４ｄ、および蓄積部１４ｅとを有する。本例では、メモリＭ３−２に３つの蓄積部１４ｃ、蓄積部１４ｄ、および蓄積部１４ｅが設けられるが、メモリＭ３−２に設けられる蓄積部１４の数は３つに限定されない。

メモリＭ３−３においては、２つの蓄積部１４ｆ、および蓄積部１４ｇは、ｙ軸方向に対して、斜めに配置されている。複数の蓄積部１４の配置は、半導体領域１８におけるチャネル形成を防止する限りにおいて、どのような角度で配置されていてもよく、相互に異なる角度であってもよい。メモリＭ３−３の蓄積部１４ｆ、および蓄積部１４ｇの配置は一例である。半導体装置１００は、複数の蓄積部１４の配置に関しても製造の自由度を許容する。

実施例２の半導体装置１００は、隣接するメモリＭ３間で離間された蓄積部１４を有する。これにより、半導体装置１００は、下側絶縁膜２３６で欠陥２２が生じたとしても、その影響を抑制することができる。下側絶縁膜２３６の欠陥２２が蓄積部２３２の近傍に生じていた場合でも、隣接する他のメモリＭ３の蓄積部２３２にまで影響することを抑制することができる。これにより、半導体装置１００の信頼性が向上する。

図４Ａは、半導体装置１００の複数の蓄積部１４をトンネルキャリアにより蓄電する概念図である。半導体装置１００のゲート電極１２に正のゲート電圧Ｖｇ＝＋Ｖを印加し、半導体領域１８を接地（Ｖｓｕｂ＝ＧＮＤ）する。拡散部１６ａの電位をオープン状態のソース電圧Ｖｓ＝ｏｐｅｎに設定し、拡散部１６ｂの電位をオープン状態のドレイン電圧Ｖｄ＝ｏｐｅｎに設定する。

図４Ａから図６Ｂの例においては、半導体装置１００各部材に印加される電圧について説明する。ｐ型ＭＯＳＦＥＴとして機能する半導体装置１００を用いる場合には、各部材に印加する電圧の正負を逆にして印加すればよく、注入されるキャリアについて、電子およびホールの関係が逆になる。

ゲート電圧Ｖｇが十分な高さの電圧である場合、トンネル効果により、電子が複数の蓄積部１４ａおよび蓄積部１４ｂに注入される。トンネル効果により蓄電可能な複数の蓄積部１４の個数は２個に限定されず、２個より多い数の複数の蓄積部１４にも蓄電できる。複数の蓄積部１４に注入された電荷が蓄積されることにより、半導体装置１００にデータが書き込まれる。

図４Ａの例では、蓄積部１４ａおよび蓄積部１４ｂは、トンネルキャリア注入により蓄電される。トンネルキャリア注入による蓄電の場合には、ゲート絶縁膜１５全体にわたってキャリアが注入されるので、複数の蓄積部１４がゲート絶縁膜１５内のどこに位置する場合にもキャリア注入できる。従って、複数の蓄積部１４を設ける数、場所を自由に設計できるようになり、製造しやすい点で有利である。

トンネルキャリアによる注入では、ゲート電極１２に印加する電圧に高電圧を要さず、小電流であっても蓄電できる。即ち、トンネルキャリア注入による蓄電は、低電圧・小電流で広い領域にわたる複数の蓄積部１４を蓄電できる点で好適である。また、低電圧での蓄電は、別途に高電圧の電圧を印加するための装置を有しないため、半導体装置１００を含むシステムの集積性を向上できる点でも好適である。

図４Ｂは、半導体装置１００の複数の蓄積部１４に蓄積された電荷をトンネルキャリアにより除去する概念図である。半導体装置１００のゲート電極１２に負のゲート電圧Ｖｇ＝−Ｖを印加し、半導体領域１８を接地（Ｖｓｕｂ）する。拡散部１６ａをオープン状態のソース電圧Ｖｓ＝ｏｐｅｎに設定し、拡散部１６ｂの電位をオープン状態のドレイン電圧Ｖｄ＝ｏｐｅｎに設定する。

ゲート電圧Ｖｇの高さが十分である場合、トンネル効果により、正孔が複数の蓄積部１４ａおよび蓄積部１４ｂに注入される。複数の蓄積部１４に注入された正孔が、複数の蓄積部１４ａおよび蓄積部１４ｂに蓄積された電子と結合し、電荷が消滅する。

図５Ａは、半導体装置１００の複数の蓄積部１４のうちの一部をホットキャリアにより蓄電する概念図である。半導体装置１００のゲート電極１２に正の高ゲート電圧Ｖｇ＝＋Ｖを印加し、半導体領域１８を接地（即ち、Ｖｓｕｂ＝ＧＮＤ）する。さらに、拡散部１６ａを接地（即ち、Ｖｓ＝ＧＮＤ）し、拡散部１６ｂに正の高ドレイン電圧Ｖｄ＝＋Ｖを印加する。

本例の半導体領域１８は、ｐ型の導電型を有し、高ゲート電圧Ｖｇ＝＋Ｖを印加することにより、半導体領域１８にｎ型チャネルが形成される。ｎ型チャネルの電子は、拡散部１６ｂに正の高電圧を印加すると、拡散部１６ｂ近傍の電界によりエネルギーを得て加速され、ホットエレクトロンになるか、拡散部１６ｂ近傍で電離衝突を引き起こし、ホットエレクトロンを生じる。これらのホットエレクトロンの一部が蓄積部１４ｂに注入される。

図５Ａには、蓄積部１４として２つの蓄積部１４ａおよび蓄積部１４ｂを有する例が示されており、蓄積部１４ａが拡散部１６ａの近傍に設けられ、蓄積部１４ｂが拡散部１６ｂの近傍に設けられている。蓄積部１４の個数は２個に限定されず、２個より多い数の蓄積部１４が設けられてよい。本例のように電圧を印加した場合においては、複数の蓄積部１４のうち拡散部１６ｂの近傍にあるものが蓄電される。

図５Ｂは、半導体装置１００の複数の蓄積部１４のうちの一部をホットキャリアにより蓄電する概念図である。図５Ｂの例においては、図５Ａの例から、ソース電圧Ｖｓとドレイン電圧Ｖｄを入れ替え、拡散部１６ａに正の高ソース電圧Ｖｓ＝＋Ｖ、拡散部１６ｂを接地（即ち、Ｖｄ＝ＧＮＤ）する。

蓄積部１４のうち、拡散部１６ａの近傍にある蓄積部１４ａが、拡散部１６ａ近傍で生じたホットエレクトロンにより蓄電される。蓄積部１４の個数は２個に限定されず、２個より多い数の蓄積部１４が設けられてよい。本例のように電圧を印加した場合においては、複数の蓄積部１４のうち拡散部１６ａの近傍にあるものが蓄電される。

図６Ａは、半導体装置１００の複数の蓄積部１４に蓄積された電荷の一部をホットキャリアにより除去する概念図である。半導体装置１００のゲート電極１２に負の高ゲート電圧Ｖｇ＝−Ｖを印加し、半導体領域１８を接地（即ち、Ｖｓｕｂ＝ＧＮＤ）する。さらに、拡散部１６ａを接地（即ち、Ｖｓ＝ＧＮＤ）し、拡散部１６ｂに正の高ドレイン電圧Ｖｄ＝Ｖを印加する。

本例では、正の高ドレイン電圧Ｖｄ＝Ｖにより拡散部１６ｂの近傍で降伏が起こった場合に発生するホットホールが、拡散部１６ｂの蓄積部１４ｂに注入される。ホットホールは、蓄積部１４ｂに蓄積された電子と結合し、蓄積部１４ｂの電荷が消滅する。

蓄積部１４の個数は２個に限定されず、２個より多い数の蓄積部１４が設けられてよい。本例のように電圧を印加した場合においては、複数の蓄積部１４のうち拡散部１６ｂの近傍にあるものが蓄電される。

図６Ｂは、半導体装置１００の複数の蓄積部１４に蓄積された電荷の一部をホットキャリアにより除去する概念図である。図６Ｂの例においては、図６Ａの例から、ソース電圧Ｖｓとドレイン電圧Ｖｄを入れ替え、拡散部１６ａに正の高ソース電圧Ｖｓ＝＋Ｖ、拡散部１６ｂを接地（即ち、Ｖｄ＝ＧＮＤ）する。

ホットホールが拡散部１６ａ近傍で生じ、複数の蓄積部１４のうち拡散部１６ａの近傍にある、蓄積部１４ａに注入される。ホットホールは、蓄積部１４ａに蓄積された電子と結合し、蓄積部１４ａに蓄積された電荷が消滅する。

ホットキャリアにより書き込み・消去動作を行う場合、高速に行うことができる。また、ホットキャリアによる電荷の蓄積では、蓄積部１４に対し、選択的な蓄電ができる。

［実施例３］
図７Ａは、実施例３に係る半導体装置１００を蓄積部１４の高さで切断した断面図である。実施例３の半導体装置において、ゲート絶縁膜１５は、ｙ軸方向においてそれぞれ分離して配置されている。

半導体装置１００は、複数のゲート絶縁膜１５のそれぞれの上方に設けられたゲートコンタクト４２を有する。一例として、実施例３の半導体装置１００は、２つのゲート絶縁膜１５−１および１５−２の上方に設けられたゲートコントタクト４２−１および４２−２を有するが、ゲートコンタクト４２の数は２つに限定されない。半導体装置１００は、複数のゲートコンタクト４２−１および４２−２を接続するゲート配線４４を有する。

半導体装置１００は、メモリＭ５を有する。メモリＭ５は、ｙ軸方向に配列される複数のＭ５−１およびＭ５−２を含む。実施例３において、メモリの数は２つである例が示されているが、メモリの数は２つに限定されない。

実施例３のメモリＭ５−１は、３つの蓄積部１４ａ、蓄積部１４ｂ、および蓄積部１４ｃを有し、メモリＭ５−２は、３つの蓄積部１４ｄ、蓄積部１４ｅ、および蓄積部１４ｆを有するが、複数の蓄積部１４それぞれの数は３つには限定されない。また、複数の蓄積部１４は、電荷の蓄積時に下部の半導体領域１８にチャネルが形成されることを防止できる限り、配置される角度も限定されない。実施例２のメモリＭ３−３と同様に、ｙ軸方向に対して斜めに配置されてもよい。

複数のゲート絶縁膜１５−１およびゲート絶縁膜１５−２は、ｙ軸方向において分離して設けられる。即ち、３つの蓄積部１４ａ、蓄積部１４ｂ、および蓄積部１４ｃ、ならびに複数の１４ｄ、蓄積部１４ｅ、および蓄積部１４ｆも物理的に分離される。

従って、メモリＭ５−１に設けられた蓄積部１４と、メモリＭ５−２に設けられた蓄積部１４との間でトンネル伝導またはホッピング伝導等によりデータが流出することが防止される。さらに、各蓄積部の配置が自由となるため、高温動作時のメモリの救済データ、トリミングデータ等の各種データ、またはプログラムの記憶素子として使用するのに好適である。

図７Ｂは、実施例３に係る半導体装置１００の図７ＡのＤ−Ｄ'断面図である。半導体装置１００は、ゲート絶縁膜１５−１およびゲート絶縁膜１５−２の上面に設けられたゲート電極１２−１およびゲート電極１２−２を含む。ゲート電極１２−１は、ｙ軸方向においてゲート電極１２−２と分離して設けられる。Ｄ−Ｄ'方向は、複数のゲート電極１２−１およびゲート電極１２−２、ならびにゲート配線４４のｙ軸方向である。

ゲートコンタクト４２−１およびゲートコンタクト４２−２は、導電性材料で設けられる。ゲートコンタクト４２−１は、ゲート電極１２−１とゲート配線４４との間を電気的に接続する。同様に、ゲートコンタクト４２−２は、ゲート電極１２−２とゲート配線４４との間を電気的に接続する。

蓄積部１４ａ、蓄積部１４ｂ、および蓄積部１４ｃは、ゲート絶縁膜１５−１で全面を覆われており、ゲート電極１２−１によりオーバーラップして覆われている。蓄積部１４ｄ、蓄積部１４ｅ、および蓄積部１４ｆは、ゲート絶縁膜１５−２で全面を覆われており、ゲート電極１２−２によりオーバーラップして覆われている。本例のように、複数の蓄積部１４がゲート絶縁膜１５に埋め込まれる構成により、半導体装置１００の、特にゲート電極１２の配設以降の製造プロセスまたは半導体装置１００の動作時における、蓄積部１４への外部からの影響を低減できる。

素子分離領域４６は、半導体領域１８上部において、各ゲート絶縁膜１５の間に設けられている。半導体領域１８がｐ型であるときには、素子分離領域４６は、絶縁体領域であるか、または半導体領域１８より高い濃度のｐ型ドーパントが拡散された領域であってよい。

素子分離領域４６は、メモリＭ５−１およびＭ５−２の動作時に互いへの影響を防ぐ。半導体領域１８のうち、ゲート電極１２−１が上方を延伸する領域と、ゲート電極１２−２が上方を延伸する領域とは、ｙ軸方向において素子分離領域４６により分離される。

［実施例４］
図８Ａは、実施例４に係る半導体装置１００を複数の蓄積部１４の高さで切断した断面図である。実施例４の半導体装置１００において、ゲート絶縁膜１５は、実施例３と同様にｙ軸方向においてそれぞれ分離して配置されている。

半導体装置１００は、メモリＭ６を有する。メモリＭ６は、ｙ軸方向に配列される複数のＭ６−１およびＭ６−２を含む。実施例３において、メモリの数は２つである例が示されているが、メモリの数は２つに限定されない。

実施例４のメモリＭ６−１は、３つの蓄積部１４ａ、蓄積部１４ｂ、および蓄積部１４ｃを有し、メモリＭ６−２は、３つの蓄積部１４ｄ、蓄積部１４ｅ、および蓄積部１４ｆを有する。ただし、複数の蓄積部１４それぞれの数は３つには限定されない。また、複数の蓄積部１４は、電荷の蓄積時に下部の半導体領域１８にチャネルが形成されることを防止できる限り、配置される角度も限定されない。実施例２のメモリＭ３−３と同様に、ｙ軸方向に対して斜めに配置されてもよい。

実施例４においては、複数の蓄積部１４ａ、蓄積部１４ｂ、および蓄積部１４ｃのｙ軸方向における端部は、ゲート絶縁膜１５−２に覆われない。同様に、複数の蓄積部１４ｄ、蓄積部１４ｅ、および蓄積部１４ｆのｙ軸方向における端部は、ゲート絶縁膜１５−２に覆われなくてよい。また、ゲート電極１２−１およびゲート電極１２−２のｙ軸方向における端部が、複数の蓄積部１４ａ、蓄積部１４ｂ、および蓄積部１４ｃ、並びに、蓄積部１４ｄ、蓄積部１４ｅ、および蓄積部１４ｆのｙ軸方向端部や、ゲート絶縁膜１５−１およびゲート絶縁膜１５−２のｙ軸方向端部と同じでよい。図８Ａに係る半導体装置１００は、複数の蓄積部１４の構造を除いて、図７Ａに係る半導体装置１００の構造と同様である。

実施例４の場合には、ｙ軸方向における、複数の蓄積部１４の端部と、ゲート絶縁膜１５−１およびゲート絶縁膜１５−２の端部とを同一のプロセスでパターニングできる。従って、半導体装置１００の製造プロセスを簡略化できる。また、ｙ軸方向における、複数の蓄積部１４の端部と、ゲート絶縁膜１５−１およびゲート絶縁膜１５−２の端部と、ゲート電極１２−１およびゲート電極１２−２の端部とを同じとしているので、ゲート電極１２−１、１２−２のｙ軸方向の長さを短くでき、素子を小さくすることが可能となる。

図８Ｂは、実施例４に係る半導体装置１００の図８ＡのＥ−Ｅ'断面図である。図８Ｂに係る半導体装置１００の構造は、複数の蓄積部１４に係る構造を除き、図７Ｂに係る半導体装置１００の構造と同様である。

図９は、半導体装置１００の製造方法を図示する。Ｓ１０１において、半導体領域１８が提供される。半導体領域１８は、半導体基板であってよい。Ｓ１０２において、半導体領域１８の上面に下部絶縁層５４が提供される。

Ｓ１０３において、下部絶縁層５４の上面において、予め定められたパターンを有する複数の蓄積部１４が堆積される。複数の蓄積部１４は、窒化シリコン、酸化アルミニウム等の電荷のトラップ密度が高い材料で提供される。

Ｓ１０４において、上部絶縁層５２が堆積される。下部絶縁層５４および上部絶縁層５２は、酸化シリコン等の同一の絶縁性材料で提供されてよい。下部絶縁層５４および上部絶縁層５２は、ゲート絶縁膜１５を構成する。Ｓ２０５において、上部絶縁層５２の上面に金属、多結晶シリコン等の導電性材料が堆積され、ゲート電極１２が提供される。

Ｓ１０６において、多結晶シリコン材料およびゲート絶縁膜１５等のパターニングが行われる。当該プロセスによって、ゲート電極１２の形成と、半導体領域１８の一部の露出が行われる。本例によれば、蓄積部１４は、単一のプロセスにより容易にパターニングでき、製造プロセスが容易になる。

Ｓ１０７において、ゲート電極１２をマスクにして、露出した半導体領域１８にドーパントを注入し、拡散部１６ａおよび拡散部１６ｂの形成が行われる。以上のように、本例の半導体装置１００の製造方法は、ｚ軸方向にプロセスを進行することができる。同様に、成膜もｚ軸方向に順番に行われる。従って、傾斜面や窪み等に対してプロセスを進行する場合に比べ、トラップ密度等の膜質を制御することが容易になる。

Ｓ１０７後のプロセスにおいて、層間絶縁膜、コンタクト、配線、保護膜等が設けられてよい。以上により、半導体装置１００が製造される。

図１０は、半導体装置１００の図９と異なる製造方法を図示する。図１０の製造方法では、蓄積部１４の製造方法が図９の製造方法と異なる。Ｓ２０１において、半導体領域１８が提供される。Ｓ２０２において、下部絶縁層５４が提供される。

Ｓ２０３において、下部絶縁層５４に金属や半導体等の導電物がイオン注入により拡散され、複数の蓄積部１４が形成される。Ｓ２０４において、上部絶縁層５２が堆積される。Ｓ２０５において、上部絶縁層５２の上面に金属、多結晶シリコン等の導電性材料が堆積され、ゲート電極１２が提供される。

Ｓ２０６において、多結晶シリコン材料およびゲート絶縁膜１５等のパターニングが行われる。当該プロセスによって、ゲート電極１２の形成と、半導体領域１８の一部の露出が行われる。

Ｓ２０７において、ゲート電極１２をマスクにして、露出した半導体領域１８にドーパントを注入し、拡散部１６ａおよび拡散部１６ｂの形成が行われる。本例の半導体装置１００の製造方法においても、ｚ軸方向にプロセスを進行することができる。同様に、成膜もｚ軸方向に順番に行われる。従って、トラップ密度等の膜質を制御することが容易になる。

Ｓ２０７後のプロセスにおいて、層間絶縁膜、コンタクト、配線、保護膜等が、設けられてよい。以上により、半導体装置１００が製造される。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。

１２・・・ゲート電極、１４・・・蓄積部、１５・・・ゲート絶縁膜、１６・・・拡散部、１８・・・半導体領域、２０・・・コンタクト部、２２・・・欠陥、２４・・・リーク電流、４２・・・ゲートコンタクト、４４・・・ゲート配線、４６・・・素子分離領域、５２・・・上部絶縁層、５４・・・下部絶縁層、１００・・・半導体装置、２００・・・半導体装置、２３２・・・蓄積部、２３４・・・上側絶縁膜、２３６・・・下側絶縁膜

Claims (13)

1. 第１ソース領域と、
   第１ドレイン領域と、
   前記第１ソース領域と前記第１ドレイン領域との間に設けられた第１半導体領域と、
   前記第１半導体領域の上方に設けられ、予め定められた方向に延伸したゲート電極と、
   前記ゲート電極と前記第１半導体領域との間に設けられた複数の第１蓄積部と
   を備える半導体装置。
2. 第２ソース領域と、
   第２ドレイン領域と、
   前記第２ソース領域と前記第２ドレイン領域との間であって、前記ゲート電極の下方に設けられた第２半導体領域と、
   前記ゲート電極と前記第２半導体領域との間に設けられた複数の第２蓄積部と
   を備え、
   前記複数の第１蓄積部と前記複数の第２蓄積部とは、前記方向に離散して設けられる
   請求項１に記載の半導体装置。
3. 前記複数の第１蓄積部は、前記ゲート電極の下方において、前記第１ソース領域と前記第１ドレイン領域との間に３つ以上設けられる
   請求項１または２に記載の半導体装置。
4. 前記複数の第１蓄積部は、前記方向に対して斜めに配置される、
   請求項１から３のいずれか一項に記載の半導体装置。
5. 前記複数の第１蓄積部は、窒化シリコン膜である
   請求項１から４のいずれか一項に記載の半導体装置。
6. 前記ゲート電極と前記第１ソース領域および前記第１ドレイン領域との間に、ゲート絶縁膜をさらに備え、
   前記複数の第１蓄積部の少なくとも一部は、前記ゲート絶縁膜に覆われ、
   前記ゲート絶縁膜は、酸化シリコン膜である、
   請求項１から５のいずれか一項に記載の半導体装置。
7. 前記複数の第１蓄積部の前記方向の端部は、前記ゲート絶縁膜に覆われない、
   請求項６に記載の半導体装置。
8. 前記ゲート電極は、
   前記第１半導体領域の上方に延伸する第１ゲート電極と、
   前記第１ゲート電極と前記方向において分離された、前記第２半導体領域の上方に延伸する第２ゲート電極とを有する
   請求項２に記載の半導体装置。
9. 前記第１ゲート電極上に設けられた第１ゲートコンタクトと、
   前記第２ゲート電極上に設けられた第２ゲートコンタクトと、
   前記第１ゲートコンタクトおよび前記第２ゲートコンタクトを接続するゲート配線と、を備える
   請求項８に記載の半導体装置。
10. 前記第１ソース領域および前記第１ドレイン領域のうちの少なくとも一方と電気的に接続されたコンタクト部をさらに備え、
    前記複数の第１蓄積部と前記コンタクト部との間の距離Ｌ３は、前記複数の第１蓄積部同士の間の距離Ｌ１以上である
    請求項１から９のいずれか一項に記載の半導体装置。
11. 前記複数の第１蓄積部および前記複数の第２蓄積部の前記方向の距離Ｌ４は、前記複数の第１蓄積部同士の間の距離Ｌ１以上である
    請求項２に記載の半導体装置。
12. 前記複数の第１蓄積部は、前記半導体領域の、前記第１ソース領域と前記第１ドレイン領域との間の前記方向の幅から突出し、
    前記複数の第１蓄積部が前記方向の幅より長く突出する距離Ｌ５は、前記複数の第１蓄積部同士の間の距離Ｌ１以上である
    請求項１１に記載の半導体装置。
13. 第１ソース領域および第１ドレイン領域を設ける段階と、
    前記第１ソース領域と前記第１ドレイン領域との間に第１半導体領域を設ける段階と、
    前記第１半導体領域の上方において、予め定められた方向に延伸したゲート電極を設ける段階と、
    前記ゲート電極と前記第１半導体領域との間に複数の第１蓄積部を設ける段階と
    を備える半導体装置の製造方法。

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