JP2019212667A - 半導体装置および半導体装置の製造方法 - Google Patents
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Abstract
【課題】従来の半導体装置では、絶縁膜に欠陥が生じると、リーク電流により蓄積部から電荷が流出する場合がある。【解決手段】第1ソース領域と、第1ドレイン領域と、前記第1ソース領域と前記第1ドレイン領域との間に設けられた第1半導体領域と、前記第1半導体領域の上方に設けられ、予め定められた第1方向に延伸したゲート電極と、前記ゲート電極と前記第1半導体領域との間に設けられた複数の第1蓄積部とを備える半導体装置を提供する。【選択図】図1A
Description
本発明は、半導体装置および半導体装置の製造方法に関する。
従来、電荷蓄積部への電荷の蓄積を制御することにより、メモリとして機能する半導体装置が知られている。(例えば、特許文献1および2参照)。
特許文献1 特開2005−108915号公報
特許文献2 特開2009−088148号公報
特許文献1 特開2005−108915号公報
特許文献2 特開2009−088148号公報
従来の半導体装置では、電荷蓄積部の周囲を覆う絶縁膜に欠陥が生じると、電荷蓄積部から電荷がリークする場合がある。
上記課題を解決するために、本発明の第1の態様においては、第1ソース領域と、第1ドレイン領域と、第1ソース領域と第1ドレイン領域との間に設けられた第1半導体領域と、第1半導体領域の上方に設けられ、予め定められた第1方向に延伸したゲート電極と、ゲート電極と第1半導体領域との間に設けられた複数の第1蓄積部とを備える半導体装置を提供する。
半導体装置は、第2ソース領域と、第2ドレイン領域と、第2ソース領域と第2ドレイン領域との間であって、ゲート電極の下方に設けられた第2半導体領域と、ゲート電極と第2半導体領域との間に設けられた複数の第2蓄積部とを備えてもよい。複数の第1蓄積部と複数の第2蓄積部とは、第1方向に離散して設けられてよい。
複数の第1蓄積部は、ゲート電極の下方において、第1ソース領域と第1ドレイン領域との間に3つ以上設けられてよい。
複数の第1蓄積部は、第1方向に対して斜めに配置されてよい。
複数の第1蓄積部は、窒化シリコン膜であってよい。
半導体装置は、ゲート電極と第1ソース領域および第1ドレイン領域との間に、ゲート絶縁膜をさらに備えてもよい。複数の第1蓄積部の少なくとも一部は、ゲート絶縁膜に覆われてよい。ゲート絶縁膜は、酸化シリコン膜であってよい。
複数の第1蓄積部の第1方向の端部は、ゲート絶縁膜に覆われなくてよい。
ゲート電極は、第1半導体領域の上方に延伸する第1ゲート電極と、第1ゲート電極と第1方向において分離された、第2半導体領域の上方に延伸する第2ゲート電極とを有してよい。
半導体装置は、第1ゲート電極上に設けられた第1ゲートコンタクトと、第2ゲート電極上に設けられた第2ゲートコンタクトと、第1ゲートコンタクトおよび第2ゲートコンタクトを接続するゲート配線と、を備えてもよい。
半導体装置は、第1ソース領域および第1ドレイン領域のうちの少なくとも一方と電気的に接続されたコンタクト部をさらに備えてもよい。複数の第1蓄積部とコンタクト部との間の距離L3は、複数の第1蓄積部同士の間の距離L1以上であってよい。
複数の第1蓄積部および複数の第2蓄積部の方向の距離L4は、複数の第1蓄積部同士の間の距離L1以上であってよい。
複数の第1蓄積部は、半導体領域の、第1ソース領域と第1ドレイン領域との間の第1方向の幅から突出してよい。複数の第1蓄積部が方向の幅より長く突出する距離L5は、複数の第1蓄積部同士の間の距離L1以上であってよい。
本発明の第2の態様においては、第1ソース領域および第1ドレイン領域を設ける段階と、第1ソース領域と第1ドレイン領域との間に第1半導体領域を設ける段階と、第1半導体領域の上方において、予め定められた方向に延伸したゲート電極を設ける段階と、ゲート電極と第1半導体領域との間に複数の第1蓄積部を設ける段階とを備える半導体装置の製造方法を提供する。
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
[実施例1]
図1Aは、実施例1に係る半導体装置100の断面図である。半導体装置100は、ゲート電極12と、複数の蓄積部14と、ゲート絶縁膜15と、拡散部16と、半導体領域18と、を備える。半導体領域18は、半導体基板であってよい。
図1Aは、実施例1に係る半導体装置100の断面図である。半導体装置100は、ゲート電極12と、複数の蓄積部14と、ゲート絶縁膜15と、拡散部16と、半導体領域18と、を備える。半導体領域18は、半導体基板であってよい。
ゲート電極12およびゲート絶縁膜15は、予め定められた1つの方向に延伸する。本明細書においては、ゲート電極12の延伸方向をy軸方向に定義する。本例では、ゲート絶縁膜15もy軸方向に延伸している。
ゲート電極12は、ゲート絶縁膜15の上面に積層される。z軸は、y軸に垂直な軸として定義され、ゲート電極12がゲート絶縁膜15に対し積層される面の側の方向として定義される。x軸は、y軸およびz軸に垂直な軸として定義される。x軸方向は、xyz系が右手系をなす方向に取られる。
実施例1の半導体装置100は、n型MOSFETとして機能する。半導体装置100は、複数の蓄積部14への電荷の蓄積を制御する。複数の蓄積部14に電荷が蓄積されていない場合には、ゲート電極12に電圧を印加すると、半導体領域18にチャネルが形成される。一方、複数の蓄積部14に電荷が蓄積されている場合には、ゲート電極12に電圧を印加しても、半導体領域18にチャネルが形成されない。
拡散部16は、半導体領域18の上面側に設けられる。拡散部16は、拡散部16aおよび拡散部16bを含む。拡散部16aおよび拡散部16bは、一例として、それぞれソース領域およびドレイン領域である。
拡散部16aおよび拡散部16bは、半導体領域18にドーパントをイオン注入して活性化した領域である。本例の拡散部16aおよび拡散部16bに拡散されるドーパントは、n型ドーパントである。
半導体領域18は、拡散部16aおよび拡散部16bをx軸方向に隔てるように、拡散部16aおよび拡散部16bの間に設けられる。半導体領域18にチャネルが形成された場合、拡散部16aおよび拡散部16bの間に電流が流れる。半導体領域18は、拡散部16aおよび拡散部16bの下部に延在してよい。半導体領域18は、半導体装置100がn型MOSFETとして機能する場合、p型半導体基板であってよい。また、半導体領域18は、半導体基板に形成されたウェル領域であってもよい。
ゲート絶縁膜15は、半導体領域18の上方に設置され、y軸方向に延伸する。ゲート絶縁膜15は、一例として、酸化シリコン等の絶縁材料を含む。
ゲート電極12は、半導体領域18の上方で、ゲート絶縁膜15の上面に設けられる。ゲート電極12は、ゲート絶縁膜15と同様に、y軸方向に延伸する。ゲート電極12は、多結晶シリコン等の導電性材料で設けられる。
蓄積部14は、複数の蓄積部を有する。実施例1の蓄積部14は、蓄積部14aおよび蓄積部14bを有する。蓄積部14は、ゲート電極12の下方で、かつ半導体領域18の上方に設けられる。蓄積部14は、ゲート絶縁膜15に覆われて設けられる。ただし、蓄積部14の一部は、ゲート絶縁膜15に覆われなくてもよい。
蓄積部14は、ゲート絶縁膜15より電荷のトラップ密度の高い材料を含む。一例として、蓄積部14は、窒化シリコンを含む。別の実施例においては、蓄積部14は、酸化アルミニウム、金属や半導体の微粒子を含んでよい。
図1Aでは、x軸方向に離散して複数の蓄積部14として蓄積部14aおよび14bが2つ設けられる例が示されているが、2つ以上であれば、蓄積部14は幾つ設けられてもよい。また、蓄積部14の離散方向は、図1Aに示される平面内でz軸方向と異なればよい。従って、蓄積部14の離散方向は、x軸方向に限定されない。
蓄積部14は、電荷を蓄積する。一例として、蓄積部14は、半導体装置100がn型MOSFETとして機能する場合に負電荷を蓄積する。蓄積部14に負電荷が蓄積されている場合、ゲート電極12に正電圧を印加しても半導体領域18にn型チャネルが形成されにくくなる。一方、蓄積部14に負電荷が蓄積されていない場合、ゲート電極12に正電圧を印加することにより、半導体領域18にn型チャネルが形成されやすくなる。
従って、半導体装置100は、ゲート電圧を適切に調整することにより、蓄積部14への電荷蓄積の有無によるチャネル形成の可否を二値で区別できる。これにより、半導体装置100が半導体メモリとして動作する。
別の実施例において、半導体装置100は、p型MOSFETとして機能する。当該実施例においては、本明細書における、拡散部16に拡散されるドーパントの極性、各電極に印加する電圧の符号、および蓄積部14に蓄積する電荷の正負等を入れ替えれば、同様の説明が適用できる。なお、他の実施例においても半導体装置100をn型MOSFETとして説明するが、半導体装置100をp型MOSFETに入れ替えて同様に説明することができる。
蓄積部14は、電荷のトラップ密度Q2を有する。一例において、トラップ密度Q2は、ゲート絶縁膜15の電荷のトラップ密度Q1よりも大きい。これにより、蓄積部14に電荷を蓄積しやすくなる。トラップ密度Q2は、ゲート絶縁膜15のトラップ密度Q1に対し、10倍以上であってよく、100倍以上であってよく、1000倍以上であってもよい。トラップ密度Q2よりもトラップ密度Q1を小さくすることで、ゲート絶縁膜15が蓄積部14の電荷をトラップして移動することを防止する。
膜厚t1は、蓄積部14の下方におけるゲート絶縁膜15の膜厚である。膜厚t2は、蓄積部14の上方におけるゲート絶縁膜15の膜厚である。膜厚t1および膜厚t2は、同一であっても異なっていてもよい。一例において、膜厚t1は、10nm以上の厚さであってよく、20nm以上であってよく、または50nm以上であってもよい。膜厚t2は、10nm以上の厚さであってよく、20nm以上であってよく、または50nm以上であってもよい。
膜厚t1を厚くすることにより、蓄積部14と半導体領域18との間で、トンネル現象またはホッピング伝導等により電荷が移動する確率を低減できる。同様に、膜厚t2を厚くすることにより、ゲート電極12と蓄積部14の間での電荷が移動する確率を低減できる。
距離L1は、複数の蓄積部14の間の離散距離として定義される。実施例1において、蓄積部14aおよび蓄積部14bがx軸方向に離散的に設けられているので、距離L1は、蓄積部14aと蓄積部14bとの間のx軸方向の距離である。複数の蓄積部14が、異なる方向に離散的に設けられる場合には、距離L1は、複数の蓄積部14の間の距離のうち最短距離に定義されてよい。
距離L1は、膜厚t1および膜厚t2のうち薄い方の厚さ以上の距離であってよく、膜厚t1および膜厚t2のうち薄い方の厚さの2倍の距離以上であってよく、または膜厚t1および膜厚t2のうち薄い方の厚さの10倍以上の距離であってもよい。距離L1を長くすることで、複数の蓄積部14の間でトンネル現象またはホッピング伝導等により電荷が移動する確率を低減できる。
距離L2は、x軸方向における、複数の蓄積部14と、ゲート絶縁膜15の外部との境界までの距離として定義される。本例では、距離L2は、蓄積部14bとゲート絶縁膜15の端部との間の最短距離に対応する。距離L2を長くすることで、複数の蓄積部14への外部からの影響を低減でき、半導体装置100の製造プロセスにおける影響も低減できる。
コンタクト部20aは、ゲート電極12がメモリのワード線方向に対応する場合に、ビット線方向の電気的接続を与え、これにより、半導体装置100がメモリアレイを構成できる。ただし、ワード線とビット線との間の関係は、互いに入れ替えてもよい。本例のコンタクト部20aは、金属で設けられるが、コンタクト部20aは、任意の導電性材料で設けられてよい。
実施例1において、コンタクト部20aは、拡散部16bの上面に設けられる。ただし、コンタクト部20aは、拡散部16aの上面に設けられていてもよい。コンタクト部20aは、拡散部16aおよび拡散部16bのうちの少なくとも一方と電気的に接続される。
距離L3は、複数の蓄積部14のうちコンタクト部20aと、最も近い蓄積部14およびコンタクト部20aとの距離として定義される。距離L3は、距離L1以上とするのが好適である。これにより、蓄積部14に蓄積された電荷がリークされにくくなる。
図1Bは、実施例1に係る半導体装置100の断面図である。図1Bの断面図は、蓄積部14を横断する断面を示す。A−A'方向は、x軸方向であり、図1Aは、図1BにおけるA−A'断面図に対応する。実施例1の半導体装置100は、複数のメモリM1を有する。
メモリM1は、y軸方向に配列された複数のメモリM1−1、メモリM1−2、およびメモリM1−3を含む。実施例1において、メモリM1−1、メモリM1−2、およびメモリM1−3は、それぞれx軸方向に延伸する。別の実施例において、メモリM1−1、メモリM1−2、およびメモリM1−3それぞれの延伸方向は、x軸方向に対して傾きを有してもよい。
蓄積部14aおよび蓄積部14bは、y軸方向に延伸して設けられる。これにより、蓄積部14aおよび蓄積部14bは、それぞれのメモリM1に対して、共通して設けられる。本例の構成によれば、蓄積部14のパターニングと、ゲート絶縁膜15のパターニングとを単一のプロセスで実行できるので、製造プロセスを簡略化できる。
実施例1において、コンタクト部は、それぞれのメモリM1に設けられる。コンタクト部20a、コンタクト部20b、およびコンタクト部20cは、それぞれのメモリM1の拡散部16b、拡散部16d、および拡散部16fの上面に設けられ、電気的に接続される。ただし、コンタクト部20a、コンタクト部20b、およびコンタクト部20cは、メモリM1の拡散部16a、拡散部16c、および拡散部16eの上面に設けられてもよい。
実施例1の半導体装置100を高温で使用した場合等に、ゲート絶縁膜15に欠陥22が生じていると、リーク電流24が欠陥22に対し蓄積部14aを通じて流れ込むおそれがある。すなわち、蓄積部14aに蓄積されていた電荷は、リーク電流24を介してゲート絶縁膜の欠陥22を通じて半導体領域18へと流出する。特に高温使用の場合においては、格子振動が大きくなることからホッピング伝導等の影響が大きくなり、蓄積部14a全体から欠陥22へ向かうリーク電流24が生じる。
実施例1の半導体装置100は、蓄積部14aから電荷が抜け出した場合においても、蓄積部14bは、電荷を蓄積し続けることができる。蓄積部14bが電荷を蓄積している場合、ゲート電極12に電圧を印加しても、半導体領域18にチャネルは形成されない。
[比較例]
図2Aは、比較例に係る半導体装置200の断面図である。比較例の半導体装置200の蓄積部232は、ゲート電極12の下方に設けられる。蓄積部232により、上側絶縁膜234および下側絶縁膜236にゲート絶縁膜が分かれている。
図2Aは、比較例に係る半導体装置200の断面図である。比較例の半導体装置200の蓄積部232は、ゲート電極12の下方に設けられる。蓄積部232により、上側絶縁膜234および下側絶縁膜236にゲート絶縁膜が分かれている。
比較例において、半導体装置200は、下側絶縁膜236に欠陥22を有する。半導体装置200が欠陥22を有する場合、欠陥22へと流入するリーク電流24が生じる。リーク電流24は、欠陥22を介して半導体領域18へと流れ込む。蓄積部232に蓄積されていた電荷は、リーク電流24を介して半導体領域18へと流出する。
図2Bは、比較例に係る半導体装置200の断面図である。図2Bの断面図は、蓄積部232を横断する断面を示す。半導体装置200の蓄積部232は、ゲート電極12が延伸する領域全体に延在している。図2Aは、図2BのB−B'断面図に対応している。
比較例の半導体装置200は、複数のメモリM2を有する。メモリM2は、y軸方向に配列された複数のメモリM2−1、メモリM2−2、およびメモリM2−3を含む。比較例において、メモリM2−1、メモリM2−2、およびメモリM2−3は、それぞれx軸方向に延伸する。
半導体領域18の材料としてSiを用いた場合には、半導体の動作温度は150℃程度が上限である一方、SiCやダイヤモンド等のワイドギャップ半導体を用いた場合には、半導体の連続動作温度は200℃を超える温度となる。即ち、半導体装置100または半導体装置200を高温動作させる可能性が増大している。
比較例の半導体装置200を低温で使用した場合には、蓄積部232に蓄積された電荷のうち、欠陥22近傍に蓄積された電荷が、欠陥22を介して流出する。特に半導体装置200を高温で使用した場合においては、ホッピング伝導等の影響が増大し、リーク電流24によって低温使用の場合よりも蓄積部232の広い領域から電荷が流出する。
比較例において、蓄積部232から電荷が流出した後に、ゲート電極12に電圧を印加すると、半導体領域18にはチャネルが形成される。再び蓄積部232に電荷を蓄積しようとしても欠陥22を介して電荷は流出することとなり、蓄積部232に電荷を蓄積することができなくなる。
実施例1においては、半導体装置100が欠陥22を有する場合においてもチャネル形成を防止できる点で比較例と異なる。実施例1の半導体装置100は、比較例の半導体装置200に比べ、特に半導体領域18としてワイドギャップ半導体を用いて高温使用をする場合のメモリ信頼性を向上する点で好適である。
[実施例2]
図3は、実施例2に係る半導体装置100の断面図である。図3の断面図は、蓄積部14を横断する断面を示す。図3におけるC−C'断面図は、図1Aと同様となる。実施例2の半導体装置100は、複数のメモリM3を有する。
図3は、実施例2に係る半導体装置100の断面図である。図3の断面図は、蓄積部14を横断する断面を示す。図3におけるC−C'断面図は、図1Aと同様となる。実施例2の半導体装置100は、複数のメモリM3を有する。
メモリM3は、複数のメモリM3−1、メモリM3−2、およびメモリM3−3を含む。複数のメモリM3−1、メモリM3−2、およびメモリM3−3は、y軸方向に配列されている。複数のメモリM3は、NAND型メモリを構成する。
メモリM3−1は、拡散部16aおよび拡散部16bと、2つの蓄積部14aおよび蓄積部14bと、を有する。本例では、メモリM3−1に2つの蓄積部14aおよび蓄積部14bが設けられるが、メモリM3−1に設けられる蓄積部14の数は2つに限定されない。
メモリM3−2は、拡散部16aおよび拡散部16bと、3つの蓄積部14c、蓄積部14d、および蓄積部14eとを有する。本例では、メモリM3−2に3つの蓄積部14c、蓄積部14d、および蓄積部14eが設けられるが、メモリM3−2に設けられる蓄積部14の数は3つに限定されない。
メモリM3−1における蓄積部14aおよび蓄積部14bと、メモリM3−2における蓄積部14c、蓄積部14d、および蓄積部14eとは、y軸方向において、離散して設けられている。複数の蓄積部14のそれぞれの周囲に設けられたゲート絶縁膜15が欠陥22を含む場合においても、リーク電流24が生じる蓄積部14は限定され、他の蓄積部14においてリーク電流24が生じることを防止する。
特に、高温動作においては、欠陥22に隣接する蓄積部14の広い範囲から欠陥22へ流入するリーク電流24が発生し、当該蓄積部14に蓄積された電荷が流出する場合がある。蓄積部14の離散的配置により、他の蓄積部14からの電荷流出を防止することは、高温でのメモリ動作の信頼性を向上する点で好適である。
蓄積部14aおよび蓄積部14bと、蓄積部14c、蓄積部14d、および蓄積部14eとのy軸方向の離散距離は、距離L4として定義される。距離L4は、複数の蓄積部14aおよび蓄積部14bの離散距離L1と等しいか、距離L1より長い距離に設定される。当該距離設定により、複数の蓄積部14の動作が隣接した蓄積部14の動作に相互に影響を及ぼすことが防止される。
複数の蓄積部14aおよび蓄積部14bは、半導体領域18と等しい幅の位置で終端するか、または半導体領域18から延出する。延出距離は、距離L5として定義され、距離L5は、0以上であってよく、距離L1以上であってもよい。距離L5の長さを十分に取ることにより、蓄積部14の製造品質を確保し、蓄積部14への電荷の蓄電時にチャネル形成を防止する。
メモリM3−2は、拡散部16cおよび拡散部16dと、3つの蓄積部14c、蓄積部14d、および蓄積部14eとを有する。本例では、メモリM3−2に3つの蓄積部14c、蓄積部14d、および蓄積部14eが設けられるが、メモリM3−2に設けられる蓄積部14の数は3つに限定されない。
メモリM3−3においては、2つの蓄積部14f、および蓄積部14gは、y軸方向に対して、斜めに配置されている。複数の蓄積部14の配置は、半導体領域18におけるチャネル形成を防止する限りにおいて、どのような角度で配置されていてもよく、相互に異なる角度であってもよい。メモリM3−3の蓄積部14f、および蓄積部14gの配置は一例である。半導体装置100は、複数の蓄積部14の配置に関しても製造の自由度を許容する。
実施例2の半導体装置100は、隣接するメモリM3間で離間された蓄積部14を有する。これにより、半導体装置100は、下側絶縁膜236で欠陥22が生じたとしても、その影響を抑制することができる。下側絶縁膜236の欠陥22が蓄積部232の近傍に生じていた場合でも、隣接する他のメモリM3の蓄積部232にまで影響することを抑制することができる。これにより、半導体装置100の信頼性が向上する。
図4Aは、半導体装置100の複数の蓄積部14をトンネルキャリアにより蓄電する概念図である。半導体装置100のゲート電極12に正のゲート電圧Vg=+Vを印加し、半導体領域18を接地(Vsub=GND)する。拡散部16aの電位をオープン状態のソース電圧Vs=openに設定し、拡散部16bの電位をオープン状態のドレイン電圧Vd=openに設定する。
図4Aから図6Bの例においては、半導体装置100各部材に印加される電圧について説明する。p型MOSFETとして機能する半導体装置100を用いる場合には、各部材に印加する電圧の正負を逆にして印加すればよく、注入されるキャリアについて、電子およびホールの関係が逆になる。
ゲート電圧Vgが十分な高さの電圧である場合、トンネル効果により、電子が複数の蓄積部14aおよび蓄積部14bに注入される。トンネル効果により蓄電可能な複数の蓄積部14の個数は2個に限定されず、2個より多い数の複数の蓄積部14にも蓄電できる。複数の蓄積部14に注入された電荷が蓄積されることにより、半導体装置100にデータが書き込まれる。
図4Aの例では、蓄積部14aおよび蓄積部14bは、トンネルキャリア注入により蓄電される。トンネルキャリア注入による蓄電の場合には、ゲート絶縁膜15全体にわたってキャリアが注入されるので、複数の蓄積部14がゲート絶縁膜15内のどこに位置する場合にもキャリア注入できる。従って、複数の蓄積部14を設ける数、場所を自由に設計できるようになり、製造しやすい点で有利である。
トンネルキャリアによる注入では、ゲート電極12に印加する電圧に高電圧を要さず、小電流であっても蓄電できる。即ち、トンネルキャリア注入による蓄電は、低電圧・小電流で広い領域にわたる複数の蓄積部14を蓄電できる点で好適である。また、低電圧での蓄電は、別途に高電圧の電圧を印加するための装置を有しないため、半導体装置100を含むシステムの集積性を向上できる点でも好適である。
図4Bは、半導体装置100の複数の蓄積部14に蓄積された電荷をトンネルキャリアにより除去する概念図である。半導体装置100のゲート電極12に負のゲート電圧Vg=−Vを印加し、半導体領域18を接地(Vsub)する。拡散部16aをオープン状態のソース電圧Vs=openに設定し、拡散部16bの電位をオープン状態のドレイン電圧Vd=openに設定する。
ゲート電圧Vgの高さが十分である場合、トンネル効果により、正孔が複数の蓄積部14aおよび蓄積部14bに注入される。複数の蓄積部14に注入された正孔が、複数の蓄積部14aおよび蓄積部14bに蓄積された電子と結合し、電荷が消滅する。
図5Aは、半導体装置100の複数の蓄積部14のうちの一部をホットキャリアにより蓄電する概念図である。半導体装置100のゲート電極12に正の高ゲート電圧Vg=+Vを印加し、半導体領域18を接地(即ち、Vsub=GND)する。さらに、拡散部16aを接地(即ち、Vs=GND)し、拡散部16bに正の高ドレイン電圧Vd=+Vを印加する。
本例の半導体領域18は、p型の導電型を有し、高ゲート電圧Vg=+Vを印加することにより、半導体領域18にn型チャネルが形成される。n型チャネルの電子は、拡散部16bに正の高電圧を印加すると、拡散部16b近傍の電界によりエネルギーを得て加速され、ホットエレクトロンになるか、拡散部16b近傍で電離衝突を引き起こし、ホットエレクトロンを生じる。これらのホットエレクトロンの一部が蓄積部14bに注入される。
図5Aには、蓄積部14として2つの蓄積部14aおよび蓄積部14bを有する例が示されており、蓄積部14aが拡散部16aの近傍に設けられ、蓄積部14bが拡散部16bの近傍に設けられている。蓄積部14の個数は2個に限定されず、2個より多い数の蓄積部14が設けられてよい。本例のように電圧を印加した場合においては、複数の蓄積部14のうち拡散部16bの近傍にあるものが蓄電される。
図5Bは、半導体装置100の複数の蓄積部14のうちの一部をホットキャリアにより蓄電する概念図である。図5Bの例においては、図5Aの例から、ソース電圧Vsとドレイン電圧Vdを入れ替え、拡散部16aに正の高ソース電圧Vs=+V、拡散部16bを接地(即ち、Vd=GND)する。
蓄積部14のうち、拡散部16aの近傍にある蓄積部14aが、拡散部16a近傍で生じたホットエレクトロンにより蓄電される。蓄積部14の個数は2個に限定されず、2個より多い数の蓄積部14が設けられてよい。本例のように電圧を印加した場合においては、複数の蓄積部14のうち拡散部16aの近傍にあるものが蓄電される。
図6Aは、半導体装置100の複数の蓄積部14に蓄積された電荷の一部をホットキャリアにより除去する概念図である。半導体装置100のゲート電極12に負の高ゲート電圧Vg=−Vを印加し、半導体領域18を接地(即ち、Vsub=GND)する。さらに、拡散部16aを接地(即ち、Vs=GND)し、拡散部16bに正の高ドレイン電圧Vd=Vを印加する。
本例では、正の高ドレイン電圧Vd=Vにより拡散部16bの近傍で降伏が起こった場合に発生するホットホールが、拡散部16bの蓄積部14bに注入される。ホットホールは、蓄積部14bに蓄積された電子と結合し、蓄積部14bの電荷が消滅する。
蓄積部14の個数は2個に限定されず、2個より多い数の蓄積部14が設けられてよい。本例のように電圧を印加した場合においては、複数の蓄積部14のうち拡散部16bの近傍にあるものが蓄電される。
図6Bは、半導体装置100の複数の蓄積部14に蓄積された電荷の一部をホットキャリアにより除去する概念図である。図6Bの例においては、図6Aの例から、ソース電圧Vsとドレイン電圧Vdを入れ替え、拡散部16aに正の高ソース電圧Vs=+V、拡散部16bを接地(即ち、Vd=GND)する。
ホットホールが拡散部16a近傍で生じ、複数の蓄積部14のうち拡散部16aの近傍にある、蓄積部14aに注入される。ホットホールは、蓄積部14aに蓄積された電子と結合し、蓄積部14aに蓄積された電荷が消滅する。
ホットキャリアにより書き込み・消去動作を行う場合、高速に行うことができる。また、ホットキャリアによる電荷の蓄積では、蓄積部14に対し、選択的な蓄電ができる。
[実施例3]
図7Aは、実施例3に係る半導体装置100を蓄積部14の高さで切断した断面図である。実施例3の半導体装置において、ゲート絶縁膜15は、y軸方向においてそれぞれ分離して配置されている。
図7Aは、実施例3に係る半導体装置100を蓄積部14の高さで切断した断面図である。実施例3の半導体装置において、ゲート絶縁膜15は、y軸方向においてそれぞれ分離して配置されている。
半導体装置100は、複数のゲート絶縁膜15のそれぞれの上方に設けられたゲートコンタクト42を有する。一例として、実施例3の半導体装置100は、2つのゲート絶縁膜15−1および15−2の上方に設けられたゲートコントタクト42−1および42−2を有するが、ゲートコンタクト42の数は2つに限定されない。半導体装置100は、複数のゲートコンタクト42−1および42−2を接続するゲート配線44を有する。
半導体装置100は、メモリM5を有する。メモリM5は、y軸方向に配列される複数のM5−1およびM5−2を含む。実施例3において、メモリの数は2つである例が示されているが、メモリの数は2つに限定されない。
実施例3のメモリM5−1は、3つの蓄積部14a、蓄積部14b、および蓄積部14cを有し、メモリM5−2は、3つの蓄積部14d、蓄積部14e、および蓄積部14fを有するが、複数の蓄積部14それぞれの数は3つには限定されない。また、複数の蓄積部14は、電荷の蓄積時に下部の半導体領域18にチャネルが形成されることを防止できる限り、配置される角度も限定されない。実施例2のメモリM3−3と同様に、y軸方向に対して斜めに配置されてもよい。
複数のゲート絶縁膜15−1およびゲート絶縁膜15−2は、y軸方向において分離して設けられる。即ち、3つの蓄積部14a、蓄積部14b、および蓄積部14c、ならびに複数の14d、蓄積部14e、および蓄積部14fも物理的に分離される。
従って、メモリM5−1に設けられた蓄積部14と、メモリM5−2に設けられた蓄積部14との間でトンネル伝導またはホッピング伝導等によりデータが流出することが防止される。さらに、各蓄積部の配置が自由となるため、高温動作時のメモリの救済データ、トリミングデータ等の各種データ、またはプログラムの記憶素子として使用するのに好適である。
図7Bは、実施例3に係る半導体装置100の図7AのD−D'断面図である。半導体装置100は、ゲート絶縁膜15−1およびゲート絶縁膜15−2の上面に設けられたゲート電極12−1およびゲート電極12−2を含む。ゲート電極12−1は、y軸方向においてゲート電極12−2と分離して設けられる。D−D'方向は、複数のゲート電極12−1およびゲート電極12−2、ならびにゲート配線44のy軸方向である。
ゲートコンタクト42−1およびゲートコンタクト42−2は、導電性材料で設けられる。ゲートコンタクト42−1は、ゲート電極12−1とゲート配線44との間を電気的に接続する。同様に、ゲートコンタクト42−2は、ゲート電極12−2とゲート配線44との間を電気的に接続する。
蓄積部14a、蓄積部14b、および蓄積部14cは、ゲート絶縁膜15−1で全面を覆われており、ゲート電極12−1によりオーバーラップして覆われている。蓄積部14d、蓄積部14e、および蓄積部14fは、ゲート絶縁膜15−2で全面を覆われており、ゲート電極12−2によりオーバーラップして覆われている。本例のように、複数の蓄積部14がゲート絶縁膜15に埋め込まれる構成により、半導体装置100の、特にゲート電極12の配設以降の製造プロセスまたは半導体装置100の動作時における、蓄積部14への外部からの影響を低減できる。
素子分離領域46は、半導体領域18上部において、各ゲート絶縁膜15の間に設けられている。半導体領域18がp型であるときには、素子分離領域46は、絶縁体領域であるか、または半導体領域18より高い濃度のp型ドーパントが拡散された領域であってよい。
素子分離領域46は、メモリM5−1およびM5−2の動作時に互いへの影響を防ぐ。半導体領域18のうち、ゲート電極12−1が上方を延伸する領域と、ゲート電極12−2が上方を延伸する領域とは、y軸方向において素子分離領域46により分離される。
[実施例4]
図8Aは、実施例4に係る半導体装置100を複数の蓄積部14の高さで切断した断面図である。実施例4の半導体装置100において、ゲート絶縁膜15は、実施例3と同様にy軸方向においてそれぞれ分離して配置されている。
図8Aは、実施例4に係る半導体装置100を複数の蓄積部14の高さで切断した断面図である。実施例4の半導体装置100において、ゲート絶縁膜15は、実施例3と同様にy軸方向においてそれぞれ分離して配置されている。
半導体装置100は、メモリM6を有する。メモリM6は、y軸方向に配列される複数のM6−1およびM6−2を含む。実施例3において、メモリの数は2つである例が示されているが、メモリの数は2つに限定されない。
実施例4のメモリM6−1は、3つの蓄積部14a、蓄積部14b、および蓄積部14cを有し、メモリM6−2は、3つの蓄積部14d、蓄積部14e、および蓄積部14fを有する。ただし、複数の蓄積部14それぞれの数は3つには限定されない。また、複数の蓄積部14は、電荷の蓄積時に下部の半導体領域18にチャネルが形成されることを防止できる限り、配置される角度も限定されない。実施例2のメモリM3−3と同様に、y軸方向に対して斜めに配置されてもよい。
実施例4においては、複数の蓄積部14a、蓄積部14b、および蓄積部14cのy軸方向における端部は、ゲート絶縁膜15−2に覆われない。同様に、複数の蓄積部14d、蓄積部14e、および蓄積部14fのy軸方向における端部は、ゲート絶縁膜15−2に覆われなくてよい。また、ゲート電極12−1およびゲート電極12−2のy軸方向における端部が、複数の蓄積部14a、蓄積部14b、および蓄積部14c、並びに、蓄積部14d、蓄積部14e、および蓄積部14fのy軸方向端部や、ゲート絶縁膜15−1およびゲート絶縁膜15−2のy軸方向端部と同じでよい。図8Aに係る半導体装置100は、複数の蓄積部14の構造を除いて、図7Aに係る半導体装置100の構造と同様である。
実施例4の場合には、y軸方向における、複数の蓄積部14の端部と、ゲート絶縁膜15−1およびゲート絶縁膜15−2の端部とを同一のプロセスでパターニングできる。従って、半導体装置100の製造プロセスを簡略化できる。また、y軸方向における、複数の蓄積部14の端部と、ゲート絶縁膜15−1およびゲート絶縁膜15−2の端部と、ゲート電極12−1およびゲート電極12−2の端部とを同じとしているので、ゲート電極12−1、12−2のy軸方向の長さを短くでき、素子を小さくすることが可能となる。
図8Bは、実施例4に係る半導体装置100の図8AのE−E'断面図である。図8Bに係る半導体装置100の構造は、複数の蓄積部14に係る構造を除き、図7Bに係る半導体装置100の構造と同様である。
図9は、半導体装置100の製造方法を図示する。S101において、半導体領域18が提供される。半導体領域18は、半導体基板であってよい。S102において、半導体領域18の上面に下部絶縁層54が提供される。
S103において、下部絶縁層54の上面において、予め定められたパターンを有する複数の蓄積部14が堆積される。複数の蓄積部14は、窒化シリコン、酸化アルミニウム等の電荷のトラップ密度が高い材料で提供される。
S104において、上部絶縁層52が堆積される。下部絶縁層54および上部絶縁層52は、酸化シリコン等の同一の絶縁性材料で提供されてよい。下部絶縁層54および上部絶縁層52は、ゲート絶縁膜15を構成する。S205において、上部絶縁層52の上面に金属、多結晶シリコン等の導電性材料が堆積され、ゲート電極12が提供される。
S106において、多結晶シリコン材料およびゲート絶縁膜15等のパターニングが行われる。当該プロセスによって、ゲート電極12の形成と、半導体領域18の一部の露出が行われる。本例によれば、蓄積部14は、単一のプロセスにより容易にパターニングでき、製造プロセスが容易になる。
S107において、ゲート電極12をマスクにして、露出した半導体領域18にドーパントを注入し、拡散部16aおよび拡散部16bの形成が行われる。以上のように、本例の半導体装置100の製造方法は、z軸方向にプロセスを進行することができる。同様に、成膜もz軸方向に順番に行われる。従って、傾斜面や窪み等に対してプロセスを進行する場合に比べ、トラップ密度等の膜質を制御することが容易になる。
S107後のプロセスにおいて、層間絶縁膜、コンタクト、配線、保護膜等が設けられてよい。以上により、半導体装置100が製造される。
図10は、半導体装置100の図9と異なる製造方法を図示する。図10の製造方法では、蓄積部14の製造方法が図9の製造方法と異なる。S201において、半導体領域18が提供される。S202において、下部絶縁層54が提供される。
S203において、下部絶縁層54に金属や半導体等の導電物がイオン注入により拡散され、複数の蓄積部14が形成される。S204において、上部絶縁層52が堆積される。S205において、上部絶縁層52の上面に金属、多結晶シリコン等の導電性材料が堆積され、ゲート電極12が提供される。
S206において、多結晶シリコン材料およびゲート絶縁膜15等のパターニングが行われる。当該プロセスによって、ゲート電極12の形成と、半導体領域18の一部の露出が行われる。
S207において、ゲート電極12をマスクにして、露出した半導体領域18にドーパントを注入し、拡散部16aおよび拡散部16bの形成が行われる。本例の半導体装置100の製造方法においても、z軸方向にプロセスを進行することができる。同様に、成膜もz軸方向に順番に行われる。従って、トラップ密度等の膜質を制御することが容易になる。
S207後のプロセスにおいて、層間絶縁膜、コンタクト、配線、保護膜等が、設けられてよい。以上により、半導体装置100が製造される。
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
12・・・ゲート電極、14・・・蓄積部、15・・・ゲート絶縁膜、16・・・拡散部、18・・・半導体領域、20・・・コンタクト部、22・・・欠陥、24・・・リーク電流、42・・・ゲートコンタクト、44・・・ゲート配線、46・・・素子分離領域、52・・・上部絶縁層、54・・・下部絶縁層、100・・・半導体装置、200・・・半導体装置、232・・・蓄積部、234・・・上側絶縁膜、236・・・下側絶縁膜
Claims (13)
- 第1ソース領域と、
第1ドレイン領域と、
前記第1ソース領域と前記第1ドレイン領域との間に設けられた第1半導体領域と、
前記第1半導体領域の上方に設けられ、予め定められた方向に延伸したゲート電極と、
前記ゲート電極と前記第1半導体領域との間に設けられた複数の第1蓄積部と
を備える半導体装置。 - 第2ソース領域と、
第2ドレイン領域と、
前記第2ソース領域と前記第2ドレイン領域との間であって、前記ゲート電極の下方に設けられた第2半導体領域と、
前記ゲート電極と前記第2半導体領域との間に設けられた複数の第2蓄積部と
を備え、
前記複数の第1蓄積部と前記複数の第2蓄積部とは、前記方向に離散して設けられる
請求項1に記載の半導体装置。 - 前記複数の第1蓄積部は、前記ゲート電極の下方において、前記第1ソース領域と前記第1ドレイン領域との間に3つ以上設けられる
請求項1または2に記載の半導体装置。 - 前記複数の第1蓄積部は、前記方向に対して斜めに配置される、
請求項1から3のいずれか一項に記載の半導体装置。 - 前記複数の第1蓄積部は、窒化シリコン膜である
請求項1から4のいずれか一項に記載の半導体装置。 - 前記ゲート電極と前記第1ソース領域および前記第1ドレイン領域との間に、ゲート絶縁膜をさらに備え、
前記複数の第1蓄積部の少なくとも一部は、前記ゲート絶縁膜に覆われ、
前記ゲート絶縁膜は、酸化シリコン膜である、
請求項1から5のいずれか一項に記載の半導体装置。 - 前記複数の第1蓄積部の前記方向の端部は、前記ゲート絶縁膜に覆われない、
請求項6に記載の半導体装置。 - 前記ゲート電極は、
前記第1半導体領域の上方に延伸する第1ゲート電極と、
前記第1ゲート電極と前記方向において分離された、前記第2半導体領域の上方に延伸する第2ゲート電極とを有する
請求項2に記載の半導体装置。 - 前記第1ゲート電極上に設けられた第1ゲートコンタクトと、
前記第2ゲート電極上に設けられた第2ゲートコンタクトと、
前記第1ゲートコンタクトおよび前記第2ゲートコンタクトを接続するゲート配線と、を備える
請求項8に記載の半導体装置。 - 前記第1ソース領域および前記第1ドレイン領域のうちの少なくとも一方と電気的に接続されたコンタクト部をさらに備え、
前記複数の第1蓄積部と前記コンタクト部との間の距離L3は、前記複数の第1蓄積部同士の間の距離L1以上である
請求項1から9のいずれか一項に記載の半導体装置。 - 前記複数の第1蓄積部および前記複数の第2蓄積部の前記方向の距離L4は、前記複数の第1蓄積部同士の間の距離L1以上である
請求項2に記載の半導体装置。 - 前記複数の第1蓄積部は、前記半導体領域の、前記第1ソース領域と前記第1ドレイン領域との間の前記方向の幅から突出し、
前記複数の第1蓄積部が前記方向の幅より長く突出する距離L5は、前記複数の第1蓄積部同士の間の距離L1以上である
請求項11に記載の半導体装置。 - 第1ソース領域および第1ドレイン領域を設ける段階と、
前記第1ソース領域と前記第1ドレイン領域との間に第1半導体領域を設ける段階と、
前記第1半導体領域の上方において、予め定められた方向に延伸したゲート電極を設ける段階と、
前記ゲート電極と前記第1半導体領域との間に複数の第1蓄積部を設ける段階と
を備える半導体装置の製造方法。
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2018
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