JP6454646B2 - 電荷トラップスプリットゲートデバイス及びその製作方法 - Google Patents
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Description
発明の分野
本開示は、一般的には不揮発性メモリに関する。
不揮発性メモリ(例えば、フラッシュ)を使用して一般に実施されるサポートメモリを有する高度論理構成要素(例えば、マイクロコントローラ)を提供する需要が高まりつつある。一般に、サポートメモリを提供する2つの手法が存在する。一手法は、高度論理構成要素及びメモリ構成要素を別個の半導体チップ上に製作し、通信インタフェースを介して別個のチップをインタフェースして、非モノリシック設計を生成することを含む。別の手法は、高度論理構成要素及びメモリ構成要素を、埋め込みメモリ設計として知られている設計で同じ半導体チップ上に集積することを含む。
実施形態は、スプリットゲートデバイス、スプリットゲートデバイスを製作する方法、並びにスプリットゲートデバイス及び周辺デバイスを製作する集積方法を提供する。一実施形態では、スプリットゲートデバイスは、電荷トラップスプリットゲートデバイスであり、電荷トラップ層を含む。別の実施形態では、スプリットゲートデバイスは不揮発性メモリセルであり、単独で実施形態により形成することができるか、又は周辺デバイスと共に埋め込むことができる。
添付図面は、本明細書に組み込まれ、本明細書の一部をなし、本開示を示すと共に、説明と共に、本開示の原理を説明し、当業者が本開示を製作し使用できるようにする役割を更に果たす。
本明細書は、本発明の特徴を組み込んだ1つ又は複数の実施形態を開示する。開示される実施形態は、本発明を単に例示するものである。本発明の範囲は、開示される実施形態に限定されない。本発明は、本明細書に添付される特許請求の範囲によって規定される。
Claims (11)
- スプリットゲートデバイス及び周辺デバイスを製作する方法であって、
第1の導電層を、第1の領域及び第2の領域を有する基板上に、該第1の領域における前記第1の導電層の高さと該第2の領域における前記第1の導電層の高さが同じになるように配置することと、
第1のハードマスク層及び第2のハードマスク層を含むハードマスク層を前記第1の導電層上に配置することと、
前記ハードマスク層をエッチングすることであって、それにより、前記基板の前記第1の領域上に第1のハードマスクゲートパターンを形成するとともに、前記基板の前記第2の領域上に第2のハードマスクゲートパターンを形成する、前記ハードマスク層をエッチングすることと、
前記第1のハードマスクゲートパターンに従って前記第1の導電層をエッチングすることであって、前記第2の領域のみにフォトレジストマスクを形成し、それにより、前記スプリットゲートデバイスの第1のゲートを形成する、前記第1のハードマスクゲートパターンに従って前記第1の導電層をエッチングすることと、
前記第1のゲート及び前記第2のハードマスクゲートパターン上に誘電体を形成することと、
第2の導電層を前記誘電体上に配置することと、
前記第2の導電層をエッチングすることであって、それにより、前記スプリットゲートデバイスの第2のゲートを前記第1のゲートの側壁の一方上に形成する、前記第2の導電層をエッチングすることと、
前記第2のハードマスクゲートパターンに従って前記第1の導電層をエッチングすることであって、前記第1の領域のみにフォトレジストマスクを形成し、それにより、前記周辺デバイスのゲートを形成する、前記第2のハードマスクゲートパターンに従って前記第1の導電層をエッチングすることと、
を含む、
方法。 - 前記第1のハードマスクゲートパターンに従って前記第1の導電層をエッチングすること及び前記第2のハードマスクゲートパターンに従って前記第1の導電層をエッチングすることは、異なる時間に実行される、請求項1に記載の方法。
- 前記第1のハードマスクゲートパターンに従って前記第1の導電層をエッチングすることは、前記第2のハードマスクゲートパターンに従って前記第1の導電層をエッチングすることの前に実行される、請求項1に記載の方法。
- 前記スプリットゲートデバイスの前記第1のゲート及び前記第2のゲートは、前記周辺デバイスの前記ゲートの前に形成される、請求項1に記載の方法。
- 厚い酸化物層を前記基板上に成長させることと、
前記厚い酸化物層を前記基板上に成長させた後、デバイス分離トレンチを前記基板に形成することと、
前記厚い酸化物層を高電圧周辺デバイスのゲート酸化物として使用して、前記高電圧周辺デバイスを形成することと、
を更に含む、請求項1に記載の方法。 - 前記第2の導電層をエッチングすることであって、それにより、前記スプリットゲートデバイスの前記第2のゲートを形成する、前記第2の導電層をエッチングすることは、
前記第2の導電層をエッチングすることであって、それにより、前記第1のゲートの第1及び第2の側壁上のそれぞれに、前記第2の導電層の第1及び第2の構成物を作成する、前記第2の導電層をエッチングすることと、
フォトレジストマスクを前記第1の構成物上に形成することと、
前記導電層をエッチングすることであって、それにより、前記第2の構成物を除去する、前記導電層をエッチングすることと、
を含み、
前記第1の構成物は、前記スプリットゲートデバイスの前記第2のゲートに対応する、請求項1に記載の方法。 - スペーサを前記第1のゲート上に形成することを更に含み、前記スペーサは、前記第1のゲートの上面の上に延びる前記第2のゲートの内部側壁の一部を覆う、請求項1に記載の方法。
- 前記誘導体を形成することは、
酸化物下層を前記第1のゲート、前記基板の露出領域及び前記第2のハードマスクパターン上に形成することと、
窒化物層を前記酸化物下層上に形成することと、
酸化物上層を前記窒化物層上に形成することと、
を含む、請求項1に記載の方法。 - 前記スプリットゲートデバイスの前記第1のゲートの上面から、前記酸化物上層及び前記窒化物層を除去することを更に含む、請求項8に記載の方法。
- 第1及び第2のスペーサを前記スプリットゲートデバイスの第1及び第2の側壁に形成することを更に含む、請求項1に記載の方法。
- ケイ化物層を前記第1のゲート及び前記第2のゲート上に形成することを更に含む、請求項1に記載の方法。
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