JP5511168B2 - 半導体装置の製造方法 - Google Patents

Description

本発明は、半導体装置の製造方法に関し、特に、電荷蓄積層とゲート電極層とを有する半導体装置の製造方法に関するものである。

半導体装置には、たとえば米国特許第６０１１７２５号明細書（特許文献１）に示されているように、複数のメモリセルを有する不揮発性半導体記憶装置がある。
米国特許第６０１１７２５号明細書

装置の小型化のためにはメモリセルの微細化が望まれる。しかしながらメモリセルが微細化されると、メモリセルの微細加工のばらつきが大きくなるという問題があった。

本発明は、上記の課題に鑑みてなされたものであり、その目的は、メモリセルの微細加工のばらつきを抑制することができる半導体装置の製造方法を提供することである。

本発明の半導体装置の製造方法は、以下の工程を有する。
第１の導電型を有する半導体基板上に、電荷蓄積層と電荷蓄積層に電界を印加するためのゲート電極層とを有する積層された層が形成される。積層された層上に、灰化可能な材質を含有する第１の層が形成される。第１の層に、第１の側壁面を有する第１の開口部が形成される。第１の側壁面上に、灰化可能な材質に比して灰化されにくい材質からなり、第１の開口部を狭める第１の側壁膜が形成される。第１の側壁膜が形成された後に、灰化可能な材質の灰化によって第１の層が除去される。第１の層が除去された後に、第１の側壁膜の平面形状に対応する平面形状を有するように、積層された層がパターニングされる。パターニングにおいて、第１の側壁膜をマスクとして用いたエッチングがなされる。パターニングされた後に、積層された層をマスクとして用いて半導体基板に不純物が注入することで、半導体基板上に、第１の導電型と異なる第２の導電型を有する拡散層が形成される。

本実施の形態における半導体装置の製造方法によれば、第１の側壁膜が形成された第１の層において第１の層が選択的に灰化されるので、第１の側壁膜を安定的に残存させることができる。このため第１の側壁膜をマスクとして用いたエッチングのばらつきが小さくなるので、半導体装置のパターニングのばらつきを抑制することができる。

以下、本発明の実施の形態について図に基づいて説明する。
（実施の形態１）
はじめに本実施の形態の半導体装置の構成の概略について説明する。図１は、本発明の実施の形態１における半導体装置の構成を概略的に示す部分断面図である。

図１を参照して、本実施の形態の半導体装置は不揮発性半導体記憶装置９０１であり、より具体的にはＳＯＮＯＳ(Silicon Oxide Nitride Oxide Silicon)型のフラッシュメモリである。不揮発性半導体記憶装置９０１は、シリコン基板４０（半導体基板）と、ビット線７０（拡散層）と、下部絶縁層４１と、電荷蓄積層４２と、上部絶縁層４３と、ゲー
ト電極層４４と、ＨＤＰ(High Density Plasma)酸化膜６１と、酸化シリコン膜６２と、ワード線７１とを有する。

不揮発性半導体記憶装置９０１は、複数のメモリセルＭＣに区分されることができる構造を有する。各メモリセルＭＣは、互いに分離した２つの積層された層ＳＬを含む。各積層された層ＳＬは、電荷蓄積層４２と上部絶縁層４３とゲート電極層４４とが積層された層である。この構造により各メモリセルＭＣは互いに分離した２つの電荷蓄積層４２を有する。各メモリセルＭＣは、２つの電荷蓄積層４２の各々に独立して電荷を蓄積することで、２ビットの情報の記憶を行なうことができるように構成されている。

次に不揮発性半導体記憶装置９０１の構成の詳細について説明する。
シリコン基板４０は、ｐウエルを有する。このｐウエル上に、複数のビット線７０が延在している。ビット線７０は、ｎ型半導体からなり、各メモリセルＭＣにおけるソース／ドレイン領域としての機能を有する。ビット線７０は幅Ｄ３を有する。幅Ｄ３は５０ｎｍである。

下部絶縁層４１、電荷蓄積層４２、および上部絶縁層４３の３層は、ＯＮＯ膜を構成している。具体的には、下部絶縁層４１は厚さ７ｎｍの酸化シリコン層であり、電荷蓄積層４２は厚さ７ｎｍの窒化シリコン層であり、上部絶縁層４３は厚さ１０ｎｍの酸化シリコン層である。

ゲート電極層４４は、厚さ５０ｎｍのアモルファスシリコン層である。またゲート電極層４４は、電荷蓄積層４２および上部絶縁層４３とともに、積層された層ＳＬを構成している。

各メモリセルＭＣには、幅Ｄ１を有する２つの積層された層ＳＬが、幅Ｄ２の酸化シリコン膜６２により分離されて配置されている。幅Ｄ１は１０ｎｍであり、幅Ｄ２は１０ｎｍである。この構成により、各メモリセルＭＣは、互いに分離された２つの電荷蓄積層４２を有する。２つの電荷蓄積層４２が互いに分離されていることで、２つの電荷蓄積層４２の一方によるビットがプログラムされた際に、他方によるビットのしきい値電圧が変動する現象（ＣＢＤ：Complementary Bit Disturb）が抑制される。

ワード線７１は、複数のゲート電極層４４と、ゲート電極層４４間を埋めるＨＤＰ酸化膜６１および酸化シリコン膜６２との上を、ビット線７０の延在方向と交差する方向に延在している。これによりワード線７１は複数のゲート電極層４４の電圧を一括して制御することができる。

次に不揮発性半導体記憶装置９０１の動作について説明する。以下においては、メモリセルＭＣが有する２つの積層された層ＳＬの一方側（図中の左側）によるビット、すなわち一方側のビットの動作について説明する。

第１に、書込動作について説明する。メモリセルＭＣの１対のビット線７０の一方側（図中の左側）および他方側（図中の右側）のそれぞれがドレイン領域およびソース領域となり、かつドレイン領域近傍においてホットエレクトロンを発生させることができるように、１対のビット線７０に電圧が印加される。ゲート電極層４４に十分な正電圧が印加されることで、下部絶縁層４１をトンネルしたホットエレクトロンが一方側（図中の左側）の電荷蓄積層４２に注入される。これにより一方側（図中の左側）のビットに書込動作がなされる。

第２に、読出動作について説明する。メモリセルＭＣの１対のビット線７０の一方側（
図中の左側）および他方側（図中の右側）のそれぞれがソース領域およびドレイン領域となるように、１対のビット線７０に電圧が印加される。ゲート電極層４４に適切な正電圧が印加されることで、一方側（図中の左側）のビットが書込まれていない場合にはドレイン電流が流れ、このビットが書込まれている場合にはドレイン電流が流れない。これによりドレイン電流の値によって一方側（図中の左側）のビットの読出動作がなされる。

第３に、消去動作について説明する。メモリセルＭＣの１対のビット線７０の一方側（図中の左側）、他方側（図中の右側）、およびゲート電極層４４のそれぞれに、正電圧、浮遊電圧、および負電圧が印加されることで、ＢＴＢ(Band to Band)トンネリングで発生した電子が電界によりドレイン（正電圧印加のビット線）の空乏層内で加速される。その際、インパクトイオン化によって電子−ホール対が生成される。そのホールが電界によって加速され、ホットホールとなって下部絶縁層４１に注入され、さらに縦電界によって電荷蓄積層４２に注入されて電気的に中立となる。これにより一方側（図中の左側）のビットの消去動作がなされる。なお消去動作は、上記のようなホール注入によるものに限定されるものではなくて、電荷蓄積層４２の電子をシリコン基板４０に引き抜くことによるものであってもよい。

なお他方側（図中の右側）のビットの動作は、上述した１対のビット線７０の各々の電圧を互いに入れ替えることで実現される。

次に不揮発性半導体記憶装置９０１の製造方法について説明する。図２〜図１９は、本発明の実施の形態１における半導体装置の製造方法を工程順に概略的に示す部分断面図である。

図２を参照して、シリコン基板４０上に、下部絶縁層４１と、電荷蓄積層４２と、上部絶縁層４３と、ゲート電極層４４とが堆積される。電荷蓄積層４２と、上部絶縁層４３と、ゲート電極層４４とは、積層された層ＳＬを構成する。

次に積層された層ＳＬのパターニングに用いる層として、積層された層ＳＬ上に、窒化シリコン層１０５と、下部酸化シリコン層１０３と、アモルファスシリコン層５１と、エッチングストップ層５２と、アモルファスカーボン層１０１と、上部エッチングストップ層５３と、酸化シリコン層１０２とが順に堆積される。窒化シリコン層１０５は厚さ４０ｎｍを有する。下部酸化シリコン層１０３は厚さ４０ｎｍを有する。アモルファスシリコン層５１は厚さ４０ｎｍを有する。エッチングストップ層５２は、窒化シリコンからなり、厚さ５ｎｍを有する。アモルファスカーボン層１０１は、灰化可能な材質であり、厚さ５０ｎｍを有する。上部エッチングストップ層５３は、窒化シリコンからなり、厚さ５ｎｍを有する。酸化シリコン層１０２は厚さ４０ｎｍを有する。

次に写真製版法によって酸化シリコン層１０２上にレジストマスク６０が形成される。レジストマスク６０は、ライン幅およびスペース幅のそれぞれとして幅Ｄ４および幅Ｄ５を有する。幅Ｄ４は８０ｎｍであり、幅Ｄ５は８０ｎｍである。次に、レジストマスク６０をマスクとし、かつ上部エッチングストップ層５３をエッチングストッパとして用いて、酸化シリコン層１０２をエッチングする。次にレジストマスク６０が除去される。

図３を参照して、上記エッチングにより、酸化シリコン層１０２に、第２の側壁面ＷＳ２を有する第２の開口部ＯＰ２が形成される。

図４を参照して、酸化シリコンをステップカバレッジの良好な方法により厚さ２０ｎｍだけ堆積する。この堆積された酸化シリコンに対して異方性エッチングが行なわれる。これにより、第２の開口部ＯＰ２を幅Ｄ７へと狭めるスペーサとして、第２の側壁面ＷＳ２
上に第２の側壁膜２０２が形成される。酸化シリコン層１０２と第２の側壁膜２０２とは、一体となって幅Ｄ６のハードマスクとしての機能を有する。幅Ｄ６は１２０ｎｍであり、幅Ｄ７は４０ｎｍである。次に、第２の開口部ＯＰ２を充填するようにアモルファスシリコンが堆積される。次に酸化シリコン層１０２および第２の側壁膜２０２の各々が露出するまで、ＣＭＰ(Chemical Mechanical Polishing)による平坦化が行なわれる。

図５を参照して、この平坦化により、アモルファスシリコンからなる側壁充填層３０２が形成される。次に、上部エッチングストップ層５３をエッチングストッパとして用いて、側壁充填層３０２を残存させ、かつ酸化シリコン層１０２および第２の側壁膜２０２を除去する、選択エッチングが行なわれる。

図６を参照して、残存した側壁充填層３０２をハードマスクとし、かつエッチングストップ層５２をエッチングストッパとして、上部エッチングストップ層５３およびアモルファスカーボン層１０１がエッチングされる。これにより、アモルファスカーボン層１０１に第１の側壁面ＷＳ１を有する第１の開口部ＯＰ１が形成される。次に側壁充填層３０２が選択エッチングにより除去される。

主に図７を参照して、アモルファスカーボン層１０１の材質に比して灰化されにくい材質である酸化シリコンが、ステップカバレッジの良好な方法により厚さ４０ｎｍだけ堆積される。この堆積された酸化シリコンに対して異方性エッチングが行なわれる。これにより、第１の開口部ＯＰ１を幅Ｄ１０へと狭めるスペーサとして、第１の側壁面ＷＳ１上に、幅Ｄ９を有する第１の側壁膜２０１が形成される。各アモルファスカーボン層１０１の両脇には、アモルファスカーボン層１０１によって幅Ｄ８だけ隔てられた１対の第１の側壁膜２０１が位置する。幅Ｄ８は幅Ｄ７（図４）とほぼ同一である。幅Ｄ８および幅Ｄ１０は共に４０ｎｍであり、幅Ｄ９は４０ｎｍである。次に、露出されたエッチングストップ層５２と、上部エッチングストップ層５３とが選択エッチングにより除去される。次に、アモルファスカーボン層１０１が灰化により除去される。

図８を参照して、この灰化により第１の側壁膜２０１からなるハードマスクが形成される。

図９を参照して、第１の側壁膜２０１からなるこのハードマスクを用い、下部酸化シリコン層１０３をエッチングストッパとして、エッチングストップ層５２およびアモルファスシリコン層５１がエッチングされる。次に、第１の側壁膜２０１およびエッチングストップ層５２をマスクとし、かつ窒化シリコン層１０５をエッチングストッパとして、下部酸化シリコン層１０３のエッチングが行なわれる。このエッチング中に第１の側壁膜２０１がなくされ、エッチングストップ層５２が露出される。

図１０を参照して、上記のエッチングにより、下部酸化シリコン層１０３に第３の側壁面ＷＳ３を有する第３の開口部ＯＰ３が形成される。次にエッチングストップ層５２およびアモルファスシリコン層５１が選択エッチングにより除去される。

図１１を参照して、酸化シリコンがステップカバレッジの良好な方法により厚さ５ｎｍだけ堆積される。この堆積された酸化シリコンに対して異方性エッチングが行なわれる。これにより、第３の開口部ＯＰ３を幅Ｄ１１へと狭めるように、第３の側壁面ＷＳ３上に第３の側壁膜２０３が形成される。すなわち下部酸化シリコン層１０３と一体となって幅Ｄ１２のハードマスクをなすように、スペーサが形成される。幅Ｄ１１は３０ｎｍであり、幅Ｄ１２は５０ｎｍである。次にこの幅Ｄ１２のハードマスクを用い、かつゲート電極層４４をエッチングストッパとして用いて、窒化シリコン層１０５がエッチングされる。次に下部酸化シリコン層１０３と第３の側壁膜２０３とが選択エッチングにより除去され
る。

図１２を参照して、上記の窒化シリコン層１０５のエッチングにより、窒化シリコン層１０５に、犠牲層側壁面ＷＳＳを有する犠牲層開口部ＯＰＳが形成される。

図１３を参照して、犠牲層開口部ＯＰＳを充填する開口部充填層３０５が形成される。以下に開口部充填層３０５の形成方法について説明する。

まず、ゲート電極層４４および窒化シリコン層１０５からなる凹凸パターン上に、酸化シリコンがステップカバレッジの良好な方法により厚さ１０ｎｍだけ堆積される。これにより、犠牲層開口部ＯＰＳを幅Ｄ２へと狭めるように犠牲層側壁面ＷＳＳ上に位置する第１の充填部４０１と、ゲート電極層４４上に位置する下部充填部４００と、窒化シリコン層１０５上に位置する膜（図示せず）とが形成される。次に、犠牲層開口部ＯＰＳを充填するようにアモルファスシリコンが堆積される。次に窒化シリコン層１０５および第１の充填部４０１が露出するまで、ＣＭＰによる平坦化が行なわれる。これによりアモルファスシリコンからなる第２の充填部４０２が形成される。次に、第２の充填部４０２の表面を酸化させることで、酸化シリコンからなる上部充填部４０３が形成される。

以上により、下部充填部４００と第１の充填部４０１と第２の充填部４０２と上部充填部４０３とからなる開口部充填層３０５が形成される。

次に、窒化シリコン層１０５が選択エッチングにより除去される。
図１４を参照して、上部充填部４０３および第１の充填部４０１をハードマスクとして用い、上部絶縁層４３をエッチングストッパとして用いて、ゲート電極層４４がエッチングされる。次に電荷蓄積層４２をエッチングストッパとして用いて、上部充填部４０３と、露出された上部絶縁層４３とがエッチングされる。

図１５を参照して、第１の充填部４０１および第２の充填部４０２をハードマスクとして用い、下部絶縁層４１をエッチングストッパとして用いて、電荷蓄積層４２のエッチングが行なわれる。これにより積層された層ＳＬがパターニングされる。次に積層された層ＳＬを含むマスクを用いて、シリコン基板４０にｎ型の導電型を付与するための不純物が注入される。これによりシリコン基板４０上にビット線７０が形成される。

図１６を参照して、ビット線７０上にゲート電極層４４間を埋めるようにＨＤＰ酸化膜６１が形成される。次に第１の充填部４０１および第２の充填部４０２が露出するようにＣＭＰによる平坦化が行なわれる。次に第２の充填部４０２が選択エッチングにより除去される。

主に図１７を参照して、ＨＤＰ酸化膜６１および第１の充填部４０１をハードマスクとして用い、かつ電荷蓄積層４２をエッチングストッパとして用いて、下部充填部４００と、ゲート電極層４４と、上部絶縁層４３とがエッチングされる。次に、ＨＤＰ酸化膜６１および第１の充填部４０１をハードマスクとして用い、かつ下部絶縁層４１をエッチングストッパとして用いて、電荷蓄積層４２がエッチングされる。これにより、積層された層ＳＬのパターン（図１５）の各々がさらに２つに分割される。

図１８を参照して、分割された積層された層ＳＬの間を埋めるように、酸化シリコン膜６２が堆積される。次に第１の充填部４０１がエッチングにより除去される。

図１９を参照して、上記エッチングによりゲート電極層４４が露出される。
再び図１を参照して、ポリシリコンの堆積とパターニングとが行なわれることで、ワー
ド線７１が形成される。

以上により、不揮発性半導体記憶装置９０１が得られる。
図２０は、本発明の実施の形態１における半導体装置の製造方法に用いられる複数のハードマスクの位置を一括して示す模式図である。主に図２０を参照して、領域Ｓ１は図２〜図６に、領域Ｓ２は図７および図８に、領域Ｓ３は図９〜図１１に、領域Ｓ４は図１２〜図１９に、主に対応している。

積層された層ＳＬの平面形状は、第１の側壁膜２０１の平面形状の相補的形状の一部である。すなわち、積層された層ＳＬのパターニング（図１５）は、積層された層ＳＬが第１の側壁膜２０１の平面形状に対応する平面形状を有するように行なわれる。このパターニングにより、レジストマスク６０のパターンよりも微細なパターンが積層された層ＳＬに付与される。このパターンを用いた不純物注入により形成されるビット線７０は、積層された層ＳＬにセルフアラインされる。

また積層された層ＳＬの平面形状は、第１の充填部４０１の平面形状と一致する。すなわち、積層された層ＳＬの分割工程（図１７）は、積層された層ＳＬが第１の充填部４０１の平面形状と一致する平面形状を有するように行なわれる。この分割により、パターニング（図１５）で得られた積層された層ＳＬのパターンが、さらに分割される。またこの分割の際にハードマスクとして用いられる第１の充填部４０１は、分割前の積層された層ＳＬのパターン上にセルフアラインされる。

また第２の側壁膜２０２（図４）により、レジストマスク６０（図２）のスペース幅Ｄ５よりも小さい幅Ｄ７（図４）を有する側壁充填層３０２（図５）を形成することができる。

また第３の側壁膜２０３（図１１）により、不揮発性半導体記憶装置９０１（図１）のゲート長（図２０の幅Ｄ１１）を小さくし、かつビット線７０の幅（図２０の幅Ｄ１２）を大きくすることができる。これにより、不揮発性半導体記憶装置９０１の大きさを保ちつつ、ビット線７０の配線抵抗を低減することができる。

本実施の形態によれば、第１の側壁膜２０１が形成されたアモルファスカーボン層１０１（図７）において、アモルファスカーボン層１０１が選択的に灰化される。よって第１の側壁膜２０１（図８）を安定的に残存させることができる。このため第１の側壁膜２０１をマスクとして用いたエッチング（図９）のばらつきが小さくなるので、積層された層ＳＬのパターニング（図１５）のばらつきを抑制することができる。よって不揮発性半導体記憶装置９０１（図１）の製造におけるばらつきを抑制することができる。

（実施の形態２）
本実施の形態の半導体装置の製造方法について、以下に説明する。

まず実施の形態１と同様の方法により図７に示す構成が形成される。ただし本実施の形態では、上部エッチングストップ層５３の堆積工程（図２）において、堆積厚さは、実施の形態１の厚さ（５ｎｍ）よりも大きい厚さである１０ｎｍとされる。

次に本実施の形態におけるアモルファスシリコン層５１のエッチングが行なわれる。図２１〜図２３は、本発明の実施の形態２における半導体装置の製造方法を工程順に概略的に示す部分断面図である。

図２１を参照して、上部エッチングストップ層５３および第１の側壁膜２０１をハード
マスクとして用い、かつ下部酸化シリコン層１０３をエッチングストッパとして用いて、エッチングストップ層５２およびアモルファスシリコン層５１が順にエッチングされる。

図２２を参照して、上記のエッチングにより露出されたアモルファスシリコン層５１の側壁面が酸化されることで、側壁保護膜６４が形成される。次に上部エッチングストップ層５３が選択エッチングにより除去される。次にアモルファスカーボン層１０１が灰化により除去される。

図２３を参照して、第１の側壁膜２０１をハードマスクとして用い、かつ下部酸化シリコン層１０３をエッチングストッパとして用いて、エッチングストップ層５２およびアモルファスシリコン層５１のエッチングが行なわれる。

以上により、図９（実施の形態１）とほぼ同様のアモルファスシリコン層５１のパターンが得られる。

次に、図１０〜図１９（実施の形態１）と同様の工程が行なわれることで、図１とほぼ同様の半導体装置が得られる。

本実施の形態によれば、アモルファスシリコン層５１のエッチングを２段階（図２１および図２３）に分けて行なうことができる。また２段階目のエッチング（図２３）におけるアモルファスシリコン層５１へのダメージを側壁保護膜６４により抑制することができる。

（実施の形態３）
はじめに本実施の形態の半導体装置の構成について説明する。図２４は、本発明の実施の形態３における半導体装置の構成を概略的に示す部分断面図である。

図２４を参照して、本実施の形態の半導体装置は不揮発性半導体記憶装置９０２であり、寸法を除き、不揮発性半導体記憶装置９０１（図１）とほぼ同様の構成を有する。ビット線７０は幅Ｅ３を有する。幅Ｅ３は３６ｎｍである。各メモリセルＭＣには、幅Ｅ１を有する２つの積層された層ＳＬが、幅Ｅ２の酸化シリコン膜６２により分離されて配置されている。幅Ｅ１は８ｎｍであり、幅Ｅ２は８ｎｍである。

次に不揮発性半導体記憶装置９０２の製造方法について説明する。図２５〜図３８は、本発明の実施の形態３における半導体装置の製造方法を工程順に概略的に示す部分断面図である。

図２５を参照して、シリコン基板４０上に、下部絶縁層４１と、電荷蓄積層４２と、上部絶縁層４３と、ゲート電極層４４とが堆積される。電荷蓄積層４２と、上部絶縁層４３と、ゲート電極層４４とは、積層された層ＳＬを構成する。

次に積層された層ＳＬのパターニングに用いる層として、積層された層ＳＬ上に、窒化シリコン層１０５と、アモルファスカーボン層１０１と、上部エッチングストップ層５３と、酸化シリコン層１０２とが順に堆積される。

次に写真製版法によって酸化シリコン層１０２上にレジストマスク６０が形成される。レジストマスク６０は、ライン幅およびスペース幅のそれぞれとして幅Ｅ４および幅Ｅ５を有する。幅Ｅ４は６０ｎｍであり、幅Ｅ５は６０ｎｍである。次に、レジストマスク６０をマスクとし、かつ上部エッチングストップ層５３をエッチングストッパとして用いて、酸化シリコン層１０２をエッチングする。次にレジストマスク６０が除去される。

図２６を参照して、上記エッチングにより、酸化シリコン層１０２に、第２の側壁面ＷＳ２を有する第２の開口部ＯＰ２が形成される。

図２７を参照して、酸化シリコンをステップカバレッジの良好な方法により厚さ１２ｎｍだけ堆積する。この堆積された酸化シリコンに対して異方性エッチングが行なわれる。これにより、第２の開口部ＯＰ２を幅Ｅ７へと狭めるスペーサとして、第２の側壁面ＷＳ２上に第２の側壁膜２０２が形成される。酸化シリコン層１０２と第２の側壁膜２０２とは、一体となって、幅Ｅ７の開口部を有する幅Ｅ６のハードマスクとしての機能を有する。幅Ｅ６は８４ｎｍであり、幅Ｅ７は３６ｎｍである。次に、第２の開口部ＯＰ２を充填するようにアモルファスシリコンが堆積される。次に酸化シリコン層１０２および第２の側壁膜２０２の各々が露出するまで、ＣＭＰ(Chemical Mechanical Polishing)による平坦化が行なわれる。

図２８を参照して、この平坦化により、アモルファスシリコンからなる側壁充填層３０２が形成される。次に、上部エッチングストップ層５３をエッチングストッパとして用いて、側壁充填層３０２を残存させ、かつ酸化シリコン層１０２および第２の側壁膜２０２を除去する選択エッチングが行なわれる。

図２９を参照して、残存した側壁充填層３０２をハードマスクとし、かつ窒化シリコン層１０５をエッチングストッパとして、上部エッチングストップ層５３およびアモルファスカーボン層１０１がエッチングされる。これにより、アモルファスカーボン層１０１に第１の側壁面ＷＳ１を有する第１の開口部ＯＰ１が形成される。次に側壁充填層３０２が選択エッチングにより除去される。

主に図３０を参照して、酸化シリコンがステップカバレッジの良好な方法により厚さ２４ｎｍだけ堆積される。この堆積された酸化シリコンに対して異方性エッチングが行なわれる。これにより、第１の開口部ＯＰ１を幅Ｅ１０へと狭めるスペーサとして、第１の側壁面ＷＳ１上に、幅Ｅ９を有する第１の側壁膜２０１が形成される。各アモルファスカーボン層１０１の両脇には、アモルファスカーボン層１０１によって幅Ｅ８だけ隔てられた１対の第１の側壁膜２０１が位置する。幅Ｅ８は幅Ｅ７（図２７）とほぼ同一である。幅Ｅ８および幅Ｅ１０は共に３６ｎｍであり、幅Ｅ９は２４ｎｍである。次に上部エッチングストップ層５３がエッチングされる。次に、アモルファスカーボン層１０１が灰化により除去される。

図３１を参照して、この灰化により第１の側壁膜２０１からなるハードマスクが形成される。

図３２を参照して、第１の側壁膜２０１からなるこのハードマスクを用い、下部絶縁層４１をエッチングストッパとして、窒化シリコン層１０５、ゲート電極層４４、上部絶縁層４３、電荷蓄積層４２がエッチングされる。これにより積層された層ＳＬがパターニングされる。

図３３を参照して、積層された層ＳＬを含むマスクを用いて、シリコン基板４０にｎ型の導電型を付与するための不純物が注入される。これによりシリコン基板４０上にビット線７０が形成される。

図３４を参照して、ビット線７０上にゲート電極層４４間を埋めるようにＨＤＰ酸化膜１０４が形成される。次に窒化シリコン層１０５が露出するようにＣＭＰによる平坦化が行なわれる。次に窒化シリコン層１０５が選択エッチングにより除去される。

図３５を参照して、上記の窒化シリコン層１０５のエッチングにより、ＨＤＰ酸化膜１０４の一部が、積層された層ＳＬから突出した支持層ＰＴとなる。支持層ＰＴは、支持層側壁面ＷＳ４を有する支持層開口部ＯＰ４を有する。

図３６を参照して、支持層開口部ＯＰ４を充填する開口部充填層３０５が形成される。以下にこの形成方法について説明する。

まず、ゲート電極層４４およびＨＤＰ酸化膜１０４からなる凹凸パターン上に、酸化シリコンがステップカバレッジの良好な方法により厚さ８ｎｍだけ堆積される。これにより、支持層開口部ＯＰ４を幅Ｅ２へと狭めるように支持層側壁面ＷＳ４上に位置する第１の充填部４０１と、ゲート電極層４４上に位置する下部充填部４００と、ＨＤＰ酸化膜１０４上に位置する膜（図示せず）とが形成される。次に、支持層開口部ＯＰ４を充填するようにアモルファスシリコンが堆積される。次にＨＤＰ酸化膜１０４および第１の充填部４０１が露出するまで、ＣＭＰによる平坦化が行なわれる。これによりアモルファスシリコンからなる第２の充填部４０２が形成される。

以上により、下部充填部４００と第１の充填部４０１と第２の充填部４０２とからなる開口部充填層３０５が形成される。

次に第２の充填部４０２が選択エッチングにより除去される。
主に図３７を参照して、ＨＤＰ酸化膜１０４および第１の充填部４０１をハードマスクとして用い、かつ電荷蓄積層４２をエッチングストッパとして用いて、下部充填部４００と、ゲート電極層４４と、上部絶縁層４３とがエッチングされる。次に、ＨＤＰ酸化膜１０４および第１の充填部４０１をハードマスクとして用い、かつ下部絶縁層４１をエッチングストッパとして用いて、電荷蓄積層４２がエッチングされる。これにより、積層された層ＳＬのパターン（図３２）の各々が、さらに２つに分割される。

次に、分割された積層された層ＳＬの間を埋めるように、酸化シリコンが堆積される。次に第１の充填部４０１がエッチングにより除去される。

図３８を参照して、上記の酸化シリコンの堆積と、エッチングとにより、分割された電荷蓄積層４２の間を埋める酸化シリコン膜６２が形成され、かつゲート電極層４４が露出される。

再び図２４を参照して、ポリシリコンの堆積とパターニングとが行なわれることで、ワード線７１が形成される。

以上により、不揮発性半導体記憶装置９０２が得られる。
なお、上記以外の構成については、上述した実施の形態１の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。

図３９は、本発明の実施の形態３における半導体装置の製造方法に用いられる複数のハードマスクの位置関係を一括して示す模式図である。主に図３９を参照して、領域Ｔ１は図２５〜図２８に、領域Ｔ２は図２９〜図３１に、領域Ｔ３は図３２〜図３６に、領域Ｔ４は図３７および図３８に、主に対応している。

積層された層ＳＬの平面形状は、第１の側壁膜２０１の平面形状の一部である。すなわち、積層された層ＳＬのパターニング（図３２）は、積層された層ＳＬが第１の側壁膜２０１の平面形状に対応する平面形状を有するように行なわれる。このパターニングにより
、レジストマスク６０のパターンよりも微細なパターンが積層された層ＳＬに付与される。このパターンを用いた不純物注入により形成されるビット線７０は、積層された層ＳＬにセルフアラインされる。

また積層された層ＳＬの平面形状は、第１の充填部４０１の平面形状と一致する。すなわち、積層された層ＳＬの分割工程（図３７）は、積層された層ＳＬが第１の充填部４０１の平面形状と一致する平面形状を有するように行なわれる。この分割により、パターニング（図３２）で得られた積層された層ＳＬのパターンが、さらに分割される。またこの分割の際にハードマスクとして用いられる第１の充填部４０１は、分割前の積層された層ＳＬのパターン上にセルフアラインされる。

また第２の側壁膜２０２（図２７）により、レジストマスク６０（図２５）のスペース幅Ｅ５よりも小さい幅Ｅ７（図２７）を有する側壁充填層３０２（図２８）を形成することができる。

本実施の形態によれば、第１の側壁膜２０１が形成されたアモルファスカーボン層１０１（図３０）において、アモルファスカーボン層１０１が選択的に灰化される。よって第１の側壁膜２０１（図３１）を安定的に残存させることができる。このため第１の側壁膜２０１をマスクとして用いたエッチング（図３２）のばらつきが小さくなるので、積層された層ＳＬのパターニング（図３２）のばらつきを抑制することができる。よって不揮発性半導体記憶装置９０２（図２４）の製造におけるばらつきを抑制することができる。

また図３９（本実施の形態）および図２０（実施の形態１）を参照して、積層された層ＳＬのパターニングに必要なパターン転写の回数が少ない。よって実施の形態１に比して本実施の形態の方が、積層された層ＳＬのパターニングばらつきを抑制することができる。このため、歩留りを確保しつつ、実施の形態１の不揮発性半導体記憶装置９０１に比してより微細なパターンを有する不揮発性半導体記憶装置９０２を製造することができる。

なお上記実施の形態１〜３において、不揮発性半導体記憶装置９０１および９０２はＳＯＮＯＳ型のフラッシュメモリであったが、本発明はこれに限定されるものではなく、フローティングゲート型であってもよい。

また不揮発性半導体記憶装置９０１および９０２は各メモリセルＭＣにおいて互いに分割された２つの積層された層ＳＬを有していたが、本発明はこれに限定されるものではなく、積層された層ＳＬは分割されていなくてもよい。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

本発明は、電荷蓄積層とゲート電極層とを有する半導体装置の製造方法に特に有利に適用され得る。

本発明の実施の形態１における半導体装置の構成を概略的に示す部分断面図である。 本発明の実施の形態１における半導体装置の製造方法の第１工程を概略的に示す部分断面図である。 本発明の実施の形態１における半導体装置の製造方法の第２工程を概略的に示す部分断面図である。 本発明の実施の形態１における半導体装置の製造方法の第３工程を概略的に示す部分断面図である。 本発明の実施の形態１における半導体装置の製造方法の第４工程を概略的に示す部分断面図である。 本発明の実施の形態１における半導体装置の製造方法の第５工程を概略的に示す部分断面図である。 本発明の実施の形態１における半導体装置の製造方法の第６工程を概略的に示す部分断面図である。 本発明の実施の形態１における半導体装置の製造方法の第７工程を概略的に示す部分断面図である。 本発明の実施の形態１における半導体装置の製造方法の第８工程を概略的に示す部分断面図である。 本発明の実施の形態１における半導体装置の製造方法の第９工程を概略的に示す部分断面図である。 本発明の実施の形態１における半導体装置の製造方法の第１０工程を概略的に示す部分断面図である。 本発明の実施の形態１における半導体装置の製造方法の第１１工程を概略的に示す部分断面図である。 本発明の実施の形態１における半導体装置の製造方法の第１２工程を概略的に示す部分断面図である。 本発明の実施の形態１における半導体装置の製造方法の第１３工程を概略的に示す部分断面図である。 本発明の実施の形態１における半導体装置の製造方法の第１４工程を概略的に示す部分断面図である。 本発明の実施の形態１における半導体装置の製造方法の第１５工程を概略的に示す部分断面図である。 本発明の実施の形態１における半導体装置の製造方法の第１６工程を概略的に示す部分断面図である。 本発明の実施の形態１における半導体装置の製造方法の第１７工程を概略的に示す部分断面図である。 本発明の実施の形態１における半導体装置の製造方法の第１８工程を概略的に示す部分断面図である。 本発明の実施の形態１における半導体装置の製造方法に用いられる複数のハードマスクの位置を一括して示す模式図である。 本発明の実施の形態２における半導体装置の製造方法の第１工程を概略的に示す部分断面図である。 本発明の実施の形態２における半導体装置の製造方法の第２工程を概略的に示す部分断面図である。 本発明の実施の形態２における半導体装置の製造方法の第３工程を概略的に示す部分断面図である。 本発明の実施の形態３における半導体装置の構成を概略的に示す部分断面図である。 本発明の実施の形態３における半導体装置の製造方法の第１工程を概略的に示す部分断面図である。 本発明の実施の形態３における半導体装置の製造方法の第２工程を概略的に示す部分断面図である。 本発明の実施の形態３における半導体装置の製造方法の第３工程を概略的に示す部分断面図である。 本発明の実施の形態３における半導体装置の製造方法の第４工程を概略的に示す部分断面図である。 本発明の実施の形態３における半導体装置の製造方法の第５工程を概略的に示す部分断面図である。 本発明の実施の形態３における半導体装置の製造方法の第６工程を概略的に示す部分断面図である。 本発明の実施の形態３における半導体装置の製造方法の第７工程を概略的に示す部分断面図である。 本発明の実施の形態３における半導体装置の製造方法の第８工程を概略的に示す部分断面図である。 本発明の実施の形態３における半導体装置の製造方法の第９工程を概略的に示す部分断面図である。 本発明の実施の形態３における半導体装置の製造方法の第１０工程を概略的に示す部分断面図である。 本発明の実施の形態３における半導体装置の製造方法の第１１工程を概略的に示す部分断面図である。 本発明の実施の形態３における半導体装置の製造方法の第１２工程を概略的に示す部分断面図である。 本発明の実施の形態３における半導体装置の製造方法の第１３工程を概略的に示す部分断面図である。 本発明の実施の形態３における半導体装置の製造方法の第１４工程を概略的に示す部分断面図である。 本発明の実施の形態３における半導体装置の製造方法に用いられる複数のハードマスクの位置関係を一括して示す模式図である。

符号の説明

４０ シリコン基板、４１ 下部絶縁層、４２ 電荷蓄積層、４３ 上部絶縁層、４４
ゲート電極層、５１ アモルファスシリコン層、５２ エッチングストップ層、５３ 上部エッチングストップ層、６０ レジストマスク、６１ ＨＤＰ酸化膜、６２ 酸化シリコン膜、６４ 側壁保護膜、７０ ビット線、７１ ワード線、１０１ アモルファスカーボン層、１０２ 酸化シリコン層、１０３ 下部酸化シリコン層、１０４ ＨＤＰ酸化膜、１０５ 窒化シリコン層、２０１ 第１の側壁膜、２０２ 第２の側壁膜、２０３
第３の側壁膜、３０２側壁充填層、３０５ 開口部充填層、４００ 下部充填部、４０１ 第１の充填部、４０２ 第２の充填部、４０３ 上部充填部、９０１，９０２ 不揮発性半導体記憶装置、ＯＰ１ 第１の開口部、ＯＰ２ 第２の開口部、ＯＰ３ 第３の開口部、ＯＰ４ 支持層開口部、ＯＰＳ 犠牲層開口部、ＰＴ 支持層、ＳＬ 積層された層、ＷＳ１ 第１の側壁面、ＷＳ２ 第２の側壁面、ＷＳ３ 第３の側壁面、ＷＳ４ 支持層側壁面、ＷＳＳ 犠牲層側壁面。

Claims (9)

1. 第１の導電型を有する半導体基板上に、電荷蓄積層と前記電荷蓄積層に電界を印加するためのゲート電極層とを有する積層された層を形成する工程と、
   前記積層された層上に、灰化可能な材質を含有する第１の層を形成する工程と、
   前記第１の層に、第１の側壁面を有する第１の開口部を形成する工程と、
   前記第１の側壁面上に、前記灰化可能な材質に比して灰化されにくい材質からなり、前記第１の開口部を狭める第１の側壁膜を形成する工程と、
   前記第１の側壁膜を形成する工程の後に、前記灰化可能な材質の灰化によって前記第１の層を除去する工程と、
   前記第１の層を除去する工程の後に、前記第１の側壁膜の平面形状に対応する平面形状を有するように、前記積層された層をパターニングする工程とを備え、
   前記パターニングする工程は、前記第１の側壁膜をマスクとして用いてエッチングする工程を含み、
   前記パターニングする工程の後に、前記積層された層をマスクとして用いて前記半導体基板に不純物を注入することで、前記半導体基板上に、前記第１の導電型と異なる第２の導電型を有する拡散層を形成する工程をさらに備え、
   前記第１の開口部を形成する工程は、
   前記第１の層上に第２の層を形成する工程と、
   前記第２の層に、第２の側壁面を有する第２の開口部を形成する工程と、
   前記第２の側壁面上に、前記第２の開口部を狭める第２の側壁膜を形成する工程と、
   前記第２の側壁膜を形成する工程の後に、前記第１の層の材質と、前記第２の層の材質と、前記第２の側壁膜の材質との各々と異なる材質からなり、前記第２の開口部を充填する側壁充填層を形成する工程と、
   前記側壁充填層を形成する工程の後に、前記第２の層および前記第２の側壁膜を除去する工程と、
   前記第２の層および前記第２の側壁膜を除去する工程の後に、前記側壁充填層をマスクとして用いて前記第１の層をエッチングする工程とを含む、半導体装置の製造方法。
2. 前記灰化可能な材質は単体炭素である、請求項１に記載の半導体装置の製造方法。
3. 第１の導電型を有する半導体基板上に、電荷蓄積層と前記電荷蓄積層に電界を印加するためのゲート電極層とを有する積層された層を形成する工程と、
   前記積層された層上に、灰化可能な材質を含有する第１の層を形成する工程と、
   前記第１の層に、第１の側壁面を有する第１の開口部を形成する工程と、
   前記第１の側壁面上に、前記灰化可能な材質に比して灰化されにくい材質からなり、前記第１の開口部を狭める第１の側壁膜を形成する工程と、
   前記第１の側壁膜を形成する工程の後に、前記灰化可能な材質の灰化によって前記第１の層を除去する工程と、
   前記第１の層を除去する工程の後に、前記第１の側壁膜の平面形状に対応する平面形状を有するように、前記積層された層をパターニングする工程とを備え、
   前記パターニングする工程は、前記第１の側壁膜をマスクとして用いてエッチングする工程を含み、
   前記パターニングする工程の後に、前記積層された層をマスクとして用いて前記半導体基板に不純物を注入することで、前記半導体基板上に、前記第１の導電型と異なる第２の導電型を有する拡散層を形成する工程をさらに備え、
   前記第１の層を形成する前に、前記積層された層上に犠牲層を形成する工程と、
   前記第１の層を形成する前に、前記犠牲層上に第３の層を形成する工程と
   をさらに備え、
   前記パターニングする工程は、
   前記第１の側壁膜の平面形状を前記第３の層に転写することで、前記第３の層に、第３の側壁面を有する第３の開口部を形成する工程と、
   前記第３の側壁面上に前記第３の開口部を狭める第３の側壁膜を形成する工程と、
   前記第３の層および前記第３の側壁膜をマスクとして用いて前記犠牲層をエッチングすることで、前記犠牲層に、犠牲層側壁面を有する犠牲層開口部を形成する工程と、
   前記犠牲層開口部を充填する開口部充填層を形成する工程と、
   前記開口部充填層をマスクとして用いて前記積層された層をエッチングする工程とを含む、半導体装置の製造方法。
4. 前記開口部充填層を形成する工程は、
   前記犠牲層側壁面上に、前記ゲート電極の材質と異なる第１の材質からなり、前記犠牲層開口部を狭める第１の充填部を形成する工程と、
   前記第１の充填部を形成する工程の後に、前記第１の材質と異なる第２の材質からなり、前記犠牲層開口部を充填する第２の充填部を形成する工程とを含み、
   前記パターニングする工程および前記拡散層を形成する工程の後に、前記第２の充填部を除去する工程と、
   前記第２の充填部を除去する工程の後に、前記第１の充填部をマスクとして用いてエッチングすることによって、前記積層された層を分割する工程とをさらに備えた、請求項３に記載の半導体装置の製造方法。
5. 前記開口部充填層を形成する工程は、前記第２の充填部の表面を化学変化させる工程をさらに備えた、請求項４に記載の半導体装置の製造方法。
6. 前記第２の材質は、前記ゲート電極層の材質と同じである、請求項４または５に記載の半導体装置の製造方法。
7. 前記第１の側壁膜をマスクとして用いて前記エッチングする工程は、前記第１の側壁膜をマスクとして用いて前記積層された膜をエッチングする工程を含む、請求項１または２に記載の半導体装置の製造方法。
8. 前記拡散層上に、前記積層膜から突出し、支持層側壁面を有する支持層開口部を有する支持層を形成する工程と、
   前記支持層側壁面上に、前記ゲート電極の材質と異なる第１の材質からなり、前記支持層開口部を狭める第１の充填部を形成する工程と、
   前記第１の充填部をマスクとして用いてエッチングすることによって、前記積層された層を分割する工程とをさらに備えた、請求項７に記載の半導体装置の製造方法。
9. 前記第１の充填部を形成する工程の後に、前記第１の材質と異なる第２の材質からなり、前記支持層開口部を充填する第２の充填部を形成する工程と、
   前記分割する工程の前に、前記第２の充填部を除去する工程とをさらに備えた、請求項８に記載の半導体装置の製造方法。

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