JP6474349B2 - 高電圧ゲート形成 - Google Patents

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Description

技術分野
本明細書に記載される実施形態は、概して、電荷トラップメモリ等の不揮発性メモリに関する。
背景技術
フラッシュメモリ等の不揮発性メモリは、メモリへの電力がなくなる場合であっても記憶データを保持する。不揮発性メモリセルは、例えば、電荷を電気絶縁浮遊ゲート又は電界効果トランジスタ（ＦＥＴ）の制御ゲートの下にある電荷トラップ層に蓄えることによってデータを記憶する。記憶された電荷は、ＦＥＴの閾値を制御し、それにより、セルのメモリ状態を制御する。
不揮発性メモリセルは、例えば、ホットキャリア注入を使用して、電荷を記憶層に配置することでプログラムされる。高いドレイン及びゲート電圧を使用して、プログラミングプロセスを促進し、メモリセルは、プログラミング中、比較的高い電流を通し、これは、低電圧又は低電力用途では望ましくないことがある。
スプリットゲートメモリセルは、選択ゲートがメモリゲートに隣接して配置される不揮発性メモリセルの一種である。スプリットゲートメモリセルのプログラム中、選択ゲートは比較的低電圧にバイアスされ、メモリゲートのみが高電圧にバイアスされて、ホットキャリア注入に必要な垂直電場を提供する。キャリアの加速は殆ど、選択ゲート下のチャネル領域で行われるため、選択ゲートへの比較的低電圧が、従来のフラッシュメモリセルと比較して水平方向で最も効率的なキャリア加速を生じさせる。それにより、プログラミング動作中、電流がより低く、且つ消費電力がより低く、ホットキャリア注入がより効率的になる。スプリットゲートメモリセルは、ホットキャリア注入以外の技法を使用してプログラムし得、技法に応じて、プログラミング中に従来のフラッシュメモリセルよりも優れる任意の利点は変わり得る。
高速読み出し時間が、スプリットゲートメモリセルの別の利点である。選択ゲートはメモリゲートと直列するため、メモリゲートの消去状態は、空乏モード（すなわち、０ボルト未満の閾値電圧Ｖｔ）に近いか、又は空乏モードであり得る。消去メモリゲートがそのような空乏モードである場合であっても、オフ状態の選択ゲートは、チャネルが相当量の電流を流さないようにする。０に近いか、又は０未満の消去状態の閾値電圧を用いる場合、プログラム状態の閾値電圧は、消去状態とプログラム状態との間に妥当な読み出しマージンをなお提供しながら、あまり高くする必要はない。したがって、読み出し動作での選択ゲート及びメモリゲートの両方に印加される電圧は、供給電圧以下であることができる。したがって、供給電圧をより高いレベルにする必要がないことにより、読み出し動作がより高速になる。
メモリセルと同じ基板に複数のタイプの電界効果デバイスをモノリシックに組み込むことが一般的である。それらの非メモリデバイスは、例えば、復号化、電荷ポンピング、及びメモリ動作に関連する他の機能を実行する。基板は、メモリ動作に関連しない機能を提供する非メモリデバイスを含むこともできる。メモリセルと同じ基板に組み込まれるそのような非メモリデバイスは、高速動作用に仕立てられたトランジスタを含み得、一方、他のトランジスタは、高動作電圧の処理用に仕立てられる。スプリットゲートメモリセル等のメモリセルの処理を、同じ基板上の１つ又は複数のタイプの非メモリトランジスタの処理と統合することは、それぞれが異なる製作パラメータを必要とするため、困難である。したがって、メモリセルおよび他のデバイスを同じ基板に集積して、改良されたコスト、性能、信頼性、又は製造可能性を促進する装置及び方法が必要とされる。
概要
本明細書において識別されるか、それとも他のどこかで識別されるかに関係なく、問題のうちの少なくとも１つをなくすか、若しくは軽減し、又は既存の装置若しくは方法への代替を提供することが望ましい。本明細書に記載される実施形態は、高電圧ゲートをコンピュータメモリに形成する方法、システム、及び装置を含む。
一実施形態では、メモリ領域と、第１の基板領域と、第２の基板領域とを含む半導体デバイスを製造する方法。第１のゲートが第１の基板領域に形成される。選択ゲートがメモリ領域に形成される。電荷トラップ誘電体がメモリ領域及び第２の基板領域に配置される。多結晶シリコン（ポリ）層がメモリ領域に配置される。電荷トラップ誘電体は、第２の基板領域から除去される。メモリゲートが、選択ゲートの側壁に形成される。第２のゲートが第２の基板領域に形成される。この方法では、メモリゲートは、第２のゲートが形成される前に形成される。
一実施形態では、半導体デバイスは、メモリ領域と、第１の基板領域と、第２の基板領域とを含む。第１のゲートが第１の基板領域にある。第２のゲートが第２の基板領域にある。選択ゲートがメモリ領域にある。メモリゲートがメモリ領域にあり、各メモリゲートは対応する選択ゲートに隣接して形成される。実施形態では、メモリゲートの側壁は、第２のゲートの側壁よりも古い（すなわち、前に形成される）。
これら及び他の利点及び特徴は、本発明の実施形態の以下の詳細な説明に鑑みて容易に明らかになろう。なお、概要セクション及び要約書のセクションは、本発明者によって意図される本発明の例示的な実施形態の１つ又は複数を記載するが、全ては記載していないことがある。概要セクション及び要約書セクションではなく、詳細な説明のセクションが、特許請求の範囲の解釈に使用されることが意図されることを理解されたい。
図面の簡単な説明
添付図面は、本明細書に組み込まれ、本明細書の一部をなし、本発明を示し、説明と共に、本発明の原理を説明し、当業者が本発明を製作し使用できるようにする役割を更に果たす。
一実施形態による、スプリットゲート不揮発性メモリセルの一例を示す。 一実施形態による、半導体デバイスの様々な金属層への接続を含むメモリセルの回路図の一例を示す。 一実施形態による、同じ基板に埋め込められるメモリ回路及び周辺回路の両方を含む半導体デバイスの一例を示す。 一実施形態による、製造のある段階での半導体デバイスを示す。 一実施形態による、製造の別の段階での半導体デバイスを示す。 一実施形態による、製造の別の段階での半導体デバイスを示す。 一実施形態による、製造の別の段階での半導体デバイスを示す。 一実施形態による、製造の別の段階での半導体デバイスを示す。 一実施形態による、製造の別の段階での半導体デバイスを示す。 一実施形態による、製造の別の段階での半導体デバイスを示す。 一実施形態による、製造の別の段階での半導体デバイスを示す。 一実施形態による、製造の別の段階での半導体デバイスを示す。 一実施形態による、製造の別の段階での半導体デバイスを示す。
本発明の特徴及び利点は、同様の参照文字が対応する要素を全体を通して識別する図面と併せて解釈される場合、以下に記載の詳細な説明からより明白になろう。図面中、同様の参照符号は一般に、同一、機能が類似、及び／又は構造が類似する要素を示す。要素が最初に現れる図面は、対応する参照符号の左端の桁によって示される。
詳細な説明
本明細書は、本発明の特徴を組み込む１つ又は複数の実施形態を開示する。開示される実施形態は単に、本発明を例示する。本発明の範囲は、開示される実施形態に限定されない。本発明は、本明細書に添付される特許請求の範囲によって規定される。
説明され、本明細書において「一実施形態」、「実施形態」、「実施形態例」等と参照される実施形態は、説明される実施形態が、特定の特徴、構造、又は特性を含み得るが、あらゆる実施形態が必ずしも、その特定の特徴、構造、又は特性を含む必要があるわけではないことを示す。さらに、そのような語句は必ずしも同じ実施形態を参照するわけではない。さらに、特定の特徴、構造、又は特性が一実施形態に関連して説明される場合、明示的に説明されるか否かに関係なく、そのような特徴、構造、又は特性を他の実施形態に関連して実施することが当業者の知識内であることが理解される。
様々な実施形態をより詳細に説明する前に、本説明全体を通して使用され得る特定の用語に関して更なる説明を与える。
「エッチ」又は「エッチング」という用語は、本明細書で使用される場合、一般に、材料の少なくとも部分が、エッチング完了後に残るように材料をパターニングする製作プロセスを説明する。例えば、シリコンをエッチングするプロセスが、マスキング層（例えば、フォトレジスト又はハードマスク）をシリコンの上にパターニングするステップと、次に、マスキング層によってもはや保護されないシリコンのエリアを除去するステップとを含むことを理解されたい。したがって、マスクによって保護されるシリコンのエリアは、エッチングプロセスが完了された後、残る。しかし、別の例では、エッチングは、マスクを使用しないが、それでもなお、エッチングプロセスが完了した後に材料の少なくとも一部が残るプロセスを指すこともある。
上記説明は、「エッチング」という用語を「除去」と区別する役割を果たす。材料をエッチングする場合、材料の少なくとも一部は、プロセス完了後に残る。しかし、「除去」は、エッチングを組み込み得る広義の用語であるとみなされる。
本明細書での説明中、電界効果デバイスが製作される基板の様々な領域が述べられる。これらの領域が基板上の任意の位置に存在し得、さらに、領域が相互に排他的であるわけではないことを理解されたい。すなわち、幾つかの実施形態では、１つ又は複数の領域の部分は重なり得る。最高で３つまでの異なる領域が本明細書で説明されるが、任意の数の領域が基板上に存在し得、特定のタイプのデバイス又は材料を有するエリアを示し得ることを理解されたい。一般に、領域は、同様のデバイスを含む基板のエリアを都合良く説明するために使用され、説明される実施形態の範囲又は趣旨を限定すべきではない。
「堆積」又は「配置」という用語は、材料の層を基板に塗布する動作を説明するために本明細書で使用される。そのような用語は、熱成長、スパッタリング、蒸着、化学蒸着、エピタキシャル成長、電気めっき等を含むが、これらに限定されない任意の可能な層形成技法を説明することが意味される。
本説明全体を通して使用される用語「基板」は、最も一般的にはシリコンであると考えられる。しかし、基板はまた、ゲルマニウム、ガリウムヒ素、リン化ガリウム等の任意の多種多様な半導体材料の基板であり得る。他の実施形態では、基板は、ガラス又はサファイアウェーハ等の非導電性の基板であり得る。
本説明全体を通して使用される「ポリ」という用語は、最も一般的には、多結晶シリコンであると考えられる。ポリは、１つの単結晶とは対照的に、複数の小さな結晶を含む。ポリは、ドープすることができ、又は金属若しくはケイ化金属を上に配置し得る。
本願での「ポリ」は、ゲート導電体の一例として使用される。ゲートの形成に、他の導電体、例えば、当業者に明白になる金属、合金、他のドープの半導体、又は導電材料を使用してもよい。実施形態の説明での「ポリ」の使用は、限定ではない。
図１は、一実施形態によるスプリットゲート不揮発性メモリセル１００の一例を示す。メモリセル１００は、シリコン等の基板１０２上に形成される。基板１０２は一般にｐ型又はｐ型ウェルであり、一方、第１のドープソース／ドレイン領域１０４及び第２のドープソース／ドレイン領域１０６はｎ型である。しかし、基板１０２がｎ型であり、一方、領域１０４及び１０６がｐ型であることも可能である。
メモリセル１００は２つのゲート：選択ゲート１０８及びメモリゲート１１０を含む。各ゲートは、ゲート構造体を画定する周知の、例えば、堆積及びエッチング技法によって形成されるドープポリ層等であり得る。選択ゲート１０８は、誘電層１１２上に配置される。メモリゲート１１０は、１つ又は複数の誘電層を有する電荷トラップ誘電体１１４上に配置される。一例では、電荷トラップ誘電体１１４は、２つの二酸化ケイ素層の間に挟まれた電荷トラップ窒化ケイ素層を含み、まとめて一般に「ＯＮＯ」と呼ばれる３層積層を作成する。他の電荷トラップ誘電体は、シリコン豊富な窒化物膜又は様々な化学量のシリコン、酸素、及び窒素を含むが、これらに限定されない任意の膜を含み得る。垂直誘電体１１６も、選択ゲート１０８とメモリゲート１１０との間に配置されて、２つのゲート間を電気的に絶縁する。幾つかの例では、垂直誘電体１１６及び電荷トラップ誘電体１１４は同じ誘電体であり、一方、他の例では、一方の誘電体は他方の誘電体の前に形成される（例えば、異なる誘電特性を有することができる）。したがって、垂直誘電体１１６は、電荷トラップ誘電体１１４と同じ膜構造を含む必要がない。ゲートが画定された後、領域１０４及び１０６は、例えば、イオン注入技法を使用してドーパントを注入することによって作成される。領域１０４及び１０６は、それぞれに印加される電位に応じてスプリットゲートトランジスタのソース又はドレインを形成する。スプリットゲートトランジスタでは、便宜上、相対バイアスに関係なく、領域１０４は一般にドレインと呼ばれ、一方、領域１０６は一般にソースと呼ばれる。この説明が一般的なスプリットゲート構造の概説を提供することが意図され、実際用途では、最終的なメモリセル１００を形成するために、多くのより詳細なステップ及び層が提供されることを理解されたい。
これより、メモリセル１００に関連するため、書き込み、読み出し、及び消去動作例について説明する。ビットをメモリセル１００に書き込むために、例えば、５ボルト程度の正電圧が領域１０６に印加され、一方、領域１０４及び基板１０２は接地される。例えば、１．５ボルト程度の低い正電圧が、選択ゲート１０８に印加され、一方、例えば、８ボルト程度のより高い正電圧がメモリゲート１１０に印加される。電子は、ソースとドレインとの間のチャネル領域内で加速するにつれ、電子の幾つかは上方に注入されて、電荷トラップ誘電体１１４内部に捕獲されるのに十分なエネルギーを取得する。これはホット電子注入として知られている。電荷トラップ誘電体１１４の一例では、電子は電荷トラップ誘電体１１４の窒化物層内に捕獲される。この窒化物層は一般に、電荷トラップ層とも呼ばれる。電荷トラップ誘電体１１４内に捕獲された電荷は、様々な供給電圧がなくなった後であっても、メモリセル１００内に「ハイ」ビットを記憶する。
メモリセル１００内に蓄えられた電荷を「消去」し、メモリセル１００の状態を「ロー」ビットに戻すために、例えば、５ボルト程度の正電圧が領域１０６に印加され、一方、領域１０４は浮遊するか、又は特定のバイアスにされ、選択ゲート１０８及び基板１０２は通常、接地される。例えば、−８ボルト程度の高い負電圧がメモリゲート１１０に印加される。メモリゲート１１０と領域１０６との間のバイアス状況は、バンド間トンネルを通過する正孔を生成する。生成された正孔は、メモリゲート１１０下の強電場によって十分にエネルギー付与され、電荷トラップ誘電体１１４内に向けて上方に注入される。注入された正孔は効率的に、メモリセル１００を消去して、「ロー」ビット状態にする。
メモリセル１００の記憶ビットを「読み出す」ために、例えば、０Ｖ〜３Ｖの範囲の低電圧が、選択ゲート、メモリゲート、及び領域１０４のそれぞれに印加され、一方、領域１０６及び基板１０２は通常、接地される。メモリゲートに印加される低電圧は、「ハイ」ビットを記憶する場合にトランジスタをオンにするのに必要な閾値電圧及び「ロー」ビットを記憶する場合にトランジスタをオンにするのに必要な閾値電圧から略等距離のところにあるように選ばれて、２つの状態を明確に区別する。例えば、「読み出し」動作中に低電圧を印加して、かなりの電流を領域１０４と１０６との間に流す場合、メモリセルは「ロー」ビットを保持し、「読み出し」動作中に低電圧を印加しても、領域１０４と１０６との間にかなりの電流が流れない場合、メモリセルは「ハイ」ビットを保持する。
図２は、半導体デバイスの様々な金属層への接続を含むメモリセル１００の一例としての回路図を示す。単一のメモリセル１００しか示されていないが、Ｘ方向及びＹ方向の両方での楕円から明らかなように、メモリセルのアレイを、Ｘ方向及びＹ方向の両方に延びる様々な線によって接続し得る。このようにして、使用されるビット線（ＢＬ）及びソース線（ＳＬ）に基づいて、ビットの読み出し、書き込み、及び消去を行うために、１つ又は複数のメモリセル１００を選択し得る。
ソース線（ＳＬ）の一例は、Ｘ方向に沿って延び、第１の金属層（Ｍ１）に形成される。ソース線（ＳＬ）は、Ｘ方向に延びる行に沿って各メモリセル１００のドープ領域１０６に電気接続するために使用し得る。
ビット線（ＢＬ）の一例は、Ｙ方向に沿って延び、第２の金属層（Ｍ２）に形成される。ビット線（ＢＬ）は、Ｙ方向に延びる列に沿って各メモリセル１００のドープ領域１０４に電気接続するために使用し得る。
図２に示される回路接続が単なる例であり、様々な接続を、示されるものとは異なる金属層で行うことも可能なことを理解されたい。さらに、示されていないが、メモリセル１００は、Ｚ方向にも同様に配列されて、複数の積層内に形成してもよい。
図３は、メモリ回路及び周辺回路の両方を同じ基板に含む、一例としての半導体デバイスを示す。この例では、基板１０２は、コア領域３０２と、周辺領域３０４とを含む。コア領域３０２は、上述したメモリセルと同様に動作し得る複数のメモリセル１００を含む。図３の断面が単なる例示であり、コア領域３０２及び周辺領域３０４を基板１０２の任意のエリアに配置し得、様々な異なる領域から構成されてもよいことを理解されたい。さらに、コア領域３０２及び周辺領域３０４は、基板１０２の同じ一般エリアに存在することもある。
周辺領域３０４は、レジスタ、キャパシタ、インダクタ等の集積回路構成要素並びにトランジスタを含み得る。図示の実施形態では、周辺領域３０４は、複数の高電圧トランジスタ３０６及び低電圧トランジスタ３０８を含む。一例では、高電圧トランジスタ３０６は、基板１０２の、低電圧トランジスタ３０８とは別個の領域に存在する。高電圧トランジスタ３０６は、最高で２０Ｖまでの大きさの電圧を扱うことが可能であり、一方、低電圧トランジスタ３０８は、より高速で動作するが、高電圧トランジスタ３０６と同じ高電圧で動作することはできない。一実施形態では、低電圧トランジスタ３０８は、高電圧トランジスタ３０６よりも短いゲート長を有するように設計される。高電圧トランジスタ３０６は一般に、低電圧トランジスタ３０８のゲート誘電体よりも厚いゲート誘電体３１０を有することを特徴とする。
電荷トラップメモリを用いる場合、低電圧トランジスタ３０８及びメモリセル１００を薄いポリ層から製造することが望ましく、その理由は、薄い層により、性能を改善することができるためである。しかし、半導体デバイス製造は一般に、層の配置を含む一連のステップとして行われるため、高電圧トランジスタ３０６を低電圧トランジスタ３０８と異なるポリ層から製造することは非実際的であり、したがって、高電圧トランジスタ３０６は、低電圧トランジスタ３０８と同じ厚さに制約される。薄さが低電圧トランジスタ３０８の性能を改善する場合、薄さは、高電圧トランジスタ３０６を、不純物注入滲入を受けやすい状態にするおそれがある。不純物注入滲入による高電圧トランジスタ３０６の破損なく、低電圧トランジスタ３０８及びメモリセル１００の両方で薄いポリの利点を享受する一方法は、低電圧トランジスタ３０８及びメモリセル１００を形成する前に高電圧トランジスタ３０６を形成することである。
図４〜図１３はまとめて、一実施形態による、メモリセルと、他のＦＥＴデバイスとを含む半導体デバイスの製作方法を示す。様々な層及び構造体が必ずしも一定の縮尺で描かれているわけではなく、本開示を所与として当業者によって理解されるように、本明細書において示され説明されるそれらのステップの間に他の処理ステップを実行し得ることを理解されたい。
図４は、中間半導体デバイス４００の製作方法でのステップを示す。当業者には明らかなように、基板４０２上に構造体を製作するには、層の配置、マスキング、ストリッピング等の多くのステップが必要とされる。
図４の半導体デバイス４００は、シリコン等を含み、シャロートレンチアイソレーション４０４が形成された基板４０２を有する。製作方法は、ゲート酸化物誘電体４１６をメモリ領域及び第２の基板領域に配置し、より厚いゲート誘電体を第１の基板領域に配置する。特定の実施形態では、方法は、後述するように、第１及び第２の基板領域４１８及び４２０に、厳密には論理に合わない半導体デバイスを形成することができる。
方法は、第１のポリ層４０８を基板４０２上に形成する。方法は、５つのハードマスク４１０の実例を第１のポリ層４０８上にパターニングする。方法は、窒化物層４１２を各酸化物ハードマスク４１０の実例上に形成する。上層はフォトレジストマスク４１４を含む。
左端のシャロートレンチアイソレーション４０４Ａの左側の領域は、コア（エリア又は領域）４１８に対応する。コア４１８は、メモリ領域の一例である。コア４１８の右側に示される基板４０２の部分は、周辺（エリア又は領域）４２０である。周辺４２０内で、２つのシャロートレンチ４０４Ａと４０４Ｂとの間の領域は、低電圧論理の形成に適し得る半導体デバイス４００の領域に対応する。基板４０２の残りのエリアは、高電圧論理の形成に適し得る。半導体デバイス４００は、マスク及び厚いレジストを第１の基板領域に配置する一例である。
図５は、中間半導体デバイス５００を形成する製作方法での後のステップを示す。方法は、例えば、全体としてロケーション５０２で示されるように、フォトレジストマスク４１４によって保護されていない半導体デバイス５００の部分を除去することにより、エッチングすることによって開始される。
図６は、中間半導体デバイス６００を形成する製作方法での後のステップを示す。方法は、フォトレジストマスク４１４を除去し、コア４１８をエッチングする。方法は、遮断マスク６０２を周辺４２０に配置して、周辺４２０での第１のポリ層４０８を保護する。方法は、コア４１８をエッチングすることにより、コア４１８での窒化物層４１２及び酸化物ハードマスク４１０の部分を除去する。コア４１８での第１のポリ層４０８上のハードマスク４１０は、第１のポリ層４０８をエッチングから保護し、選択ゲート６０４を形成する。各選択ゲート６０４は、９０ナノメートル（ｎｍ）幅であることができるが、１５ｎｍ幅〜１００ｎｍ幅であることもできる。他の幅を使用することもできる。
図７は、中間半導体デバイス７００を形成する製作方法での後のステップを示す。方法は、周辺遮断マスク６０２を除去する。方法は、ゲート下を除き、ゲート酸化物誘電体４１６をエッチングで除去する。方法は、ＯＮＯ電荷トラップ誘電体７０２を基板４０２にわたって配置する。ＯＮＯ電荷トラップ誘電体７０２は、５ｎｍ酸化物下層と、１２．５ｎｍＳｉＮ層と、ＳｉＮ上の８ｎｍ酸化物層とを含み得る。厚さの他のバリエーション及び組み合わせを利用することもできる。
図８は、中間半導体デバイス８００を形成する製作方法での後のステップを示す。方法は、第２のポリ層８０２を全体構造体８００上に配置する。方法は、第２の周辺遮断マスク８０４を配置する。方法は、周辺４２０での第２のポリ層８０２をマスキングし、コア４１８から除去し、それにより、側壁８０６を作成する。方法は、適切なパターニングを実行し、次に、Ｎ＋注入を実行して、例えば、ソース／ドレイン領域８０８／８１０を形成する。
図９は、中間半導体デバイス９００を形成する製作方法での後のステップを示す。方法は、周辺遮断マスク８０４を除去し、例えば、コア４１８及び周辺４２０の両方からエッチングにより第２のポリ層８０２の部分を除去することができるように、ソース遮断マスク９０４を形成する。方法は、周辺４２０において全ての第２のポリ層８０２を除去する。エッチングはまた、コア４１８での選択側壁８０６も除去する。残りの側壁８０６はメモリゲート８１２を形成する。このエッチングは、選択ゲート６０４の第２の側壁からポリ層を除去する一例である。
図１０は、中間半導体デバイス１０００を形成する製作方法での後のステップを示す。方法は、選択ゲートドレイン不純物注入マスク１００２を配置する。ソース遮断マスク９０４は、選択ゲートドレイン不純物注入マスク１００２の要素として使用することができる。方法は、選択ゲート６０４のドレイン８０８を拡張するために２回目の不純物注入を実行する。第２の不純物注入は、連続した選択ゲート６０４間の距離全体をカバーする。
図１１は、中間半導体デバイス１１００を形成する製作方法での後のステップを示す。方法は、矢印１１０２で示されるように、メモリゲート下及びメモリゲートと選択ゲートとの間のメモリ側壁上を除き、メモリ領域、第１のゲート領域および第２のゲート領域にわたる湿式エッチングにより、ＯＮＯ電荷トラップ誘電体７０２を除去する。方法は、高電圧の軽くドープされたドレインマスク１１０４を基板４０２の大部分上に配置する。ポリ４０８上の完全なハードマスク積層４１２Ｅ及び４１０Ｅにより、半導体デバイス１１００の他の要素を損なうことなく、軽くドープされたドレインに不純物注入することができ、特に、第１のポリ４０８への滲入が回避される。ハードマスク４１０Ｅは、約５ｎｍ厚〜７０ｎｍ厚であることができる。ハードマスク４１２Ｅは、１０ｎｍ厚〜７０ｎｍ厚であることができる。マスキングされていない第１のポリ４０８の領域（すなわち、高電圧トランジスタになることに適する第１のポリ４０８）は９０ｎｍ厚である。第１のポリ４０８を高電圧トランジスタ１１０６内に形成することができるため、半導体デバイス１１００は、第１のゲートよりも薄いハードマスク４１０の一例である。
図１２は、中間半導体デバイス１２００を形成する製作方法での後のステップを示す。方法は、ゲートポリエッチングマスク１２０２を配置して、コア４１８と、周辺４２０の高電圧領域とを覆う。方法は、９０ｎｍエッチングを周辺４２０の低電圧領域内のポリ４０８に対して実行する。エッチングにより、ＳｉＯＮ層４１２Ｄ及びハードマスク４１０Ｄの部分が除去される。オーバーエッチングにより、シャロートレンチアイソレーション４０４内に約２４ｎｍ未満のガウジングが作成される。９０ｎｍエッチングにより、基板４０２の低電圧領域の部分及びハードマスク４１０Ｄが同時に除去される。このエッチングは、低電圧トランジスタ１２０４をパターニングする。低電圧トランジスタ１２０４が形成されるエリアは、第２の基板領域の一例である。低電圧トランジスタ１２０４のゲート長は、高電圧トランジスタ１１０６のゲート長よりもはるかに短くすることができ、その理由は、低電圧トランジスタ１２０４を、より小量の電流を流すように設計可能なためである。この処理は、メモリゲート８１２を形成した後、第２のゲート、例えば低電圧トランジスタ１２０４を形成する一例である。
図１３は、図１２でのステップに取って代わる別の実施形態を示す。中間半導体デバイス１３００を形成する製作方法。方法は、周辺領域４２０におけるゲートポリエッチングマスク１２０２を除去する。エッチングは、低電圧ゲート１２０４をパターニングし、ハードマスク４１２Ｄ及び４１２Ｅを完全にエッチングして除去し、同時に、１２０４及び１１０６上の４１０Ｄ及び４１０Ｅを部分的に除去する。高電圧トランジスタ１１０６が形成されるエリアは、第１の基板領域の一例である。高電圧トランジスタ１１０６は、約０．１μｍ幅〜約３μｍ幅であることができる。特定の実施形態では、高電圧トランジスタ１１０６は、３μｍよりも幅広であることができる。高電圧トランジスタ１１０６は、低電圧トランジスタ１２０４と同じ厚さを有する。上述したプロセスにより、高電圧トランジスタ１１０６を低電圧トランジスタ１２０４と同じ厚さで、異なるゲート幅を有しながらパターニングすることができる。
図１３のステップに続き、従来の製造ステップを実行し得る。これらのステップは、高電圧トランジスタ１１０６及び低電圧トランジスタ１２０４のスペーサ、ソース、及びドレイン領域を含むことができる。追加のステップは、ケイ化物層、金属間誘電層、接点、金属等を含む。
高電圧基板領域での高電圧トランジスタ１１０６は、第１の基板領域での第１の論理トランジスタの一例である。低電圧基板領域での低電圧トランジスタ１２０４は、第２の基板領域での第２の論理トランジスタの一例である。図１３の半導体デバイス１３００の一態様は、高電圧トランジスタ１１０６が低電圧トランジスタ１２０４と同じ厚さを有することである。共有されるこの厚さは４０ｎｍ〜１００ｎｍであることができる。
図４〜図１３は特定の数のメモリセル９０２並びにトランジスタ１１０６及び１２０４が形成されることを示すが、他の数、恐らくはより多数のこれらのトランジスタをこのプロセスにより形成し得る。
実施形態を、電荷トラップメモリを参照して本明細書に説明したが、本発明はこれらの例に限定されない。代わりに、本発明の実施形態は、他のタイプのコンピュータメモリに適用可能である。本発明は、電荷トラップデバイス及び浮動ゲートデバイスの両方に有用である。本発明は、マルチレベルセル又は他のマルチビットメモリ技術と共に実施し得る。
本発明の実施形態について、指定された機能の実施及びその関係を示す機能構築ブロックを使用して上述した。これらの機能構築ブロックの境界は、説明の便宜のために、本明細書では任意に定義されている。指定された機能及びその関係が適宜実行される限り、代替の境界を定義することが可能である。
したがって、特定の実施形態の上記説明は、当該技術分野内の知識を適用することにより、本発明の一般概念から逸脱せずに、過度の実験なしで、そのような特定の実施形態を様々な用途に向けて容易に変更し、且つ／又は適合することができる本発明の一般的な性質を完全に明らかにするであろう。したがって、そのような適合形態及び変更形態は、本明細書に提示される教示及び指針に基づいて、開示される実施形態の均等物の意味及び範囲内にあることが意図される。本明細書での語句及び用語が、本明細書の用語又は語句が教示及び指針に鑑みて当業者によって解釈されるように、限定ではなく説明を目的とすることを理解されたい。
本開示の実施形態の広さ及び範囲は、上述された例示的な実施形態のいずれによっても限定されるべきではなく、以下の特許請求の範囲及びその均等物に従ってのみ規定されるべきである。

Claims (15)

  1. メモリ領域と、第１の基板領域と、第２の基板領域とを含む半導体デバイスを製造する方法であって、
    第１のゲートを前記第１の基板領域に形成することと、
    前記第１のゲートを形成した後に、選択ゲートを前記メモリ領域に形成することと、
    前記選択ゲートを形成した後に、電荷トラップ誘電体を前記メモリ領域及び前記第２の基板領域に配置することと、
    前記電荷トラップ誘電体を配置した後に、ゲート層を前記メモリ領域に配置することと、
    前記ゲート層を配置した後に、メモリゲートを前記選択ゲートの側壁に形成することと、
    前記メモリゲートを形成した後に、前記電荷トラップ誘電体を前記第２の基板領域から除去することと、
    前記電荷トラップ誘電体を除去した後に、第２のゲートを前記第２の基板領域に形成することと、
    を含む、方法。
  2. 前記第１のゲートを形成する前に、ハードマスクを前記第１の基板領域に配置することを更に含み、前記ハードマスクの厚さは、前記第１のゲートの厚さよりも薄い、請求項１に記載の方法。
  3. ハードマスクを通して、前記第１の基板領域において、前記第１のゲートに隣接してドープされたドレインを配置することを更に含む、請求項１に記載の方法。
  4. 前記第２のゲートを形成する前に、ハードマスクを前記第２の基板領域に配置することと、
    前記電荷トラップ誘電体を前記第２の基板領域から除去した後に、前記ハードマスクを除去し、同時に、前記第２の基板領域の少なくとも一部を除去することと、
    を更に含む、請求項１に記載の方法。
  5. 前記第１のゲートを形成する前に、ハードマスクを前記第１の基板領域、前記第２の基板領域、及び前記メモリ領域に配置することを更に含む、請求項１に記載の方法。
  6. 前記電荷トラップ誘電体を配置した後に、前記選択ゲートの両側壁に前記ゲート層を配置することと、
    前記ゲート層を配置した後に、前記選択ゲートのいずれか一方の側壁から前記ゲート層を除去し、これにより、前記選択ゲートの他方の側壁に前記メモリゲートを形成することを更に含む、請求項１に記載の方法。
  7. 前記第１のゲートと同じゲート厚であるが、異なるゲート幅を有する前記第２のゲートを形成することを更に含む、請求項１に記載の方法。
  8. 前記第１の基板領域は高電圧基板領域であり、前記第２の基板領域は低電圧基板領域である、請求項１に記載の方法。
  9. メモリ領域と、第１の基板領域と、第２の基板領域とを含む半導体デバイスであって、
    前記第１の基板領域における第１のゲートと、
    前記第２の基板領域における第２のゲートと、
    前記メモリ領域における選択ゲートと、
    前記メモリ領域におけるメモリゲートであって、それぞれが対応する選択ゲートに隣接して形成される、メモリゲートと、
    を含み、
    前記選択ゲート、前記第１のゲート、及び前記第２のゲートは、同じゲート厚を有し、
    前記第２のゲートは、前記第１のゲートと同じゲート厚であるが、異なるゲート幅を有する、
    半導体デバイス。
  10. 前記第１の基板領域と前記第２の基板領域との間にトレンチを更に含む、請求項９に記載の半導体デバイス。
  11. 前記第１のゲートに隣接して、前記第１の基板領域においてドープされたドレインを更に含む、請求項９に記載の半導体デバイス。
  12. 前記第１の基板領域は高電圧基板領域であり、前記第２の基板領域は低電圧基板領域である、請求項９に記載の半導体デバイス。
  13. 前記メモリ領域は、前記メモリゲートの下及び隣のうちの少なくとも一方において電荷トラップ誘電体を含む、請求項９に記載の半導体デバイス。
  14. 前記メモリゲートは、酸化物層間に挟まれた窒化物層を有する、請求項９に記載の半導体デバイス。
  15. 部分的にエッチングされたトレンチを更に含む、請求項９に記載の半導体デバイス。
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