JP4546117B2 - 不揮発性半導体記憶装置 - Google Patents

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Description

本発明は、不揮発性半導体記憶装置の構造とその製造方法に係り、特に低電圧、高速プログラミングが可能な高信頼性の不揮発性半導体記憶装置及びその製造方法に関する。
半導体不揮発性メモリセルを論理用半導体装置と同一のシリコン(Si)基板上に混載することで、高機能の半導体装置を実現することが可能になる。それらは、組み込み型マイクロコンピュータとして、産業用機械、家電品、自動車搭載装置などに広く用いられている。
一般的には混載された不揮発性メモリには、そのマイクロコンピュータが必要とするプログラムを格納し、随時、読み出して使用する。このような論理用半導体装置との混載に適した不揮発性メモリのセル構造として、選択用ＭＯＳ型トランジスタと記憶用ＭＯＳ型トランジスタからなるスプリットゲート構造のメモリセルが挙げられる。
この構造を採用するとメモリを制御する周辺回路の面積が小さくて済むために、混載用途では主流となっている記憶用（メモリ）ＭＯＳ型トランジスタの電荷保持方式には、電気的に孤立した導電性の多結晶シリコンに電荷を蓄えるフローティングゲート方式と、Si窒化膜のような電荷を蓄積する性質をもつ絶縁膜に電荷を蓄えるＭＯＮＯＳ方式がある。
これら、いずれの電荷保持方式においても、電荷を蓄える領域を絶縁性に優れたSi酸化膜で覆う構成であるが、ＭＯＮＯＳ方式は絶縁膜に電荷を蓄えるため離散記憶が可能であること、Si酸化膜の欠陥による極端な保持寿命低下がないため信頼性予測が容易なこと、メモリセル構造が単純で論理回路部と混載し易い等の利点がある。更に、Si酸化膜の欠陥による極端な保持寿命低下がないため、Ｓｉ酸化膜にダメージを与え易いホットホール消去を採用でき、消去時間を飛躍的に短くできることから、近年注目を集めている。なお、ホットホール消去については後で詳述するが、絶縁膜に書き込み情報として蓄えたホットエレクトロンを消去する手段として、メモリセルにホットホールを誘起し、蓄積情報であるエレクトロンを中和して消去する方法である。
特に微細化に適したスプリットゲート構造として、自己整合を利用してメモリＭＯＳ型トランジスタをサイドウォールで形成する構造（以下、自己整合スプリットゲート構造という）がある（例えば、特許文献１〜３参照乞う）。
この自己整合スプリットゲート構造を採用したMONOSメモリは、メモリMOS型トランジスタのゲート長をリソグラフィーの最小解像寸法以下にできるため、動作電流を大きくできる（動作周波数が増加）、メモリセル面積を大幅に微細化できるなどの利点がある。以下、従来のＭＯＮＯＳ型メモリセルの構造と動作を、図１５を用いて簡単に説明する。
この不揮発性メモリは、記憶部を構成するメモリＭＯＳ型トランジスタＱ１と、そのメモリ部を選択して情報を読み出すための選択ＭＯＳ型トランジスタＱ２の、２つのＭＯＳ型トランジスタから構成されている。選択ＭＯＳ型トランジスタＱ２の拡散層（ソース領域）４０６aは共通ソース線に、選択ゲート電極４０３はワード配線に接続されている。一方、メモリＭＯＳ型トランジスタＱ１の拡散層（ドレイン領域）４０６ｂはビット線に、メモリゲート電極４０５はメモリゲート配線に接続されている。
メモリＭＯＳ型トランジスタＱ１のゲート絶縁膜４０４は３層膜で構成されており、例えばＳｉ基板４０１の表面側から、Ｓｉ酸化膜（第１層膜）４０４a、Ｓｉ窒化膜（第２層膜）４０４bおよびＳｉ酸化膜（第３層膜）４０４cで構成されている。
ゲート絶縁膜４０４の膜厚は、第１層膜４０４aが５〜１５ｎｍ、第２層膜４０４bが５〜１５ｎｍ、第３層膜４０４cが５〜１５ｎｍ程度である。
メモリMOS型トランジスタＱ１のゲート絶縁膜４０４は、選択MOS型トランジスタＱ２のゲート電極４０３形成後に成膜を行うため、上記選択ゲート電極４０３の側壁部にも形成される。
第１層膜のＳｉ酸化膜４０４aの形成には熱酸化法が用いられている。第２層膜のSi窒化膜４０４bの形成は、段差被覆性に優れた減圧熱ＣＶＤ法が用いられており、原料ガスにジクロルシラン（SiH2Cl2）とアンモニア(NH3)を用いた方法が一般的である。第３層膜のＳｉ酸化膜４０４cの形成は、熱酸化法と減圧熱ＣＶＤ法の2つに大別されるが、一般的には熱酸化法が主流である。
書込み動作は、選択ＭＯＳ型トランジスタＱ２の拡散層（ソース領域）４０６aおよびそのゲート電極４０３に所定の電圧を印加して選択ＭＯＳ型トランジスタＱ２をオン状態にすると同時に、メモリＭＯＳ型トランジスタＱ１の拡散層（ドレイン領域）４０６bおよびそのゲート電極４０５に所定の電圧を印加する。例えば、ソース領域４０６aに０Ｖ、選択ＭＯＳ型トランジスタＱ２のゲート電極４０３に１〜２Ｖ、ドレイン領域４０６bに３〜５Ｖ、メモリＭＯＳ型トランジスタＱ１のゲート電極４０５に８〜１０Ｖの高電圧を印加する。
このような電圧条件下では、選択MOS型トランジスタＱ２とメモリMOS型トランジスタＱ１の境界領域に高電界がかかるため、エネルギーの大きいホットエレクトロンがＳｉ基板４０１中で発生する。このホットエレクトロンの一部は、高電圧に印加されたメモリゲート電極４０５側へ注入される。この際、ホットエレクトロンの大部分はメモリＭＯＳ型トランジスタＱ１のゲート絶縁膜の一部であるＳｉ窒化膜４０４bに捕獲される。一般には、このような電子注入法をソースサイド・ホットエレクトロン注入、もしくはソースサイドインジェクションと呼んでいる。
消去動作は、メモリＭＯＳ型トランジスタＱ１のメモリゲート電極４０５に負バイアス、その拡散層４０６b（ドレイン領域）に正バイアスを印加し、バンド間トンネリング（ＢＴＢＴ）を用いてホットホールを発生させ、そのホットホールをＳｉ窒化膜４０４bに注入する方式で行う（ホットホール消去）。例えば、ドレイン領域４０６bに５〜７Ｖ、メモリＭＯＳ型トランジスタＱ１のゲート電極４０５に−９〜−１１Ｖ、ソース領域４０６aと選択ＭＯＳ型トランジスタＱ２のゲート電極４０３を０Ｖもしくはオープン状態として消去を行う。
読み出し動作は、選択ＭＯＳ型トランジスタＱ２をオン状態にした時、メモリＭＯＳ型トランジスタＱ１のしきい値電圧の状態により、所定の電流が流れるか否かに応じて記憶情報を読み出す。
特開平１１−７４３８９号公報
特開２００３−４６００２号公報 特開２００２−２３７５４０号公報
図１５に示したスプリットゲート構造のMONOSメモリの課題を、図を用いて説明する。図１６、図１７は、それぞれ図１５のA領域を拡大した図である。
上記したように、書込み時にSi基板４０１中でホットエレクトロンが発生する領域は、選択MOS型トランジスタＱ２の選択ゲート電極４０３とメモリMOS型トランジスタＱ１のメモリゲート電極４０５を電気的に分離している領域近傍の直下である。その位置から発生したホットエレクトロンの一部は、メモリMOS型トランジスタＱ１のゲート電界によりゲート電極４０５エッジ方向へ注入される。この注入されたホットエレクトロンの大部分は捕獲断面積の大きいSi窒化膜４０４bに捕獲され書込みが行われる。
図１６に示したように、上記書込みではホットエレクトロンが、横方向の拡がりを持って矢印方向に注入されるので、その一部が選択MOS型トランジスタＱ２のゲート電極４０３側壁部分、言い換えればＬ字型になっているSi窒化膜４０４bの縦方向領域（Ｓｉ基板に垂直方向）にも注入される。また、捕獲された電子が作るＳｉ窒化膜４０４b中の内部電界や約１５０℃の高温環境により、捕獲された電子分布は更に拡がると考えられる。
一方、消去のためのホットホール注入は、図１７に示したようにメモリMOS型トランジスタＱ１のドレイン４０６b端から矢印方向に行われる。ドレイン４０６b端の高電界領域で発生したホットホールは、メモリゲート電極４０５の電界の影響を受け選択MOS型トランジスタＱ２側にわずかに拡がりながらSi窒化膜４０４bへ注入される。
ホットホールの横方向注入拡がりは注入条件に依存するが、５０ｎｍ〜８０ｎｍと考えられる。図１７に示したように、正孔注入領域内に存在する電子はマイクロ秒オーダーで消去されるが、正孔注入領域以外の電子は、正孔密度が非常に小さいため電子の消し残り現象が発生する。電子の消し残り量は、書き換え回数を増す毎に蓄積されるため、最終的には消去を行っても所定のしきい電圧にならない不良を招く。
電子の消し残りを防止するには、メモリMOS型トランジスタＱ１のゲート長（Lmg）を更に短くするか、消去時間を非常に長くするかの何れかが必要である。しかし、Lmgを小さくするとパンチスルーが起こるため、Lmgは６０ｎｍ程度が下限である。
一方、ホットホール注入時間を長くすると、以下の弊害が顕在化してくる。（１）供給電流を確保するためのチャージポンプ電源回路面積が増大する。（２）ボトムゲート酸化膜４０４aが劣化し電荷保持時間が減少する。（３）ドレイン４０６ｂ近傍のＳｉ窒化膜４０４bに正孔が蓄積し、ホットホール発生効率が低下する。
したがって、本発明の目的は、メモリMOS型トランジスタＱ１が選択MOS型トランジスタＱ２のゲート電極側壁部に自己整合的に形成されたスプリットゲート構造のMONOS不揮発性メモリの特性を向上することにある。特に、消し残り電子を少なくして、書き換え耐性を向上させることにある。また、消去時間を短縮させることで消去電流を低減し、電源回路面積を縮小させることにある。また、消去時間を短縮させることで、ゲート酸化膜４０４aの劣化を抑制し、電荷保持特性の劣化を防止することにある。
上記目的を達成することのできる本発明の不揮発性半導体記憶装置の概要を図面により説明する。図１８、図１９及び図２０は、本発明を代表する３つの不揮発性半導体記憶装置の要部断面構成例を模式的に示したものである。
まず、図１８を用いて第1の構造例について説明する。
すなわち、本発明の第1の構造例による不揮発性半導体記憶装置の特徴は、
（ａ）半導体基板５０１中に形成された第１半導体領域（ソース）５０６aおよび第２半導体領域（ドレイン）５０６bと、
（ｂ）前記第１半導体領域５０６aおよび第２半導体領域５０６b間上の前記半導体基板５０１の上部に形成された第１導電体（選択ゲートＳＧ）５０３および第２導電体（メモリゲートＭＧ）５０５と、
（ｃ）前記第１導電体５０３と前記半導体基板５０１との間に形成された第１絶縁膜５０２と、
（ｄ）前記第２導電体５０５と前記半導体基板５０１との間に形成された３層の第２絶縁膜（Ｓｉ酸化膜５０４a／Ｓｉ窒化膜５０４b／Ｓｉ酸化膜５０４c）５０４と、
（ｅ）前記第１導電体５０３と前記第２導電体との間に形成された２層の第２絶縁膜（Ｓｉ酸化膜５０４a／Ｓｉ酸化膜５０４c）５０４を有し、
（ｆ）前記第２導電体５０５と前記半導体基板５０１との間に形成された３層の第２絶縁膜５０４は、前記半導体基板５０１上の電位障壁膜（Ｓｉ酸化膜）５０４aと、その上部のＳｉ窒化膜５０４bと、その上部の電位障壁膜（Ｓｉ酸化膜）５０４cよりなり、
（ｇ）前記第１導電体（ＳＧ）５０３と前記第２導電体（ＭＧ）５０５との間に形成された２層の第２絶縁膜５０４は、電位障壁膜（Ｓｉ酸化膜）５０４aと、その上部の電位障壁膜（Ｓｉ酸化膜）５０４cとからなる構造としたことである。
つまり、この発明の特徴は、第１導電体（ＳＧ）５０３と第２導電体（ＭＧ）５０５との間に形成される第２絶縁膜５０４の構造を、電位障壁膜（Ｓｉ酸化膜）５０４a及び５０４cの２層構造としたことにある。
従来であれば、この領域の第２絶縁膜５０４は、２層の電位障壁膜（Ｓｉ酸化膜）５０４a、５０４cの間に電荷保持膜（Ｓｉ窒化膜）５０４bの一部を挟持した３層構造であるが、本発明では上記のように、この領域には電荷保持膜（Ｓｉ窒化膜）５０４bを形成せず、電位障壁膜（Ｓｉ酸化膜）５０４a及び５０４cの２層構造としたものである。
次に、図１９を用いて第２の構造例について説明する。
すなわち、本発明の第２の構造例による不揮発性半導体記憶装置の特徴は、
（ａ）半導体基板６０１中に形成された第１半導体領域（ソース）６０６aおよび第２半導体領域（ドレイン）６０６bと、
（ｂ）前記第１半導体領域６０６aおよび第２半導体領域６０６b間上の前記半導体基板６０１の上部に形成された第１導電体（選択ゲートＳＧ）６０３および第２導電体（メモリゲートＭＧ）６０５と、
（ｃ）前記第１導電体６０３と前記半導体基板６０１との間に形成された第１絶縁膜６０２と、
（ｄ）前記第２導電体６０５と前記半導体基板６０１との間、及び前記第１導電体（ＳＧ）６０３と前記第２導電体（ＭＧ）６０５との間に形成された３層の第２絶縁膜（Ｓｉ酸化膜６０４a／Ｓｉ窒化膜６０４b及び６０４'b／Ｓｉ酸化膜６０４c）６０４を有し、
前記第２導電体６０５と前記半導体基板６０１との間の前記第２絶縁膜６０４は、電位障壁膜（Ｓｉ酸化膜）６０４aと、その上部のＳｉ窒化膜（電荷保持膜）６０４bと、その上部の電位障壁膜（Ｓｉ酸化膜）６０４cとよりなり、
前記第１導電体（ＳＧ）６０３の側壁部に位置するＳｉ窒化膜６０４'bのＳｉ基板６０１に近い側の少なくとも一部が、上記Ｓｉ窒化膜６０４bの上部に位置する電位障壁膜（Ｓｉ酸化膜）６０４cによって切断されている構造としたことにある。
次に、図２０を用いて第３の構造例について説明する。
すなわち、本発明の第３の構造例による不揮発性半導体記憶装置の特徴は、
（ａ）半導体基板７０１中に形成された第１半導体領域（ソース）７０６aおよび第２半導体領域（ドレイン）７０６bと、
（ｂ）前記第１半導体領域７０６aおよび第２半導体領域７０６b間上の前記半導体基板７０１の上部に形成された第１導電体（選択ゲートＳＧ）７０３および第２導電体（メモリゲートＭＧ）７０５と、
（ｃ）前記第１導電体７０３と前記半導体基板７０１との間に形成された第１絶縁膜７０２と、
（ｄ）前記第２導電体７０５と前記半導体基板７０１との間、及び前記第１導電体（ＳＧ）７０３と前記第２導電体（ＭＧ）７０５との間に形成された３層の第２絶縁膜（Ｓｉ酸化膜７０４a／Ｓｉ窒化膜７０４b及び７０４'b／Ｓｉ酸化膜７０４c）７０４を有し、
前記第２導電体７０５と前記半導体基板７０１との間の前記第２絶縁膜７０４は、電位障壁膜（Ｓｉ酸化膜）７０４aと、その上部のＳｉ窒化膜（電荷保持膜）７０４bと、その上部の電位障壁膜（Ｓｉ酸化膜）７０４cとからなり、
前記第１導電体（ＳＧ）７０３と前記第２導電体（ＭＧ）７０５との間に位置するＳｉ窒化膜７０４'ｂの膜厚が、前記第２導電体７０５と前記半導体基板７０１との間に位置するＳｉ窒化膜７０４の膜厚に比べ薄い構造としたことにある。
つまり、選択MOS型トランジスタＱ２のゲート電極側壁部のSi窒化膜に注入、あるいは拡散した電子は、他の領域の電子に比べ最も電子の消し残りが発生し易い。
そこで、この第３の構造例では、選択MOS型トランジスタＱ２のゲート電極側壁部のSi窒化膜に注入、あるいは拡散する電子量を、他の領域、特に第２導電体（メモリゲートＭＧ）と半導体基板との間の第２絶縁膜の一部を構成するSi窒化膜（電荷保持膜）よりも小さくする点にある。
以上、３つの代表的構造例を基に本発明を概説したが、本発明の要点は、第１の構造例（図１８）で説明したように、選択ゲート電極側壁部のSi窒化膜を全て削除する、もしくは第２の構造例（図１９）で説明したように、選択ゲート電極側壁部のSi窒化膜の一部分を削除する、もしくは、第３の構造例（図２０）で説明したように、選択ゲート電極側壁部のSi窒化膜の膜厚を他の領域（メモリゲートＭＧと半導体基板との間）の膜厚よりも薄くして消し残り電子の影響を小さくする点にある。
本発明によれば、ホットホール消去による電子の消し残りが飛躍的に減少し書換え耐性を向上させることができる。
また、本発明によればホットホールによる消去時間が大幅に短縮されるので、消去にかかる消去電流を小さくすることが可能になる。これにより、電源回路の面積が小さくなり製造コストが低減される。
また、本発明によれば、消去時間が大幅に短縮されるので、消去に伴う下層電位障壁膜（ボトムＳｉ酸化膜）の劣化を抑制することができる。これにより電荷保持特性が向上する。
以上の効果を合わせて、本発明によれば、書き換え耐性、及び電荷保持特性に優れた、スプリットゲート構造のＭＯＮＯＳ型不揮発メモリを低コストで実現できる。
以下、本発明の実施例の詳細を、図を用いて説明する。
まず、本発明の中で共通なメモリアレーの構成を図７に示す。各メモリセルは溝型素子分離領域（ＳＴＩ）１１で分離されており、ソース線１４を共通として、ＭＯＮＯＳ型不揮発メモリの選択ゲート電極となるワード線１２、及びメモリＭＯＳ型トランジスタのゲート配線１３を平行に配置し、上記ゲート配線１２、１３を挟んでソース領域１４と対称の位置にドレイン１５を形成している。図中の１６は、ドレイン１５とビット線１７を接続するための開口部である。ビット線１７は、不図示の層間絶縁膜を介してワード線１２と直交するように配置されている。
以下、上記図１８で説明した第１の構造例を実施例１〜２により、図１９で説明した第２の構造例を実施例３により、そして図２０で説明した第３の構造例を実施例４により、それぞれ図面にしたがって具体的に説明する。
＜実施例１＞
図１は、本発明の第1の実施例の断面図であり、図７に示したＸ−Ｙ断面に相当する。図７にはビット線１７を示しているが、図１には図示していない。
本実施例で作製したスプリットゲート構造のＭＯＮＯＳ型メモリセルは、Ｓｉ基板（半導体基板）上に設けたｐ型ウエル領域（Si基板）１０１、ソース領域１０６aとなるｎ型拡散層（ｎ型半導体領域）、ドレイン領域１０６bとなるｎ型拡散層を有した２つのＭＯＳ型トランジスタＱ１、Ｑ２から構成されている。
選択ＭＯＳ型トランジスタＱ２は、ゲート絶縁膜１０２となるＳｉ酸化膜、選択ゲート電極（導電体）１０３となるｎ型多結晶シリコン膜（以下、「Ｓｉ膜」という）から構成されている。
メモリＭＯＳ型トランジスタＱ１は、ｐ型ウエル領域（Si基板）１０１との下層電位障壁膜１０４aとなるＳｉ酸化膜、電荷保持膜１０４bとなるＳｉ窒化膜、メモリゲート電極１０５との上層電位障壁膜１０４cとなるＳｉ酸化膜およびメモリゲート電極１０５となるｎ型多結晶Ｓｉ膜から構成されている。本図に示したように、メモリＭＯＳ型トランジスタＱ１は、選択ＭＯＳ型トランシスタＱ２に対し自己整合的に形成されている。なお、図１の１０４'ａは、選択ＭＯＳ型トランシスタＱ２の選択ゲート電極側壁部の下層電位障壁膜（Ｓｉ酸化膜）であり、１０４'ｃは、選択ゲート電極側壁部の上層電位障壁膜（Ｓｉ酸化膜）である。
次に、本実施例の書込み、消去、読み出し動作の電圧関係を図８に示す。図８に示した印加電圧の各名称は本実施例では共通にしており、選択ＭＯＳ型トランジスタＱ２、及びメモリＭＯＳ型トランシスタＱ１のゲート電極２０３、および２０５に印加する電圧を、それぞれＶｓｇ、Ｖｍｇで示している。また、ドレイン電圧、ソース電圧は、それぞれＶｄ、Ｖｓで示している。なお、Ｖwellはウエル電圧であり、本実施例ではＳｉ基板１０１に印加する電圧となる。なお、図８に示した電圧条件の絶対値は一例であり、この数値をもって本発明が限定されるわけではない。
以下、図１〜図６を用いて本実施例の製造方法の詳細を記述する。
まず、図２の断面工程図に示したように、Ｓｉ基板１０１上に、周知の技術を用いて不図示の溝形素子分離領域を形成した。この溝型素子分離領域は、図７に示した符合１１に相当する。
次に、選択ＭＯＳ型トランジスタＱ２のゲート絶縁膜１０２となる３.５nmのＳｉ酸化膜１０２を熱酸化法で形成した後、窒素ガスで10%に希釈した一酸化窒素（ＮＯ）雰囲気中で900℃、１０分のＮＯ酸窒化処理を行った。このＮＯ酸窒化処理によれば、Ｓｉ基板１０１界面に窒素が約３％程度導入され選択ゲート絶縁膜１０２としての信頼性が向上する。本実施例では選択ゲート絶縁膜１０２の信頼性向上のためにＮＯ酸窒化処理を行ったが、一酸化窒素（ＮＯ）の代わりに亜酸化窒素（Ｎ２Ｏ）により酸窒化処理を行ってSi基板１０１界面に窒素を導入しても同様の効果が得られる。
次に、化学気相成長法（ＣＶＤ法）により、選択ゲート電極１０３となるリンドープ多結晶Ｓｉ膜１０３を２００nm堆積した後、周知のリソグラフィー、及びドライエッチング法により所定の電極パターン形状に加工した。なお、上記リンドープ多結晶Ｓｉ膜１０３のリン濃度は４ｅ２０ atms/cm3とした。続いて、希フッ酸水溶液により上記多結晶Ｓｉパターン１０３以外のゲート絶縁膜１０２を除去しＳｉ基板１０１表面を露出させた後、熱酸化法によりＳｉ基板１０１表面、及びリンドープ多結晶Ｓｉ膜パターン１０３表面に熱酸化膜１０４a、および１０４'aを形成した。図２に示したように、リンドープ多結晶Ｓｉ膜パターン１０３表面の熱酸化膜１０４'aの膜厚は、単結晶Ｓｉ基板１０１表面の熱酸化膜１０４aの膜厚に比べ厚く形成される。この現象はＳｉ中の不純物（リン）濃度差によるものであるが、この熱酸化膜の膜厚比は、熱酸化雰囲気中の酸素や水分濃度、及び酸化温度で調整することで任意に設定できる。
本発明では、Ｓｉ基板１０１上、及びリンドープ多結晶Ｓｉパターン１０３表面の熱酸化膜の膜厚を、それぞれ５nm、及び１３nmに設定した。Ｓｉ基板１０１上に形成された５nmの熱酸化膜１０４aは、図１に示したメモリＭＯＳ型トランジスタＱ１の下層電位障壁膜１０４a（以後、ボトムＳｉ酸化膜と略称）となる。なお、上記Ｓｉ酸化膜１０４a、及び１０４'aの個々の膜厚は一例であり、この数値をもって本発明が限定されるわけではない。
次に、図１に示したメモリＭＯＳ型トランジスタの電荷保持膜１０４bとなるＳｉ窒化膜１０４bの形成方法を図３により説明する。本発明では、Ｓｉ窒化膜１０４bの形成に反応性スパッタ法を適用した。図３には、矢印方向に示したように、リンドープ多結晶Ｓｉ膜パターン１０３側壁底部近傍の拡大部分図をも示している。周知のように、Ｓｉをターゲットとした平行平板型の反応性スパッタ法によれば、窒素と希ガス（アルゴンガス等）の流量比、電極電力を調整することで高品質のＳｉ窒化膜を堆積することが出来る。
３図の拡大部分図に示したように、一般に反応性スパッタ法で形成する薄膜は、段差被覆性が非常に悪く、垂直段差側壁部のＳｉ窒化膜１０４'bの膜厚；Ts、及び段差側壁底部の膜厚；Tcは、段差部から十分離れた平坦部の膜厚；Tpに比べ薄くなる。パターン段差底部のＳｉ窒化膜の膜厚は、パターン段差エッジ部からの距離に依存し、図に示したようにパターン段差エッジ部が最も近い薄い膜厚；Tcとなり、パターン段差エッジから距離；Ｘ以上離れた領域でTpとなる。
ここで、段差被覆性RspとRｃｐを、それぞれRsp＝Ts/Tp、Rcp＝Tc/Tpと定義すれば、Rsp、Rcp、及びＸは、スパッタ条件とパターン段差の高さ（図中のＤに対応）に依存する（但し、０＜Rsp＜１、０＜Rcp＜１）。
反応性スパッタ法でＳｉ窒化膜を成膜する場合、例えば、イオンの垂直成分の方向性を重視したロングスロースパッタ法（ターゲットとＳｉ基板の距離を長くしてイオンの方向性を揃える）、コリメーションスパッタ法（コリメータを用いてイオンの方向性を揃える）、２周波励起スパッタ法（Ｓｉ基板側に低周波電圧を印加してイオンの方向性を揃える）等では、Rsp、Ｘは小さくなり、Rcpは大きくなる。一方、スパッタ条件が同じであれば、パターン段差；Ｄが大きいほどRsp、Rcpは小さくなり、Ｘは大きくなる。すなわち、スパッタ方法、スパッタ条件、パターン段差；Ｄを調整することで、上記Rsp、Rcp、及びＸを任意の大きさにすることができる。
本実施例では、Ｓｉ窒化膜１０４bの形成にアスペクト比の大きいコリメータを用いたコリメーションスパッタ法を適用し、平坦部のＳｉ窒化膜１０４bの膜厚；Tpが１２nmとなるように設定した。この時、リンドープ多結晶Ｓｉパターン１０３側壁エッジ部のＳｉ窒化膜１０４'bの膜厚；Ts、及びTcは、それぞれ約２．２ｎｍ、約６nm、であり、Ｘは約２０nmであった。なお、このTs、Tc、Tp、およびＸの絶対値は一例であり、この数値をもって本発明が限定されるわけではない。また、本実施例では、Ｓｉ窒化膜の形成にコリメーションスパッタ法を用いたが、上述した他のスパッタ法、及び電子サイクロトロン共鳴スパッタ法（ECRスパッタ法）等を用いることも無論可能である。
続いて、図４に示したように、９５０℃のISSG酸化（In-Situ Steam Generation）法を用いて、上記Ｓｉ窒化膜１０４bを酸化して、約６ｎｍの上層電位障壁膜（以後、トップＳｉ酸化膜と略称）となるＳｉ酸化膜１０４cを形成した後、減圧CVD法により、リンを５e２０ atms/cm3含んだ厚さ６０ｎｍのリンドープ多結晶Ｓｉ膜１０５を堆積した。
上記ISSG酸化法でＳｉ窒化膜１０４b上に約６ｎｍのトップＳｉ酸化膜を形成した場合、Ｓｉ窒化膜１０４は堆積膜厚から約３ｎｍ〜３．５ｎｍ薄くなる。つまり、トップＳｉ酸化膜を形成する過程で、リンドープ多結晶Ｓｉパターン１０３側壁部の熱酸化膜１０４'a上のＳｉ窒化膜１０４'ｂは全て酸化され、厚さ約４．５ｎｍのＳｉ酸化膜１０４'ｃに変換される。すなわち、本発明によれば、電荷保持膜となるＳｉ窒化膜１０４bは、リンドープ多結晶Ｓｉパターン１０３側壁部には存在しない構造となる。
本実施例では、トップＳｉ酸化膜１０４cの形成にISSG酸化法を用いたが、通常のウエット酸化法を適用することも可能である。また、プラズマ酸化やオゾン酸化を用いることも勿論可能である。更に、上記酸化を実施した後、ＣＶＤ法によりトップＳｉ酸化膜を追加する方法も可能である。但し、ISSG酸化、プラズマ酸化、及びオゾン酸化はラジカル成分による酸化が主体であるため、酸化量を増やしても選択ゲート電極１０３側壁部分が極端に酸化される形状にはならない。しかし、通常のウエット酸化は水による酸化が主体であるため、酸化量を増やすと選択ゲート電極１０３側壁部が大幅に酸化される可能性があり、酸化の際には十分注意が必要である。
上述したＳｉ窒化膜１０４bの酸化に伴う、選択ゲート電極１０３側壁部の酸化を抑制するには、メモリMOS型トランジスタのボトムＳｉ酸化膜１０４a形成後にNO酸窒化処理、もしくはN2O酸窒化処理を行う方法が有効である。これらの処理を行えば、ボトムＳｉ酸化膜１０４aの信頼性を向上できると同時に、選択ゲート電極１０３側壁部の酸化を抑制できる。無論、Ｓｉ窒化膜１０４bの酸化方法にかかわらず酸窒化処理を予め行うことでボトムＳｉ酸化膜の信頼性は向上する。
次に、図５に示したように、異方性ドライエッチングによりリンドープ多結晶Ｓｉ膜１０５を選択的にエッチングして、パターン段差側壁部に多結晶Ｓｉ膜１０５のサイドスペーサ電極１０５を形成する。半導体基板上におけるこのサイドスペーサ電極１０５の幅は、図４で形成した多結晶Ｓｉ膜１０５の堆積膜厚で決まり、メモリMOS型トランジスタＱ１のゲート長となる。本実施例では、メモリMOS型トランジスタのゲート長を６０ｎｍとした。
次に、図５の異方性ドライエッチングにより露出したトップＳｉ酸化膜１０４c、Ｓｉ窒化膜１０４b、及びボトムＳｉ酸化膜１０４aを順次エッチングして、図６に示したように、選択ゲート電極１０３となる多結晶Ｓｉ膜１０３表面、及びＳｉ基板１０１表面を露出させた。続いて、所定のレジストパターンを形成して、エッチングにより、もう一方の領域の、リンドープ多結晶Ｓｉ膜１０３及びＳｉ酸化膜１０２のパターンニングを行い、選択MOS型トランジスタＱ２のゲート長を規定する。
次に、図１に示したように、イオン注入法でリンを１e１５ atms/cm２の密度でＳｉ基板に注入した後、９５０℃、６０秒の熱処理を行いソース１０６a、ドレイン１０６bを形成する。
この後、選択MOS型トランジスタＱ２、及びメモリMOS型トランジスタＱ１のゲート電極１０３及び１０５側壁部へＳｉ酸化膜のサイドスペーサの形成、上記両電極１０３及び１０５表面、ソース領域１０６a表面、及びドレイン領域１０６b表面のCoシリサイド化、及びビット線、引き出し配線の形成など一連の周知の工程を経て、図７に示したメモリアレーレイアウトの不揮発性半導体記憶装置を作成し本発明の実施例を完了する。
本実施例で作製したスプリットゲート構造のMONOS不揮発メモリの電気的特性を、図８に示した電圧条件で測定し従来構造と比較した。その結果、読み出し電流、書込み時間は従来メモリと同等の値を示したが、消去時間が約３０％短縮した。
これにより、ホットホール消去電流を約３０％低減できた。また、繰り返し書込み/消去特性においては電子の消し残りが観測されず、１ｅ５回以上の書き換え耐性が得られた。更に、１ｅ４回の書き込み/消去動作後に１５０℃の放置リテンション特性（しきい電圧の変動量で定義では）を評価した結果、従来構造に比べ約２桁の改善があった。
＜実施例２＞
次に、図２１〜図２６を用いて本発明の第２の実施例を説明する。この実施例では、実施例１と同様に、選択ゲート電極側底部に電荷保持膜であるＳｉ窒化膜を形成しない、他の３つの方法について検討した。その結果について以下に順次説明する。
（１）第１の方法について：
図２１と図２２とを用いて説明する。先ず、図２１の断面図に示したように、実施例１と同様にＳｉ基板８０１上に選択MOS型トランジスタＱ２のゲート絶縁膜８０２を形成した後、ノンドープ多結晶Ｓｉ膜８０３を２００ｎｍ堆積した。
次に、選択ゲート電極８０３となる多結晶Ｓｉ膜８０３の表面から約１００ｎｍの領域８０３''に、イオンインプラ法により８e１５atms/cm２のリンを注入した。次に、上記多結晶Ｓｉ膜８０３を所定の選択ゲート電極の形状にエッチング加工した後、ウエット酸化法によりＳｉ基板８０１上に５ｎｍのＳｉ酸化膜８０４aを形成した。このウエット酸化で上記多結晶Ｓｉ膜８０３のノンドープ領域８０３' 表面には膜厚約６ｎｍのＳｉ酸化膜８０４'aが形成された。一方、リンを高濃度に含んだ領域８０３''には、不純物が高濃度含まれているため、Ｓｉ酸化膜８０４‘ａよりも厚い膜厚約２０ｎｍのＳｉ酸化膜８０４''aが形成された。図２１は、その断面形状を示している。
続いて、図２２の断面図に示すように、２周波励起反応性スパッタ法で、平坦部；Tp膜厚が１０ｎｍとなるＳｉ窒化膜８０４ｂを堆積した。同スパッタの電極側印加周波数は１３．５６MHｚ、基板側周波数は４００KHｚ、基板温度は２００℃とした。図２２は堆積直後のパターン形状を示す。本実施例においては、多結晶Ｓｉパターン８０３側壁部の形状が、パターン下部に比べパターン上部側壁部のＳｉ酸化膜厚８０４''aの方が厚くなっているため、Ｓｉ窒化膜８０４ｂ堆積前の断面形状はオーバーハング形状となる。
本実施例で適用した２周波励起スパッタ法は、実施例１で示したコリメーションスパッタ法に比べ段差被覆性が若干向上するため、多結晶Ｓｉパターン８０３側壁部の上部には約３ｎｍのＳｉ窒化膜８０４'bが形成された。しかし、本実施例においては、多結晶Ｓｉパターン８０３側壁部の形状が、オーバーハング形状となっているため、Ｓｉ窒化膜８０４ｂは側壁段差底部には形成されなかった（図２２）。
続いて、トップＳｉ酸化膜８０４ｃを形成した。ここでは、図２３に示したように、トップＳｉ酸化膜８０４ｃを減圧ＣＶＤ法で形成した場合、及び図２４に示したように、ＩＳＳＧ酸化を行った後、減圧ＣＶＤ法でＳｉ酸化膜を堆積した場合の、２つの試料を作製した。この後、実施例１と同様の製法を用いてスプリットゲート構造のMONOSメモリ（図１参照）を作製した。
（２）第２の方法について：
次に、図２５を用いて第２の方法の説明を行う。上記第１の方法と同様に、Ｓｉ基板９０１上に選択MOS型トランジスタＱ２のゲート酸化膜９０２を形成した後、リンを５e２０ atms/cm3含んだ１５０ｎｍの多結晶Ｓｉ膜９０３を堆積した。
続いて、減圧CVD法により、厚さ５０ｎｍのＳｉ酸化膜９０７を堆積した後、周知の技術を用いて、上記Ｓｉ酸化膜９０７、及び多結晶Ｓｉ膜９０３を所定の選択ゲート電極の形状に加工した。多結晶Ｓｉ膜９０３をパターンニングした後、等方性ドライエッチング法により上記多結晶Ｓｉ膜９０３をＳｉ酸化膜９０７パターンエッジから後退させた。この多結晶Ｓｉ膜９０３の後退量；Ｚは、ドライエッチング時間により任意に設定できる。本実施例では、後退量；Ｚを３０ｎｍとしたが、Ｚを大きくしすぎると電荷保持膜となるＳｉ窒化膜９０４ｂに電子が注入できなくなるため、後退量Ｚは４０nm以下にすることが好ましい。
続いて、上記第１の方法と同じ方法でボトムＳｉ酸化膜９０４a及びＳｉ窒化膜９０４ｂを形成した。本方法によれば、選択ゲート電極９０３上部に形成したＳｉ酸化膜パターン９０７がオーバーハング形状となるため、図２５に示したように、選択ゲート電極９０３側壁部にはＳｉ窒化膜９０４が形成されない構造となる。
本実施例では、多結晶Ｓｉ膜９０３の後退量；Ｚを３０ｎｍとしたが、この絶対値は一例であり、この数値をもって本発明が限定されるわけではない。この後、実施例１と同様の製法を用いてスプリットゲート構造のMONOSメモリ（図１参照）を作製した。
（３）第３の方法について：
次に、図２６を用いて第３の方法の説明を行う。上記第１の方法と同様に、Ｓｉ基板１１１上に選択MOS型トランジスタＱ２のゲート酸化膜１１２を形成した後、リンを５e２０ atms/cm3含んだ１５０ｎｍの多結晶Ｓｉ膜１１３を堆積した。続いて、減圧CVD法により、厚さ５０ｎｍのＳｉ酸化膜１１７を堆積した後、周知の技術を用いて、上記Ｓｉ酸化膜１１７を所定の形状に加工し、下地の多結晶Ｓｉ膜１１３を露出させた。
続いて、ドライエッチングの条件を最適化して、多結晶Ｓｉ膜１１３を逆テーパ形状に加工した。この多結晶Ｓｉ膜１１３の逆テーパ角度；θは、ドライエッチング条件により任意に設定できる。本実施例では、逆テーパ角度；θを８０°としたが、逆テーパ角度を小さくすると加工バラツキが増える。従って、上記逆テーパの角度；θは、７５°以上９０°以下にすることが好ましい。
続いて、上記第１の方法と同じ方法でボトムＳｉ酸化膜１１４a及びＳｉ窒化膜１１４ｂを形成した。本方法によれば、選択ゲート電極１１３をオーバーハング形状にしているため、図２６に示したように、選択ゲート電極１１３側壁部にはＳｉ窒化膜１１４が形成されない構造となる。この後、実施例１と同様の製法を用いてスプリットゲート構造のMONOSメモリ（図１参照）を作製した。
以上、本実施例で示した３つの方法で作製したスプリットゲート構造のMONOS不揮発メモリの電気的特性を、図８に示した電圧条件で測定し従来構造と比較した。その結果、読み出し電流、書込み時間は従来メモリと同等の値を示したが、消去時が約３０％短縮した。
これにより、ホットホール消去電流を約３０％低減できた。
また、繰り返し書込み/消去特性においては電子の消し残りが観測されず、第１の実施例と同様に１e６回以上の書き換え耐性が得られた。更に、１e４回の書き込み/消去動作後に１５０℃の放置リテンション特性（しきい電圧の変動量で定義では）を評価した結果、従来構造に比べ約２桁の改善があった。
＜実施例３＞
次に、本発明の第３の実施例を説明する。この実施例は先に図１９で概説した第２の構造例に該当するものであり、図９〜図１３の断面工程図にしたがって説明する。本実施例でも、メモリアレーの構成（図７参照）、及び各電圧の設定（図８参照）は実施例１と同様である。
図９に示したように、まず、実施例１と同様の方法で、ｐ型ウエル領域２０１（Ｓｉ基板）上に選択MOS型トランジスタＱ２のゲート絶縁膜２０２の形成、選択ゲート電極２０３となるリンドープ多結晶Ｓｉ膜２０３のパターン形成、及びメモリMOS型トランジスタＱ１のボトムＳｉ酸化膜２０４aを形成した。続いて、電荷保持膜となるＳｉ窒化膜２０４bをプラズマCVD法で形成した。
周知のように、SiH2Cl2とNH3を原料ガスとする熱CVD法で形成するＳｉ窒化膜は、ほぼ１００％の段差被覆性を示すが、プラズマCVD法は熱CVD法に比べ大幅に段差被覆性が劣化する。例えば、SiH4（モノシラン）とNH3、及びN2を原料ガスとするプラズマCVD法で形成したＳｉ窒化膜は、図９に示したように、パターンの上部段差部でオーバーハング形状になり、段差側壁部２０４'ｂの膜厚は、段差の上部から底面に向かって堆積膜厚が減少する。
特に、パターン側壁底部（パターン下部のエッジ領域、矢印でシームと表示）は、堆積条件によっては平坦部の膜厚にくらべ約４０％程度の膜厚まで減少する。本実施例で示すプラズマCVDで形成したＳｉ窒化膜の堆積形状は、実施例１で示した反応性プラズマスパッタ法で形成したＳｉ窒化膜の形状と酷似している。但し、段差被覆性を比較した場合、反応性プラズマスッパタ法が２０％〜３０％に対し、プラズマCVD法は４０％〜６０％であり、プラズマCVD法の方が優れている。
プラズマCVD法では、段差側壁部のＳｉ窒化膜２０４'bは、プラズマイオン照射が起こり難いために十分なエネルギーが与えられず、平坦部のＳｉ窒化膜に比べ密度やSi-N結合エネルギーが小さい膜になる。このため、平坦部のＳｉ窒化膜２０４ｂに比べ薬品耐性や耐酸化性が小さい膜になることは周知の事実である。
更に、図９に示したようにパターン側壁底部（シームと表示）は、側壁部から成長したＳｉ窒化膜２０４'ｂと平坦部から成長したＳｉ窒化膜２０４bの境目となるため、シームが発生する。このシームは、先に示した薬品耐性や耐酸化性が最も小さい領域であり、例えば希フッ酸水溶液によるエッチングや酸化によって段差側壁部のＳｉ窒化膜２０４'ｂと底面部のＳｉ窒化膜２０４bを分離することは極めて容易である。
本実施例では、上記Ｓｉ窒化膜２０４b、２０４’ｂの形成に、SiH4、NH3、N2を原料ガスとする２周波励起型のプラズマCVD装置を用いた。電極側には１３．５６MHｚの高周波電圧を、Ｓｉ基板側には３８０KHzの低周波電圧を印加し、基板温度は４３０℃とした。
本実施例で形成した平坦部のＳｉ窒化膜２０４bの膜厚は１２ｎｍ、選択ゲート電極２０３パターン側壁部の平均膜厚は６ｎｍであり、パターン側壁底部のシーム寄りの最も薄いＳｉ窒化膜２０４'ｂの膜厚は約４.８ｎｍであった（図９）。
次に、図１０に示したように、実施例１と同様の方法で、上記Ｓｉ窒化膜２０４bをＩＳＳＧ酸化してメモリMOS型トランジスタＱ１のトップＳｉ酸化膜２０４cを形成した。トップＳｉ酸化膜２０４cの膜厚は、パターン側壁底部のＳｉ窒化膜シーム部分の酸化分離を目的として、３ｎｍ〜７ｎｍの範囲で検討した。なお、上記トップＳｉ酸化膜２０４cの膜厚はパターンエッジから十分に離れた平坦部での膜厚の値を示している。
ＩＳＳＧ酸化後のトップＳｉ酸化膜の膜厚を評価した結果、選択ゲート電極２０３パターン側壁部のＳｉ窒化膜２０４'ｂ上のトップＳｉ酸化膜２０４’ｃの膜厚は、平面部分のＳｉ窒化膜２０４b上のトップＳｉ酸化膜２０４cの膜厚に比べ、約１．３〜１．６倍の厚さになっていた。これは、先に示したプラズマイオン照射量の違いにより、Ｓｉ窒化膜の膜質が異なるためである。
更に、ＩＳＳＧ酸化形状の経過を詳細に調べた結果、図１１に示すように、Ｓｉ窒化膜の酸化は、パターン側壁底部のシームに沿って進行しパターン側壁部のＳｉ窒化膜２０４'ｂと底面部のＳｉ窒化膜２０４bとを分離することが分かった。
すなわち、本実施例によれば、プラズマＣＶＤ法で形成するＳｉ窒化膜２０４bの堆積条件、堆積膜厚、及びその酸化量を調整することで、パターン側壁底部に存在するＳｉ窒化膜のシームを完全に酸化でき、パターン側壁部のＳｉ窒化膜２０４‘ｂと底面部のＳｉ窒化膜２０４bとを任意の幅で分離できる。本実施例では、Ｓｉ窒化膜２０４bの堆積条件と酸化量を調整し、上記分離幅を約２ｎｍから６ｎｍとした試料を作製した。
次に、図１２に示したように、メモリゲート電極２０５となるリンドープ多結晶Ｓｉ膜を６０ｎｍ堆積した後、実施例１と同様の方法でメモリゲート電極２０５、および選択ゲート電極２０３を形成した。
この後、半導体基板２０１にソース、ドレインなどを形成し、実施例１と同様の製法を用いて図１９に示した第２の構造例となるスプリットゲート構造のMONOSメモリを作製した。
本実施例で作製したスプリットゲート構造のMONOS不揮発メモリの電気的特性を図８に示した電圧条件で従来構造と比較した。本実施例では図１２に示したように、選択ゲート電極２０３とメモリゲート電極２０５の間に位置するＳｉ窒化膜２０４'ｂが、Ｓｉ基板２０１とメモリゲート電極２０５の間に位置するＳｉ窒化膜２０４ｂよりも薄い構造になっている。このため、選択ゲート電極２０３パターン側壁部のＳｉ窒化膜２０４'ｂへのホットエレクトロン注入量が大幅に減少した。
また、トップＳｉ酸化膜２０４cの形成過程で、選択ゲート電極２０３パターン側壁底部のＳｉ窒化膜２０４'ｂと平面部分のＳｉ窒化膜２０４bとはトップＳｉ酸化膜２０４ｃで分離されているため、パターン側壁底部のＳｉ窒化膜２０４'ｂへの電子の拡散[自己電界によるに電子の拡散、及び高温保持（１５０℃）による熱拡散]が抑制された。
この結果、実施例１の検討結果と同様に、読み出し電流、書込み時間は従来メモリと同等の値を示したが、パターン側壁部のＳｉ窒化膜２０４'ｂ中の捕獲電子量が少ないため消去時間が約２０％短縮した。これにより、本実施例においてもホットホールを発生させるための消去電流を約２０％低減できた。また、繰り返し書込み/消去特性においては、５e５回まで電子の消し残りが観測されなかった。更に、１e４回の書き込み/消去動作後に１５０℃の放置リテンション特性（しきい電圧の変動量で定義では）を評価した結果、従来構造に比べ約１.５桁の改善があった。
なお、本実施例では、Ｓｉ窒化膜形成前の選択ゲート電極側壁形状を垂直に加工したが、実施例２に示したように、オーバーハング形状や逆テーパ形状にすることも無論可能である。
＜実施例４＞
次に、図１４を用いて、本発明の第４の実施例を説明する。この実施例は先に図２０で概説した第３の構造例に該当するものであり、本実施例でも、メモリアレーの構成、及び各電圧の設定は実施例１と同様である。本実施例では、実施例１に示した方法を用いて、図１４に示すメモリセルを作製した。
図１４において、３０１はウエル領域（Ｓｉ基板）、３０２及び３０３は、それぞれ選択ＭＯＳ型トランジスタＱ２のゲート絶縁膜及びゲート電極である。また、３０４a、３０４b、３０４cはメモリＭＯＳ型トランジスタＱ１のゲート絶縁膜２０４で、それぞれボトムＳｉ酸化膜、Ｓｉ窒化膜、トップＳｉ酸化膜である。３０４'a、３０４'b、３０４’cは、それぞれ上記メモリＭＯＳ型トランジスタのゲート絶縁膜２０４と同時に形成される絶縁膜で、選択ＭＯＳ型トランジスタのゲート電極３０３とメモリＭＯＳ型トランジスタのゲート電極３０５を電気的に分離する絶縁膜である。３０６a、３０６bは、それぞれＭＯＮＯＳメモリのソース領域、ドレイン領域に対応する。
本実施例（図１４）が、実施例１と異なる点は、電荷保持膜であるＳｉ窒化膜３０４b及び３０４'ｂの形成方法である。本実施例では、Ｓｉ窒化膜の形成に減圧熱ＣＶＤ法を適用した。ここでは、従来から用いられているジクロルシラン(SiH2Cl2)とアンモニア（ＮＨ３）を原料ガスとして形成したＳｉ窒化膜に比べ、段差被覆性が悪いモノシラン(SiH4)とNH3、及びジシラン(Si2H6)とＮＨ３を原料ガスとしてＳｉ窒化膜の形成を行った。以下、個々Ｓｉ窒化膜の成膜条件を示す。
（１）ＳｉＨ２Ｃｌ２とＮＨ３を原料ガスとしたＳｉ窒化膜は、温度；780℃、圧力；６０Ｐａ〜２００Ｐａ、ＳｉＨ２Ｃｌ２流量；２０cc/min、ＮＨ３流量；２２０cc/minとした。
（２）ＳｉＨ４とＮＨ３を原料ガスとしたＳｉ窒化膜は、温度；700℃、圧力；１００Ｐａ〜４００Ｐａ、ＳｉＨ４流量；３０cc/min、ＮＨ３流量；２２０cc/minとした。
（３）Ｓｉ２Ｈ６とＮＨ３を原料ガスとしたＳｉ窒化膜は、温度；650℃、圧力；２００Ｐａ〜４００Ｐａ、Ｓｉ２Ｈ６流量；１０cc/min、ＮＨ３流量；４００cc/minとした。
電荷保持膜であるＳｉ窒化膜３０４bの膜厚は、平坦部の膜厚で１２nmとなるようにそれぞれ調整した。このとき、選択ＭＯＳ型トランジスタのゲート電極３０３側壁部に堆積されたＳｉ窒化膜３０４'ｂの膜厚は、上記（１）が１２nm、（２）が８．５nm（70％）、（３）が６nm（50％）であった。以上のように、選択ＭＯＳ型トランジスタのゲート電極３０３側壁部に堆積されたＳｉ窒化膜３０４'ｂの膜厚を変えて電気的な測定を行った。
本実施例で作製したスプリットゲート型MONOS不揮発メモリの電気的特性を図８に示した電圧条件で従来構造と比較した。その結果、上記（１）と比較した場合、読み出し電流、書込み時間は全て同等の値を示したが、消去時間は上記（３）の条件が最も短く、次に(２)の条件となった。本実施例により、選択ＭＯＳ型トランジスタのゲート電極３０３側壁部に堆積されたＳｉ窒化膜３０４'ｂの膜厚を薄くする方が、消し残り電子が少なくなり、ホットホールを発生させるための消去電流を低減できることが分かった。
また、繰り返し書込み/消去特性においては、上記（２）（３）の条件は１e４回までは電子の消し残りが観測されなかったが、更に、１５０℃の放置リテンション特性（しきい電圧の変動量で定義では）、従来構造に比べ１桁の改善があった。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
また、本発明の不揮発性メモリは、マイクロコンピュータに用いるなど、種々の装置に搭載可能である。また、本発明は、Ｓｉ窒化膜に代表される電荷保持機能を有する絶縁膜を用いた不揮発性半導体装置全般に適用可能である。
本発明の第１の実施例となるスプリットゲート構造メモリセルの要部を示した断面図である。 本発明の第１の実施例の製造工程を示したセル断面図である。 本発明の第１の実施例の製造工程を示したセル断面図である。 本発明の第１の実施例の製造工程を示したセル断面図である。 本発明の第１の実施例の製造工程を示したセル断面図である。 本発明の第１の実施例の製造工程を示したセル断面図である。 本発明の実施例を示したメモリアレーレイアウトである。 本発明の実施例を示した印加電圧の設定図である。 本発明の第３の実施例の製造工程を示したセル断面図である。 本発明の第３の実施例の製造工程を示したセル断面図である。 本発明の第３の実施例の製造工程を示したセル断面図である。 本発明の第３の実施例の製造工程を示したセル断面図である。 本発明の第３の実施例の製造工程を示したセル断面図である。 本発明の第４の実施例の製造工程を示したセル断面図である。 従来のスプリットゲート構造を示したセル断面図である。 従来のセル構造にホットエレクトロン注入（書き込み）を説明する断面模式図である。 従来構造にホットホール注入（消去）を説明する断面模式図である。 本発明の第１のスプリットゲート構造例を説明するセル断面図である。 本発明の第２のスプリットゲート構造例を説明するセル断面図である 本発明の第３のスプリットゲート構造例を説明するセル断面図である 本発明の第２の実施例となる第１の製造工程を示したセル断面図である。 本発明の第２の実施例となる第１の製造工程を示したセル断面図である。 本発明の第２の実施例となる第１の製造工程を示したセル断面図である。 本発明の第２の実施例となる第１の製造工程を示したセル断面図である。 本発明の第２の実施例となる第２の製造工程を示したセル断面図である。 本発明の第２の実施例となる第３の製造工程を示したセル断面図である。
符号の説明
１０１…p型ウエル領域（Ｓｉ基板）、
１０２…ゲート絶縁膜（選択ＭＯＳ型トランジスタ）、
１０３…選択ゲート電極（選択ＭＯＳ型トランジスタ）、
１０４ａ…下層電位障壁膜（Ｓｉ酸化膜）、
１０４ｂ…Ｓｉ窒化膜（電荷保持膜）、
１０４ｃ…上層電位障壁膜（Ｓｉ酸化膜）、
１０４'ａ…選択ゲート電極側壁部の下層電位障壁膜（Ｓｉ酸化膜）、
１０４'ｂ…選択ゲート電極側壁部のＳｉ窒化膜（電荷保持膜）、
１０４'ｃ…選択ゲート電極側壁部の上層電位障壁膜（Ｓｉ酸化膜）、
１０５… メモリゲート電極（メモリＭＯＳ型トランジスタ）、
１０６a…ソース領域、
１０６b…ドレイン領域
２０１…ｐ型ウエル領域（Ｓｉ基板）、
２０２…ゲート絶縁膜（選択ＭＯＳ型トランジスタ）、
２０３…選択ゲート電極（選択ＭＯＳ型トランジスタ）、
２０４ａ…下層電位障壁膜（Ｓｉ酸化膜）、
２０４ｂ…Ｓｉ窒化膜（電荷保持膜）、
２０４ｃ…上層電位障壁膜（Ｓｉ酸化膜）、
２０４'ａ…選択ゲート電極側壁部の下層電位障壁膜（Ｓｉ酸化膜）、
２０４'ｂ…選択ゲート電極側壁部のＳｉ窒化膜（電荷保持膜）、
２０４'ｃ…選択ゲート電極側壁部の上層電位障壁膜（Ｓｉ酸化膜）、
２０５…メモリゲート電極（メモリＭＯＳ型トランジスタ）、
２０６a…ソース領域、
２０６b…ドレイン領域、
３０１…ｐ型ウエル領域（Ｓｉ基板）、
３０２…ゲート絶縁膜（選択ＭＯＳ型トランジスタ）、
３０３…選択ゲート電極（選択ＭＯＳ型トランジスタ）、
３０４ａ…下層電位障壁膜（Ｓｉ酸化膜）、
３０４ｂ…Ｓｉ窒化膜（電荷保持膜）、
３０４ｃ…上層電位障壁膜（Ｓｉ酸化膜）、
３０４'ａ…選択ゲート電極側壁部の下層電位障壁膜（Ｓｉ酸化膜）、
３０４'ｂ…選択ゲート電極側壁部のＳｉ窒化膜（電荷保持膜）、
３０４'ｃ…選択ゲート電極側壁部の上層電位障壁膜（Ｓｉ酸化膜）、
３０５… メモリゲート電極（メモリＭＯＳ型トランジスタ）、
３０６a…ソース領域、
３０６b…ドレイン領域、
４０１…ｐ型ウエル領域（Ｓｉ基板）、
４０２…ゲート絶縁膜（選択ＭＯＳ型トランジスタ）、
４０３…選択ゲート電極（選択ＭＯＳ型トランジスタ）、
４０４ａ…下層電位障壁膜（Ｓｉ酸化膜）、
４０４ｂ…Ｓｉ窒化膜（電荷保持膜）、
４０４ｃ…上層電位障壁膜（Ｓｉ酸化膜）、
４０５…メモリゲート電極（メモリＭＯＳ型トランジスタ）、
４０６a…ソース領域、
４０６b…ドレイン領域、
５０１…ｐ型ウエル領域（Ｓｉ基板）、
５０２…ゲート絶縁膜（選択ＭＯＳ型トランジスタ）、
５０３…選択ゲート電極（選択ＭＯＳ型トランジスタ）、
５０４ａ…下層電位障壁膜（Ｓｉ酸化膜）、
５０４ｂ…Ｓｉ窒化膜（電荷保持膜）、
５０４ｃ…上層電位障壁膜（Ｓｉ酸化膜）、
５０５…メモリゲート電極（メモリＭＯＳ型トランジスタ）、
５０６a…ソース領域、
５０６b…ドレイン領域、
６０１…ｐ型ウエル領域（Ｓｉ基板）、
６０２…ゲート絶縁膜（選択ＭＯＳ型トランジスタ）、
６０３…選択ゲート電極（選択ＭＯＳ型トランジスタ）、
６０４ａ…下層電位障壁膜（Ｓｉ酸化膜）、
６０４ｂ…Ｓｉ窒化膜（電荷保持膜）、
６０４'ｂ…選択ゲート電極側壁部のＳｉ窒化膜（電荷保持膜）、
６０４ｃ…上層電位障壁膜（Ｓｉ酸化膜）、
６０５…ゲート電極（メモリゲート電極）、
６０６a…ソース領域、
６０６b…ドレイン領域、
７０１…ｐ型ウエル領域（Ｓｉ基板）、
７０２…ゲート絶縁膜（選択ＭＯＳ型トランジスタ）、
７０３…選択ゲート電極（選択ＭＯＳ型トランジスタ）、
７０４ａ…下層電位障壁膜（Ｓｉ酸化膜）、
７０４ｂ…Ｓｉ窒化膜（電荷保持膜）、
７０４'ｂ…選択ゲート電極側壁部のＳｉ窒化膜（電荷保持膜）、
７０４ｃ…上層電位障壁膜（Ｓｉ酸化膜）、
７０５…ゲート電極（メモリゲート電極）、
７０６a…ソース領域、
７０６b…ドレイン領域、
８０１…ｐ型ウエル領域（Ｓｉ基板）、
８０２…ゲート絶縁膜（選択ＭＯＳ型トランジスタ）、
８０３'…選択ゲート電極（ノンドープ多結晶Ｓｉ）、
８０３''…選択ゲート電極（リンドープ多結晶Ｓｉ、
８０４ａ…下層電位障壁膜（Ｓｉ酸化膜）、
８０４'ａ…選択ゲート電極側壁部の下層電位障壁膜（Ｓｉ酸化膜）、
８０４''ａ…選択ゲート電極側壁部の下層電位障壁膜（Ｓｉ酸化膜）、
８０４ｂ…Ｓｉ窒化膜（電荷保持膜）、
８０４'ｂ…選択ゲート電極側壁部のＳｉ窒化膜（電荷保持膜）、
８０４ｃ…上層電位障壁膜（Ｓｉ酸化膜）、
８０４'ｃ…選択ゲート電極側壁部の上層電位障壁膜（Ｓｉ酸化膜）、
９０１…ｐ型ウエル領域（Ｓｉ基板）、
９０２…ゲート絶縁膜（選択ＭＯＳ型トランジスタ）、
９０３…選択ゲート電極、
９０４ａ…下層電位障壁膜（Ｓｉ酸化膜）、
９０４'ａ…選択ゲート電極側壁部の下層電位障壁膜（Ｓｉ酸化膜）、
９０４ｂ…Ｓｉ窒化膜（電荷保持膜）、
９０４'ｂ…Ｓｉ酸化膜側壁部のＳｉ窒化膜、
９０７…Ｓｉ酸化膜、
１１１…ｐ型ウエル領域（Ｓｉ基板）、
１１２…ゲート絶縁膜（選択ＭＯＳ型トランジスタ）、
１１３…選択ゲート電極、
１１４ａ…下層電位障壁膜（Ｓｉ酸化膜）、
１１４'ａ…選択ゲート電極側壁部の下層電位障壁膜（Ｓｉ酸化膜）、
１１４ｂ…Ｓｉ窒化膜（電荷保持膜）、
１１４'ｂ…Ｓｉ酸化膜側壁部のＳｉ窒化膜、
１１７…Ｓｉ酸化膜、

Claims (7)

  1. ソースサイドインジェクションを用いた電子注入、バンド間トンネリングを用いた正孔注入を行うスプリット構造のメモリセルを備えた不揮発性半導体記憶装置であって、前記メモリセルは、
    （ａ）半導体基板中に形成された第１および第２半導体領域と、
    （ｂ）前記第１および第２半導体領域間上の前記半導体基板の上部に形成された選択ゲートおよび前記選択ゲート形成後に形成されたメモリゲートと、
    （ｃ）前記選択ゲートと前記半導体基板との間に形成された第１絶縁膜と、
    （ｄ）前記メモリゲートと前記半導体基板との間に形成された第２絶縁膜と、
    （ｅ）前記選択ゲートとメモリゲートとの間の前記選択ゲート側壁部に形成された第３絶縁膜とを備え、
    前記第２絶縁膜は、前記半導体基板上の第１の電位障壁膜と、その上部に形成されたシリコン窒化膜と、その上部に形成された第２の電位障壁膜から成り、
    前記第３絶縁膜は、前記選択ゲート側壁部上の前記第１の電位障壁膜と、その上部に形成された前記第２の電位障壁膜から成り、
    前記第１の電位障壁膜と前記第２の電位障壁膜の間に前記シリコン窒化膜が存在せず、
    前記選択ゲートの側壁の一面が、その断面において逆テーパ形状を有していることを特徴とする不揮発性半導体記憶装置。
  2. 請求項１記載の不揮発性半導体記憶装置において、前記選択ゲートの側壁の一面がメモリゲートに隣接する側の側壁であり、前記選択ゲート側壁の延長線とＳｉ基板の作る角度が７５°〜９０°未満であることを特徴とする不揮発性半導体記憶装置。
  3. 請求項１に記載の不揮発性半導体記憶装置において、前記選択ゲートの一方の側壁に形成された第1の電位障壁膜の膜厚が、シリコン基板側に近い部分で薄くなっていることを特徴とする不揮発性半導体記憶装置。
  4. 請求項１に記載の不揮発性半導体記憶装置において、前記選択ゲートの上に絶縁膜パターンが形成されており、前記絶縁膜の一方のパターンエッジより前記選択ゲートのパターンエッジが内側に配置されていることを特徴とする不揮発性半導体記憶装置。
  5. 請求項４に記載の不揮発性半導体記憶装置において、前記選択ゲートの側壁の一面がメモリゲートに隣接する側の側壁であり、前記選択ゲート上に形成された絶縁膜のパターンエッジと前記絶縁膜パターンより内側に配置された選択ゲートのパターンエッジとの長さが、４０nm以下であることを特徴とする不揮発性半導体記憶装置。
  6. ソースサイドインジェクションを用いた電子注入、バンド間トンネリングを用いた正孔注入を行うスプリット構造のメモリセルを備えた不揮発性半導体記憶装置であって、前記メモリセルは、
    （ａ）半導体基板中に形成された第１および第２半導体領域と、
    （ｂ）前記第１および第２半導体領域間上の前記半導体基板の上部に形成された選択ゲートおよび前記選択ゲート形成後に形成されたメモリゲートと、
    （ｃ）前記選択ゲートと前記半導体基板との間に形成された第１絶縁膜と、
    （ｄ）前記メモリゲートと前記半導体基板との間に形成された第２絶縁膜と、
    （ｅ）前記選択ゲートとメモリゲートとの間の前記選択ゲート側壁部に形成された第３絶縁膜とを備え、
    前記第２絶縁膜は、前記半導体基板上の第１の電位障壁膜と、その上部に形成されたシリコン窒化膜と、その上部に形成された第２の電位障壁膜から成り、
    前記第３絶縁膜は、前記選択ゲート側壁部上の前記第１の電位障壁膜と、その上部に形成されたシリコン窒化膜と、その上部に形成された前記第２の電位障壁膜から成り、
    前記第３絶縁膜の前記シリコン窒化膜の膜厚が、前記第２絶縁膜の前記シリコン窒化膜の膜厚よりも薄いことを特徴とする不揮発性半導体記憶装置。
  7. 請求項６に記載の不揮発性半導体記憶装置において、前記半導体基板からソースサイドインジェクションにより前記第２絶縁膜の前記シリコン窒化膜に電子を注入する書き込み手段と、前記半導体基板からバンド間トンネリングにより前記第２絶縁膜の前記シリコン窒化膜に正孔を注入して電子を消去する消去手段とを備えたことを特徴とする不揮発性半導体記憶装置。
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