JP2002026149A - 不揮発性半導体記憶装置およびその動作方法 - Google Patents
不揮発性半導体記憶装置およびその動作方法Info
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Abstract
(57)【要約】
【課題】少ない電流で極めて高速に書き込みができ、か
つスケーリング性に優れたＭＯＮＯＳ型メモリを実現す
る。 【解決手段】基板（ウエルＷ）、チャネル形成領域、当
該チャネル形成領域を挟んだ逆導電型半導体からなり、
動作時にソースまたはドレインとなる第１および第２不
純物領域ＳＢＬｉ，ＳＢＬｉ＋１、チャネル形成領域上
のゲート絶縁膜１０ａ，１０ｂ，１４およびゲート電極
ＷＬ、チャネル形成領域に対向した面内および膜厚方向
に離散化されてゲート絶縁膜１０ａ，１０ｂ内に形成さ
れ、動作時にバンド間トンネル電流に起因したホットホ
ールが不純物領域ＳＢＬｉおよび／またＳＢＬｉ＋１か
ら注入される電荷蓄積手段（キャリアトラップ）とを有
する。
つスケーリング性に優れたＭＯＮＯＳ型メモリを実現す
る。 【解決手段】基板（ウエルＷ）、チャネル形成領域、当
該チャネル形成領域を挟んだ逆導電型半導体からなり、
動作時にソースまたはドレインとなる第１および第２不
純物領域ＳＢＬｉ，ＳＢＬｉ＋１、チャネル形成領域上
のゲート絶縁膜１０ａ，１０ｂ，１４およびゲート電極
ＷＬ、チャネル形成領域に対向した面内および膜厚方向
に離散化されてゲート絶縁膜１０ａ，１０ｂ内に形成さ
れ、動作時にバンド間トンネル電流に起因したホットホ
ールが不純物領域ＳＢＬｉおよび／またＳＢＬｉ＋１か
ら注入される電荷蓄積手段（キャリアトラップ）とを有
する。
Description
【０００１】
【発明の属する技術分野】本発明は、メモリトランジス
タのチャネル形成領域とゲート電極との間のゲート絶縁
膜の内部に、平面的に離散化された電荷蓄積手段（例え
ば、ＭＯＮＯＳ型やＭＮＯＳ型における窒化膜内の電荷
トラップ、トップ絶縁膜と窒化膜との界面近傍の電荷ト
ラップ、或いは小粒径導電体等）を有し、当該電荷蓄積
手段に対し電荷（電子またはホール）を電気的に注入し
て蓄積し又は引き抜くことを基本動作とする不揮発性半
導体記憶装置と、その動作方法（書き込み方法および消
去方法）とに関する。
タのチャネル形成領域とゲート電極との間のゲート絶縁
膜の内部に、平面的に離散化された電荷蓄積手段（例え
ば、ＭＯＮＯＳ型やＭＮＯＳ型における窒化膜内の電荷
トラップ、トップ絶縁膜と窒化膜との界面近傍の電荷ト
ラップ、或いは小粒径導電体等）を有し、当該電荷蓄積
手段に対し電荷（電子またはホール）を電気的に注入し
て蓄積し又は引き抜くことを基本動作とする不揮発性半
導体記憶装置と、その動作方法（書き込み方法および消
去方法）とに関する。
【０００２】
【従来の技術】高度情報化社会、或いは高速，高域ネッ
トワーク社会において、大容量のファイルメモリ，ＡＶ
用途メモリに対するニーズは大きい。現在、１ギガバイ
ト（ＧＢ）以上のデータを記憶する大容量メモリシステ
ムとして、ハードディスクおよび光ディスクなどのディ
スクを記録媒体としたディスクメモリシステムが使用さ
れている。この大きな市場を、不揮発性半導体メモリで
置き換えようとする研究が近年、活発化している。ま
た、将来大きな市場として期待されているネットワーク
に接続可能なモバイル情報端末においては、小型で信頼
性が高いリムーバブルな記憶媒体が求められており、不
揮発性半導体メモリがその第１の候補になっている。
トワーク社会において、大容量のファイルメモリ，ＡＶ
用途メモリに対するニーズは大きい。現在、１ギガバイ
ト（ＧＢ）以上のデータを記憶する大容量メモリシステ
ムとして、ハードディスクおよび光ディスクなどのディ
スクを記録媒体としたディスクメモリシステムが使用さ
れている。この大きな市場を、不揮発性半導体メモリで
置き換えようとする研究が近年、活発化している。ま
た、将来大きな市場として期待されているネットワーク
に接続可能なモバイル情報端末においては、小型で信頼
性が高いリムーバブルな記憶媒体が求められており、不
揮発性半導体メモリがその第１の候補になっている。
【０００３】ところが、不揮発性半導体メモリは、ハー
ドウエアの小型化，軽量化のトレンドには合致している
ものの、現状では未だ記憶容量が不足し、１ギガビット
（Ｇｂ）以上の大容量を有する一括消去型の半導体メモ
リ（フラッシュメモリ）を実現するに至っていない。記
憶容量不足に加え、ディスクメモリと比較して不揮発性
半導体メモリのビットコスト低減が不十分であり、これ
らを解消するために不揮発性半導体メモリを高集積化す
ることは重要である。
ドウエアの小型化，軽量化のトレンドには合致している
ものの、現状では未だ記憶容量が不足し、１ギガビット
（Ｇｂ）以上の大容量を有する一括消去型の半導体メモ
リ（フラッシュメモリ）を実現するに至っていない。記
憶容量不足に加え、ディスクメモリと比較して不揮発性
半導体メモリのビットコスト低減が不十分であり、これ
らを解消するために不揮発性半導体メモリを高集積化す
ることは重要である。
【０００４】また、情報ネットワークの広帯域化ととも
にネットワークの伝送速度（たとえば搬送波周波数：１
００ＭＨｚ）と同等の書き込み速度が不揮発性メモリに
も要求されるようになってきている。これは、高速ネッ
トワークを利用した情報の配信が近い将来発展すると予
想されているためである。ネットワークからの高速ダウ
ンロードを実現するには、不揮発性半導体メモリにおい
ても、従来のＦＧ−ＮＡＮＤ型フラッシュメモリの書き
込み速度２００μｓｅｃより１桁またはそれ以上の書き
込み速度の向上が要求されている。
にネットワークの伝送速度（たとえば搬送波周波数：１
００ＭＨｚ）と同等の書き込み速度が不揮発性メモリに
も要求されるようになってきている。これは、高速ネッ
トワークを利用した情報の配信が近い将来発展すると予
想されているためである。ネットワークからの高速ダウ
ンロードを実現するには、不揮発性半導体メモリにおい
ても、従来のＦＧ−ＮＡＮＤ型フラッシュメモリの書き
込み速度２００μｓｅｃより１桁またはそれ以上の書き
込み速度の向上が要求されている。
【０００５】不揮発性半導体メモリは、電荷を保持する
電荷蓄積手段（浮遊ゲート）が平面的に連続したＦＧ(F
loating Gate) 型のほかに、電荷蓄積手段が平面的に離
散化された、例えばＭＯＮＯＳ(Metal-Oxide-Nitride-O
xide Semiconductor) 型などがある。
電荷蓄積手段（浮遊ゲート）が平面的に連続したＦＧ(F
loating Gate) 型のほかに、電荷蓄積手段が平面的に離
散化された、例えばＭＯＮＯＳ(Metal-Oxide-Nitride-O
xide Semiconductor) 型などがある。
【０００６】ＭＯＮＯＳ型不揮発性半導体メモリでは、
電荷保持を主体的に担っている窒化膜〔Ｓｉx Ｎy （０
＜ｘ＜１、０＜ｙ＜１）〕膜中またはトップ酸化膜と窒
化膜との界面のキャリアトラップが空間的に（即ち、面
方向および膜厚方向に）離散化して拡がっているため
に、電荷保持特性が、トンネル絶縁膜（ボトム絶縁膜）
厚のほかに、Ｓｉx Ｎy 膜中のキャリアトラップに捕獲
される電荷のエネルギー的および空間的な分布に依存す
る。
電荷保持を主体的に担っている窒化膜〔Ｓｉx Ｎy （０
＜ｘ＜１、０＜ｙ＜１）〕膜中またはトップ酸化膜と窒
化膜との界面のキャリアトラップが空間的に（即ち、面
方向および膜厚方向に）離散化して拡がっているため
に、電荷保持特性が、トンネル絶縁膜（ボトム絶縁膜）
厚のほかに、Ｓｉx Ｎy 膜中のキャリアトラップに捕獲
される電荷のエネルギー的および空間的な分布に依存す
る。
【０００７】このトンネル絶縁膜に局所的にリーク電流
パスが発生した場合、ＦＧ型では多くの電荷がリークパ
スを通ってリークして電荷保持特性が低下しやすいのに
対し、ＭＯＮＯＳ型では、電荷蓄積手段が空間的に離散
化されているため、リークパス周辺の局所的な電荷がリ
ークパスを通して局所的にリークするに過ぎず、記憶素
子全体の電荷保持特性が低下しにくい。このため、ＭＯ
ＮＯＳ型においては、トンネル絶縁膜の薄膜化による電
荷保持特性の低下の問題はＦＧ型ほど深刻ではない。
パスが発生した場合、ＦＧ型では多くの電荷がリークパ
スを通ってリークして電荷保持特性が低下しやすいのに
対し、ＭＯＮＯＳ型では、電荷蓄積手段が空間的に離散
化されているため、リークパス周辺の局所的な電荷がリ
ークパスを通して局所的にリークするに過ぎず、記憶素
子全体の電荷保持特性が低下しにくい。このため、ＭＯ
ＮＯＳ型においては、トンネル絶縁膜の薄膜化による電
荷保持特性の低下の問題はＦＧ型ほど深刻ではない。
【０００８】また、不揮発性半導体メモリの大容量化，
高速化を実現するには、ゲート長のスケーリングが必須
であるが、そのためにはトンネル絶縁膜厚のスケーリン
グが必要となる。ＦＧ型では、上記電荷保持特性の低下
のためにトンネル絶縁膜厚のスケーリングが困難であ
り、これがそのままゲート長のスケーリングを困難なも
のとしている。これに対し、ＭＯＮＯＳ型では、トンネ
ル絶縁膜厚を薄くできる分、ゲート長の微細化も進めや
すい。すなわち、ゲート長が極めて短い微細メモリトラ
ンジスタにおけるトンネル絶縁膜のスケーリング性は、
ＭＯＮＯＳ型の方がＦＧ型よりも優れている。
高速化を実現するには、ゲート長のスケーリングが必須
であるが、そのためにはトンネル絶縁膜厚のスケーリン
グが必要となる。ＦＧ型では、上記電荷保持特性の低下
のためにトンネル絶縁膜厚のスケーリングが困難であ
り、これがそのままゲート長のスケーリングを困難なも
のとしている。これに対し、ＭＯＮＯＳ型では、トンネ
ル絶縁膜厚を薄くできる分、ゲート長の微細化も進めや
すい。すなわち、ゲート長が極めて短い微細メモリトラ
ンジスタにおけるトンネル絶縁膜のスケーリング性は、
ＭＯＮＯＳ型の方がＦＧ型よりも優れている。
【０００９】ＭＯＮＯＳ型不揮発性メモリで微細メモリ
セルを実現するにはディスターブ特性の改善が重要であ
り、そのためにはトンネル絶縁膜を通常の膜厚（１．６
ｎｍ〜２．０ｎｍ）より厚く設定する必要が生じてい
る。トンネル絶縁膜を比較的厚膜化した場合、書き込み
速度は０．１〜１０ｍｓｅｃ程度で未だ十分でない。つ
まり、従来のＭＯＮＯＳ型等の不揮発性メモリでは、信
頼性（たとえば、データ保持特性、リードディスターブ
特性あるいはデータ書換え特性など）を十分に満足させ
た場合、書き込み速度は１００μｓｅｃが限界である。
セルを実現するにはディスターブ特性の改善が重要であ
り、そのためにはトンネル絶縁膜を通常の膜厚（１．６
ｎｍ〜２．０ｎｍ）より厚く設定する必要が生じてい
る。トンネル絶縁膜を比較的厚膜化した場合、書き込み
速度は０．１〜１０ｍｓｅｃ程度で未だ十分でない。つ
まり、従来のＭＯＮＯＳ型等の不揮発性メモリでは、信
頼性（たとえば、データ保持特性、リードディスターブ
特性あるいはデータ書換え特性など）を十分に満足させ
た場合、書き込み速度は１００μｓｅｃが限界である。
【００１０】書き込み速度だけを考えると高速化も可能
であるが、今度は信頼性および低電圧化が十分にできな
い。たとえば、チャネルホットエレクトロン（ＣＨＥ）
をソース側から注入するソースサイド注入型ＭＯＮＯＳ
トランジスタが報告されたが（IEEE Electron Device L
etter 19, 1998, pp153 ）、このソースサイド注入型Ｍ
ＯＮＯＳトランジスタでは、動作電圧が書き込み時１２
Ｖ、消去時１４Ｖと高いうえ、リードディスターブ特性
およびデータ書換え特性などの信頼性が十分でない。
であるが、今度は信頼性および低電圧化が十分にできな
い。たとえば、チャネルホットエレクトロン（ＣＨＥ）
をソース側から注入するソースサイド注入型ＭＯＮＯＳ
トランジスタが報告されたが（IEEE Electron Device L
etter 19, 1998, pp153 ）、このソースサイド注入型Ｍ
ＯＮＯＳトランジスタでは、動作電圧が書き込み時１２
Ｖ、消去時１４Ｖと高いうえ、リードディスターブ特性
およびデータ書換え特性などの信頼性が十分でない。
【００１１】その一方、最近になって、従来のＣＨＥ注
入方式によって電荷を離散的なトラップの一部に注入で
きることに着目して、電荷蓄積手段のソース側とドレイ
ン側に独立に２値情報を書き込むことにより１メモリセ
ルあたり２ビットを記録可能な技術が報告された。たと
えば“Extended Abstract of the 1999 International
Conference on Solid State Devices and Materials, T
okyo, 1999, pp.522-523”では、ソースとドレイン間の
電圧印加方向を入れ換えて２ビット情報をＣＨＥ注入に
より書き込み、読み出し時には、書き込み時と逆方向に
所定電圧をソースとドレイン間に印加する、いわゆる
“リバースリード”方法によって書き込み時間が短く蓄
積電荷量が少ない場合でも２ビット情報を確実に読み出
すことを可能としている。また、消去はバンド間トンネ
ル電流を利用したホール注入によって行っている。この
技術によって、書き込み時間の高速化とビットコストの
大幅な低減が可能となった。
入方式によって電荷を離散的なトラップの一部に注入で
きることに着目して、電荷蓄積手段のソース側とドレイ
ン側に独立に２値情報を書き込むことにより１メモリセ
ルあたり２ビットを記録可能な技術が報告された。たと
えば“Extended Abstract of the 1999 International
Conference on Solid State Devices and Materials, T
okyo, 1999, pp.522-523”では、ソースとドレイン間の
電圧印加方向を入れ換えて２ビット情報をＣＨＥ注入に
より書き込み、読み出し時には、書き込み時と逆方向に
所定電圧をソースとドレイン間に印加する、いわゆる
“リバースリード”方法によって書き込み時間が短く蓄
積電荷量が少ない場合でも２ビット情報を確実に読み出
すことを可能としている。また、消去はバンド間トンネ
ル電流を利用したホール注入によって行っている。この
技術によって、書き込み時間の高速化とビットコストの
大幅な低減が可能となった。
【００１２】
【発明が解決しようとする課題】ところが、この従来の
ＣＨＥ注入タイプのＭＯＮＯＳ型の不揮発性メモリで
は、チャネル内を電子を加速して高エネルギー電子（ホ
ットエレクトロン）を発生させることから、ソースとド
レイン間に酸化膜のバリア３．２ｅＶより大きな電圧、
実際には４．５Ｖ程度の電圧印加が必要であり、このソ
ース・ドレイン間電圧を低減することは困難である。こ
のため、書き込み時におけるパンチスルー効果が制限と
なってゲート長のスケーリングが難しいという課題があ
る。
ＣＨＥ注入タイプのＭＯＮＯＳ型の不揮発性メモリで
は、チャネル内を電子を加速して高エネルギー電子（ホ
ットエレクトロン）を発生させることから、ソースとド
レイン間に酸化膜のバリア３．２ｅＶより大きな電圧、
実際には４．５Ｖ程度の電圧印加が必要であり、このソ
ース・ドレイン間電圧を低減することは困難である。こ
のため、書き込み時におけるパンチスルー効果が制限と
なってゲート長のスケーリングが難しいという課題があ
る。
【００１３】また、ＣＨＥ注入方式では、電子をチャネ
ル内で加速させるため書き込み時に数百μＡの電流を必
要とし、その結果、一括して並列書き込み可能なメモリ
セル数を大きくできないという課題もある。
ル内で加速させるため書き込み時に数百μＡの電流を必
要とし、その結果、一括して並列書き込み可能なメモリ
セル数を大きくできないという課題もある。
【００１４】さらに、ＣＨＥ注入方式では、メモリトラ
ンジスタのチャネルに電流を流して書き込みを行うた
め、前記した２ビット記録を目的としてドレイン側とソ
ース側に同時に書き込みを行うことができないという課
題がある。
ンジスタのチャネルに電流を流して書き込みを行うた
め、前記した２ビット記録を目的としてドレイン側とソ
ース側に同時に書き込みを行うことができないという課
題がある。
【００１５】本発明の目的は、ＭＯＮＯＳ型など平面的
に離散化されたキャリアトラップ等の電荷蓄積手段に電
荷を蓄積させて基本動作するメモリトランジスタにおい
て、パンチスルーを抑制しながら少ない電流で極めて高
速に書き込みができ、かつ、ゲート長およびゲート絶縁
膜厚のスケーリング性が良好な不揮発性半導体記憶装置
と、その動作方法（書き込み方法および消去方法）を提
供することである。
に離散化されたキャリアトラップ等の電荷蓄積手段に電
荷を蓄積させて基本動作するメモリトランジスタにおい
て、パンチスルーを抑制しながら少ない電流で極めて高
速に書き込みができ、かつ、ゲート長およびゲート絶縁
膜厚のスケーリング性が良好な不揮発性半導体記憶装置
と、その動作方法（書き込み方法および消去方法）を提
供することである。
【００１６】
【課題を解決するための手段】本発明の第１の観点に係
る不揮発性半導体記憶装置は、基板と、当該基板に設け
られ第１導電型半導体からなるチャネル形成領域と、当
該チャネル形成領域を挟んで上記基板に形成された第２
導電型半導体からなり、動作時にソースまたはドレイン
となる第１および第２不純物領域と、上記チャネル形成
領域上に設けられたゲート絶縁膜と、当該ゲート絶縁膜
上に設けられたゲート電極と、上記チャネル形成領域に
対向した面内および膜厚方向に離散化されて上記ゲート
絶縁膜内に形成され、動作時にホットホールが上記第１
不純物領域および／または第２不純物領域から注入され
る電荷蓄積手段とを有する。好適に、上記ホットホール
はバンド間トンネル電流に起因したホットホールであ
る。
る不揮発性半導体記憶装置は、基板と、当該基板に設け
られ第１導電型半導体からなるチャネル形成領域と、当
該チャネル形成領域を挟んで上記基板に形成された第２
導電型半導体からなり、動作時にソースまたはドレイン
となる第１および第２不純物領域と、上記チャネル形成
領域上に設けられたゲート絶縁膜と、当該ゲート絶縁膜
上に設けられたゲート電極と、上記チャネル形成領域に
対向した面内および膜厚方向に離散化されて上記ゲート
絶縁膜内に形成され、動作時にホットホールが上記第１
不純物領域および／または第２不純物領域から注入され
る電荷蓄積手段とを有する。好適に、上記ホットホール
はバンド間トンネル電流に起因したホットホールであ
る。
【００１７】本発明では１メモリセル当たりの記憶ビッ
ト数は、２ビット／セル、１ビット／セルの何れでもよ
い。前者の場合、上記ゲート絶縁膜は、好適に、上記第
１不純物領域からホットホールが注入される第１領域
と、上記第２不純物領域からホットホールが注入される
第２領域と、上記第１，第２領域間に挟まれ、ホットホ
ールが注入されない第３領域とを有する。また、好適
に、上記電荷蓄積手段が上記第１，第２領域に形成さ
れ、電荷蓄積手段の分布領域が上記第３領域を介して空
間的に分離されている。たとえば、ＭＯＮＯＳ型等の場
合、上記第１，第２領域が複数の膜を積層した積層膜構
造を有し、上記第３領域が単一材料の絶縁膜からなる。
さらに、好適に、上記第１および第２領域上に形成され
たゲート電極と、上記第３領域上に形成されたゲート電
極とが空間的に分離されている。あるいは、上記第１，
第２および第３領域上のゲート電極に対しそれぞれ空間
的に分離した、上記第１領域外側の第１制御ゲートおよ
び上記第２領域外側の第２制御ゲートをさらに有する。
第１および第２領域上のゲート電極と第３領域上のゲー
ト電極が空間的に分離されている場合、２つのメモリト
ランジスタのチャネル形成領域と、その間の選択トラン
ジスタのチャネル形成領域とが直列に連結されている。
ト数は、２ビット／セル、１ビット／セルの何れでもよ
い。前者の場合、上記ゲート絶縁膜は、好適に、上記第
１不純物領域からホットホールが注入される第１領域
と、上記第２不純物領域からホットホールが注入される
第２領域と、上記第１，第２領域間に挟まれ、ホットホ
ールが注入されない第３領域とを有する。また、好適
に、上記電荷蓄積手段が上記第１，第２領域に形成さ
れ、電荷蓄積手段の分布領域が上記第３領域を介して空
間的に分離されている。たとえば、ＭＯＮＯＳ型等の場
合、上記第１，第２領域が複数の膜を積層した積層膜構
造を有し、上記第３領域が単一材料の絶縁膜からなる。
さらに、好適に、上記第１および第２領域上に形成され
たゲート電極と、上記第３領域上に形成されたゲート電
極とが空間的に分離されている。あるいは、上記第１，
第２および第３領域上のゲート電極に対しそれぞれ空間
的に分離した、上記第１領域外側の第１制御ゲートおよ
び上記第２領域外側の第２制御ゲートをさらに有する。
第１および第２領域上のゲート電極と第３領域上のゲー
ト電極が空間的に分離されている場合、２つのメモリト
ランジスタのチャネル形成領域と、その間の選択トラン
ジスタのチャネル形成領域とが直列に連結されている。
【００１８】１ビット／セル記憶の場合、好適に、上記
チャネル形成領域、上記第１および第２不純物領域、上
記ゲート絶縁膜および上記ゲート電極を有するメモリト
ランジスタのゲート長が、上記第１，第２不純物領域双
方からホットホールを注入したとき、上記第１不純物領
域から注入されたホットホールの保持領域と上記第２不
純物領域から注入されたホットホールの保持領域との少
なくとも一部が上記ゲート絶縁膜内で合体するゲート長
以下である。
チャネル形成領域、上記第１および第２不純物領域、上
記ゲート絶縁膜および上記ゲート電極を有するメモリト
ランジスタのゲート長が、上記第１，第２不純物領域双
方からホットホールを注入したとき、上記第１不純物領
域から注入されたホットホールの保持領域と上記第２不
純物領域から注入されたホットホールの保持領域との少
なくとも一部が上記ゲート絶縁膜内で合体するゲート長
以下である。
【００１９】また、本発明では、好適に、上記チャネル
形成領域、上記第１および第２不純物領域、上記ゲート
絶縁膜および上記ゲート電極を有するメモリトランジス
タがワード方向とビット方向とに複数配置され、上記ゲ
ート電極をワード方向に接続する複数のワード線と、当
該複数のワード線に接続され、動作対象のメモリトラン
ジスタが接続された選択ワード線に負電圧を印加し、動
作対象のメモリトランジスタが接続されていない非選択
ワード線に正電圧を印加するワード線駆動回路とをさら
に有する。上記複数のメモリトランジスタは、書き込み
状態のしきい値電圧が消去状態のしきい値電圧より低
い。また、上記第１導電型がｐ型であり、上記第２導電
型がｎ型である。
形成領域、上記第１および第２不純物領域、上記ゲート
絶縁膜および上記ゲート電極を有するメモリトランジス
タがワード方向とビット方向とに複数配置され、上記ゲ
ート電極をワード方向に接続する複数のワード線と、当
該複数のワード線に接続され、動作対象のメモリトラン
ジスタが接続された選択ワード線に負電圧を印加し、動
作対象のメモリトランジスタが接続されていない非選択
ワード線に正電圧を印加するワード線駆動回路とをさら
に有する。上記複数のメモリトランジスタは、書き込み
状態のしきい値電圧が消去状態のしきい値電圧より低
い。また、上記第１導電型がｐ型であり、上記第２導電
型がｎ型である。
【００２０】この不揮発性半導体記憶装置では、分離ソ
ース線型、仮想接地線型など、第１不純物領域（たとえ
ば、ドレイン不純物領域）に接続された共通線と、第２
不純物領域（たとえば、ソース不純物領域）に接続され
た共通線とが独立に制御可能なＮＯＲ型メモリセル方式
が好適である。分離ソース線型では、第１不純物領域が
接続された共通線を第１共通線、第２不純物領域が接続
された共通線を第２共通線という。その場合、第１およ
び第２共通線がそれぞれ階層化されていてもよい。いわ
ゆるＡＮＤ型では、メモリブロック内の内部接続線とし
ての第１および第２副線に対しメモリトランジスタが並
列接続されている。
ース線型、仮想接地線型など、第１不純物領域（たとえ
ば、ドレイン不純物領域）に接続された共通線と、第２
不純物領域（たとえば、ソース不純物領域）に接続され
た共通線とが独立に制御可能なＮＯＲ型メモリセル方式
が好適である。分離ソース線型では、第１不純物領域が
接続された共通線を第１共通線、第２不純物領域が接続
された共通線を第２共通線という。その場合、第１およ
び第２共通線がそれぞれ階層化されていてもよい。いわ
ゆるＡＮＤ型では、メモリブロック内の内部接続線とし
ての第１および第２副線に対しメモリトランジスタが並
列接続されている。
【００２１】本発明の第２の観点に係る不揮発性半導体
記憶装置の動作方法は、基板と、当該基板に設けられ第
１導電型半導体からなるチャネル形成領域と、当該チャ
ネル形成領域を挟んで上記基板に形成された第２導電型
半導体からなり、動作時にソースまたはドレインとなる
第１および第２不純物領域と、上記チャネル形成領域上
に設けられ、上記チャネル形成領域に対向した面内およ
び膜厚方向に離散化された電荷蓄積手段を内部に含むゲ
ート絶縁膜と、当該ゲート絶縁膜上に設けられたゲート
電極とを有する不揮発性半導体記憶装置の動作方法であ
って、書き込み時に、ホットホールを上記第１不純物領
域および／または上記第２不純物領域から上記電荷蓄積
手段に注入する。好適に、このホットホールとして、バ
ンド間トンネル電流に起因したホットホールを用いる。
記憶装置の動作方法は、基板と、当該基板に設けられ第
１導電型半導体からなるチャネル形成領域と、当該チャ
ネル形成領域を挟んで上記基板に形成された第２導電型
半導体からなり、動作時にソースまたはドレインとなる
第１および第２不純物領域と、上記チャネル形成領域上
に設けられ、上記チャネル形成領域に対向した面内およ
び膜厚方向に離散化された電荷蓄積手段を内部に含むゲ
ート絶縁膜と、当該ゲート絶縁膜上に設けられたゲート
電極とを有する不揮発性半導体記憶装置の動作方法であ
って、書き込み時に、ホットホールを上記第１不純物領
域および／または上記第２不純物領域から上記電荷蓄積
手段に注入する。好適に、このホットホールとして、バ
ンド間トンネル電流に起因したホットホールを用いる。
【００２２】この動作方法においても、２ビット／セル
記憶の場合と、１ビット／セル記憶の場合がある。前者
の場合、好適に、書き込み時に、上記第１不純物領域か
ら上記ゲート絶縁膜の第１領域に上記ホットホールを注
入し、当該第１領域へのホットホール注入と独立に、上
記第２不純物領域から上記ゲート絶縁膜内で上記第１領
域と離れた第２領域に上記ホットホールを注入する。後
者の場合、好適に、上記第１不純物領域から注入された
ホットホールの保持領域と、上記第２不純物領域から注
入されたホットホールの保持領域との少なくとも一部
が、上記電荷蓄積手段内で合体する。具体的に、たとえ
ば、上記チャネル形成領域、上記第１および第２不純物
領域、上記ゲート絶縁膜および上記ゲート電極を有する
メモリトランジスタのゲート長が、上記２つのホットホ
ール保持領域の少なくとも一部で合体が起こるゲート長
以下である。
記憶の場合と、１ビット／セル記憶の場合がある。前者
の場合、好適に、書き込み時に、上記第１不純物領域か
ら上記ゲート絶縁膜の第１領域に上記ホットホールを注
入し、当該第１領域へのホットホール注入と独立に、上
記第２不純物領域から上記ゲート絶縁膜内で上記第１領
域と離れた第２領域に上記ホットホールを注入する。後
者の場合、好適に、上記第１不純物領域から注入された
ホットホールの保持領域と、上記第２不純物領域から注
入されたホットホールの保持領域との少なくとも一部
が、上記電荷蓄積手段内で合体する。具体的に、たとえ
ば、上記チャネル形成領域、上記第１および第２不純物
領域、上記ゲート絶縁膜および上記ゲート電極を有する
メモリトランジスタのゲート長が、上記２つのホットホ
ール保持領域の少なくとも一部で合体が起こるゲート長
以下である。
【００２３】本発明では、第１，第２不純物領域がワー
ド方向のセル間で分離している場合（分離ソース線ＮＯ
Ｒ型）、あるいは、第１，第２不純物領域がワード方向
のセル間で共通の場合（ＶＧ型）でも第１領域上のゲー
ト電極と第２領域上のゲート電極が分離している場合
に、同一ワード線に接続されたメモリセルを１回の動作
で一括して書き込みできる。すなわち、上記チャネル形
成領域、上記第１および第２不純物領域、上記ゲート絶
縁膜および上記ゲート電極を有したメモリトランジスタ
がワード方向とビット方向とに複数配置され、ワード方
向の複数のメモリトランジスタごとに上記ゲート電極が
ワード線により共通に接続されているメモリセルアレイ
に対する書き込みにおいて、同一ワード線に接続した全
てのメモリトランジスタに対し、ホットホールを注入す
る上記第１，第２領域に対応した全ての第１，第２不純
物領域に所定の電圧を印加し、ホットホール注入を行わ
ない他の第１，第２領域に対応した第１，第２不純物領
域を電気的フローティング状態とし、上記同一ワード線
に、上記第１，第２不純物領域に印加する電圧との差が
所定の書き込み電圧となる電圧を印加し、当該同一ワー
ド線に接続した全てのメモリトランジスタを１回の動作
で並列に書き込む。
ド方向のセル間で分離している場合（分離ソース線ＮＯ
Ｒ型）、あるいは、第１，第２不純物領域がワード方向
のセル間で共通の場合（ＶＧ型）でも第１領域上のゲー
ト電極と第２領域上のゲート電極が分離している場合
に、同一ワード線に接続されたメモリセルを１回の動作
で一括して書き込みできる。すなわち、上記チャネル形
成領域、上記第１および第２不純物領域、上記ゲート絶
縁膜および上記ゲート電極を有したメモリトランジスタ
がワード方向とビット方向とに複数配置され、ワード方
向の複数のメモリトランジスタごとに上記ゲート電極が
ワード線により共通に接続されているメモリセルアレイ
に対する書き込みにおいて、同一ワード線に接続した全
てのメモリトランジスタに対し、ホットホールを注入す
る上記第１，第２領域に対応した全ての第１，第２不純
物領域に所定の電圧を印加し、ホットホール注入を行わ
ない他の第１，第２領域に対応した第１，第２不純物領
域を電気的フローティング状態とし、上記同一ワード線
に、上記第１，第２不純物領域に印加する電圧との差が
所定の書き込み電圧となる電圧を印加し、当該同一ワー
ド線に接続した全てのメモリトランジスタを１回の動作
で並列に書き込む。
【００２４】また、本発明では書き込み時に、上記第１
および／または第２不純物領域と上記ゲート電極との間
に所定の書き込み電圧を印加する。たとえば、上記チャ
ネル形成領域、上記第１および第２不純物領域、上記ゲ
ート絶縁膜および上記ゲート電極を有したメモリトラン
ジスタがワード方向とビット方向とに複数配置され、ワ
ード方向の複数のメモリトランジスタごとに上記ゲート
電極がワード線により共通に接続されているメモリセル
アレイに対する書き込みにおいて、動作対象のメモリト
ランジスタが接続されている選択ワード線に負電圧を印
加し、動作対象のメモリトランジスタが接続されていな
い非選択ワード線に正電圧を印加する。好適に、書き込
み時に、上記第１および第２不純物領域に同一電圧を印
加する。この電圧印加方法は、２ビット／セル書き込み
でも行うが、とくに１ビット／セル書き込みではホット
ホール注入効率が向上し、望ましい。なお、片方よりホ
ットホールを注入する場合には注入しない側の第１また
は第２不純物領域をオープンとするとよい。また、好適
に、上記チャネル形成領域、上記第１および第２不純物
領域、上記ゲート絶縁膜および上記ゲート電極を有した
メモリトランジスタがワード方向とビット方向とに複数
配置され、ビット方向の複数のメモリトランジスタごと
に上記第１不純物領域が第１共通線により接続され、上
記第２不純物領域が第２共通線により接続されているメ
モリセルアレイに対する書き込みにおいて、動作対象の
メモリトランジスタが接続されている第１および第２共
通線に正電圧を印加し、動作対象のメモリトランジスタ
が接続されていない第１および第２共通線に０Ｖを印加
する。
および／または第２不純物領域と上記ゲート電極との間
に所定の書き込み電圧を印加する。たとえば、上記チャ
ネル形成領域、上記第１および第２不純物領域、上記ゲ
ート絶縁膜および上記ゲート電極を有したメモリトラン
ジスタがワード方向とビット方向とに複数配置され、ワ
ード方向の複数のメモリトランジスタごとに上記ゲート
電極がワード線により共通に接続されているメモリセル
アレイに対する書き込みにおいて、動作対象のメモリト
ランジスタが接続されている選択ワード線に負電圧を印
加し、動作対象のメモリトランジスタが接続されていな
い非選択ワード線に正電圧を印加する。好適に、書き込
み時に、上記第１および第２不純物領域に同一電圧を印
加する。この電圧印加方法は、２ビット／セル書き込み
でも行うが、とくに１ビット／セル書き込みではホット
ホール注入効率が向上し、望ましい。なお、片方よりホ
ットホールを注入する場合には注入しない側の第１また
は第２不純物領域をオープンとするとよい。また、好適
に、上記チャネル形成領域、上記第１および第２不純物
領域、上記ゲート絶縁膜および上記ゲート電極を有した
メモリトランジスタがワード方向とビット方向とに複数
配置され、ビット方向の複数のメモリトランジスタごと
に上記第１不純物領域が第１共通線により接続され、上
記第２不純物領域が第２共通線により接続されているメ
モリセルアレイに対する書き込みにおいて、動作対象の
メモリトランジスタが接続されている第１および第２共
通線に正電圧を印加し、動作対象のメモリトランジスタ
が接続されていない第１および第２共通線に０Ｖを印加
する。
【００２５】消去時に、好適に、上記第１および／また
は第２不純物領域からホットホールが注入されている上
記電荷蓄積手段に対して、直接トンネル効果またはＦＮ
トンネル効果を用いてチャネル全面より電子を注入す
る。
は第２不純物領域からホットホールが注入されている上
記電荷蓄積手段に対して、直接トンネル効果またはＦＮ
トンネル効果を用いてチャネル全面より電子を注入す
る。
【００２６】この不揮発性半導体記憶装置およびその動
作方法は、電荷蓄積手段がチャネル形成領域に対向した
面内および膜厚方向に離散化された、たとえばＭＯＮＯ
Ｓ型、いわゆるナノ結晶などの小粒径導電体を有する微
細粒子型などに好適である。
作方法は、電荷蓄積手段がチャネル形成領域に対向した
面内および膜厚方向に離散化された、たとえばＭＯＮＯ
Ｓ型、いわゆるナノ結晶などの小粒径導電体を有する微
細粒子型などに好適である。
【００２７】本発明に係る不揮発性半導体記憶装置の動
作方法では、メモリトランジスタのチャネル導電型がｎ
型の場合、動作対象のメモリトランジスタが接続され選
択された第１，第２共通線（第１，第２不純物領域）に
所定の正電圧、たとえば５．０Ｖ〜６．０Ｖを印加す
る。また、動作対象のメモリトランジスタが接続され選
択されたワード線（ゲート電極）に所定の負電圧、たと
えば−６．５Ｖ〜−５．０Ｖを印加する。このとき、他
の非選択ワード線に、たとえば０Ｖないし５Ｖ程度の正
電圧を印加し、また他の非選択な第１，第２共通線およ
び基板に０Ｖを印加する。
作方法では、メモリトランジスタのチャネル導電型がｎ
型の場合、動作対象のメモリトランジスタが接続され選
択された第１，第２共通線（第１，第２不純物領域）に
所定の正電圧、たとえば５．０Ｖ〜６．０Ｖを印加す
る。また、動作対象のメモリトランジスタが接続され選
択されたワード線（ゲート電極）に所定の負電圧、たと
えば−６．５Ｖ〜−５．０Ｖを印加する。このとき、他
の非選択ワード線に、たとえば０Ｖないし５Ｖ程度の正
電圧を印加し、また他の非選択な第１，第２共通線およ
び基板に０Ｖを印加する。
【００２８】第１，第２不純物領域の濃度を最適化する
ことにより、この電圧印加条件下で、第１，第２不純物
領域の表面が深い空乏状態となり、エネルギーバンドの
曲がりが急峻となる。このときバンド間トンネル効果に
より電子が価電子帯より導電帯にトンネルし、第１，第
２不純物領域側に流れる。その結果、ホールが発生し、
このホールの一部が電界加速されてホットホールとな
る。第１，第２不純物領域端で発生した高エネルギー電
荷（ホットホール）は、その運動量（方向と大きさ）を
維持しながら殆ど運動エネルギーを失うことなく効率よ
く、しかも高速に電荷蓄積手段（キャリアトラップ）に
注入される。第１，第２不純物領域からの電荷注入箇所
はそれそれ局所的であるが、ゲート長がたとえば１００
ｎｍ以下と短い場合、電荷蓄積手段の分布面内で、第１
不純物領域側からの電荷注入領域と、第２不純物領域側
からの電荷注入領域が中央で少なくとも一部が合体し、
ほぼ全面に対し電荷注入が行われる。このため、当該メ
モリトランジスタのしきい値電圧が大きく低下する。ホ
ール電流自体は小さい（基板電流で２ｎＡ／セル）が、
このように電荷蓄積手段分布面内のほぼ全域に電荷が注
入されることから、必要なしきい値電圧変化を得るため
の書き込み時間は、たとえば２０μｓｅｃ以下と、従来
の並列書き込みが可能なメモリセルと比較して１桁以上
短くなる。
ことにより、この電圧印加条件下で、第１，第２不純物
領域の表面が深い空乏状態となり、エネルギーバンドの
曲がりが急峻となる。このときバンド間トンネル効果に
より電子が価電子帯より導電帯にトンネルし、第１，第
２不純物領域側に流れる。その結果、ホールが発生し、
このホールの一部が電界加速されてホットホールとな
る。第１，第２不純物領域端で発生した高エネルギー電
荷（ホットホール）は、その運動量（方向と大きさ）を
維持しながら殆ど運動エネルギーを失うことなく効率よ
く、しかも高速に電荷蓄積手段（キャリアトラップ）に
注入される。第１，第２不純物領域からの電荷注入箇所
はそれそれ局所的であるが、ゲート長がたとえば１００
ｎｍ以下と短い場合、電荷蓄積手段の分布面内で、第１
不純物領域側からの電荷注入領域と、第２不純物領域側
からの電荷注入領域が中央で少なくとも一部が合体し、
ほぼ全面に対し電荷注入が行われる。このため、当該メ
モリトランジスタのしきい値電圧が大きく低下する。ホ
ール電流自体は小さい（基板電流で２ｎＡ／セル）が、
このように電荷蓄積手段分布面内のほぼ全域に電荷が注
入されることから、必要なしきい値電圧変化を得るため
の書き込み時間は、たとえば２０μｓｅｃ以下と、従来
の並列書き込みが可能なメモリセルと比較して１桁以上
短くなる。
【００２９】一方、２ビット／セル書き込みに最適なメ
モリトランジスタ構造としては、たとえば電荷蓄積手段
（キャリアトラップ等）を含むゲート絶縁膜をチャネル
方向両側に第１，第２領域に分離して、その間の第３領
域には電荷蓄積手段を含まない単一材料の絶縁膜とす
る。この場合、中央の第３領域部分がＭＯＳトランジス
タとして機能する。この構造では、ＭＯＳトランジスタ
のしきい値電圧を予め一定の範囲に制御しておくこと
で、一定の電流で読み出しが行える。すなわち、このＭ
ＯＳトランジスタがない場合、ホットホール注入が過剰
に行われメモリトランジスタのしきい値電圧が大きく低
下すると、読み出し時の電流量がばらつく上、電流消費
も無駄が多い。ところが、本発明ではＭＯＳトランジス
タが存在するため、メモリトランジスタのしきい値電圧
が大きく低下し読み出し電流が増大しようとすると、Ｍ
ＯＳトランジスタがカットオフし、リミッタとして機能
する。このため、このメモリセルではＭＯＳトランジス
タのしきい値電圧が読み出し電流の上限が制御でき、無
駄な電流消費がない。
モリトランジスタ構造としては、たとえば電荷蓄積手段
（キャリアトラップ等）を含むゲート絶縁膜をチャネル
方向両側に第１，第２領域に分離して、その間の第３領
域には電荷蓄積手段を含まない単一材料の絶縁膜とす
る。この場合、中央の第３領域部分がＭＯＳトランジス
タとして機能する。この構造では、ＭＯＳトランジスタ
のしきい値電圧を予め一定の範囲に制御しておくこと
で、一定の電流で読み出しが行える。すなわち、このＭ
ＯＳトランジスタがない場合、ホットホール注入が過剰
に行われメモリトランジスタのしきい値電圧が大きく低
下すると、読み出し時の電流量がばらつく上、電流消費
も無駄が多い。ところが、本発明ではＭＯＳトランジス
タが存在するため、メモリトランジスタのしきい値電圧
が大きく低下し読み出し電流が増大しようとすると、Ｍ
ＯＳトランジスタがカットオフし、リミッタとして機能
する。このため、このメモリセルではＭＯＳトランジス
タのしきい値電圧が読み出し電流の上限が制御でき、無
駄な電流消費がない。
【００３０】また、消去時には、たとえば第１または第
２不純物領域および基板を０Ｖとした状態で、ワード線
に正電圧を印加し、チャネル全面より電子を直接トンネ
ル効果またはＦＮトンネル効果を用いて電荷蓄積手段に
注入する。これにより、しきい値電圧が上昇して消去状
態となる。この消去方法では、何れのトンネル効果を用
いてもブロック一括消去が可能である。
２不純物領域および基板を０Ｖとした状態で、ワード線
に正電圧を印加し、チャネル全面より電子を直接トンネ
ル効果またはＦＮトンネル効果を用いて電荷蓄積手段に
注入する。これにより、しきい値電圧が上昇して消去状
態となる。この消去方法では、何れのトンネル効果を用
いてもブロック一括消去が可能である。
【００３１】
【発明の実施の形態】第１実施形態 図１に、第１実施形態に係る不揮発性メモリ装置の要部
回路構成を示す。図２に、ＮＯＲ型メモリセルアレイの
平面図を、図３に図２のＢ−Ｂ’線に沿った断面側から
見た鳥瞰図を示す。
回路構成を示す。図２に、ＮＯＲ型メモリセルアレイの
平面図を、図３に図２のＢ−Ｂ’線に沿った断面側から
見た鳥瞰図を示す。
【００３２】この不揮発性メモリ装置では、ビット線
（第１共通線）が主ビット線（第１主線）と副ビット線
（第１副線）に階層化され、ソース線（第２共通線）が
主ソース線（第２主線）と副ソース線（第２副線）に階
層化されている。主ビット線ＭＢＬ１に選択トランジス
タＳ１１を介して副ビット線ＳＢＬ１が接続され、主ビ
ット線ＭＢＬ２に選択トランジスタＳ２１を介して副ビ
ット線ＳＢＬ２が接続されている。また、主ソース線Ｍ
ＳＬ１に選択トランジスタＳ１２を介して副ソース線Ｓ
ＳＬ１が接続され、主ソース線ＭＳＬ２に選択トランジ
スタＳ２２を介して副ソース線ＳＳＬ２が接続されてい
る。
（第１共通線）が主ビット線（第１主線）と副ビット線
（第１副線）に階層化され、ソース線（第２共通線）が
主ソース線（第２主線）と副ソース線（第２副線）に階
層化されている。主ビット線ＭＢＬ１に選択トランジス
タＳ１１を介して副ビット線ＳＢＬ１が接続され、主ビ
ット線ＭＢＬ２に選択トランジスタＳ２１を介して副ビ
ット線ＳＢＬ２が接続されている。また、主ソース線Ｍ
ＳＬ１に選択トランジスタＳ１２を介して副ソース線Ｓ
ＳＬ１が接続され、主ソース線ＭＳＬ２に選択トランジ
スタＳ２２を介して副ソース線ＳＳＬ２が接続されてい
る。
【００３３】副ビット線ＳＢＬ１と副ソース線ＳＳＬ１
との間に、メモリトランジスタＭ１１〜Ｍ１ｎ（たとえ
ば、ｎ＝１２８）が並列接続され、副ビット線ＳＢＬ２
と副ソース線ＳＳＬ２との間に、メモリトランジスタＭ
２１〜Ｍ２ｎが並列接続されている。この互いに並列に
接続されたｎ個のメモリトランジスタと、２つの選択ト
ランジスタ（Ｓ１１とＳ１２、又は、Ｓ２１とＳ２２）
とにより、メモリセルアレイを構成する単位ブロックが
構成される。
との間に、メモリトランジスタＭ１１〜Ｍ１ｎ（たとえ
ば、ｎ＝１２８）が並列接続され、副ビット線ＳＢＬ２
と副ソース線ＳＳＬ２との間に、メモリトランジスタＭ
２１〜Ｍ２ｎが並列接続されている。この互いに並列に
接続されたｎ個のメモリトランジスタと、２つの選択ト
ランジスタ（Ｓ１１とＳ１２、又は、Ｓ２１とＳ２２）
とにより、メモリセルアレイを構成する単位ブロックが
構成される。
【００３４】ワード方向に隣接するメモリトランジスタ
Ｍ１１，Ｍ２１，…の各ゲートがワード線ＷＬ１に接続
されている。同様に、メモリトランジスタＭ１２，Ｍ２
２，…の各ゲートがワード線ＷＬ２に接続され、また、
メモリトランジスタＭ１ｎ，Ｍ２ｎ，…の各ゲートがワ
ード線ＷＬｎに接続されている。ワード方向に隣接する
選択トランジスタＳ１１，…は選択線ＳＧ１１により制
御され、選択トランジスタＳ２１，…は選択線ＳＧ２１
により制御される。同様に、ワード方向に隣接する選択
トランジスタＳ１２，…は選択線ＳＧ１２により制御さ
れ、選択トランジスタＳ２２，…は選択線ＳＧ２２によ
り制御される。
Ｍ１１，Ｍ２１，…の各ゲートがワード線ＷＬ１に接続
されている。同様に、メモリトランジスタＭ１２，Ｍ２
２，…の各ゲートがワード線ＷＬ２に接続され、また、
メモリトランジスタＭ１ｎ，Ｍ２ｎ，…の各ゲートがワ
ード線ＷＬｎに接続されている。ワード方向に隣接する
選択トランジスタＳ１１，…は選択線ＳＧ１１により制
御され、選択トランジスタＳ２１，…は選択線ＳＧ２１
により制御される。同様に、ワード方向に隣接する選択
トランジスタＳ１２，…は選択線ＳＧ１２により制御さ
れ、選択トランジスタＳ２２，…は選択線ＳＧ２２によ
り制御される。
【００３５】この微細ＮＯＲ型セルアレイでは、図３に
示すように、半導体基板ＳＵＢの表面にｐウエルＷが形
成されている。ｐウエルＷは、トレンチに絶縁物を埋め
込んでなり平行ストライプ状に配置された素子分離絶縁
層ＩＳＯにより、ワード方向に絶縁分離されている。
示すように、半導体基板ＳＵＢの表面にｐウエルＷが形
成されている。ｐウエルＷは、トレンチに絶縁物を埋め
込んでなり平行ストライプ状に配置された素子分離絶縁
層ＩＳＯにより、ワード方向に絶縁分離されている。
【００３６】素子分離絶縁層ＩＳＯにより分離された各
ｐウエル部分が、メモリトランジスタの能動領域とな
る。能動領域内の幅方向両側で、互いの距離をおいた平
行ストライプ状にｎ型不純物が高濃度に導入され、これ
により、副ビット線ＳＢＬ１，ＳＢＬ２（以下、ＳＢＬ
と表記）および副ソース線ＳＳＬ１，ＳＳＬ２（以下、
ＳＳＬと表記）が形成されている。副ビット線ＳＢＬお
よび副ソース線ＳＳＬ上に絶縁膜を介して直交して、各
ワード線ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４，…（以下、
ＷＬと表記）が等間隔に配線されている。これらのワー
ド線ＷＬは、内部に電荷蓄積手段を含む絶縁膜を介して
ｐウエルＷ上および素子分離絶縁層ＩＳＯ上に接してい
る。副ビット線ＳＢＬと副ソース線ＳＳＬとの間のｐウ
エルＷの部分と、各ワード線ＷＬとの交差部分がメモリ
トランジスタのチャネル形成領域となり、そのチャネル
形成領域に接する副ビット線部分がドレイン、副ソース
線部分がソースとして機能する。
ｐウエル部分が、メモリトランジスタの能動領域とな
る。能動領域内の幅方向両側で、互いの距離をおいた平
行ストライプ状にｎ型不純物が高濃度に導入され、これ
により、副ビット線ＳＢＬ１，ＳＢＬ２（以下、ＳＢＬ
と表記）および副ソース線ＳＳＬ１，ＳＳＬ２（以下、
ＳＳＬと表記）が形成されている。副ビット線ＳＢＬお
よび副ソース線ＳＳＬ上に絶縁膜を介して直交して、各
ワード線ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４，…（以下、
ＷＬと表記）が等間隔に配線されている。これらのワー
ド線ＷＬは、内部に電荷蓄積手段を含む絶縁膜を介して
ｐウエルＷ上および素子分離絶縁層ＩＳＯ上に接してい
る。副ビット線ＳＢＬと副ソース線ＳＳＬとの間のｐウ
エルＷの部分と、各ワード線ＷＬとの交差部分がメモリ
トランジスタのチャネル形成領域となり、そのチャネル
形成領域に接する副ビット線部分がドレイン、副ソース
線部分がソースとして機能する。
【００３７】ワード線ＷＬの上面および側壁は、オフセ
ット絶縁層およびサイドウォール絶縁層（本例では、通
常の層間絶縁層でも可）により覆われている。これら絶
縁層には、所定間隔で副ビット線ＳＢＬに達するビット
コンタクトＢＣと、副ソース線ＳＳＬに達するソースコ
ンタクトＳＣとが形成されている。これらのコンタクト
ＢＣ，ＳＣは、たとえば、ビット方向のメモリトランジ
スタ１２８個ごとに設けられている。また、絶縁層上
を、ビットコンタクトＢＣ上に接触する主ビット線ＭＢ
Ｌ１，ＭＢＬ２，…（以下、ＭＢＬと表記）と、ソース
コンタクトＳＣ上に接触する主ソース線ＭＳＬ１，ＭＳ
Ｌ２，…（以下、ＭＳＬと表記）が交互に、平行ストラ
イプ状に形成されている。
ット絶縁層およびサイドウォール絶縁層（本例では、通
常の層間絶縁層でも可）により覆われている。これら絶
縁層には、所定間隔で副ビット線ＳＢＬに達するビット
コンタクトＢＣと、副ソース線ＳＳＬに達するソースコ
ンタクトＳＣとが形成されている。これらのコンタクト
ＢＣ，ＳＣは、たとえば、ビット方向のメモリトランジ
スタ１２８個ごとに設けられている。また、絶縁層上
を、ビットコンタクトＢＣ上に接触する主ビット線ＭＢ
Ｌ１，ＭＢＬ２，…（以下、ＭＢＬと表記）と、ソース
コンタクトＳＣ上に接触する主ソース線ＭＳＬ１，ＭＳ
Ｌ２，…（以下、ＭＳＬと表記）が交互に、平行ストラ
イプ状に形成されている。
【００３８】この微細ＮＯＲ型セルアレイは、第１共通
線（ビット線）および第２共通線（ソース線）が階層化
され、メモリセルごとにビットコンタクトＢＣおよびソ
ースコンタクトＳＣを形成する必要がない。したがっ
て、コンタクト抵抗自体のバラツキは基本的にない。ビ
ットコンタクトＢＣおよびソースコンタクトＳＣは、た
とえば１２８個のメモリセルごとに設けられるが、この
プラグ形成を自己整合的に行わないときは、オフセット
絶縁層およびサイドウォール絶縁層は必要ない。すなわ
ち、通常の層間絶縁膜を厚く堆積してメモリトランジス
タを埋め込んだ後、通常のフォトリソグラフィとエッチ
ングによりコンタクトを開口する。
線（ビット線）および第２共通線（ソース線）が階層化
され、メモリセルごとにビットコンタクトＢＣおよびソ
ースコンタクトＳＣを形成する必要がない。したがっ
て、コンタクト抵抗自体のバラツキは基本的にない。ビ
ットコンタクトＢＣおよびソースコンタクトＳＣは、た
とえば１２８個のメモリセルごとに設けられるが、この
プラグ形成を自己整合的に行わないときは、オフセット
絶縁層およびサイドウォール絶縁層は必要ない。すなわ
ち、通常の層間絶縁膜を厚く堆積してメモリトランジス
タを埋め込んだ後、通常のフォトリソグラフィとエッチ
ングによりコンタクトを開口する。
【００３９】副線（副ビット線，副ソース線）を不純物
領域で構成した疑似コンタクトレス構造として無駄な空
間が殆どないことから、各層の形成をウエハプロセス限
界の最小線幅Ｆで行った場合、８Ｆ2 に近い非常に小さ
いセル面積で製造できる。さらに、ビット線とソース線
が階層化されており、選択トランジスタＳ１１又はＳ２
１が非選択の単位ブロックにおける並列メモリトランジ
スタ群を主ビット線ＭＢＬ１またはＭＢＬ２から切り離
すため、主ビット線の容量が著しく低減され、高速化、
低消費電力化に有利である。また、選択トランジスタＳ
１２またはＳ２２の働きで、副ソース線を主ソース線か
ら切り離して、低容量化することができる。なお、更な
る高速化のためには、副ビット線ＳＢＬおよび副ソース
線ＳＳＬをシリサイドを張りつけた不純物領域で形成
し、主ビット線ＭＢＬおよび主ソース線ＭＳＬをメタル
配線とするとよい。
領域で構成した疑似コンタクトレス構造として無駄な空
間が殆どないことから、各層の形成をウエハプロセス限
界の最小線幅Ｆで行った場合、８Ｆ2 に近い非常に小さ
いセル面積で製造できる。さらに、ビット線とソース線
が階層化されており、選択トランジスタＳ１１又はＳ２
１が非選択の単位ブロックにおける並列メモリトランジ
スタ群を主ビット線ＭＢＬ１またはＭＢＬ２から切り離
すため、主ビット線の容量が著しく低減され、高速化、
低消費電力化に有利である。また、選択トランジスタＳ
１２またはＳ２２の働きで、副ソース線を主ソース線か
ら切り離して、低容量化することができる。なお、更な
る高速化のためには、副ビット線ＳＢＬおよび副ソース
線ＳＳＬをシリサイドを張りつけた不純物領域で形成
し、主ビット線ＭＢＬおよび主ソース線ＭＳＬをメタル
配線とするとよい。
【００４０】図４に、メモリトランジスタのワード方向
の拡大断面図を示す。図４において、副ビット線ＳＢＬ
と副ソース線ＳＳＬとの間に挟まれ、ワード線ＷＬが交
差する部分が、当該メモリトランジスタのチャネル形成
領域となる。
の拡大断面図を示す。図４において、副ビット線ＳＢＬ
と副ソース線ＳＳＬとの間に挟まれ、ワード線ＷＬが交
差する部分が、当該メモリトランジスタのチャネル形成
領域となる。
【００４１】チャネル形成領域上には、ゲート絶縁膜１
０を介してメモリトランジスタのゲート電極（ワード線
ＷＬ）が積層されている。ワード線ＷＬは、一般に、ｐ
型またはｎ型の不純物が高濃度に導入されて導電化され
たポリシリコン(doped poly-Si) 、又はdoped poly-Si
と高融点金属シリサイドとの積層膜からなる。このワー
ド線ＷＬの実効部分、すなわちソース・ドレイン間距離
に相当するチャネル方向の長さ（ゲート長）は、０．１
μｍ以下、たとえば８０ｎｍ〜９０ｎｍ程度である。
０を介してメモリトランジスタのゲート電極（ワード線
ＷＬ）が積層されている。ワード線ＷＬは、一般に、ｐ
型またはｎ型の不純物が高濃度に導入されて導電化され
たポリシリコン(doped poly-Si) 、又はdoped poly-Si
と高融点金属シリサイドとの積層膜からなる。このワー
ド線ＷＬの実効部分、すなわちソース・ドレイン間距離
に相当するチャネル方向の長さ（ゲート長）は、０．１
μｍ以下、たとえば８０ｎｍ〜９０ｎｍ程度である。
【００４２】本実施形態におけるゲート絶縁膜１０は、
下層から順に、ボトム絶縁膜１１，窒化膜１２，トップ
絶縁膜１３から構成されている。ボトム絶縁膜１１は、
たとえば、酸化膜を形成し、これを窒化処理して用い
る。ボトム絶縁膜１１の膜厚は、使用用途に応じて２．
５ｎｍから６．０ｎｍの範囲内で決めることができ、こ
こでは２．７ｎｍ〜３．５ｎｍに設定されている。
下層から順に、ボトム絶縁膜１１，窒化膜１２，トップ
絶縁膜１３から構成されている。ボトム絶縁膜１１は、
たとえば、酸化膜を形成し、これを窒化処理して用い
る。ボトム絶縁膜１１の膜厚は、使用用途に応じて２．
５ｎｍから６．０ｎｍの範囲内で決めることができ、こ
こでは２．７ｎｍ〜３．５ｎｍに設定されている。
【００４３】窒化膜１２は、たとえば６．０ｎｍの窒化
シリコン（Ｓｉx Ｎy （０＜ｘ＜１，０＜ｙ＜１））膜
から構成されている。この窒化膜１２は、たとえば減圧
ＣＶＤ（ＬＰ−ＣＶＤ）により作製され、膜中にキャリ
アトラップが多く含まれている。窒化膜１２は、プール
フレンケル型（ＰＦ型）の電気伝導特性を示す。
シリコン（Ｓｉx Ｎy （０＜ｘ＜１，０＜ｙ＜１））膜
から構成されている。この窒化膜１２は、たとえば減圧
ＣＶＤ（ＬＰ−ＣＶＤ）により作製され、膜中にキャリ
アトラップが多く含まれている。窒化膜１２は、プール
フレンケル型（ＰＦ型）の電気伝導特性を示す。
【００４４】トップ絶縁膜１３は、窒化膜１２との界面
近傍に深いキャリアトラップを高密度に形成する必要が
あり、このため、例えば成膜後の窒化膜を熱酸化して形
成される。トップ絶縁膜１３をＨＴＯ（High Temperatu
re chemical vapor deposited Oxide)法により形成した
ＳｉＯ2 膜としてもよい。トップ絶縁膜１３がＣＶＤで
形成された場合は熱処理によりこのトラップが形成され
る。トップ絶縁膜１３の膜厚は、ゲート電極（ワード線
ＷＬ）からのホールの注入を有効に阻止してデータ書換
可能な回数の低下防止を図るために、最低でも３．０ｎ
ｍ、好ましくは３．５ｎｍ以上が必要である。
近傍に深いキャリアトラップを高密度に形成する必要が
あり、このため、例えば成膜後の窒化膜を熱酸化して形
成される。トップ絶縁膜１３をＨＴＯ（High Temperatu
re chemical vapor deposited Oxide)法により形成した
ＳｉＯ2 膜としてもよい。トップ絶縁膜１３がＣＶＤで
形成された場合は熱処理によりこのトラップが形成され
る。トップ絶縁膜１３の膜厚は、ゲート電極（ワード線
ＷＬ）からのホールの注入を有効に阻止してデータ書換
可能な回数の低下防止を図るために、最低でも３．０ｎ
ｍ、好ましくは３．５ｎｍ以上が必要である。
【００４５】このような構成のメモリトランジスタの製
造においては、まず、用意した半導体基板ＳＵＢに対し
素子分離絶縁層ＩＳＯおよびｐウエルＷを形成した後
に、副ビット線ＳＢＬおよび副ソース線ＳＳＬとなる不
純物領域をイオン注入法により形成する。また、しきい
値電圧調整用のイオン注入等を必要に応じて行う。
造においては、まず、用意した半導体基板ＳＵＢに対し
素子分離絶縁層ＩＳＯおよびｐウエルＷを形成した後
に、副ビット線ＳＢＬおよび副ソース線ＳＳＬとなる不
純物領域をイオン注入法により形成する。また、しきい
値電圧調整用のイオン注入等を必要に応じて行う。
【００４６】つぎに、半導体基板ＳＵＢ上にゲート絶縁
膜１０を成膜する。具体的に、たとえば、短時間高温熱
処理法（ＲＴＯ法）により１０００℃，１０ｓｅｃの熱
処理を行い、酸化シリコン膜（ボトム絶縁膜１１）を形
成する。つぎに、ボトム絶縁膜１１上にＬＰ−ＣＶＤ法
により窒化シリコン膜（窒化膜１２）を、最終膜厚が６
ｎｍとなるように、これより厚めに堆積する。このＣＶ
Ｄは、たとえば、ジクロロシラン（ＤＣＳ）とアンモニ
アを混合したガスを用い、基板温度７３０℃で行う。形
成した窒化シリコン膜表面を熱酸化法により酸化して、
たとえば３．５ｎｍの酸化シリコン膜（トップ絶縁膜１
３）を形成する。この熱酸化は、たとえばＨ2 Ｏ雰囲気
中で炉温度９５０℃で４０分程度行う。これにより、ト
ラップレベル（窒化シリコン膜の伝導帯からのエネルギ
ー差）が２．０ｅＶ以下の程度の深いキャリアトラップ
が約１〜２×１０13／ｃｍ2 の密度で形成される。ま
た、窒化膜１２が１ｎｍに対し熱酸化シリコン膜（トッ
プ絶縁膜１３）が１．５ｎｍ形成され、この割合で下地
の窒化膜厚が減少し、窒化膜１２の最終膜厚が６ｎｍと
なる。
膜１０を成膜する。具体的に、たとえば、短時間高温熱
処理法（ＲＴＯ法）により１０００℃，１０ｓｅｃの熱
処理を行い、酸化シリコン膜（ボトム絶縁膜１１）を形
成する。つぎに、ボトム絶縁膜１１上にＬＰ−ＣＶＤ法
により窒化シリコン膜（窒化膜１２）を、最終膜厚が６
ｎｍとなるように、これより厚めに堆積する。このＣＶ
Ｄは、たとえば、ジクロロシラン（ＤＣＳ）とアンモニ
アを混合したガスを用い、基板温度７３０℃で行う。形
成した窒化シリコン膜表面を熱酸化法により酸化して、
たとえば３．５ｎｍの酸化シリコン膜（トップ絶縁膜１
３）を形成する。この熱酸化は、たとえばＨ2 Ｏ雰囲気
中で炉温度９５０℃で４０分程度行う。これにより、ト
ラップレベル（窒化シリコン膜の伝導帯からのエネルギ
ー差）が２．０ｅＶ以下の程度の深いキャリアトラップ
が約１〜２×１０13／ｃｍ2 の密度で形成される。ま
た、窒化膜１２が１ｎｍに対し熱酸化シリコン膜（トッ
プ絶縁膜１３）が１．５ｎｍ形成され、この割合で下地
の窒化膜厚が減少し、窒化膜１２の最終膜厚が６ｎｍと
なる。
【００４７】ゲート電極（ワード線ＷＬ）となる導電膜
とオフセット絶縁層（不図示）との積層膜を積層させ、
この積層膜を一括して同一パターンにて加工する。続い
て、図３のメモリセルアレイ構造とするために、サイド
ウォール絶縁層とともに自己整合コンタクトを形成し、
自己整合コンタクトにより表出する副ビット線ＳＢＬお
よび副ソース線ＳＳＬ上に、ビットコンタクトＢＣおよ
びソースコンタクトＳＣを形成する。その後、これらプ
ラグ周囲を層間絶縁膜で埋め込み、層間絶縁膜上に主ビ
ット線ＭＢＬおよび主ソース線ＭＳＬを形成した後、必
要に応じて行う層間絶縁層を介した上層配線の形成およ
びオーバーコート成膜とパッド開口工程等を経て、当該
不揮発性メモリセルアレイを完成させる。
とオフセット絶縁層（不図示）との積層膜を積層させ、
この積層膜を一括して同一パターンにて加工する。続い
て、図３のメモリセルアレイ構造とするために、サイド
ウォール絶縁層とともに自己整合コンタクトを形成し、
自己整合コンタクトにより表出する副ビット線ＳＢＬお
よび副ソース線ＳＳＬ上に、ビットコンタクトＢＣおよ
びソースコンタクトＳＣを形成する。その後、これらプ
ラグ周囲を層間絶縁膜で埋め込み、層間絶縁膜上に主ビ
ット線ＭＢＬおよび主ソース線ＭＳＬを形成した後、必
要に応じて行う層間絶縁層を介した上層配線の形成およ
びオーバーコート成膜とパッド開口工程等を経て、当該
不揮発性メモリセルアレイを完成させる。
【００４８】つぎに、このような構成の不揮発性メモリ
の書き込み時のバイアス設定例および動作について、メ
モリトランジスタＭ１１にデータを書き込む場合を例に
説明する。図５は、書き込み時のバイアス設定条件を示
す回路図、図６は読み出し時のバイアス設定条件を示す
回路図、図７は消去時のバイアス設定条件を示す回路図
である。また、図８は書き込み動作を示す素子断面図、
図９は消去動作を示す素子断面図である。
の書き込み時のバイアス設定例および動作について、メ
モリトランジスタＭ１１にデータを書き込む場合を例に
説明する。図５は、書き込み時のバイアス設定条件を示
す回路図、図６は読み出し時のバイアス設定条件を示す
回路図、図７は消去時のバイアス設定条件を示す回路図
である。また、図８は書き込み動作を示す素子断面図、
図９は消去動作を示す素子断面図である。
【００４９】書き込み時に、図５に示すように、選択ワ
ード線ＷＬ１に所定の負電圧、例えば−６．０Ｖを印加
する。選択主ビット線ＭＢＬ１，選択主ソース線ＭＳＬ
１および選択線ＳＧ１１，ＳＧ１２に所定の正電圧、た
とえば６．０Ｖ＋α（α：トランジスタＳ１１，Ｓ１２
のしきい値電圧）を印加する。また、非選択ワード線Ｗ
Ｌ２〜ＷＬｎに所定の書き込み禁止電圧、たとえば５Ｖ
を印加し、非選択主ビット線ＭＢＬ２，非選択主ソース
線ＭＳＬ２および基板（ｐウエルＷ）に０Ｖを印加す
る。このとき、選択線ＳＧ２１，ＳＧ２２を、電源電圧
ＶCCで保持する。これにより、選択副ビット線ＳＢＬ１
および選択副ソース線ＳＳＬ１に６Ｖが伝達され、非選
択副ビット線ＳＢＬ２および非選択副ソース線ＳＳＬ２
に０Ｖが伝達される。
ード線ＷＬ１に所定の負電圧、例えば−６．０Ｖを印加
する。選択主ビット線ＭＢＬ１，選択主ソース線ＭＳＬ
１および選択線ＳＧ１１，ＳＧ１２に所定の正電圧、た
とえば６．０Ｖ＋α（α：トランジスタＳ１１，Ｓ１２
のしきい値電圧）を印加する。また、非選択ワード線Ｗ
Ｌ２〜ＷＬｎに所定の書き込み禁止電圧、たとえば５Ｖ
を印加し、非選択主ビット線ＭＢＬ２，非選択主ソース
線ＭＳＬ２および基板（ｐウエルＷ）に０Ｖを印加す
る。このとき、選択線ＳＧ２１，ＳＧ２２を、電源電圧
ＶCCで保持する。これにより、選択副ビット線ＳＢＬ１
および選択副ソース線ＳＳＬ１に６Ｖが伝達され、非選
択副ビット線ＳＢＬ２および非選択副ソース線ＳＳＬ２
に０Ｖが伝達される。
【００５０】この書き込み条件下、書き込み対象のメモ
リトランジスタＭ１１において、選択ワード線ＷＬ１に
印加された負電圧により、副ビット線ＳＢＬ１および副
ソース線ＳＳＬ１をなすｎ型不純物領域の表面が深い空
乏状態となり、エネルギーバンドの曲がりが急峻とな
る。このときバンド間トンネル効果により電子が価電子
帯より導電帯にトンネルし、ｎ型不純物領域側に流れ、
その結果、ホールが発生する。発生したホールは、チャ
ネル形成領域の中央部側に若干ドリフトして、そこで電
界加速され、その一部がホットホールとなる。このｎ型
不純物領域端で発生した高エネルギー電荷（ホットホー
ル）は、その運動量（方向と大きさ）を維持しながら殆
ど運動エネルギーを失うことなく効率よく、しかも高速
に電荷蓄積手段であるキャリアトラップに注入される。
リトランジスタＭ１１において、選択ワード線ＷＬ１に
印加された負電圧により、副ビット線ＳＢＬ１および副
ソース線ＳＳＬ１をなすｎ型不純物領域の表面が深い空
乏状態となり、エネルギーバンドの曲がりが急峻とな
る。このときバンド間トンネル効果により電子が価電子
帯より導電帯にトンネルし、ｎ型不純物領域側に流れ、
その結果、ホールが発生する。発生したホールは、チャ
ネル形成領域の中央部側に若干ドリフトして、そこで電
界加速され、その一部がホットホールとなる。このｎ型
不純物領域端で発生した高エネルギー電荷（ホットホー
ル）は、その運動量（方向と大きさ）を維持しながら殆
ど運動エネルギーを失うことなく効率よく、しかも高速
に電荷蓄積手段であるキャリアトラップに注入される。
【００５１】副ビット線ＳＢＬ１をなすｎ型不純物領域
からの電荷注入、副ソース線ＳＳＬ１をなすｎ型不純物
領域からの電荷注入は、それぞれ局所的である。ところ
が、本実施形態におけるメモリトランジスタのゲート長
が１００ｎｍ以下と短いため、図８に示すように、電荷
蓄積手段の分布面内で、ＳＢＬ側からの電荷注入領域１
４ａと、ＳＳＬ側からの電荷注入領域１４ｂが中央で合
体し、ほぼチャネル形成領域全面に対しホール注入が行
われる。このため、当該メモリトランジスタＭ１１のし
きい値電圧が大きく低下し、書き込みがなされる。すな
わち、本実施形態では、ゲート長が短いほど、電荷蓄積
手段のチャネルに対向した全面に効率的にホールが注入
される。
からの電荷注入、副ソース線ＳＳＬ１をなすｎ型不純物
領域からの電荷注入は、それぞれ局所的である。ところ
が、本実施形態におけるメモリトランジスタのゲート長
が１００ｎｍ以下と短いため、図８に示すように、電荷
蓄積手段の分布面内で、ＳＢＬ側からの電荷注入領域１
４ａと、ＳＳＬ側からの電荷注入領域１４ｂが中央で合
体し、ほぼチャネル形成領域全面に対しホール注入が行
われる。このため、当該メモリトランジスタＭ１１のし
きい値電圧が大きく低下し、書き込みがなされる。すな
わち、本実施形態では、ゲート長が短いほど、電荷蓄積
手段のチャネルに対向した全面に効率的にホールが注入
される。
【００５２】一方、同じブロック内の非選択メモリトラ
ンジスタＭ１２，…では、ゲートとソースまたはドレイ
ンとの間に１Ｖしか電圧がかからない。また、他のブロ
ック内の非選択メモリトランジスタＭ２１，Ｍ２２，…
では、ゲートとソースまたはドレインとの間に５Ｖまた
は６Ｖ程度しか電圧がかからない。したがって、電荷蓄
積手段にホールが注入されず、有効に書き込みが禁止さ
れる。
ンジスタＭ１２，…では、ゲートとソースまたはドレイ
ンとの間に１Ｖしか電圧がかからない。また、他のブロ
ック内の非選択メモリトランジスタＭ２１，Ｍ２２，…
では、ゲートとソースまたはドレインとの間に５Ｖまた
は６Ｖ程度しか電圧がかからない。したがって、電荷蓄
積手段にホールが注入されず、有効に書き込みが禁止さ
れる。
【００５３】この書き込み方法では、電荷の電界加速方
向と注入方向がほぼ一致するため、従来のＣＨＥ注入方
式より電荷の注入効率が高い。また、チャネル自体は形
成せずに書き込みを行うため、電流消費が少なくてす
む。ホール電流自体は小さいが、このように電荷蓄積手
段分布面内のほぼ全域に電荷が注入されることから、必
要なしきい値電圧変化を得るための書き込み時間は、た
とえば２０μｓｅｃ以下と従来より１桁以上短くなる。
向と注入方向がほぼ一致するため、従来のＣＨＥ注入方
式より電荷の注入効率が高い。また、チャネル自体は形
成せずに書き込みを行うため、電流消費が少なくてす
む。ホール電流自体は小さいが、このように電荷蓄積手
段分布面内のほぼ全域に電荷が注入されることから、必
要なしきい値電圧変化を得るための書き込み時間は、た
とえば２０μｓｅｃ以下と従来より１桁以上短くなる。
【００５４】図１０に、ゲート電圧Ｖｇ＝−６Ｖの場合
の基板電流とゲート電流のソース／ドレイン（Ｓ／Ｄ）
バイアス電圧依存性を示した。書き込み条件（Ｖｇ＝−
６Ｖ，Ｖｓ＝Ｖｄ＝６Ｖ）下の電流は約２０ｎＡ／μｍ
であり、ゲート幅を１０μｍとすると、ビット当りの書
き込み電流は２００ｎＡ／セルと非常に低い電流値を実
現できた。
の基板電流とゲート電流のソース／ドレイン（Ｓ／Ｄ）
バイアス電圧依存性を示した。書き込み条件（Ｖｇ＝−
６Ｖ，Ｖｓ＝Ｖｄ＝６Ｖ）下の電流は約２０ｎＡ／μｍ
であり、ゲート幅を１０μｍとすると、ビット当りの書
き込み電流は２００ｎＡ／セルと非常に低い電流値を実
現できた。
【００５５】以上の書き込み動作では、書き込みをすべ
き選択セルを含むブロックと、書き込みを禁止すべきブ
ロックをバイアス条件により設定した。本実施形態で
は、全てのブロックを選択し、ワード線ＷＬ１に連なる
セルを一括してページ書き込みすることができる。その
際、上記した注入効率の改善によってビット当たりの書
き込み電流が桁違いに小さくなり、従来のＣＨＥ注入方
式では１バイト（Ｂ）程度であった一括並列書き込み可
能なセル数が、本実施形態では１キロバイト（ｋＢ）程
度と格段に大きくなる。
き選択セルを含むブロックと、書き込みを禁止すべきブ
ロックをバイアス条件により設定した。本実施形態で
は、全てのブロックを選択し、ワード線ＷＬ１に連なる
セルを一括してページ書き込みすることができる。その
際、上記した注入効率の改善によってビット当たりの書
き込み電流が桁違いに小さくなり、従来のＣＨＥ注入方
式では１バイト（Ｂ）程度であった一括並列書き込み可
能なセル数が、本実施形態では１キロバイト（ｋＢ）程
度と格段に大きくなる。
【００５６】読み出しでは、ページ読み出しを基本とす
る。図６に示すように、主ビット線ＭＢＬ１，ＭＢＬ１
２，…に所定のドレイン電圧、たとえば１．０Ｖを印加
する。また、非選択ワード線ＷＬ２，ＷＬ３，…に所定
の読み出し禁止電圧、たとえば−０．３Ｖを印加し、主
ソース線ＭＳＬ１，ＭＳＬ２，および基板（ｐウエル
Ｗ）に０Ｖを印加する。また、全ての選択線ＳＧ１１，
ＳＧ２１，ＳＧ１２，ＳＧ２２を電源電圧ＶCCで保持す
る。この状態で、読み出し対象のワード線ＷＬ１に所定
のゲート電圧、たとえば１．５Ｖ〜２．０Ｖを印加す
る。これにより、ワード線ＷＬ１に接続されたメモリト
ランジスタＭ１１，Ｍ２１，…が書き込み状態に応じて
オンまたはオフし、オンした場合のみ主ビット線電圧が
変化する。この電圧変化を図示しないセンスアンプ等で
増幅して読み出す。
る。図６に示すように、主ビット線ＭＢＬ１，ＭＢＬ１
２，…に所定のドレイン電圧、たとえば１．０Ｖを印加
する。また、非選択ワード線ＷＬ２，ＷＬ３，…に所定
の読み出し禁止電圧、たとえば−０．３Ｖを印加し、主
ソース線ＭＳＬ１，ＭＳＬ２，および基板（ｐウエル
Ｗ）に０Ｖを印加する。また、全ての選択線ＳＧ１１，
ＳＧ２１，ＳＧ１２，ＳＧ２２を電源電圧ＶCCで保持す
る。この状態で、読み出し対象のワード線ＷＬ１に所定
のゲート電圧、たとえば１．５Ｖ〜２．０Ｖを印加す
る。これにより、ワード線ＷＬ１に接続されたメモリト
ランジスタＭ１１，Ｍ２１，…が書き込み状態に応じて
オンまたはオフし、オンした場合のみ主ビット線電圧が
変化する。この電圧変化を図示しないセンスアンプ等で
増幅して読み出す。
【００５７】消去は、モディファイドＦＮ（ＭＦＮ）ト
ンネリングまたは直接トンネリングを用いてチャネル全
面から電子を注入することにより行う。ＭＦＮトンネリ
ングを用て全ブロックを一括消去する場合、たとえば図
７に示すように、全てのワード線ＷＬ１，ＷＬ２，…に
１２Ｖ、全ての主ビット線ＭＢＬ１，ＭＢＬ２、全ての
主ソース線ＭＳＬ１，ＭＳＬ２および基板（ｐウエル
Ｗ）に０Ｖを印加する。このとき、全ての選択線ＳＧ１
１，ＳＧ２１，ＳＧ１２，ＳＧ２２を電源電圧ＶCCで保
持する。
ンネリングまたは直接トンネリングを用いてチャネル全
面から電子を注入することにより行う。ＭＦＮトンネリ
ングを用て全ブロックを一括消去する場合、たとえば図
７に示すように、全てのワード線ＷＬ１，ＷＬ２，…に
１２Ｖ、全ての主ビット線ＭＢＬ１，ＭＢＬ２、全ての
主ソース線ＭＳＬ１，ＭＳＬ２および基板（ｐウエル
Ｗ）に０Ｖを印加する。このとき、全ての選択線ＳＧ１
１，ＳＧ２１，ＳＧ１２，ＳＧ２２を電源電圧ＶCCで保
持する。
【００５８】これにより、図９に示すように、基板側か
ら電子が電荷蓄積手段であるキャリアトラップに注入さ
れ、しきい値電圧が上昇して消去が行われる。この電子
注入による消去は０．４ｍｓｅｃ程度まで低減でき、従
来の直接トンネル効果によるホール注入消去時間の典型
値１００ｍｓｅｃに比べ１桁以上改善された。また、従
来のホール注入による消去では、書き込みに比べ電荷が
ボトム絶縁膜を通過する時間が長いため絶縁膜質の劣化
が懸念されるが、本発明では、ホットホール注入を電荷
通過時間の短い書き込みに利用し消去は電子注入を用い
るため、信頼性が高い。
ら電子が電荷蓄積手段であるキャリアトラップに注入さ
れ、しきい値電圧が上昇して消去が行われる。この電子
注入による消去は０．４ｍｓｅｃ程度まで低減でき、従
来の直接トンネル効果によるホール注入消去時間の典型
値１００ｍｓｅｃに比べ１桁以上改善された。また、従
来のホール注入による消去では、書き込みに比べ電荷が
ボトム絶縁膜を通過する時間が長いため絶縁膜質の劣化
が懸念されるが、本発明では、ホットホール注入を電荷
通過時間の短い書き込みに利用し消去は電子注入を用い
るため、信頼性が高い。
【００５９】図１１に、ボトム絶縁膜厚２．９ｎｍ、ゲ
ート長９０ｎｍのメモリトランジスタの書き込み特性を
示す。書き込み条件は、ゲート電圧Ｖｇを−６Ｖ、ソー
ス電圧Ｖｓおよびドレイン電圧Ｖｄを６Ｖとし、ウエル
電圧を０Ｖとした。書き込み時間とともにしきい値電圧
が低下するが、２０μｓｅｃでしきい値電圧が十分に低
下していることが分かった。このことは、２０μｓで情
報の書き込みが可能なことを示唆している。なお、消去
条件としては、ゲート電圧Ｖｇが１２Ｖ、ソース電圧Ｖ
ｓおよびドレイン電圧Ｖｄが０Ｖ、消去時間が０．３ｍ
ｓｅｃを用いている。
ート長９０ｎｍのメモリトランジスタの書き込み特性を
示す。書き込み条件は、ゲート電圧Ｖｇを−６Ｖ、ソー
ス電圧Ｖｓおよびドレイン電圧Ｖｄを６Ｖとし、ウエル
電圧を０Ｖとした。書き込み時間とともにしきい値電圧
が低下するが、２０μｓｅｃでしきい値電圧が十分に低
下していることが分かった。このことは、２０μｓで情
報の書き込みが可能なことを示唆している。なお、消去
条件としては、ゲート電圧Ｖｇが１２Ｖ、ソース電圧Ｖ
ｓおよびドレイン電圧Ｖｄが０Ｖ、消去時間が０．３ｍ
ｓｅｃを用いている。
【００６０】図１２に、ボトム絶縁膜厚２．５５ｎｍ、
ゲート長９０ｎｍのメモリトランジスタの書き込み特性
を示す。書き込み条件は、ゲート電圧Ｖｇを−６．５
Ｖ、ソース電圧Ｖｓおよびドレイン電圧Ｖｄを５．５Ｖ
とし、ウエル電圧を０Ｖとした。時間とともにしきい値
電圧が低下し、この場合も、２０μｓｅｃでしきい値電
圧が十分に低下して高速に書き込みが行われていること
が分かった。なお、消去条件としては、ゲート電圧Ｖｇ
が１２Ｖ、ソース電圧Ｖｓおよびドレイン電圧Ｖｄが０
Ｖ、消去時間が０．２ｍｓｅｃを用いている。
ゲート長９０ｎｍのメモリトランジスタの書き込み特性
を示す。書き込み条件は、ゲート電圧Ｖｇを−６．５
Ｖ、ソース電圧Ｖｓおよびドレイン電圧Ｖｄを５．５Ｖ
とし、ウエル電圧を０Ｖとした。時間とともにしきい値
電圧が低下し、この場合も、２０μｓｅｃでしきい値電
圧が十分に低下して高速に書き込みが行われていること
が分かった。なお、消去条件としては、ゲート電圧Ｖｇ
が１２Ｖ、ソース電圧Ｖｓおよびドレイン電圧Ｖｄが０
Ｖ、消去時間が０．２ｍｓｅｃを用いている。
【００６１】ゲート長が９０ｎｍと短いメモリトランジ
スタに対し、ソース・ドレイン両側からホットホールの
局所注入を行った場合、十分なしきい値電圧の低下が得
られることが分かった。ゲート長が１８０ｎｍと長い場
合、この条件で中心部にホールの注入が行われないため
しきい値電圧は不十分であった。このため、ゲート長が
９０ｎｍと短くすることでホール注入領域が電荷蓄積手
段のチャネル対向面全域に及ぶことが、しきい値電圧の
低下に大きく寄与していると推測される。以上より、ゲ
ート長が９０ｎｍのＭＯＮＯＳトランジスタで、書き込
み速度２０μｓｅｃが達成された。
スタに対し、ソース・ドレイン両側からホットホールの
局所注入を行った場合、十分なしきい値電圧の低下が得
られることが分かった。ゲート長が１８０ｎｍと長い場
合、この条件で中心部にホールの注入が行われないため
しきい値電圧は不十分であった。このため、ゲート長が
９０ｎｍと短くすることでホール注入領域が電荷蓄積手
段のチャネル対向面全域に及ぶことが、しきい値電圧の
低下に大きく寄与していると推測される。以上より、ゲ
ート長が９０ｎｍのＭＯＮＯＳトランジスタで、書き込
み速度２０μｓｅｃが達成された。
【００６２】書き込み状態、消去状態のメモリトランジ
スタの電流−電圧特性について検討した。この結果、ド
レイン電圧１. ０Ｖでの非選択セルからのオフリーク電
流値は、読み出し時に非選択ワード線を−０．３Ｖ程度
にバイアスしているため、約１ｎＡと小さかった。この
場合の読み出し電流は１μＡ以上であるため、非選択セ
ルの誤読み出しが生じることはない。したがって、ゲー
ト長９０ｎｍのＭＯＮＯＳ型メモリトランジスタにおい
て読み出し時のパンチスルー耐圧のマージンは十分ある
ことが分かった。また、ゲート電圧１．５Ｖでのリード
ディスターブ特性も評価したが、３×１０8 ｓｅｃ以上
時間経過後でも読み出しが可能であることが分かった。
スタの電流−電圧特性について検討した。この結果、ド
レイン電圧１. ０Ｖでの非選択セルからのオフリーク電
流値は、読み出し時に非選択ワード線を−０．３Ｖ程度
にバイアスしているため、約１ｎＡと小さかった。この
場合の読み出し電流は１μＡ以上であるため、非選択セ
ルの誤読み出しが生じることはない。したがって、ゲー
ト長９０ｎｍのＭＯＮＯＳ型メモリトランジスタにおい
て読み出し時のパンチスルー耐圧のマージンは十分ある
ことが分かった。また、ゲート電圧１．５Ｖでのリード
ディスターブ特性も評価したが、３×１０8 ｓｅｃ以上
時間経過後でも読み出しが可能であることが分かった。
【００６３】図１３に、ボトム絶縁膜厚２．９ｎｍのメ
モリトランジスタのデータ書き換え特性を示す。書き込
みおよび消去条件は、図１１と同じとした。この図より
１０万回までのしきい値電圧差のナローイング(narrowi
ng) は小さく、書き換え回数１０万回を満足しているこ
とが分かった。図１４に、ボトム絶縁膜厚２．５５ｎｍ
のメモリトランジスタのデータ書き換え特性を示す。書
き込み条件は、バイアス電圧が図１１と同じで、書き込
み時間を１０μｓｅｃと短くした。消去条件は、バイア
ス電圧が図１２と同じで、消去時間を０．４ｍｓｅｃと
長くした。この図より、書き換え回数１０万回を満足し
ていることが分かり、ボトム絶縁膜厚が異なる場合も、
同様な高信頼性が得られることが分った。なお、以上の
何れの場合も、書き換え回数１００万回までは十分なし
きい値電圧差が維持されていることを確認した。
モリトランジスタのデータ書き換え特性を示す。書き込
みおよび消去条件は、図１１と同じとした。この図より
１０万回までのしきい値電圧差のナローイング(narrowi
ng) は小さく、書き換え回数１０万回を満足しているこ
とが分かった。図１４に、ボトム絶縁膜厚２．５５ｎｍ
のメモリトランジスタのデータ書き換え特性を示す。書
き込み条件は、バイアス電圧が図１１と同じで、書き込
み時間を１０μｓｅｃと短くした。消去条件は、バイア
ス電圧が図１２と同じで、消去時間を０．４ｍｓｅｃと
長くした。この図より、書き換え回数１０万回を満足し
ていることが分かり、ボトム絶縁膜厚が異なる場合も、
同様な高信頼性が得られることが分った。なお、以上の
何れの場合も、書き換え回数１００万回までは十分なし
きい値電圧差が維持されていることを確認した。
【００６４】また、データ保持特性は１×１０5 回のデ
ータ書換え後で８５℃、１０年を満足した。
ータ書換え後で８５℃、１０年を満足した。
【００６５】以上より、ゲート長９０ｎｍのＭＯＮＯＳ
型不揮発性メモリトランジスタとして十分な特性が得ら
れていることを確かめることができた。
型不揮発性メモリトランジスタとして十分な特性が得ら
れていることを確かめることができた。
【００６６】以下、第２〜第５実施形態に、第１実施形
態のメモリセルアレイの構成およびパターンの変更例に
ついて説明する。
態のメモリセルアレイの構成およびパターンの変更例に
ついて説明する。
【００６７】第２実施形態 図１５は、第２実施形態に係る分離ソース線ＮＯＲ型の
不揮発性半導体メモリのメモリセルアレイの概略構成を
示す回路図である。
不揮発性半導体メモリのメモリセルアレイの概略構成を
示す回路図である。
【００６８】この不揮発性メモリ装置では、ＮＯＲ型メ
モリセルアレイの各メモリセルがメモリトランジスタ１
個で構成されている。図１５に示すように、メモリトラ
ンジスタＭ１１〜Ｍ２２が行列状に配置され、これらト
ランジスタ間がワード線、ビット線および分離型ソース
線によって配線されている。すなわち、ビット方向に隣
接するメモリトランジスタＭ１１およびＭ１２の各ドレ
インがビット線ＢＬ１に接続され、各ソースがソース線
ＳＬ１に接続されている。同様に、ビット方向に隣接す
るメモリトランジスタＭ２１およびＭ２２の各ドレイン
がビット線ＢＬ２に接続され、各ソースがソース線ＳＬ
２に接続されている。また、ワード方向に隣接するメモ
リトランジスタＭ１１とＭ２１の各ゲートがワード線Ｗ
Ｌ１に接続され、同様に、ワード方向に隣接するメモリ
トランジスタＭ１２とＭ２２の各ゲートがワード線ＷＬ
２に接続されている。メモリセルアレイ全体では、この
ようなセル配置およびセル間接続が繰り返されている。
モリセルアレイの各メモリセルがメモリトランジスタ１
個で構成されている。図１５に示すように、メモリトラ
ンジスタＭ１１〜Ｍ２２が行列状に配置され、これらト
ランジスタ間がワード線、ビット線および分離型ソース
線によって配線されている。すなわち、ビット方向に隣
接するメモリトランジスタＭ１１およびＭ１２の各ドレ
インがビット線ＢＬ１に接続され、各ソースがソース線
ＳＬ１に接続されている。同様に、ビット方向に隣接す
るメモリトランジスタＭ２１およびＭ２２の各ドレイン
がビット線ＢＬ２に接続され、各ソースがソース線ＳＬ
２に接続されている。また、ワード方向に隣接するメモ
リトランジスタＭ１１とＭ２１の各ゲートがワード線Ｗ
Ｌ１に接続され、同様に、ワード方向に隣接するメモリ
トランジスタＭ１２とＭ２２の各ゲートがワード線ＷＬ
２に接続されている。メモリセルアレイ全体では、この
ようなセル配置およびセル間接続が繰り返されている。
【００６９】図１６は、第２実施形態に係る微細ＮＯＲ
型セルアレイの概略平面図である。また、図１７は、図
１６のＡ−Ａ’線に沿った断面側から見た鳥瞰図であ
る。
型セルアレイの概略平面図である。また、図１７は、図
１６のＡ−Ａ’線に沿った断面側から見た鳥瞰図であ
る。
【００７０】この微細ＮＯＲ型メモリセルアレイでは、
図１７に示すように、ｐ型半導体基板ＳＵＢ（ｐウエル
でも可）の表面にトレンチまたはＬＯＣＯＳなどから素
子分離絶縁層ＩＳＯが形成されている。素子分離絶縁層
ＩＳＯは、図１６に示すように、ビット方向（図１５の
縦方向）に長い平行ストライプ状に配置されている。素
子分離絶縁層ＩＳＯにほぼ直交して、各ワード線ＷＬ
１，ＷＬ２，ＷＬ３，ＷＬ４，…が等間隔に配線されて
いる。このワード線は、第１実施形態と同様、ボトム絶
縁膜，窒化膜，トップ絶縁膜からなるゲート絶縁膜上に
積層したポリシリコン等のゲート電極から構成されてい
る。
図１７に示すように、ｐ型半導体基板ＳＵＢ（ｐウエル
でも可）の表面にトレンチまたはＬＯＣＯＳなどから素
子分離絶縁層ＩＳＯが形成されている。素子分離絶縁層
ＩＳＯは、図１６に示すように、ビット方向（図１５の
縦方向）に長い平行ストライプ状に配置されている。素
子分離絶縁層ＩＳＯにほぼ直交して、各ワード線ＷＬ
１，ＷＬ２，ＷＬ３，ＷＬ４，…が等間隔に配線されて
いる。このワード線は、第１実施形態と同様、ボトム絶
縁膜，窒化膜，トップ絶縁膜からなるゲート絶縁膜上に
積層したポリシリコン等のゲート電極から構成されてい
る。
【００７１】各素子分離絶縁層ＩＳＯの間隔内の能動領
域において、各ワード線の離間スペースに、基板ＳＵＢ
と逆導電型の不純物が高濃度に導入されてソース不純物
領域Ｓとドレイン不純物領域Ｄとが交互に形成されてい
る。このソース不純物領域Ｓとドレイン不純物領域Ｄ
は、その大きさがワード方向（図１５の横方向）には素
子分離絶縁層ＩＳＯの間隔のみで規定され、ビット方向
にはワード線間隔のみで規定される。したがって、ソー
ス不純物領域Ｓとドレイン不純物領域Ｄは、その大きさ
と配置のばらつきに関しマスク合わせの誤差が殆ど導入
されないことから、極めて均一に形成されている。
域において、各ワード線の離間スペースに、基板ＳＵＢ
と逆導電型の不純物が高濃度に導入されてソース不純物
領域Ｓとドレイン不純物領域Ｄとが交互に形成されてい
る。このソース不純物領域Ｓとドレイン不純物領域Ｄ
は、その大きさがワード方向（図１５の横方向）には素
子分離絶縁層ＩＳＯの間隔のみで規定され、ビット方向
にはワード線間隔のみで規定される。したがって、ソー
ス不純物領域Ｓとドレイン不純物領域Ｄは、その大きさ
と配置のばらつきに関しマスク合わせの誤差が殆ど導入
されないことから、極めて均一に形成されている。
【００７２】ワード線の上部および側壁は、絶縁層で覆
われている。すなわち、ワード線ＷＬ１，ＷＬ２，…の
上部に同じパターンにてオフセット絶縁層が配置され、
オフセット絶縁層、その下のゲート電極（ワード線）お
よびゲート絶縁膜からなる積層パターンの両側壁に、サ
イドウォール絶縁層が形成されている。このオフセット
絶縁層およびサイドウォール絶縁層により、各ワード線
同士のスペース部分に、ワード線に沿って細長い自己整
合コンタクトホールが開口されている。
われている。すなわち、ワード線ＷＬ１，ＷＬ２，…の
上部に同じパターンにてオフセット絶縁層が配置され、
オフセット絶縁層、その下のゲート電極（ワード線）お
よびゲート絶縁膜からなる積層パターンの両側壁に、サ
イドウォール絶縁層が形成されている。このオフセット
絶縁層およびサイドウォール絶縁層により、各ワード線
同士のスペース部分に、ワード線に沿って細長い自己整
合コンタクトホールが開口されている。
【００７３】ソース不純物領域Ｓまたはドレイン不純物
領域Ｄに一部重なるように、自己整合コンタクトホール
内に導電性材料が互い違いに埋め込まれ、これによりビ
ットコンタクトＢＣおよびソースコンタクトＳＣが形成
されている。これらコンタクトＢＣ，ＳＣの形成では、
自己整合コンタクトホール全域を埋め込むように導電材
料を堆積し、その上に、エッチングマスク用のレジスト
パターンを形成する。このとき、レジストパターンを自
己整合コンタクトホールの幅より一回り大きくし、ま
た、一部を素子分離絶縁層ＩＳＯに重ねる。そして、こ
のレジストパターンをマスクとしてレジストパターン周
囲の導電材料をエッチングにより除去する。これによ
り、２種類のコンタクトＢＣ，ＳＣが同時に形成され
る。
領域Ｄに一部重なるように、自己整合コンタクトホール
内に導電性材料が互い違いに埋め込まれ、これによりビ
ットコンタクトＢＣおよびソースコンタクトＳＣが形成
されている。これらコンタクトＢＣ，ＳＣの形成では、
自己整合コンタクトホール全域を埋め込むように導電材
料を堆積し、その上に、エッチングマスク用のレジスト
パターンを形成する。このとき、レジストパターンを自
己整合コンタクトホールの幅より一回り大きくし、ま
た、一部を素子分離絶縁層ＩＳＯに重ねる。そして、こ
のレジストパターンをマスクとしてレジストパターン周
囲の導電材料をエッチングにより除去する。これによ
り、２種類のコンタクトＢＣ，ＳＣが同時に形成され
る。
【００７４】図示しない絶縁膜でコンタクト周囲の凹部
が埋め込まれている。この絶縁膜上を、ビットコンタク
トＢＣ上に接触するビット線ＢＬ１，ＢＬ２，…と、ソ
ースコンタクトＳＣ上に接触するソース線ＳＬ１，…が
交互に、平行ストライプ状に形成されている。
が埋め込まれている。この絶縁膜上を、ビットコンタク
トＢＣ上に接触するビット線ＢＬ１，ＢＬ２，…と、ソ
ースコンタクトＳＣ上に接触するソース線ＳＬ１，…が
交互に、平行ストライプ状に形成されている。
【００７５】この微細ＮＯＲ型セルアレイは、そのビッ
ト線またはソース線に対するコンタクト形成が、自己整
合コンタクトホールの形成と、プラグの形成により達成
される。自己整合コンタクトホールの形成では、ワード
線との絶縁分離が達成されるとともに、ソース不純物領
域Ｓまたはドレイン不純物領域Ｄの表出面が均一に形成
される。そして、ビットコンタクトＢＣおよびソースコ
ンタクトＳＣの形成は、この自己整合コンタクトホール
内のソース不純物領域Ｓまたはドレイン不純物領域Ｄの
表出面に対して行う。したがって、各プラグの基板接触
面は、そのビット方向のサイズがほぼ自己整合コンタク
トホールの形成により決められ、その分、コンタクト面
積のバラツキは小さい。
ト線またはソース線に対するコンタクト形成が、自己整
合コンタクトホールの形成と、プラグの形成により達成
される。自己整合コンタクトホールの形成では、ワード
線との絶縁分離が達成されるとともに、ソース不純物領
域Ｓまたはドレイン不純物領域Ｄの表出面が均一に形成
される。そして、ビットコンタクトＢＣおよびソースコ
ンタクトＳＣの形成は、この自己整合コンタクトホール
内のソース不純物領域Ｓまたはドレイン不純物領域Ｄの
表出面に対して行う。したがって、各プラグの基板接触
面は、そのビット方向のサイズがほぼ自己整合コンタク
トホールの形成により決められ、その分、コンタクト面
積のバラツキは小さい。
【００７６】ビットコンタクトＢＣまたはソースコンタ
クトＳＣと、ワード線との絶縁分離が容易である。すな
わち、ワード線形成時に一括してオフセット絶縁層を形
成しておき、その後、絶縁膜の成膜と、全面エッチング
（エッチバック）を行うだけでサイドウォール絶縁層が
形成される。また、ビットコンタクトＢＣとソースコン
タクトＳＣ、さらに、ビット線とソース線が同一階層の
導電層をパターンニングして形成されるため、配線構造
が極めて簡素であり、工程数も少なく、製造コストを低
く抑えるのに有利な構造となっている。しかも、無駄な
空間が殆どないことから、各層の形成をウエハプロセス
限界の最小線幅Ｆで行った場合、８Ｆ2 に近い非常に小
さいセル面積で製造できる。
クトＳＣと、ワード線との絶縁分離が容易である。すな
わち、ワード線形成時に一括してオフセット絶縁層を形
成しておき、その後、絶縁膜の成膜と、全面エッチング
（エッチバック）を行うだけでサイドウォール絶縁層が
形成される。また、ビットコンタクトＢＣとソースコン
タクトＳＣ、さらに、ビット線とソース線が同一階層の
導電層をパターンニングして形成されるため、配線構造
が極めて簡素であり、工程数も少なく、製造コストを低
く抑えるのに有利な構造となっている。しかも、無駄な
空間が殆どないことから、各層の形成をウエハプロセス
限界の最小線幅Ｆで行った場合、８Ｆ2 に近い非常に小
さいセル面積で製造できる。
【００７７】第２実施形態に係るＭＯＮＯＳ型メモリト
ランジスタの素子構造は、基本的な構造は第１実施形態
と同様である。ただし、この第２実施形態におけるメモ
リトランジスタでは、ソース不純物領域Ｓとドレイン不
純物領域Ｄとの対向方向（チャネル方向）とワード線Ｗ
Ｌの配線方向が直交する。したがって、ゲート長は、ほ
ぼワード線幅で決まる。
ランジスタの素子構造は、基本的な構造は第１実施形態
と同様である。ただし、この第２実施形態におけるメモ
リトランジスタでは、ソース不純物領域Ｓとドレイン不
純物領域Ｄとの対向方向（チャネル方向）とワード線Ｗ
Ｌの配線方向が直交する。したがって、ゲート長は、ほ
ぼワード線幅で決まる。
【００７８】このような構成のメモリトランジスタの製
造においては、ソースとドレインとなる不純物領域Ｓ，
Ｄの形成をワード線の形成後に行うことが、第１実施形
態と大きく異なる。すなわち、第１実施形態と同様に、
素子分離絶縁層ＩＳＯ，ゲート絶縁膜１０およびゲート
電極膜の成膜と加工を行った後に、形成したパターンと
自己整合的にソース不純物領域Ｓおよびドレイン不純物
領域Ｄを、イオン注入法により形成する。
造においては、ソースとドレインとなる不純物領域Ｓ，
Ｄの形成をワード線の形成後に行うことが、第１実施形
態と大きく異なる。すなわち、第１実施形態と同様に、
素子分離絶縁層ＩＳＯ，ゲート絶縁膜１０およびゲート
電極膜の成膜と加工を行った後に、形成したパターンと
自己整合的にソース不純物領域Ｓおよびドレイン不純物
領域Ｄを、イオン注入法により形成する。
【００７９】続いて、図１７のメモリセルアレイ構造と
するために、サイドウォール絶縁層とともに自己整合コ
ンタクトホールを形成し、自己整合コンタクトホールに
より表出するソースおよびドレイン不純物領域Ｓ，Ｄ上
にビットコンタクトＢＣおよびソースコンタクトＳＣを
形成する。その後、これらコンタクト周囲を層間絶縁膜
で埋め込み、層間絶縁膜上にビット線およびソース線を
形成した後、必要に応じて行う層間絶縁層を介した上層
配線の形成およびオーバーコート成膜とパッド開口工程
等を経て、当該不揮発性メモリセルアレイを完成させ
る。
するために、サイドウォール絶縁層とともに自己整合コ
ンタクトホールを形成し、自己整合コンタクトホールに
より表出するソースおよびドレイン不純物領域Ｓ，Ｄ上
にビットコンタクトＢＣおよびソースコンタクトＳＣを
形成する。その後、これらコンタクト周囲を層間絶縁膜
で埋め込み、層間絶縁膜上にビット線およびソース線を
形成した後、必要に応じて行う層間絶縁層を介した上層
配線の形成およびオーバーコート成膜とパッド開口工程
等を経て、当該不揮発性メモリセルアレイを完成させ
る。
【００８０】第１実施形態では、副ビット線ＳＢＬおよ
び副ソース線ＳＳＬに選択トランジスタを介してトラン
ジスタのソース・ドレイン不純物領域に伝達した。本実
施形態では、第１実施形態で副ビット線ＳＢＬおよび副
ソース線ＳＳＬに伝達した電圧を、ビット線ＢＬおよび
ソース線ＳＬに直に印加する。これにより、第１実施形
態と同様な動作、すなわち書き込み，読み出しおよび消
去が可能となる。各トランジスタにおける電荷の注入等
のされ方は第１実施形態と同様であり、ここでの説明は
省略する。
び副ソース線ＳＳＬに選択トランジスタを介してトラン
ジスタのソース・ドレイン不純物領域に伝達した。本実
施形態では、第１実施形態で副ビット線ＳＢＬおよび副
ソース線ＳＳＬに伝達した電圧を、ビット線ＢＬおよび
ソース線ＳＬに直に印加する。これにより、第１実施形
態と同様な動作、すなわち書き込み，読み出しおよび消
去が可能となる。各トランジスタにおける電荷の注入等
のされ方は第１実施形態と同様であり、ここでの説明は
省略する。
【００８１】なお、本実施形態の変形として、ソース線
および／またはビット線を第１実施形態と同様にして半
導体不純物領域から構成し、３２〜１２８個のメモリセ
ルごとにコンタクトを介して、この不純物領域をそれぞ
れメタル配線に接続させた場合でも、第１実施形態と同
様な効果が得られる。
および／またはビット線を第１実施形態と同様にして半
導体不純物領域から構成し、３２〜１２８個のメモリセ
ルごとにコンタクトを介して、この不純物領域をそれぞ
れメタル配線に接続させた場合でも、第１実施形態と同
様な効果が得られる。
【００８２】第３実施形態 第３実施形態は、上記した第２実施形態のメモリセルア
レイ構造の変形に関する。図１８は、自己整合技術と蛇
行ソース線を用いた微細ＮＯＲ型メモリセルアレイの概
略平面図である。
レイ構造の変形に関する。図１８は、自己整合技術と蛇
行ソース線を用いた微細ＮＯＲ型メモリセルアレイの概
略平面図である。
【００８３】このＮＯＲ型セルアレイでは、図示せぬｎ
ウエルの表面に縦帯状のトレンチまたはＬＯＣＯＳなど
素子分離絶縁層ＩＳＯが等間隔でビット方向（図１８の
縦方向）に配置されている。素子分離絶縁層ＩＳＯにほ
ぼ直交して、各ワード線ＷＬm-2 ，ＷＬm-1 ，ＷＬm ，
ＷＬm+1 が等間隔に配線されている。このワード線構造
は、前述の実施形態と同様に、ボトム絶縁膜，窒化膜，
トップ絶縁膜及びゲート電極の積層膜から構成されてい
る。
ウエルの表面に縦帯状のトレンチまたはＬＯＣＯＳなど
素子分離絶縁層ＩＳＯが等間隔でビット方向（図１８の
縦方向）に配置されている。素子分離絶縁層ＩＳＯにほ
ぼ直交して、各ワード線ＷＬm-2 ，ＷＬm-1 ，ＷＬm ，
ＷＬm+1 が等間隔に配線されている。このワード線構造
は、前述の実施形態と同様に、ボトム絶縁膜，窒化膜，
トップ絶縁膜及びゲート電極の積層膜から構成されてい
る。
【００８４】各素子分離絶縁層の間隔内の能動領域にお
いて、各ワード線の離間スペースに、例えばｎ型不純物
が高濃度に導入されてソース不純物領域Ｓとドレイン不
純物領域Ｄとが交互に形成されている。このソース不純
物領域Ｓとドレイン不純物領域Ｄは、その大きさがワー
ド方向（図１８の横方向）には素子分離絶縁層ＩＳＯの
間隔のみで規定され、ビット方向にはワード線間隔のみ
で規定される。したがって、ソース不純物領域Ｓとドレ
イン不純物領域Ｄは、その大きさと配置のばらつきに関
しマスク合わせの誤差が殆ど導入されないことから、極
めて均一に形成されている。
いて、各ワード線の離間スペースに、例えばｎ型不純物
が高濃度に導入されてソース不純物領域Ｓとドレイン不
純物領域Ｄとが交互に形成されている。このソース不純
物領域Ｓとドレイン不純物領域Ｄは、その大きさがワー
ド方向（図１８の横方向）には素子分離絶縁層ＩＳＯの
間隔のみで規定され、ビット方向にはワード線間隔のみ
で規定される。したがって、ソース不純物領域Ｓとドレ
イン不純物領域Ｄは、その大きさと配置のばらつきに関
しマスク合わせの誤差が殆ど導入されないことから、極
めて均一に形成されている。
【００８５】各ワード線の周囲は、サイドウォール絶縁
層を形成するだけで、ソース不純物領域Ｓとドレイン不
純物領域Ｄとに対し、ビット線接続用のコンタクトホー
ルとソース線接続用のコンタクトホールとが２度のセル
フアラインコンタクト技術を同時に転用しながら形成さ
れる。しかも、上記プロセスはフォトマスクが不要とな
る。したがって、先に述べたようにソース不純物領域Ｓ
とドレイン不純物領域Ｄの大きさや配置が均一な上に、
これに対して２次元的に自己整合して形成されるビット
線またはソース線接続用のコンタクトホールの大きさも
極めて均一となる。また、上記コンタクトホールはソー
ス不純物領域Ｓとドレイン不純物領域Ｄの面積に対し、
ほぼ最大限の大きさを有している。
層を形成するだけで、ソース不純物領域Ｓとドレイン不
純物領域Ｄとに対し、ビット線接続用のコンタクトホー
ルとソース線接続用のコンタクトホールとが２度のセル
フアラインコンタクト技術を同時に転用しながら形成さ
れる。しかも、上記プロセスはフォトマスクが不要とな
る。したがって、先に述べたようにソース不純物領域Ｓ
とドレイン不純物領域Ｄの大きさや配置が均一な上に、
これに対して２次元的に自己整合して形成されるビット
線またはソース線接続用のコンタクトホールの大きさも
極めて均一となる。また、上記コンタクトホールはソー
ス不純物領域Ｓとドレイン不純物領域Ｄの面積に対し、
ほぼ最大限の大きさを有している。
【００８６】その上でビット方向に配線されているソー
ス線ＳＬn-1 ，ＳＬn ，ＳＬn+1 （以下、ＳＬと表記）
は、ドレイン不純物領域Ｄを避けながら素子分離絶縁層
ＩＳＯ上とソース不純物領域Ｓ上に蛇行して配置され、
上記ソース線接続用のコンタクトホールを介して、下層
の各ソース不純物領域Ｓに接続されている。ソース線Ｓ
Ｌ上には、第２の層間絶縁膜を介してビット線ＢＬn-1
，ＢＬn ，ＢＬn+1 （以下、ＢＬと表記）が等間隔で
配線されている。このビット線ＢＬは、能動領域上方に
位置し、ビット線接続用のコンタクトホールを介して、
下層の各ドレイン不純物領域Ｄに接続されている。
ス線ＳＬn-1 ，ＳＬn ，ＳＬn+1 （以下、ＳＬと表記）
は、ドレイン不純物領域Ｄを避けながら素子分離絶縁層
ＩＳＯ上とソース不純物領域Ｓ上に蛇行して配置され、
上記ソース線接続用のコンタクトホールを介して、下層
の各ソース不純物領域Ｓに接続されている。ソース線Ｓ
Ｌ上には、第２の層間絶縁膜を介してビット線ＢＬn-1
，ＢＬn ，ＢＬn+1 （以下、ＢＬと表記）が等間隔で
配線されている。このビット線ＢＬは、能動領域上方に
位置し、ビット線接続用のコンタクトホールを介して、
下層の各ドレイン不純物領域Ｄに接続されている。
【００８７】このような構成のセルパターンでは、上記
したように、ソース不純物領域Ｓとドレイン不純物領域
Ｄの形成がマスク合わせの影響を受けにくく、また、ビ
ット線接続用のコンタクトホールとソース線接続用のコ
ンタクトホールが、２度のセルフアライン技術を一括転
用して形成されることから、コンタクトホールがセル面
積縮小の制限要素とはならず、ウエハプロセス限界の最
小線幅Ｆでソース配線等ができ、しかも、無駄な空間が
殆どないことから、６Ｆ2 に近い非常に小さいセル面積
が実現できる。
したように、ソース不純物領域Ｓとドレイン不純物領域
Ｄの形成がマスク合わせの影響を受けにくく、また、ビ
ット線接続用のコンタクトホールとソース線接続用のコ
ンタクトホールが、２度のセルフアライン技術を一括転
用して形成されることから、コンタクトホールがセル面
積縮小の制限要素とはならず、ウエハプロセス限界の最
小線幅Ｆでソース配線等ができ、しかも、無駄な空間が
殆どないことから、６Ｆ2 に近い非常に小さいセル面積
が実現できる。
【００８８】第４実施形態 第４実施形態は、いわゆる仮想接地型と称される、共通
ソース線ＮＯＲ型の不揮発性メモリ装置に関する。図１
９は、仮想接地ＮＯＲ型のメモリセルアレイ構成を示す
回路図である。また、図２０は、仮想接地ＮＯＲ型のメ
モリセルアレイの概略平面図である。
ソース線ＮＯＲ型の不揮発性メモリ装置に関する。図１
９は、仮想接地ＮＯＲ型のメモリセルアレイ構成を示す
回路図である。また、図２０は、仮想接地ＮＯＲ型のメ
モリセルアレイの概略平面図である。
【００８９】このメモリセルアレイでは、図１５のよう
にソース線が分離されておらず、共通化されている。こ
の共通化されたソース線は隣りのメモリセルを動作させ
るときはビット線として機能する。したがって、このメ
モリセルアレイでは、ビット方向の配線は全て“ビット
線”と称する。各ビット線ＢＬ１〜ＢＬ３は、図２０に
示すように、半導体の不純物領域からなる拡散層配線
（副ビット線ＳＢＬ１，ＳＢＬ２，…）と、図示しない
ビットコンタクトを介して各副ビット線ＳＢＬ１，ＳＢ
Ｌ２，…に接続されたメタル配線（主ビット線ＭＢＬ
１，ＭＢＬ２，…）とからなる。このメモリセルアレイ
のパターンでは、素子分離絶縁層ＩＳＯが全くなく、そ
の分、第１〜第３実施形態のメモリセルアレイよりセル
面積が縮小されている。なお、その１本おき、たとえば
ビット線ＢＬ１とＢＬ３を、図示しないビットコンタク
トを介して上層のメタル配線に接続させてもよい。
にソース線が分離されておらず、共通化されている。こ
の共通化されたソース線は隣りのメモリセルを動作させ
るときはビット線として機能する。したがって、このメ
モリセルアレイでは、ビット方向の配線は全て“ビット
線”と称する。各ビット線ＢＬ１〜ＢＬ３は、図２０に
示すように、半導体の不純物領域からなる拡散層配線
（副ビット線ＳＢＬ１，ＳＢＬ２，…）と、図示しない
ビットコンタクトを介して各副ビット線ＳＢＬ１，ＳＢ
Ｌ２，…に接続されたメタル配線（主ビット線ＭＢＬ
１，ＭＢＬ２，…）とからなる。このメモリセルアレイ
のパターンでは、素子分離絶縁層ＩＳＯが全くなく、そ
の分、第１〜第３実施形態のメモリセルアレイよりセル
面積が縮小されている。なお、その１本おき、たとえば
ビット線ＢＬ１とＢＬ３を、図示しないビットコンタク
トを介して上層のメタル配線に接続させてもよい。
【００９０】本実施形態では、第１実施形態で副ビット
線ＳＢＬおよび副ソース線ＳＳＬに伝達した電圧を、主
ビット線ＭＢＬおよび主ソース線ＳＬに直に印加する。
これにより、第１実施形態と同様な動作、すなわち書き
込み，読み出しおよび消去が可能となる。各トランジス
タにおける電荷の注入等のされ方は第１実施形態と同様
であり、ここでの説明は省略する。仮想接地ＮＯＲ型で
は、ソース線が共通化されているため、一般に、ワード
方向に隣接したメモリトランジスタへの誤書き込みが問
題となる。しかし、本発明では、ソース側とドレイン側
双方から電荷注入して初めて大きなしきい値電圧変化と
なることから、ワード方向に隣接した非選択メモリトラ
ンジスタは誤書き込みされにくいという利点がある。
線ＳＢＬおよび副ソース線ＳＳＬに伝達した電圧を、主
ビット線ＭＢＬおよび主ソース線ＳＬに直に印加する。
これにより、第１実施形態と同様な動作、すなわち書き
込み，読み出しおよび消去が可能となる。各トランジス
タにおける電荷の注入等のされ方は第１実施形態と同様
であり、ここでの説明は省略する。仮想接地ＮＯＲ型で
は、ソース線が共通化されているため、一般に、ワード
方向に隣接したメモリトランジスタへの誤書き込みが問
題となる。しかし、本発明では、ソース側とドレイン側
双方から電荷注入して初めて大きなしきい値電圧変化と
なることから、ワード方向に隣接した非選択メモリトラ
ンジスタは誤書き込みされにくいという利点がある。
【００９１】第５実施形態 第５実施形態は、いわゆるＦＧ型におけるＨｉＣＲ型と
同様の、共通ソース線ＮＯＲ型の不揮発性メモリ装置に
関する。図２１は、第５実施形態に係わるメモリセルア
レイの概略平面図である。なお、メモリセルアレイの回
路図は、第４実施形態と同様であり図１９が適用され
る。
同様の、共通ソース線ＮＯＲ型の不揮発性メモリ装置に
関する。図２１は、第５実施形態に係わるメモリセルア
レイの概略平面図である。なお、メモリセルアレイの回
路図は、第４実施形態と同様であり図１９が適用され
る。
【００９２】このメモリセルアレイでは、図２１のよう
に、ワード方向に隣接する２つのメモリトランジスタ間
でソース線（主ソース線ＭＳＬおよび副ソース線ＳＳ
Ｌ）が共通に設けられている。したがって、素子分離絶
縁層ＩＳＯは、副線（副ビット線ＳＢＬｎ，ＳＢＬｎ＋
１および副ソース線ＳＳＬ）３本ごとに設けられてい
る。このメモリセルアレイのパターンでは、第１〜第３
実施形態と比較すると素子分離絶縁層ＩＳＯが少なく、
その分、第１〜第３実施形態のメモリセルアレイよりセ
ル面積が縮小されている。
に、ワード方向に隣接する２つのメモリトランジスタ間
でソース線（主ソース線ＭＳＬおよび副ソース線ＳＳ
Ｌ）が共通に設けられている。したがって、素子分離絶
縁層ＩＳＯは、副線（副ビット線ＳＢＬｎ，ＳＢＬｎ＋
１および副ソース線ＳＳＬ）３本ごとに設けられてい
る。このメモリセルアレイのパターンでは、第１〜第３
実施形態と比較すると素子分離絶縁層ＩＳＯが少なく、
その分、第１〜第３実施形態のメモリセルアレイよりセ
ル面積が縮小されている。
【００９３】本実施形態では、第１実施形態で副ビット
線ＳＢＬおよび副ソース線ＳＳＬに伝達した電圧を、主
ビット線ＭＢＬおよび主ソース線ＳＬに直に印加する。
これにより、第１実施形態と同様な動作、すなわち書き
込み，読み出しおよび消去が可能となる。各トランジス
タにおける電荷の注入等のされ方は第１実施形態と同様
であり、ここでの説明は省略する。また、仮想接地ＮＯ
Ｒ型と同様、ソース側とドレイン側双方から電荷注入し
て初めて大きなしきい値電圧変化となることから、ワー
ド方向に隣接した非選択メモリトランジスタは誤書き込
みされにくいという利点がある。
線ＳＢＬおよび副ソース線ＳＳＬに伝達した電圧を、主
ビット線ＭＢＬおよび主ソース線ＳＬに直に印加する。
これにより、第１実施形態と同様な動作、すなわち書き
込み，読み出しおよび消去が可能となる。各トランジス
タにおける電荷の注入等のされ方は第１実施形態と同様
であり、ここでの説明は省略する。また、仮想接地ＮＯ
Ｒ型と同様、ソース側とドレイン側双方から電荷注入し
て初めて大きなしきい値電圧変化となることから、ワー
ド方向に隣接した非選択メモリトランジスタは誤書き込
みされにくいという利点がある。
【００９４】以下、２ビット／セル書き込みに適した構
造のメモリセルを有する実施形態を説明する。
造のメモリセルを有する実施形態を説明する。
【００９５】第６実施形態 第６実施形態は、２ビット／セル書き込みが容易な分離
ソース線ＮＯＲ型の不揮発性メモリに関する。図２２
に、メモリセルアレイの４セル分の回路図を示す。な
お、このメモリセルアレイは、図１のメモリセルアレイ
の要部を拡大して示すものである。また、図２３に、第
６実施形態に係るメモリトランジスタの構造を断面図に
より示す。
ソース線ＮＯＲ型の不揮発性メモリに関する。図２２
に、メモリセルアレイの４セル分の回路図を示す。な
お、このメモリセルアレイは、図１のメモリセルアレイ
の要部を拡大して示すものである。また、図２３に、第
６実施形態に係るメモリトランジスタの構造を断面図に
より示す。
【００９６】図２３に示すメモリトランジスタは、その
ゲート絶縁膜が、副ビット線ＳＢＬｉ側のゲート絶縁膜
１０ａと、副ビット線ＳＢＬｉ＋１側のゲート絶縁膜１
０ｂとから構成されている。両ゲート絶縁膜１０ａ，１
０ｂは、チャネル中央部上の単層の絶縁膜１４を挟んで
空間的に分離されている。両ゲート絶縁膜１０ａ，１０
ｂそれぞれが、第１実施形態におけるゲート絶縁膜１０
と同様の膜構造を有する。すなわち、ゲート絶縁膜１０
ａは、下層から順に、ボトム絶縁膜１１ａ（ＦＮトンネ
ル窒化膜），窒化膜１２ａ，トップ絶縁膜１３ａから構
成されている。同様に、ゲート絶縁膜１０ｂは、下層か
ら順に、ボトム絶縁膜１１ｂ（ＦＮトンネル窒化膜），
窒化膜１２ｂ，トップ絶縁膜１３ｂから構成されてい
る。ボトム絶縁膜１１ａ，１１ｂ，窒化膜１２ａ，１２
ｂ，トップ絶縁膜１３ａ，１３ｂそれぞれは、第１実施
形態におけるボトム絶縁膜１１，窒化膜１２，トップ絶
縁膜１３と同様の材料、膜厚で、同様の成膜法により形
成される。
ゲート絶縁膜が、副ビット線ＳＢＬｉ側のゲート絶縁膜
１０ａと、副ビット線ＳＢＬｉ＋１側のゲート絶縁膜１
０ｂとから構成されている。両ゲート絶縁膜１０ａ，１
０ｂは、チャネル中央部上の単層の絶縁膜１４を挟んで
空間的に分離されている。両ゲート絶縁膜１０ａ，１０
ｂそれぞれが、第１実施形態におけるゲート絶縁膜１０
と同様の膜構造を有する。すなわち、ゲート絶縁膜１０
ａは、下層から順に、ボトム絶縁膜１１ａ（ＦＮトンネ
ル窒化膜），窒化膜１２ａ，トップ絶縁膜１３ａから構
成されている。同様に、ゲート絶縁膜１０ｂは、下層か
ら順に、ボトム絶縁膜１１ｂ（ＦＮトンネル窒化膜），
窒化膜１２ｂ，トップ絶縁膜１３ｂから構成されてい
る。ボトム絶縁膜１１ａ，１１ｂ，窒化膜１２ａ，１２
ｂ，トップ絶縁膜１３ａ，１３ｂそれぞれは、第１実施
形態におけるボトム絶縁膜１１，窒化膜１２，トップ絶
縁膜１３と同様の材料、膜厚で、同様の成膜法により形
成される。
【００９７】ここで、ゲート絶縁膜１０ｂの窒化膜１２
ｂを中心とした領域を“第１領域Ｒ１”、ゲート絶縁膜
１０ａの窒化膜１２ａを中心とした領域を“第２領域Ｒ
２”、絶縁膜１４部分を“第３領域Ｒ３”という。本実
施形態では、電荷蓄積手段（キャリアトラップ）の主分
布領域（第１領域Ｒ１および第２領域Ｒ２）が空間的に
分離され、その間の領域（第３領域Ｒ３）が単一材料の
絶縁膜からなる。このため、互いに離れた２つのメモリ
領域を有するメモリトランジスタと、その２つのメモリ
領域間に形成され、メモリトランジスタとゲート電極が
共通なＭＯＳトランジスタが一体的に集積化された素子
構造となっている。
ｂを中心とした領域を“第１領域Ｒ１”、ゲート絶縁膜
１０ａの窒化膜１２ａを中心とした領域を“第２領域Ｒ
２”、絶縁膜１４部分を“第３領域Ｒ３”という。本実
施形態では、電荷蓄積手段（キャリアトラップ）の主分
布領域（第１領域Ｒ１および第２領域Ｒ２）が空間的に
分離され、その間の領域（第３領域Ｒ３）が単一材料の
絶縁膜からなる。このため、互いに離れた２つのメモリ
領域を有するメモリトランジスタと、その２つのメモリ
領域間に形成され、メモリトランジスタとゲート電極が
共通なＭＯＳトランジスタが一体的に集積化された素子
構造となっている。
【００９８】この構造の利点は種々ある。その一つは、
電荷注入範囲が限定されることで、過剰の電荷注入がさ
れにくいことにある。また、他の利点は、詳細は後述す
るが、可変しきい値電圧素子であるメモリトランジスタ
のほかに、しきい値電圧が一定なＭＯＳトランジスタに
よりチャネルのＯＮ／ＯＦＦが制御できる点にある。さ
らに、高温保持時に、蓄積電荷が横方向に拡散しないの
で信頼性に優れる点も大きな利点である。
電荷注入範囲が限定されることで、過剰の電荷注入がさ
れにくいことにある。また、他の利点は、詳細は後述す
るが、可変しきい値電圧素子であるメモリトランジスタ
のほかに、しきい値電圧が一定なＭＯＳトランジスタに
よりチャネルのＯＮ／ＯＦＦが制御できる点にある。さ
らに、高温保持時に、蓄積電荷が横方向に拡散しないの
で信頼性に優れる点も大きな利点である。
【００９９】両ゲート絶縁膜１０ａ，１０ｂ間の絶縁膜
１４は、たとえばＣＶＤ法により形成した酸化シリコン
膜からなり、両ゲート絶縁膜間を埋め込むように形成さ
れている。
１４は、たとえばＣＶＤ法により形成した酸化シリコン
膜からなり、両ゲート絶縁膜間を埋め込むように形成さ
れている。
【０１００】このゲート絶縁膜構造の種々ある形成方法
の一例では、まず、第１実施形態と同様に全面にボトム
絶縁膜（ＦＮトンネル窒化膜），窒化膜，トップ絶縁膜
の積層膜を形成した後、チャネル中央部上で、この積層
膜を一部エッチングにより除去する。これにより、ゲー
ト絶縁膜１０ａ，１０ｂが空間的に分離して形成され
る。全面に酸化シリコン膜を厚く堆積させ、酸化シリコ
ン膜表面からエッチバックを行う。そして、ゲート絶縁
膜１０ａ，１０ｂ上の絶縁膜が除去され、ゲート絶縁膜
１０ａ，１０ｂ間が絶縁膜１４で埋まった段階でエッチ
バックを停止すると、当該ゲート絶縁膜構造が完成す
る。なお、このエッチバック時のオーバエッ０チングを
防止すため、ゲート絶縁膜１０ａ，１０ｂ上に予めにエ
ッチングストッパ膜、たとえば窒化シリコン膜を薄く形
成してもよい。その後は、第１実施形態と同様にしてワ
ード線ＷＬの形成工程等を経て、当該メモリトランジス
タを完成させる。
の一例では、まず、第１実施形態と同様に全面にボトム
絶縁膜（ＦＮトンネル窒化膜），窒化膜，トップ絶縁膜
の積層膜を形成した後、チャネル中央部上で、この積層
膜を一部エッチングにより除去する。これにより、ゲー
ト絶縁膜１０ａ，１０ｂが空間的に分離して形成され
る。全面に酸化シリコン膜を厚く堆積させ、酸化シリコ
ン膜表面からエッチバックを行う。そして、ゲート絶縁
膜１０ａ，１０ｂ上の絶縁膜が除去され、ゲート絶縁膜
１０ａ，１０ｂ間が絶縁膜１４で埋まった段階でエッチ
バックを停止すると、当該ゲート絶縁膜構造が完成す
る。なお、このエッチバック時のオーバエッ０チングを
防止すため、ゲート絶縁膜１０ａ，１０ｂ上に予めにエ
ッチングストッパ膜、たとえば窒化シリコン膜を薄く形
成してもよい。その後は、第１実施形態と同様にしてワ
ード線ＷＬの形成工程等を経て、当該メモリトランジス
タを完成させる。
【０１０１】つぎに、このような構成の不揮発性メモリ
の動作について、ワード線ＷＬ１に接続された複数のメ
モリトランジスタＭ１１，Ｍ２１，…を例に説明する。
図２４（Ａ）は、書き込み時のバイアス設定条件を示す
回路図、図２４（Ｂ）は書き込み動作を示す素子断面
図、図２５（Ａ），（Ｂ）は読み出し時のバイアス設定
条件を示す回路図、図２６（Ａ）は消去時のバイアス設
定条件を示す回路図、図２６（Ｂ）消去動作を示す素子
断面図である。
の動作について、ワード線ＷＬ１に接続された複数のメ
モリトランジスタＭ１１，Ｍ２１，…を例に説明する。
図２４（Ａ）は、書き込み時のバイアス設定条件を示す
回路図、図２４（Ｂ）は書き込み動作を示す素子断面
図、図２５（Ａ），（Ｂ）は読み出し時のバイアス設定
条件を示す回路図、図２６（Ａ）は消去時のバイアス設
定条件を示す回路図、図２６（Ｂ）消去動作を示す素子
断面図である。
【０１０２】書き込みは、同一ワード線（ここでは、Ｗ
Ｌ１）に連なるメモリセルに対し並列に一括して行う。
図２４に示すように、メモリトランジスタの第１，第２
領域Ｒ１，Ｒ２のどちらに書き込みを行うかによって、
副ビット線ＳＢＬ１，ＳＢＬ２，…および副ソース線Ｓ
ＳＬ１，ＳＳＬ２，…の電圧印加の設定パターンを決め
る。すなわち、図２４の例では、メモリトランジスタＭ
１１の第１領域Ｒ１と、メモリトランジスタＭ２１の第
１，第２領域Ｒ１，Ｒ２とにホットホール注入を行うこ
ととし、それに対応して副ビット線ＳＢＬ１，ＳＢＬ２
と副ソース線ＳＳＬ２に、所定の正電圧、たとえば５〜
６Ｖ程度の電圧を印加する。ホットホール注入を行わな
い残りの副線、ここでは副ソース線ＳＳＬ１はオープン
とし、電気的フローティング状態とする。また、選択ワ
ード線ＷＬ１に所定の負電圧、たとえば−６Ｖを印加
し、他の非非選択ワード線ＷＬ２〜ＷＬｎに所定の書き
込み禁止電圧、たとえば０Ｖを印加し、基板（ｐウエル
Ｗ）に０Ｖを印加する。
Ｌ１）に連なるメモリセルに対し並列に一括して行う。
図２４に示すように、メモリトランジスタの第１，第２
領域Ｒ１，Ｒ２のどちらに書き込みを行うかによって、
副ビット線ＳＢＬ１，ＳＢＬ２，…および副ソース線Ｓ
ＳＬ１，ＳＳＬ２，…の電圧印加の設定パターンを決め
る。すなわち、図２４の例では、メモリトランジスタＭ
１１の第１領域Ｒ１と、メモリトランジスタＭ２１の第
１，第２領域Ｒ１，Ｒ２とにホットホール注入を行うこ
ととし、それに対応して副ビット線ＳＢＬ１，ＳＢＬ２
と副ソース線ＳＳＬ２に、所定の正電圧、たとえば５〜
６Ｖ程度の電圧を印加する。ホットホール注入を行わな
い残りの副線、ここでは副ソース線ＳＳＬ１はオープン
とし、電気的フローティング状態とする。また、選択ワ
ード線ＷＬ１に所定の負電圧、たとえば−６Ｖを印加
し、他の非非選択ワード線ＷＬ２〜ＷＬｎに所定の書き
込み禁止電圧、たとえば０Ｖを印加し、基板（ｐウエル
Ｗ）に０Ｖを印加する。
【０１０３】この書き込み条件下、書き込み対象行の複
数のメモリトランジスタにおいて、選択ワード線ＷＬ１
に印加された負電圧により、所定の正電圧（５〜６Ｖ）
が印加された副ビット線ＳＢＬ１，ＳＢＬ２および副ソ
ース線ＳＳＬ２をなすｎ型不純物領域の表面が深い空乏
状態となり、エネルギーバンドの曲がりが急峻となる。
このときバンド間トンネル効果により電子が価電子帯よ
り導電帯にトンネルし、ｎ型不純物領域側に流れ、その
結果、ホールが発生する。発生したホールは、チャネル
形成領域の中央部側に若干ドリフトして、そこで電界加
速され、その一部がホットホールとなる。このｎ型不純
物領域端で発生した高エネルギー電荷（ホットホール）
は、その運動量（方向と大きさ）を維持しながら殆ど運
動エネルギーを失うことなく効率よく、しかも高速に電
荷蓄積手段であるキャリアトラップに注入される。この
結果、メモリトランジスタしきい値電圧が、消去状態の
Ｖthe ２．０〜２．５Ｖから低下して、書き込み状態の
Ｖthp （≦０．５Ｖ）に変化する。
数のメモリトランジスタにおいて、選択ワード線ＷＬ１
に印加された負電圧により、所定の正電圧（５〜６Ｖ）
が印加された副ビット線ＳＢＬ１，ＳＢＬ２および副ソ
ース線ＳＳＬ２をなすｎ型不純物領域の表面が深い空乏
状態となり、エネルギーバンドの曲がりが急峻となる。
このときバンド間トンネル効果により電子が価電子帯よ
り導電帯にトンネルし、ｎ型不純物領域側に流れ、その
結果、ホールが発生する。発生したホールは、チャネル
形成領域の中央部側に若干ドリフトして、そこで電界加
速され、その一部がホットホールとなる。このｎ型不純
物領域端で発生した高エネルギー電荷（ホットホール）
は、その運動量（方向と大きさ）を維持しながら殆ど運
動エネルギーを失うことなく効率よく、しかも高速に電
荷蓄積手段であるキャリアトラップに注入される。この
結果、メモリトランジスタしきい値電圧が、消去状態の
Ｖthe ２．０〜２．５Ｖから低下して、書き込み状態の
Ｖthp （≦０．５Ｖ）に変化する。
【０１０４】一方、非選択行のメモリトランジスタＭ１
２，２２，…では、ゲートとソースまたはドレインとの
間に５〜６Ｖしか電圧がかからない。したがって、電荷
蓄積手段にホットホールが注入されず、有効に書き込み
が禁止される。
２，２２，…では、ゲートとソースまたはドレインとの
間に５〜６Ｖしか電圧がかからない。したがって、電荷
蓄積手段にホットホールが注入されず、有効に書き込み
が禁止される。
【０１０５】この書き込み方法では、電荷の電界加速方
向と注入方向がほぼ一致するため、従来のＣＨＥ注入方
式より電荷の注入効率が高い。また、チャネル自体は形
成せずに書き込みを行うため、電流消費が少なくてす
む。ホール電流自体は小さいが、このように電荷蓄積手
段分布面内のほぼ全域に電荷が注入されることから、必
要なしきい値電圧変化を得るための書き込み時間は、た
とえば２０μｓｅｃ以下と従来より１桁以上短くなる。
また、この書き込みでは、副ビット線ＳＢＬ１をなすｎ
型不純物領域からの電荷注入、副ソース線ＳＳＬ１をな
すｎ型不純物領域からの電荷注入は、それぞれ局所的で
ある。すなわち、本実施形態では、電荷を注入できる領
域が第１領域Ｒ１または第２領域Ｒ２に限定されるた
め、過剰の書き込みが防止できる。
向と注入方向がほぼ一致するため、従来のＣＨＥ注入方
式より電荷の注入効率が高い。また、チャネル自体は形
成せずに書き込みを行うため、電流消費が少なくてす
む。ホール電流自体は小さいが、このように電荷蓄積手
段分布面内のほぼ全域に電荷が注入されることから、必
要なしきい値電圧変化を得るための書き込み時間は、た
とえば２０μｓｅｃ以下と従来より１桁以上短くなる。
また、この書き込みでは、副ビット線ＳＢＬ１をなすｎ
型不純物領域からの電荷注入、副ソース線ＳＳＬ１をな
すｎ型不純物領域からの電荷注入は、それぞれ局所的で
ある。すなわち、本実施形態では、電荷を注入できる領
域が第１領域Ｒ１または第２領域Ｒ２に限定されるた
め、過剰の書き込みが防止できる。
【０１０６】さらに、副線ＳＢＬ，ＳＳＬへの印加電圧
の組合せを設定しワード線を立ち下げるだけの１回の動
作でページ書き込みができる。その際、上記した注入効
率の改善によってビット当たりの書き込み電流が桁違い
に小さくなり、従来のＣＨＥ注入方式では１バイト
（Ｂ）程度であった一括並列書き込み可能なセル数が、
本実施形態では１キロバイト（ｋＢ）程度と格段に大き
くなる。なお、ページ書き込みを行わない場合は、書き
込みをすべき選択セル列と、書き込みを禁止すべき非選
択セル列をバイアス条件により区別し、その選択セル列
のみに対する書き込みも可能である。
の組合せを設定しワード線を立ち下げるだけの１回の動
作でページ書き込みができる。その際、上記した注入効
率の改善によってビット当たりの書き込み電流が桁違い
に小さくなり、従来のＣＨＥ注入方式では１バイト
（Ｂ）程度であった一括並列書き込み可能なセル数が、
本実施形態では１キロバイト（ｋＢ）程度と格段に大き
くなる。なお、ページ書き込みを行わない場合は、書き
込みをすべき選択セル列と、書き込みを禁止すべき非選
択セル列をバイアス条件により区別し、その選択セル列
のみに対する書き込みも可能である。
【０１０７】読み出しでは、ページ読み出しを基本とす
る。第２領域Ｒ２のビットを読み出す場合、図２５
（Ａ）に示すように、副ビット線ＳＢＬ１，ＳＢＬ２，
…に所定のドレイン電圧、たとえば１．５Ｖを印加し、
副ソース線ＳＳＬ１，ＳＳＬ２，…および基板に０Ｖを
印加する。また、非選択ワード線ＷＬ２，ＷＬ３，…に
所定の読み出し禁止電圧、たとえば０Ｖを印加する。こ
の状態で、読み出し対象のワード線ＷＬ１に所定の読み
出しゲート電圧、たとえば４Ｖを印加する。これによ
り、ワード線ＷＬ１に接続されたメモリトランジスタＭ
２１，…の第２領域Ｒ２が書き込み状態の場合、そのメ
モリトランジスタＭ２１がオンし、読み出し電流ＩRが
図のように流れて副ビット線電圧が変化する。一方、第
２領域Ｒ２が書き込み状態でないメモリトランジスタＭ
１１は、しきい値電圧が高いままでありオフ状態を維持
する。その後、オンしたメモリトランジスタを介してプ
リチャージ電荷がソース線に流れた副ビット線ＳＢＬ２
等の電圧変化を、図示しないセンスアンプ等で増幅して
読み出す。第１領域Ｒ１の読み出しは、ドレイン電圧
１．５Ｖを上記とは逆方向に印加することで達成され
る。
る。第２領域Ｒ２のビットを読み出す場合、図２５
（Ａ）に示すように、副ビット線ＳＢＬ１，ＳＢＬ２，
…に所定のドレイン電圧、たとえば１．５Ｖを印加し、
副ソース線ＳＳＬ１，ＳＳＬ２，…および基板に０Ｖを
印加する。また、非選択ワード線ＷＬ２，ＷＬ３，…に
所定の読み出し禁止電圧、たとえば０Ｖを印加する。こ
の状態で、読み出し対象のワード線ＷＬ１に所定の読み
出しゲート電圧、たとえば４Ｖを印加する。これによ
り、ワード線ＷＬ１に接続されたメモリトランジスタＭ
２１，…の第２領域Ｒ２が書き込み状態の場合、そのメ
モリトランジスタＭ２１がオンし、読み出し電流ＩRが
図のように流れて副ビット線電圧が変化する。一方、第
２領域Ｒ２が書き込み状態でないメモリトランジスタＭ
１１は、しきい値電圧が高いままでありオフ状態を維持
する。その後、オンしたメモリトランジスタを介してプ
リチャージ電荷がソース線に流れた副ビット線ＳＢＬ２
等の電圧変化を、図示しないセンスアンプ等で増幅して
読み出す。第１領域Ｒ１の読み出しは、ドレイン電圧
１．５Ｖを上記とは逆方向に印加することで達成され
る。
【０１０８】ところで、チャネル中央部にＭＯＳトラン
ジスタがない第１実施形態のトランジスタ構造では、ホ
ットホール注入が過剰に行われメモリトランジスタのし
きい値電圧が大きく低下すると、読み出し時の電流量が
ばらつく上、電流消費も無駄が多い。
ジスタがない第１実施形態のトランジスタ構造では、ホ
ットホール注入が過剰に行われメモリトランジスタのし
きい値電圧が大きく低下すると、読み出し時の電流量が
ばらつく上、電流消費も無駄が多い。
【０１０９】本実施形態のようにチャネル中央部（第３
領域Ｒ３）にＭＯＳトランジスタが形成された構造で
は、第３領域Ｒ３におけるＭＯＳトランジスタのしきい
値電圧Ｖth(MOS) が、たとえば０．５〜０．６Ｖ程度に
予め設定されている。このため、メモリトランジスタに
過剰書き込みがされている場合でも、その影響を読み出
し時に受けない。なぜなら、メモリトランジスタのしき
い値電圧が大きく低下し読み出し電流が増大しようとす
ると、ＭＯＳトランジスタがカットオフしリミッタとし
て機能するからである。したがって、このメモリセルで
はＭＯＳトランジスタのしきい値電圧制御を通して読み
出し電流の上限が制御でき、無駄な電流消費がないとい
う利点がある。
領域Ｒ３）にＭＯＳトランジスタが形成された構造で
は、第３領域Ｒ３におけるＭＯＳトランジスタのしきい
値電圧Ｖth(MOS) が、たとえば０．５〜０．６Ｖ程度に
予め設定されている。このため、メモリトランジスタに
過剰書き込みがされている場合でも、その影響を読み出
し時に受けない。なぜなら、メモリトランジスタのしき
い値電圧が大きく低下し読み出し電流が増大しようとす
ると、ＭＯＳトランジスタがカットオフしリミッタとし
て機能するからである。したがって、このメモリセルで
はＭＯＳトランジスタのしきい値電圧制御を通して読み
出し電流の上限が制御でき、無駄な電流消費がないとい
う利点がある。
【０１１０】消去は、モディファイドＦＮ（ＭＦＮ）ト
ンネリングまたは直接トンネリングを用いてチャネル全
面から電子を注入することにより行う。ＭＦＮトンネリ
ングを用て全ブロックを一括消去する場合、たとえば図
２６（Ａ）に示すように、全てのワード線ＷＬ１，ＷＬ
２，…に１１〜１２Ｖ、全ての副ビット線ＳＢＬ１，Ｓ
ＢＬ２，…、全ての副ソース線ＳＳＬ１，ＳＳＬ２，…
および基板（ｐウエルＷ）に０Ｖを印加する。
ンネリングまたは直接トンネリングを用いてチャネル全
面から電子を注入することにより行う。ＭＦＮトンネリ
ングを用て全ブロックを一括消去する場合、たとえば図
２６（Ａ）に示すように、全てのワード線ＷＬ１，ＷＬ
２，…に１１〜１２Ｖ、全ての副ビット線ＳＢＬ１，Ｓ
ＢＬ２，…、全ての副ソース線ＳＳＬ１，ＳＳＬ２，…
および基板（ｐウエルＷ）に０Ｖを印加する。
【０１１１】これにより、図２６（Ｂ）に示すように、
基板側から電子が電荷蓄積手段であるキャリアトラップ
に注入され、しきい値電圧が上昇して消去が行われる。
この電子注入による消去は０．４ｍｓｅｃ程度まで低減
でき、従来の直接トンネル効果によるホール注入消去時
間の典型値１００ｍｓｅｃに比べ２桁以上改善された。
また、従来のホール注入による消去では、書き込みに比
べ電荷がボトム絶縁膜を通過する時間が長いため絶縁膜
質の劣化が懸念されるが、本発明では、ホットホール注
入を電荷通過時間の短い書き込みに利用し消去は電子注
入を用いるため、信頼性が高い。
基板側から電子が電荷蓄積手段であるキャリアトラップ
に注入され、しきい値電圧が上昇して消去が行われる。
この電子注入による消去は０．４ｍｓｅｃ程度まで低減
でき、従来の直接トンネル効果によるホール注入消去時
間の典型値１００ｍｓｅｃに比べ２桁以上改善された。
また、従来のホール注入による消去では、書き込みに比
べ電荷がボトム絶縁膜を通過する時間が長いため絶縁膜
質の劣化が懸念されるが、本発明では、ホットホール注
入を電荷通過時間の短い書き込みに利用し消去は電子注
入を用いるため、信頼性が高い。
【０１１２】以上の書き込み、読み出しおよび消去のオ
ペレーションを用いて、メモリセルの信頼性データを調
べた。この結果、データ書き換え特性、データ保持特性
およびリードディスターブ特性に関して、データ書き換
え１０万回以上、データ保持が１０年、リードディスタ
ーブ特性が１０年は保証できることが分かった。また、
データ保持特性は、１０万回のデータ書き換え後でも８
５℃，１０年を満足した。
ペレーションを用いて、メモリセルの信頼性データを調
べた。この結果、データ書き換え特性、データ保持特性
およびリードディスターブ特性に関して、データ書き換
え１０万回以上、データ保持が１０年、リードディスタ
ーブ特性が１０年は保証できることが分かった。また、
データ保持特性は、１０万回のデータ書き換え後でも８
５℃，１０年を満足した。
【０１１３】第７実施形態 第７実施形態は、２ビット／セル書き込みが容易な仮想
接地ＮＯＲ型の不揮発性メモリに関する。
接地ＮＯＲ型の不揮発性メモリに関する。
【０１１４】図２７は、第７実施形態に係るメモリセル
アレイの構成例を示す回路図である。このメモリセルア
レイは、基本的には、第４実施形態と同様の仮想接地Ｎ
ＯＲ型のメモリセルアレイである。だだし、このメモリ
セルアレイでは、各メモリトランジスタに、ソース・ド
レイン不純物領域側からチャネル形成領域に一部重なる
ようにコントロールゲートが設けられている。そして、
ビット方向に連なるメモリトランジスタＭ１１，Ｍ１
２，…の一方のコントロールゲートを共通接続する制御
線ＣＬ１ａ，他方のコントロールゲートを共通接続する
制御線ＣＬ１ｂ，他の列に属しビット方向に連なるメモ
リトランジスタＭ２１，Ｍ２２，…の一方のコントロー
ルゲートを共通接続する制御線ＣＬ２ａ，他方のコント
ロールゲートを共通接続する制御線ＣＬ２ｂ，…が設け
られている。各制御線は、ワード線とは独立に制御され
る。
アレイの構成例を示す回路図である。このメモリセルア
レイは、基本的には、第４実施形態と同様の仮想接地Ｎ
ＯＲ型のメモリセルアレイである。だだし、このメモリ
セルアレイでは、各メモリトランジスタに、ソース・ド
レイン不純物領域側からチャネル形成領域に一部重なる
ようにコントロールゲートが設けられている。そして、
ビット方向に連なるメモリトランジスタＭ１１，Ｍ１
２，…の一方のコントロールゲートを共通接続する制御
線ＣＬ１ａ，他方のコントロールゲートを共通接続する
制御線ＣＬ１ｂ，他の列に属しビット方向に連なるメモ
リトランジスタＭ２１，Ｍ２２，…の一方のコントロー
ルゲートを共通接続する制御線ＣＬ２ａ，他方のコント
ロールゲートを共通接続する制御線ＣＬ２ｂ，…が設け
られている。各制御線は、ワード線とは独立に制御され
る。
【０１１５】図２７においては、各制御線がチャネル形
成領域に一部重なることによって、中央のメモリトラン
ジスタをはさんで両側にＭＯＳ構造の選択トランジスタ
が形成されている。
成領域に一部重なることによって、中央のメモリトラン
ジスタをはさんで両側にＭＯＳ構造の選択トランジスタ
が形成されている。
【０１１６】図２８に、第７実施形態に係るトランジス
タ構造の例を示す。このメモリトランジスタにおいて、
チャネル形成領域の中央部に、下層からボトム絶縁膜１
１，窒化膜１２，トップ絶縁膜１３からなるゲート絶縁
膜１０を介してメモリトランジスタのゲート電極１５が
積層されている。このゲート電極１５は、図示しないワ
ード線ＷＬをなす上層配線層に接続され、ワード方向の
メモリセル間で共通に接続されている。
タ構造の例を示す。このメモリトランジスタにおいて、
チャネル形成領域の中央部に、下層からボトム絶縁膜１
１，窒化膜１２，トップ絶縁膜１３からなるゲート絶縁
膜１０を介してメモリトランジスタのゲート電極１５が
積層されている。このゲート電極１５は、図示しないワ
ード線ＷＬをなす上層配線層に接続され、ワード方向の
メモリセル間で共通に接続されている。
【０１１７】一方、メモリトランジスタのチャネル方向
両側の副ビット線ＳＢＬｉ，ＳＢＬｉ＋１上に、選択ト
ランジスタのゲート絶縁膜１６ａが形成されている。そ
のゲート絶縁膜１６ａ上に、コントロールゲートＣＧが
形成されている。コントロールゲートＣＧとゲート電極
１５との間は、スペーサ絶縁層１６ｂにより絶縁分離さ
れている。
両側の副ビット線ＳＢＬｉ，ＳＢＬｉ＋１上に、選択ト
ランジスタのゲート絶縁膜１６ａが形成されている。そ
のゲート絶縁膜１６ａ上に、コントロールゲートＣＧが
形成されている。コントロールゲートＣＧとゲート電極
１５との間は、スペーサ絶縁層１６ｂにより絶縁分離さ
れている。
【０１１８】このメモリトランジスタの形成では、たと
えば、ゲート絶縁膜１０とゲート電極１５となる導電膜
を全面に形成した後、ゲート電極のパターンニング時
に、ゲート絶縁膜１０を上層から順次加工する。つぎ
に、このパターンをゲート絶縁膜１６ａで覆う。スペー
サ絶縁膜１６ｂをゲート絶縁膜１６ａより厚くする場合
は、さらに同種の絶縁膜を積み増しした後、異方性エッ
チングする。これにより、ゲート電極の側壁側にスペー
サ絶縁層１６ｂが形成される。コントロールゲートＣＧ
となる導電膜を堆積し、この導電膜を異方性エッチング
して、サイドウォール状に残し、これにより、コントロ
ールゲートＣＧを形成する。
えば、ゲート絶縁膜１０とゲート電極１５となる導電膜
を全面に形成した後、ゲート電極のパターンニング時
に、ゲート絶縁膜１０を上層から順次加工する。つぎ
に、このパターンをゲート絶縁膜１６ａで覆う。スペー
サ絶縁膜１６ｂをゲート絶縁膜１６ａより厚くする場合
は、さらに同種の絶縁膜を積み増しした後、異方性エッ
チングする。これにより、ゲート電極の側壁側にスペー
サ絶縁層１６ｂが形成される。コントロールゲートＣＧ
となる導電膜を堆積し、この導電膜を異方性エッチング
して、サイドウォール状に残し、これにより、コントロ
ールゲートＣＧを形成する。
【０１１９】このようにして形成されたトランジスタの
書き込み動作では、第６実施形態と同様にページ書き込
みを行う。バイアス条件は、基本的に第６実施形態と同
様である。ただし、この第７実施形態では、ビット線が
ワード方向に隣接した２メモリセル間で共通となってい
るため、メモリトランジスタの第１領域Ｒ１，第２領域
Ｒ２に書き込みを行うか否かは、選択トランジスタのコ
ントロールゲートＣＧの電圧により制御する。すなわ
ち、ビット線ＢＬ１，ＢＬ２，…は全て５〜６Ｖの電圧
を印加しておき、書き込みを行う側のコントロールゲー
トＣＧのみ、選択ワード線（ゲート電極１５）に印加す
る負電圧、たとえば−８Ｖを印加する。これにより、こ
の負電圧印加のコントロールゲートＣＧ下では、ｎ型不
純物領域が深い空乏状態となり、エネルギーバンドの曲
がりが急峻となる。このときバンド間トンネル効果によ
り電子が価電子帯より導電帯にトンネルし、ｎ型不純物
領域側に流れ、その結果、ホールが発生する。発生した
ホールは、チャネル形成領域の中央部側に若干ドリフト
して、そこで、より強電界を及ぼしているゲート電極１
５により電界加速され、その一部がホットホールとな
る。このｎ型不純物領域端で発生した高エネルギー電荷
（ホットホール）は、その運動量（方向と大きさ）を維
持しながら殆ど運動エネルギーを失うことなく効率よ
く、しかも高速に電荷蓄積手段であるキャリアトラップ
に注入される。この結果、メモリトランジスタしきい値
電圧が、消去状態のＶthe ２．０〜２．５Ｖから低下し
て、書き込み状態のＶthp （≦０．５Ｖ）に変化する。
書き込み動作では、第６実施形態と同様にページ書き込
みを行う。バイアス条件は、基本的に第６実施形態と同
様である。ただし、この第７実施形態では、ビット線が
ワード方向に隣接した２メモリセル間で共通となってい
るため、メモリトランジスタの第１領域Ｒ１，第２領域
Ｒ２に書き込みを行うか否かは、選択トランジスタのコ
ントロールゲートＣＧの電圧により制御する。すなわ
ち、ビット線ＢＬ１，ＢＬ２，…は全て５〜６Ｖの電圧
を印加しておき、書き込みを行う側のコントロールゲー
トＣＧのみ、選択ワード線（ゲート電極１５）に印加す
る負電圧、たとえば−８Ｖを印加する。これにより、こ
の負電圧印加のコントロールゲートＣＧ下では、ｎ型不
純物領域が深い空乏状態となり、エネルギーバンドの曲
がりが急峻となる。このときバンド間トンネル効果によ
り電子が価電子帯より導電帯にトンネルし、ｎ型不純物
領域側に流れ、その結果、ホールが発生する。発生した
ホールは、チャネル形成領域の中央部側に若干ドリフト
して、そこで、より強電界を及ぼしているゲート電極１
５により電界加速され、その一部がホットホールとな
る。このｎ型不純物領域端で発生した高エネルギー電荷
（ホットホール）は、その運動量（方向と大きさ）を維
持しながら殆ど運動エネルギーを失うことなく効率よ
く、しかも高速に電荷蓄積手段であるキャリアトラップ
に注入される。この結果、メモリトランジスタしきい値
電圧が、消去状態のＶthe ２．０〜２．５Ｖから低下し
て、書き込み状態のＶthp （≦０．５Ｖ）に変化する。
【０１２０】一方、書き込みを行いたくない側のコント
ロールゲートＣＧは、０Ｖまたは最大５〜６Ｖ程度の正
電圧を印加する。このコントロールゲートＣＧ下のｎ型
不純物領域は、エネルギーバンドの曲がりが急峻となら
ず、したがってホットホールが発生し得ず、有効に書き
込みが禁止される。
ロールゲートＣＧは、０Ｖまたは最大５〜６Ｖ程度の正
電圧を印加する。このコントロールゲートＣＧ下のｎ型
不純物領域は、エネルギーバンドの曲がりが急峻となら
ず、したがってホットホールが発生し得ず、有効に書き
込みが禁止される。
【０１２１】この書き込み方法では、第６実施形態と同
様の効果、すなわちページ書き込みを、電荷の注入効率
が高くて高速に、しかも少ない電流消費で達成できる。
様の効果、すなわちページ書き込みを、電荷の注入効率
が高くて高速に、しかも少ない電流消費で達成できる。
【０１２２】読み出しでは、ページ読み出しを基本と
し、基本的な印加バイアス値、すなわちドレイン側に
１．５Ｖ、ソース側に０Ｖ、そしてゲートに４Ｖを印加
する事自体は第６実施形態と同様である。ただし、本実
施形態では、このビット方向の共通線（ビット線ＢＬ
１，ＢＬ２，…）がワード方向に隣接した２メモリセル
間で共通化されている。このため、第６実施形態と同様
に、ビット方向の共通線に対し１．５Ｖと０Ｖを交互に
印加すると、１．５Ｖを印加した共通線（ビット線）
に、これに接続した２メモリセル分のデータが読み出さ
れてしまいデータ判別が不可能となってしまう。そこ
で、一方のメモリセルは、コントロールゲートＣＧをオ
ンさせてチャネルをカットフしておく必要がある。すな
わち、１回の読み出し動作で、１列ごとにしか読み出せ
ない。第１領域Ｒ１，第２領域Ｒ２の読み出しで２回の
動作を必要とするため、結局、１ページの読み出しに４
回の動作サイクルを要することなる。
し、基本的な印加バイアス値、すなわちドレイン側に
１．５Ｖ、ソース側に０Ｖ、そしてゲートに４Ｖを印加
する事自体は第６実施形態と同様である。ただし、本実
施形態では、このビット方向の共通線（ビット線ＢＬ
１，ＢＬ２，…）がワード方向に隣接した２メモリセル
間で共通化されている。このため、第６実施形態と同様
に、ビット方向の共通線に対し１．５Ｖと０Ｖを交互に
印加すると、１．５Ｖを印加した共通線（ビット線）
に、これに接続した２メモリセル分のデータが読み出さ
れてしまいデータ判別が不可能となってしまう。そこ
で、一方のメモリセルは、コントロールゲートＣＧをオ
ンさせてチャネルをカットフしておく必要がある。すな
わち、１回の読み出し動作で、１列ごとにしか読み出せ
ない。第１領域Ｒ１，第２領域Ｒ２の読み出しで２回の
動作を必要とするため、結局、１ページの読み出しに４
回の動作サイクルを要することなる。
【０１２３】消去は、第１および第６実施形態と同様、
モディファイドＦＮ（ＭＦＮ）トンネリングまたは直接
トンネリングを用いてチャネル全面から電子を注入する
ことにより行う。
モディファイドＦＮ（ＭＦＮ）トンネリングまたは直接
トンネリングを用いてチャネル全面から電子を注入する
ことにより行う。
【０１２４】第８実施形態 第８実施形態は、２ビット／セル書き込みが容易な分離
ソース線ＮＯＲ型の他のメモリ素子例に関する。
ソース線ＮＯＲ型の他のメモリ素子例に関する。
【０１２５】図２９は、第８実施形態に係るメモリセル
アレイの構成例を示す回路図である。このメモリセルア
レイでは、各メモリセルにおいて、中央がワード線ＷＬ
１，Ｗ２，…に接続されたＭＯＳ構造の選択トランジス
タとなっており、その両側それぞれに、ゲートがワード
制御線ＷＣＬ１，ＷＣＬ２，…に接続されたメモリトラ
ンジスタが形成されている。
アレイの構成例を示す回路図である。このメモリセルア
レイでは、各メモリセルにおいて、中央がワード線ＷＬ
１，Ｗ２，…に接続されたＭＯＳ構造の選択トランジス
タとなっており、その両側それぞれに、ゲートがワード
制御線ＷＣＬ１，ＷＣＬ２，…に接続されたメモリトラ
ンジスタが形成されている。
【０１２６】図３０に、第８実施形態に係るトランジス
タ構造の例を示す。このトランジスタ構造は、第６実施
形態（図２３）に示すトランジスタ構造と比べると、第
１〜第３領域Ｒ１，Ｒ２，Ｒ３ごとにゲート電極が分離
して設けられている。すなわち、チャネル形成領域中央
部上に形成されワード線ＷＬに接続されたゲート電極１
５と、ゲート電極１５と絶縁分離され、チャネル方向両
側に設けられ、ワード制御線ＷＣＬに接続されたコント
ロールゲートＣＧとを有する。ゲート電極１５は、ソー
ス側とドレイン側で空間的に分離された２つのコントロ
ールゲートＣＧとゲート絶縁膜１０ａまたは１０ｂとの
積層パターンの間に、絶縁膜１７を介して埋め込まれて
いる。
タ構造の例を示す。このトランジスタ構造は、第６実施
形態（図２３）に示すトランジスタ構造と比べると、第
１〜第３領域Ｒ１，Ｒ２，Ｒ３ごとにゲート電極が分離
して設けられている。すなわち、チャネル形成領域中央
部上に形成されワード線ＷＬに接続されたゲート電極１
５と、ゲート電極１５と絶縁分離され、チャネル方向両
側に設けられ、ワード制御線ＷＣＬに接続されたコント
ロールゲートＣＧとを有する。ゲート電極１５は、ソー
ス側とドレイン側で空間的に分離された２つのコントロ
ールゲートＣＧとゲート絶縁膜１０ａまたは１０ｂとの
積層パターンの間に、絶縁膜１７を介して埋め込まれて
いる。
【０１２７】このメモリトランジスタの種々ある形成法
の一例においては、たとえば、ゲート絶縁膜１０とコン
トロールゲートＣＧとなる導電膜を全面に形成した後、
２つのコントロールゲートＣＧのパターンニング時に、
ゲート絶縁膜１０ａ，１０ｂを一括して加工する。これ
により、副ビット線ＳＢＬｉ側と、副ビット線ＳＢＬｉ
＋１側に空間的に分離して、２つのコントロールゲート
ＣＧとゲート絶縁膜１０ａ，１０ｂの積層パターンが形
成される。その後、全面に絶縁膜１７とゲート電極１５
となる導電膜とを堆積し、これらの膜をエッチバックす
る。これにより、２つのコントロールゲートＣＧとゲー
ト絶縁膜１０ａ，１０ｂの積層パターン間に、絶縁膜１
７とゲート電極１５が埋め込まれるように形成される。
の一例においては、たとえば、ゲート絶縁膜１０とコン
トロールゲートＣＧとなる導電膜を全面に形成した後、
２つのコントロールゲートＣＧのパターンニング時に、
ゲート絶縁膜１０ａ，１０ｂを一括して加工する。これ
により、副ビット線ＳＢＬｉ側と、副ビット線ＳＢＬｉ
＋１側に空間的に分離して、２つのコントロールゲート
ＣＧとゲート絶縁膜１０ａ，１０ｂの積層パターンが形
成される。その後、全面に絶縁膜１７とゲート電極１５
となる導電膜とを堆積し、これらの膜をエッチバックす
る。これにより、２つのコントロールゲートＣＧとゲー
ト絶縁膜１０ａ，１０ｂの積層パターン間に、絶縁膜１
７とゲート電極１５が埋め込まれるように形成される。
【０１２８】このように形成されたメモリトランジスタ
では、第６実施形態同様に過剰書き込みの影響を低減す
るために、チャネル形成領域中央部に、ワード線に接続
されたＭＯＳトランジスタが形成されている。このＭＯ
Ｓトランジスタのしきい値電圧は、たとえば０．５〜
０．６Ｖに設定される。また、ビット線ＢＬｉ，ＢＬｉ
＋１をなす不純物領域上に、電荷蓄積手段を含むＯＮＯ
膜タイプのゲート絶縁膜１０ａ，１０ｂを介してコント
ロールゲートＣＧが配置され、これによりメモリトラン
ジスタが形成されている。
では、第６実施形態同様に過剰書き込みの影響を低減す
るために、チャネル形成領域中央部に、ワード線に接続
されたＭＯＳトランジスタが形成されている。このＭＯ
Ｓトランジスタのしきい値電圧は、たとえば０．５〜
０．６Ｖに設定される。また、ビット線ＢＬｉ，ＢＬｉ
＋１をなす不純物領域上に、電荷蓄積手段を含むＯＮＯ
膜タイプのゲート絶縁膜１０ａ，１０ｂを介してコント
ロールゲートＣＧが配置され、これによりメモリトラン
ジスタが形成されている。
【０１２９】このようにして形成されたトランジスタの
書き込み動作では、第６実施形態と同様にページ書き込
みを行う。バイアス条件は、基本的に第６実施形態と同
様である。この第８実施形態では、第６実施形態と同
様、ビット線がワード方向に隣接した２メモリセル間で
分離しており、メモリトランジスタの第１領域Ｒ１，第
２領域Ｒ２に書き込みを行うか否かは、ビット線電圧を
５〜６Ｖとするか、オープンとするかにより制御する。
最初に全てのコントロールゲートＣＧ（ワード制御線Ｗ
ＣＬ）に−５〜−６Ｖの電圧を印加しておき、書き込み
を行う側のビット線のみ、オープン状態から、たとえば
５Ｖ程度の所定の正電圧を印加する。これにより、負電
圧印加のコントロールゲートＣＧ下では、５Ｖを印加し
たｎ型不純物領域が深い空乏状態となり、エネルギーバ
ンドの曲がりが急峻となる。このときバンド間トンネル
効果により電子が価電子帯より導電帯にトンネルし、ｎ
型不純物領域側に流れ、その結果、ホールが発生する。
発生したホールは、チャネル形成領域の中央部側に若干
ドリフトして、そこで、より強電界を及ぼしているゲー
ト電極１５により電界加速され、その一部がホットホー
ルとなる。このｎ型不純物領域端で発生した高エネルギ
ー電荷（ホットホール）は、その運動量（方向と大き
さ）を維持しながら殆ど運動エネルギーを失うことなく
効率よく、しかも高速に電荷蓄積手段であるキャリアト
ラップに注入される。この結果、メモリトランジスタし
きい値電圧が、消去状態のＶthe ２．０〜２．５Ｖから
低下して、書き込み状態のＶthp （≦０．５Ｖ）に変化
する。
書き込み動作では、第６実施形態と同様にページ書き込
みを行う。バイアス条件は、基本的に第６実施形態と同
様である。この第８実施形態では、第６実施形態と同
様、ビット線がワード方向に隣接した２メモリセル間で
分離しており、メモリトランジスタの第１領域Ｒ１，第
２領域Ｒ２に書き込みを行うか否かは、ビット線電圧を
５〜６Ｖとするか、オープンとするかにより制御する。
最初に全てのコントロールゲートＣＧ（ワード制御線Ｗ
ＣＬ）に−５〜−６Ｖの電圧を印加しておき、書き込み
を行う側のビット線のみ、オープン状態から、たとえば
５Ｖ程度の所定の正電圧を印加する。これにより、負電
圧印加のコントロールゲートＣＧ下では、５Ｖを印加し
たｎ型不純物領域が深い空乏状態となり、エネルギーバ
ンドの曲がりが急峻となる。このときバンド間トンネル
効果により電子が価電子帯より導電帯にトンネルし、ｎ
型不純物領域側に流れ、その結果、ホールが発生する。
発生したホールは、チャネル形成領域の中央部側に若干
ドリフトして、そこで、より強電界を及ぼしているゲー
ト電極１５により電界加速され、その一部がホットホー
ルとなる。このｎ型不純物領域端で発生した高エネルギ
ー電荷（ホットホール）は、その運動量（方向と大き
さ）を維持しながら殆ど運動エネルギーを失うことなく
効率よく、しかも高速に電荷蓄積手段であるキャリアト
ラップに注入される。この結果、メモリトランジスタし
きい値電圧が、消去状態のＶthe ２．０〜２．５Ｖから
低下して、書き込み状態のＶthp （≦０．５Ｖ）に変化
する。
【０１３０】一方、書き込みを行いたくない側のコント
ロールゲートＣＧはオープンとなっているため、このコ
ントロールゲートＣＧ下のｎ型不純物領域は、エネルギ
ーバンドの曲がりが急峻とならず、したがってホットホ
ールが発生し得ず、有効に書き込みが禁止される。ま
た、選択ゲート１５は所定の正電圧が印加されているこ
とから、ｎ型不純物領域（副ビット線ＳＢＬｉ，ＳＢＬ
ｉ＋１）から伸びる空乏層を抑制して、チャネル中央部
が空乏化されない。このため、本第８実施形態では、第
６実施形態と比較してパンチスルー耐性が強くなってい
る。
ロールゲートＣＧはオープンとなっているため、このコ
ントロールゲートＣＧ下のｎ型不純物領域は、エネルギ
ーバンドの曲がりが急峻とならず、したがってホットホ
ールが発生し得ず、有効に書き込みが禁止される。ま
た、選択ゲート１５は所定の正電圧が印加されているこ
とから、ｎ型不純物領域（副ビット線ＳＢＬｉ，ＳＢＬ
ｉ＋１）から伸びる空乏層を抑制して、チャネル中央部
が空乏化されない。このため、本第８実施形態では、第
６実施形態と比較してパンチスルー耐性が強くなってい
る。
【０１３１】この書き込み方法では、第６実施形態と同
様の効果、すなわちページ書き込みを、電荷の注入効率
が高くて高速に、しかも少ない電流消費で達成できる。
また、電荷注入が局所的に行え、過剰書き込みが防止で
きる。
様の効果、すなわちページ書き込みを、電荷の注入効率
が高くて高速に、しかも少ない電流消費で達成できる。
また、電荷注入が局所的に行え、過剰書き込みが防止で
きる。
【０１３２】読み出しは、第６実施形態と同様に、ペー
ジ読み出しを基本とし、基本的な印加バイアス値、すな
わちドレイン側に１．５Ｖ、ソース側に０Ｖ、そしてゲ
ートに４Ｖを印加することで達成できる。
ジ読み出しを基本とし、基本的な印加バイアス値、すな
わちドレイン側に１．５Ｖ、ソース側に０Ｖ、そしてゲ
ートに４Ｖを印加することで達成できる。
【０１３３】なお、この読み出しにおいても、第６実施
形態と同様、ＭＯＳトランジスタを設けたことにより、
そののしきい値電圧制御を通して読み出し電流の上限が
制御でき、無駄な電流消費がないという利点がある。
形態と同様、ＭＯＳトランジスタを設けたことにより、
そののしきい値電圧制御を通して読み出し電流の上限が
制御でき、無駄な電流消費がないという利点がある。
【０１３４】消去は、第１および第６実施形態と同様、
モディファイドＦＮ（ＭＦＮ）トンネリングまたは直接
トンネリングを用いてチャネル全面から電子を注入する
ことにより行う。
モディファイドＦＮ（ＭＦＮ）トンネリングまたは直接
トンネリングを用いてチャネル全面から電子を注入する
ことにより行う。
【０１３５】以下、第９、第１０実施形態に、第１〜第
８実施形態のメモリトランジスタ構造の変形例を示す。
８実施形態のメモリトランジスタ構造の変形例を示す。
【０１３６】第９実施形態 第９実施形態は、メモリトランジスタの電荷蓄積手段と
してゲート絶縁膜中に埋め込まれ例えば１０ナノメータ
以下の粒径を有する多数の互いに絶縁されたＳｉナノ結
晶を用いた不揮発性半導体記憶装置（以下、Ｓｉナノ結
晶型という）に関する。
してゲート絶縁膜中に埋め込まれ例えば１０ナノメータ
以下の粒径を有する多数の互いに絶縁されたＳｉナノ結
晶を用いた不揮発性半導体記憶装置（以下、Ｓｉナノ結
晶型という）に関する。
【０１３７】図３１は、このＳｉナノ結晶型メモリトラ
ンジスタの素子構造を示す断面図である。本実施形態の
Ｓｉナノ結晶型不揮発性メモリでは、そのゲート絶縁膜
２０が、ボトム絶縁膜２１、その上の電荷蓄積手段とし
てのＳｉナノ結晶２２、およびＳｉナノ結晶２２を覆う
酸化膜２３とからなる。その他の構成、即ち半導体基
板、チャネル形成領域、ウエルＷ、ソース線ＭＳＬ，Ｓ
ＳＬ、ビット線ＢＬ，ＭＳＬ，ＳＢＬ、ワード線ＷＬ
は、第１〜第８実施形態と同様である。
ンジスタの素子構造を示す断面図である。本実施形態の
Ｓｉナノ結晶型不揮発性メモリでは、そのゲート絶縁膜
２０が、ボトム絶縁膜２１、その上の電荷蓄積手段とし
てのＳｉナノ結晶２２、およびＳｉナノ結晶２２を覆う
酸化膜２３とからなる。その他の構成、即ち半導体基
板、チャネル形成領域、ウエルＷ、ソース線ＭＳＬ，Ｓ
ＳＬ、ビット線ＢＬ，ＭＳＬ，ＳＢＬ、ワード線ＷＬ
は、第１〜第８実施形態と同様である。
【０１３８】Ｓｉナノ結晶２２は、そのサイズ（直径）
が、好ましくは１０ｎｍ以下、例えば４．０ｎｍ程度で
あり、個々のＳｉナノ結晶同士が酸化膜２３で空間的
に、例えば４ｎｍ程度の間隔で分離されている。本例に
おけるボトム絶縁膜２１は、電荷蓄積手段（Ｓｉナノ結
晶２２）が基板側に近いこととの関係で、第１実施形態
よりやや厚く、使用用途に応じて２．６ｎｍから５．０
ｎｍまでの範囲内で適宜選択できる。ここでは、４．０
ｎｍ程度の膜厚とした。
が、好ましくは１０ｎｍ以下、例えば４．０ｎｍ程度で
あり、個々のＳｉナノ結晶同士が酸化膜２３で空間的
に、例えば４ｎｍ程度の間隔で分離されている。本例に
おけるボトム絶縁膜２１は、電荷蓄積手段（Ｓｉナノ結
晶２２）が基板側に近いこととの関係で、第１実施形態
よりやや厚く、使用用途に応じて２．６ｎｍから５．０
ｎｍまでの範囲内で適宜選択できる。ここでは、４．０
ｎｍ程度の膜厚とした。
【０１３９】このような構成のメモリトランジスタの製
造では、ボトム絶縁膜２１の成膜後、例えばＬＰ−ＣＶ
Ｄ法でボトム絶縁膜２１の上に、複数のＳｉナノ結晶２
２を形成する。また、Ｓｉナノ結晶２２を埋め込むよう
に、酸化膜２３を、例えば７ｎｍほどＬＰ−ＣＶＤによ
り成膜する。このＬＰ−ＣＶＤでは、原料ガスがＤＣＳ
とＮ2 Ｏの混合ガス、基板温度が例えば７００℃とす
る。このときＳｉナノ結晶２２は酸化膜２３に埋め込ま
れ、酸化膜２３表面が平坦化される。平坦化が不十分な
場合は、新たに平坦化プロセス（例えばＣＭＰ等）を行
うとよい。その後、ワード線となる導電膜を成膜し、ゲ
ート積層膜を一括してパターンニングする工程を経て、
当該Ｓｉナノ結晶型メモリトランジスタを完成させる。
造では、ボトム絶縁膜２１の成膜後、例えばＬＰ−ＣＶ
Ｄ法でボトム絶縁膜２１の上に、複数のＳｉナノ結晶２
２を形成する。また、Ｓｉナノ結晶２２を埋め込むよう
に、酸化膜２３を、例えば７ｎｍほどＬＰ−ＣＶＤによ
り成膜する。このＬＰ−ＣＶＤでは、原料ガスがＤＣＳ
とＮ2 Ｏの混合ガス、基板温度が例えば７００℃とす
る。このときＳｉナノ結晶２２は酸化膜２３に埋め込ま
れ、酸化膜２３表面が平坦化される。平坦化が不十分な
場合は、新たに平坦化プロセス（例えばＣＭＰ等）を行
うとよい。その後、ワード線となる導電膜を成膜し、ゲ
ート積層膜を一括してパターンニングする工程を経て、
当該Ｓｉナノ結晶型メモリトランジスタを完成させる。
【０１４０】このように形成されたＳｉナノ結晶２２
は、平面方向に離散化されたキャリアトラップとして機
能する。そのトラップレベルは、周囲の酸化シリコンと
のバンド不連続値で推定可能で、その推定値では約３．
１ｅＶ程度とされる。この大きさの個々のＳｉナノ結晶
２２は、数個の注入電子を保持できる。なお、Ｓｉナノ
結晶２２を更に小さくして、これに単一電子を保持させ
てもよい。
は、平面方向に離散化されたキャリアトラップとして機
能する。そのトラップレベルは、周囲の酸化シリコンと
のバンド不連続値で推定可能で、その推定値では約３．
１ｅＶ程度とされる。この大きさの個々のＳｉナノ結晶
２２は、数個の注入電子を保持できる。なお、Ｓｉナノ
結晶２２を更に小さくして、これに単一電子を保持させ
てもよい。
【０１４１】第１０実施形態 第１０実施形態は、メモリトランジスタの電荷蓄積手段
として絶縁膜中に埋め込まれ互いに分離した多数の微細
分割型フローティングゲートを用いた不揮発性半導体記
憶装置（以下、微細分割ＦＧ型という）に関する。
として絶縁膜中に埋め込まれ互いに分離した多数の微細
分割型フローティングゲートを用いた不揮発性半導体記
憶装置（以下、微細分割ＦＧ型という）に関する。
【０１４２】図３２は、この微細分割ＦＧ型メモリトラ
ンジスタの素子構造を示す断面図である。本実施形態の
微細分割ＦＧ型不揮発性メモリでは、メモリトランジス
タがＳＯＩ基板に形成され、そのゲート絶縁膜３０が、
ボトム絶縁膜３１、その上の電荷蓄積手段としての微細
分割型フローティングゲート３２、および微細分割型フ
ローティングゲート３２を埋め込む酸化膜３３とからな
る。この微細分割フローティングゲート３２は、第６実
施形態のＳｉナノ結晶２２とともに本発明でいう“小粒
径導電体”の具体例に該当する。
ンジスタの素子構造を示す断面図である。本実施形態の
微細分割ＦＧ型不揮発性メモリでは、メモリトランジス
タがＳＯＩ基板に形成され、そのゲート絶縁膜３０が、
ボトム絶縁膜３１、その上の電荷蓄積手段としての微細
分割型フローティングゲート３２、および微細分割型フ
ローティングゲート３２を埋め込む酸化膜３３とからな
る。この微細分割フローティングゲート３２は、第６実
施形態のＳｉナノ結晶２２とともに本発明でいう“小粒
径導電体”の具体例に該当する。
【０１４３】ＳＯＩ基板としては、酸素イオンをシリコ
ン基板に高濃度にイオン注入し基板表面より深い箇所に
埋込酸化膜を形成したＳＩＭＯＸ（Separation by Impl
anted Oxygen）基板や、一方のシリコン基板表面に酸化
膜を形成し他の基板と張り合わせた張合せ基板などが用
いられる。このような方法によって形成され図２３に示
したＳＯＩ基板は、半導体基板ＳＵＢ、分離酸化膜３４
およびシリコン層３５とから構成され、シリコン層３５
内に、副ソース線ＳＳＬ（ソース不純物領域Ｓ）、副ビ
ット線ＳＢＬ（ドレイン不純物領域Ｄ）が設けられてい
る。両不純物領域間がチャネル形成領域となる。なお、
半導体基板ＳＵＢに代えて、ガラス基板、プラスチック
基板、サファイア基板等を用いてもよい。
ン基板に高濃度にイオン注入し基板表面より深い箇所に
埋込酸化膜を形成したＳＩＭＯＸ（Separation by Impl
anted Oxygen）基板や、一方のシリコン基板表面に酸化
膜を形成し他の基板と張り合わせた張合せ基板などが用
いられる。このような方法によって形成され図２３に示
したＳＯＩ基板は、半導体基板ＳＵＢ、分離酸化膜３４
およびシリコン層３５とから構成され、シリコン層３５
内に、副ソース線ＳＳＬ（ソース不純物領域Ｓ）、副ビ
ット線ＳＢＬ（ドレイン不純物領域Ｄ）が設けられてい
る。両不純物領域間がチャネル形成領域となる。なお、
半導体基板ＳＵＢに代えて、ガラス基板、プラスチック
基板、サファイア基板等を用いてもよい。
【０１４４】微細分割フローティングゲート３２は、通
常のＦＧ型のフローティングゲートを、その高さが例え
ば５．０ｎｍ程度で、直径が例えば８ｎｍまでの微細な
ポリＳｉドットに加工したものである。本例におけるボ
トム絶縁膜３１は、第１実施形態よりやや厚いが、通常
のＦＧ型に比べると格段に薄く形成され、使用用途に応
じて２．５ｎｍから４．０ｎｍまでの範囲内で適宜選択
できる。ここでは、最も薄い２．５ｎｍの膜厚とした。
常のＦＧ型のフローティングゲートを、その高さが例え
ば５．０ｎｍ程度で、直径が例えば８ｎｍまでの微細な
ポリＳｉドットに加工したものである。本例におけるボ
トム絶縁膜３１は、第１実施形態よりやや厚いが、通常
のＦＧ型に比べると格段に薄く形成され、使用用途に応
じて２．５ｎｍから４．０ｎｍまでの範囲内で適宜選択
できる。ここでは、最も薄い２．５ｎｍの膜厚とした。
【０１４５】このような構成のメモリトランジスタの製
造では、ＳＯＩ基板上にボトム絶縁膜３１を成膜した
後、例えばＬＰ−ＣＶＤ法で、ボトム絶縁膜３１の上に
ポリシリコン膜（最終膜厚：５ｎｍ）を成膜する。この
ＬＰ−ＣＶＤでは、原料ガスがＤＣＳとアンモニアの混
合ガス、基板温度が例えば６５０℃とする。つぎに、例
えば電子ビーム露光法を用いて、ポリシリコン膜を直径
が例えば８ｎｍまでの微細なポリＳｉドットに加工す
る。このポリＳｉドットは、微細分割型フローティング
ゲート３２（電荷蓄積手段）として機能する。その後、
微細分割型フローティングゲート３２を埋め込むよう
に、酸化膜３３を、例えば９ｎｍほどＬＰ−ＣＶＤによ
り成膜する。このＬＰ−ＣＶＤでは、原料ガスがＤＣＳ
とＮ2 Ｏの混合ガス、基板温度が例えば７００℃とす
る。この時、微細分割型フローティングゲート３２は酸
化膜３３に埋め込まれ、酸化膜３３表面が平坦化され
る。平坦化が不十分な場合は、新たに平坦化プロセス
（例えばＣＭＰ等）を行うとよい。その後、ワード線Ｗ
Ｌとなる導電膜を成膜し、ゲート積層膜を一括してパタ
ーンニングする工程を経て、当該微細分割ＦＧ型メモリ
トランジスタを完成させる。
造では、ＳＯＩ基板上にボトム絶縁膜３１を成膜した
後、例えばＬＰ−ＣＶＤ法で、ボトム絶縁膜３１の上に
ポリシリコン膜（最終膜厚：５ｎｍ）を成膜する。この
ＬＰ−ＣＶＤでは、原料ガスがＤＣＳとアンモニアの混
合ガス、基板温度が例えば６５０℃とする。つぎに、例
えば電子ビーム露光法を用いて、ポリシリコン膜を直径
が例えば８ｎｍまでの微細なポリＳｉドットに加工す
る。このポリＳｉドットは、微細分割型フローティング
ゲート３２（電荷蓄積手段）として機能する。その後、
微細分割型フローティングゲート３２を埋め込むよう
に、酸化膜３３を、例えば９ｎｍほどＬＰ−ＣＶＤによ
り成膜する。このＬＰ−ＣＶＤでは、原料ガスがＤＣＳ
とＮ2 Ｏの混合ガス、基板温度が例えば７００℃とす
る。この時、微細分割型フローティングゲート３２は酸
化膜３３に埋め込まれ、酸化膜３３表面が平坦化され
る。平坦化が不十分な場合は、新たに平坦化プロセス
（例えばＣＭＰ等）を行うとよい。その後、ワード線Ｗ
Ｌとなる導電膜を成膜し、ゲート積層膜を一括してパタ
ーンニングする工程を経て、当該微細分割ＦＧ型メモリ
トランジスタを完成させる。
【０１４６】このようにＳＯＩ基板を用い、フローティ
ングゲートが微細に分割されることについては、素子を
試作して特性を評価した結果、予想通りの良好な特性が
得られることを確認した。
ングゲートが微細に分割されることについては、素子を
試作して特性を評価した結果、予想通りの良好な特性が
得られることを確認した。
【０１４７】変形例 以上述べてきた第１〜第１０実施形態において、さらに
種々の変形が可能である。
種々の変形が可能である。
【０１４８】とくに図示しないＤＩＮＯＲ型など、他の
ＮＯＲ型セルに対し本発明が適用できる。
ＮＯＲ型セルに対し本発明が適用できる。
【０１４９】本発明における“平面的に離散化された電
荷蓄積手段”は、窒化膜バルクのキャリアトラップおよ
び酸化膜と窒化膜界面付近に形成されたキャリアトラッ
プを含むことから、ゲート絶縁膜がＮＯ(Nitride-Oxid
e) 膜なるＭＮＯＳ型であっても本発明が適用できる。
荷蓄積手段”は、窒化膜バルクのキャリアトラップおよ
び酸化膜と窒化膜界面付近に形成されたキャリアトラッ
プを含むことから、ゲート絶縁膜がＮＯ(Nitride-Oxid
e) 膜なるＭＮＯＳ型であっても本発明が適用できる。
【０１５０】本発明は、スタンドアロン型の不揮発性メ
モリのほか、ロジック回路と同一基板上に集積化したエ
ンベデッド型の不揮発性メモリに対しても適用可能であ
る。
モリのほか、ロジック回路と同一基板上に集積化したエ
ンベデッド型の不揮発性メモリに対しても適用可能であ
る。
【０１５１】
【発明の効果】本発明に係る不揮発性半導体記憶装置お
よびその動作方法によれば、書き込み時にバンド間トン
ネル電流に起因したホットホールによって、効率よく、
しかも高速に平面的に離散化された電荷蓄積手段に電荷
を注入することができる。この書き込みはチャネルを形
成せずに行うため、従来のＣＨＥ注入のようにパンチス
ルーの発生が要因でゲート長を短くできないという不利
益は解消する。むしろ、この書き込みでは、ゲート長を
短くすればするだけ大きなしきい値電圧変化が得られ、
より高速書き込みが可能となる。
よびその動作方法によれば、書き込み時にバンド間トン
ネル電流に起因したホットホールによって、効率よく、
しかも高速に平面的に離散化された電荷蓄積手段に電荷
を注入することができる。この書き込みはチャネルを形
成せずに行うため、従来のＣＨＥ注入のようにパンチス
ルーの発生が要因でゲート長を短くできないという不利
益は解消する。むしろ、この書き込みでは、ゲート長を
短くすればするだけ大きなしきい値電圧変化が得られ、
より高速書き込みが可能となる。
【０１５２】一方、２ビット／セル記憶の場合は、電荷
注入箇所が局所的で過剰書き込みが防止でき、また高温
での電荷拡散が防止でき、信頼性が高い。また、チャネ
ルを形成しないで書き込みを行うため、いわゆるＡＮＤ
型，仮想接地型などの各種ＮＯＲ型メモリセルアレイに
おいて、ページ書き込みが１回の動作サイクルで完了す
る。
注入箇所が局所的で過剰書き込みが防止でき、また高温
での電荷拡散が防止でき、信頼性が高い。また、チャネ
ルを形成しないで書き込みを行うため、いわゆるＡＮＤ
型，仮想接地型などの各種ＮＯＲ型メモリセルアレイに
おいて、ページ書き込みが１回の動作サイクルで完了す
る。
【０１５３】以上より、本発明によって、ゲート長１０
０ｎｍ以下でスケーリング性に優れた高速で、大容量の
不揮発性半導体記憶装置を実現することができる。
０ｎｍ以下でスケーリング性に優れた高速で、大容量の
不揮発性半導体記憶装置を実現することができる。
【図１】第１実施形態に係る不揮発性メモリ装置のメモ
リセルアレイ構成を示す回路図である。
リセルアレイ構成を示す回路図である。
【図２】第１実施形態に係るＮＯＲ型メモリセルアレイ
の平面図である。
の平面図である。
【図３】第１実施形態に係るＮＯＲ型メモリセルアレイ
について、図２のＢ−Ｂ’線に沿った断面側から見た鳥
瞰図である。
について、図２のＢ−Ｂ’線に沿った断面側から見た鳥
瞰図である。
【図４】第１実施形態に係るメモリトランジスタのワー
ド方向の拡大断面図である。
ド方向の拡大断面図である。
【図５】第１実施形態に係るメモリトランジスタの書き
込み時のバイアス条件を示す回路図である。
込み時のバイアス条件を示す回路図である。
【図６】第１実施形態に係るメモリトランジスタの読み
出し時のバイアス条件を示す回路図である。
出し時のバイアス条件を示す回路図である。
【図７】第１実施形態に係るメモリトランジスタの消去
時のバイアス条件を示す回路図である。
時のバイアス条件を示す回路図である。
【図８】第１実施形態に係るメモリトランジスタの書き
込み動作を示すワード方向の拡大断面図である。
込み動作を示すワード方向の拡大断面図である。
【図９】第１実施形態に係るメモリトランジスタの消去
動作を示すワード方向の拡大断面図である。
動作を示すワード方向の拡大断面図である。
【図１０】第１実施形態に係るメモリトランジスタにお
ける基板電流とゲート電流のＳ／Ｄバイアス依存性を示
すグラフである。
ける基板電流とゲート電流のＳ／Ｄバイアス依存性を示
すグラフである。
【図１１】第１実施形態に係るメモリトランジスタのゲ
ート絶縁膜２．９ｎｍにおける書き込み特性を示すグラ
フである。
ート絶縁膜２．９ｎｍにおける書き込み特性を示すグラ
フである。
【図１２】第１実施形態に係るメモリトランジスタのゲ
ート絶縁膜２．５５ｎｍにおける書き込み特性を示すグ
ラフである。
ート絶縁膜２．５５ｎｍにおける書き込み特性を示すグ
ラフである。
【図１３】第１実施形態に係るメモリトランジスタのゲ
ート絶縁膜２．９ｎｍにおけるデータ書き換え特性を示
すグラフである。
ート絶縁膜２．９ｎｍにおけるデータ書き換え特性を示
すグラフである。
【図１４】第１実施形態に係るメモリトランジスタのゲ
ート絶縁膜２．５５ｎｍにおけるデータ書き換え特性を
示すグラフである。
ート絶縁膜２．５５ｎｍにおけるデータ書き換え特性を
示すグラフである。
【図１５】第２実施形態に係る不揮発性メモリ装置のメ
モリセルアレイ構成を示す回路図である。
モリセルアレイ構成を示す回路図である。
【図１６】第２実施形態に係る分離ソース線ＮＯＲ型メ
モリセルアレイの平面図である。
モリセルアレイの平面図である。
【図１７】第２実施形態に係る分離ソース線ＮＯＲ型メ
モリセルアレイについて、図１６のＡ−Ａ’線に沿った
断面側から見た鳥瞰図である。
モリセルアレイについて、図１６のＡ−Ａ’線に沿った
断面側から見た鳥瞰図である。
【図１８】第３実施形態に係る分離ソース線ＮＯＲ型メ
モリセルアレイの平面図である。
モリセルアレイの平面図である。
【図１９】第４実施形態に係る不揮発性メモリ装置のメ
モリセルアレイ構成を示す回路図である。
モリセルアレイ構成を示す回路図である。
【図２０】第４実施形態に係る共通ソース線ＮＯＲ型メ
モリセルアレイの平面図である。
モリセルアレイの平面図である。
【図２１】第５実施形態に係る共通ソース線ＮＯＲ型メ
モリセルアレイの平面図である。
モリセルアレイの平面図である。
【図２２】第６実施形態に係る分離ソース線ＮＯＲ型メ
モリセルアレイを４セル分示す回路図である。
モリセルアレイを４セル分示す回路図である。
【図２３】第６実施形態に係るメモリトランジスタの構
造を示す断面図である。
造を示す断面図である。
【図２４】（Ａ）は第６実施形態に係るメモリセルアレ
イの書き込み時のバイアス設定条件を示す回路図、
（Ｂ）は書き込み動作を示す素子断面図である。
イの書き込み時のバイアス設定条件を示す回路図、
（Ｂ）は書き込み動作を示す素子断面図である。
【図２５】（Ａ），（Ｂ）は、第６実施形態に係るメモ
リセルアレイの読み出し時のバイアス設定条件を示す回
路図である。
リセルアレイの読み出し時のバイアス設定条件を示す回
路図である。
【図２６】（Ａ）は第６実施形態に係るメモリセルアレ
イの消去時のバイアス設定条件を示す回路図、（Ｂ）消
去動作を示す素子断面図である。
イの消去時のバイアス設定条件を示す回路図、（Ｂ）消
去動作を示す素子断面図である。
【図２７】第７実施形態に係る仮想接地ＮＯＲ型メモリ
セルアレイの構成を示す等価回路図である。
セルアレイの構成を示す等価回路図である。
【図２８】第７実施形態に係るメモリトランジスタの構
造を示す断面図である。
造を示す断面図である。
【図２９】第８実施形態に係る仮想接地ＮＯＲ型メモリ
セルアレイの構成を示す等価回路図である。
セルアレイの構成を示す等価回路図である。
【図３０】第８実施形態に係るメモリトランジスタの構
造を示す断面図である。
造を示す断面図である。
【図３１】第９実施形態に係るＳｉナノ結晶型メモリト
ランジスタのワード方向の断面図である。
ランジスタのワード方向の断面図である。
【図３２】第１０実施形態に係る微細分割ＦＧ型メモリ
トランジスタのワード方向の断面図である。
トランジスタのワード方向の断面図である。
１０，２０，３０…ゲート絶縁膜、１１，２１，３１…
ボトム絶縁膜、１２…窒化膜、１３…トップ絶縁膜、２
２…Ｓｉナノ結晶、２３，３３…酸化膜、３２…微細分
割型フローティングゲート、３４…分離酸化膜、３５…
シリコン層、ＳＵＢ…半導体基板、Ｗ…ｐウエル、Ｓ…
ソース不純物領域、Ｄ…ドレイン不純物領域、ＩＳＯ…
素子分離絶縁層、Ｍ１１等…メモリトランジスタ、Ｓ１
１等…選択トランジスタ、ＢＬ１等…ビット線、ＭＢＬ
１等…主ビット線、ＳＢＬ１等…副ビット線、ＳＬ１等
…ソース線、ＭＳＬ１等…主ソース線、ＳＳＬ１等…副
ソース線、ＷＬ１等…ワード線、ＳＧ１１等…選択線、
ＢＣ…ビットコンタクト、ＳＣ…ソースコンタクト。
ボトム絶縁膜、１２…窒化膜、１３…トップ絶縁膜、２
２…Ｓｉナノ結晶、２３，３３…酸化膜、３２…微細分
割型フローティングゲート、３４…分離酸化膜、３５…
シリコン層、ＳＵＢ…半導体基板、Ｗ…ｐウエル、Ｓ…
ソース不純物領域、Ｄ…ドレイン不純物領域、ＩＳＯ…
素子分離絶縁層、Ｍ１１等…メモリトランジスタ、Ｓ１
１等…選択トランジスタ、ＢＬ１等…ビット線、ＭＢＬ
１等…主ビット線、ＳＢＬ１等…副ビット線、ＳＬ１等
…ソース線、ＭＳＬ１等…主ソース線、ＳＳＬ１等…副
ソース線、ＷＬ１等…ワード線、ＳＧ１１等…選択線、
ＢＣ…ビットコンタクト、ＳＣ…ソースコンタクト。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B025 AA04 AA07 AB01 AC01 AE05 AE06 AE08 5F001 AA14 AC02 AD41 AD51 AE02 AE03 AE08 AF10 AF20 AG02 5F083 EP09 EP17 EP18 EP22 EP32 EP77 ER03 ER05 ER06 ER09 ER11 ER14 ER15 ER16 ER22 ER30 GA01 GA05 GA09 KA01 KA06 KA12 LA12 LA16 MA02 MA06 MA19 MA20 PR13 PR36 ZA21
Claims (37)
- 【請求項１】基板と、 当該基板に設けられ第１導電型半導体からなるチャネル
形成領域と、 当該チャネル形成領域を挟んで上記基板に形成された第
２導電型半導体からなり、動作時にソースまたはドレイ
ンとなる第１および第２不純物領域と、 上記チャネル形成領域上に設けられたゲート絶縁膜と、 当該ゲート絶縁膜上に設けられたゲート電極と、 上記チャネル形成領域に対向した面内および膜厚方向に
離散化されて上記ゲート絶縁膜内に形成され、動作時に
ホットホールが上記第１不純物領域および／または第２
不純物領域から注入される電荷蓄積手段とを有する不揮
発性半導体記憶装置。 - 【請求項２】上記ホットホールは、バンド間トンネル電
流に起因したホットホールである請求項１記載の不揮発
性半導体記憶装置。 - 【請求項３】上記ゲート絶縁膜は、上記第１不純物領域
からホットホールが注入される第１領域と、 上記第２不純物領域からホットホールが注入される第２
領域と、 上記第１，第２領域間に挟まれ、ホットホールが注入さ
れない第３領域とを有する請求項１記載の不揮発性半導
体記憶装置。 - 【請求項４】上記電荷蓄積手段が上記第１，第２領域に
形成され、 電荷蓄積手段の分布領域が上記第３領域を介して空間的
に分離されている請求項３記載の不揮発性半導体記憶装
置。 - 【請求項５】上記第１，第２領域が複数の膜を積層した
積層膜構造を有し、 上記第３領域が単一材料の絶縁膜からなる請求項４記載
の不揮発性半導体記憶装置。 - 【請求項６】上記第１および第２領域上に形成されたゲ
ート電極と、 上記第３領域上に形成されたゲート電極とが空間的に分
離されている請求項４記載の不揮発性半導体記憶装置。 - 【請求項７】上記チャネル形成領域は、２つのメモリト
ランジスタのチャネル形成領域と、その間の１つの選択
トランジスタのチャネル形成領域とが連結してなる請求
項６記載の不揮発性半導体記憶装置。 - 【請求項８】上記第１，第２および第３領域上のゲート
電極に対しそれぞれ空間的に分離した、上記第１領域外
側の第１制御ゲートおよび上記第２領域外側の第２制御
ゲートをさらに有する請求項３記載の不揮発性半導体記
憶装置。 - 【請求項９】上記チャネル形成領域、上記第１および第
２不純物領域、上記ゲート絶縁膜および上記ゲート電極
を有するメモリトランジスタのゲート長が、上記第１，
第２不純物領域双方からホットホールを注入したとき、
上記第１不純物領域から注入されたホットホールの保持
領域と上記第２不純物領域から注入されたホットホール
の保持領域との少なくとも一部が上記ゲート絶縁膜内で
合体するゲート長以下である請求項１記載の不揮発性半
導体記憶装置。 - 【請求項１０】上記チャネル形成領域、上記第１および
第２不純物領域、上記ゲート絶縁膜および上記ゲート電
極を有するメモリトランジスタがワード方向とビット方
向とに複数配置され、 上記ゲート電極をワード方向に接続する複数のワード線
と、 当該複数のワード線に接続され、動作対象のメモリトラ
ンジスタが接続された選択ワード線に負電圧を印加し、
動作対象のメモリトランジスタが接続されていない非選
択ワード線に正電圧を印加するワード線駆動回路とをさ
らに有する請求項１記載の不揮発性半導体記憶装置。 - 【請求項１１】上記複数のメモリトランジスタは、 書き込み状態のしきい値電圧が消去状態のしきい値電圧
より低い請求項１０記載の不揮発性半導体記憶装置。 - 【請求項１２】上記第１導電型がｐ型であり、上記第２
導電型がｎ型である請求項１記載の不揮発性半導体記憶
装置。 - 【請求項１３】上記チャネル形成領域、上記第１および
第２不純物領域、上記ゲート絶縁膜および上記ゲート電
極を有するメモリトランジスタが、ワード方向とビット
方向とに複数配置され、 複数のワード線と、 当該複数のワード線と電気的に絶縁された状態でそれぞ
れ交差する複数の共通線とを更に有し、 上記複数のワード線それぞれに、上記ゲート電極が複数
接続され、 上記複数の共通線それぞれに、上記第１および／または
第２不純物領域が複数結合されている請求項１記載の不
揮発性半導体記憶装置。 - 【請求項１４】上記ゲート電極をワード方向で共通に接
続するワード線と、 上記第１不純物領域をビット方向で共通に接続する第１
共通線と、 上記第２不純物領域を共通に接続する第２共通線とを有
する請求項１３記載の不揮発性半導体記憶装置。 - 【請求項１５】上記第１共通線が、上記第１不純物領域
をビット方向で共通に接続する第１副線と、当該第１副
線をビット方向で共通に接続する第１主線とから構成さ
れ、 上記第２共通線が、上記第２不純物領域を共通に接続す
る第２副線と、当該第２副線を共通に接続する第２主線
とから構成され、 上記第１副線と上記第２副線との間に、上記複数のメモ
リトランジスタが並列接続されている請求項１４記載の
不揮発性半導体記憶装置。 - 【請求項１６】上記電荷蓄積手段は、すくなくとも外部
との間で電荷の移動がない場合に、上記チャネル形成領
域に対向する面全体としての導電性を持たない請求項１
記載の不揮発性半導体記憶装置。 - 【請求項１７】上記ゲート絶縁膜は、上記チャネル形成
領域上のボトム絶縁膜と、 当該ボトム絶縁膜上の窒化膜または酸化窒化膜とを含む
請求項１６記載の不揮発性半導体記憶装置。 - 【請求項１８】上記ゲート絶縁膜は、上記チャネル形成
領域上のボトム絶縁膜と、 上記電荷蓄積手段としてボトム絶縁膜上に形成され互い
に絶縁された小粒径導電体とを含む請求項１６記載の不
揮発性半導体記憶装置。 - 【請求項１９】上記小粒径導電体の粒径が１０ナノメー
タ以下である請求項１８記載の不揮発性半導体記憶装
置。 - 【請求項２０】基板と、 当該基板に設けられ第１導電型半導体からなるチャネル
形成領域と、 当該チャネル形成領域を挟んで上記基板に形成された第
２導電型半導体からなり、動作時にソースまたはドレイ
ンとなる第１および第２不純物領域と、 上記チャネル形成領域上に設けられ、上記チャネル形成
領域に対向した面内および膜厚方向に離散化された電荷
蓄積手段を内部に含むゲート絶縁膜と、 当該ゲート絶縁膜上に設けられたゲート電極とを有する
不揮発性半導体記憶装置の動作方法であって、 書き込み時に、ホットホールを上記第１不純物領域およ
び／または上記第２不純物領域から上記電荷蓄積手段に
注入する不揮発性半導体記憶装置の動作方法。 - 【請求項２１】書き込み時に、バンド間トンネル電流に
起因したホットホールを上記第１不純物領域および／ま
たは上記第２不純物領域から上記電荷蓄積手段に注入す
る請求項２０記載の不揮発性半導体記憶装置の動作方
法。 - 【請求項２２】書き込み時に、上記第１不純物領域から
上記ゲート絶縁膜の第１領域に上記ホットホールを注入
し、 当該第１領域へのホットホール注入と独立に、上記第２
不純物領域から上記ゲート絶縁膜内で上記第１領域と離
れた第２領域に上記ホットホールを注入する請求項２０
記載の不揮発性半導体記憶装置の動作方法。 - 【請求項２３】上記ゲート絶縁膜は、上記第１，第２領
域間にホットホールが注入されない第３領域を有し、 上記電荷蓄積手段が上記第１，第２領域に形成され、 電荷蓄積手段の分布領域が上記第３領域を介して空間的
に分離されている請求項２２記載の不揮発性半導体記憶
装置の動作方法。 - 【請求項２４】上記第１，第２領域が複数の膜を積層し
た積層膜構造を有し、 上記第３領域が単一材料の絶縁膜からなる請求項２３記
載の不揮発性半導体記憶装置の動作方法。 - 【請求項２５】上記第１不純物領域から注入されたホッ
トホールの保持領域と、上記第２不純物領域から注入さ
れたホットホールの保持領域との少なくとも一部が、上
記電荷蓄積手段内で合体する請求項２０記載の不揮発性
半導体記憶装置の動作方法。 - 【請求項２６】上記チャネル形成領域、上記第１および
第２不純物領域、上記ゲート絶縁膜および上記ゲート電
極を有するメモリトランジスタのゲート長が、上記２つ
のホットホール保持領域の少なくとも一部で合体が起こ
るゲート長以下である請求項２０記載の不揮発性半導体
記憶装置の動作方法。 - 【請求項２７】上記チャネル形成領域、上記第１および
第２不純物領域、上記ゲート絶縁膜および上記ゲート電
極を有したメモリトランジスタがワード方向とビット方
向とに複数配置され、ワード方向の複数のメモリトラン
ジスタごとに上記ゲート電極がワード線により共通に接
続されているメモリセルアレイに対する書き込みにおい
て、 同一ワード線に接続した全てのメモリトランジスタに対
し、ホットホールを注入する上記第１，第２領域に対応
した全ての第１，第２不純物領域に所定の電圧を印加
し、 ホットホール注入を行わない他の第１，第２領域に対応
した第１，第２不純物領域を電気的フォローティング状
態とし、 上記同一ワード線に、上記第１，第２不純物領域に印加
する電圧との差が所定の書き込み電圧となる電圧を印加
し、 当該同一ワード線に接続した全てのメモリトランジスタ
を１回の動作で並列に書き込む請求項２２記載の不揮発
性半導体記憶装置の動作方法。 - 【請求項２８】書き込み時に、上記第１および／または
第２不純物領域と上記ゲート電極との間に所定の書き込
み電圧を印加する請求項２０に記載の不揮発性半導体記
憶装置の動作方法。 - 【請求項２９】上記チャネル形成領域、上記第１および
第２不純物領域、上記ゲート絶縁膜および上記ゲート電
極を有したメモリトランジスタがワード方向とビット方
向とに複数配置され、ワード方向の複数のメモリトラン
ジスタごとに上記ゲート電極がワード線により共通に接
続されているメモリセルアレイに対する書き込みにおい
て、動作対象のメモリトランジスタが接続されている選
択ワード線に負電圧を印加し、動作対象のメモリトラン
ジスタが接続されていない非選択ワード線に正電圧を印
加する請求項２８に記載の不揮発性半導体記憶装置の動
作方法。 - 【請求項３０】書き込み時に、上記第１および第２不純
物領域に同一電圧を印加する請求項２９に記載の不揮発
性半導体記憶装置の動作方法。 - 【請求項３１】上記チャネル形成領域、上記第１および
第２不純物領域、上記ゲート絶縁膜および上記ゲート電
極を有したメモリトランジスタがワード方向とビット方
向とに複数配置され、ビット方向の複数のメモリトラン
ジスタごとに上記第１不純物領域が第１共通線により接
続され、上記第２不純物領域が第２共通線により接続さ
れているメモリセルアレイに対する書き込みにおいて、
動作対象のメモリトランジスタが接続されている第１お
よび第２共通線に正電圧を印加し、動作対象のメモリト
ランジスタが接続されていない第１および第２共通線に
０Ｖを印加する請求項３０に記載の不揮発性半導体記憶
装置の動作方法。 - 【請求項３２】消去時に、上記第１および／または第２
不純物領域からホットホールが注入されている上記電荷
蓄積手段に対して、直接トンネル効果またはＦＮトンネ
ル効果を用いてチャネル全面より電子を注入する請求項
２０に記載の不揮発性半導体記憶装置の動作方法。 - 【請求項３３】上記第１導電型がｐ型であり、上記第２
導電型がｎ型である請求項２０に記載の不揮発性半導体
記憶装置の動作方法。 - 【請求項３４】上記電荷蓄積手段は、すくなくとも外部
との間で電荷の移動がない場合に、上記チャネル形成領
域に対向する面全体としての導電性を持たない請求項２
０に記載の不揮発性半導体記憶装置の動作方法。 - 【請求項３５】上記ゲート絶縁膜は、上記チャネル形成
領域上のボトム絶縁膜と、 当該ボトム絶縁膜上の窒化膜または酸化窒化膜とを含む
請求項３４に記載の不揮発性半導体記憶装置の動作方
法。 - 【請求項３６】上記ゲート絶縁膜は、上記チャネル形成
領域上のボトム絶縁膜と、 上記電荷蓄積手段としてボトム絶縁膜上に形成され互い
に絶縁された小粒径導電体とを含む請求項３４に記載の
不揮発性半導体記憶装置の動作方法。 - 【請求項３７】上記小粒径導電体の粒径が１０ナノメー
タ以下である請求項３６に記載の不揮発性半導体記憶装
置の動作方法。
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|---|---|---|---|
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|---|---|---|---|
| JP2000138251 | 2000-05-02 | ||
| JP2000-138251 | 2000-05-02 | ||
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Publications (3)
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|---|---|
| JP2002026149A true JP2002026149A (ja) | 2002-01-25 |
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