JP2005332924A - 不揮発性半導体メモリ装置 - Google Patents
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Abstract
【課題】離散トラップ型メモリにおいて、電荷保持特性を向上させ、かつ、電荷蓄積密度を高めて、動作電圧を低減しても必要なしきい値電圧の変化幅を確保する。
【解決手段】チャネル形成領域とゲート電極(WL)との間に形成され、チャネル形成領域に対向した面内および膜厚方向に離散化されている電荷蓄積手段を含む電荷蓄積膜が、第1の電荷蓄積手段となる多数の微細導電性粒子22を内部に埋め込んでいる第1の絶縁膜23と、第2の電荷蓄積手段となるキャリアトラップを含み、たとえば第1の絶縁膜23上に形成されている第2の絶縁膜24とを有する。
【選択図】図1
【解決手段】チャネル形成領域とゲート電極(WL)との間に形成され、チャネル形成領域に対向した面内および膜厚方向に離散化されている電荷蓄積手段を含む電荷蓄積膜が、第1の電荷蓄積手段となる多数の微細導電性粒子22を内部に埋め込んでいる第1の絶縁膜23と、第2の電荷蓄積手段となるキャリアトラップを含み、たとえば第1の絶縁膜23上に形成されている第2の絶縁膜24とを有する。
【選択図】図1
Description
本発明は、チャネル形成領域に対向した面内および膜厚方向に離散化されている電荷蓄積手段を含む電荷蓄積膜を備える不揮発性半導体メモリ装置に関するものである。
不揮発性半導体メモリ装置は、電荷蓄積手段が単一の導電層、たとえばポリシリコンからなる、いわゆるFG型と、電荷蓄積手段(電荷をトラップする手段)がチャネルを形成する半導体領域(チャネル形成領域)に対向した面内および膜厚方向に離散化されている、いわゆるMONOS型などの離散トラップ型に大別できる。不揮発性半導体メモリは、大容量化のために実用上必要な電荷保持特性を確保しながら、膜厚方向および平面上のサイズをスケーリングすることが重要である。
MONOS型不揮発性半導体メモリでは、電荷保持を主体的に担っている窒化膜〔SixNy(0<x<1、0<y<1)〕膜中またはトップ酸化膜と窒化膜との界面のキャリアトラップが空間的に(即ち、面方向および膜厚方向に)離散化して拡がっている。
離散トラップ型において、MONOS型のキャリアトラップの機能を導電性物質で置き換えることができ、微細な多結晶シリコンなどの微粒子またはフローティングゲートを微細領域に加工された導電体に電荷を注入して保持する不揮発性半導体メモリが知られている(たとえば、特許文献1参照)。
特開平11−186421号公報
この電荷蓄積手段としての微粒子や微細導電体は、MONOS型におけるキャリアトラップに比べると、単位体積あたりの数(密度)を増やすことが難しい。したがって、上記特許文献1に記載の技術では、電荷注入によるしきい値電圧の変化量を大きくできないという課題がある。微粒子や微細導電体の径をより小さくし密度を高めることにより、電荷保持量を向上させることができるが、そのための技術的困難性が高いというのが実情である。
近年、しきい値電圧変化量として読み出しが可能な0.5〜1.0V程度を確保し、その範囲で動作電圧を低減することが進められている。ところが、メモリトランジスタの電荷蓄積手段の密度が低いと、必要なしきい値電圧変化が得難いことから動作電圧の低電圧化を阻害する要因となる。
また、MONOS型において電荷蓄積膜(窒化膜)の一部に電荷を局部的に注入する技術が知られている。この技術では電荷注入領域が狭い範囲に限られることから、ある程度高い電荷蓄積手段の密度が要求される。したがって、電荷の局部的な注入技術を、この微細粒子等を電荷蓄積手段に用いるメモリトランジスタに適用するためにも、電荷蓄積手段の密度を増やす必要性が高まっている。
また、MONOS型において電荷蓄積膜(窒化膜)の一部に電荷を局部的に注入する技術が知られている。この技術では電荷注入領域が狭い範囲に限られることから、ある程度高い電荷蓄積手段の密度が要求される。したがって、電荷の局部的な注入技術を、この微細粒子等を電荷蓄積手段に用いるメモリトランジスタに適用するためにも、電荷蓄積手段の密度を増やす必要性が高まっている。
本発明が解決しようとする課題は、離散化されている電荷蓄積手段に電荷を蓄積させて基本動作する不揮発性半導体メモリにおいて、電荷保持特性を向上させ、かつ、電荷蓄積密度を高めて、動作電圧を低減しても必要なしきい値電圧の変化幅を確保できるようにすることである。
本発明に係る第1の観点の不揮発性半導体メモリ装置は、半導体基板と、当該半導体基板に形成されているソース領域とドレイン領域との間のチャネル形成領域と、チャネル形成領域とゲート電極との間に形成され、チャネル形成領域に対向した面内および膜厚方向に離散化されている電荷蓄積手段を含む電荷蓄積膜とを有する不揮発性半導体メモリ装置であって、前記電荷蓄積膜が、第1の電荷蓄積手段となる多数の微細導電性粒子を内部に埋め込んでいる第1の絶縁膜と、第2の電荷蓄積手段となるキャリアトラップを含む第2の絶縁膜とを有する。
本発明では、好適に、前記第1の絶縁膜を、前記電荷蓄積膜内で前記第2の絶縁膜よりも相対的に半導体基板側の位置に積層している。
本発明では、好適に、前記第1の絶縁膜を、前記電荷蓄積膜内で前記第2の絶縁膜よりも相対的に半導体基板側の位置に積層している。
本発明に係る第2の観点の不揮発性半導体メモリ装置は、半導体基板と、当該半導体基板に形成されているソース領域とドレイン領域との間のチャネル形成領域と、チャネル形成領域とゲート電極との間に形成され、チャネル形成領域に対向した面内および膜厚方向に離散化されている電荷蓄積手段を含む電荷蓄積膜とを備えるメモリトランジスタを有するメモリセルアレイと、当該メモリセルアレイを動作する周辺回路と、を備え、前記電荷蓄積膜が、第1の電荷蓄積手段となる多数の微細導電性粒子を内部に埋め込んでいる第1の絶縁膜と、第2の電荷蓄積手段となるキャリアトラップを含む第2の絶縁膜とを有し、前記周辺回路は、前記ソース領域とドレイン領域の少なくとも一方側から前記電荷蓄積膜の一部に電荷を注入するように前記メモリトランジスタをバイアスする。
以下、上述した構成の不揮発性半導体メモリ装置の作用を半導体基板側に第1の絶縁膜を配置した場合で述べる。
たとえば、ソース領域とドレイン領域の少なくとも一方側から電荷を電荷蓄積膜に注入すると、その多くの電荷は、第1の絶縁膜内の第1の電荷蓄積手段としての微細導電性微粒子に捕獲される。このとき、エネルギーが高い一部の電荷は、第2の絶縁膜にまで達するが、電荷の注入がエネルギー障壁を越えることにより起こることから、確率的に、多くの電荷は基板側により近い微細導電性微粒子に捕獲されやすい。そして、存在する微細導電性微粒子にこれ以上電荷が捕獲できなくなると、電荷蓄積の主体が、より上層の第2の絶縁膜内のキャリアトラップに移る。このようにして、注入された多くの電荷が第1および第2の電荷蓄積手段に捕獲され、保持される。
この電荷保持に関し、キャリアトラップは絶縁膜内あるいは絶縁膜同士の界面の準位であるため保持電荷が抜けやすいが、微細導電性微粒子に一旦捕獲された電荷は、その捕獲エネルギーが相対的に大きいことから抜け難い。
たとえば、ソース領域とドレイン領域の少なくとも一方側から電荷を電荷蓄積膜に注入すると、その多くの電荷は、第1の絶縁膜内の第1の電荷蓄積手段としての微細導電性微粒子に捕獲される。このとき、エネルギーが高い一部の電荷は、第2の絶縁膜にまで達するが、電荷の注入がエネルギー障壁を越えることにより起こることから、確率的に、多くの電荷は基板側により近い微細導電性微粒子に捕獲されやすい。そして、存在する微細導電性微粒子にこれ以上電荷が捕獲できなくなると、電荷蓄積の主体が、より上層の第2の絶縁膜内のキャリアトラップに移る。このようにして、注入された多くの電荷が第1および第2の電荷蓄積手段に捕獲され、保持される。
この電荷保持に関し、キャリアトラップは絶縁膜内あるいは絶縁膜同士の界面の準位であるため保持電荷が抜けやすいが、微細導電性微粒子に一旦捕獲された電荷は、その捕獲エネルギーが相対的に大きいことから抜け難い。
本発明に係る不揮発性半導体メモリ装置によれば、捕獲エネルギーが相対的に大きい微細導電性微粒子を第1の絶縁膜内に形成し、相対的に捕獲エネルギーが小さいが、その密度が高いキャリアトラップが第2の絶縁膜内に形成している。このため、保持電荷が半導体基板に抜けにくく、電荷保持特性が改善する。
また、微細導電性微粒子のみでは不足である電荷蓄積手段の密度を、第2の絶縁膜のキャリアトラップ密度で補うことから、多くの電荷を保持できる。
以上より、動作電圧を低減しても、電荷保持特性を改善または維持しながら必要なしきい値電圧の変化幅を確保し、あるいは、向上することが可能となる。
また、微細導電性微粒子のみでは不足である電荷蓄積手段の密度を、第2の絶縁膜のキャリアトラップ密度で補うことから、多くの電荷を保持できる。
以上より、動作電圧を低減しても、電荷保持特性を改善または維持しながら必要なしきい値電圧の変化幅を確保し、あるいは、向上することが可能となる。
[第1の実施の形態]
本発明の「第1の電荷蓄積手段となる多数の微細導電性粒子」は、多結晶シリコン微粒子、メタル微粒子または微細分割FGなど、種々の材質および形態を有する。以下、選択する材質によって電荷の捕獲エネルギーを最も高くすることが可能なメタル微粒子を有する不揮発性半導体メモリトランジスタ構造を例として、第1の実施の形態を説明する。このメモリトランジスタを以下、メタルナノドット型と称する。
本発明の「第1の電荷蓄積手段となる多数の微細導電性粒子」は、多結晶シリコン微粒子、メタル微粒子または微細分割FGなど、種々の材質および形態を有する。以下、選択する材質によって電荷の捕獲エネルギーを最も高くすることが可能なメタル微粒子を有する不揮発性半導体メモリトランジスタ構造を例として、第1の実施の形態を説明する。このメモリトランジスタを以下、メタルナノドット型と称する。
図1は、メタルナノドット型メモリトランジスタの素子構造を示す断面図である。
半導体基板SUBに、nチャネル型の場合はn型不純物領域、pチャネル型の場合はp型不純物領域からなるソース領域Sとドレイン領域Dを互いに離れて形成している。このソース領域Sとドレイン領域の間は、逆導電型不純物が導入されているチャネル形成領域となる。チャネル形成領域の上に、ゲート絶縁膜20と、ゲート電極としてのワード線WLとを積層している。
半導体基板SUBに、nチャネル型の場合はn型不純物領域、pチャネル型の場合はp型不純物領域からなるソース領域Sとドレイン領域Dを互いに離れて形成している。このソース領域Sとドレイン領域の間は、逆導電型不純物が導入されているチャネル形成領域となる。チャネル形成領域の上に、ゲート絶縁膜20と、ゲート電極としてのワード線WLとを積層している。
メタルナノドット型不揮発性メモリは、そのゲート絶縁膜20が、ボトム絶縁膜21、その上の第1の電荷蓄積手段としてのメタルナノドット22、メタルナノドット22を覆う第1の絶縁膜23、第1の絶縁膜23との界面近傍および絶縁膜内に第2の電荷蓄積手段としてのキャリアトラップを形成する第2の絶縁膜24、および、トップ絶縁膜25とからなる。なお、主に上記界面近傍のキャリアトラップを電荷蓄積に用いる場合、あるいは第2の絶縁膜24が比較的厚い場合は、トップ絶縁膜25を省略可能である。
ボトム絶縁膜21は、たとえば、酸化膜を形成し、これを必要に応じて窒化処理して用いる。ボトム絶縁膜21の膜厚は、第1の電荷蓄積手段(メタルナノドット22)が基板側に近いこととの関係で、通常のMONOS型のボトム絶縁膜よりやや厚く、使用用途に応じて2.6nmから5.0nmまでの範囲内で適宜選択できる。ここでは、4.0nm程度の膜厚とした。
メタルナノドット22は、たとえば、ニッケルNi、コバルトCo、タングステンW、金Au、銀Agあるいは白金Ptなどのメタル材料からなる。メタルナノドット22は、そのサイズ(直径)が、好ましくは10nm以下、たとえば4.0nm程度であり、個々のメタルナノドット同士が酸化膜(第1の絶縁膜)23で空間的に、たとえば4nm程度の間隔で分離されている。第1の絶縁膜23の厚さは、たとえば4〜20nmに設定される。
第2の絶縁膜23を、第1の絶縁膜23がシリコン酸化膜の場合、たとえば2〜20nmの厚さの窒化シリコン(SixNy(0<x<1,0<y<1))膜から構成する。この第2の絶縁膜24は、たとえば減圧CVD(LP−CVD)により作製され、膜中にキャリアトラップが多く含まれている。第2の絶縁膜24は、プールフレンケル型(PF型)の電気伝導特性を示す。
なお、第1の絶縁膜23がシリコン酸化膜の場合、それ自体にキャリアトラップを含むが、この場合に第2の絶縁膜24は第1の絶縁膜23よりキャリアトラップ密度が高い材料とすることが望ましい。したがって、第2の絶縁膜24の材料は窒化シリコンに限らない。また、トップ絶縁膜25、メタルナノドット22を埋め込む第1の絶縁膜24をアルミナなどの金属酸化膜から構成してもよい。
なお、第1の絶縁膜23がシリコン酸化膜の場合、それ自体にキャリアトラップを含むが、この場合に第2の絶縁膜24は第1の絶縁膜23よりキャリアトラップ密度が高い材料とすることが望ましい。したがって、第2の絶縁膜24の材料は窒化シリコンに限らない。また、トップ絶縁膜25、メタルナノドット22を埋め込む第1の絶縁膜24をアルミナなどの金属酸化膜から構成してもよい。
トップ絶縁膜25は、第2の絶縁膜24との界面近傍に深いキャリアトラップを高密度に形成する必要があり、このためトップ絶縁膜25を、たとえば成膜後の窒化膜を熱酸化して形成する。トップ絶縁膜25をHTO(High Temperature chemical vapor deposited Oxide)法により形成したSiO2膜としてもよい。トップ絶縁膜25をCVDで形成した場合は熱処理によりキャリアトラップが形成される。トップ絶縁膜25の膜厚は、ゲート電極(ワード線WL)からのホールの注入を有効に阻止してデータ書き換え可能な回数の低下防止を図ることを考慮して決めるとよい。
このような構成のメモリトランジスタの製造では、ボトム絶縁膜21の成膜後、たとえばLP−CVDまたはスパッタリングによりボトム絶縁膜21の上に、メタルナノドット22を形成する。このときメタルナノドット22を絶縁材料と一緒に形成すると、絶縁材料にメタルナノドット22が埋め込まれた膜を形成できる。また、さらに、メタルナノドット22を埋め込むように、絶縁分離用の第1の絶縁膜23を、たとえば7nmほどLP−CVDにより成膜する。このLP−CVDでは、原料ガスがDCSとN2Oの混合ガス、基板温度がたとえば700℃とする。このときメタルナノドット22は第1の絶縁膜23に埋め込まれ、第1の絶縁膜23表面が平坦化される。平坦化が不十分な場合は、新たに平坦化プロセス(たとえばCMP等)を行うとよい。その後、ワード線となる導電膜を成膜し、ワード線をパターンニングし、メタルナノドット22より上層の絶縁膜をエッチングし、さらにメタルナノドット22の層をプラズマエッチングまたはウエットエッチングで加工し、最後に、残りのボトム絶縁膜21をエッチングする各工程を経て、当該メタルナノドット型メモリトランジスタを完成させる。
このように形成されたメモリトランジスタのメタルナノドット22は、平面方向に離散化されたキャリアトラップとして機能する。そのトラップレベルは、周囲の酸化シリコンとのバンド不連続値で推定可能で、その推定値ではSiナノ結晶のトラップレベルである約3.1eVと同じか、それより大きい。したがって、データ保持特性が改善される。この大きさの個々のメタルナノドット22は、数個の注入電子を保持できる。なお、メタルナノドット22を更に小さくして、これに単一電子を保持させてもよい。
前述したように、第1の電荷蓄積手段をSiナノ結晶とした場合であっても、本発明は適用可能である。
さらに、メモリトランジスタの電荷蓄積手段として絶縁膜中に埋め込まれ互いに分離した多数の微細分割型フローティングゲートを有するもの(微細分割FG型)であても、本発明を適用することが可能である。
さらに、メモリトランジスタの電荷蓄積手段として絶縁膜中に埋め込まれ互いに分離した多数の微細分割型フローティングゲートを有するもの(微細分割FG型)であても、本発明を適用することが可能である。
このメモリトランジスタは、半導体基板SUB側に捕獲エネルギーが相対的に大きい微細導電性微粒子(メタルナノドット22等)が形成され、半導体基板SUBから、より遠い側に、相対的に捕獲エネルギーが小さいが、その密度が高い第2の絶縁膜24のキャリアトラップが形成されている。このため、保持電荷が半導体基板SUBに抜けにくく、電荷保持特性が改善する。
また、微細導電性微粒子のみでは不足である電荷蓄積手段の密度を、絶縁膜のキャリアトラップ密度で補うことから、多くの電荷を保持できる。
以上より、動作電圧を低減しても、電荷保持特性を改善または維持しながら必要なしきい値電圧の変化幅を確保し、あるいは、向上させることが可能となる。
また、微細導電性微粒子のみでは不足である電荷蓄積手段の密度を、絶縁膜のキャリアトラップ密度で補うことから、多くの電荷を保持できる。
以上より、動作電圧を低減しても、電荷保持特性を改善または維持しながら必要なしきい値電圧の変化幅を確保し、あるいは、向上させることが可能となる。
この利点から、微細導電性微粒子を有するメモリトランジスタは、局部的に電荷を注入するものに好適である。以下、局部的に電荷を注入するメモリ装置の構成および動作の実施形態を説明する。
[第2の実施の形態]
図2は、本実施形態に係る不揮発性メモリ装置の要部構成を示すブロック図である。
この不揮発性メモリ装置は、メモリセルアレイ1、ロウデコーダ2、カラムデコーダ3、および入出力回路4を有する。なお、図2は、読み出し、書き込みまたは消去の許可信号を受けて動作モードを切り換え、あるいはクロックを基に動作タイミングを制御する回路、電源回路およびアドレスバッファ等を省略している。また、図2に示す入出力回路4は、カラム選択回路CS,センスアンプSA,書き込み回路WR、入出力バッファI/OBUF等、書き込みまたは読み出しに必要なビット線側の回路全てを含む。これらメモリセルアレイ1の周辺回路は、局部注入のためのバイアス供給機能を有する。
図2は、本実施形態に係る不揮発性メモリ装置の要部構成を示すブロック図である。
この不揮発性メモリ装置は、メモリセルアレイ1、ロウデコーダ2、カラムデコーダ3、および入出力回路4を有する。なお、図2は、読み出し、書き込みまたは消去の許可信号を受けて動作モードを切り換え、あるいはクロックを基に動作タイミングを制御する回路、電源回路およびアドレスバッファ等を省略している。また、図2に示す入出力回路4は、カラム選択回路CS,センスアンプSA,書き込み回路WR、入出力バッファI/OBUF等、書き込みまたは読み出しに必要なビット線側の回路全てを含む。これらメモリセルアレイ1の周辺回路は、局部注入のためのバイアス供給機能を有する。
第2の実施の形態は、nチャネル型メモリトランジスタを有する不揮発性メモリ装置に関する。
図3は、第2の実施の形態に係るNOR型のメモリセルアレイの等価回路図である。図4は、第2の実施の形態における、自己整合技術を用いた微細NOR型セルアレイの概略平面図である。図5は、図4のA−A’線に沿った断面側から見た斜視図である。なお、MONOS型メモリトランジスタの素子構造は、第1の実施の形態(図1)と同じである。
本例の不揮発性メモリ装置において、NOR型メモリセルアレイの各メモリセルが、図1に示す断面構造のメモリトランジスタ1個で構成されている。図3に示すように、メモリセルを構成するメモリトランジスタM11〜M33が行列状に配置され、これらトランジスタ間がワード線、ビット線(分離型ソース線)および分離型ドレイン線によって配線されている。
図3は、第2の実施の形態に係るNOR型のメモリセルアレイの等価回路図である。図4は、第2の実施の形態における、自己整合技術を用いた微細NOR型セルアレイの概略平面図である。図5は、図4のA−A’線に沿った断面側から見た斜視図である。なお、MONOS型メモリトランジスタの素子構造は、第1の実施の形態(図1)と同じである。
本例の不揮発性メモリ装置において、NOR型メモリセルアレイの各メモリセルが、図1に示す断面構造のメモリトランジスタ1個で構成されている。図3に示すように、メモリセルを構成するメモリトランジスタM11〜M33が行列状に配置され、これらトランジスタ間がワード線、ビット線(分離型ソース線)および分離型ドレイン線によって配線されている。
列(COLUMN)方向に隣接するメモリトランジスタM11、M12およびM13の各ソースがビット線BL1に接続され、各ドレインがドレイン線DL1に接続されている。列方向に隣接するメモリトランジスタM21、M22およびM23の各ソースがビット線BL2に接続され、各ドレインがドレイン線DL2に接続されている。列方向に隣接するメモリトランジスタM31、M32およびM33の各ソースがビット線BL3に接続され、各ドレインがドレイン線DL3に接続されている。
行(ROW)方向に隣接するメモリトランジスタM11、M21およびM31の各ゲートがワード線WL1に接続されている。行方向に隣接するメモリトランジスタM12、M22およびM32の各ゲートがワード線WL2に接続されている。行方向に隣接するメモリトランジスタM13、M23およびM33の各ゲートがワード線WL3に接続されている。
メモリセルアレイ全体では、図3に図解したセル配置およびセル間接続が繰り返されている。
行(ROW)方向に隣接するメモリトランジスタM11、M21およびM31の各ゲートがワード線WL1に接続されている。行方向に隣接するメモリトランジスタM12、M22およびM32の各ゲートがワード線WL2に接続されている。行方向に隣接するメモリトランジスタM13、M23およびM33の各ゲートがワード線WL3に接続されている。
メモリセルアレイ全体では、図3に図解したセル配置およびセル間接続が繰り返されている。
微細NOR型セルアレイにおいて、図5に示すように、p型半導体基板SUB(またはpウェル)の表面領域にトレンチまたはLOCOSなどから素子分離絶縁層ISOが形成されている。素子分離絶縁層ISOは、図4に示すように、列(COLUMN)方向に長い平行ライン形状を有する。ワード線WL1,WL2,WL3,WL4が等間隔に形成され、それぞれのワード線が素子分離絶縁層ISOにほぼ直交している。
ワード線WL1〜WL4と半導体基板SUBのチャネル形成領域との間にゲート絶縁膜20が形成されている。本発明で“チャネル形成領域”とは、表面側内部に電子または正孔が導電するチャネルが形成される領域をいう。本例の“チャネル形成領域”は半導体基板SUB内でソース領域Sおよびドレイン領域Dに挟まれた部分が該当する。
ゲート絶縁膜20の構造は、第1の実施の形態と同じにできるので、ここでの説明は省略する。
ゲート絶縁膜20の構造は、第1の実施の形態と同じにできるので、ここでの説明は省略する。
このような構成のメモリセルアレイ1の製造においては、まず、用意した半導体基板SUBに対し素子分離絶縁層ISO(およびpウェルW)を形成し、しきい値電圧調整用のイオン注入等を必要に応じて行う。
つぎに、第1の実施の形態で説明した方法により、半導体基板SUBのチャネル形成領域上にゲート絶縁膜20を成膜する。
その後、ワード線WL1〜WL4となる多結晶シリコンを堆積し、平行ライン状にパターニングする。これにより、ワード線WL1〜WL4の各幅(ゲート長)が0.18μm以下、たとえば0.13μmに微細化される。
その後、ワード線WL1〜WL4となる多結晶シリコンを堆積し、平行ライン状にパターニングする。これにより、ワード線WL1〜WL4の各幅(ゲート長)が0.18μm以下、たとえば0.13μmに微細化される。
素子分離絶縁層ISOの間隔内の半導体基板表面領域において、n型不純物が高濃度に導入されてソース領域Sとドレイン領域Dとが交互に形成されている。ソース領域Sおよびドレイン領域Dは、ワード線WL1〜WL4を形成後に、チャネル形成領域と逆導電型(本例ではn型)の不純物を高濃度に半導体基板SUBに導入することにより形成された導電率が高い領域であり、種々の形態がある。ソース領域Sおよびドレイン領域Dのチャネル形成領域に臨む基板表面位置に、LDD(Lightly Doped Drain)またはエクステンションと称する異なる濃度の不純物領域を具備させてもよい。
ソース領域Sとドレイン領域Dの行(ROW)方向の寸法は、素子分離絶縁層ISOの間隔で規定される。ソース領域Sとドレイン領域Dの列(COLUMN)方向の寸法は、ワード線WL1〜WL4の間隔で規定される。ソース領域Sとドレイン領域Dは、その寸法と配置のばらつきに関しマスク合わせの誤差が殆ど導入されないことから、極めて均一に形成されている。
ソース領域Sとドレイン領域Dの行(ROW)方向の寸法は、素子分離絶縁層ISOの間隔で規定される。ソース領域Sとドレイン領域Dの列(COLUMN)方向の寸法は、ワード線WL1〜WL4の間隔で規定される。ソース領域Sとドレイン領域Dは、その寸法と配置のばらつきに関しマスク合わせの誤差が殆ど導入されないことから、極めて均一に形成されている。
図5において、ワード線WL1〜WL4の上部および側壁は、絶縁層で覆われている。ワード線WL1,WL2,…の上部に同じパターンにてオフセット絶縁層OFが形成されている。オフセット絶縁層OF、その下のゲート電極(ワード線WL3またはWL4)およびゲート絶縁膜10からなる積層パターンの両側壁に、サイドウォール絶縁層SWが形成されている。
図5において、隣接する2本のワード線の間で、ワード線に沿って細長い自己整合コンタクト部SACが開口されている。自己整合コンタクト部SAC内において、オフセット絶縁層OFおよびサイドウォール絶縁層SWによりワード線が被覆されている。
ソース領域Sまたはドレイン領域Dに一部重なるように、自己整合コンタクト部SAC内に導電性材料が互い違いに埋め込まれ、これによりビットコンタクトBCおよびドレインコンタクトDCが形成されている。ビットコンタクトBCは、ソース領域Sに対し行(ROW)方向の一方端部に重なっている。ドレインコンタクトDCは、ドレイン領域Dに対し行(ROW)方向の他方端部に重なっている。その結果、ビットコンタクトBCとドレインコンタクトDCは、図4に示すように、互い違いに形成されている。これは、ビットコンタクトBCはビット線と接続され、ドレインコンタクトDCはドレイン線と接続されるからである。
ソース領域Sまたはドレイン領域Dに一部重なるように、自己整合コンタクト部SAC内に導電性材料が互い違いに埋め込まれ、これによりビットコンタクトBCおよびドレインコンタクトDCが形成されている。ビットコンタクトBCは、ソース領域Sに対し行(ROW)方向の一方端部に重なっている。ドレインコンタクトDCは、ドレイン領域Dに対し行(ROW)方向の他方端部に重なっている。その結果、ビットコンタクトBCとドレインコンタクトDCは、図4に示すように、互い違いに形成されている。これは、ビットコンタクトBCはビット線と接続され、ドレインコンタクトDCはドレイン線と接続されるからである。
ビットコンタクトBCおよびドレインコンタクトDCの形成では、自己整合コンタクト部SAC全域を埋め込むように導電材料を堆積し、導電材料の上に、エッチングマスク用のレジストを形成する。このとき、レジストを自己整合コンタクト部の幅より一回り大きくし、また、レジストの一部を素子分離絶縁層に重ねる。レジストをマスクとしてレジスト周囲の導電材料をエッチングにより除去する。これにより、ビットコンタクトBCおよびドレインコンタクトDCを同時に形成する。
図示しない絶縁膜でコンタクト周囲の凹部が埋め込まれている。この絶縁膜上を、ビットコンタクトBC上に接触するビット線BL1,BL2と、ドレインコンタクトDC上に接触するドレイン線DL1,DL2が交互に形成されている。ビット線とドレイン線は、列(COLUMN)方向に長い平行ラインの形状を有している。
微細NOR型セルアレイは、ビット線またはドレイン線に対するコンタクト形成が、自己整合コンタクト部SACの形成と、コンタクトBC,DCの形成により達成される。自己整合コンタクト部SACの形成によって、ワード線との絶縁分離が達成される。自己整合コンタクト部SACの形成時に、ソース領域Sまたはドレイン領域Dの表出面が均一に形成される。ビットコンタクトBCおよびドレインコンタクトDCの形成は、自己整合コンタクト部コンタクトSAC内のソース領域Sまたはドレイン領域Dの表出面に対して行う。各コンタクトの基板接触面は、列(COLUMN)方向のサイズが自己整合コンタクト部SAC形成時に決められ、コンタクト面積のバラツキが小さい。
ビットコンタクトBCまたはドレインコンタクトDCと、ワード線との絶縁分離が容易である。ワード線形成時に一括してオフセット絶縁層OFを形成し、その後、絶縁膜の成膜と全面エッチング(エッチバック)を行うだけでサイドウォール絶縁層SWが形成される。ビットコンタクトBCとドレインコンタクトDC、ビット線とドレイン線は、それぞれ同一階層の導電層をパターンニングして形成される。このため、配線構造が極めて簡素であり、工程数も少なく、製造コストを低く抑えるのに有利な構造となっている。
ビットコンタクトBCまたはドレインコンタクトDCと、ワード線との絶縁分離が容易である。ワード線形成時に一括してオフセット絶縁層OFを形成し、その後、絶縁膜の成膜と全面エッチング(エッチバック)を行うだけでサイドウォール絶縁層SWが形成される。ビットコンタクトBCとドレインコンタクトDC、ビット線とドレイン線は、それぞれ同一階層の導電層をパターンニングして形成される。このため、配線構造が極めて簡素であり、工程数も少なく、製造コストを低く抑えるのに有利な構造となっている。
つぎに、このような構成の不揮発性メモリの動作について説明する。
データの消去は、メモリセルアレイ1に対し一括して行ってもよいし、あるいは、メモリセルアレイ1を構成するブロックやセクタごとに行ってもよい。また、消去方法としては、電子をチャネル全面から注入する第1の方法と、電子をゲート電極(ワード線WL)から注入する第2の方法が採用できる。以下、第1の方法を例として消去動作を説明する。
データの消去は、メモリセルアレイ1に対し一括して行ってもよいし、あるいは、メモリセルアレイ1を構成するブロックやセクタごとに行ってもよい。また、消去方法としては、電子をチャネル全面から注入する第1の方法と、電子をゲート電極(ワード線WL)から注入する第2の方法が採用できる。以下、第1の方法を例として消去動作を説明する。
ここでの消去は、モディファイドFN(MFN)トンネリングまたは直接トンネリングを用いてチャネル全面から電子を注入することにより行う。MFNトンネリングを用いて図3に示すメモリセルアレイの部分を一括消去する場合、全てのワード線WL1〜WL3に6V、半導体基板SUB(またはpウェル)に−6V、全てのビット線BL1〜BL3と全てのドレイン線DL1〜DL3に0Vを印加する。
これにより、半導体基板SUB側から電子がゲート絶縁膜20内の電荷蓄積手段であるメタルナノドット22(およびキャリアトラップ)に注入され、しきい値電圧が上昇して消去が行われる。このとき、前回の書き込みによりゲート絶縁膜20のソース側部がホールを保持している場合、この部分では最初に注入した電子によりホールを中和し、それから電子が溜まる状態となる。一方、ソース側部以外の部分、すなわちドレイン側部に対しては最初から電子が注入されるが、途中で飽和する。その結果、最終的には、ゲート絶縁膜20内の電荷分布(電子密度)がほぼ一様になる。この電子注入による消去時間は、たとえば0.4m秒程度である。
データの書き込みは、メモリセルごとに行ってもよいし、また、ワード線セクタごとに一括して行ってもよい。以下、ワード線セクタごとに行う場合を例示する。ここでは、メモリトランジスタM11に、たとえば「1」データを書き込み、メモリトランジスタM21に、たとえば「0」データを書き込むとする。
書き込み時に、ワード線WL1に所定の負電圧、たとえば−5.0Vを印加し、ビット線BL1に所定の正電圧、たとえば5.0Vを印加する。また、非選択のワード線WL2およびWL3に所定の書き込み禁止電圧、たとえば0Vを印加する。このとき、ビット線BL2とBL3、ドレイン線DL1〜DL3および半導体基板SUBを0Vで保持する。
これにより、ビット線BL1に接続されているメモリトランジスタM11,M12およびM13のソース領域Sに5Vが伝達される。また、全てのメモリトランジスタM11〜M33のドレイン領域Dと、メモリトランジスタM21〜M33のソース領域Sに0Vが伝達される。
なお、全てのドレイン線DL1〜DL3、すなわちドレイン領域Dをフローティング状態とすることもできる。
これにより、ビット線BL1に接続されているメモリトランジスタM11,M12およびM13のソース領域Sに5Vが伝達される。また、全てのメモリトランジスタM11〜M33のドレイン領域Dと、メモリトランジスタM21〜M33のソース領域Sに0Vが伝達される。
なお、全てのドレイン線DL1〜DL3、すなわちドレイン領域Dをフローティング状態とすることもできる。
この条件下、メモリトランジスタM11において、ワード線WL1に印加された負電圧により、ソース領域Sをなすn型不純物領域の表面が深い空乏状態となり、エネルギーバンドの曲がりが急峻となる。このときバンド間トンネル効果により電子が価電子帯より導電帯にトンネルし、n型不純物領域(ソース領域S)側に流れ、その結果、ホールが発生する。発生したホールは、チャネル形成領域の中央部側に若干ドリフトして、そこで電界加速され、その一部がホットホールとなる。このn型不純物領域端で発生した高エネルギー電荷(ホットホール)は、その運動量(方向と大きさ)を維持しながら殆ど運動エネルギーを失うことなく効率よく、しかも高速に電荷蓄積手段であるキャリアトラップに注入され、データが書き込まれる。
一方、同じワード線セクタ内のメモリトランジスタM12では、ゲートとソースまたはドレインとの間に5Vしか電圧がかからない。また、他のワード線セクタ内の非選択メモリトランジスタM21,M22,…では、ゲートとソースまたはドレインとの間に0V、最大でも5Vしか電圧がかからない。したがって、電荷蓄積手段にホールが注入されず、有効に書き込みが禁止される。
このバンド間トンネル効果を利用した書き込み方法は、ゲート電極(ワード線WL1)と読み出し時にソース領域Sであるn型不純物領域とで使用電圧を分圧できることから、低電圧化しやすい。また、チャネル電流を流さないことから、消費電流が数μAで済む。これは、数百μAの電流を流すCHE注入より桁違いに低い電流であり、低い動作電圧とともに低消費電力に大きく貢献する。
ワード線WL1に連なるセルを一括してページ書き込みすると、バンド間トンネル効果を利用したホール電流が小さいことからビット当たりの書き込み電流が桁違いに小さくなり、従来のCHE注入方式では1バイト(B)程度であった一括並列書き込み可能なセル数が、本実施の形態では1キロバイト(kB)程度と格段に大きくなる。
ワード線WL1に連なるセルを一括してページ書き込みすると、バンド間トンネル効果を利用したホール電流が小さいことからビット当たりの書き込み電流が桁違いに小さくなり、従来のCHE注入方式では1バイト(B)程度であった一括並列書き込み可能なセル数が、本実施の形態では1キロバイト(kB)程度と格段に大きくなる。
さらに、ホール注入では絶縁膜質の劣化が懸念されるが、本実施の形態では、ホットホール注入を電荷通過時間の短い書き込みに利用し消去は電子注入を用いるため、絶縁膜の信頼性が高い。
なお、ホール電流自体は小さいが、このようにゲート絶縁膜20の局部に電荷が注入されることから、必要なしきい値電圧変化を得るための書き込み時間は、たとえば20μ秒以下が得られた。
なお、ホール電流自体は小さいが、このようにゲート絶縁膜20の局部に電荷が注入されることから、必要なしきい値電圧変化を得るための書き込み時間は、たとえば20μ秒以下が得られた。
データの読み出しは、書き込み時に電荷注入を行ったソース側を、この注入電荷と逆の極性側にする。つまり、ビット線BL1〜BL3側をソースとし、ドレイン線DL1〜DL3側をドレインとして、ソースとドレイン間に所定の読み出しドレイン電圧を印加する。CHE注入による書き込みデータを読み出すリバースリードとは逆の向きのバイアス印加である。また、セル単体での読み出し、または、ページ読み出しのいずれでもよい。
以下、ワード線WL1に連なるセルのページ読み出しを行うと仮定する。
ドレイン線DL1〜DL3に所定のドレイン電圧、たとえば1.0Vを印加する。また、非選択のワード線WL2とWL3に所定の読み出し禁止電圧、たとえば0V〜−0.5Vを印加し、ビット線BL1〜BL3、および半導体基板SUBに0Vを印加する。この状態で、読み出し対象のセルが連なるワード線WL1に所定のゲート電圧、たとえば1.5V〜2.0Vを印加する。
これにより、ワード線WL1に接続されたメモリトランジスタM11,M21およびM31が書き込み状態に応じてオンまたはオフし、オンした場合のみ主ビット線電圧が変化する。この電圧変化を図示しないセンスアンプ等で増幅して読み出す。
ドレイン線DL1〜DL3に所定のドレイン電圧、たとえば1.0Vを印加する。また、非選択のワード線WL2とWL3に所定の読み出し禁止電圧、たとえば0V〜−0.5Vを印加し、ビット線BL1〜BL3、および半導体基板SUBに0Vを印加する。この状態で、読み出し対象のセルが連なるワード線WL1に所定のゲート電圧、たとえば1.5V〜2.0Vを印加する。
これにより、ワード線WL1に接続されたメモリトランジスタM11,M21およびM31が書き込み状態に応じてオンまたはオフし、オンした場合のみ主ビット線電圧が変化する。この電圧変化を図示しないセンスアンプ等で増幅して読み出す。
この読み出し動作を、書き込み動作との関係でさらに詳細に説明する。
読み出しでは、ドレイン領域D(ドレイン線DL1)とソース領域S(ビット線BL1)間に1Vの電圧を印加し、ゲート電極(ワード線WL1)に1.5Vの電圧を印加する。このときチャネル電界が高いドレイン領域Dの側では保持電荷(ホール)の影響が弱く、ソース領域Sの側で保持電荷(電子)の影響が強い。つまり、ソース側チャネル領域の直上の電荷量の変化が全体のしきい値電圧シフトをほぼ支配する。
書き込み動作では、ソース領域Sの側に消去時に注入されている電子と逆極性の電荷であるホールを注入することにより、その一部または全部を相殺することによりデータの書き込みを行う。つまり、ソース領域Sの側にホールを注入すると、チャネルを制御するには、より大きなゲート電圧を必要とするようになり、しきい値電圧が負極側にシフトする。その結果、本実施形態では、消去時に電子を飽和状態にまで注入したときのしきい値電圧より小さいしきい値電圧が得られる。
読み出しでは、ドレイン領域D(ドレイン線DL1)とソース領域S(ビット線BL1)間に1Vの電圧を印加し、ゲート電極(ワード線WL1)に1.5Vの電圧を印加する。このときチャネル電界が高いドレイン領域Dの側では保持電荷(ホール)の影響が弱く、ソース領域Sの側で保持電荷(電子)の影響が強い。つまり、ソース側チャネル領域の直上の電荷量の変化が全体のしきい値電圧シフトをほぼ支配する。
書き込み動作では、ソース領域Sの側に消去時に注入されている電子と逆極性の電荷であるホールを注入することにより、その一部または全部を相殺することによりデータの書き込みを行う。つまり、ソース領域Sの側にホールを注入すると、チャネルを制御するには、より大きなゲート電圧を必要とするようになり、しきい値電圧が負極側にシフトする。その結果、本実施形態では、消去時に電子を飽和状態にまで注入したときのしきい値電圧より小さいしきい値電圧が得られる。
以上は、メモリセルごとに1ビットのデータを書き込む場合を述べたが、2ビット/セルの記憶が可能である。
1ビットデータを書き込む際に、ソース領域Sとなる一方のn型不純物領域に電圧を印加したが、他方のn型不純物領域(ドレイン領域D)に対しても、電圧を印加するか否かを予め決めておくことによって、もう1ビットデータが記録される。
このように、バンド間トンネル効果を利用した書き込みでは、チャネル電流を用いる方法と異なり、2ビットデータを同時(並列)に書き込むことが可能である。
なお読み出しでは、ソースとドレインの機能を入れ替えることにより、2ビットデータを独立に1ビットずつ読み出す。
1ビットデータを書き込む際に、ソース領域Sとなる一方のn型不純物領域に電圧を印加したが、他方のn型不純物領域(ドレイン領域D)に対しても、電圧を印加するか否かを予め決めておくことによって、もう1ビットデータが記録される。
このように、バンド間トンネル効果を利用した書き込みでは、チャネル電流を用いる方法と異なり、2ビットデータを同時(並列)に書き込むことが可能である。
なお読み出しでは、ソースとドレインの機能を入れ替えることにより、2ビットデータを独立に1ビットずつ読み出す。
第2の実施の形態では、チャネル導電型がn型の場合について説明したが、p型の場合は、不純物の導電型および電圧の極性を上記の場合と逆極性とする。なお、p型の場合は、不純物の導電型および電圧の極性をn型の場合と逆にすること自体は、次の第3の実施の形態に対する第4の実施の形態の関係と同じであり、ここでの説明は省略する。
[第3の実施の形態]
図6と図7に、第3の実施の形態に係る不揮発性メモリ装置のメモリセルアレイの基本構成の等価回路を示す。本実施の形態において、図6と図7の基本構成はどちらを採用してもよい。図8に、図7の基本構成に対応したNOR型メモリセルアレイの平面図を、図9に図8のB−B’線に沿った断面側から見た鳥瞰図を示す。なお、図6に示す基本構成についての平面図と鳥瞰図は、図8および図9における主ドレイン線MDL1とMDL2に代えて、共通の主ドレイン線MDLを、たとえば、主ビット線MBL1やMBL2と異なる階層の配線でワード線WL1〜WL4と平行に形成し、これによりドレインコンタクトDCを共通接続するとよいことから、具体的な平面図と鳥瞰図は省略する。
また、図2に示すブロック図、図1に示すメモリトランジスタの基本構造は、第1および第2の実施の形態と同じである。
図6と図7に、第3の実施の形態に係る不揮発性メモリ装置のメモリセルアレイの基本構成の等価回路を示す。本実施の形態において、図6と図7の基本構成はどちらを採用してもよい。図8に、図7の基本構成に対応したNOR型メモリセルアレイの平面図を、図9に図8のB−B’線に沿った断面側から見た鳥瞰図を示す。なお、図6に示す基本構成についての平面図と鳥瞰図は、図8および図9における主ドレイン線MDL1とMDL2に代えて、共通の主ドレイン線MDLを、たとえば、主ビット線MBL1やMBL2と異なる階層の配線でワード線WL1〜WL4と平行に形成し、これによりドレインコンタクトDCを共通接続するとよいことから、具体的な平面図と鳥瞰図は省略する。
また、図2に示すブロック図、図1に示すメモリトランジスタの基本構造は、第1および第2の実施の形態と同じである。
本実施の形態の不揮発性メモリ装置では、ビット線が主ビット線と副ビット線に階層化され、ドレイン線が主ドレイン線と副ドレイン線に階層化されている。本例では、ビット線はソースに電圧を供給する配線であり、具体的には副ビット線が列方向のメモリトランジスタ群のソースを共通に接続する構成となっている。
主ビット線MBL1に選択トランジスタS11を介して副ビット線SBL1が接続され、主ビット線MBL2に選択トランジスタS21を介して副ビット線SBL2が接続されている。図6に示す等価回路では、主ドレイン線MDLに選択トランジスタS12を介して副ドレイン線SDL1が接続され、同じ主ドレイン線MDLに選択トランジスタS22を介して副ドレイン線SDL2が接続されている。一方、図7に示す等価回路では、図6に示す主ドレイン線MDLが、主ドレイン線MDL1とMDL2に分離され、主ドレイン線MDL1に選択トランジスタS12を介して副ドレイン線SDL1が接続され、主ドレイン線MDL2に選択トランジスタS22を介して副ドレイン線SDL2が接続されている。
主ビット線MBL1に選択トランジスタS11を介して副ビット線SBL1が接続され、主ビット線MBL2に選択トランジスタS21を介して副ビット線SBL2が接続されている。図6に示す等価回路では、主ドレイン線MDLに選択トランジスタS12を介して副ドレイン線SDL1が接続され、同じ主ドレイン線MDLに選択トランジスタS22を介して副ドレイン線SDL2が接続されている。一方、図7に示す等価回路では、図6に示す主ドレイン線MDLが、主ドレイン線MDL1とMDL2に分離され、主ドレイン線MDL1に選択トランジスタS12を介して副ドレイン線SDL1が接続され、主ドレイン線MDL2に選択トランジスタS22を介して副ドレイン線SDL2が接続されている。
副ビット線SBL1と副ドレイン線SDL1との間に、メモリトランジスタM11〜M1n(たとえば、n=128)が並列接続され、副ビット線SBL2と副ドレイン線SDL2との間に、メモリトランジスタM21〜M2nが並列接続されている。この互いに並列に接続されたn個のメモリトランジスタと、2つの選択トランジスタ(S11とS12、または、S21とS22)とにより、メモリセルアレイを構成する単位ブロックが構成される。
行方向に隣接するメモリトランジスタM11とM21の各ゲートがワード線WL1に接続されている。同様に、メモリトランジスタM12,M22,…の各ゲートがワード線WL2に接続され、また、メモリトランジスタM1n,M2n,…の各ゲートがワード線WLnに接続されている。
図6に示す等価回路では、行方向に隣接する選択トランジスタS11とS21が共通の選択線SG11により制御され、同様に、行方向に隣接する選択トランジスタS12とS22が共通の選択線SG12により制御される。
一方、図7に示す等価回路では、行方向に隣接する選択トランジスタS11,…は選択線SG11により制御され、選択トランジスタS21,…は選択線SG21により制御される。同様に、行方向に隣接する選択トランジスタS12,…は選択線SG12により制御され、選択トランジスタS22,…は選択線SG22により制御される。
図6に示す等価回路では、行方向に隣接する選択トランジスタS11とS21が共通の選択線SG11により制御され、同様に、行方向に隣接する選択トランジスタS12とS22が共通の選択線SG12により制御される。
一方、図7に示す等価回路では、行方向に隣接する選択トランジスタS11,…は選択線SG11により制御され、選択トランジスタS21,…は選択線SG21により制御される。同様に、行方向に隣接する選択トランジスタS12,…は選択線SG12により制御され、選択トランジスタS22,…は選択線SG22により制御される。
この微細NOR型セルアレイでは、図9に示すように、半導体基板SUBの表面にpウェルWが形成されている。pウェルWは、トレンチに絶縁物を埋め込んでなり平行ストライプ状に配置された素子分離絶縁層ISOにより、行方向に絶縁分離されている。
素子分離絶縁層ISOにより分離された各pウェル部分が、メモリトランジスタの能動領域となる。能動領域内の幅方向両側で、互いの距離をおいた平行ストライプ状にn型不純物が高濃度に導入され、これにより、メモリトランジスタのソースを共通接続する副ビット線SBL1,SBL2(以下、SBLと表記)および副ドレイン線SDL1,SDL2(以下、SDLと表記)が形成されている。
副ビット線SBLおよび副ドレイン線SDL上に絶縁膜を介し、かつ、それらと直交して、各ワード線WL1,WL2,WL3,WL4(以下、WLと表記)が等間隔に配線されている。これらのワード線WLは、内部に電荷蓄積手段を含む絶縁膜を介してpウェルW上および素子分離絶縁層ISO上に接している。
副ビット線SBLと副ドレイン線SDLとの間のpウェルWの部分と、各ワード線WLとの交差部分がメモリトランジスタのチャネル形成領域となり、そのチャネル形成領域に接する副ビット線部分がソース、副ドレイン線部分がドレインとして機能する。
副ビット線SBLおよび副ドレイン線SDL上に絶縁膜を介し、かつ、それらと直交して、各ワード線WL1,WL2,WL3,WL4(以下、WLと表記)が等間隔に配線されている。これらのワード線WLは、内部に電荷蓄積手段を含む絶縁膜を介してpウェルW上および素子分離絶縁層ISO上に接している。
副ビット線SBLと副ドレイン線SDLとの間のpウェルWの部分と、各ワード線WLとの交差部分がメモリトランジスタのチャネル形成領域となり、そのチャネル形成領域に接する副ビット線部分がソース、副ドレイン線部分がドレインとして機能する。
ワード線WLの上面および側壁は、オフセット絶縁層およびサイドウォール絶縁層(本例では、通常の層間絶縁層でも可)により覆われている。
これら絶縁層には、所定間隔で副ビット線SBLに達するビットコンタクトBCと、副ドレイン線SDLに達するドレインコンタクトDCとが形成されている。これらのコンタクトBC,DCは、たとえば、ビット方向のメモリトランジスタ128個ごとに設けられている。
また、絶縁層上を、ビットコンタクトBC上に接触する主ビット線MBL1,MBL2,…(以下、MBLと表記)と、ドレインコンタクトDC上に接触する主ドレイン線MDL1,MDL2,…(以下、MDLと表記)が交互に、平行ストライプ状に形成されている。
これら絶縁層には、所定間隔で副ビット線SBLに達するビットコンタクトBCと、副ドレイン線SDLに達するドレインコンタクトDCとが形成されている。これらのコンタクトBC,DCは、たとえば、ビット方向のメモリトランジスタ128個ごとに設けられている。
また、絶縁層上を、ビットコンタクトBC上に接触する主ビット線MBL1,MBL2,…(以下、MBLと表記)と、ドレインコンタクトDC上に接触する主ドレイン線MDL1,MDL2,…(以下、MDLと表記)が交互に、平行ストライプ状に形成されている。
この微細NOR型セルアレイは、ビット線およびドレイン線が階層化され、メモリセルごとにビットコンタクトBCおよびドレインコンタクトDCを形成する必要がない。したがって、コンタクト抵抗自体のバラツキは基本的にない。ビットコンタクトBCおよびドレインコンタクトDCは、たとえば128個のメモリセルごとに設けられるが、これらコンタクト形成を自己整合的に行わないときは、オフセット絶縁層およびサイドウォール絶縁層は必要ない。すなわち、通常の層間絶縁膜を厚く堆積してメモリトランジスタを埋め込んだ後、通常のフォトリソグラフィとエッチングによりコンタクトを開口する。
副ビット線と副ドレイン線を不純物領域で構成した疑似コンタクトレス構造として無駄な空間が殆どないことから、各層の形成をウエハプロセス限界の最小線幅Fで行った場合、8F2に近い非常に小さいセル面積で製造できる。
さらに、ビット線とドレイン線が階層化されており、選択トランジスタS11またはS21が非選択の単位ブロックにおける並列メモリトランジスタ群を主ビット線MBL1またはMBL2から切り離すため、主ビット線の容量が著しく低減され、高速化、低消費電力化に有利である。また、選択トランジスタS12またはS22の働きで、副ドレイン線を主ドレイン線から切り離して、低容量化することができる。
なお、更なる高速化のためには、副ビット線SBLおよび副ドレイン線SDLを、シリサイドを張りつけた不純物領域で形成し、主ビット線MBLおよび主ドレイン線MDLをメタル配線とするとよい。
さらに、ビット線とドレイン線が階層化されており、選択トランジスタS11またはS21が非選択の単位ブロックにおける並列メモリトランジスタ群を主ビット線MBL1またはMBL2から切り離すため、主ビット線の容量が著しく低減され、高速化、低消費電力化に有利である。また、選択トランジスタS12またはS22の働きで、副ドレイン線を主ドレイン線から切り離して、低容量化することができる。
なお、更なる高速化のためには、副ビット線SBLおよび副ドレイン線SDLを、シリサイドを張りつけた不純物領域で形成し、主ビット線MBLおよび主ドレイン線MDLをメタル配線とするとよい。
なお、メモリトランジスタ、とくにゲート絶縁膜20の構造は、第1の実施の形態と同じにできるので、ここでの説明は省略する。
このような構成のメモリセルアレイの製造においては、まず、用意した半導体基板SUBに対し素子分離絶縁層ISOおよびpウェルWを形成した後に、副ビット線SBL(ソース)および副ドレイン線SDL(ドレイン)となる不純物領域をイオン注入法により形成する。また、しきい値電圧調整用のイオン注入等を必要に応じて行う。
つぎに、第1の実施の形態と同じ方法により、半導体基板SUB上にゲート絶縁膜20を成膜する。
つぎに、第1の実施の形態と同じ方法により、半導体基板SUB上にゲート絶縁膜20を成膜する。
ゲート電極(ワード線WL)となる導電膜とオフセット絶縁層(不図示)との積層膜を積層させ、この積層膜を一括して同一パターンにて加工する。
続いて、図9に示すメモリセルアレイ構造とするために、サイドウォール絶縁層とともに自己整合コンタクトを形成し、自己整合コンタクトにより表出する副ビット線SBLおよび副ドレイン線SDL上に、ビットコンタクトBCおよびドレインコンタクトDCを形成する。
その後、これらプラグ周囲を層間絶縁膜で埋め込み、層間絶縁膜上に主ビット線MBLおよび主ドレイン線MDLを形成した後、必要に応じて行う層間絶縁層を介した上層配線の形成およびオーバーコート成膜とパッド開口工程等を経て、当該不揮発性メモリセルアレイを完成させる。
続いて、図9に示すメモリセルアレイ構造とするために、サイドウォール絶縁層とともに自己整合コンタクトを形成し、自己整合コンタクトにより表出する副ビット線SBLおよび副ドレイン線SDL上に、ビットコンタクトBCおよびドレインコンタクトDCを形成する。
その後、これらプラグ周囲を層間絶縁膜で埋め込み、層間絶縁膜上に主ビット線MBLおよび主ドレイン線MDLを形成した後、必要に応じて行う層間絶縁層を介した上層配線の形成およびオーバーコート成膜とパッド開口工程等を経て、当該不揮発性メモリセルアレイを完成させる。
つぎに、このような構成の不揮発性メモリの動作について説明する。以下の動作方法の説明では図6に示す等価回路を前提とするが、この動作の基本は図7に示す等価回路においても同様である。
データの消去は、メモリセルアレイ1に対し一括して行ってもよいし、あるいは、メモリセルアレイ1を構成するブロックやセクタごとに行ってもよい。また、消去方法としては、電子をチャネル全面から注入する第1の方法と、電子をゲート電極(ワード線WL)から注入する第2の方法が採用できる。以下、第1の方法を例として消去動作を説明する。
データの消去は、メモリセルアレイ1に対し一括して行ってもよいし、あるいは、メモリセルアレイ1を構成するブロックやセクタごとに行ってもよい。また、消去方法としては、電子をチャネル全面から注入する第1の方法と、電子をゲート電極(ワード線WL)から注入する第2の方法が採用できる。以下、第1の方法を例として消去動作を説明する。
図10は、n本のワード線が接続されたメモリセルブロックを一括して消去する場合のバイアス条件を示す等価回路図である。
ここでの消去は、モディファイドFN(MFN)トンネリングまたは直接トンネリングを用いてチャネル全面から電子を注入することにより行う。MFNトンネリングを用いて全ブロックを一括消去する場合、たとえば図10に示すように、全てのワード線WL1〜WLnに6V、pウェルWに−6V、全ての主ビット線MBL1とMBL2ならびに主ドレイン線MDLに0Vを印加する。このとき、全ての選択線SG11とSG12を電源電圧VCCで保持する。
ここでの消去は、モディファイドFN(MFN)トンネリングまたは直接トンネリングを用いてチャネル全面から電子を注入することにより行う。MFNトンネリングを用いて全ブロックを一括消去する場合、たとえば図10に示すように、全てのワード線WL1〜WLnに6V、pウェルWに−6V、全ての主ビット線MBL1とMBL2ならびに主ドレイン線MDLに0Vを印加する。このとき、全ての選択線SG11とSG12を電源電圧VCCで保持する。
これにより、基板側から電子がゲート絶縁膜20内の電荷蓄積手段であるメタルナノドット22(およびキャリアトラップ)に注入され、しきい値電圧が上昇して消去が行われる。このとき、前回の書き込みによりゲート絶縁膜20のソース側部がホールを保持している場合、この部分では最初に注入した電子によりホールを中和し、それから電子が溜まる状態となる。一方、ソース側部以外の部分、すなわちドレイン側部に対しては最初から電子が注入されるが、途中で飽和する。その結果、最終的には、ゲート絶縁膜20内の電荷分布(電子密度)がほぼ一様になる。この電子注入による消去時間は、たとえば0.4m秒程度である。
データの書き込みは、メモリセルごとに行ってもよいし、また、ワード線セクタごとに一括して行ってもよい。以下、ワード線セクタごとに行う場合を例示する。
図11は、ワード線WL1に接続されているメモリセルの並列書き込み時のバイアス条件を示す等価回路図である。ここでは、メモリトランジスタM11に、たとえば「1」データを書き込み、メモリトランジスタM21に、たとえば「0」データを書き込むとする。
書き込み時に、図11に示すように、ワード線WL1に所定の負電圧、たとえば−5.0Vを印加する。主ビット線MBL1に所定の正電圧、たとえば5.0Vを印加し、非選択のワード線WL2〜WLnに所定の書き込み禁止電圧、たとえば0Vを印加する。このとき、主ビット線MBL2、主ドレイン線MDLおよびpウェルWを0Vで保持し、選択線SG11とSG12に電源電圧VCCを印加する。
これにより、副ビット線SBL1に5Vが伝達され、副ビット線SBL2ならびに副ドレイン線SDL1とSDL2に0Vが伝達される。
これにより、副ビット線SBL1に5Vが伝達され、副ビット線SBL2ならびに副ドレイン線SDL1とSDL2に0Vが伝達される。
この条件下、メモリトランジスタM11において、ワード線WL1に印加された負電圧により、副ビット線SBL1(ソース)をなすn型不純物領域の表面が深い空乏状態となり、エネルギーバンドの曲がりが急峻となる。このときバンド間トンネル効果により電子が価電子帯より導電帯にトンネルし、n型不純物領域(ソース)側に流れ、その結果、ホールが発生する。発生したホールは、チャネル形成領域の中央部側に若干ドリフトして、そこで電界加速され、その一部がホットホールとなる。このn型不純物領域端で発生した高エネルギー電荷(ホットホール)は、その運動量(方向と大きさ)を維持しながら殆ど運動エネルギーを失うことなく効率よく、しかも高速に電荷蓄積手段であるメタルナノドット22(およびキャリアトラップ)に注入され、データが書き込まれる。
一方、同じブロック内のメモリトランジスタM12では、ゲートとソースまたはドレインとの間に5Vしか電圧がかからない。また、他のブロック内の非選択メモリトランジスタM21,M22,…では、ゲートとソースまたはドレインとの間に5Vしか電圧がかからない。したがって、電荷蓄積手段にホールが注入されず、有効に書き込みが禁止される。
このバンド間トンネル効果を利用した書き込み方法は、ゲート電極(ワード線WL1)と読み出し時にソースとなるn型不純物領域(副ビット線SBL1)とで使用電圧を分圧できることから、低電圧化しやすい。また、チャネル電流を流さないことから、消費電流が数μAで済む。これは、数百μAの電流を流すCHE注入より桁違いに低い電流であり、低い動作電圧とともに低消費電力に大きく貢献する。
ワード線WL1に連なるセルを一括してページ書き込みすると、バンド間トンネル効果を利用したホール電流が小さいことからビット当たりの書き込み電流が桁違いに小さくなり、従来のCHE注入方式では1バイト(B)程度であった一括並列書き込み可能なセル数が、本実施の形態では1キロバイト(kB)程度と格段に大きくなる。
ワード線WL1に連なるセルを一括してページ書き込みすると、バンド間トンネル効果を利用したホール電流が小さいことからビット当たりの書き込み電流が桁違いに小さくなり、従来のCHE注入方式では1バイト(B)程度であった一括並列書き込み可能なセル数が、本実施の形態では1キロバイト(kB)程度と格段に大きくなる。
さらに、ホール注入では絶縁膜質の劣化が懸念されるが、本実施の形態では、ホットホール注入を電荷通過時間の短い書き込みに利用し消去は電子注入を用いるため、絶縁膜の信頼性が高い。
なお、ホール電流自体は小さいが、このようにゲート絶縁膜20の局部に電荷が注入されることから、必要なしきい値電圧変化を得るための書き込み時間は、たとえば20μ秒以下が得られた。
なお、ホール電流自体は小さいが、このようにゲート絶縁膜20の局部に電荷が注入されることから、必要なしきい値電圧変化を得るための書き込み時間は、たとえば20μ秒以下が得られた。
データの読み出しは、書き込み時に電荷注入を行ったソース側を、この注入電荷と逆の極性側にする。つまり、ホール注入を行った副ビット線SBL側をソースとし、副ドレイン線側をドレインとして、副ビット線SBLと副ドレイン線SDLにドレイン電圧を印加する。CHE注入による書き込みデータを読み出すリバースリードとは逆の向きのバイアス印加である。また、セル単体での読み出し、または、ページ読み出しのいずれでもよい。
図12はワード線WL1に連なるセルのページ読み出し時のバイアス設定条件を示す等価回路図である。
主ドレイン線MDLに所定のドレイン電圧、たとえば1.0Vを印加する。また、非選択のワード線WL2〜WLnに所定の読み出し禁止電圧VUC、たとえば0〜−0.5Vを印加し、主ビット線MBL1とMBL2およびpウェルWに0Vを印加する。また、全ての選択線SG11とSG12を電源電圧VCCで保持する。この状態で、読み出し対象のワード線WL1に所定のゲート電圧、たとえば1.5V〜2.0Vを印加する。
これにより、ワード線WL1に接続されたメモリトランジスタM11とM21が書き込み状態に応じてオンまたはオフし、オンした場合のみ主ビット線電圧が変化する。この電圧変化を図示しないセンスアンプ等で増幅して読み出す。
主ドレイン線MDLに所定のドレイン電圧、たとえば1.0Vを印加する。また、非選択のワード線WL2〜WLnに所定の読み出し禁止電圧VUC、たとえば0〜−0.5Vを印加し、主ビット線MBL1とMBL2およびpウェルWに0Vを印加する。また、全ての選択線SG11とSG12を電源電圧VCCで保持する。この状態で、読み出し対象のワード線WL1に所定のゲート電圧、たとえば1.5V〜2.0Vを印加する。
これにより、ワード線WL1に接続されたメモリトランジスタM11とM21が書き込み状態に応じてオンまたはオフし、オンした場合のみ主ビット線電圧が変化する。この電圧変化を図示しないセンスアンプ等で増幅して読み出す。
この読み出し動作を、書き込み動作との関係でさらに詳細に説明する。
読み出しでは、ドレイン領域(副ドレイン線SDL1)とソース領域(副ビット線SBL1)間に1Vの電圧を印加し、ゲート電極(ワード線WL1)に1.5Vの電圧を印加する。このときチャネル電界が高いドレイン側部では保持電荷(ホール)の影響が弱く、ソース側部で保持電荷(電子)の影響が強い。つまり、ソース側チャネル領域の直上の電荷量の変化が全体のしきい値電圧シフトをほぼ支配する。
書き込み動作では、ソース側部に消去時に注入されている電子と逆極性の電荷であるホールを注入することにより、その一部または全部を相殺することによりデータの書き込みを行う。つまり、ソース側部にホールを注入すると、チャネルを制御するには、より大きなゲート電圧を必要とするようになり、しきい値電圧が負極側にシフトする。その結果、本実施形態では、消去時に電子を飽和状態にまで注入したときのしきい値電圧より小さいしきい値電圧が得られる。
読み出しでは、ドレイン領域(副ドレイン線SDL1)とソース領域(副ビット線SBL1)間に1Vの電圧を印加し、ゲート電極(ワード線WL1)に1.5Vの電圧を印加する。このときチャネル電界が高いドレイン側部では保持電荷(ホール)の影響が弱く、ソース側部で保持電荷(電子)の影響が強い。つまり、ソース側チャネル領域の直上の電荷量の変化が全体のしきい値電圧シフトをほぼ支配する。
書き込み動作では、ソース側部に消去時に注入されている電子と逆極性の電荷であるホールを注入することにより、その一部または全部を相殺することによりデータの書き込みを行う。つまり、ソース側部にホールを注入すると、チャネルを制御するには、より大きなゲート電圧を必要とするようになり、しきい値電圧が負極側にシフトする。その結果、本実施形態では、消去時に電子を飽和状態にまで注入したときのしきい値電圧より小さいしきい値電圧が得られる。
以上は、メモリセルごとに1ビットのデータを書き込む場合を述べたが、2ビット/セルの記憶が可能である。
1ビットデータを書き込む際に、ソースとなる一方のn型不純物領域(副ビット線SBL)に電圧を印加したが、他方のn型不純物領域(副ドレイン線SDL)に対しても、電圧を印加するか否かを予め決めておくことによって、もう1ビットデータが記録される。
このように、バンド間トンネル効果を利用した書き込みでは、チャネル電流を用いる方法と異なり、2ビットデータを同時(並列)に書き込むことが可能である。
なお読み出しでは、ソースとドレインの機能を入れ替えることにより、2ビットデータを独立に1ビットずつ読み出す。
1ビットデータを書き込む際に、ソースとなる一方のn型不純物領域(副ビット線SBL)に電圧を印加したが、他方のn型不純物領域(副ドレイン線SDL)に対しても、電圧を印加するか否かを予め決めておくことによって、もう1ビットデータが記録される。
このように、バンド間トンネル効果を利用した書き込みでは、チャネル電流を用いる方法と異なり、2ビットデータを同時(並列)に書き込むことが可能である。
なお読み出しでは、ソースとドレインの機能を入れ替えることにより、2ビットデータを独立に1ビットずつ読み出す。
[第4の実施の形態]
第4の実施の形態は、pチャネル型メモリトランジスタを有する不揮発性メモリ装置に関する。
図2に示すブロック図、図1に示すメモリトランジスタの基本構造は、第1および第2の実施の形態と同じである。ただし、pウェルWをnウェルに置き換え、副ビット線SBLや副ドレイン線SDLを構成するn型不純物領域をp型不純物領域に置き換える必要がある。
以下、不揮発性メモリの動作について説明する。
第4の実施の形態は、pチャネル型メモリトランジスタを有する不揮発性メモリ装置に関する。
図2に示すブロック図、図1に示すメモリトランジスタの基本構造は、第1および第2の実施の形態と同じである。ただし、pウェルWをnウェルに置き換え、副ビット線SBLや副ドレイン線SDLを構成するn型不純物領域をp型不純物領域に置き換える必要がある。
以下、不揮発性メモリの動作について説明する。
データの消去は、メモリセルアレイ1に対し一括して行ってもよいし、あるいは、メモリセルアレイ1を構成するブロックやセクタごとに行ってもよい。また、消去方法としては、電子をチャネル全面に引き抜く第1の方法と、電子をゲート電極(ワード線WL)に引き抜く第2の方法が採用できる。以下、第1の方法を例として消去動作を説明する。
図13は、n本のワード線が接続されたメモリセルブロックを一括して消去する場合のバイアス条件を示す等価回路図である。
ここでの消去は、モディファイドFN(MFN)トンネリングまたは直接トンネリングを用いてチャネル全面に電子を引き抜くことにより行う。MFNトンネリングを用いて全ブロックを一括消去する場合、たとえば図13に示すように、全てのワード線WL1〜WLnに−5Vを印加する。また、nウェル、全ての主ビット線MBL1とMBL2ならびに主ドレイン線MDLに5Vを印加する。このとき、全ての選択線SG11とSG12を、対応する選択トランジスタがオンする値を有する電圧VONで保持する。
ここでの消去は、モディファイドFN(MFN)トンネリングまたは直接トンネリングを用いてチャネル全面に電子を引き抜くことにより行う。MFNトンネリングを用いて全ブロックを一括消去する場合、たとえば図13に示すように、全てのワード線WL1〜WLnに−5Vを印加する。また、nウェル、全ての主ビット線MBL1とMBL2ならびに主ドレイン線MDLに5Vを印加する。このとき、全ての選択線SG11とSG12を、対応する選択トランジスタがオンする値を有する電圧VONで保持する。
これにより、前回の書き込みによりゲート絶縁膜20内の電荷蓄積手段であるメタルナノドット22(およびキャリアトラップ)に電子が保持されている場合、この保持されている電子がnウェルW側に抜き取られ、しきい値電圧が低下して消去が行われる。その結果、最終的には、ゲート絶縁膜20内の電荷分布がほぼ一様、この場合ほぼゼロになる。この電子抜き取りによる消去時間は、たとえば1m秒程度である。
データの書き込みは、メモリセルごとに行ってもよいし、また、ワード線セクタごとに一括して行ってもよい。以下、ワード線セクタごとに行う場合を例示する。
図14は、ワード線WL1に接続されているメモリセルの並列書き込み時のバイアス条件を示す等価回路図である。ここでは、メモリトランジスタM11に、たとえば「1」データを書き込み、メモリトランジスタM21に、たとえば「0」データを書き込むとする。
書き込み時に、図14に示すように、ワード線WL1に所定の正電圧、たとえば5.0Vを印加する。主ビット線MBL1に所定の負電圧、たとえば−5.0Vを印加し、非選択のワード線WL2〜WLnに所定の書き込み禁止電圧、たとえば0Vを印加する。このとき、主ビット線MBL2、主ドレイン線MDLおよびnウェルを0Vで保持し、選択線SG11とSG12に、対応する選択トランジスタがオンする値を有する電圧VONを印加する。
これにより、副ビット線SBL1に−5Vが伝達され、副ビット線SBL2ならびに副ドレイン線SDL1とSDL2に0Vが伝達される。
これにより、副ビット線SBL1に−5Vが伝達され、副ビット線SBL2ならびに副ドレイン線SDL1とSDL2に0Vが伝達される。
この条件下、メモリトランジスタM11において、ワード線WL1に印加された正電圧により、副ビット線SBL1をなすp型不純物領域の表面にn型の反転層が形成され、この反転層にゲートとドレイン間の電圧が印加されて、この部分で深く空乏化されて、エネルギーバンドの曲がりが大きくなり、その結果として実効的なバンドギャップが減少するため、容易にバンド間トンネル電流が発生する。バンド間トンネル電流に起因して発生した電荷は、ゲートとドレイン間の電圧に加速されて高エネルギーを得てホットエレクトロンとなる。ホットエレクトロンは、その運動量(大きさと方向)が維持されてボトム絶縁膜21のエネルギー障壁より高いエネルギーを持つために、当該ボトム絶縁膜21のエネルギー障壁を越えて、ゲート絶縁膜20内の電荷蓄積手段であるメタルナノドット22(およびキャリアトラップ)に効率よく注入され、これによりデータが書き込まれる。
一方、同じブロック内のメモリトランジスタM12では、ゲートとソースまたはドレインとの間に5Vしか電圧がかからない。また、他のブロック内の非選択メモリトランジスタM21,M22,…では、ゲートとソースまたはドレインとの間に5Vまたは0Vしか電圧がかからない。したがって、電荷蓄積手段に電子が注入されず、有効に書き込みが禁止される。
このようなバンド間トンネル電流を利用した書き込みでは、ホットエレクトロンの発生が副ビット線SBL部分に限定され、かつ、ホットエレクトロンの加速方向と電荷蓄積手段への注入方向がほぼ一致していることから、副ビット線SBLの上方を中心とした電荷蓄積手段の局部に電子が注入される。
また、ホットエレクトロンの加速方向と注入方向がほぼ一致していることから、注入効率が約1/100〜1/1000と良く、従来のチャネルホットエレクトロン注入の場合の注入効率1×10−6と比較して3〜4桁ほど注入効率が改善される。その結果、書き込み速度を1μ秒以下に短縮できる。
また、ホットエレクトロンの加速方向と注入方向がほぼ一致していることから、注入効率が約1/100〜1/1000と良く、従来のチャネルホットエレクトロン注入の場合の注入効率1×10−6と比較して3〜4桁ほど注入効率が改善される。その結果、書き込み速度を1μ秒以下に短縮できる。
また、ゲート電極(ワード線WL1)と読み出し時にドレインとなるp型不純物領域(副ビット線SBL1)とで使用電圧を分圧できることから、低電圧化しやすい。また、チャネル電流を流さないことから、消費電流が数μAで済む。これは、数百μAの電流を流すCHE注入より桁違いに低い電流であり、低い動作電圧とともに低消費電力に大きく貢献する。
ワード線WL1に連なるセルを一括してページ書き込みすると、バンド間トンネル効果を利用したホール電流が小さいことからビット当たりの書き込み電流が桁違いに小さくなり、従来のCHE注入方式では1バイト(B)程度であった一括並列書き込み可能なセル数が、本実施の形態では1キロバイト(kB)程度と格段に大きくなる。
さらに、ホール注入では絶縁膜質の劣化が懸念されるが、本実施の形態では、ホットエレクトロンル注入であることから絶縁膜の信頼性が高い。
ワード線WL1に連なるセルを一括してページ書き込みすると、バンド間トンネル効果を利用したホール電流が小さいことからビット当たりの書き込み電流が桁違いに小さくなり、従来のCHE注入方式では1バイト(B)程度であった一括並列書き込み可能なセル数が、本実施の形態では1キロバイト(kB)程度と格段に大きくなる。
さらに、ホール注入では絶縁膜質の劣化が懸念されるが、本実施の形態では、ホットエレクトロンル注入であることから絶縁膜の信頼性が高い。
データの読み出しは、書き込み時に電子注入を行った側を、この注入電荷と逆の極性側にする。つまり、電子注入を行った副ビット線SBL側を、より電圧が高いソースとし、副ドレイン線側をドレインとして、副ビット線SBLと副ドレイン線SDLにドレイン電圧を印加する。CHE注入による書き込みデータを読み出すリバースリードとは逆の向きのバイアス印加である。また、セル単体での読み出し、または、ページ読み出しのいずれでもよい。
図15はワード線WL1に連なるセルのページ読み出し時のバイアス設定条件を示す等価回路図である。
主ドレイン線MDLに所定のドレイン電圧、たとえば−1.0Vを印加する。また、非選択のワード線WL2〜WLnに所定の読み出し禁止電圧、たとえば0Vを印加し、主ビット線MBL1とMBL2、およびnウェルに0Vを印加する。また、全ての選択線SG11とSG12を、対応する各選択トランジスタがオンする値の電圧VONで保持する。この状態で、読み出し対象のワード線WL1に所定のゲート電圧、たとえば−2.0V程度を印加する。
これにより、ワード線WL1に接続されたメモリトランジスタM11とM21が書き込み状態に応じてオンまたはオフし、オンした場合のみ主ビット線電圧が変化する。この電圧変化を図示しないセンスアンプ等で増幅して読み出す。
主ドレイン線MDLに所定のドレイン電圧、たとえば−1.0Vを印加する。また、非選択のワード線WL2〜WLnに所定の読み出し禁止電圧、たとえば0Vを印加し、主ビット線MBL1とMBL2、およびnウェルに0Vを印加する。また、全ての選択線SG11とSG12を、対応する各選択トランジスタがオンする値の電圧VONで保持する。この状態で、読み出し対象のワード線WL1に所定のゲート電圧、たとえば−2.0V程度を印加する。
これにより、ワード線WL1に接続されたメモリトランジスタM11とM21が書き込み状態に応じてオンまたはオフし、オンした場合のみ主ビット線電圧が変化する。この電圧変化を図示しないセンスアンプ等で増幅して読み出す。
この読み出し動作を、書き込み動作との関係でさらに詳細に説明する。
読み出しでは、ドレイン領域(副ドレイン線SDL1)とソース領域(副ビット線SBL1)間に1Vの電圧を印加し、ゲート電極(ワード線WL1)に−2.0Vの電圧を印加する。このときチャネル電界が高いドレイン側部よりソース側部で保持電荷(電子)の影響が強い。つまり、ソース側チャネル領域の直上の電荷量の変化が全体のしきい値電圧シフトをほぼ支配する。
書き込み動作では、ソース側部に電子を注入することにより、データの書き込みを行う。つまり、ソース側部に電子を注入すると、チャネルを制御するには、より大きなゲート電圧を必要とするようになり、しきい値電圧が正極側にシフトする。その結果、本実施形態では、消去時に電子を引き抜いたときのしきい値電圧より大きいしきい値電圧が得られる。
読み出しでは、ドレイン領域(副ドレイン線SDL1)とソース領域(副ビット線SBL1)間に1Vの電圧を印加し、ゲート電極(ワード線WL1)に−2.0Vの電圧を印加する。このときチャネル電界が高いドレイン側部よりソース側部で保持電荷(電子)の影響が強い。つまり、ソース側チャネル領域の直上の電荷量の変化が全体のしきい値電圧シフトをほぼ支配する。
書き込み動作では、ソース側部に電子を注入することにより、データの書き込みを行う。つまり、ソース側部に電子を注入すると、チャネルを制御するには、より大きなゲート電圧を必要とするようになり、しきい値電圧が正極側にシフトする。その結果、本実施形態では、消去時に電子を引き抜いたときのしきい値電圧より大きいしきい値電圧が得られる。
第4の実施の形態においても、第2および第3の実施の形態と同様にして、1セルに対する2ビットデータの並列書き込みが可能である。
以下、第1〜第4の実施の形態におけるメモリトランジスタ構造に関する変形例を説明する。
本発明の実施の形態におけるゲート絶縁膜20は、メタルナノドット22に代表される微細導電性粒子を含む第1の絶縁膜23と、キャリアトラップをデータ記憶に有効なほど多く含む第2の絶縁膜24とを有すればよい。したがって、この限りにおいて種々の変形が採用できる。
具体的には、図1に示す構成において、メタルナノドット22を含む第1の絶縁膜23と第2の絶縁膜(窒化膜)24とを入れ替えた構成でもよい。
また、2つの第2の絶縁膜で第1の絶縁膜をはさむ構成でもよい。つまり、この場合のゲート絶縁膜20は、下層から順に、ボトム絶縁膜21、窒化膜等の第2の絶縁膜24、メタルナノドット22を含む第1の絶縁膜23、窒化膜等の第2の絶縁膜24、トップ絶縁膜25から構成される。
さらに、逆に2つの第1の絶縁膜で第2の絶縁膜をはさむ構成でもよい。つまり、この場合のゲート絶縁膜20は、下層から順に、ボトム絶縁膜21、メタルナノドット22を含む第1の絶縁膜23、窒化膜等の第2の絶縁膜24、メタルナノドット22を含む第1の絶縁膜23、トップ絶縁膜25から構成される。
何れの構成においても、微細導電性粒子はメタル以外の材料の採用が可能であり、また、第2の絶縁膜24も窒化膜以外に、酸化窒化膜あるいは金属酸化膜などから形成するように変更可能である。
本発明の実施の形態におけるゲート絶縁膜20は、メタルナノドット22に代表される微細導電性粒子を含む第1の絶縁膜23と、キャリアトラップをデータ記憶に有効なほど多く含む第2の絶縁膜24とを有すればよい。したがって、この限りにおいて種々の変形が採用できる。
具体的には、図1に示す構成において、メタルナノドット22を含む第1の絶縁膜23と第2の絶縁膜(窒化膜)24とを入れ替えた構成でもよい。
また、2つの第2の絶縁膜で第1の絶縁膜をはさむ構成でもよい。つまり、この場合のゲート絶縁膜20は、下層から順に、ボトム絶縁膜21、窒化膜等の第2の絶縁膜24、メタルナノドット22を含む第1の絶縁膜23、窒化膜等の第2の絶縁膜24、トップ絶縁膜25から構成される。
さらに、逆に2つの第1の絶縁膜で第2の絶縁膜をはさむ構成でもよい。つまり、この場合のゲート絶縁膜20は、下層から順に、ボトム絶縁膜21、メタルナノドット22を含む第1の絶縁膜23、窒化膜等の第2の絶縁膜24、メタルナノドット22を含む第1の絶縁膜23、トップ絶縁膜25から構成される。
何れの構成においても、微細導電性粒子はメタル以外の材料の採用が可能であり、また、第2の絶縁膜24も窒化膜以外に、酸化窒化膜あるいは金属酸化膜などから形成するように変更可能である。
メモリセルアレイ方式は、第2〜第4の実施の形態で説明したソース線およびドレイン線が分離されているNOR型、ソース線およびドレイン線が階層化されているNOR型以外に、いわゆるAND型やNAND型などの他の方式の採用も可能である。
また、動作方法に関しては、第2〜第4の実施の形態におけるメモリトランジスタの書き込みをCHE注入で行い、消去をドレイン側からの局部的なホットホール注入により行うことも可能である。その場合、読み出しは、ドレインとソースの電圧印加の向きを書き込み時と逆にするリバースリード、同じにするフォワードリードの何れでもよい。その他、書き込み方法や消去方法は、既知の方法が採用可能である。
1…メモリセルアレイ、2…ロウデコーダ、3…カラムデコーダ、4…入出力回路、20…ゲート絶縁膜、21…ボトム絶縁膜、22…メタルナノドット、23…第1の絶縁膜、24…第2の絶縁膜、25…トップ絶縁膜、SUB…半導体基板、W…pウエル、S…ソース領域、D…ドレイン領域、ISO…素子分離絶縁層、M11等…メモリトランジスタ、S11等…選択トランジスタ、BL1等…ビット線、MBL1等…主ビット線、SBL1等…副ビット線、SL1等…ソース線、MSL1等…主ソース線、SSL1等…副ソース線、WL1等…ワード線、SG11等…選択線、BC…ビットコンタクト、SC…ソースコンタクト
Claims (6)
- 半導体基板と、当該半導体基板に形成されているソース領域とドレイン領域との間のチャネル形成領域と、チャネル形成領域とゲート電極との間に形成され、チャネル形成領域に対向した面内および膜厚方向に離散化されている電荷蓄積手段を含む電荷蓄積膜とを有する不揮発性半導体メモリ装置であって、
前記電荷蓄積膜が、
第1の電荷蓄積手段となる多数の微細導電性粒子を内部に埋め込んでいる第1の絶縁膜と、
第2の電荷蓄積手段となるキャリアトラップを含む第2の絶縁膜とを有する
不揮発性半導体メモリ装置。 - 前記第1の絶縁膜を、前記電荷蓄積膜内で前記第2の絶縁膜よりも相対的に半導体基板側の位置に積層している
請求項1に記載の不揮発性半導体メモリ装置。 - 前記微細導電性粒子が多結晶シリコンの微粒子からなる
請求項1に記載の不揮発性半導体メモリ装置。 - 前記微細導電性粒子が金属微粒子からなる
請求項1に記載の不揮発性半導体メモリ装置。 - 前記第2の絶縁膜とゲート電極との間に金属酸化膜からなる第3の絶縁膜が形成されている
請求項1に記載の不揮発性半導体メモリ装置。 - 半導体基板と、当該半導体基板に形成されているソース領域とドレイン領域との間のチャネル形成領域と、チャネル形成領域とゲート電極との間に形成され、チャネル形成領域に対向した面内および膜厚方向に離散化されている電荷蓄積手段を含む電荷蓄積膜とを備えるメモリトランジスタを有するメモリセルアレイと、
当該メモリセルアレイを動作する周辺回路と、を備え、
前記電荷蓄積膜が、
第1の電荷蓄積手段となる多数の微細導電性粒子を内部に埋め込んでいる第1の絶縁膜と、
第2の電荷蓄積手段となるキャリアトラップを含む第2の絶縁膜とを有し、
前記周辺回路は、前記ソース領域とドレイン領域の少なくとも一方側から前記電荷蓄積膜の一部に電荷を注入するように前記メモリトランジスタをバイアスする
不揮発性半導体メモリ装置。
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---|---|---|---|---|
KR100843229B1 (ko) * | 2007-01-11 | 2008-07-02 | 삼성전자주식회사 | 하이브리드 구조의 전하 트랩막을 포함하는 플래쉬 메모리소자 및 그 제조 방법 |
KR100909994B1 (ko) | 2007-10-18 | 2009-07-29 | 경희대학교 산학협력단 | 나노도트층을 이용한 반도체소자 및 그의 제조방법 |
US8269268B2 (en) | 2007-04-03 | 2012-09-18 | Samsung Electronics Co., Ltd. | Charge trap flash memory device and memory card and system including the same |
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2004
- 2004-05-19 JP JP2004149006A patent/JP2005332924A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
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KR100843229B1 (ko) * | 2007-01-11 | 2008-07-02 | 삼성전자주식회사 | 하이브리드 구조의 전하 트랩막을 포함하는 플래쉬 메모리소자 및 그 제조 방법 |
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