JP4114607B2 - 不揮発性半導体メモリ装置及びその動作方法 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、メモリトランジスタのチャネル形成領域とゲート電極との間に電荷蓄積能力を有する電荷蓄積膜を有している不揮発性半導体メモリ装置と、その製造方法に関する。
【０００２】
【従来の技術】
不揮発性半導体メモリトランジスタは、大別すると、電荷を保持する電荷蓄積手段（浮遊ゲート）が平面的に連続したＦＧ(Floating Gate)型と、電荷蓄積手段（電荷トラップ等）が平面的に離散化された、例えばＭＯＮＯＳ(Metal-Oxide-Nitride-Oxide Semiconductor)型がある。
【０００３】
ＦＧ型の不揮発性メモリトランジスタにおいて、半導体基板またはウェルの上に第１の誘電体膜、ポリシリコンなどからなるフローティングゲートＦＧ、例えばＯＮＯ(Oxide-Nitride-Oxide)膜などからなる第２の誘電体膜、およびコントロールゲートが順次積層されている。
【０００４】
ＭＯＮＯＳ型不揮発性メモリトランジスタにおいて、半導体基板またはウェルの上に第１の誘電体膜、電荷蓄積を主体的に担っている窒化膜〔ＳｉｘＮｙ（０＜ｘ＜１、０＜ｙ＜１）〕、第２の誘電体膜、およびゲート電極が順次積層されている。
ＭＯＮＯＳ型不揮発性メモリトランジスタにおいて、窒化膜中または第２の誘電体膜と窒化膜との界面近傍に、電荷蓄積手段としてのキャリアトラップが空間的に（即ち、面方向および膜厚方向に）離散化して拡がっている。このため、電荷保持特性が、第１の誘電体膜の膜厚のほかに、窒化膜中のキャリアトラップに捕獲される電荷のエネルギー的および空間的な分布に依存する。
【０００５】
第１の誘電体膜に、欠陥等に起因して局所的なリーク電流パスが発生した場合、ＦＧ型メモリトランジスタにおいては、蓄積されていた電荷の多くがリークパスを通って基板側へリークし、電荷保持特性が低下しやすい。これに対し、ＭＯＮＯＳ型メモリトランジスタにおいては、電荷蓄積手段が空間的に離散化されているため、リークパス周辺の局所的な蓄積電荷がリークパスを通して局所的にリークするに過ぎず、メモリトランジスタ全体の電荷保持特性が低下しにくい。このため、ＭＯＮＯＳ型メモリトランジスタにおいては、第１の誘電体膜の薄膜化による電荷保持特性の低下の問題はＦＧ型メモリトランジスタほど深刻ではない。
【０００６】
不揮発性メモリ装置は、大きく分けて、スタンドアロン型とロジック回路混載型が知られている。スタンドアロン型では、専用メモリＩＣのメモリ素子として不揮発性メモリトランジスタが使用される。ロジック回路混載型では、システム・オン・チップのコアとしてメモリブロックと論理回路ブロックを有し、メモリブロック内でデータを不揮発的に保持するメモリ素子として不揮発性メモリトランジスタが使用される。
【０００７】
ロジック回路混載型の不揮発性メモリ装置の多くでは、１メモリトランジスタ型のメモリセルが用いられている。
ＦＧ型における１メモリトランジスタセルの代表例として、インテル社のＥＴＯＸセルが知られている。ＥＴＯＸセルをアレイ配置する際に、ソースを共有した共通ソース型のメモリセルアレイ方式が採用されている。
ＭＯＮＯＳ型の１メモリトランジスタセルは、セル面積が縮小化でき、低電圧化が容易な点で注目が集まっている。その代表例として、サイファン・セミコンダクタ社のＮＲＯＭと称される高密度メモリセルが知られている。ＮＲＯＭセルは、電荷蓄積手段として離散化されたキャリアトラップを利用しているため、セル内の異なる２領域にそれぞれ電荷注入を行うことにより２ビット／セルのデータ記憶が可能である。ＮＲＯＭセルをアレイ配置するに際し、行方向に隣接するセル間で不純物拡散層を共有させ、２ビットデータの記憶または読み出し時に、不純物拡散層の機能をソースとドレインで入れ替えて用いるバーチャルグランドアレイ方式を採用している。
【０００８】
ＥＴＯＸセルおよびＮＲＯＭセルのデータ書き込みにおいて、ＦＮトンネル注入に比べ低電圧化が容易なチャネルホットエレクトロン（ＣＨＥ）注入が用いられる。ＣＨＥ注入書き込みにおいては、ソースとドレインに電界を印加し、ソース側からチャネルに供給された電子をチャネルのドレイン側端でエネルギー的に励起し、ホットエレクトロンを発生させる。発生したホットエレクトロンのうち、第１の誘電体膜のエネルギー障壁高さ（二酸化珪素膜の場合、３．２ｅＶ）を超えるホットエレクトロンが、電荷蓄積手段（フローティングゲートまたはキャリアトラップ）に注入される。
【０００９】
【発明が解決しようとする課題】
ところが、ＦＧ型メモリセルのＣＨＥ注入書き込みにおいて、３．２ｅＶと高いエネルギー障壁高さを超えるほど電子を励起するには、ゲートに１０Ｖ以上の電圧を印加する必要がある。この書き込みゲート電圧は、１８Ｖ以上が必要であったＦＮトンネル書き込み時と比べると低いが、電源電圧２．５Ｖ〜５．０Ｖに比べてかなり高い。ＭＯＮＯＳ型メモリセルのＣＨＥ注入書き込み時のゲート印加電圧は、ＦＧ型メモリセルのＣＨＥ注入書き込み時のゲート印加電圧より低いが、電源電圧よりは高い。例えばＮＲＯＭの場合、データ書き込み時に必要なゲート印加電圧は９Ｖである。
このため、ＦＧ型、ＭＯＮＯＳ型を問わず、メモリ周辺回路内の昇圧回路において電源電圧を昇圧して書き込みゲート電圧を生成する必要がある。
【００１０】
メモリ周辺回路内の、昇圧回路および昇圧後の書き込みゲート電圧を印加する回路において、高耐圧トランジスタが必要となる。高耐圧トランジスタは、メモリ周辺回路内の電源電圧仕様の他のトランジスタ、論理回路ブロックの論理トランジスタとプロセスの共通性が低い。このため、高耐圧トランジスタ専用の工程が必要であり、このことがロジック回路混載型メモリＩＣの製造コストの低減を阻害している。
【００１１】
本発明の目的は、データの書き込みまたは消去時に生成する電圧の絶対値が低くて済み、メモリ周辺回路内トランジスタの必要最大耐圧が低く、ロジック回路混載に適した不揮発性半導体メモリ装置を提供することにある。
【００１２】
【課題を解決するための手段】
本発明の第１の観点の不揮発性半導体メモリ装置は、上述した目的を達成するためのものであり、メモリトランジスタ（Ｍ）と、前記メモリトランジスタ（Ｍ）の動作を制御するメモリ周辺回路（２ａ〜９）と、を有し、前記メモリトランジスタ（Ｍ）が、第１導電型の半導体基板（ＳＵＢ，Ｗ）と、前記半導体基板（ＳＵＢ，Ｗ）の表面領域に規定されている第１導電型のチャネル形成領域（ＣＨ）と、前記半導体基板（ＳＵＢ，Ｗ）の表面領域の、前記チャネル形成領域（ＣＨ）の一方の側に形成され、前記メモリ周辺回路（２ａ〜９）に電気的に接続されている第１のソース・ドレイン領域（Ｓ，ＳＳＬ）と、前記半導体基板（ＳＵＢ，Ｗ）の表面領域の、前記チャネル形成領域（ＣＨ）の他方の側に形成され、前記メモリ周辺回路（２ａ〜９）に電気的に接続されている第２のソース・ドレイン領域（Ｄ，ＳＢＬ）と、前記第２のソース・ドレイン領域（Ｄ，ＳＢＬ）側に前記チャネル形成領域（ＣＨ）の一部として形成され、前記チャネル形成領域（ＣＨ）の他の領域より高濃度な第１導電型の高濃度チャネル領域（ＨＲ）と、少なくとも前記チャネル形成領域（ＣＨ）の上に形成され、離散化された電荷蓄積手段を含む電荷蓄積膜（ＧＤ）と、前記電荷蓄積膜（ＧＤ）の上に形成され、前記メモリ周辺回路（２ａ〜９）に電気的に接続されているゲート電極（ＷＬ）と、を有し、前記メモリ周辺回路（２ａ〜９）は、データの書き込み時に、第１の電圧（Ｖｄ）と第２の電圧（Ｖｇ−Ｖｗｅｌｌ）を生成し、生成した前記第１の電圧（Ｖｄ）を前記第１のソース・ドレイン領域（Ｓ，ＳＳＬ）の電位を基準として前記第２のソース・ドレイン領域（Ｄ，ＳＢＬ）に印加し、生成した前記第２の電圧（Ｖｇ−Ｖｗｅｌｌ）を前記ゲート電極（ＷＬ）に印加し、前記第２のソース・ドレイン領域（Ｄ，ＳＢＬ）側で２次電離衝突によりホットエレクトロン（ＨＥ）を発生させ、前記半導体基板（ＳＵＢ，Ｗ）と前記第２のソース・ドレイン領域（Ｄ，ＳＢＬ）との間に形成されるＰＮ接合を逆バイアスする電圧（Ｖｗｅｌｌ）を生成し、生成した前記電圧（Ｖｗｅｌｌ）を前記半導体基板（ＳＵＢ，Ｗ）に印加し、発生させた前記ホットエレクトロン（ＨＥ）を前記第２のソース・ドレイン領域（Ｄ，ＳＢＬ）側から前記電荷蓄積膜（ＧＤ）に注入させ、データの消去時に、第３の電圧（Ｖｄ−Ｖｇ）を生成し、生成した前記第３の電圧（Ｖｄ−Ｖｇ）を前記第２のソース・ドレイン領域（Ｄ，ＳＢＬ）と前記ゲート電極（ＷＬ）との間に印加し、前記第２のソース・ドレイン領域（Ｄ，ＳＢＬ）側でホットホール（ＨＨ）を発生させ、発生させた前記ホットホール（ＨＨ）を前記電荷蓄積膜（ＧＤ）の前記ホットエレクトロン（ＨＥ）の注入領域に注入させる。
【００１３】
第１の観点の不揮発性半導体メモリ装置において、書き込み時に２次電離衝突現象を利用してホットエレクトロン（ＨＥ）を発生させる。第１のソース・ドレイン領域（Ｓ，ＳＳＬ）から供給されチャネルを走行する電子（ｅ）が、第１の電圧（Ｖｄ）の印加で生じた水平方向の電界によって加速される。加速された電子（ｅ）が、第２のソース・ドレイン領域（Ｄ，ＳＢＬ）側で半導体格子に電離衝突する。これにより高エネルギーのホール（ＨＨ）とエレクトロン（ＨＥ）の対が発生する。このうちホットホール（ＨＨ）が空乏層中でさらにホットエレクトロン（ＨＥ）を発生して、その一部がゲート電極（ＷＬ）側に向かい、第２の電圧（Ｖｇ−Ｖｗｅｌｌ）の印加で生じた垂直方向の電界によって更に加速される。垂直方向の加速によって更にエネルギーを得たホットエレクトロン（ＨＥ）は、電荷蓄積膜（ＧＤ）のエネルギー障壁を乗り越えて第２のソース・ドレイン領域（Ｄ，ＳＢＬ）側から電荷蓄積膜（ＧＤ）内に効率よく注入され、電荷蓄積膜（ＧＤ）内に蓄積される。
【００１４】
本発明の第２の観点の不揮発性半導体メモリ装置は、前述した目的を達成するためのものであり、メモリトランジスタ（Ｍ）と、前記メモリトランジスタ（Ｍ）の動作を制御するメモリ周辺回路（２ａ〜９）と、を有し、前記メモリトランジスタ（Ｍ）が、第１導電型の半導体基板（ＳＵＢ，Ｗ）と、前記半導体基板（ＳＵＢ，Ｗ）の表面領域に規定されている第１導電型のチャネル形成領域（ＣＨ）と、前記半導体基板（ＳＵＢ，Ｗ）の表面領域の、前記チャネル形成領域（ＣＨ）の一方の側に形成され、前記メモリ周辺回路（２ａ〜９）に電気的に接続されている第１のソース・ドレイン領域（Ｓ，ＳＳＬ）と、前記半導体基板（ＳＵＢ，Ｗ）の表面領域の、前記チャネル形成領域（ＣＨ）の他方の側に形成され、前記メモリ周辺回路（２ａ〜９）に電気的に接続されている第２のソース・ドレイン領域（Ｄ，ＳＢＬ）と、前記第２のソース・ドレイン領域（Ｄ，ＳＢＬ）側に前記チャネル形成領域（ＣＨ）の一部として形成され、前記チャネル形成領域（ＣＨ）の他の領域より高濃度な第１導電型の高濃度チャネル領域（ＨＲ）と、少なくとも前記チャネル形成領域（ＣＨ）の上に形成され、離散化された電荷蓄積手段を含む電荷蓄積膜（ＧＤ）と、前記電荷蓄積膜（ＧＤ）の上に形成され、前記メモリ周辺回路（２ａ〜９）に電気的に接続されているゲート電極（ＷＬ）と、を有し、前記メモリ周辺回路（２ａ〜９）は、データの書き込み時に、第１の電圧（Ｖｄ）を生成し、生成した前記第１の電圧（Ｖｄ）を前記第１のソース・ドレイン領域（Ｓ，ＳＳＬ）の電位を基準として前記第２のソース・ドレイン領域（Ｄ，ＳＢＬ）に印加し、互いの電位差が第２の電圧（Ｖｇ−Ｖｗｅｌｌ）となる第１極性の電圧（Ｖｇ）と第２極性の電圧（Ｖｗｅｌｌ）を生成し、生成した前記第１極性の電圧（Ｖｇ）を前記ゲート電極（ＷＬ）に印加し、生成した前記第２極性の電圧（Ｖｗｅｌｌ）を前記半導体基板（ＳＵＢ，Ｗ）に印加し、ホットエレクトロン（ＨＥ）を前記電荷蓄積膜（ＧＤ）に注入させ、データの消去時に、第３の電圧（Ｖｄ−Ｖｇ）を生成し、生成した前記第３の電圧（Ｖｄ−Ｖｇ）を前記第２のソース・ドレイン領域（Ｄ，ＳＢＬ）と前記ゲート電極（ＷＬ）との間に印加し、前記半導体基板（ＳＵＢ，Ｗ）と前記第２のソース・ドレイン領域（Ｄ，ＳＢＬ）との間に形成されるＰＮ接合を逆バイアスする電圧（Ｖｗｅｌｌ）を生成し、生成した前記電圧（Ｖｗｅｌｌ）を前記半導体基板（ＳＵＢ，Ｗ）に印加し、前記第２のソース・ドレイン領域（Ｄ，ＳＢＬ）側でホットホール（ＨＨ）を発生させ、発生させた前記ホットホール（ＨＨ）を前記電荷蓄積膜（ＧＤ）の前記ホットエレクトロン（ＨＥ）の注入領域に注入させる。
【００１５】
本発明の第３の観点に係る不揮発性半導体メモリ装置は、前述した目的を達成するためのものであり、メモリトランジスタ（Ｍ）と、前記メモリトランジスタ（Ｍ）の動作を制御するメモリ周辺回路（２ａ〜９）と、を有し、前記メモリトランジスタ（Ｍ）が、第１導電型の半導体基板（ＳＵＢ，Ｗ）と、前記半導体基板（ＳＵＢ，Ｗ）の表面領域に規定されている第１導電型のチャネル形成領域（ＣＨ）と、前記半導体基板（ＳＵＢ，Ｗ）の表面領域の、前記チャネル形成領域（ＣＨ）の一方の側に形成され、前記メモリ周辺回路（２ａ〜９）に電気的に接続されている第１のソース・ドレイン領域（Ｓ，ＳＳＬ）と、前記半導体基板（ＳＵＢ，Ｗ）の表面領域の、前記チャネル形成領域（ＣＨ）の他方の側に形成され、前記メモリ周辺回路（２ａ〜９）に電気的に接続されている第２のソース・ドレイン領域（Ｄ，ＳＢＬ）と、少なくとも前記チャネル形成領域（ＣＨ）の上に形成され、離散化された電荷蓄積手段を含む電荷蓄積膜（ＧＤ）と、前記電荷蓄積膜（ＧＤ）の上に形成され、前記メモリ周辺回路（２ａ〜９）に電気的に接続されているゲート電極（ＷＬ）と、を有し、前記メモリ周辺回路（２ａ〜９）は、データの消去時に、互いの電位差が第３の電圧（Ｖｄ−Ｖｇ）と等しい第１極性の電圧（Ｖｄ）と第２極性の電圧（Ｖｇ）を生成し、生成した当該第１極性の電圧（Ｖｄ）を前記第２のソース・ドレイン領域（Ｄ，ＳＢＬ）に印加し、生成した当該第２極性の電圧（Ｖｇ）を前記ゲート電極（ＷＬ）に印加し、前記半導体基板（ＳＵＢ，Ｗ）と前記第２のソース・ドレイン領域（Ｄ，ＳＢＬ）との間に形成されるＰＮ接合を逆バイアスする電圧（Ｖｗｅｌｌ）を生成し、生成した前記電圧（Ｖｗｅｌｌ）を前記半導体基板（ＳＵＢ，Ｗ）に印加し、前記第２のソース・ドレイン領域（Ｄ，ＳＢＬ）側でホットホール（ＨＨ）を発生させ、発生させた前記ホットホール（ＨＨ）を前記電荷蓄積膜（ＧＤ）に注入させる。
【００１６】
第１〜第３の観点の不揮発性半導体メモリ装置において、高濃度チャネル領域（ＨＲ）が設けられているため、高濃度チャネル領域（ＨＲ）に隣接したチャネル部分で電圧降下が高い。その結果、第１の電圧（Ｖｄ）の印加で生じた水平方向の電界の集中性が良く、チャネル走行電子（ｅ）が、電界の集中箇所で急速にエネルギー的に励起がされ、高エネルギー電子が一斉に半導体格子に衝突する。衝突によってホットエレクトロン（ＨＥ）とホットホール（ＨＨ）の対が生成される。このうちホットエレクトロン（ＨＥ）が第２の電圧（Ｖｇ−Ｖｗｅｌｌ）で発生した垂直方向電界により更に加速され、電荷蓄積膜（ＧＤ）内に注入される。
【００１７】
第３の観点の不揮発性半導体メモリ装置において、メモリ周辺回路（２ａ〜９）が、データ書き込み時に、ゲート電極（ＷＬ）に印加すべき電圧（第２の電圧（Ｖｇ−Ｖｗｅｌｌ））を、より低い第１極性の電圧（Ｖｇ）に低減してゲート電極（ＷＬ）に印加し、第１極性の電圧（Ｖｇ）を第２の電圧（Ｖｇ−Ｖｗｅｌｌ）から引いた電圧値を有した逆極性の電圧（第２極性の電圧（Ｖｗｅｌｌ））を半導体基板（ＳＵＢ，Ｗ）に印加する。
【００１８】
また、望ましくは、メモリ周辺回路（２ａ〜９）が、データ消去時にゲート電極（ＷＬ）と第２のソース・ドレイン領域（Ｄ，ＳＢＬ）との間に印加すべき電圧（第３の電圧（Ｖｄ−Ｖｇ））を、より低い第１極性の電圧（Ｖｄ）に低減して第２のソース・ドレイン領域（Ｄ，ＳＢＬ）に印加し、第１極性の電圧（Ｖｄ）を第３の電圧（Ｖｄ−Ｖｇ）から引いた電圧値を有した逆極性の電圧（第２極性の電圧（Ｖｇ））をゲート電極（ＷＬ）に印加する。
第１極性の電圧および第２極性の電圧は、メモリ周辺回路（２ａ〜９）内でそれぞれ生成される。メモリ周辺回路（２ａ〜９）内の、第１極性の電圧を生成する部分（ＷＬＤ，ＢＬＤ）、第２極性の電圧を生成する部分（ＷＬＤ，９）は、第２の電圧（Ｖｇ−Ｖｗｅｌｌ）あるいは第３の電圧（Ｖｄ−Ｖｇ）といった高い電圧を扱うことなく、最大で半分程度まで低減された第１極性の電圧または第２極性の電圧を扱う。
【００１９】
本発明の第４の観点の不揮発性半導体メモリ装置の動作方法は、前述した目的を達成するためのものであり、第１導電型の半導体基板（ＳＵＢ，Ｗ）と、前記半導体基板（ＳＵＢ，Ｗ）の表面領域に規定されている第１導電型のチャネル形成領域（ＣＨ）と、前記半導体基板（ＳＵＢ，Ｗ）の表面領域の、前記チャネル形成領域（ＣＨ）の一方の側に形成されている第１のソース・ドレイン領域（Ｓ，ＳＳＬ）と、前記半導体基板（ＳＵＢ，Ｗ）の表面領域の、前記チャネル形成領域（ＣＨ）の他方の側に形成されている第２のソース・ドレイン領域（Ｄ，ＳＢＬ）と、前記第２のソース・ドレイン領域（Ｄ，ＳＢＬ）側に前記チャネル形成領域（ＣＨ）の一部として形成され、前記チャネル形成領域（ＣＨ）の他の領域より高濃度な第１導電型の高濃度チャネル領域（ＨＲ）と、少なくとも前記チャネル形成領域（ＣＨ）の上に形成され、離散化された電荷蓄積手段を含む電荷蓄積膜（ＧＤ）と、前記電荷蓄積膜（ＧＤ）の上に形成されているゲート電極（ＷＬ）と、を有している不揮発性半導体メモリ装置の動作方法であって、データの消去時に、所定の電圧（Ｖｄ−Ｖｇ）を生成し、生成した前記電圧（Ｖｄ−Ｖｇ）を前記第２のソース・ドレイン領域（Ｄ，ＳＢＬ）と前記ゲート電極（ＷＬ）との間に印加し、前記半導体基板（ＳＵＢ，Ｗ）と前記第２のソース・ドレイン領域（Ｄ，ＳＢＬ）との間に形成されるＰＮ接合を逆バイアスする電圧（Ｖｗｅｌｌ）を生成し、生成した前記逆バイアスする電圧（Ｖｗｅｌｌ）を前記半導体基板（ＳＵＢ，Ｗ）に印加し、前記第２のソース・ドレイン領域（Ｄ，ＳＢＬ）側でホットホール（ＨＨ）を発生させ、発生させた前記ホットホール（ＨＨ）を前記電荷蓄積膜（ＧＤ）の局部に注入する。
【００２０】
本発明の第５の観点の不揮発性半導体メモリ装置の動作方法は、前述した目的を達成するためのものであり、第１導電型の半導体基板（ＳＵＢ，Ｗ）と、前記半導体基板（ＳＵＢ，Ｗ）の表面領域に規定されている第１導電型のチャネル形成領域（ＣＨ）と、前記半導体基板（ＳＵＢ，Ｗ）の表面領域の、前記チャネル形成領域（ＣＨ）の一方の側に形成されている第１のソース・ドレイン領域（Ｓ，ＳＳＬ）と、前記半導体基板（ＳＵＢ，Ｗ）の表面領域の、前記チャネル形成領域（ＣＨ）の他方の側に形成されている第２のソース・ドレイン領域（Ｄ，ＳＢＬ）と、前記第２のソース・ドレイン領域（Ｄ，ＳＢＬ）側に前記チャネル形成領域（ＣＨ）の一部として形成され、前記チャネル形成領域（ＣＨ）の他の領域より高濃度な第１導電型の高濃度チャネル領域（ＨＲ）と、少なくとも前記チャネル形成領域（ＣＨ）の上に形成され、離散化された電荷蓄積手段を含む電荷蓄積膜（ＧＤ）と、前記電荷蓄積膜（ＧＤ）の上に形成されているゲート電極（ＷＬ）と、を有している不揮発性半導体メモリ装置の動作方法であって、データの書き込み時に、第１の電圧（Ｖｄ）と第２の電圧（Ｖｇ−Ｖｗｅｌｌ）を生成し、生成した前記第１の電圧（Ｖｄ）を前記第１のソース・ドレイン領域（Ｓ，ＳＳＬ）の電位を基準として前記第２のソース・ドレイン領域（Ｄ，ＳＢＬ）に印加し、生成した前記第２の電圧（Ｖｇ−Ｖｗｅｌｌ）を前記ゲート電極（ＷＬ）に印加し、前記第２のソース・ドレイン領域（Ｄ，ＳＢＬ）側で２次電離衝突によりホットエレクトロン（ＨＥ）を発生させ、発生させた前記ホットエレクトロン（ＨＥ）を前記第２のソース・ドレイン領域（Ｄ，ＳＢＬ）側から前記電荷蓄積膜（ＧＤ）に注入し、データの消去時に、第３の電圧（Ｖｄ−Ｖｇ）を生成し、生成した前記第３の電圧（Ｖｄ−Ｖｇ）を前記第２のソース・ドレイン領域（Ｄ，ＳＢＬ）と前記ゲート電極（ＷＬ）との間に印加し、前記半導体基板（ＳＵＢ，Ｗ）と前記第２のソース・ドレイン領域（Ｄ，ＳＢＬ）との間に形成されるＰＮ接合を逆バイアスする電圧（Ｖｗｅｌｌ）を生成し、生成した前記電圧（Ｖｗｅｌｌ）を前記半導体基板（ＳＵＢ，Ｗ）に印加し、前記第２のソース・ドレイン領域（Ｄ，ＳＢＬ）側でホットホール（ＨＨ）を発生させ、発生させた前記ホットホール（ＨＨ）を前記電荷蓄積膜（ＧＤ）の前記ホットエレクトロン（ＨＥ）の注入領域に注入する。
【００２１】
【発明の実施の形態】
以下、ＭＯＮＯＳ型メモリトランジスタを有した不揮発性メモリ装置を例として、本発明の実施の形態を説明する。
【００２２】
［第１の実施の形態］
第１の実施の形態における不揮発性メモリ装置は、メモリブロックと、論理回路ブロックとを有する。
図１に、メモリブロックの概略構成を示す。
図１に図解したメモリブロックは、メモリセルアレイ（ＭＣＡ）１と、メモリセルアレイの動作を制御する周辺の回路（以下、メモリ周辺回路という）とからなる。
メモリ周辺回路は、カラムバッファ２ａ、ロウバッファ２ｂ、プリロウデコーダ（ＰＲ．ＤＥＣ）３、メインロウデコーダ（ＭＲ．ＤＥＣ）４、カラムデコーダ（Ｃ．ＤＥＣ）５、入出力回路（Ｉ／Ｏ）６、カラムゲートアレイ（Ｃ．ＳＥＬ）７、ソース線駆動回路（ＳＬＤ）８、および、ウェル充放電回路（Ｗ．Ｃ／ＤＣ）９を有する。メモリ周辺回路は、特に図解していないが、必要に応じて電源電圧を若干昇圧して、当該昇圧後の電圧をメインロウデコーダ４、ソース線駆動回路８、ウェル充放電回路９に供給する電源回路、および電源供給を制御する制御回路を含む。なお、外部から供給される電源電圧が２．５〜３．３Ｖの場合は上述した昇圧が必要となるが、電源電圧が５Ｖの場合、昇圧は不要である。
【００２３】
メインロウデコーダ４は、プリロウデコーダ３により指定されたワード線に所定電圧を印加するワード線駆動回路（ＷＬＤ）を含む。
入出力回路６は、プログラムおよび読み出しデータのバッファ（ＢＵＦ）のほか、書き込みまたは消去時等にビット線ＢＬに所定電圧を印加するビット線駆動回路（ＢＬＤ）、センスアンプ（ＳＡ）を含む。
【００２４】
メモリ周辺回路の機能を、書き込みおよび消去において簡単に述べれば、例えば以下の如くである。
まず、図示しないチップイネーブル信号が“ハイ（Ｈ）”の状態で、アドレス端子に入力されたアドレス信号Ａ１〜Ａｍ＋ｎがアドレスバッファ（カラムバッファ２ａおよびロウバッファ２ｂ）を介して、プリロウデコーダ３およびカラムデコーダ５に入力される。
入力されたアドレス信号の一部はプリロウデコーダ３によりデコードされ、アドレス信号により指定された所定のワード線ＷＬが選択され、選択されたワード線ＷＬｓｅｌ．にメインロウデコーダ４内のワード線駆動回路（ＷＬＤ）により所定の電圧が印加される。
書き込み時には、ワード線駆動回路から所定のハイレベルの正電圧、例えば５Ｖが、選択されたワード線ＷＬｓｅｌ．に印加され、非選択のワード線ＷＬｕｎｓｅｌ．は例えば０Ｖで保持される。消去時には、選択されたワード線ＷＬｓｅｌ．に書き込み時とは逆極性の所定電圧、例えば−５Ｖが印加され、非選択のワードは線ＷＬｕｎｓｅｌ．は所定の正電圧または０Ｖで保持される。
【００２５】
残りのアドレス信号はカラムデコーダ５によりデコードされ、アドレス信号により指定された選択列の列セレクト線ＹＬが選択され、これに所定電圧が印加される。
列セレクト線ＹＬに所定電圧が印加されることにより、カラムゲートアレイ７内の所定のビット線選択トランジスタが導通状態に推移し、これに応じて、選択されたビット線ＢＬｓｅｌ．が、入出力回路６に接続される。
【００２６】
制御信号ＣＳによって制御されたソース線駆動回路８により、書き込み時には接地電位ＧＮＤがソース線ＳＬに印加され、消去時にはソース線が、例えば電気的フローティング状態（以下、オープンともいう）になる。
また、制御信号ＣＳ’によって制御されたウェル充放電回路９により、メモリセルアレイのウェルが書き込み時（および消去時）に、所定のＰＮ接合を逆バイアスする逆バイアス電圧（例えば負電圧）に充電される。このウェルのバイアスをバックバイアスともいう。
【００２７】
これにより、書き込み時に、入出力バッファ内の書き込みデータが、選択されたビット線ＢＬｓｅｌ．に印加され、選択されたビット線ＢＬｓｅｌ．と、選択されて励起されたワード線ＷＬｓｅｌ．との交点にあるメモリセルに書き込まれる。具体的には、書き込みデータに応じて３．３Ｖ〜４．０Ｖ程度の正電圧、あるいは０Ｖが選択されたビット線ＢＬｓｅｌ．に印加され、これらの電圧が印加された上記メモリセルに、電離衝突（例えば２次離衝突）によるホットエレクトロンが注入される。
【００２８】
フラッシュメモリでは、通常、メモリセルアレイを一括して、あるいは、所定のブロックを一括して、消去を行う。ブロックを一括消去する場合、カラムアドレス信号に応じてブロック内のビット線ＢＬが全て選択され、選択されたビット線ＢＬｓｅｌ．に所定の正電圧、例えば５Ｖが印加される。
なお、ソース線は、書き込みおよび消去時に基準電位０Ｖで常時保持してもよい。また、上述したように消去時にのみオープンとする方法、あるいはソース側からも消去する方法の採用も可能である。
【００２９】
後述するようにビット線方向に長い平行ストライプ状にウェルが分割されている場合、図１の構成では、ウェル選択をカラムアドレスに基づいて行うとよい。２次電離衝突によるホットエレクトロン注入書き込みでは、ウェルを負にバイアスすることが望ましく、この場合、選択されたウェルに例えば−１．５Ｖ〜−３Ｖ程度が印加される。
【００３０】
図２に、メモリセルアレイ（ＭＣＡ）１の回路構成の一例を示す。このアレイ構成は階層化されたビット線およびソース線を有し、いわゆるＳＳＬ（Separated Source Line）型と称される。
図３に、このメモリセルアレイの平面図を示す。
図４に、図３のＢ−Ｂ’線に沿った断面側から見た鳥瞰図を示す。
【００３１】
このメモリセルアレイでは、ビット線が主ビット線と副ビット線に階層化され、ソース線が主ソース線と副ソース線に階層化されている。
図２に示すように、主ビット線ＭＢＬ１にセレクトトランジスタＳ１１を介して副ビット線ＳＢＬ１が接続され、主ビット線ＭＢＬ２にセレクトトランジスタＳ２１を介して副ビット線ＳＢＬ２が接続されている。また、主ソース線ＭＳＬ１にセレクトトランジスタＳ１２を介して副ソース線ＳＳＬ１が接続され、主ソース線ＭＳＬ２にセレクトトランジスタＳ２２を介して副ソース線ＳＳＬ２が接続されている。
【００３２】
副ビット線ＳＢＬ１と副ソース線ＳＳＬ１との間に、メモリトランジスタＭ１１〜Ｍ１ｎ（たとえば、ｎ＝６４）が並列接続され、副ビット線ＳＢＬ２と副ソース線ＳＳＬ２との間に、メモリトランジスタＭ２１〜Ｍ２ｎが並列接続されている。この互いに並列に接続されたｎ個のメモリトランジスタと、２つのセレクトトランジスタ（Ｓ１１とＳ１２、又は、Ｓ２１とＳ２２）とにより、メモリセルアレイを構成する単位のブロックが構成される。
【００３３】
ワード方向に隣接するメモリトランジスタＭ１１，Ｍ２１，…の各ゲートがワード線ＷＬ１に接続されている。同様に、メモリトランジスタＭ１２，Ｍ２２，…の各ゲートがワード線ＷＬ２に接続され、また、メモリトランジスタＭ１ｎ，Ｍ２ｎ，…の各ゲートがワード線ＷＬｎに接続されている。
ワード方向に隣接するセレクトトランジスタＳ１１，…はセレクトゲート線ＳＧ１１により制御され、セレクトトランジスタＳ２１，…はセレクトゲート線ＳＧ２１により制御される。同様に、ワード方向に隣接するセレクトトランジスタＳ１２，…はセレクトゲート線ＳＧ１２により制御され、セレクトトランジスタＳ２２，…はセレクトゲート線ＳＧ２２により制御される。
【００３４】
メモリセルアレイにおいて、図４に図解したように、半導体基板ＳＵＢの表面にＰウェルＷが形成されている。ＰウェルＷは、例えばトレンチに絶縁物を埋め込んで形成された、平行ストライプのパターン形状の素子分離絶縁層ＩＳＯにより、行方向に絶縁分離されている。なお、後述するウェル・イン・ウェル（ＷＩＷ）構造の採用も可能である。
【００３５】
素子分離絶縁層ＩＳＯにより分離された各Ｐウェル部分が、メモリトランジスタの能動領域となる。能動領域内の幅方向両側で、互いに距離をおいた平行ストライプのウェル部分にＮ型不純物が高濃度に導入され、これにより、第２のソース・ドレイン領域としての副ビット線ＳＢＬ１，ＳＢＬ２（以下、ＳＢＬと表記）、および、第１のソース・ドレイン領域としての副ソース線ＳＳＬ１，ＳＳＬ２（以下、ＳＳＬと表記）が形成されている。
副ビット線ＳＢＬおよび副ソース線ＳＳＬ上に直交する平行ストライプのパターン形状を有し、内部に電荷蓄積手段を含む誘電体膜（電荷蓄積膜）が形成されている。電荷蓄積膜の上に、ゲート電極を兼用する各ワード線ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４，…（以下、ＷＬと表記）が形成されている。
副ビット線ＳＢＬと副ソース線ＳＳＬとの間のＰウェルＷの部分のうち、各ワード線ＷＬと交差する部分がメモリトランジスタのチャネル形成領域である。チャネル形成領域に接する副ビット線（第２のソース・ドレイン領域）の部分がドレイン、チャネル形成領域に接する副ソース線（第１のソース・ドレイン領域）の部分がソースとして機能する。
【００３６】
ワード線ＷＬの上面および側壁は、オフセット絶縁層およびサイドウォール絶縁層（本例では、通常の層間絶縁層でも可）により覆われている。
これら絶縁層には、所定間隔で副ビット線ＳＢＬに達するビットコンタクト・プラグＢＣと、副ソース線ＳＳＬに達するソースコンタクト・プラグＳＣと、が形成されている。これらのコンタクト・プラグＢＣ，ＳＣは、たとえばポリシリコンまたは高融点金属などからなる導電体、例えばプラグであり、ビット方向のメモリトランジスタ６４個ごとに設けられている。
絶縁層上に、ビットコンタクト・プラグＢＣ上に接する主ビット線ＭＢＬ１，ＭＢＬ２，…（以下、ＭＢＬと表記）と、ソースコンタクト・プラグＳＣ上に接する主ソース線ＭＳＬ１，ＭＳＬ２，…（以下、ＭＳＬと表記）とが交互に形成されている。主ビット線と主ソース線は、列方向に長い平行ストライプのパターン形状を有する。
【００３７】
図解したメモリセルアレイは、ビット線およびソース線が階層化され、メモリセルごとにビットコンタクト・プラグＢＣおよびソースコンタクト・プラグＳＣを形成する必要がない。したがって、コンタクト抵抗のセル間のバラツキは基本的にない。ビットコンタクト・プラグＢＣおよびソースコンタクト・プラグＳＣは、たとえば６４個のメモリセルごとに設けられる。ビットコンタクト・プラグＢＣおよびソースコンタクト・プラグＳＣの形成を自己整合的に行わないときは、オフセット絶縁層およびサイドウォール絶縁層は必要ない。この場合、通常の層間絶縁膜を厚く堆積してメモリトランジスタを埋め込んだ後、通常のフォトリソグラフィとエッチングによりコンタクトを開口し、導電材料をコンタクト内に埋め込む。
【００３８】
副ビット線（第２のソース・ドレイン領域）ＳＢＬ，副ソース線（第１のソース・ドレイン領域）ＳＳＬを不純物領域で構成した疑似コンタクトレス構造となっている。このため、無駄な空間が殆どないことから、各層の形成をウエハプロセス限界の最小寸法Ｆで行った場合、８Ｆ^２に近い非常に小さいセル面積が実現できる。
ビット線とソース線が階層化されており、セレクトトランジスタＳ１１又はＳ２１が非選択の単位ブロックにおいて並列に接続されたメモリトランジスタ群を主ビット線ＭＢＬから切り離す。このため、主ビット線ＭＢＬの容量が著しく低減され、高速化、低消費電力化に有利である。セレクトトランジスタＳ１２またはＳ２２の働きで、副ソース線ＳＳＬを主ソース線ＭＳＬから切り離して、低容量化することができる。
更なる高速化のためには、副ビット線ＳＢＬおよび副ソース線ＳＳＬを、シリサイドを張り付けた不純物領域で形成し、主ビット線ＭＢＬおよび主ソース線ＭＳＬをメタル配線とするとよい。
【００３９】
図５に、メモリトランジスタの行方向（以下、チャネル方向という）の拡大断面図を示す。
図５において、副ビット線（第２のソース・ドレイン領域）ＳＢＬと副ソース線（第１のソース・ドレイン領域）ＳＳＬとの間に挟まれ、ワード線ＷＬが交差する部分が、当該メモリトランジスタのチャネル形成領域ＣＨである。
チャネル形成領域ＣＨに、副ビット線ＳＢＬに接する高濃度チャネル領域ＨＲが形成されている。高濃度チャネル領域ＨＲは、他のチャネル形成領域ＣＨの部分より高濃度なＰ型となっている。後述するように、高濃度チャネル領域ＨＲは、隣接したチャネル形成領域ＣＨ部分でチャネル方向の電界の集中性を高める役割がある。
【００４０】
高濃度チャネル領域ＨＲを含むチャネル形成領域ＣＨの上に電荷蓄積膜ＧＤが形成され、電荷蓄積膜ＧＤの上にメモリトランジスタのゲート電極（ワード線ＷＬ）が形成されている。ワード線ＷＬは、Ｐ型またはＮ型の不純物が高濃度に導入されて導電化されたドープド多結晶硅素、高融点金属シリサイド、またはドープド多結晶硅素と高融点金属シリサイドとの積層膜からなる。ワード線ＷＬの実効部分、すなわちソース・ドレイン間距離に相当するチャネル方向の長さ（ゲート長）は、０．１３μｍ以下、たとえば１００ｎｍ程度である。
【００４１】
第１の実施の形態における電荷蓄積膜ＧＤは、下層から順に、ボトム側の第１の誘電体膜ＢＴＭ，主電荷蓄積膜ＣＨＳ，トップ側の第２の誘電体膜ＴＯＰから構成されている。
例えば、酸化膜を形成し、これを窒化処理して第１の誘電体膜ＢＴＭを形成する。第１の誘電体膜ＢＴＭの膜厚は、例えば２．５ｎｍから６．０ｎｍの範囲内で決めることができ、ここでは３．５μｍ〜５．５μｍに設定されている。
【００４２】
主電荷蓄積膜ＣＨＳは、例えば６．０ｎｍの窒化シリコン（Ｓｉ_ｘＮ_Ｙ（０＜ｘ＜１，０＜ｙ＜１））膜から構成されている。主電荷蓄積膜ＣＨＳは、例えば減圧ＣＶＤ（ＬＰ−ＣＶＤ）により作製され、膜中にキャリアトラップが多く含まれている。主電荷蓄積膜ＣＨＳは、フレンケルプール型（ＦＰ型）の電気伝導特性を示す。
【００４３】
第２の誘電体膜ＴＯＰは、主電荷蓄積膜ＣＨＳとの界面近傍に深いキャリアトラップを高密度に形成する必要がある。このため、第２の誘電体膜ＴＯＰは、例えば、成膜後の窒化膜（主電荷蓄積膜ＣＨＳ）を熱酸化して形成される。第２の誘電体膜ＴＯＰを高温度ＣＶＤ酸化（ＨＴＯ）膜としてもよい。第２の誘電体膜ＴＯＰがＣＶＤで形成された場合は熱処理によりこのトラップが形成される。第２の誘電体膜ＴＯＰの膜厚は、ゲート電極（ワード線ＷＬ）からのホールの注入を有効に阻止してデータ書き換え可能な回数の低下を防止するために、最低でも３．０ｎｍ、好ましくは３．５ｎｍ以上が必要である。
【００４４】
このような構成のメモリトランジスタの製造においては、用意した半導体基板ＳＵＢに対し素子分離絶縁層ＩＳＯおよびＰウェルＷを形成する。副ビット線ＳＢＬおよび副ソース線ＳＳＬとなる不純物領域（第１および第２のソース・ドレイン領域）をイオン注入法により形成する。斜めイオン注入法などにより、高濃度チャネル領域ＨＲを形成する。必要に応じて、閾値電圧調整用のイオン注入を行う。
【００４５】
つぎに、ＰウェルＷおよび素子分離絶縁層ＩＳＯが形成された半導体基板ＳＵＢの上に、電荷蓄積膜ＧＤを形成する。
例えば、短時間高温熱処理法（ＲＴＯ法）により１０００℃，１０ｓｅｃの熱処理を行い、酸化シリコン膜（第１の誘電体膜ＢＴＭ）を形成する。
第１の誘電体膜ＢＴＭ上にＬＰ−ＣＶＤ法により窒化シリコン膜（主電荷蓄積膜ＣＨＳ）を、最終膜厚が６ｎｍとなるように、これより厚めに堆積する。このＣＶＤは、たとえば、ジクロルシラン（ＤＣＳ）とアンモニアを混合したガスを用い、基板温度７３０℃で行う。
形成した窒化シリコン膜表面を熱酸化法により酸化して、たとえば３．５ｎｍの酸化シリコン膜（第２の誘電体膜ＴＯＰ）を形成する。この熱酸化は、たとえばＨ_２Ｏ雰囲気、炉温度９５０℃で４０分程度行う。これにより、トラップレベル（窒化シリコン膜の伝導帯からのエネルギー差）が２．０ｅＶ以下の程度の深いキャリアトラップが約１〜２×１０^１３／ｃｍ^２の密度で形成される。また、窒化シリコン膜（主電荷蓄積膜ＣＨＳ）が１ｎｍに対し熱酸化シリコン膜（第２の誘電体膜ＴＯＰ）が１．５ｎｍ形成され、この割合で下地の窒化シリコン膜厚が減少し、窒化シリコン膜の最終膜厚が６ｎｍとなる。
【００４６】
ゲート電極（ワード線ＷＬ）となる導電膜とオフセット絶縁層（不図示）との積層膜を積層させ、この積層膜を一括して同一パターンにて加工する。
続いて、図４のメモリセルアレイ構造とするために、サイドウォール絶縁層とともに自己整合コンタクト部を形成し、自己整合コンタクト部により表出する副ビット線ＳＢＬおよび副ソース線ＳＳＬ上に、ビットコンタクト・プラグＢＣおよびソースコンタクト・プラグＳＣとなるプラグを形成する。
これらプラグ周囲を層間絶縁膜で埋め込み、層間絶縁膜上に主ビット線ＭＢＬおよび主ソース線ＭＳＬを形成した後、必要に応じて層間絶縁層の堆積、コンタクト形成、上層配線の形成を行う。最後に、オーバーコートの成膜とパッドの開口工程等を経て、当該不揮発性メモリセルアレイを完成させる。
【００４７】
図６は、図２において、ソース線を共通とした場合のメモリセルアレイの等価回路図である。
このメモリセルアレイでは、行方向のメモリブロック間で主ソース線が共通となっている。すなわち、行方向に隣接するセレクトトランジスタＳ１２，Ｓ２２，…のソースが共通の主ソース線ＭＳＬに接続され、それらのゲートがセレクトゲート線ＳＧ１２に接続されている。他の構成は、図２と同じである。
主ソース線ＭＳＬを２行のメモリブロック間で共有させてもよい。このような主ソース線が共有された構成は、後述するソース線駆動方法のように、メモリセルアレイ内、あるいは書き込み消去動作を一括して行うブロック内の全てのソース線に同じ電圧を印加する場合に特に適している。この場合、主ソース線本数が図２の場合に比べて少ないので面積の無駄がないという利点がある。
【００４８】
つぎに、図２に図解したＳＬＬ型の不揮発性メモリセルアレイのバイアス設定例および動作を説明する。なお、図６に図解したメモリセルアレイにおいても、以下に述べる動作方法の基本は同じとなる。
図７Ａは、データの書き込みの動作をバイアス条件とともに示す図、図７Ｂは、チャネル方向の電子の加速電界Ｅを示す図である。
【００４９】
第１の実施の形態では、電離衝突現象の一種である２次離衝突によって発生したホットエレクトロンの注入によりデータの書き込みを行う。
図７Ａに示すように、ソース（副ソース線ＳＳＬ）の電圧０Ｖを基準として、ゲート（ワード線ＷＬ）に５〜６Ｖ、ドレイン（副ビット線ＳＢＬ）にＶｄ＝３．３〜４Ｖを印加する。また、バックバイアスとしてＰウェルＷに、ＰウェルＷと副ソース線（第１のソース・ドレイン領域）ＳＳＬまたは副ビット線（第２のソース・ドレイン領域）ＳＢＬとの間のＰＮ接合を逆バイアスする方向のウェル電圧Ｖｗｅｌｌ、例えば−３Ｖを印加する。このとき第２のソース・ドレイン領域とウェル間に印加される電圧は、第２のソース・ドレイン領域とウェル間の耐圧より小さい電圧値が選択される。
【００５０】
このバイアス条件下、副ソース線ＳＳＬから供給されチャネルを走行する電子ｅがドレイン側の副ビット線ＳＢＬ側の空乏層内でシリコン格子に衝突し、あるいは散乱を受け、高エネルギーのホールＨＨとエレクトロンＨＥの対を発生させる。このうち、ホットホールＨＨはＰＮ接合の空乏層中でさらに加速されて、電子とホールの対を生成し、そのうち電子が、ホットエレクトロンＨＥになってドリフトしながら、その一部がワード線ＷＬ側に向かい垂直方向の電界により更に加速される。高いエネルギーを得たホットエレクトロンＨＥが、第１の誘電体膜ＢＴＭの電位障壁を乗り越え、主電荷蓄積膜ＣＨＳ中のキャリアトラップに捕獲される。この電荷捕獲領域（記憶部）は、ドレイン側の一部に限定される。
【００５１】
図８に、ゲート長が０．１３μｍのＭＯＮＯＳトランジスタの書き込み特性を示す。
図８の縦軸は閾値電圧［Ｖ］、横軸は書き込み時間［ｓｅｃ］を示し、バックバイアス電圧、即ちウェル電圧Ｖｗｅｌｌを変化させるパラメータにしている。ゲート電圧Ｖｇは５Ｖ、ドレイン電圧Ｖｄは３．５Ｖで一定とする。ゲート電圧Ｖｇが０Ｖの場合、書き込み時間を１０ｍｓｅｃとしても余り書き込みは行われない。ゲート電圧Ｖｇ＝５Ｖを印加し、ウェル電圧Ｖｗｅｌｌを−２．０Ｖ程度印加すると、書き込み時間１ｍｓｅｃ以上で３Ｖ以上の十分な閾値電圧の変化が観測される。ウェル電圧Ｖｗｅｌｌを−２．５Ｖ以上にすると、書き込み時間１００μｓｅｃでも３Ｖ以上の十分な閾値電圧変化が得られる。
【００５２】
図９に、ドレイン電圧を変化させるパラメータにした場合の書き込み特性を示す。
ゲート電圧Ｖｇは５Ｖ、ウェル電圧Ｖｗｅｌｌは−３Ｖで一定とする。図９より、書き込み時のドレイン電圧Ｖｄを増加させるにつれて、書き込みが高速化していることが判る。３Ｖ以上の閾値電圧変化を１００μｓｅｃ以下の短時間の書き込みで得るためには、ドレイン電圧Ｖｄが３Ｖ以上必要であることが判る。
【００５３】
図１０に、ドレインディスターブ特性を示す。
ドレインディスターブとは、ドレインが共通に接続された非選択のセルと選択されたセルのうち、ゲート電圧Ｖｇが０Ｖの非選択のセルにおいて、隣の選択されたセルの書き込みの影響によって閾値電圧が変化することをいう。図１０から、選択されたセルの書き込み時間１ｓｅｃまで、非選択のセルの閾値電圧の変化が十分小さく抑制されている。選択されたセルの書き込み時間を１００μｓｅｃと仮定するとディスターブマージンは４桁となり、十分な書き込みディスターブ耐性が得られることが明らかとなった。
【００５４】
以上の検討から明らかなように、２次電離衝突により発生したホットエレクトロンＨＥは、単純にチャネル内を加速して高エネルギー化するＣＨＥ注入方式より、より低電界で発生する。
また、第１の実施の形態では、高濃度チャネル領域ＨＲが設けられているため、図７Ｂに示すように、破線で示す高濃度チャネル領域ＨＲを設けない場合よりチャネル方向の電界の集中性が高く、その結果、チャネル走行電子ｅがシリコン格子に衝突するエネルギーが高くなる。あるいは、同じエネルギーを得るためのソース・ドレイン領域間の印可電圧Ｖｄが低くて済む。第１の実施の形態において、高濃度チャネル領域ＨＲの形成は必須ではないが、上記理由により、高濃度チャネル領域ＨＲを形成することが、より望ましい。
さらに、バックバイアスによりＰウェルＷと副ビット線をなすＮ＋不純物領域との間のＰＮ接合が逆バイアスされ、より低いドレイン電圧で空乏層が拡がりやすい。また、ゲート電極の印加電圧も、バックバイアスしない場合に比べ低くしても、必要なホットエレクトロンの注入効率が容易に得られる。
【００５５】
以上より、本実施の形態では、動作電圧が従来に比べ低減されている。
例えば、従来のチャネルホットエレクトロン注入方式では、同じ量の電荷を同程度の時間で主電荷蓄積膜ＣＨＳに注入するためのバイアス条件が、ドレイン電圧４．５Ｖ、ゲート電圧９Ｖほど必要であった。
これに対し、本実施の形態では、ドレイン電圧が３．３〜４Ｖ、ゲート電圧が５〜６Ｖであり、従来に比べドレイン電圧で０．５〜１．２Ｖ、ゲート電圧で３〜４Ｖほど低い電圧で動作ができるという利点がある。その結果として、ゲート長のスケーリングが従来と比較して改善された。また、書き込み速度は２０μｓｅｃ以下が得られた。
【００５６】
図１１は、データの消去動作をバイアス条件とともに示す図である。
データの消去は、バンド−バンド間トンネル電流に起因したホットホールを注入することにより行う。すなわち、図１１に示すように、ＰウェルＷの電圧０Ｖを基準として、ゲート（ワード線ＷＬ）に−５Ｖ、ドレイン（副ビット線ＳＢＬ）に５Ｖを印加する。このとき、ソース（副ソース線ＳＳＬ）はオープン状態とする。
このバイアス条件下、ワード線ＷＬと副ビット線ＳＢＬとの間に印加された電圧１０Ｖにより、副ビット線ＳＢＬをなすＮ^＋不純物領域の表面が深い空乏状態となり、エネルギーバンドの曲がりが急峻となる。バンド間トンネル効果により電子ｅが価電子帯より導電帯にトンネルし、Ｎ^＋不純物領域側に流れ、その結果、ホールｈが発生する。発生したホールｈは、チャネル形成領域の中央部側に若干ドリフトして、そこで電界加速され、一部がホットホールＨＨとなる。Ｎ^＋不純物領域端で発生した高エネルギー電荷（ホットホールＨＨ）は、その運動量（方向と大きさ）を維持しながら殆ど運動エネルギーを失うことなく効率よく、しかも高速に主電荷蓄積膜ＣＨＳ内のキャリアトラップに注入される。
ホットホールＨＨの注入によって、書き込み時に注入されたホットエレクトロンＨＥの電荷が打ち消され、当該メモリトランジスタが消去状態に推移する。
【００５７】
図１１に図解した消去方法は、電荷の電界加速方向と注入方向がほぼ一致するため、電荷の注入効率が高い。また、チャネル自体は形成せずに電荷注入を行うため、電流消費が少なくてすむ。ホール電流自体は小さいが、データ消去対象の記憶部が局部的であることから、必要な閾値電圧変化を得るための消去時間は、ＦＮトンネル全面注入による消去と比較すると２〜３桁程度低減された。
【００５８】
図１２に消去特性を示す。
図１２の縦軸は閾値電圧［Ｖ］、横軸は消去時間［ｓｅｃ］を示し、バックバイアス電圧、即ちウェル電圧Ｖｗｅｌｌを、変化させるパラメータにしている。ゲート電圧Ｖｇは−５Ｖ、ドレイン電圧Ｖｄは５Ｖで一定としている。このグラフから、ウェル電圧Ｖｗｅｌｌとして負の大きな電圧を印加するほど消去速度が向上していることが判る。
【００５９】
以上は、ドレイン側からの消去について述べた。ゲート長が０．１８μｍ以下と短い場合、ソース側をオープンとせず、ソース側からもホットホールを注入することが望ましい。
【００６０】
データの読み出しは、ビットごとに行ってもよいし、行ごとの読み出し（以下、ページ読み出しという）としてもよい。また、ソースとドレイン間の電圧の印加方向が書き込み時と同じフォワードリード方法、逆のリバースリード方法の何れを採用してもよい。
【００６１】
図１３および図１４は、第１行をページ読み出しする場合のフォワードリード時とリバースリード時について、それぞれのバイアス条件を示す回路図である。
フォワードリード方法とリバースリード方法は、電荷が蓄積される記憶部に対してソースとドレインの位置関係が逆転しているが、バイアス電圧値そのものを変える必要性は乏しい。したがって、何れか一方を説明することで足りる。
一般に、リバースリード方法が、より感度が高い。但し、書き込み後の検証読み出しでは、ビット線の電位変化が小さくて済むフォワードリード方法が好ましい。また、ゲート長のスケーリングが進むと、フォワードリード方法でも十分な感度が得られやすい。
【００６２】
フォワードリード方法においては、図１３に示すように、主ビット線ＭＢＬ１，ＭＢＬ１２，…に所定のドレイン電圧、たとえば１．０Ｖを印加する。また、非選択のワード線ＷＬ２，ＷＬ３，…に所定の読み出し禁止電圧、たとえば０Ｖ（または−０．３Ｖ程度の負電圧）を印加し、主ソース線ＭＳＬ１，ＭＳＬ２，およびＰウェルＷに０Ｖを印加する。また、全てのセレクトゲート線ＳＧ１１，ＳＧ２１，ＳＧ１２，ＳＧ２２を電源電圧ＶＣＣで保持する。この状態で、読み出し対象のワード線ＷＬ１に所定のゲート電圧、たとえば３．３Ｖを印加する。
これにより、ワード線ＷＬ１に接続されたメモリトランジスタＭ１１，Ｍ２１，…が書き込み状態に応じてオンまたはオフし、オンした場合のみ主ビット線電圧が変化する。この電圧変化を図１のセンスアンプ（ＳＡ）等で増幅して読み出す。
【００６３】
リバースリード方法において、図１４に示すように、主ソース線ＭＳＬ１，ＭＳＬ２，…に所定のドレイン電圧、たとえば１．０Ｖを印加し、主ビット線ＭＢＬ１，ＭＢＬ１２，…に０Ｖを印加する。他のバイアス印加条件は、上述したフォワードリード方法と同じである。
これにより、ワード線ＷＬ１に接続されたメモリトランジスタＭ１１，Ｍ２１，…が書き込み状態に応じてオンまたはオフし、オンした場合のみ主ソース線電圧が変化する。この電圧変化をセンスアンプ（ＳＡ）等で増幅して読み出す。
【００６４】
ところで、いわゆるＦＧ型のメモリセルでは、電荷蓄積手段（フローティングゲートＦＧ）全体が導電性の膜からなることから、必要以上のホールが注入された場合、注入されたホールがメモリセルの閾値電圧を必要以上に低下させる過剰消去が問題となる。
【００６５】
一方、第１の実施の形態におけるＭＯＮＯＳ型のトランジスタにおいては、データの書き込み時に、ホットエレクトロンＨＥがドレイン端の上方の電荷蓄積膜ＧＤの一部（記憶部）に局所的に注入され、蓄積される。消去においても、蓄積された電子を電気的に打ち消すために、ホットホールＨＨが上記記憶部に注入される。このため、電荷蓄積膜ＧＤには、電子およびホールがともに注入されない領域が存在する。この電荷が注入されない領域の閾値電圧Ｖthcは一定値を維持する。
【００６６】
ＭＯＮＯＳ型において過剰消去が生じた場合、すなわち、電子が蓄積されている記憶部に必要以上に多量のホットホールＨＨが注入され、記憶部の閾値電圧Ｖthdが、電荷が注入されない領域の閾値電圧Ｖthcより低下した場合でも、メモリセル全体の閾値電圧Ｖthは殆んど低下しない。なぜなら、メモリセル全体の閾値電圧Ｖthは、電荷が注入されない領域、特にソース端部の閾値電圧で主に決まるからである。その結果、ＭＯＮＯＳ型などのスタック型の１トランジスタセルでは、過剰消去が問題とならない。したがって、第１の実施の形態におけるＭＯＮＯＳ型のメモリセルは、ＦＧ型のメモリセルに対して、過剰消去がメモリセル動作に与える影響が小さいという点で大きな優位性を有している。
【００６７】
メモリセルアレイの各動作に必要な諸電圧は、メモリ周辺回路の各種ドライバ等から供給される。
メモリ周辺回路は、データ書き込み時に、互いの電位差がゲートと基板間に印加すべき第２の電圧（８〜９Ｖ）となる第１極性の電圧（５〜６Ｖ）と第２極性の電圧（−３Ｖ）とをそれぞれ生成する。第１極性の電圧（５〜６Ｖ）をゲート電極、例えばワード線ＷＬに印加し、第２極性の電圧（−３Ｖ）を半導体基板、例えばＰウェルＷに印加する。
また、データ消去時に、互いの電位差がゲートと基板間に印加すべき第３の電圧（１０Ｖ）となる第１極性の電圧（５Ｖ）と第２極性の電圧（−５Ｖ）とをそれぞれ生成する。第１極性の電圧（５Ｖ）を第２のソース・ドレイン領域、例えば副ビット線ＳＢＬに印加し、第２極性の電圧（−５Ｖ）を半導体基板、例えばＰウェルＷに印加する。
【００６８】
以下、第１極性の電圧と第２極性の電圧を生成するメモリ周辺回路の一構成例を、図面を参照して説明する。
図１５は、不揮発性メモリの動作方法に関係する周辺回路部分とメモリセルアレイとの接続関係を示すブロック図である。図１５に図解したメモリセルアレイ１のセル間の接続は、図２および図６に示すメモリセルアレイのセル間の接続とは異なるが、メモリセルの接続関係はＮＯＲ型である点で両者は共通する。
【００６９】
図１５に図解されたカラムゲートアレイ７は、カラム選択信号Ｙ０〜Ｙ３により制御され、それぞれのソースが４本のビット線ＢＬのいずれかに接続されたカラム選択トランジスタＹＧ０〜ＹＧ３より構成されている。カラム選択トランジスタＹＧ０〜ＹＧ３の各ドレインは共通接続され、その接続中点がビット線駆動回路（ＢＬＤ）６ａの出力とセンスアンプ（ＳＡ）６ｂの入力に接続されている。
カラムゲートアレイ７によって、書き込みおよび読み出し時に４つのメモリセル列（またはビット線）の何れかが動作対象として選択される。なお、センスアンプおよび駆動回路をビット線ごとに、あるいは、４以外の複数本ごとに設ける構成も可能である。
メインロウデコーダ４は、各ワード線に接続された複数のデコーダユニット４ａからなる。
メモリセルアレイ１のソース線は、その全てが、あるいは、動作ブロックごとに、接続され、共通のソース線ＳＬがソース線駆動回路（ＳＬＤ）８の出力に接続されている。メモリセルアレイのＰウェルＷに、ウェル充放電回路（Ｗ．Ｃ／ＤＣ）９が接続されている。なお、ＰウェルＷは、前述したように列ごとに分離していてもよく、また、この図１５のように、メモリセルアレイ、あるいは動作ブロック単位で複数の列で共通に設けた構成でもよい。
【００７０】
図１６Ａに、メインロウデコーダを構成するデコーダユニットの回路例を示す。
デコーダユニット４ａは、２つのＰ型チャネルＭＯＳトランジスタＰ１，Ｐ２、６つのＮ型チャネルＭＯＳトランジスタＮ１〜Ｎ６、２つのインバータＩＮ１，ＩＮ２、２つのトランスファゲートＴＧ１，ＴＧ２、ナンドゲートＮＡＮＤ１およびノアゲートＮＯＲ１からなる。
【００７１】
トランジスタＰ１とＮ１が直列接続され、トランジスタＰ２とＮ２が直列接続され、これらがハイレベルのワード線駆動電圧ＶＨの供給端子とローレベルのワード線駆動電圧ＶＬの供給端子との間に接続されている。トランジスタＮ１，Ｎ２が形成されたＰウェルは電圧ＶＬの供給端子に電気的に接続されている。
トランジスタＰ１とＮ１の両ゲートが接続され、その接続中点がトランジスタＰ２とＮ２の接続中点に接続されている。同様に、トランジスタＰ２とＮ２の両ゲートが接続され、その接続中点がトランジスタＰ１とＮ１の接続中点にそれぞれ接続されている。トランジスタＰ１とＮ１の接続中点にワード線ＷＬが接続され、また、当該接続中点と接地電位ＧＮＤの供給線（以下、接地線）との間に、２つのトランジスタＮ３，Ｎ４が直列接続されている。一方、トランジスタＰ２とＮ２の接続中点と接地線との間に、２つのトランジスタＮ５，Ｎ６が直列接続されている。トランジスタＮ３とＮ５のゲートに制御信号ＸＥＲＳＭが入力され、トランジスタＮ３とＮ５が形成されたＰウェルにＰウェル駆動信号ＷＩＷＰが印加可能に構成されている。このＰウェルは、一回り大きなＮウェル内に形成されたウェル・イン・ウェル構造を有し、その外側のＮウェルにＮウェル駆動信号ＷＩＷＮが印加可能に構成されている。なお、ウェル・イン・ウェル構造については後述する。
【００７２】
一方、ナンドゲートＮＡＮＤ１の入力には、図１のプリロウデコーダ３から出力されたプリデコード信号が入力される。このナンドゲートＮＡＮＤ１の出力が、トランスファゲートＴＧ１を介してトランジスタＮ６のゲートに接続されている。トランスファゲートＴＧ１の出力が、インバータＩＮ１を介してトランジスタＮ４のゲートに接続されている。
ナンドゲートＮＡＮＤ１の出力がノアゲートＮＯＲ１の一方の入力に接続され、その他方の入力には、スタンバイ時にワード線すべてを非選択にするための制御信号ＸＣＥが入力される。ノアゲートＮＯＲ１の出力とトランスファゲートＴＧ１の出力との間にトランスファゲートＴＧ２が接続されている。これら２つのトランスファゲートのＮＭＯＳゲートとＰＭＯＳゲートは相互接続されている。トランスファゲートＴＧ１のＮＭＯＳゲートとトランスファゲートＴＧ２のＰＭＯＳゲートの接続中点に制御信号ＥＲＳが入力され、他のトランスファゲートのゲート同士の接続中点にインバータＩＮ２を介して制御信号ＥＲＳの反転信号が入力される。これらの制御信号によって、ワード線駆動回路のノードＡ，Ｂの放電、すなわちワード線の接地が制御される。
【００７３】
図１７Ａに、ビット線駆動回路およびセンスアンプの回路例を示す。
ビット線駆動回路６ａは、３つのＰＭＯＳトランジスタＰ３〜Ｐ５、３つのＮＭＯＳトランジスタＮ７〜Ｎ９、トランスファゲートＴＧ３およびナンドゲートＮＡＮＤ２からなる。
トランジスタＰ３とＮ７が直列接続され、トランジスタＰ４とＮ８が直列接続され、これらがハイレベルのビット線駆動電圧ＶＥＷの供給端子と接地線との間に接続されている。トランジスタＮ７，Ｎ８が形成されたＰウェルは接地されている。
トランジスタＰ３とＮ７の両ゲートが接続され、その接続中点とビット線駆動電圧ＶＥＷの供給端子との間にトランジスタＰ５が接続されている。また、当該接続中点に対し、トランジスタＮ９と２入力ナンドゲートＮＡＮＤ２が直列接続されている。トランジスタＮ９のゲートは電源電圧Ｖ_ＣＣの供給線（以下、電源線）に接続されている。
ナンドゲートＮＡＮＤ２の一方の入力には、プログラムデータが入力され、他方の入力にはプログラムデータの入力を制御してビット線の設定電圧を切り替えるための信号ＸＥＲＳが入力される。
一方、トランジスタＰ４とＮ８の両ゲートが接続され、その接続中点が、トランジスタＰ３とＮ７の接続中点と、トランジスタＰ５のゲートとにそれぞれ接続されている。トランジスタＰ４とＮ８の接続中点は、トランスファゲートＴＧ３の入力に接続されている。トランスファゲートＴＧ３の出力は、センスアンプ６ｂの入力およびカラムゲートアレイ７に接続されている。
トランスファゲートＴＧ３のＰＭＯＳゲートに信号ＸＥＷＨが入力され、そのＮＭＯＳゲートに信号ＥＷＨが入力されている。書き込みおよび消去時に、信号ＥＷＨがハイレベルになり、逆に、信号ＸＥＷＨがローレベルになる。したがって、当該トランスファゲートは書き込みおよび消去時にオンし、他のモード（読み出しおよびスタンバイ）ではオフする。
【００７４】
センスアンプ６ｂは、３つのＰＭＯＳトランジスタＰ６〜Ｐ８、５つのＮＭＯＳトランジスタＮ１０〜Ｎ１４および増幅用アンプとしてのインバータＩＮ３からなる。
トランジスタＮ１０とＮ１１は、そのソース同士が接続されて接地され、また、そのドレイン同士が接続されている。電源線とトランジスタＮ１０，Ｎ１１の共通ドレインとの間に、トランジスタＰ６とＮ７が直列接続されている。トランジスタＰ６とＮ１０のゲートが接続されている。この共通のゲートにセンシングの制御信号ＸＲＤが入力される。トランジスタＮ１１，Ｐ７のゲートが共通に接続され、その接続中点が、トランジスタＮ１４を介してビット線駆動回路６ａの出力およびカラムゲートアレイに接続されている。トランジスタＮ１４のゲートには、そのオンとオフを制御する信号ＸＥＷが入力される。この制御信号ＸＥＷは、スタンバイと読み出し時にハイレベルとなり、書き込みと消去時にローレベルとなって、センスアンプ６ｂのビット線側との接続と非接続を制御する。
【００７５】
図１８Ｂは、ソース線駆動回路の基本構成例を示す回路図である。
ソース線駆動回路８は、１つのディスチャージ用のＮＭＯＳトランジスタＮ１６からなる。トランジスタＮ１６のドレインが共通化されたソース線ＳＬ（電位：ＶＳＬ）に接続され、トランジスタＮ１６のソースが接地されている。トランジスタＮ１６が形成されたＰウェルは接地されている。トランジスタＮ１６のゲートに、制御信号ＸＥＲＳが入力される。
【００７６】
図１８Ａは、ウェル充放電回路の構成例を示す回路図である。
ウェル充放電回路９は、３つのＰＭＯＳトランジスタＰ１２〜Ｐ１４、４つのＮＭＯＳトランジスタＮ１８〜Ｎ２１、２つのインバータＩＮ５，ＩＮ６および高圧回路９ａからなる。高圧回路９ａは書き込み時にのみ第２極性の電圧、例えば−３Ｖを出力し、他の動作モード（スタンバイ時、消去時および読み出し時）で高圧回路９ａは動作を停止し、その出力がハイインピーダンス状態（Ｈｉ−Ｚ）となる。
トランジスタＰ１２とＮ１８、トランジスタＰ１３とＮ１９、トランジスタＰ１４とＮ２０がそれぞれ直列接続され、これらが高圧回路９ａの出力端子、すなわちウェル電圧Ｖｗｅｌｌの供給端子と電源線の間に接続されている。ウェル電圧Ｖｗｅｌｌの供給端子と接地線との間に、トランジスタＮ２１が接続されている。トランジスタＮ１８，Ｎ１９，Ｎ２０およびＮ２１が形成されたＰウェルには、ウェル電圧Ｖｗｅｌｌが供給されるように構成されている。
トランジスタＰ１２のゲートに、２つのインバータＩＮ５，ＩＮ６を介して、プログラム許可信号ＰＧＭが入力される。インバータＩＮ５とＩＮ６の接続中点が、トランジスタＰ１３のゲートに接続されている。トランジスタＰ１３とＮ１９の接続中点がトランジスタＮ１８のゲートに接続され、トランジスタＮ１９のゲートがトランジスタＰ１２とＮ１８の接続中点に接続されている。トランジスタＰ１４とＮ２０の両ゲートが接続され、その接続中点が、トランジスタＰ１３とＮ１９の接続中点に接続されている。トランジスタＰ１４とＮ２０の接続中点が、トランジスタＮ２１のゲートに接続されている。
【００７７】
つぎに、メモリ周辺回路の動作を説明する。
図１６Ｃ，図１７Ｂおよび図１８Ｃは、回路動作に関係した各種信号および電圧等の設定値を示す図表である。以下の説明では、電源電圧ＶＣＣを２．５Ｖとする。
【００７８】
スタンバイ時の回路状態を説明する。
デコーダユニット（図１６Ａ）において、スタンバイ時には、チップ許可信号ＣＥの反転信号ＸＣＥが電源電圧ＶＣＣのハイレベル“Ｈ”（以下、特に電圧値を示さないときはハイレベル“Ｈ”は電源電圧ＶＣＣ）であることから、ノアゲートＮＯＲ１の出力が接地電位ＧＮＤ（ローレベル“Ｌ”）となる。制御信号ＥＲＳが“Ｌ”であることから、トランスファゲートＴＧ２がオンし、トランスファゲートＴＧ１がオフする。そのため、プリデコード信号と無関係にトランジスタＮ６のゲート電位が“Ｌ”、トランジスタＮ４のゲート電位が“Ｈ”となる。とくに図表には示されていないが、このとき制御信号ＸＥＲＳＭが“Ｈ”となり、トランジスタＮ３，Ｎ５がオン可能な状態となる。その結果、ノードＢが強制的に“Ｌ”となり、スタンバイ時のワード線電位は全て“Ｌ”、すなわち非選択となる。トランジスタＰ１，Ｐ２，Ｎ１，Ｎ２からなるラッチ回路の他のノードＡは強制的に“Ｈ”となるが、トランジスタＮ６がオフしているので、この電圧は放電されない。
【００７９】
図１７Ａに示すビット線駆動回路６ａにおいて、トランスファゲートＴＧ３の制御信号ＥＷＨが“Ｌ”、反転信号ＸＥＷＨが“Ｈ”なので、当該トランスファゲートＴＧ３がオフし、ビット線駆動回路６ａはメモリセルアレイ側から切り離されている。
センスアンプ６ｂ側の制御信号ＸＥＷが“Ｈ”でありトランジスタＮ１４がオン可能な状態にあるが、もう１つの制御信号ＸＲＤが“Ｈ”であるためトランジスタＮ１０がオンし、そのためトランジスタＮ１２，Ｎ１３がオフしている。このとき、たとえカラムゲートアレイ７が開いても、センスアンプ６ｂは駆動できないで、ノードＣの電位ＶＢＬはフローティング状態をとる。スタントバイ時には、通常、カラムゲートアレイ７はオフしている。
【００８０】
図１８Ａに示すウェル充放電回路９において、プログラム許可信号ＰＧＭが“Ｌ”をとるため、トランジスタＰ１２のゲート電位が“Ｌ”、トランジスタＰ１３のゲート電位が“Ｈ”となる。このため、トランジスタＰ１２とＮ１９がオンし、トランジスタＰ１３とＮ１８がオフする。このとき、トランジスタＰ１４とＮ２０からなるインバータの出力がハイレベルとなるように、インバータの閾値が設定されているため、トランジスタＮ２１がオンし、ＰウェルＷが放電され、ウェル電位Ｖｗｅｌｌが接地電位ＧＮＤとなっている。
図１８Ｂに示すソース線駆動回路８において、制御信号ＸＥＲＳが“Ｈ”をとるため、トランジスタＮ１６がオンする。その結果、共通ソース線電位ＶＳＬは“Ｌ”で維持される。
【００８１】
データ消去時の回路動作を説明する。
図１９は、消去時の各種信号および供給電圧等の変化を示すタイミングチャートである。メモリセルアレイ内の消去動作対象の範囲は１行のメモリセル、メモリブロック、メモリセルアレイ全体等、任意である。
【００８２】
図１６Ａに示すデコーダユニット４ａにおいて、消去時に、ロウアドレスのプリデコード信号に応じてナンドゲートＮＡＮＤ１の出力が、消去動作対象の範囲内のデコーダユニットで“Ｌ”となる。これにより、当該デコーダユニットに対応した単一または複数のメモリセルの行が選択される。非選択行がある場合、当該非選択行のデコーダユニット内でナンドゲートＮＡＮＤ１の出力が“Ｈ”となる。
データの消去時に、図１９Ｂに示すように、制御信号ＥＲＳが“Ｈ”に変化し、トランスファゲートＴＧ２がオフし、トランスファゲートＴＧ１がオンする。そのため、消去対象の選択された行において、ナンドゲートＮＡＮＤ１から出力された“Ｌ”レベルの信号がトランジスタＮ６のゲートに印加され、反転信号がトランジスタＮ４のゲートに印加される。このときは未だ、制御信号ＸＥＲＳＭが“Ｈ（Ｖ_ＣＣ）”を維持しており、トランジスタＮ３，Ｎ５がオン可能な状態となる。その結果、ノードＢが強制的に“Ｌ”となり、その結果、選択されたワード線ＷＬｓｅｌ．に接地電位ＧＮＤが設定される。
非選択行のデコーダユニットにおいては、ナンドゲートＮＡＮＤ１の出力が“Ｈ”なので、選択された行とは逆に、ノードＡが強制的に“Ｌ”となり、ラッチ回路の他のノードＢが電圧ＶＨ（Ｖ_ＣＣ）に充電される。その結果、非選択のワード線ＷＬｕｎｓｅｌ．に電源電圧ＶＣＣが設定されている。
【００８３】
所定時間経過後、図１９Ｄに示すように、制御信号ＸＥＲＳＭの電位が電源電圧ＶＣＣから接地電位ＧＮＤに下げられ、トランジスタＮ３，Ｎ５がオフする。
図１９Ｄおよび図１９Ｆに示すように、制御信号ＸＥＲＳＭ，ローレベルのワード線駆動電圧ＶＬ、およびＰウェル駆動信号ＷＩＷＰの電位が徐々に−５Ｖに向かって引き下げられる。選択されたワード線ＷＬｓｅｌ．に、オン状態のトランジスタＮ１を介して電圧ＶＬがそのまま伝達される。ローレベルのワード線駆動電圧ＶＬに連動して選択されたワード線ＷＬｓｅｌ．の電位が徐々に下がっていく。
この電位の引き下げは図示を省略した負の昇圧回路で行うが、負の昇圧回路の出力を、図示しない電圧検出回路でモニタする。このモニタ値が（Ｖ_ＣＣ−５Ｖ）より下がると、図示しないロジック回路の制御によりハイレベルのワード線駆動電圧ＶＨの電位を電源電圧ＶＣＣから強制的に接地電位ＧＮＤまで引き下げる。これにより、図１９Ｈに示すように、非選択のワード線ＷＬｕｎｓｅｌ．の電位が接地電位ＧＮＤまで下がる。その後、ローレベルのワード線駆動電圧ＶＬに連動して選択されたワード線ＷＬｓｅｌ．の電位を−５Ｖまで下げる。これにより消去のためのワード線電圧（−５Ｖ）が設定される。
なお、制御信号ＸＥＲＳＭも連動して下げるのは、Ｐウェル電位ＷＩＷＰが下がっても常にトランジスタＮ３，Ｎ５をオフさせて、ラッチ回路のノードがアドレス信号により放電されることを防止するためである。途中で非選択のワード線ＷＬｕｎｓｅｌ．の電位を下げるのは、非選択のメモリトランジスタがオンしてビット線から無駄な電流が流れ出すことを防止するためである。Ｎウェル電位ＷＩＷＮは、消去動作中は電源電圧ＶＣＣで保持される。
【００８４】
データの消去時に、図１５に示すカラム選択信号Ｙ０〜Ｙ３に応じて、カラム選択トランジスタＹＧ０〜ＹＧ３の何れかまたは全部がオンし、消去対象列のビット線が選択される。
図１７Ａに示すビット線駆動回路６ａにおいて、トランスファゲートＴＧ３の制御信号ＥＷＨが“Ｈ（５Ｖ）”、反転信号ＸＥＷＨが“Ｌ”である。当該トランスファゲートＴＧ３がオンし、ビット線駆動回路ＢＬＤは選択されたビット線ＢＬｓｅｌ．と接続される。
制御信号ＸＥＲＳが“Ｌ”レベルとなっている。このとき、特に図示しないが、プログラムデータの入力端子は“Ｈ”レベルの電圧で保持される。このため、ナンドゲートＮＡＮＤ１の出力（ノードＤ１）が“Ｈ（ＶＣＣ）”となり、トランジスタの出力側のノードＤ２は、そのＶ_th落ちの電圧（Ｖ_ＣＣ−Ｖ_th）となっている。トランジスタのゲートが電源電圧Ｖ_ＣＣで保持されているために、ノードＤ１には高電圧ＶＥＷが印加されない。
トランジスタＰ３とＮ７からなるインバータの閾値は（Ｖ_ＣＣ−Ｖ_th）を“Ｈ”と認識するように設計されているため、当該インバータの出力（ノードＤ３）の電位は降下し、それによってトランジスタＰ１がオンする方向にシフトしてノードＤ２の電位はさらに上昇する（＞Ｖ_ＣＣ−Ｖ_th）。これにより、ノードＤ３の電位はさらに下がり、トランジスタＰ１はさらにオンする方向にシフトし、ノードＤ２の電位はさらに上昇する。このフィードバックにより、最終的にノードＤ２の電位はハイレベルのビット線駆動電圧ＶＥＷとなり、トランジスタＮ１はカットオフする。ノードＤ３は接地電位ＧＮＤ、ノードＤ４はハイレベルのビット線駆動電圧ＶＥＷと同じ５Ｖとなる。
実際には、制御信号ＸＥＲＳが“Ｌ”になって消去モードになっても、図示しない昇圧回路の出力が変化するまでには時間がかかるため、ロウデコーダはＶ_ＣＣレベルで確定した後、昇圧回路の出力変化に伴って、その出力、すなわちハイレベルのビット線駆動電圧ＶＥＷは電源電圧Ｖ_ＣＣから５Ｖにシフトする。
【００８５】
データの消去時に、図１７Ａに示すセンスアンプ６ｂ側の制御信号ＸＥＷが“Ｌ”でありトランジスタＮ１４がオン可能な状態にあるが、もう１つの制御信号ＸＲＤが“Ｈ”であるためトランジスタＮ１０がオンし、そのためトランジスタＮ１２，Ｎ１３がオフしている。このとき、たとえカラムゲートアレイ７が開いても、センスアンプ６ｂは駆動できないで、ノードＣの電位ＶＢＬはフローティング状態をとる。
【００８６】
図１８Ａに示すウェル充放電回路９において、プログラム許可信号ＰＧＭが“Ｌ”をとるため、スタンバイ時と同様にＰウェルＷが接地線に接続された状態を維持し、ウェル電位Ｖｗｅｌｌが接地電位ＧＮＤとなっている。
図１８Ｂに示すソース線駆動回路８において、制御信号ＸＥＲＳが“Ｌ”レベルであるため、トランジスタＮ１６がオフしている。その結果、共通のソース線電位ＶＳＬは高いインピーダンスの“Ｈｉ−Ｚ（ｏｐｅｎ）”となる。
【００８７】
以上の電圧設定を行うと、前述したように、バンド間トンネリング起因のホットホール注入が選択範囲のセルに対し実行される。
【００８８】
データ書き込み時の回路動作を説明する。
図１６Ａに示すデコーダユニット４ａにおいて、書き込み時に、ロウアドレスのプリデコード信号に応じてナンドゲートＮＡＮＤ１の出力が、全てのデコーダユニットの１つでのみ“Ｌ”となり、当該デコーダユニットに対応したメモリセルの行が選択される。他のデコーダユニットに対応したメモリセルの行は非選択となる。
データの書き込み時に、チップ許可信号ＣＥの反転信号ＸＣＥおよび制御信号ＥＲＳが接地電位ＧＮＤ（ローレベル“Ｌ”）に変化することから、選択された行においてノアゲートＮＯＲ１の出力が“Ｈ”になる。制御信号ＥＲＳが“Ｌ”であることから、トランスファゲートＴＧ２がオンし、トランスファゲートＴＧ１がオフする。そのため、トランジスタＴＧ６のゲート電位が“Ｈ”、トランジスタＮ４のゲート電位が“Ｌ”となる。このとき制御信号ＸＥＲＳＭが“Ｈ”となり、トランジスタＮ３，Ｎ５がオン可能な状態となる。その結果、ノードＡが強制的に“Ｌ”となり、ラッチ回路の他のノードＢは強制的に“Ｈ”となる。このときノードＢはラッチ回路のハイレベルの駆動電圧ＶＨ（５〜６Ｖ）まで充電されることから、その結果、５〜６Ｖの書き込みワード線電圧が選択されたワード線ＷＬｓｅｌ．に設定される。
非選択の行に対応したデコーダユニットにおいて、ナンドゲートＮＡＮＤ１の出力が“Ｈ”となり、ノアゲートＮＯＲ１の出力が“Ｌ”となる。トランスファゲートＴＧ１がオフ、トランスファゲートＴＧ２がオンする。このため、前述したスタンバイ時と同様に、ラッチ回路のノードＢの電位が放電されて、全ての非選択のワード線ＷＬｕｎｓｅｌ．が接地電位ＧＮＤをとる。
【００８９】
データの書き込み時に、図１５に示すカラム選択信号Ｙ０〜Ｙ３に応じて、カラム選択トランジスタＹＧ０〜ＹＧ３ｂの何れかがオンしビット線が選択される。
図１７Ａに示すビット線駆動回路６ａにおいて、トランスファゲートＴＧ３の制御信号ＥＷＨが“Ｈ（４Ｖ）”、反転信号ＸＥＷＨが“Ｌ”なので、当該トランスファゲートＴＧ３がオンし、ビット線駆動回路６ａは選択されたビット線ＢＬｓｅｌ．と接続される。
ナンドゲートＮＡＮＤ２の一方の入力に印加される制御信号ＸＥＲＳが“Ｈ（Ｖ_ＣＣ）”レベルをとる。このとき、その他方の入力に印加されるプログラムデータが“１”の場合、ノードＤ１，Ｄ２は“Ｌ（ＧＮＤ）”レベル、ノードＤ３はハイレベルのビット線駆動電圧ＶＥＷとなり、ノードＤ４からは“Ｌ”レベルの電圧が出力される。プログラムデータが“０”の場合、上述した消去時のフィードバックを伴うレベルシフト動作により、ノードＤ４からはハイレベルのビット線駆動電圧ＶＥＷと同じレベル（４Ｖ）の電圧が出力される。
図１７Ａに示すセンスアンプ６ｂ側の制御信号ＸＥＷが“Ｌ”、もう１つの制御信号ＸＲＤが“Ｈ”であるため、上述した消去時と同様、センスアンプ６ｂは駆動せず、ノードＣの電位ＶＢＬはフローティング状態をとる。
【００９０】
以上の結果、選択されたビット線ＢＬｓｅｌ．に、プログラムデータに応じて書き込みドレイン電圧４Ｖまたは０Ｖが印加される。
データの書き込み時に、図１８Ａに示すウェル充放電回路９において、プログラム許可信号ＰＧＭが“Ｈ”をとる。このため、スタンバイ時や消去時とは反対に、トランジスタＰ１３とＮ１８がオンし、トランジスタＰ１４とＮ２０からなるインバータの入力が“Ｈ”となり、放電用のトランジスタはオフする。その結果、動作状態に入った高圧回路９ａの出力電圧−３Ｖが、そのままウェル電位ＶｗｅｌｌとしてＰウェルＷに供給される。
実際には、書き込み動作に入るとプログラム許可信号ＰＧＭは“Ｈ”となるが、高圧回路９ａの出力から供給される電圧は直ちに−３Ｖにならない。高圧回路９ａの出力電圧は徐々に降下していき、一定時間を経て、出力電圧、すなわちウェル電位Ｖｗｅｌｌが最終的な到達電圧である−３Ｖに達する。
図１８Ｂに示すソース線駆動回路８において、スタンバイ時と同様、トランジスタＮ１６がオンし、書き込み時の共通ソース線電位ＶＳＬは、接地電位ＧＮＤに固定される。
【００９１】
このような電圧設定により、プログラムデータが“１”で書き込みドレイン電圧が４Ｖの場合にのみ、選択されたセルに対し、前述したように電離衝突により発生したホットエレクトロン注入が行われる。
【００９２】
データ読み出し時の回路動作を説明する。
図１６Ａに示すデコーダユニット４ａにおいて、データ読み出し時に、ロウアドレスのプリデコード信号に応じてナンドゲートＮＡＮＤ１の出力が、デコーダユニットの１つでのみ“Ｌ”となり、当該デコーダユニットに対応したメモリセルの行が選択される。他のデコーダユニットに対応したメモリセルの行は非選択となる。
チップ許可信号ＣＥの反転信号ＸＣＥおよび制御信号ＥＲＳが接地電位ＧＮＤ（ローレベル“Ｌ”）であることから、選択された行においてノアゲートＮＯＲ１の出力が“Ｈ”になる。制御信号ＥＲＳが“Ｌ”であることから、トランスファゲートＴＧ２がオンし、トランスファゲートＴＧ１がオフする。そのため、トランジスタＴＧ６のゲート電位が“Ｈ”、トランジスタＮ４のゲート電位が“Ｌ”となる。このとき制御信号ＸＥＲＳＭが“Ｈ”となり、トランジスタＮ３，Ｎ５がオン可能な状態となる。その結果、ノードＡが強制的に“Ｌ”となり、ラッチ回路の他のノードＢは強制的に“Ｈ”となる。ノードＢはラッチ回路のハイレベルの駆動電圧ＶＨ（電源電圧ＶＣＣ）まで充電され、その結果、電圧ＶＣＣの読み出しワード線電圧が選択されたワード線ＷＬｓｅｌ．に設定される。
非選択の行に対応したデコーダユニットにおいて、ナンドゲートＮＡＮＤ１の出力が“Ｈ”となり、ノアゲートＮＯＲ１の出力が“Ｌ”となり、かつ、トランスファゲートＴＧ１がオフ、トランスファゲートＴＧ２がオンする。このため、前述したスタンバイ時および書き込み時と同様に、ラッチ回路のノードＢの電位が放電され、全ての非選択のワード線ＷＬｕｎｓｅｌ．が接地電位ＧＮＤとなる。
【００９３】
図１５に図解した構成では、カラム選択信号Ｙ０〜Ｙ３に応じて、カラム選択トランジスタＹＧ０〜ＹＧ３の何れかがオンし、４本に１本のビット線が選択される。前述したように、ページ読み出しを行う場合は、ビット線ごとにセンスアンプを設けるなどの回路変更が必要となる。
図１７Ａに示すビット線駆動回路６ａにおいて、トランスファゲートＴＧ３の制御信号ＥＷＨが“Ｌ”、反転信号ＸＥＷＨが“Ｈ”なので、スタンバイ時と同様に、当該トランスファゲートＴＧ３がオフし、ビット線駆動回路ＢＬＤはメモリセルアレイ側から切り離されている。
【００９４】
図１８Ａに示すウェル充放電回路９において、プログラム許可信号ＰＧＭが“Ｌ”をとるため、前述したスタンバイや消去時と同様、ウェル電位Ｖｗｅｌｌが接地電位ＧＮＤとなる。
図１８Ｂに示すソース線駆動回路８において、トランジスタＮ１６がオンするため、読み出し時の共通ソース線電位ＶＳＬは、接地電位ＧＮＤに固定される。
【００９５】
図１７Ａにおけるセンスアンプ６ｂ側の制御信号ＸＥＷが“Ｈ”でありトランジスタＮ１４がオン可能な状態にある。もう１つの制御信号ＸＲＤが“Ｌ”に変化しているためトランジスタＰ６がオンし、トランジスタＮ１０がオフしている。
【００９６】
図２０Ａは、このときのセンスアンプの等価回路図である。
図２０Ｂは、ビット線信号変化の増幅用のインバータの入出力特性図である。
図２０Ａにおいて、トランジスタＰ７とＮ１１からなるインバータＩＮ４は、データ読み出し時のビット線電位をモニタし、ビット線電位が必要以上に上昇すると、トランジスタＮ１１がオンする方向にシフトしてビット線を放電する。また、インバータＩＮ４は、充電用のトランジスタＮ１３（図２１Ａ）をオフする方向にシフトさせて充電を抑制または停止させる。
増幅用インバータＩＮ３の入力ノードを“ＮＤＳＡ”、その電位を“ＶＳＡ”とする。電位ＶＳＡは、トランジスタＰ８の飽和領域のソース・ドレイン間の抵抗値Ｒｐ、メモリセルの電流Ｉｃｅｌｌを用いて、次式（１）で表すことができる。
【００９７】
【数１】
ＶＳＡ＝Ｖ_ＣＣ−Ｉｃｅｌｌ×Ｒｐ …（１）
【００９８】
メモリセルに電子が注入されていない、あるいは不十分のためセル電流Ｉｃｅｌｌが流れる場合、インバータＩＮ４の出力が上昇しトランジスタＮ１２をオン方向にシフトさせ、ノードＮＤ_ＳＡの電位ＶＳＡが降下する。その結果、図２０Ｂに示すように、増幅用インバータＩＮ３の出力が電源電圧ＶＣＣまで上昇する。
メモリセルに電子が十分に注入されている場合、メモリセルの閾値が高くセル電流Ｉｃｅｌｌが流れないため、ノードＮＤ_ＳＡの電位ＶＳＡがハイレベルで変化しない。このため、増幅用インバータの出力は電源電圧Ｖ_ＣＣのレベルをとる。
選択されたセルの書き込み状態に応じた電源電圧Ｖ_ＣＣの振幅の信号が、増幅用のインバータＩＮ３から外部のＩ／Ｏバスに出力される。
【００９９】
メモリ周辺回路において、図１６Ｂに示すように、ドレイン側にオフセットが設けられ、通常の電源電圧Ｖ_ＣＣ系トランジスタあるいはロジック回路トランジスタより少し耐圧が高いトランジスタ（以下、便宜上、中耐圧トランジスタという）が必要となる。電源電圧Ｖ_ＣＣの電圧２．５〜３．３Ｖより高い４〜６Ｖ程度の電圧を昇圧回路により発生させて用いているためである。
本実施の形態の不揮発性メモリでは、データ書き込み時に電荷注入効率が従来のソースサイドＣＨＥ注入より高い２次電離衝突によるホットエレクトロン注入を利用している。また、消去時の必要なゲートとドレイン間の電圧１０Ｖと電位差が等しい第１極性の電圧と第２極性の電圧を、ワード線駆動回路とビット線駆動回路で生成している。そのため、メモリ周辺回路のトランジスタの耐圧を４〜６Ｖ程度に抑制することが可能となった。
従来の不揮発性メモリでは、いわゆるＶ_ＰＰ系と称される１０数Ｖから、場合によっては２０Ｖを超える高耐圧のトランジスタを必要としていた。このようなトランジスタの形成はＶ_ＣＣ系トランジスタあるいはロジック回路トランジスタとのプロセスの共通性が低いうえ、これを生成する昇圧回路の規模が大きくなり、電力消費も大きいものであった。これらの点で、本実施の形態の不揮発性メモリは優れている。
【０１００】
ところで、４〜６Ｖ程度の耐圧は一般的なＶ_ＣＣ系の回路でも必要とされている。つまり、Ｖ_ＣＣ系の回路の入出力（Ｉ／Ｏ）段に使用され、外部からの信号の影響を受けるＩ／Ｏトランジスタは、通常の使用電圧は電源電圧Ｖ_ＣＣであっても、若干のオフセットを設けるなどのパターン上の工夫により他のトランジスタより高い耐圧となるように設計されているのが普通である。あるいは、ゲート絶縁膜厚等のプロセスパラメータを他の高速ロジックトランジスタと変えてある場合もある。そして、Ｉ／Ｏトランジスタのバーンイン電圧は６Ｖ程度であり、数ｓｅｃ間の印加で破壊されないことを、その信頼性スペックにうたっていることが多い。また、Ｉ／Ｏトランジスタの耐圧はバーンイン電圧より高い。
【０１０１】
本実施の形態では、Ｉ／Ｏトランジスタを、オフセットの有無、オフセット量などのパターン上の違いはともかく、少なくともプロセスは、メモリ周辺回路のオフセット付き中耐圧トランジスタと同じとしている。Ｉ／Ｏトランジスタは、他のロジックトランジスタとプロセスが同じ場合と、若干異なる場合がある。しかし、いずれにしても、メモリ周辺回路を形成するプロセスとロジック部を形成するプロセスは少なくとも一部、より望ましくは全てで共通化されている。
このことは、上述した書き込み方法の採用に付随して可能となっている。つまり、上記書き込み方法によって１０μｓｅｃの高速書き込みが可能となり、フラッシュメモリの実用上必要な書き換え回数１０^５回を考慮すると、その積算の印加時間は１ｓｅｃ（実際には、プログラムデータの論理により確率的にその半分程度）であり、これはＩ／Ｏトランジスタのバーンインの条件より緩やかな使用環境である。
一方、消去においてマージンを十分とりたいときは、パターン上のオフセット量を大きくして対応でき、その場合、プロセスそのものは、Ｉ／Ｏトランジスタや通常のロジック回路トランジスタと共通にできる。さらにマージンをとりたい場合、本実施の形態では少なくともゲート絶縁膜仕様は共通とし、ドレイン側の不純物分布のプロファイルに差をつけるなどにより対処する。
【０１０２】
以下、不揮発性メモリ装置の製造例を、図面を用いて説明する。
図２１は、メモリセルアレイの形成領域とメモリ周辺回路または論理回路ブロックの形成領域と示す不揮発性メモリ装置の断面図である。
図解した構造において、メモリセルアレイと、メモリ周辺回路または論理回路ブロックの形成領域は、ともにウェル・イン・ウェル（ＷＩＷ）構造の分離がなされている。メモリトランジスタが形成されるＰウェルＷの周囲に、基板深部に深いＮ^＋不純物領域１０ａと基板表面に達するＮ型の不純物領域１１とからなるＮウェルＮＷａが形成されている。同様に、メモリ周辺回路または論理回路ブロックの形成領域においても、Ｐウェル１２の周囲に、基板深部に深いＮ^＋不純物領域１０ｂと基板表面に達するＮ型の不純物領域１３とからなるＮウェルＮＷｂが形成されている。
【０１０３】
Ｐウェル１２上には、たとえば、数ｎｍ〜１０数ｎｍ程度の熱酸化シリコンからなるゲート絶縁膜１７を介して、ドープド多結晶珪素からなるゲート電極１８が形成されている。Ｎウェル１３上には、同様なゲート絶縁膜１７を介して、例えば逆の導電型を有した不純物を添加したドープド多結晶珪素からなるゲート電極１９が形成されている。
ゲート電極１８両側のＰウェル１２表面に、Ｎ型のソース・ドレイン不純物領域２０が形成されている。ゲート電極１９両側のＮウェル１３表面に、Ｐ型のソース・ドレイン不純物領域２１が形成されている。
両ゲート電極１８，１９とゲート絶縁膜１７との積層パターンの両側面に、酸化シリコン系の絶縁膜からなるサイドウォール絶縁層２２が形成されている。
【０１０４】
トランジスタのゲート電極１８，１９の上に、特に図解していないが、必要に応じて設けたオフセット絶縁層と、全面に形成された層間絶縁膜によりゲート電極１８，１９の周囲が絶縁層で覆われている。また、ソース・ドレイン不純物領域２０，２１に接続するコンタクトが形成されている。配線層がコンタクト上に接し、メモリトランジスタのビット線等と同じアルミ配線層から形成されている。
【０１０５】
図２２〜図２６は、不揮発性メモリ装置の製造途中における断面図である。
図２７は、不揮発性メモリ装置の製造に用いるフォトマスクの一覧表である。
【０１０６】
Ｐ型シリコンウエハ等の半導体基板ＳＵＢを用意し、たとえばトレンチアイソレーション法により、必要に応じて素子分離絶縁層ＩＳＯを半導体基板ＳＵＢに形成する。素子分離絶縁層ＩＳＯの形成では、エッチングマスク層を基板上に形成して、異方性エッチングにより基板を所定深さ掘り、絶縁物でトレンチ内を埋め込む。トレンチ間の基板表面の絶縁物を、たとえばレジストをマスクにしたエッチングにより一部除去した後、ＣＭＰ(Chemical Mechanical Polishing)を行う。絶縁物の一部除去は、ＣＭＰの際に研磨量が絶縁膜の凸部の面積に依存し、あるいは大面積の凸部でディッシング(dishing)などの研磨の不均一を起しやすいことから、面積の大小による不具合を是正するため、ＣＭＰ前に凸部の縁部のみ残してトレンチ間で突出する絶縁膜の大部分を予め除去するために行う。
図２７に示す一覧表において、第１マスク“ＴＥＲ”はトレンチエッチングマスク層の形成用、第２マスク“ＡＩＭ”は埋め込み絶縁膜の一部除去用のフォトマスクである。
【０１０７】
図２２に示すように、半導体基板ＳＵＢ上に、第３マスク“ＤＮＷ”を用いてレジストパターンを形成する。このレジストパターンをマスクとしてイオン注入を行い、その開口部下方の基板深部に深いＮ^＋不純物領域１０ａ，１０ｂを形成する。
レジストパターンを除去後、異なるパターンおよび条件のレジスト形成とイオン注入を行って、Ｐウェルの形成を行う。このレジストのパターンニングでは第４マスク“ＰＷＬ”を用いる。これにより、メモリトランジスタ用のＰウェルＷと、周辺回路および論理回路用のＰウェル１２がウエハの異なる領域に同時形成される。
【０１０８】
レジストを除去後、図２３に示すように、同じような手順にて異なるパターンおよび条件のレジスト形成とイオン注入を行い、Ｎウェルの形成を行う。このレジストのパターンニングでは第５マスク“ＮＷＬ”を用いる。これにより、メモリトランジスタ用のＮウェルＮＷａがＰウェルＷの周囲に形成され、周辺回路および論理回路用のＮウェルＮＷｂがウエハの異なる領域に同時形成される。
【０１０９】
レジストの除去後、異なるパターンおよび条件のレジスト形成とイオン注入を２回繰り返す。これによって、メモリトランジスタとセレクトトランジスタの閾値電圧の調整をそれぞれ行う。メモリトランジスタの閾値電圧調整用としては第６マスク“ＭＶＡ”、セレクトトランジスタの閾値電圧調整用としては第７マスク“ＳＥＬ−ＶＡ”を用いる。
【０１１０】
図２４の工程において、熱酸化法により酸化シリコンからなる第１の誘電体膜ＢＴＭを形成し、その上にＬＰ−ＣＶＤ法などで窒化膜（主電荷蓄積膜ＣＨＳ）を堆積する。主電荷蓄積膜ＣＨＳ表面を熱酸化するなどの方法により、主電荷蓄積膜ＣＨＳの上に第２の誘電体膜ＴＯＰを形成する。
形成した第２の誘電体膜ＴＯＰの上に、第８マスク“ＧＴＥＴ（ＯＮＯ−ＥＴ）”を用いて、メモリトランジスタ領域を覆うパターンを有するレジストを形成する。レジストをマスクにして、周辺回路および論理回路側のＯＮＯ膜をエッチングにより除去する。
【０１１１】
レジストを除去後、図２５に示すように、露出した基板およびウェルＷの表面を数ｎｍ〜１０数ｎｍ程度熱酸化し、周辺回路および論理回路に共通のゲート絶縁膜１７ａを形成する。
メモリトランジスタの素子分離絶縁層ＳＩＯに挟まれたＰウェルの能動領域に、第９マスク“ＢＮ”を用いてパターンニングしたレジストを形成し、イオン注入を行う。これにより、例えば、ビット線方向に長い平行ストライプ状のＮ＋不純物領域からなる副ビット線ＳＢＬおよび副ソース線ＳＳＬが形成される。
第１０マスク“ＢＮ２（Ｎ＋II）”を用いてパターニングしたレジストの形成とイオン注入により、副ビット線ＳＢＬおよび副ソース線ＳＳＬの一部、たとえばビットコンタクトが形成される側半分の長さに更に不純物の追加注入を行う。これにより、セレクトトランジスタ間に並列に接続されたメモリトランジスタ数が１２８と多い場合でも、不純物領域の配線抵抗によるトランジスタ特性の変動が抑制される。
【０１１２】
レジスト除去後、図２６に対応する工程では、全面にドープド多結晶珪素からなるゲート導電膜を成膜する。ゲート導電膜の上に第１１マスク“１ＰＳ”を用いてパターンニングしたレジストを形成し、異方性エッチングを行って、ワード線ＷＬおよびゲート電極１８，１９を形成する。
レジストの除去後、メモリトランジスタ領域のみ開口するレジストを第１２マスク“Ｃｈ-stp”を用いて形成する。レジストをマスクにＰ型不純物を浅くイオン注入する。このとき、ワード線ＷＬおよび素子分離絶縁層ＩＳＯが自己整合マスクとなり、ワード線ＷＬ間のＰウェル表面にチャネルストップ用のＰ型不純物領域が形成される。
【０１１３】
レジストを除去後、周辺回路および論理回路のＮＭＯＳ側のゲート電極周囲を開口するレジストを第１３マスク“ＨＶ−ＮＬＤ”を用いて形成し、イオン注入を行う。これにより、図２１に示すように、メモリ周辺回路および論理回路のＮＭＯＳトランジスタ用のＮ^＋型ソース・ドレイン不純物領域２０が形成される。
同様にして、ＰＭＯＳ側のＰ^＋型ソース・ドレイン不純物領域２１を、第１４マスク“ＨＶ−ＰＬＤ”を用いて形成する。
【０１１４】
更に高濃度のソース・ドレイン不純物領域を、第１５マスク“ＮＳＤ”と第１６マスク“ＰＳＤ”を用いて、周辺回路および論理回路のＮＭＯＳ側とＰＭＯＳ側にそれぞれ形成する。このうち高濃度のＮ型不純物の導入の際は、メモリトランジスタのコンタクトが形成される部分に対し、コンタクト抵抗低減のために不純物が追加注入される。
【０１１５】
その後、第１７マスク“１ＡＣ”を用いたビットコンタクトおよびソースコンタクトの同時形成、第１８マスク“１Ａｌ”を用いた主ビット線ＭＢＬと主ソース線ＭＳＬおよび他の配線の形成、オーバーコート膜の成膜、第１９マスク“ＰＡＤ”を用いた電極パッドの開口を行って、当該不揮発性メモリ装置を完成させる。
【０１１６】
図２８は、比較例として従来の製造方法で作ったロジック回路混載型不揮発性メモリ装置の構造を示す断面図である。
不揮発性メモリ装置１００において、メモリトランジスタＭＴはウェル・イン・ウェル構造で本実施の形態と基本的に同じであるが、ワード線ＷＬに書き込み電圧Ｖ_ＰＰまたは消去電圧Ｖ_ＰＰ’をフルレンジで印加するための高耐圧トランジスタＨＴが必要である。
図２８に示す高耐圧トランジスタＨＴは、ゲート絶縁膜１０１の膜厚が２０ｎｍ以上必要であり、ゲート長も１μｍを越えるものが用いられる。ソース・ドレイン不純物領域１０２を、接合耐圧を大きくする必要から緩慢な傾斜の濃度勾配で基板深くまで形成する必要がある。したがって、深い不純物領域を形成するための加熱条件が他の不純物領域形成時と大きく異なり、他のトランジスタのソース・ドレイン不純物領域との同時形成は極めて困難である。
【０１１７】
論理回路用の低耐圧・高速トランジスタは、ＮＭＯＳトランジスタＮＬＴおよびＰＭＯＳトランジスタＰＬＴともに、それぞれ最適化された濃度のウェル１０３または１０４に形成されている。ソース・ドレイン不純物領域１０５，１０６が極限まで高濃度，薄層化されている。ゲート絶縁膜厚が３〜８ｎｍ、ゲート長が０．２５μｍ程度にまでスケーリングされている。
【０１１８】
本実施の形態に係る不揮発性メモリ装置において、電荷注入効率が高い書き込み方法を採用し、消去時のワード線およびドレインへの電圧印加を、それぞれ逆極性を有し個別に生成した第１極性の電圧と第２極性の電圧を用いて行う。このため、Ｖ_ＰＰ系の高耐圧トランジスタを不要とし、その分、ゲート絶縁膜厚およびゲート長をスケーリングすることができる。
【０１１９】
本実施の形態の不揮発性メモリ装置は、従来に比べて製造工程が大幅に簡単化できる。
図２７に図解したマスク一覧図表の右端の欄に、従来の製造方法で必要であった専用マスクを付記している。
【０１２０】
第４番目と第５番目のマスクとしてＰウェル１０３形成用の“ＬＶ−ＰＷＬ”とＮウェル１０４形成用の“ＬＶ−ＮＷＬ”が必要であり、このときレジストパターンの形成とイオン注入も２回ずつ多く必要である。
【０１２１】
高耐圧トランジスタＨＴのゲート絶縁膜１０１の成膜後、これを論理回路ブロック側で除去するための第１１番目のマスク“２ＧＴＥＴ（ＨＶ−ＯＸ−ＥＴ）”が必要であり、このときレジストパターンの形成と異方性エッチングも１回ずつの追加となる。
【０１２２】
論理回路用トランジスタの性能を高めるには、ゲート電極をＮＭＯＳ側でＮ型、ＰＭＯＳ型でＰ型に打ち分ける必要がある。このため、第１５番目と第１６番目のマスクとして片側を交互に保護するための“ＮＧＴ”と“ＰＧＴ”が必要であり、このときレジストパターンの形成とイオン注入が２回ずつ追加となる。
【０１２３】
専用のソース・ドレイン不純物領域１０５，１０６を個別に形成する必要がある。このため、第２０番目と第２１番目のマスクとして“ＬＶ−ＮＬＤ”と“ＬＶ−ＰＬＤ”が必要であり、このときレジストパターンの形成とイオン注入が２回ずつ追加となる。
【０１２４】
以上より、本実施の形態に係る不揮発性メモリ装置の製造方法においては、メモリ周辺回路と論理回路のメモリトランジスタを同じサイズで同時形成することにより、製造工程の共通性が高いだけ製造工程が簡単で歩留り向上もしやすい利点がある。上記例では、マスク枚数で７枚、レジストパターンの形成工程が７工程、イオン注入工程が６工程、異方性エッチング工程が１工程不要となる。
実際にコスト計算した結果、従来の製造方法で製造したＭＮＯＳ型半導体メモリ装置に比べ、チップコストで２５％程度の低減ができることを確認した。
【０１２５】
図２７は、耐圧が１０Ｖ程度あり、そのマージンが十分に大きなＶ_ＰＰ／２系のトランジスタを採用した場合のプロセス一覧の図表である。前述したように、耐圧が６Ｖ低程度のロジック回路のＩ／Ｏトランジスタを採用することができる。この場合、図２７に示す図表において、不純物濃度の最適化に関する第１３マスクと第１４マスクも不要となり、レジストパターンの形成およびイオン注入の各工程が削減され、その結果、さらなるコスト低減が達成できる。
【０１２６】
以上の製造方法により形成したメモリセルアレイにおいて、書き込み状態、消去状態のメモリトランジスタの電流−電圧特性について検討した。
この結果、ドレイン電圧１.０Ｖでの非選択のセルからのオフリーク電流値は、読み出し時に非選択のワード線を−０．３Ｖ程度にバイアスした場合、約１ｎＡと小さかった。この場合の読み出し電流は１μＡ以上であるため、非選択のセルの誤読み出しが生じることはない。したがって、ゲート長１００ｎｍのＭＯＮＯＳ型メモリトランジスタにおいて読み出し時のパンチスルー耐圧のマージンは十分あることが分かった。
また、ゲート電圧２．５Ｖでのリードディスターブ特性も評価したが、３×１０^８ｓｅｃ以上時間経過後でも読み出しが可能であることが分かった。
メモリトランジスタのデータ書き換え特性、データ保持特性を調べた。
その結果、書き換え回数１００万回までは十分な閾値電圧差が維持されていることが分かった。また、データ保持特性は１×１０^５回のデータ書換え後で８５℃、１０年を満足した。
種々の検討により、書き込み時のドレイン電圧２．５〜３．３Ｖでのパンチスルーを抑制するためには、チャネル不純物濃度を５×１０^１７ｃｍ^−３以上とする必要があることも判明した。
【０１２７】
以上より、ゲート長が１３０ｎｍより短くてもＭＯＮＯＳ型不揮発性メモリトランジスタとして十分な特性が得られていることを確かめることができた。
【０１２８】
本実施の形態において、注入電荷の保持領域の下方のチャネル形成領域の一部の途中にピンチオフ点が存在すると、フォワードリードがより有効に行えるため望ましい。
そのためには、例えば、書き込み時に印加する電圧の値および印加時間を調整して、電荷蓄積膜ＧＤに対し、ドレイン側のＮ型不純物領域（副ビット線ＳＢＬ）と高濃度チャネル領域ＨＲとの境界からチャネル中央側に少なくとも２０ｎｍ以上にまでホットエレクトロンを注入するとよい。この場合の中性閾値電圧、すなわちチャネルドープにのみ依存した注入電荷が存在しない領域下方の閾値電圧を、平均値で１．５Ｖ以下に予め設定しておくことが望ましい。
このようにすると、注入電荷の保持領域の下方のチャネル形成領域の全てがピンチオフせず、かつ中性閾値電圧が十分低いため、電荷注入による閾値電圧変化をフォワードリードにより容易に検出できる。
【０１２９】
非選択のセルからのオフリーク電流低減のためは、図１３、図１４のように読み出し時に非選択のワード線を若干、負電圧でバイアスすると良い。あるいは、ソース線を若干、正方向にバイアスしてもよい。例えば、非選択のワード線に０Ｖを印加して、かわりに全てのソース線に、望ましくは０Ｖより大きく０．５Ｖ以下の電圧、例えば０．３Ｖを印加してもよい。
書き込みをバンド間トンネル電流起因のホットホール注入とし、消去をＣＨＥ注入または２次電離衝突によるホットエレクトロン注入としてもよい。
【０１３０】
１つのシステムまたはサブシステムそのものを１つのＬＳＩで実現することを目的としたシステムＬＳＩは、その多くに不揮発性メモリを搭載する。このシステムＬＳＩ用途の不揮発性メモリは、ＣＭＯＳプロセスとの共通性と、高速性を基本とした種々の高い性能が求められている。
本実施の形態の不揮発性メモリ装置は、ＦＧ型のフローティングゲートや、ソースサイド注入方式のＭＯＮＯＳ型などで必要であった特殊なゲート構造を不要としながら高速な動作を実現している。したがって、プロセス工程数、フォトマスク枚数が少ないうえ、ＣＭＯＳプロセスとの共通性が高く、システムＬＳＩなどの混載用途の不揮発性メモリとして高い総合性能を有しているという利点がある。
【０１３１】
［第２の実施の形態］
図２９は、第２の実施の形態に係るソース分離ＮＯＲ型の不揮発性半導体メモリの等価回路図である。
メモリセルを構成するメモリトランジスタＭ１１〜Ｍ３３が行列状に配置され、これらトランジスタ間がワード線、ビット線および分離型ソース線によって配線されている。
列（ＣＯＬＵＭＮ）方向に隣接するメモリトランジスタＭ１１、Ｍ１２およびＭ１３の各ドレインがビット線ＢＬ１に接続され、各ソースがソース線ＳＬ１に接続されている。列方向に隣接するメモリトランジスタＭ２１、Ｍ２２およびＭ２３の各ドレインがビット線ＢＬ２に接続され、各ソースがソース線ＳＬ２に接続されている。列方向に隣接するメモリトランジスタＭ３１、Ｍ３２およびＭ３３の各ドレインがビット線ＢＬ３に接続され、各ソースがソース線ＳＬ３に接続されている。
行（ＲＯＷ）方向に隣接するメモリトランジスタＭ１１、Ｍ２１およびＭ３１の各ゲートがワード線ＷＬ１に接続されている。行方向に隣接するメモリトランジスタＭ１２、Ｍ２２およびＭ３２の各ゲートがワード線ＷＬ２に接続されている。行方向に隣接するメモリトランジスタＭ１３、Ｍ２３およびＭ３３の各ゲートがワード線ＷＬ３に接続されている。
メモリセルアレイ全体では、図２９に図解したセル配置およびセル間接続が繰り返されている。
【０１３２】
図３０は、第２の実施の形態における、自己整合技術を用いた微細ＮＯＲ型セルアレイの概略平面図である。図３１は、図３０のＡ−Ａ’線に沿った断面側から見た斜視図である。図３２は、図３１の断面の一部拡大図である。
微細ＮＯＲ型セルアレイにおいて、図３１に示すように、Ｐ型半導体基板ＳＵＢまたはＰウェルの表面領域にトレンチまたはＬＯＣＯＳなどから素子分離絶縁層ＩＳＯが形成されている。素子分離絶縁層ＩＳＯは、図３０に示すように、列（ＣＯＬＵＭＮ）方向に長い平行ライン形状を有する。ワード線ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４，…が等間隔に形成され、それぞれのワード線が素子分離絶縁層ＩＳＯにほぼ直交している。
ワード線と半導体基板ＳＵＢとの間に、第１の実施の形態と同様、第１の誘電体膜、主電荷蓄積膜、第１の誘電体膜からなる３層の積層膜（電荷蓄積膜）が形成されている。ゲート線の幅（ゲート長）が０．１８μｍ以下、たとえば０．１３μｍに微細化されている。
素子分離絶縁層ＩＳＯの間隔内に位置する半導体基板ＳＵＢの表面領域において、Ｎ型不純物が高濃度に導入されて第１のソース・ドレイン領域（以下、ソース領域という）Ｓと第２のソース・ドレイン領域（以下、ドレイン領域という）Ｄとが交互に形成されている。ソース領域Ｓとドレイン領域Ｄの行(ＲＯＷ)方向の寸法は、素子分離絶縁層ＩＳＯの間隔で規定される。ソース領域Ｓとドレイン領域Ｄの列（ＣＯＬＵＭＮ)方向の寸法は、ワード線ＷＬ１〜ＷＬ４の間隔で規定される。ソース領域Ｓとドレイン領域Ｄは、その寸法と配置のばらつきに関しマスク合わせの誤差が殆ど導入されないことから、極めて均一に形成されている。
【０１３３】
図３２において、ワード線ＷＬ１〜ＷＬ４の上部および側壁は、絶縁層で覆われている。ワード線ＷＬ１，ＷＬ２，…の上部に同じパターンにてオフセット絶縁層ＯＦが形成されている。
オフセット絶縁層ＯＦ、その下のゲート電極（ワード線ＷＬ３またはＷＬ４）および電荷蓄積膜ＧＤからなる積層パターンの両側壁に、サイドウォール絶縁層ＳＷが形成されている。
【０１３４】
図３１において、隣接する２本のワード線の間で、ワード線に沿って細長い自己整合コンタクト部ＳＡＣが開口されている。自己整合コンタクト部ＳＡＣ内において、オフセット絶縁層ＯＦおよびサイドウォール絶縁層ＳＷによりワード線が覆われている。
ソース領域Ｓまたはドレイン領域Ｄに一部重なるように、自己整合コンタクト部ＳＡＣ内に導電性材料が互い違いに埋め込まれ、これによりビットコンタクト・プラグＢＣおよびソースコンタクト・プラグＳＣが形成されている。ビットコンタクト・プラグＢＣは、ドレイン領域Ｄに対し行（ＲＯＷ）方向の一方端部に重なっている。ソースコンタクト・プラグＳＣは、ソース領域Ｓに対し行（ＲＯＷ）方向の他方端部に重なっている。その結果、ビットコンタクト・プラグＢＣとソースコンタクト・プラグＳＣは、図３０に示すように、互い違いに形成されている。これは、ビットコンタクト・プラグＢＣはビット線と接続され、ソースコンタクト・プラグＳＣはソース線と接続されるからである。
【０１３５】
ビットコンタクト・プラグＢＣおよびソースコンタクト・プラグＳＣの形成では、自己整合コンタクト部ＳＡＣ全域を埋め込むように導電材料を堆積し、導電材料の上に、エッチングマスク用のレジストを形成する。このとき、レジストを自己整合コンタクト部の幅より一回り大きくし、また、レジストの一部を素子分離絶縁層に重ねる。レジストをマスクとしてレジスト周囲の導電材料をエッチングにより除去する。これにより、ビットコンタクト・プラグＢＣおよびソースコンタクト・プラグＳＣが同時に形成される。
【０１３６】
図示しない絶縁膜でコンタクト周囲の凹部が埋め込まれている。この絶縁膜上を、ビットコンタクト・プラグＢＣ上に接触するビット線ＢＬ１，ＢＬ２，…と、ソースコンタクト・プラグＳＣ上に接触するソース線ＳＬが交互に形成されている。ビット線とソース線は、列（ＣＯＬＵＭＮ）方向に長い平行ラインの形状を有している。
【０１３７】
微細ＮＯＲ型セルアレイは、ビット線またはソース線に対するコンタクト形成が、自己整合コンタクト部ＳＡＣの形成と、プラグＢＣ，ＳＣの形成により達成される。自己整合コンタクト部ＳＡＣの形成によって、ワード線との絶縁分離が達成される。自己整合コンタクト部ＳＡＣの形成時に、ソース領域Ｓまたはドレイン領域Ｄの表出面が均一に形成される。ビットコンタクト・プラグＢＣおよびソースコンタクト・プラグＳＣの形成は、自己整合コンタクト部コンタクトＳＡＣ内のソース領域Ｓまたはドレイン領域Ｄの表出面に対して行う。各プラグの基板との接触面は、列（ＣＯＬＵＭＮ）方向のサイズが自己整合コンタクト部ＳＡＣの形成時に決められ、コンタクト面積のバラツキが小さい。
ビットコンタクト・プラグＢＣまたはソースコンタクト・プラグＳＣと、ワード線との絶縁分離が容易である。ワード線形成時に一括してオフセット絶縁層ＯＦを形成し、その後、絶縁膜の成膜と全面エッチング（エッチバック）を行うだけでサイドウォール絶縁層ＳＷが形成される。ビットコンタクト・プラグＢＣとソースコンタクト・プラグＳＣ、ビット線とソース線は、それぞれ同一階層の導電層をパターンニングして形成される。このため、配線構造が極めて簡素であり、工程数も少なく、製造コストを低く抑えるのに有利な構造となっている。
【０１３８】
電荷蓄積膜ＧＤの構造および形成方法は、第１の実施の形態と同じにできるので、ここでの説明は省略する。
図１に示すメモリ周辺回路の構成は第１の実施の形態と同じである。また、データの書き込み、消去、読み出しについて、第１の実施の形態と同じ方法が採用できる。電離衝突を利用したホットエレクトロン注入により書き込みを行い、バンド間トンネル電流に起因したホットホールを注入して消去を行う。データの読み出しでは、リバースリード方法、フォワードリード方法の何れも実施できる。また、ホットエレクトロン注入の効率をさらに向上させるために、第１の実施の形態と同様に、Ｐ型の高濃度チャネル領域を形成してもよい。
【０１３９】
第２の実施の形態において、データの書き込みまたは消去時にＦＮ注入を用いることができる。たとえば、データの書きこみに電子のモディファイドＦＮ注入を用い、消去にホールの直接トンネル注入を用いることができる。ただし、第１の実施の形態と同様、データの書き込みに必要な電圧として第１極性の電圧と第２極性の電圧を生成し、それぞれ印加する。また、第１の実施の形態と同様、データの消去に必要な電圧として第１極性の電圧と第２極性の電圧を生成し、それぞれ印加する。これら書き込み用の第１極性の電圧と第２極性の電圧、消去用の第１極性の電圧と第２極性の電圧を生成する回路は、第１の実施の形態と類似した回路を用いることができる。
【０１４０】
［第３の実施の形態］
図３３は、隣接する２つのメモリトランジスタ列でソース線を共有したメモリセルアレイの等価回路図である。
ビット線ＢＬ１を共有した第１列のメモリトランジスタＭ１１，Ｍ１２，Ｍ１３，…と、ビット線ＢＬ２を共有した第２列のメモリトランジスタＭ２１，Ｍ２２，Ｍ２３，…は、ソース線ＳＬ１を共有している。同様に、ビット線ＢＬ３を共有した第３列のメモリトランジスタＭ３１，Ｍ３２，Ｍ３３，…と、ビット線ＢＬ４を共有した第４列のメモリトランジスタＭ４１，Ｍ４２，Ｍ４３，…は、ソース線ＳＬ２を共有している。ビット線ＢＬ２とビット線ＢＬ３との間、ビット線ＢＬ４と隣のビット線ＢＬ５（不図示）との間は、絶縁層等により素子分離され電気的干渉が防止されている。隣接したセル間で寄生トランジスタの動作が構造上起こらない場合は、この素子分離は不要である。
【０１４１】
電荷蓄積膜ＧＤの構造を含むメモリトランジスタの構造および形成方法は、第１の実施の形態と同じである。メモリ周辺回路の構成は図１に示す第１の実施の形態における構成と同じである。また、データの書き込み、消去、読み出しについて、第１の実施の形態と同じ方法が採用できる。電離衝突を利用したホットエレクトロン注入により書き込みを行い、バンド間トンネル電流に起因したホットホールを注入して消去を行う。第２の実施の形態で説明したＦＮトンネリングによる電荷注入を行っても良い。図３３に図解したメモリセルアレイにおいて、データの書き込みまたは消去時に、ビット線に所定のドレイン電圧を設定するか否かに応じて同一行のメモリセルを並列に書き込みでき、したがってページ単位の一括書き込みが可能である。
データの書き込みおよび消去時に、第１の実施の形態と同様、データの書き込みに必要な電圧として第１極性の電圧と第２極性の電圧をそれぞれ個別に生成し、それぞれ印加する。また、第１の実施の形態と同様、データの消去に必要な電圧として第１極性の電圧と第２極性の電圧をそれぞれ個別に生成し、それぞれ印加する。これら書き込み用の第１極性の電圧と第２極性の電圧、消去用の第１極性の電圧と第２極性の電圧を生成する回路は、第１の実施の形態と類似した回路を用いることができる。
データの読み出しでは、リバースリード方法、フォワードリード方法の何れも実施できる。また、ＣＨＥ注入の効率をさらに向上させるために、第１の実施の形態と同様に、Ｐ型の高濃度チャネル領域を形成してもよい。
【０１４２】
［第４の実施の形態］
図３４は、ソース線を省略してビット線を隣接したメモリトランジスタ列間で共有させたＶＧ型メモリセルアレイの等価回路図である。
ビット線ＢＬ２が、第１行のメモリトランジスタＭ１１，Ｍ１２，Ｍ１３，…と、第２行のメモリトランジスタＭ２１，Ｍ２２，Ｍ２３，…とにより共有されている。ビット線ＢＬ３が、第２行のメモリトランジスタＭ２１，Ｍ２２，Ｍ２３，…と、第３行のメモリトランジスタＭ３１，Ｍ３２，Ｍ３３，…とにより共有されている。ビット線ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４，…は、不純物領域により形成されている。
【０１４３】
電荷蓄積膜ＧＤの構造を含むメモリトランジスタの構造および形成方法は、第１の実施の形態と同じである。メモリ周辺回路の構成は図１に示す第１の実施の形態における構成と同じである。また、データの書き込み、消去、読み出しについて、第１の実施の形態と同じ方法が採用できる。電離衝突を利用したＣＨＥ注入により書き込みを行い、バンド間トンネル電流に起因したホットホールを注入して消去を行う。第２の実施の形態で説明したＦＮトンネリングによる電荷注入を行っても良い。図３４に図解したメモリセルアレイにおいて、ページ単位の一括書き込みが出来ず、通常、ビット毎の書き込みとなる。図３４に図解したメモリセルアレイにおけるセル間の接続の方式は、ビット当りの占有面積が小さく製造方法も簡略な点で他の方式より有利である。
データの書き込みおよび消去時に、第１の実施の形態と同様、データの書き込みに必要な電圧として第１極性の電圧と第２極性の電圧をそれぞれ個別に生成し、それぞれ印加する。また、第１の実施の形態と同様、データの消去に必要な電圧として第１極性の電圧と第２極性の電圧をそれぞれ個別に生成し、それぞれ印加する。これら書き込み用の第１極性の電圧と第２極性の電圧、消去用の第１極性の電圧と第２極性の電圧を生成する回路は、第１の実施の形態と類似した回路を用いることができる。
データの読み出しでは、リバースリード方法、フォワードリード方法の何れも実施できる。また、ＣＨＥ注入の効率をさらに向上させるために、第１の実施の形態と同様に、Ｐ型の高濃度チャネル領域を形成してもよい。
【０１４４】
［第５の実施の形態］
図３５は、ＡＭＧ(Alternate Metal virtual Ground)型のメモリセルアレイの等価回路図である。
図３５に示すメモリセルアレイは、各メモリセルを構成するメモリトランジスタが行列状にｎ×ｍ個配置されている。行（ＲＯＷ）方向に並ぶメモリトランジスタのゲートがワード線ＷＬ１，ＷＬ２，…，ＷＬｎの何れかに接続されている。
【０１４５】
不純物拡散層ＤＲ１，ＤＲ２，…，ＤＲ５，…が列方向に長く、行（ＲＯＷ）方向に一定間隔で繰り返し形成されている。不純物拡散層ＤＲ１，ＤＲ２，…，ＤＲ５，…は、図３４に図解したＶＧ型メモリセルアレイと同様に、ソース・ドレイン領域として機能し、隣接した２つのメモリトランジスタ列で共有されている。
奇数番目の不純物拡散層ＤＲ１，ＤＲ３，ＤＲ５，…は、セレクトトランジスタＳＴ０を介して、その上層に配置されたビット線ＢＬ１，ＢＬ２，ＢＬ３，…に接続されている。セレクトトランジスタＳＴ０は、ビット線の選択信号ＢＬＳＥＬにより制御される。ビット線は金属層、例えばアルミニウムの層からなる。
偶数番目の不純物拡散層ＤＲ２，ＤＲ４，…は、ビット線間のほぼ中央に形成され、両側のビット線の何れかに選択的に接続可能に構成されている。偶数番目の不純物拡散層ＤＲ２，ＤＲ４，…は、選択信号ＳＥＬにより制御されるセレクトトランジスタＳＴ１を介して、一方のビット線ＢＬ２，ＢＬ３，…に接続されている。また、偶数番目の不純物拡散層ＤＲ２，ＤＲ４，…は、選択信号の反転信号ＳＥＬ＿により制御されるセレクトトランジスタＳＴ２を介して、他方のビット線ＢＬ１，ＢＬ２，…に接続される。
【０１４６】
ｎ×ｍ個のメモリトランジスタ群と３種類のセレクトトランジスタＳＴ０，ＳＴ１，ＳＴ２とにより基本単位（サブアレイ）が構成されている。サブアレイが繰り返し配置されて全体のメモリセルアレイが構成されている。
電荷蓄積膜ＧＤの構造を含むメモリトランジスタの構造および形成方法は、第１の実施の形態と同じである。メモリ周辺回路の構成は図１に示す第１の実施の形態における構成と同じである。また、データの書き込み、消去、読み出しについて、第１の実施の形態と同じ方法が採用できる。電離衝突を利用したホットエレクトロン注入により書き込みを行い、バンド間トンネル電流に起因したホットホールを注入して消去を行う。第２の実施の形態で説明したＦＮトンネリングによる電荷注入を行っても良い。
データの書き込みおよび消去時に、第１の実施の形態と同様、データの書き込みに必要な電圧として第１極性の電圧と第２極性の電圧をそれぞれ個別に生成し、それぞれ印加する。また、第１の実施の形態と同様、データの消去に必要な電圧として第１極性の電圧と第２極性の電圧をそれぞれ個別に生成し、それぞれ印加する。これら書き込み用の第１極性の電圧と第２極性の電圧、消去用の第１極性の電圧と第２極性の電圧を生成する回路は、第１の実施の形態と類似した回路を用いることができる。
データの読み出しは、リバースリード方法、フォワードリード方法の何れも実施できる。また、ホットエレクトロン注入の効率をさらに向上させるために、第１の実施の形態と同様に、Ｐ型の高濃度チャネル領域を形成してもよい。
【０１４７】
ＡＭＧ型メモリセルアレイにおいて、その構成上、用意されたメモリセルアレイの１列おきにしかメモリセルの選択ができない。しかし、例えばサブアレイのセル列数を必要なデータビット数の倍に設定しておき、動作可能なメモリセル列を奇数列と偶数列との間で切り換えることで、実質的に全てのメモリセルが有効にデータ記憶に用いられる。
また、この列切り換えが可能な構成により、通常のＶＧ型メモリセルアレイと異なりページ単位の動作が可能である。
さらに、ビット線の間隔が緩和されるので、メモリトランジスタが微細化されてもビット線の配線ピッチがメモリセルアレイ面積縮小の制限となり難い。
【０１４８】
［第６の実施の形態］
第６の実施の形態は、１つのメモリセルに２ビットのデータを書き込む方法に関する。
【０１４９】
図３６は、第６の実施の形態におけるデータの書き込みの動作をバイアス条件とともに示す図である。
図３６において、第１の実施の形態に記載した書き込み方法により、ドレイン側の記憶部１に第１のビットデータが書き込まれている。この状態で、ソース（副ソース線ＳＳＬ）側の記憶部２に第２のビットデータを書き込む。この書き込みは、第１の実施形態に記述した書き込み方法においてソースとドレインの電圧を入れ替えることにより達成される。他のバイアス条件は第１の実施の形態で示したものと同じである。
【０１５０】
このようなソース側への電荷注入において、より効率を上げるには、ドレイン側と同様、高濃度チャネル領域ＨＲをソース側にも予め設けることが望ましい。
図３７は、メモリトランジスタのチャネル方向の拡大断面図である。
２ビット書き込みを行うためには、図１において、周辺回路のソース線駆動回路ＳＬＤとビット線駆動回路ＢＬＤについて、双方ともドレイン電圧Ｖｄと接地電位ＧＮＤの双方を印加可能に構成に変更する。そして、ソース線駆動回路ＳＬＤがドレイン電圧Ｖｄを印加するときは、ビット線駆動回路ＢＬＤが接地電位ＧＮＤを印加し、逆に、ソース線駆動回路ＳＬＤが接地電位ＧＮＤを印加するときは、ビット線駆動回路ＢＬＤがドレイン電圧Ｖｄを印加するように制御する。
【０１５１】
本実施の形態では、ビットコストを低減できるという利点がある。なお、２ビットデータの記憶は、第１、第２、第４および第５の実施の形態に適用可能である。データの消去の方法は、第１の実施の形態で記述した方法、次の第７の実施の形態に示す方法のいずれも適用できる。データの読み出し方法は、第１の実施の形態で記述した方法が適用できる。
【０１５２】
［第７の実施の形態］
第７の実施の形態は、ホットエレクトロンが注入される領域（記憶領域）がトランジスタサイズに対して相対的に大きな場合、あるいは、２ビット記憶データの一括消去に適した消去方法に関する。
２次電離衝突を採用した書き込みモードでは、ドレイン端からのみのホットホール注入で消去を行った場合、データ書き換え特性において、データ書き換え回数が増えると消去状態の閾値電圧が徐々に増大する可能性がある。そこで、本実施の形態では、ドレインからのみでなく、ソース側からもホットホールを注入することによって、データ書き換え特性における閾値電圧の増大を抑制する。
【０１５３】
図３８は、第７の実施の形態におけるデータの消去の動作をバイアス条件とともに示す図である。
この消去方法においては、ドレイン側の副ビット線ＳＢＬのみならず、ソース側の副ソース線ＳＳＬにも５Ｖを印加する。これによって、バンド間トンネル電流に起因して発生したホットホールＨＨがソース側とドレイン側の双方から主電荷蓄積膜ＣＨＳに注入され、蓄積される。ここで、ドレイン側からのホットホールの注入領域を消去領域１とし、ソース側からのホットホールの注入領域を消去領域２とすると、消去領域１と消去領域２とがチャネル方向で、少なくとも一部が合体することが望ましい。消去領域の合体は、ホールの発生効率、注入効率が高い場合、あるいはゲート長を短くした場合に生じる。また、この消去方法は、２ビットのデータが記憶されている場合に、２ビットのデータの一括消去方法として用いることが出来る。
【０１５４】
図３９に、消去特性を示す。
図３９の縦軸は閾値電圧［Ｖ］、横軸は消去時間［ｓｅｃ］を示している。ゲート電圧Ｖｇは−５Ｖ、ドレイン電圧Ｖｄおよびソース電圧Ｖｓは共に５Ｖで一定としている。このグラフを図１２におけるウェル電圧Ｖｗｅｌｌ＝−３．５Ｖの曲線と比較すると、ソースとドレインの双方からホットホールを注入する消去方法では消去速度が向上していることが判る。図１２のグラフでは、３Ｖの閾値電圧変化を得るためには消去時間が約１００ｍｓｅｃであるが、図３９のグラフでは３Ｖの閾値電圧変化を得るためには消去時間が約１０ｍｓｅｃであり、消去時間の短縮に１桁の改善が見られる。
このように、本実施の形態では、ソースとドレイン双方からの消去によって、消去速度が向上し、また、繰り返し書き換えを行っても消去状態の閾値電圧が変化し難いという利益がえられる。
【０１５５】
上述した第１〜第７の実施の形態において、以下に述べる種々の変形が可能である。
【０１５６】
［変形例］
上述した第１〜第７の実施の形態において、メモリトランジスタ構造についても、種々変形が可能である。以下、これらの変形例を説明する。
メモリトランジスタは、半導体基板に形成されている必要は必ずしもない。本発明の“チャネル形成領域が表面領域に規定される半導体基板”は、基板バルクのほか、第１の実施の形態のようにウェルを含む。ＳＯＩ型基板構造の場合、基板上に絶縁膜が形成され、絶縁膜上にＳＯＩ半導体層が形成されている。この場合のＳＯＩ半導体層を、本発明の“チャネル形成領域が表面領域に規定される半導体基板”として用いることができる。
【０１５７】
図４０は、メモリトランジスタ構造の第１の変形例を示す断面図である。この図は、図５と同じ方向の断面図である。
図４０に図解したメモリトランジスタにおいて、Ｎ型の不純物領域からなる副ビット線ＳＢＬおよび副ソース線ＳＳＬの内側端（副ビット線ＳＢＬ側のみでも可）に、より低濃度なＮ型の低濃度不純物領域ＬＤＤを有している。高濃度チャネル領域ＨＲは、例えば副ビット線ＳＢＬ側の低濃度不純物領域ＬＤＤのチャネル中央側端に接して形成されている。
【０１５８】
低濃度不純物領域ＬＤＤの形成は、例えば図３に示すメモリセルアレイにおいては、副ビット線ＳＢＬと副ソース線ＳＳＬとを平行ライン形状でウェル内に形成する過程で形成できる。すなわち、平行ライン形状のマスク層をウェル上に形成して、そのマスク層周囲のウェル表面に、先ず、低濃度でＮ型不純物をイオン注入して低濃度不純物領域ＬＤＤを形成する。つぎに、マスク層の幅方向の２つの側面にサイドウォール形状のスペーサ層を形成して、このスペーサ層周囲のウェル表面に、より高濃度でＮ型不純物をイオン注入して副ビット線ＳＢＬと副ソース線ＳＳＬを形成する。
高濃度チャネル領域ＨＲは、マスク層の形成直後あるいは低濃度不純物領域ＬＤＤ形成時のイオン注入後に、Ｐ型不純物を斜めイオン注入法によりマスク層の一方端部下方に導入することで形成できる。
【０１５９】
高濃度チャネル領域ＨＲを有することは、本実施の形態では必須ではない。ただし、高濃度チャネル領域ＨＲを形成した場合、これを有しない素子構造に比べ、電子の注入効率が高い。
高濃度チャネル領域ＨＲと低濃度不純物領域ＬＤＤの双方を形成した場合、さらに望ましい。この場合、チャネルを走行キャリア（電子）にとっては、低濃度不純物領域ＬＤＤが低抵抗領域と機能するので、隣接した高濃度チャネル領域ＨＲの相対的な抵抗比が高くなり、高濃度チャネル領域ＨＲで、より大きな電圧降下が生じやすくなる。そのため、チャネル方向電界の急峻性が高濃度チャネル領域ＨＲで更に高まり、その分、電子注入効率が高くなる。したがって、さらなる高速書き込みが可能となる。
【０１６０】
メモリトランジスタの電荷蓄積手段に離散化された導電体を用いてもよい。ここでは、この電荷蓄積手段として、ゲート誘電体膜中に埋め込まれ例えば１０ｎｍ以下の粒径を有する多数の互いに絶縁された導電体（以下、小粒径導電体と称する）を用いたメモリトランジスタを説明する。
【０１６１】
図４１は、電荷蓄積手段としての小粒径導電体を用いたメモリトランジスタの構造を示す断面図である。
図４１に図解したメモリトランジスタにおいて、ゲート誘電体膜ＧＤが、第１の誘電体膜ＢＴＭ、その上に形成された電荷蓄積手段としての離散化された小粒径導電体ＭＣ、および小粒径導電体ＭＣを覆う第２の誘電体膜ＤＦとからなる。
その他の構成、即ちＰウェルＷ、チャネル形成領域ＣＨ、（高濃度チャネル領域ＨＲ）、第２のソース・ドレイン領域（副ビット線）ＳＢＬ、第１のソース・ドレイン領域（副ソース線）ＳＳＬ、および、ゲート電極（ワード線ＷＬ）は、図５と同様である。
【０１６２】
小粒径導電体ＭＣは、例えば、微細な非晶質Ｓｉ_ｘＧｅ_１−ｘ（０≦ｘ≦１）または多結晶Ｓｉ_ｘＧｅ_１−ｘ（０≦ｘ≦１）等の導電体により構成されている。小粒径導電体ＭＣのサイズ（直径）は、好ましくは１０ｎｍ以下、例えば４．０ｎｍ程度である。個々の小粒径導電体同士が第２の誘電体膜ＤＦで空間的に、例えば４ｎｍ程度の間隔で分離されている。
本例における第１の誘電体膜ＢＴＭは、使用用途に応じて２．６ｎｍから５．０ｎｍまでの範囲内で適宜選択できる。ここでは、４．０ｎｍ程度の膜厚とした。
【０１６３】
図４１に図解したメモリトランジスタの製造方法について説明する。
ＰウェルＷ，副ビット線ＳＢＬ，副ソース線ＳＳＬ（および高濃度チャネル領域ＨＲ）を形成後、第１の実施の形態で記述したと同様な方法により第１の誘電体膜ＢＴＭを成膜する。
例えばＬＰ−ＣＶＤ法を用いたＳｉ_ＸＧｅ_１−Ｘ成膜の初期過程に生じるＳｉ_ＸＧｅ_１−Ｘの小粒径導電体ＭＣの集合体を第１の誘電体膜ＢＴＭ上に形成する。Ｓｉ_ＸＧｅ_１−Ｘの小粒径導電体ＭＣは、シラン（ＳｉＨ_４）あるいはジクロルシラン（ＤＣＳ）とゲルマン（ＧｅＨ_４）と水素を原料ガスとして用い、５００℃〜９００℃程度の成膜温度で形成される。小粒径導電体ＭＣの密度、大きさは、シランあるいはジクロルシランと水素の分圧あるいは流量比を調整することによって制御できる。水素分圧が大きい方が小粒径導電体ＭＣのもととなる核の密度を高くできる。あるいは、非化学量論的組成のＳｉＯ_Ｘをシランあるいはジクロルシランと酸化二窒素（Ｎ_２Ｏ）を原料ガスとして５００℃〜８００℃程度の成膜温度で形成し、その後９００℃〜１１００℃の高温でアニールすることで、ＳｉＯ_２と小粒径導電体相が分離し、ＳｉＯ_２に埋め込まれた小粒径導電体ＭＣの集合体が形成される。
小粒径導電体ＭＣを埋め込むように、第２の誘電体膜ＤＦを、例えば７ｎｍほどＬＰ−ＣＶＤにより成膜する。このＬＰ−ＣＶＤでは、原料ガスがジクロルシラン（ＤＣＳ）と酸化二窒素（Ｎ_２Ｏ）の混合ガス、基板温度が例えば７００℃とする。このとき小粒径導電体ＭＣは誘電体膜ＤＦに埋め込まれる。
その後、ワード線ＷＬとなる導電膜を成膜し、これを一括してパターンニングする工程を経て、当該メモリトランジスタを完成させる。
【０１６４】
このように形成された小粒径導電体ＭＣは、平面方向に離散化されたキャリアトラップとして機能する。個々の小粒径導電体ＭＣは、数個の注入電子を保持できる。なお、小粒径導電体ＭＣを更に小さくして、これに単一電子を保持させてもよい。
【０１６５】
メモリトランジスタのゲート誘電体膜ＧＤの構造は、実施の形態で主に説明したＭＯＮＯＳ型に用いられる３層の誘電体膜および上記小粒径導電体型に限定されない。ゲート誘電体膜に課せられた要件は、電荷トラップ等の電荷蓄積手段が離散化されていることであり、この要件を満たす種々の他の構成を採用可能である。
たとえば、いわゆるＭＮＯＳ型等のように、二酸化珪素等からなる第１の誘電体膜ＢＴＭと、その上に形成された窒化珪素等からなる電荷保持能力を有した膜ＣＨＳとの２層構成であってもよい。
【０１６６】
また、酸化アルミニウムＡｌ_２Ｏ_３、酸化タンタルＴａ_２Ｏ_５、酸化ジルコニウムＺｒＯ_２等の金属酸化物等からなる誘電体膜も多くのトラップを含むことが知られており、ＭＯＮＯＳ型またはＭＮＯＳ型と同じ様な膜構造において、電荷保持能力を有した主電荷蓄積膜ＣＨＳとして採用可能である。
さらに、主電荷蓄積膜ＣＨＳの材料として、その他の金属酸化物を上げると、例えば、チタン、ハフニウム、ランタンの酸化物よりなる膜があり、あるいはタンタル、チタン、ジルコニウム、ハフニウム、ランタンのシリケイトよりなる膜を採用することもできる。
【０１６７】
主電荷蓄積膜ＣＨＳの材料として、酸化アルミニウム（Ａｌ_２Ｏ_３）が選択された場合には、例えば、塩化アルミニウム（ＡｌＣｌ_３）と二酸化炭素（ＣＯ_２）と水素（Ｈ_２）をガスの原料としたＣＶＤ法、またはアルミニウムアルコキシド（Ａｌ（Ｃ_２Ｈ_５Ｏ）_３，Ａｌ（Ｃ_３Ｈ_７Ｏ）_３，Ａｌ（Ｃ_４Ｈ_９Ｏ）_３等）の熱分解を用いる。
主電荷蓄積膜ＣＨＳの材料として、酸化タンタル（Ｔａ_２Ｏ_５）が選択された場合には、例えば、塩化タンタル（ＴａＣｌ_５）と二酸化炭素（ＣＯ_２）と水素（Ｈ_２）をガスの原料としたＣＶＤ法、またはＴａＣｌ_２（ＯＣ_２Ｈ_５）_２Ｃ_５Ｈ_７Ｏ_２、あるいはＴａ（ＯＣ_２Ｈ_５）_５の熱分解を用いる。
主電荷蓄積膜ＣＨＳの材料として、酸化ジルコニウム（ＺｒＯ_Ｘ）が選択された場合には、例えば、Ｚｒを酸素雰囲気中でスパッタリングする方法を用いる。
【０１６８】
同様に、第１の誘電体膜ＢＴＭおよび第２の誘電体膜ＴＯＰは、二酸化珪素、窒化珪素、酸化窒化珪素に限られず、例えば、酸化アルミニウムＡｌ_２Ｏ_３、酸化タンタルＴａ_２Ｏ_５、酸化ジルコニウムＺｒＯ_２のいずれの材料から選択してもよい。なお、これらの金属酸化物の形成方法については、上述した通りである。
さらに、第１の誘電体膜ＢＴＭおよび第２の誘電体膜ＴＯＰは、その他の金属酸化膜として、チタン、ハフニウム、ランタンの酸化物よりなる膜でもよいし、あるいはタンタル、チタン、ジルコニウム、ハフニウム、ランタンのシリケイトよりなる膜を採用することもできる。
【０１６９】
【発明の効果】
本発明に係る不揮発性半導体メモリ装置によれば、ホットエレクトロンの発生効率が上がり、所望の電荷注入効率を得るのに必要な電圧を下げることができる。
本発明に係る不揮発性半導体メモリ装置の製造方法によれば、メモリ周辺回路および論理回路とのプロセスの共通性が高く、コストを下げることができる。したがって、安価なロジック回路混載型の不揮発性メモリ装置を提供することが可能となる。
【０１７０】
本発明の不揮発性半導体メモリ装置は、種々の電子装置のメモリとして使用できる。
【０１７１】
【図面の簡単な説明】
【図１】 図１は、本発明の第１の実施の形態における不揮発性半導体メモリ装置のメモリブロック図である。
【図２】 図２は、メモリセルアレイの基本構成を示す回路図である。
【図３】 図３は、メモリセルアレイの平面図である。
【図４】 図４は、メモリセルアレイについて図３のＢ−Ｂ’線の断面側から見た鳥瞰図である。
【図５】 図５は、メモリトランジスタの行方向の断面図である。
【図６】 図６は、メモリセルアレイの接続方式の変形例を示す等価回路図である。
【図７】 図７Ａはメモリトランジスタの書き込み動作をバイアス条件とともに示す説明図、図７Ｂは電子の加速電界の強さを模式的に示す図である。
【図８】 図８は、ウェル電圧をパラメータとした場合のトランジスタの書き込み特性を示すグラフである。
【図９】 図９は、ドレイン電圧をパラメータにした場合のトランジスタの書き込み特性を示すグラフである。
【図１０】 図１０は、ドレインディスターブ特性を示すグラフである。
【図１１】 図１１は、メモリトランジスタの消去動作をバイアス条件とともに示す図である。
【図１２】 図１２は、消去特性を示すグラフである。
【図１３】 図１３は、メモリトランジスタのフォワードリード時のバイアス条件を示す回路図である。
【図１４】 図１４は、メモリトランジスタのリバースリード時のバイアス条件を示す回路図である。
【図１５】 図１５は、不揮発性メモリの動作方法に関係するメモリ周辺回路部分とメモリセルアレイとの接続関係を示すブロック図である。
【図１６】 図１６Ａは、メインロウデコーダを構成するデコーダユニットの構成例を示す回路図、図１６Ｂは、オフセット付き中耐圧トランジスタの回路記号図である。図１６Ｃは、図１６Ａに示す回路の動作に関係した各種信号および電圧等の設定値を示す図表である。
【図１７】 図１７Ａは、ビット線駆動回路およびセンスアンプの構成例を示す回路図である。図１７Ｂは、図１７Ａに示す回路の動作に関係した各種信号および電圧等の設定値を示す図表である。
【図１８】 図１８Ａは、ウェル充放電回路の構成例を示す回路図である。図１８Ｂは、ソース線駆動回路の基本構成例を示す回路図である。図１８Ｃは、図１８Ａ，図１８Ｂに示す回路の動作に関係した各種信号および電圧等の設定値を示す図表である。
【図１９】 図１９Ａ〜図１９Ｈは、消去時の各種信号および供給電圧等の変化を示すタイミングチャートである。
【図２０】 図２０Ａは、ハイレベルの制御信号が入力されているときのセンスアンプの等価回路図である。図２０Ｂは、ビット線信号変化の増幅用のインバータの入出力特性図である。
【図２１】 図２１は、第１の実施の形態における不揮発性メモリ装置の構造を、メモリセルアレイの形成領域と、周辺回路または論理回路ブロックの形成領域とにおいて示す断面図である。
【図２２】 図２２は、第１の実施の形態に係る不揮発性半導体メモリ装置の製造途中において、Ｐウェル形成後の断面図である。
【図２３】 図２３は、図２２に続く、Ｎウェル形成後の断面図である。
【図２４】 図２４は、図２３に続く、ＯＮＯ膜の一部除去後の断面図である。
【図２５】 図２５は、図２４に続く、副ソース線および副ビット線の形成後の断面図である。
【図２６】 図２６は、図２５に続く、ワード線およびゲート電極形成後の断面図である。
【図２７】 図２７は、不揮発性半導体メモリ装置の製造において用いるフォトマスクの一覧を示す図表である。
【図２８】 図２８は、第１の実施の形態における比較例として、従来の製造方法で作った不揮発性半導体メモリ装置の構造を示す断面図である。
【図２９】 図２９は、本発明の第２の実施の形態におけるメモリセルアレイの等価回路図である。
【図３０】 図３０は、メモリセルアレイの平面図である。
【図３１】 図３１は、メモリセルアレイの列方向の断面からみた鳥瞰図である。
【図３２】 図３２は、図３１の断面を一部拡大して示す図である。
【図３３】 図３３は、本発明の第３の実施の形態におけるメモリセルアレイの等価回路図である。
【図３４】 図３４は、本発明の第４の実施の形態におけるメモリセルアレイの等価回路図である。
【図３５】 図３５は、本発明の第５の実施の形態におけるメモリセルアレイの等価回路図である。
【図３６】 図３６は、本発明の第６の実施の形態におけるデータの書き込みの動作をバイアス条件とともに示す図である。
【図３７】 図３７は、メモリトランジスタのチャネル方向の拡大断面図である。
【図３８】 図３８は、本発明の第７の実施の形態におけるデータの消去の動作をバイアス条件とともに示す図である。
【図３９】 図３９は、消去特性を示すグラフである。
【図４０】 図４０は、第１〜第７の実施の形態におけるメモリトランジスタ構造の第１の変形例を示す断面図である。
【図４１】 図４１は、第１〜第７の実施の形態におけるメモリトランジスタ構造の第２の変形例を示す断面図である。
【符号の説明】
１…メモリセルアレイ
２ａ…カラムバッファ、２ｂ…ロウバッファ
３ａ…プリロウデコーダ
４…メインロウデコーダ、４ａ…デコーダユニット
５…カラムデコーダ
６ａ…ビット線駆動回路、６ｂ…センスアンプ、６…入出力回路、
７…カラムゲートアレイ
８…ソース線駆動回路
９…ウェル充放電回路、９ａ…昇圧回路
１０ａ，１０ｂ…Ｎ＋不純物領域
１１…Ｎ型の不純物領域
１２…Ｐウェル
１３…Ｎウェル
１７ａ，１７…ゲート絶縁膜
１８，１９…ゲート電極
２０，２１…ソース・ドレイン不純物領域
２２…サイドウォール絶縁層
ＢＣ，ＳＣ…コンタクト・プラグ
ＢＬ１等…ビット線
ＢＬＤ…ビット線駆動回路
ＢＴＭ…第１の誘電体膜
ＣＨ…チャネル形成領域
ＣＨＳ…主電荷蓄積膜
ＤＦ…第２の誘電体膜
ＤＲ１等…不純物拡散層
ＧＤ…電荷蓄積膜
ＨＲ…高濃度チャネル領域
Ｉ／Ｏ…入出力回路
ＩＳＯ…素子分離絶縁層
ＬＤＤ…低濃度不純物領域
Ｍ１１等…メモリトランジスタ
ＭＢＬ１等…主ビット線
ＭＣ…小粒径導電体
ＭＳＬ１等…主ソース線
ＭＴ…メモリトランジスタ
Ｎ１等…Ｎチャネル型トランジスタ
ＮＡＮＤ１等…ナンドゲート
ＮＯＲ１等…ノアゲート
ＮＷａ，ＮＷｂ…Ｎウェル
Ｐ１等…Ｐチャネル型トランジスタ
Ｒｐ…Ｐ型トランジスタのソース・ドレイン間抵抗値
Ｓ１１等…セレクトトランジスタ
ＳＡ…センスアンプ
ＳＡＣ…自己整合コンタクト部
ＳＢＬ１等…副ビット線
ＳＧ１１等…セレクトゲート線
ＳＬ１等…ソース線
ＳＬＤ…ソース線駆動回路
ＳＳＬ１等…副ソース線
ＳＵＢ…半導体基板
ＴＧ１等…トランスファゲート
ＴＯＰ…第２の誘電体膜
Ｗ…Ｐウェル
ＷＬ１等…ワード線
ＹＧ０等…カラム選択トランジスタ
ＹＬ…列セレクト線

Claims (20)

1. メモリトランジスタ（Ｍ）と、
   前記メモリトランジスタ（Ｍ）の動作を制御するメモリ周辺回路（２ａ〜９）と、を有し、
   前記メモリトランジスタ（Ｍ）が、
   第１導電型の半導体基板（ＳＵＢ，Ｗ）と、
   前記半導体基板（ＳＵＢ，Ｗ）の表面領域に規定されている第１導電型のチャネル形成領域（ＣＨ）と、
   前記半導体基板（ＳＵＢ，Ｗ）の表面領域の、前記チャネル形成領域（ＣＨ）の一方の側に形成され、前記メモリ周辺回路（２ａ〜９）に電気的に接続されている第１のソース・ドレイン領域（Ｓ，ＳＳＬ）と、
   前記半導体基板（ＳＵＢ，Ｗ）の表面領域の、前記チャネル形成領域（ＣＨ）の他方の側に形成され、前記メモリ周辺回路（２ａ〜９）に電気的に接続されている第２のソース・ドレイン領域（Ｄ，ＳＢＬ）と、
   前記第２のソース・ドレイン領域（Ｄ，ＳＢＬ）側に前記チャネル形成領域（ＣＨ）の一部として形成され、前記チャネル形成領域（ＣＨ）の他の領域より高濃度な第１導電型の高濃度チャネル領域（ＨＲ）と、
   少なくとも前記チャネル形成領域（ＣＨ）の上に形成され、離散化された電荷蓄積手段を含む電荷蓄積膜（ＧＤ）と、
   前記電荷蓄積膜（ＧＤ）の上に形成され、前記メモリ周辺回路（２ａ〜９）に電気的に接続されているゲート電極（ＷＬ）と、
   を有し、
   前記メモリ周辺回路（２ａ〜９）は、
   データの書き込み時に、第１の電圧（Ｖｄ）と第２の電圧（Ｖｇ−Ｖｗｅｌｌ）を生成し、生成した前記第１の電圧（Ｖｄ）を前記第１のソース・ドレイン領域（Ｓ，ＳＳＬ）の電位を基準として前記第２のソース・ドレイン領域（Ｄ，ＳＢＬ）に印加し、生成した前記第２の電圧（Ｖｇ−Ｖｗｅｌｌ）を前記ゲート電極（ＷＬ）に印加し、前記第２のソース・ドレイン領域（Ｄ，ＳＢＬ）側で２次電離衝突によりホットエレクトロン（ＨＥ）を発生させ、前記半導体基板（ＳＵＢ，Ｗ）と前記第２のソース・ドレイン領域（Ｄ，ＳＢＬ）との間に形成されるＰＮ接合を逆バイアスする電圧（Ｖｗｅｌｌ）を生成し、生成した前記電圧（Ｖｗｅｌｌ）を前記半導体基板（ＳＵＢ，Ｗ）に印加し、発生させた前記ホットエレクトロン（ＨＥ）を前記第２のソース・ドレイン領域（Ｄ，ＳＢＬ）側から前記電荷蓄積膜（ＧＤ）に注入させ、
   データの消去時に、第３の電圧（Ｖｄ−Ｖｇ）を生成し、生成した前記第３の電圧（Ｖｄ−Ｖｇ）を前記第２のソース・ドレイン領域（Ｄ，ＳＢＬ）と前記ゲート電極（ＷＬ）との間に印加し、前記第２のソース・ドレイン領域（Ｄ，ＳＢＬ）側でホットホール（ＨＨ）を発生させ、発生させた前記ホットホール（ＨＨ）を前記電荷蓄積膜（ＧＤ）の前記ホットエレクトロン（ＨＥ）の注入領域に注入させる
   不揮発性半導体メモリ装置。
2. 前記メモリ周辺回路（２ａ〜９）は、データの書き込み時に、互いの電位差が前記第２の電圧（Ｖｇ−Ｖｗｅｌｌ）と等しい第１極性の電圧（Ｖｇ）と第２極性の電圧（Ｖｗｅｌｌ）を生成し、生成した前記第１極性の電圧（Ｖｇ）を前記ゲート電極（ＷＬ）に印加し、生成した前記第２極性の電圧（Ｖｗｅｌｌ）を前記半導体基板（ＳＵＢ，Ｗ）に印加する
   請求項１に記載の不揮発性半導体メモリ装置。
3. メモリブロックと、
   論理回路ブロックと、を有し、
   前記メモリブロックが、
   前記メモリトランジスタ（Ｍ）を含むメモリセルを複数配置して形成されているメモリセルアレイ（１）と、
   前記メモリ周辺回路（２ａ〜９）と、を具備し、
   前記メモリ周辺回路（２ａ〜９）内のトランジスタの最も厚いゲート絶縁膜の膜厚が、前記論理回路ブロック内の入出力トランジスタのゲート絶縁膜の膜厚と同じに設定され、
   前記メモリ周辺回路（２ａ〜９）がデータの書き込み時に生成する前記第１極性の電圧（Ｖｇ）の絶対値および前記第２極性の電圧（Ｖｗｅｌｌ）の絶対値のそれぞれが、前記入出力トランジスタの耐圧および／またはバーンイン電圧の絶対値以下に設定されている
   請求項２に記載の不揮発性半導体メモリ装置。
4. 前記メモリ周辺回路（２ａ〜９）は、前記データと異なるビットのデータを同じ前記メモリトランジスタ（Ｍ）に書き込む際に、生成した前記第１の電圧（Ｖｄ）を前記第２のソース・ドレイン領域（Ｄ，ＳＢＬ）の電位を基準として前記第１のソース・ドレイン領域（Ｓ，ＳＳＬ）に印加し、生成した前記第２の電圧（Ｖｇ）を前記ゲート電極（ＷＬ）に印加し、前記第１のソース・ドレイン領域（Ｓ，ＳＳＬ）側で２次電離衝突によりホットエレクトロン（ＨＥ）を発生させ、発生させた前記ホットエレクトロン（ＨＥ）を前記第１のソース・ドレイン領域（Ｓ，ＳＳＬ）側から前記電荷蓄積膜（ＧＤ）に注入させる
   請求項１に記載の不揮発性半導体メモリ装置。
5. 前記メモリ周辺回路（２ａ〜９）は、前記ホットホール（ＨＨ）の注入時に、互いの電位差が前記第３の電圧（Ｖｄ−Ｖｇ）と等しい第１極性の電圧（Ｖｄ）と第２極性の電圧（Ｖｇ）を生成し、生成した前記第１極性の電圧（Ｖｄ）を前記第２のソース・ドレイン領域（Ｄ，ＳＢＬ）に印加し、生成した前記第２極性の電圧（Ｖｇ）を前記ゲート電極（ＷＬ）に印加する
   請求項１に記載の不揮発性半導体メモリ装置。
6. 前記第１極性の電圧（Ｖｄ）は、前記チャネル形成領域（ＣＨ）の電位との電位差が前記第２のソース・ドレイン領域（Ｄ，ＳＢＬ）の接合耐圧より低い値を有している
   請求項５に記載の不揮発性半導体メモリ装置。
7. メモリブロックと、
   論理回路ブロックと、を有し、
   前記メモリブロックが、
   前記メモリトランジスタ（Ｍ）を含むメモリセルを複数配置して形成されているメモリセルアレイ（１）と、
   前記メモリ周辺回路（２ａ〜９）と、を具備し、
   前記メモリ周辺回路（２ａ〜９）のトランジスタの最も厚いゲート絶縁膜の膜厚が、前記論理回路ブロック内の入出力トランジスタのゲート絶縁膜の膜厚と同じに設定され、
   前記メモリ周辺回路（２ａ〜９）がデータの消去時に生成する前記第１極性の電圧（Ｖｄ）の絶対値および前記第２極性の電圧（Ｖｇ）の絶対値それぞれが、前記入出力トランジスタの耐圧および／またはバーンイン電圧の絶対値以下に設定されている
   請求項５に記載の不揮発性半導体メモリ装置。
8. 前記メモリ周辺回路（２ａ〜９）は、データの前記消去時に、生成した前記第３の電圧（Ｖｄ−Ｖｇ）を前記第１のソース・ドレイン領域（Ｓ，ＳＳＬ）と前記ゲート電極（ＷＬ）との間、および、前記第２のソース・ドレイン領域（Ｄ，ＳＢＬ）と前記ゲート電極（ＷＬ）との間に同時に印加し、前記第１のソース・ドレイン領域（Ｓ，ＳＳＬ）側と前記第２のソース・ドレイン領域（Ｄ，ＳＢＬ）側でホットホール（ＨＨ）を発生させ、発生させた前記ホットホール（ＨＨ）を前記電荷蓄積膜（ＧＤ）の前記ホットエレクトロン（ＨＥ）の注入領域に両側から注入させる
   請求項６に記載の不揮発性半導体メモリ装置。
9. 前記メモリ周辺回路（２ａ〜９）は、データの読み出し時に、第４の電圧および第５の電圧を生成し、生成した前記第４の電圧を前記第１のソース・ドレイン領域（Ｓ，ＳＳＬ）の電位を基準として前記第２のソース・ドレイン領域（Ｄ，ＳＢＬ）に印加し、生成した前記第５の電圧を前記ゲート電極（ＷＬ）に印加し、前記電荷蓄積膜（ＧＤ）に注入された前記ホットエレクトロン（ＨＥ）の有無または電荷量に応じて前記第１のソース・ドレイン領域（Ｓ，ＳＳＬ）または前記第２のソース・ドレイン領域（Ｄ，ＳＢＬ）に現出する電位変化を読み出す
   請求項１に記載の不揮発性半導体メモリ装置。
10. 前記電荷蓄積膜（ＧＤ）内に離散化された電荷蓄積手段を有し、
    前記メモリ周辺回路（２ａ〜９）は、
    データの書き込み時に、前記第１の電圧（Ｖｄ）と前記第２の電圧（Ｖｇ−Ｖｗｅｌｌ）の各電圧値を制御して、前記ホットエレクトロン（ＨＥ）が注入される電荷注入領域の前記電荷蓄積膜（ＧＤ）内での範囲を規定し、
    データの読み出し時に、前記電荷注入領域に注入された前記ホットエレクトロン（ＨＥ）の有無または電荷量に応じて前記チャネル形成領域（ＣＨ）にチャネルが形成されるときは、当該チャネルのピンチオフ点が、前記チャネル形成領域（ＣＨ）内で、前記電荷注入領域の下方に位置しているチャネル方向の途中に存在するように前記第４の電圧と前記第５の電圧の各電圧値を制御し、前記ホットエレクトロン（ＨＥ）の有無または電荷量に応じて前記第１のソース・ドレイン領域（Ｓ，ＳＳＬ）または前記第２のソース・ドレイン領域（Ｄ，ＳＢＬ）に現出する電位変化を読み出す
    請求項９に記載の不揮発性半導体メモリ装置。
11. メモリトランジスタ（Ｍ）と、
    前記メモリトランジスタ（Ｍ）の動作を制御するメモリ周辺回路（２ａ〜９）と、を有し、
    前記メモリトランジスタ（Ｍ）が、
    第１導電型の半導体基板（ＳＵＢ，Ｗ）と、
    前記半導体基板（ＳＵＢ，Ｗ）の表面領域に規定されている第１導電型のチャネル形成領域（ＣＨ）と、
    前記半導体基板（ＳＵＢ，Ｗ）の表面領域の、前記チャネル形成領域（ＣＨ）の一方の側に形成され、前記メモリ周辺回路（２ａ〜９）に電気的に接続されている第１のソース・ドレイン領域（Ｓ，ＳＳＬ）と、
    前記半導体基板（ＳＵＢ，Ｗ）の表面領域の、前記チャネル形成領域（ＣＨ）の他方の側に形成され、前記メモリ周辺回路（２ａ〜９）に電気的に接続されている第２のソース・ドレイン領域（Ｄ，ＳＢＬ）と、
    前記第２のソース・ドレイン領域（Ｄ，ＳＢＬ）側に前記チャネル形成領域（ＣＨ）の一部として形成され、前記チャネル形成領域（ＣＨ）の他の領域より高濃度な第１導電型の高濃度チャネル領域（ＨＲ）と、
    少なくとも前記チャネル形成領域（ＣＨ）の上に形成され、離散化された電荷蓄積手段を含む電荷蓄積膜（ＧＤ）と、
    前記電荷蓄積膜（ＧＤ）の上に形成され、前記メモリ周辺回路（２ａ〜９）に電気的に接続されているゲート電極（ＷＬ）と、
    を有し、
    前記メモリ周辺回路（２ａ〜９）は、
    データの消去時に、所定の電圧（Ｖｄ−Ｖｇ）を生成し、生成した前記電圧（Ｖｄ−Ｖｇ）を前記第２のソース・ドレイン領域（Ｄ，ＳＢＬ）と前記ゲート電極（ＷＬ）との間に印加し、前記半導体基板（ＳＵＢ，Ｗ）と前記第２のソース・ドレイン領域（Ｄ，ＳＢＬ）との間に形成されるＰＮ接合を逆バイアスする電圧（Ｖｗｅｌｌ）を生成し、生成した前記逆バイアスする電圧（Ｖｗｅｌｌ）を前記半導体基板（ＳＵＢ，Ｗ）に印加し、前記第２のソース・ドレイン領域（Ｄ，ＳＢＬ）側でホットホール（ＨＨ）を発生させ、発生させた前記ホットホール（ＨＨ）を前記電荷蓄積膜（ＧＤ）の局部に注入する
    不揮発性半導体メモリ装置。
12. メモリトランジスタ（Ｍ）と、
    前記メモリトランジスタ（Ｍ）の動作を制御するメモリ周辺回路（２ａ〜９）と、を有し、
    前記メモリトランジスタ（Ｍ）が、
    第１導電型の半導体基板（ＳＵＢ，Ｗ）と、
    前記半導体基板（ＳＵＢ，Ｗ）の表面領域に規定されている第１導電型のチャネル形成領域（ＣＨ）と、
    前記半導体基板（ＳＵＢ，Ｗ）の表面領域の、前記チャネル形成領域（ＣＨ）の一方の側に形成され、前記メモリ周辺回路（２ａ〜９）に電気的に接続されている第１のソース・ドレイン領域（Ｓ，ＳＳＬ）と、
    前記半導体基板（ＳＵＢ，Ｗ）の表面領域の、前記チャネル形成領域（ＣＨ）の他方の側に形成され、前記メモリ周辺回路（２ａ〜９）に電気的に接続されている第２のソース・ドレイン領域（Ｄ，ＳＢＬ）と、
    前記第２のソース・ドレイン領域（Ｄ，ＳＢＬ）側に前記チャネル形成領域（ＣＨ）の一部として形成され、前記チャネル形成領域（ＣＨ）の他の領域より高濃度な第１導電型の高濃度チャネル領域（ＨＲ）と、
    少なくとも前記チャネル形成領域（ＣＨ）の上に形成され、離散化された電荷蓄積手段を含む電荷蓄積膜（ＧＤ）と、
    前記電荷蓄積膜（ＧＤ）の上に形成され、前記メモリ周辺回路（２ａ〜９）に電気的に接続されているゲート電極（ＷＬ）と、を有し、
    前記メモリ周辺回路（２ａ〜９）は、
    データの書き込み時に、第１の電圧（Ｖｄ）を生成し、生成した前記第１の電圧（Ｖｄ）を前記第１のソース・ドレイン領域（Ｓ，ＳＳＬ）の電位を基準として前記第２のソース・ドレイン領域（Ｄ，ＳＢＬ）に印加し、互いの電位差が第２の電圧（Ｖｇ−Ｖｗｅｌｌ）となる第１極性の電圧（Ｖｇ）と第２極性の電圧（Ｖｗｅｌｌ）を生成し、生成した前記第１極性の電圧（Ｖｇ）を前記ゲート電極（ＷＬ）に印加し、生成した前記第２極性の電圧（Ｖｗｅｌｌ）を前記半導体基板（ＳＵＢ，Ｗ）に印加し、ホットエレクトロン（ＨＥ）を前記電荷蓄積膜（ＧＤ）に注入させ、
    データの消去時に、第３の電圧（Ｖｄ−Ｖｇ）を生成し、生成した前記第３の電圧（Ｖｄ−Ｖｇ）を前記第２のソース・ドレイン領域（Ｄ，ＳＢＬ）と前記ゲート電極（ＷＬ）との間に印加し、前記半導体基板（ＳＵＢ，Ｗ）と前記第２のソース・ドレイン領域（Ｄ，ＳＢＬ）との間に形成されるＰＮ接合を逆バイアスする電圧（Ｖｗｅｌｌ）を生成し、生成した前記電圧（Ｖｗｅｌｌ）を前記半導体基板（ＳＵＢ，Ｗ）に印加し、前記第２のソース・ドレイン領域（Ｄ，ＳＢＬ）側でホットホール（ＨＨ）を発生させ、発生させた前記ホットホール（ＨＨ）を前記電荷蓄積膜（ＧＤ）の前記ホットエレクトロン（ＨＥ）の注入領域に注入させる
    不揮発性半導体メモリ装置。
13. メモリブロックと、
    論理回路ブロックと、を有し、
    前記メモリブロックが、
    前記メモリトランジスタ（Ｍ）を含むメモリセルを複数配置して形成されているメモリセルアレイ（１）と、
    前記メモリ周辺回路（２ａ〜９）と、を具備し、
    前記メモリ周辺回路（２ａ〜９）内のトランジスタの最も厚いゲート絶縁膜の膜厚が、前記論理回路ブロック内の入出力トランジスタのゲート絶縁膜の膜厚と同じに設定され、
    前記メモリ周辺回路（２ａ〜９）がデータの消去時に生成する前記第１極性の電圧（Ｖｄ）の絶対値および前記第２極性の電圧（Ｖｇ）の絶対値のそれぞれが、前記入出力トランジスタの耐圧および／またはバーンイン電圧の絶対値以下に設定されている
    請求項１２に記載の不揮発性半導体メモリ装置。
14. 前記メモリ周辺回路（２ａ〜９）は、前記ホットホール（ＨＨ）の注入時に、互いの電位差が前記第３の電圧（Ｖｄ−Ｖｇ）と等しい第１極性の電圧（Ｖｄ）と第２極性の電圧（Ｖｇ）を生成し、生成した当該第１極性の電圧（Ｖｄ）を前記第２のソース・ドレイン領域（Ｄ，ＳＢＬ）に印加し、生成した当該第２極性の電圧（Ｖｇ）を前記ゲート電極（ＷＬ）に印加する
    請求項１２に記載の不揮発性半導体メモリ装置。
15. 前記第１極性の電圧（Ｖｄ）は、前記チャネル形成領域（ＣＨ）の電位との電位差が前記第２のソース・ドレイン領域（Ｄ，ＳＢＬ）の接合耐圧より低い値を有している
    請求項１４に記載の不揮発性半導体メモリ装置。
16. メモリブロックと、
    論理回路ブロックと、を有し、
    前記メモリブロックが、
    前記メモリトランジスタ（Ｍ）を含むメモリセルを複数配置して形成されているメモリセルアレイ（１）と、
    前記メモリ周辺回路（２ａ〜９）と、を具備し、
    前記メモリ周辺回路（２ａ〜９）のトランジスタの最も厚いゲート絶縁膜の膜厚が、前記論理回路ブロック内の入出力トランジスタのゲート絶縁膜の膜厚と同じに設定され、
    前記メモリ周辺回路（２ａ〜９）がデータの消去時に生成する前記第１極性の電圧（Ｖｄ）の絶対値および前記第２極性の電圧（Ｖｇ）の絶対値それぞれが、前記入出力トランジスタの耐圧および／またはバーンイン電圧の絶対値以下に設定されている
    請求項１４に記載の不揮発性半導体メモリ装置。
17. メモリトランジスタ（Ｍ）と、
    前記メモリトランジスタ（Ｍ）の動作を制御するメモリ周辺回路（２ａ〜９）と、を有し、
    前記メモリトランジスタ（Ｍ）が、
    第１導電型の半導体基板（ＳＵＢ，Ｗ）と、
    前記半導体基板（ＳＵＢ，Ｗ）の表面領域に規定されている第１導電型のチャネル形成領域（ＣＨ）と、
    前記半導体基板（ＳＵＢ，Ｗ）の表面領域の、前記チャネル形成領域（ＣＨ）の一方の側に形成され、前記メモリ周辺回路（２ａ〜９）に電気的に接続されている第１のソース・ドレイン領域（Ｓ，ＳＳＬ）と、
    前記半導体基板（ＳＵＢ，Ｗ）の表面領域の、前記チャネル形成領域（ＣＨ）の他方の側に形成され、前記メモリ周辺回路（２ａ〜９）に電気的に接続されている第２のソース・ドレイン領域（Ｄ，ＳＢＬ）と、
    前記第２のソース・ドレイン領域（Ｄ，ＳＢＬ）側に前記チャネル形成領域（ＣＨ）の一部として形成され、前記チャネル形成領域（ＣＨ）の他の領域より高濃度な第１導電型の高濃度チャネル領域（ＨＲ）と、
    少なくとも前記チャネル形成領域（ＣＨ）の上に形成され、離散化された電荷蓄積手段を含む電荷蓄積膜（ＧＤ）と、
    前記電荷蓄積膜（ＧＤ）の上に形成され、前記メモリ周辺回路（２ａ〜９）に電気的に接続されているゲート電極（ＷＬ）と、を有し、
    前記メモリ周辺回路（２ａ〜９）は、
    データの消去時に、互いの電位差が第３の電圧（Ｖｄ−Ｖｇ）と等しい第１極性の電圧（Ｖｄ）と第２極性の電圧（Ｖｇ）を生成し、生成した当該第１極性の電圧（Ｖｄ）を前記第２のソース・ドレイン領域（Ｄ，ＳＢＬ）に印加し、生成した当該第２極性の電圧（Ｖｇ）を前記ゲート電極（ＷＬ）に印加し、前記半導体基板（ＳＵＢ，Ｗ）と前記第２のソース・ドレイン領域（Ｄ，ＳＢＬ）との間に形成されるＰＮ接合を逆バイアスする電圧（Ｖｗｅｌｌ）を生成し、生成した前記電圧（Ｖｗｅｌｌ）を前記半導体基板（ＳＵＢ，Ｗ）に印加し、前記第２のソース・ドレイン領域（Ｄ，ＳＢＬ）側でホットホール（ＨＨ）を発生させ、発生させた前記ホットホール（ＨＨ）を前記電荷蓄積膜（ＧＤ）に注入させる
    不揮発性半導体メモリ装置。
18. 前記メモリ周辺回路（２ａ〜９）は、データの前記消去時に、生成した前記第３の電圧を前記第１のソース・ドレイン領域（Ｓ，ＳＳＬ）と前記ゲート電極（ＷＬ）との間、および、前記第２のソース・ドレイン領域（Ｄ，ＳＢＬ）と前記ゲート電極（ＷＬ）との間に同時に印加し、前記第１のソース・ドレイン領域（Ｓ，ＳＳＬ）側と前記第２のソース・ドレイン領域（Ｄ，ＳＢＬ）側でホットホール（ＨＨ）を発生させ、発生させた前記ホットホール（ＨＨ）を前記電荷蓄積膜（ＧＤ）の前記ホットエレクトロン（ＨＥ）の注入領域に両側から注入させる
    請求項１７に記載の不揮発性半導体メモリ装置。
19. 第１導電型の半導体基板（ＳＵＢ，Ｗ）と、前記半導体基板（ＳＵＢ，Ｗ）の表面領域に規定されている第１導電型のチャネル形成領域（ＣＨ）と、前記半導体基板（ＳＵＢ，Ｗ）の表面領域の、前記チャネル形成領域（ＣＨ）の一方の側に形成されている第１のソース・ドレイン領域（Ｓ，ＳＳＬ）と、前記半導体基板（ＳＵＢ，Ｗ）の表面領域の、前記チャネル形成領域（ＣＨ）の他方の側に形成されている第２のソース・ドレイン領域（Ｄ，ＳＢＬ）と、前記第２のソース・ドレイン領域（Ｄ，ＳＢＬ）側に前記チャネル形成領域（ＣＨ）の一部として形成され、前記チャネル形成領域（ＣＨ）の他の領域より高濃度な第１導電型の高濃度チャネル領域（ＨＲ）と、少なくとも前記チャネル形成領域（ＣＨ）の上に形成され、離散化された電荷蓄積手段を含む電荷蓄積膜（ＧＤ）と、前記電荷蓄積膜（ＧＤ）の上に形成されているゲート電極（ＷＬ）と、を有している不揮発性半導体メモリ装置の動作方法であって、
    データの消去時に、所定の電圧（Ｖｄ−Ｖｇ）を生成し、生成した前記電圧（Ｖｄ−Ｖｇ）を前記第２のソース・ドレイン領域（Ｄ，ＳＢＬ）と前記ゲート電極（ＷＬ）との間に印加し、前記半導体基板（ＳＵＢ，Ｗ）と前記第２のソース・ドレイン領域（Ｄ，ＳＢＬ）との間に形成されるＰＮ接合を逆バイアスする電圧（Ｖｗｅｌｌ）を生成し、生成した前記逆バイアスする電圧（Ｖｗｅｌｌ）を前記半導体基板（ＳＵＢ，Ｗ）に印加し、前記第２のソース・ドレイン領域（Ｄ，ＳＢＬ）側でホットホール（ＨＨ）を発生させ、発生させた前記ホットホール（ＨＨ）を前記電荷蓄積膜（ＧＤ）の局部に注入する
    不揮発性半導体メモリ装置の動作方法。
20. 第１導電型の半導体基板（ＳＵＢ，Ｗ）と、前記半導体基板（ＳＵＢ，Ｗ）の表面領域に規定されている第１導電型のチャネル形成領域（ＣＨ）と、前記半導体基板（ＳＵＢ，Ｗ）の表面領域の、前記チャネル形成領域（ＣＨ）の一方の側に形成されている第１のソース・ドレイン領域（Ｓ，ＳＳＬ）と、前記半導体基板（ＳＵＢ，Ｗ）の表面領域の、前記チャネル形成領域（ＣＨ）の他方の側に形成されている第２のソース・ドレイン領域（Ｄ，ＳＢＬ）と、前記第２のソース・ドレイン領域（Ｄ，ＳＢＬ）側に前記チャネル形成領域（ＣＨ）の一部として形成され、前記チャネル形成領域（ＣＨ）の他の領域より高濃度な第１導電型の高濃度チャネル領域（ＨＲ）と、少なくとも前記チャネル形成領域（ＣＨ）の上に形成され、離散化された電荷蓄積手段を含む電荷蓄積膜（ＧＤ）と、前記電荷蓄積膜（ＧＤ）の上に形成されているゲート電極（ＷＬ）と、を有している不揮発性半導体メモリ装置の動作方法であって、
    データの書き込み時に、第１の電圧（Ｖｄ）と第２の電圧（Ｖｇ−Ｖｗｅｌｌ）を生成し、生成した前記第１の電圧（Ｖｄ）を前記第１のソース・ドレイン領域（Ｓ，ＳＳＬ）の電位を基準として前記第２のソース・ドレイン領域（Ｄ，ＳＢＬ）に印加し、生成した前記第２の電圧（Ｖｇ−Ｖｗｅｌｌ）を前記ゲート電極（ＷＬ）に印加し、前記第２のソース・ドレイン領域（Ｄ，ＳＢＬ）側で２次電離衝突によりホットエレクトロン（ＨＥ）を発生させ、発生させた前記ホットエレクトロン（ＨＥ）を前記第２のソース・ドレイン領域（Ｄ，ＳＢＬ）側から前記電荷蓄積膜（ＧＤ）に注入し、
    データの消去時に、第３の電圧（Ｖｄ−Ｖｇ）を生成し、生成した前記第３の電圧（Ｖｄ−Ｖｇ）を前記第２のソース・ドレイン領域（Ｄ，ＳＢＬ）と前記ゲート電極（ＷＬ）との間に印加し、前記半導体基板（ＳＵＢ，Ｗ）と前記第２のソース・ドレイン領域（Ｄ，ＳＢＬ）との間に形成されるＰＮ接合を逆バイアスする電圧（Ｖｗｅｌｌ）を生成し、生成した前記電圧（Ｖｗｅｌｌ）を前記半導体基板（ＳＵＢ，Ｗ）に印加し、前記第２のソース・ドレイン領域（Ｄ，ＳＢＬ）側でホットホール（ＨＨ）を発生させ、発生させた前記ホットホール（ＨＨ）を前記電荷蓄積膜（ＧＤ）の前記ホットエレクトロン（ＨＥ）の注入領域に注入する
    不揮発性半導体メモリ装置の動作方法。

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