CN104183490B - Mos晶体管的形成方法 - Google Patents

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Abstract

一种MOS晶体管的形成方法，包括：提供半导体衬底，所述半导体衬底具有第一区域和第二区域；在所述第一区域和所述第二区域形成PMOS晶体管，所述PMOS晶体管的源区和漏区构成锗硅生长区，所述第一区域的锗硅生长区密度小于第二区域的锗硅生长区密度；在所述第一区域形成伪锗硅生长区，使所述第一区域的锗硅生长区总密度增加；刻蚀所述第一区域和所述第二区域的锗硅生长区、以及第一区域的伪锗硅生长区，形成凹槽；在所述凹槽内沉积锗硅材料，形成PMOS晶体管的嵌入式源区和漏区、以及伪锗硅区。本发明所形成的MOS晶体管良率高，性能好。

Description

MOS晶体管的形成方法
技术领域
本发明涉及半导体技术领域，尤其涉及一种MOS晶体管的形成方法。
背景技术
MOS晶体管通过在栅极施加电压，调节通过沟道区域的电流来产生开关信号。在现有半导体器件制造工艺中，为了提高MOS晶体管的性能，通常采用在MOS晶体管的沟道区域引入应力以提高载流子迁移率。对于PMOS晶体管而言，可以采用嵌入式锗硅技术（EmbeddedSiGe Technology）以在PMOS晶体管的沟道区域产生压应力，进而提高载流子迁移率。所述嵌入式锗硅技术是指在半导体衬底的需要形成源区和漏区的区域中埋置锗硅（SiGe）材料，利用锗硅与硅之间的晶格失配对沟道区域产生压应力。
现有技术提供了一种采用嵌入式锗硅技术形成CMOS的方法，包括：提供半导体衬底，在所述半导体衬底上形成栅极结构；形成位于所述栅极结构侧壁表面的侧墙；形成覆盖NMOS晶体管的阻挡层，刻蚀PMOS晶体管的源区和漏区，形成凹槽；在所述凹槽内沉积锗硅材料，形成嵌入式源区和漏区。由于锗硅材料的晶格常数大于硅材料的晶格常数，可以在PMOS晶体管的沟道区域引入压应力，提高空穴迁移率，提高PMOS晶体管的性能。通常在所述凹槽内沉积锗硅材料采用选择性外延工艺，但是，由于位于半导体衬底各个区域的PMOS晶体管的密度不一，PMOS晶体管的源区和漏区的面积密度不一，即锗硅生长区密度不一，外延过程中，锗硅生长区密度高的区域的反应气体消耗大于锗硅生长区密度低的区域的反应气体消耗，而通常锗硅外延工艺中反应物输运速率主导了外延速率，容易导致PMOS晶体管低密度区的锗硅沉积高度大于PMOS晶体管高密度区的锗硅沉积高度，均一性差。
请参考图1，图1示出了现有技术形成的具有嵌入式源区和漏区的PMOS晶体管的剖面结构示意图，包括：半导体衬底100，所述半导体衬底100具有第一区域Ⅰ和第二区域Ⅱ，所述第一区域Ⅰ和第二区域Ⅱ之间通过隔离结构101隔离；所述第一区域Ⅰ和所述第二区域Ⅱ具有PMOS晶体管，所述第一区域Ⅰ的PMOS晶体管密度小于第二区域Ⅱ的PMOS晶体管密度，也即所述第一区域Ⅰ的PMOS晶体管源区和漏区的锗硅生长区密度小于第二区域Ⅱ的PMOS晶体管源区和漏区的锗硅生长区密度；所述PMOS晶体管包括，位于所述半导体衬底100表面上的栅介质层（未图示），位于所述栅介质层上的栅极102，位于所述栅介质层和栅极102侧壁表面的偏移侧墙103，位于所述栅极102两侧的半导体衬底内的嵌入式源区和漏区。在晶体管的形成过程中，由于不同区域的PMOS晶体管的锗硅生长区密度不同，导致所述第一区域Ⅰ所形成的嵌入式源区和漏区104a的高度大于所述第二区域Ⅱ所形成的嵌入式源区和漏区104b的高度。
后续再对PMOS晶体管的锗硅嵌入式源区和漏区进行离子注入，由于所述第一区域Ⅰ所形成的嵌入式源区和漏区104a的高度大于所述第二区域Ⅱ所形成的嵌入式源区和漏区104b的高度，容易导致掺杂分布不一致；在形成嵌入式源区和漏区的导电插塞时，由于通孔刻蚀深度的不一，容易导致高电阻或高泄露电流。因此，现有技术形成的PMOS晶体管的良率不高，性能不佳。
发明内容
本发明解决的问题是现有技术形成的PMOS晶体管的良率不高，性能不佳。
为解决上述问题，本发明提供了一种MOS晶体管的形成方法，包括：提供半导体衬底，所述半导体衬底具有第一区域和第二区域；在所述第一区域和所述第二区域形成PMOS晶体管，所述PMOS晶体管的源区和漏区构成锗硅生长区，所述第一区域的锗硅生长区密度小于第二区域的锗硅生长区密度；在所述第一区域形成伪锗硅生长区，使所述第一区域的锗硅生长区总密度增加；刻蚀所述第一区域和所述第二区域的锗硅生长区、以及第一区域的伪锗硅生长区，形成凹槽；在所述凹槽内沉积锗硅材料，形成PMOS晶体管的嵌入式源区和漏区、以及伪锗硅区。
可选的，在所述第一区域形成伪锗硅生长区后，使第一区域的锗硅生长区总密度为第二区域锗硅生长区密度的0.5～1.1倍。
可选的，在所述第一区域形成伪锗硅生长区后，使第一区域的锗硅生长区总密度与第二区域的锗硅生长区密度相等。
可选的，所述伪锗硅生长区在形成所述第一区域和所述第二区域的PMOS晶体管的同时形成。
可选的，形成所述伪锗硅生长区包括形成伪有源区。
可选的，所述伪锗硅生长区为伪有源区。
可选的，还包括，在所述伪有源区上形成栅极结构，在所述栅极结构两侧的伪有源区内形成伪源区和漏区，构成伪PMOS晶体管。
可选的，所述伪锗硅生长区为伪PMOS晶体管的伪源区和漏区。
可选的，所述伪PMOS晶体管与所述第一区域的PMOS晶体管结构相同，或者所述伪PMOS晶体管与所述第二区域的PMOS晶体管结构相同。
可选的，所述伪锗硅生长区为伪有源区、和伪PMOS晶体管的伪源区和漏区的混合区。
可选的，所述第一区域为静态随机存储器的外围逻辑区域。
可选的，所述第二区域为静态随机存储器的存储区域。
可选的，所述第二区域的锗硅生长区密度为7%～20%。
可选的，还包括，在所述半导体衬底上形成NMOS晶体管。
可选的，还包括，在形成所述凹槽之前，形成覆盖所述NMOS晶体管的保护层，所述保护层暴露出所述第一区域和所述第二区域的锗硅生长区、以及第一区域的伪锗硅生长区。
可选的，所述保护层的材料为氮化硅或者以氮化硅为主的氧化硅和氮化硅的混合薄膜。
可选的，还包括，在形成PMOS晶体管的嵌入式源区和漏区、以及伪锗硅区后，形成所述PMOS晶体管和所述NMOS晶体管的主侧墙。
可选的，还包括，在形成主侧墙后，对所述PMOS晶体管的嵌入式源区和漏区进行离子注入。
可选的，还包括，在对所述PMOS晶体管的嵌入式源区和漏区进行离子注入前，形成覆盖NMOS晶体管的光刻胶层。
可选的，在所述凹槽内沉积锗硅材料采用选择性外延工艺。
与现有技术相比，本发明技术方案具有以下优点：
本发明实施例的MOS晶体管的形成方法中，由于第一区域的锗硅生长区密度小于第二区域的锗硅生长区密度，通过在所述第一区域形成伪锗硅生长区，增加所述第一区域的锗硅生长区总密度增加。后续刻蚀所述第一区域和所述第二区域的锗硅生长区、以及第一区域的伪锗硅生长区，形成凹槽；在所述凹槽内沉积锗硅材料，形成PMOS晶体管的嵌入式源区和漏区、以及伪锗硅区。由于通过在所述第一区域形成伪锗硅生长区，增加了所述第一区域的锗硅生长区总密度，在锗硅材料的沉积过程中，所述第一区域与所述第二区域对反应气体的消耗相等或接近，第一区域和第二区域的反应气体密度相同，而锗硅材料沉积工艺中的沉积速率通常由沉积工艺中反应物输运速率主导，因此在第一区域和第二区域反应气体密度相同的情况下，所述第一区域和所述第二区域的锗硅材料的生长速率相同，所形成的嵌入式源区和漏区的高度相同。后续对第一区域和第二区域的PMOS晶体管嵌入式源区和漏区进行离子注入，离子掺杂分布一致；在嵌入式源区和漏区上形成导电插塞时，通孔刻蚀深度一致。因此，本发明实施例所形成的PMOS晶体管的良率高，性能好。
附图说明
图1是现有技术形成的MOS晶体管的剖面结构示意图；
图2至图11是本发明实施例的MOS晶体管的形成过程的结构示意图。
具体实施方式
由背景技术可知，现有技术形成的PMOS晶体管的良率不高，性能不佳。
本发明的发明人通过研究现有技术形成具有嵌入式锗硅源区和漏区的PMOS晶体管形成方法，发现锗硅材料的沉积通常采用化学气相沉积工艺，而化学气相沉积的沉积速率主要由反应物输运速率（Reactant transport velocity）和化学反应速率（Chemicalreaction rate）来决定。当反应物输运速率较低时，沉积速率由反应物输运速率主导；当反应物输运速率足够高时，沉积速率由化学反应速率主导。锗硅材料的沉积过程是选择性外延的过程，锗硅材料仅形成于硅材料表面，而不会形成于氮化硅或者氧化硅表面。如果反应物输运速率过高，较高的外延速率会导致外延选择性的降低，锗硅材料会形成于氮化硅或者氧化硅表面，另外，较高的外延速率还会导致所形成锗硅材料的缺陷增加，降低锗硅材料的晶格质量。因此，通常锗硅材料的外延速率由反应物输运速率主导。因此，请继续参考图1，在晶体管的形成过程中，由于第一区域Ⅰ的PMOS晶体管密度小于第二区域Ⅱ的PMOS晶体管密度，锗硅外延过程中，第一区域Ⅰ的反应气体消耗小于第二区域Ⅱ的反应气体消耗，第一区域Ⅰ的锗硅外延速率大于第二区域Ⅱ的锗硅外延速率，导致在第一区域Ⅰ形成的嵌入式源区和漏区的高度大于第二区域Ⅱ形成的嵌入式源区和漏区的高度，继而影响所形成的PMOS晶体管的良率和性能。
基于以上研究，本发明的发明人提出一种MOS晶体管的形成方法，通过在低锗硅生长区密度的第一区域形成伪锗硅生长区，增加第一区域的锗硅生长区总密度，使第一区域的锗硅生长区总密度与第二区域的锗硅生长区密度相等或者相近；后续刻蚀所述第一区域和所述第二区域的锗硅生长区、以及第一区域的伪锗硅生长区，形成凹槽；在所述凹槽内沉积锗硅材料，形成嵌入式源区和漏区、以及伪锗硅区。由于所述第一区域的锗硅生长区总密度与第二区域的锗硅生长区密度相同或者相近，其对反应气体的消耗也相等或者相近，第一区域和第二区域的反应气体密度相同，在反应物输运速率主导沉积速率的情况下，所述第一区域和第二区域的锗硅材料的沉积速率相同，所形成的嵌入式源区和漏区的高度相同。后续形成的PMOS晶体管的良率高、性能好。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
需要说明的是，提供这些附图的目的是有助于理解本发明的实施例，而不应解释为对本发明的不当的限制。为了更清楚起见，图中所示尺寸并未按比例绘制，可能会做放大、缩小或其他改变。
图2至图11是本发明实施例的MOS晶体管的形成过程的结构示意图。
请参考图2，提供半导体衬底200，所述半导体衬底200具有第一区域Ⅰ和第二区域Ⅱ；在所述第一区域Ⅰ和第二区域Ⅱ形成PMOS晶体管，所述PMOS晶体管的源区和漏区构成锗硅生长区，所述第一区域Ⅰ的锗硅生长区密度小于第二区域Ⅱ的锗硅生长区密度。
所述半导体衬底200可以是硅衬底或者绝缘体上硅（SOI）衬底，所述半导体衬底200也可以是锗衬底、锗硅衬底、砷化镓衬底或者绝缘体上锗衬底。本实施例中，所述半导体衬底200为硅衬底，所述半导体衬底200作为后续工艺的工作平台。所述半导体衬底200具有第一区域Ⅰ和第二区域Ⅱ，所述第一区域Ⅰ和第二区域Ⅱ之间通过隔离结构201隔离。本实施例中，所述隔离结构201为浅沟槽隔离结构，用于将所述半导体衬底200内的有源区相隔离，所述浅沟槽隔离结构的形成方法可参考现有工艺，在此不再赘述。
在所述第一区域Ⅰ和第二区域Ⅱ形成PMOS晶体管，所述PMOS晶体管包括，位于半导体衬底200表面上的栅介质层（未图示），位于所述栅介质层上的栅极203，位于所述栅极上的硬掩膜层202，位于所述栅介质层、栅极203和硬掩膜层202侧壁表面的偏移侧墙（OffsetSpacer）204。在形成PMOS晶体管的过程中，还包括在所述半导体衬底200内进行轻掺杂漏区注入（LDD：Lightly Doped Drain），所述LDD掺杂通过分散沿漏极夹断区指向LDD区域的强电场，可以抑制阈值电压降低，减小漏电流并增强抗热载流子能力。形成所述PMOS晶体管的具体工艺可参考现有技术，在此不再赘述。
本实施例中，所述第一区域Ⅰ在后续工艺中形成静态随机存储器（SRAM：StaticRandom Access Memory）的外围逻辑区域，所述第二区域Ⅱ在后续工艺中形成静态随机存储器的存储区域，由于静态随机存储器存储区域晶体管结构规则，晶体管密度大，因此所述第二区域Ⅱ的PMOS晶体管的密度大于所述第一区域Ⅰ的PMOS晶体管密度，所述PMOS晶体管的源区和漏区构成锗硅生长区，即所述第二区域Ⅱ的锗硅生长区密度大于所述第一区域Ⅰ的锗硅生长区密度。需要说明的是，所述第一区域Ⅰ和所述第二区域Ⅱ用于划分半导体衬底200上具有不同锗硅生长区密度的区域，而不应以其内的晶体管的功能来限定。
本实施例中，在所述第一区域Ⅰ和第二区域Ⅱ形成PMOS晶体管的同时，在所述半导体衬底200上形成NMOS晶体管。如图1所示，图1中为了绘图简洁明了起见，所述NMOS晶体管位于所述半导体衬底200的第三区域Ⅲ。在其他实施例中，所述NMOS晶体管位于所述第一区域Ⅰ和/或第二区域Ⅱ，例如，NMOS晶体管位于所述半导体衬底的第二区域Ⅱ，与位于第二区域Ⅱ的PMOS晶体管共同构成静态随机存储器的存储单元。需要说明的是，所述NMOS晶体管形成于所述半导体衬底200的P型阱区，所述PMOS晶体管形成于半导体衬底200的N型阱区，NMOS晶体管和PMOS晶体管之间通过位于半导体衬底200内的隔离结构201相互隔离。
请参考图3，图3是本发明实施例中MOS晶体管的俯视结构示意图，图中为了简洁明了起见，仅示出了有源区210和栅极203。所述第一区域Ⅰ在后续工艺中形成静态随机存储器的外围逻辑区域，所述第二区域Ⅱ在后续工艺中形成静态随机存储器的存储区域，所述第二区域Ⅱ的PMOS晶体管的密度大于所述第一区域Ⅰ的PMOS晶体管密度，所述第二区域Ⅱ的锗硅生长区密度大于所述第一区域Ⅰ的锗硅生长区密度，其中，所述第一区域Ⅰ的锗硅生长区密度是指第一区域Ⅰ中的PMOS晶体管的源区和漏区占第一区域Ⅰ面积的百分比，所述第二区域Ⅱ的锗硅生长区密度是指第二区域Ⅱ中的PMOS晶体管的源区和漏区占第二区域Ⅱ面积的百分比。本实施例中，所述第二区域Ⅱ的锗硅生长区密度为7%～20%，所述第一区域Ⅰ的锗硅生长区密度为0%～7%。
请参考图4，在所述第一区域Ⅰ形成伪锗硅生长区220，使所述第一区域Ⅰ的锗硅生长区总密度增加。所述第一区域Ⅰ的锗硅生长区总密度是指所述第一区域Ⅰ的PMOS晶体管的源区和漏区构成的锗硅生长区与在第一区域Ⅰ形成的伪锗硅生长区220总和的密度。本实施例中，所述伪锗硅生长区220由伪有源区221构成。所述伪有源区221在形成所述第一区域Ⅰ和所述第二区域Ⅱ的PMOS晶体管的同时，通过在布图设计（layout）中添加伪有源区221的光罩，在第一区域Ⅰ内形成；后续在锗硅材料沉积过程中添加相关的光罩设计，在所述伪有源区221沉积锗硅材料形成伪锗硅区。采用伪有源区221作为伪锗硅生长区220可以降低工艺复杂度，节省制造成本，另外采用伪有源区作为伪锗硅生长区220可以使所述第一区域Ⅰ的锗硅生长区总密度的调节范围更大。
在其他实施例中，所述伪锗硅生长区220还可以为伪PMOS晶体管的伪源区和漏区。在一实施例中，如图5所示，所述伪锗硅生长区220由伪PMOS晶体管的伪源区和漏区构成，所述伪PMOS晶体管与所述第一区域Ⅰ的PMOS晶体管结构相同；在另一实施例中，如图6所示，所述伪锗硅生长区220由伪PMOS晶体管的伪源区和漏区构成，所述伪PMOS晶体管与所述第二区域Ⅱ的PMOS晶体管结构相同。在图5和图6中为了简洁明了起见，所述伪PMOS晶体管仅示出了伪有源区221和伪栅极222。当所述伪锗硅生长区220由伪PMOS晶体管的漏区和漏区构成时，所述伪PMOS晶体管在所述第一区域Ⅰ和所述第二区域Ⅱ的PMOS晶体管的同时，通过在布图设计中添加与伪PMOS晶体管相关的光罩设计形成。形成所述伪PMOS晶体管包括形成伪有源区221、在所述伪有源区上形成伪栅介质层和位于伪栅介质层上的伪栅极222、在所述伪栅极两侧的伪有源区内形成伪源区和漏区、以及其他相关结构；并在后续的锗硅材料沉积过程中添加相关的光罩设计，在所述伪PMOS晶体管的伪源区和漏区沉积锗硅材料形成伪锗硅区。以伪PMOS晶体管的伪源区和漏区作为伪锗硅生长区220时，由于伪锗硅生长区220的生长环境更接近常规PMOS晶体管，与以伪有源区作为伪锗硅生长区220相比，对所述第一区域Ⅰ的PMOS晶体管的应力环境不会产生负面影响，不会影响所述第一区域Ⅰ的PMOS晶体管的形成。
需要说明的是，所述伪锗硅生长区220在形成所述第一区域Ⅰ和所述第二区域Ⅱ的PMOS晶体管的同时形成。即在形成所述第一区域Ⅰ和第二区域Ⅱ的PMOS晶体管的布图设计中添加与伪锗硅生长区220相关的布图设计，使得在形成所述第一区域Ⅰ和所述第二区域Ⅱ的PMOS晶体管的同时形成伪锗硅生长区220。所述伪锗硅生长区220可以为伪有源区；所述伪锗硅生长区220也可以为伪PMOS晶体管的伪源区和漏区，所述伪PMOS晶体管与第一区域Ⅰ的PMOS晶体管结构相同或者与第二区域Ⅱ的PMOS晶体管结构相同；所述伪锗硅生长区220还可以为伪有源区、与第一区域ⅠPMOS晶体管结构相同的伪PMOS晶体管的伪源区和漏区、和与第二区域ⅡPMOS晶体管结构相同的伪PMOS晶体管的伪源区和漏区中的两者或者三者构成的混合锗硅生长区。
在所述第一区域Ⅰ形成伪锗硅生长区220后，使第一区域Ⅰ的锗硅生长区总密度增加，例如，使所述第一区域Ⅰ的锗硅生长区总密度为第二区域Ⅱ锗硅生长区密度的0.5～1.1倍，较佳的使第一区域Ⅰ的锗硅生长区总密度与第二区域Ⅱ的锗硅生长区密度相等。后续刻蚀所述第一区域Ⅰ和所述第二区域Ⅱ的锗硅生长区、以及第一区域Ⅰ的伪锗硅生长区220，形成凹槽，在所述凹槽内沉积锗硅材料，所述第一区域Ⅰ和所述第二区域Ⅱ对形成锗硅材料的反应气体的消耗相同，沉积速率相同，使在第一区域Ⅰ和第二区域Ⅱ形成的嵌入式源区和漏区的高度相同，均一性好。
请参考图7，形成覆盖所述NMOS晶体管的保护层205，所述保护层205暴露出所述第一区域Ⅰ和所述第二区域Ⅱ的锗硅生长区、以及第一区域Ⅰ的伪锗硅生长区。
具体的，形成覆盖所述半导体衬底200的保护材料层（未图示），所述保护材料层覆盖PMOS晶体管、NMOS晶体管和伪锗硅生长区；形成覆盖NMOS晶体管的光刻胶层；以所述光刻胶层为掩膜，刻蚀所述保护材料层，直至暴露出所述半导体衬底200表面，形成覆盖NMOS晶体管的保护层205，同时形成位于PMOS晶体管和伪PMOS晶体管偏移侧墙204表面的外延临时侧墙（未图示）；去除所述光刻胶层。本实施例中，所述保护材料层的材料为氮化硅层，刻蚀所述氮化硅层的工艺为反应离子刻蚀，刻蚀气体包括四氟化碳、氧气和氦气，具体参数可参考现有工艺，在此不再赘述。由于反应离子刻蚀具有较好的各向异性，刻蚀完成后，位于NMOS晶体管表面被光刻胶层覆盖的氮化硅层保留形成保护层205，位于PMOS晶体管的偏移侧墙204侧壁表面的氮化硅层保留形成外延临时侧墙，其余区域的氮化硅层被去除。在其他实施例中，所述保护层205还可以为以氮化硅为主的氧化硅和氮化硅的混合薄膜。
所述保护层205在后续刻蚀第一区域Ⅰ和所述第二区域Ⅱ的锗硅生长区、以及第一区域Ⅰ的伪锗硅生长区的工艺过程中，保护NMOS晶体管的源区和漏区免受损伤，并且在锗硅选择性生长时不在NMOS晶体管区域的保护层205上生长锗硅材料。
请参考图8，刻蚀所述第一区域Ⅰ和所述第二区域Ⅱ的锗硅生长区、以及第一区域Ⅰ的伪锗硅生长区，形成凹槽206。
具体的，以PMOS晶体管和伪PMOS晶体管的栅极和外延临时侧墙、以及覆盖NMOS晶体管的保护层205为掩膜，刻蚀所述第一区域Ⅰ和所述第二区域Ⅱ的锗硅生长区、以及第一区域Ⅰ的伪锗硅生长区，形成凹槽206。本实施例中，所述凹槽206的形状为Sigma形，所述Sigma形凹槽在凹槽的中部具有指向晶体管沟道区域的凸出的尖端。后续在所述Sigma凹槽内外延填充锗硅材料时，锗硅材料填充满整个凹槽，在所述凹槽凸出的尖端处的锗硅材料更靠近PMOS晶体管的沟道区域，可以增加在PMOS晶体管的沟道区域引入的应力。形成所述Sigma形凹槽的工艺为，首先进行等离子体刻蚀，所述等离子体刻蚀的参数包括：刻蚀气体包括HBr、O2、He、Cl2和NF3，所述HBr流量为100～1000sccm，O2流量为2～20sccm，He流量为100～1000sccm，Cl2流量为2～200sccm，NF3流量为2～200sccm，刻蚀气压为10～200mTorr，偏压为0～400V，时间为5～60s；在等离子体刻蚀后进行湿法刻蚀，所述湿法刻蚀工艺采用TMAH（四甲基氢氧化铵）溶液，TMAH溶液的温度为15～17摄氏度，时间为20～500秒。在本发明的其他实施例中，所述湿法刻蚀还可以采用氢氧化钾溶液或者氨水溶液。
请参考图9，在所述凹槽206（参考图8）内沉积锗硅材料，形成PMOS晶体管的嵌入式源区和漏区207、以及伪锗硅区（未图示）。
具体的，在所述凹槽206内沉积锗硅材料采用选择性外延工艺。所述选择性外延工艺可以为超高真空化学气相沉积（UHVCVD）或者分子束外延（MBE）。所述选择性外延工艺通过调节外延参数，利用外延材料在硅或者多晶硅表面的吸附大于在氧化物或者氮化物表面的吸附来实现外延生长的选择性，在硅或者多晶硅表面形成具有相同或者类似晶格排列的材料。本实施例中，所述半导体衬底200为硅，所述凹槽206的底部和侧壁表面也为硅，采用超高真空化学气相沉积工艺在所述凹槽206内外延锗硅材料，形成嵌入式源区和漏区207、以及伪锗硅区。在一实施例中，所述超高真空化学气相沉积的工艺参数包括：反应气体包括硅源气体和锗源气体，所述硅源气体为SiH4或者SiH2Cl2，流量为1sccm～1000sccm；所述锗源气体为GeH4，流量为1sccm～1000sccm；反应温度为500摄氏度～800摄氏度；反应气压为1Torr～100Torr。所述NMOS晶体管表面覆盖有保护层205，所述PMOS晶体管的栅极203的顶表面和侧壁表面分别覆盖有硬掩膜层202和外延临时侧墙，所述保护层205、硬掩膜层202和外延临时侧墙的材料为氮化硅，因此在选择性外延过程中，所述锗硅材料不会形成于所述NMOS晶体管表面、所述PMOS晶体管和伪PMOS晶体管的栅极顶表面和侧壁表面，而仅形成于所述凹槽206内。位于所述PMOS晶体管的原源区和漏区位置的锗硅材料构成嵌入式源区和漏区207，位于原伪锗硅生长区的锗硅材料构成伪锗硅区。
本实施例中，在所述半导体衬底200的第一区域Ⅰ形成有伪锗硅生长区，使所述第一区域Ⅰ的锗硅生长区总密度增加，使第一区域Ⅰ的锗硅生长区总密度与第二区域Ⅱ的锗硅生长区密度相等或者相近。因此在所述凹槽206内采用选择性外延工艺形成锗硅材料时，所述第一区域Ⅰ与所述第二区域Ⅱ对外延过程中反应气体的消耗一致，第一区域Ⅰ和第二区域Ⅱ的反应气体密度相同，而通常锗硅外延工艺中反应物输运速率（Reactant transportvelocity）主导外延薄膜的生长速率，因此所述第一区域Ⅰ和所述第二区域Ⅱ的锗硅材料的生长速率相同，所形成的嵌入式源区和漏区207的高度相同，均一性好。
请参考图10，在所述PMOS晶体管和NMOS晶体管的偏移侧墙204的侧壁表面形成主侧墙（Main Spacer）208。
具体的，首先去除覆盖所述NMOS晶体管的保护层205（参考图9），去除所述保护层205的工艺可以为干法刻蚀或者湿法刻蚀；接着形成覆盖所述PMOS晶体管、以及NMOS晶体管的侧墙材料层（未图示），所述侧墙材料层的材料可以为氮化硅、氧化硅、氮氧化硅或者低介电常数介质材料，形成所述侧墙材料层的工艺为化学气相沉积或者原子层沉积；采用干法刻蚀工艺回刻蚀所述侧墙材料层，直至暴露出所述半导体衬底200表面，形成位于所述PMOS晶体管和所述NMOS晶体管的偏移侧墙204的侧壁表面的主侧墙208。
请参考图11，形成覆盖NMOS晶体管的光刻胶层209，对所述嵌入式源区和漏区207进行离子注入。
具体的，采用光刻工艺形成覆盖NMOS晶体管的光刻胶层209，所述光刻胶层209用于在后续的离子注入工艺中保护NMOS晶体管的源区和漏区。对所述嵌入式源区和漏区207进行P型离子注入，所述P型离子可以为硼离子、铟离子或者镓离子。由于所述第一区域Ⅰ的锗硅生长区总密度和所述第二区域Ⅱ的锗硅生长区密度相等或者相近，通过选择性外延工艺所形成的锗硅嵌入式源区和漏区的高度相同，采用相同注入能量和剂量的情况下，对所述第一区域Ⅰ和第二区域Ⅱ的PMOS晶体管的嵌入式源区和漏区进行离子注入后，掺杂分布（Doping profile）一致。
后续工艺中，去除覆盖NMOS晶体管的光刻胶层209，形成覆盖PMOS晶体管的光刻胶层，对NMOS晶体管的源区和漏区进行N型离子注入；形成覆盖所述PMOS晶体管和NMOS晶体管的介质层，并对所述介质层进行平坦化处理；在所述介质层内形成通孔，所述通孔暴露出PMOS晶体管源区和/或漏区表面；在所述通孔内形成导电插塞。具体工艺可参考现有工艺，在此不再赘述。由于本实施例中，所述第一区域Ⅰ和所述第二区域Ⅱ的嵌入式源区和漏区的高度一致，刻蚀介质层形成的通孔的深度一致，导电插塞形貌一致，所形成的PMOS晶体管的良率高，性能较佳。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种MOS晶体管的形成方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底具有第一区域和第二区域；
在所述第一区域和所述第二区域形成PMOS晶体管，所述PMOS晶体管的源区和漏区构成锗硅生长区，所述第一区域的锗硅生长区密度小于第二区域的锗硅生长区密度；
在所述第一区域形成伪锗硅生长区，使所述第一区域的锗硅生长区总密度增加；
刻蚀所述第一区域和所述第二区域的锗硅生长区、以及第一区域的伪锗硅生长区，形成凹槽；
在所述凹槽内沉积锗硅材料，形成PMOS晶体管的嵌入式源区和漏区、以及伪锗硅区。
2.如权利要求1所述的MOS晶体管的形成方法，其特征在于，在所述第一区域形成伪锗硅生长区后，使第一区域的锗硅生长区总密度为第二区域锗硅生长区密度的0.5～1.1倍。
3.如权利要求2所述的MOS晶体管的形成方法，其特征在于，在所述第一区域形成伪锗硅生长区后，使第一区域的锗硅生长区总密度与第二区域的锗硅生长区密度相等。
4.如权利要求1所述的MOS晶体管的形成方法，其特征在于，所述伪锗硅生长区在形成所述第一区域和所述第二区域的PMOS晶体管的同时形成。
5.如权利要求1所述的MOS晶体管的形成方法，其特征在于，形成所述伪锗硅生长区包括形成伪有源区。
6.如权利要求5所述的MOS晶体管的形成方法，其特征在于，所述伪锗硅生长区为伪有源区。
7.如权利要求5所述的MOS晶体管的形成方法，其特征在于，还包括，在所述伪有源区上形成栅极结构，在所述栅极结构两侧的伪有源区内形成伪源区和漏区，构成伪PMOS晶体管。
8.如权利要求7所述的MOS晶体管的形成方法，其特征在于，所述伪锗硅生长区为伪PMOS晶体管的伪源区和漏区。
9.如权利要求8所述的MOS晶体管的形成方法，其特征在于，所述伪PMOS晶体管与所述第一区域的PMOS晶体管结构相同，或者所述伪PMOS晶体管与所述第二区域的PMOS晶体管结构相同。
10.如权利要求7所述的MOS晶体管的形成方法，其特征在于，所述伪锗硅生长区为伪有源区、和伪PMOS晶体管的伪源区和漏区的混合区。
11.如权利要求1所述的MOS晶体管的形成方法，其特征在于，所述第一区域为静态随机存储器的外围逻辑区域。
12.如权利要求1所述的MOS晶体管的形成方法，其特征在于，所述第二区域为静态随机存储器的存储区域。
13.如权利要求12所述的MOS晶体管的形成方法，其特征在于，所述第二区域的锗硅生长区密度为7%～20%。
14.如权利要求1所述的MOS晶体管的形成方法，其特征在于，还包括，在所述半导体衬底上形成NMOS晶体管。
15.如权利要求14所述的MOS晶体管的形成方法，其特征在于，还包括，在形成所述凹槽之前，形成覆盖所述NMOS晶体管的保护层，所述保护层暴露出所述第一区域和所述第二区域的锗硅生长区、以及第一区域的伪锗硅生长区。
16.如权利要求15所述的MOS晶体管的形成方法，其特征在于，所述保护层的材料为氮化硅或者以氮化硅为主的氧化硅和氮化硅的混合薄膜。
17.如权利要求14所述的MOS晶体管的形成方法，其特征在于，还包括，在形成PMOS晶体管的嵌入式源区和漏区、以及伪锗硅区后，形成所述PMOS晶体管和所述NMOS晶体管的主侧墙。
18.如权利要求17所述的MOS晶体管的形成方法，其特征在于，还包括，在形成主侧墙后，对所述PMOS晶体管的嵌入式源区和漏区进行离子注入。
19.如权利要求18所述的MOS晶体管的形成方法，其特征在于，还包括,在对所述PMOS晶体管的嵌入式源区和漏区进行离子注入前，形成覆盖NMOS晶体管的光刻胶层。
20.如权利要求1所述的MOS晶体管的形成方法，其特征在于，在所述凹槽内沉积锗硅材料采用选择性外延工艺。
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