CN105244375B - 具有突变隧穿结的pnin/npip型ssoi tfet及制备方法 - Google Patents

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Abstract

本发明涉及一种具有突变隧穿结的PNIN/NPIP型SSOI TFET及制备方法，该制备方法包括：制备SSOI衬底；形成浅沟槽隔离；光刻形成漏区图形，带胶离子注入形成漏区；干法刻蚀形成源区沟槽；采用离子注入工艺向源区沟槽的侧壁倾斜一定角度注入离子，在源区沟槽内淀积Si材料并进行原位掺杂形成源区；在衬底上表面形成栅介质层和前栅极层，刻蚀形成前栅，在衬底下表面形成背栅极层，刻蚀形成背栅；光刻引线窗口，淀积金属，光刻引线，形成源/漏、前/背栅引线。本发明可有效的提高TFET的驱动电流并降低其亚阈斜率。

Description

具有突变隧穿结的PNIN/NPIP型SSOI TFET及制备方法
技术领域
本发明属于半导体集成电路技术领域，尤其涉及一种具有突变隧穿结的PNIN/NPIP型SSOI TFET及制备方法。
背景技术
集成电路(Integrated Circuit, 简称IC)技术遵循“Moore定律”的发展进入了纳米尺度，来自短沟道效应、寄生效应以及量子隧穿等问题的挑战使得传统的微电子器件技术越来越难以满足IC技术持续发展的要求，特别是日益严重的功耗问题，已经成为延续“Moore定律”的最大瓶颈。
隧穿场效应晶体管 (Tunneling Field Effect Transistor, 简称TFET) 采用带带隧穿物理机制，使其亚阈摆幅不受传统MOSFET亚阈摆幅极限值KT/q的限制，并且具有关态电流小，频率特性好以及静态功耗低等优势，被认为是延续“Moore定律”的重要途径。
TFET器件的基本结构为栅控PIN二极管，通过栅电压调节本征区(Intrinsic, 简称I区 )表面载流子面密度及其相应的能带结构，控制载流子隧穿几率，实现器件工作状态的改变。但是，传统Si基TFET器件突破60 mV/dec 的实验报道并不多，并且TFET器件的亚阈值斜率还是栅电压的函数，其值随着栅电压的增大而趋于恶化，因此，降低该器件的平均亚阈值斜率是一个难点问题。另外，Si材料为间接带隙半导体，且禁带宽度比较大，限制了TFET器件的隧穿几率，因此，与传统MOSFET器件相比，该器件的驱动电流较小。如何提高TFET器件的驱动电流是目前关注的一个热点。
发明内容
为了增大现有Si基TFET器件的驱动电流以及降低其亚阈值斜率，本发明提出一种具有突变隧穿结的PNIN/NPIP型SSOI TFET及制备方法，可有效提高TFET器件的驱动电流以及降低亚阈斜率。
本发明提出的一种具有突变隧穿结的PNIN/NPIP型SSOI TFET，其结构如图3所示。该TFET器件与传统TFET器件结构的主要区别是在其有源区的材料为应变Si，并且其P区和I区(I区和N区)之间有一高掺杂的N型(P型)薄层。
具体地，本发明实施例提出的一种具有突变隧穿结的PNIN/NPIP型SSOI TFET的制备方法，包括步骤：
(a)制备SSOI衬底；
(b)在所述SSOI衬底上采用干法刻蚀工艺形成浅沟槽隔离；
(c)在所述SSOI衬底上的指定漏区位置处光刻形成漏区图形，采用注入工艺进行离子注入形成漏区；
(d)在所述SSOI衬底上指定源区位置处采用干法刻蚀工艺形成源区沟槽；
(e)采用离子注入工艺向所述源区沟槽的侧壁倾斜一定角度注入离子，以在沟道内靠近所述源区沟槽的侧壁处形成薄层掺杂区，且所述薄层掺杂区的掺杂类型与所述漏区的掺杂类型相同；
(f)在所述源区沟槽内淀积硅材料，并同时进行原位掺杂形成源区；源区的掺杂浓度高于漏区的掺杂浓度；
(g)在所述SSOI衬底表面形成栅介质层和前栅极层，采用干法刻蚀工艺形成前栅，在所述SSOI衬底的背面形成背栅极层，采用干法刻蚀工艺形成背栅；
(h)光刻引线窗口，淀积金属，光刻引线，形成所述源区、所述漏区、所述前栅和所述背栅的金属引线，最终形成具有突变隧穿结的PNIN/NPIP型SSOI TFET。
此外，本发明又一实施例提出的一种具有突变隧穿结的PNIN/NPIP型SSOI TFET，由上述实施例的具有突变隧穿结的PNIN/NPIP型SSOI TFET的制备方法制得。
本发明采用智能剥离技术制备SSOI衬底，其中应变Si层是直接位于绝缘层上，其下不存在应变诱发层SiGe层，可以防止Ge原子的扩散，并且应变Si层可以做的很薄，应变度可以提高，禁带宽度可以进一步减小，有助于隧穿几率的增大，进而提高TFET器件的性能；在漏区通过带胶离子注入工艺制备，有助于形成缓变掺杂浓度梯度的本征区/漏区结，可有效抑制TFET器件中的双极效应；N型/P型薄层通过刻蚀源区沟槽并利用倾斜离子注入工艺制备，有助于获得较薄的N型/P型薄层，可有效降低工艺难度；源区通过在刻蚀的源区沟槽内选择性外延淀积填充的工艺制备，能够精确限定的隧穿结面积，同时采用原位掺杂，有助于形成陡峭掺杂浓度梯度的隧穿结和掺杂均匀的源区，可有效的提高器件驱动电流及降低亚阈斜率；
由上可知，本发明实施例制备的具有突变隧穿结的PNIN/NPIP型SSOI TFET，其SSOI衬底通过智能剥离技术制备，该结构中应变Si层是直接位于绝缘层上，其下不存在应变诱发层SiGe层，可以防止Ge原子的扩散，并且应变Si层可以做的很薄，应变度可以提高，禁带宽度可以进一步减小，有助于隧穿几率的增大，进而提高TFET器件的性能；其漏区通过带胶离子注入工艺制备，该工艺有助于形成缓变掺杂浓度梯度的本征区/漏区结，可有效抑制TFET器件中的双极效应；其N型/P型薄层通过刻蚀源区沟槽并利用倾斜离子注入工艺制备，有助于获得较薄的N型/P型薄层，可有效降低工艺难度；其源区通过在刻蚀的源区沟槽内选择性外延淀积填充的工艺制备，该工艺能够提供精确限定的隧穿结面积，同时采用原位掺杂，有助于形成具有陡峭掺杂浓度梯度的隧穿结和掺杂均匀的源区，可有效的提高器件驱动电流以及降低亚阈斜率；另外，本发明制备的具有突变隧穿结的PNIN/NPIP型SSOITFET采用全耗尽SSOI衬底、双栅结构，高K栅介质层、限定的源区和漏区掺杂等方法，可进一步提高器件的性能，有望在低功耗领域得到采用，有较高的实用价值。
通过以下参考附图的详细说明，本发明的其它方面和特征变得明显。但是应当知道，该附图仅仅为解释的目的设计，而不是作为本发明的范围的限定，这是因为其应当参考附加的权利要求。还应当知道，除非另外指出，不必要依比例绘制附图，它们仅仅力图概念地说明此处描述的结构和流程。
附图说明
下面将结合附图，对本发明的具体实施方式进行详细的说明。
图1为本发明实施例的一种具有突变隧穿结的PNIN/NPIP型SSOI TFET的制备方法流程图；
图2a-图2i为本发明实施例的一种具有突变隧穿结的PNIN/NPIP型SSOI TFET的制备方法示意图；以及
图3为本发明实施例的一种具有突变隧穿结的PNIN/NPIP型SSOI TFET的结构示意图。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。
实施例一
请参见图1，图1为本发明实施例的一种具有突变隧穿结的PNIN/NPIP型SSOI TFET的制备方法流程图，该制备方法包括如下步骤：
(a)制备SSOI衬底；
(b)在所述SSOI衬底上采用干法刻蚀工艺形成浅沟槽隔离；
(c)在所述SSOI衬底上的指定漏区位置处光刻形成漏区图形，采用注入工艺进行离子注入形成漏区；
(d)在所述SSOI衬底上指定源区位置处采用干法刻蚀工艺形成源区沟槽；
(e)采用离子注入工艺向所述源区沟槽的侧壁倾斜一定角度注入离子，以在沟道内靠近所述源区沟槽的侧壁处形成薄层掺杂区，且所述薄层掺杂区的掺杂类型与所述漏区的掺杂类型相同；
(f)在所述源区沟槽内淀积硅材料，并同时进行原位掺杂形成源区；源区的掺杂浓度高于漏区的掺杂浓度；
(g)在所述SSOI衬底表面形成栅介质层和前栅极层，采用干法刻蚀工艺形成前栅，在所述SSOI衬底的背面形成背栅极层，采用干法刻蚀工艺形成背栅；
(h)光刻引线窗口，淀积金属，光刻引线，形成所述源区、所述漏区、所述前栅和所述背栅的金属引线，最终形成具有突变隧穿结的PNIN/NPIP型SSOI TFET。
对于步骤(a)，可以包括如下步骤：
(a1)在一Si基片上外延生长渐变SiGe层、固定组分的弛豫SiGe层及应变Si层；
(a2)向所述应变Si层表面注入一定剂量的H离子，并与表面包括氧化层的另一Si基片进行键合，剥离处理后，在所述另一Si基片上依次包括所述氧化层、所述应变Si层及所述弛豫SiGe层；
(a3)去除所述另一Si基片上的所述弛豫SiGe层及部分应变Si层形成所述SSOI衬底。
采用智能剥离技术制备SSOI衬底的原因在于，该工艺制造的SSOI衬底中应变Si层是直接位于绝缘层上，其下不存在应变诱发层SiGe层，可以防止Ge原子的扩散，并且应变Si层可以做的很薄；另外，应变Si层的应变度是通过应变诱发层SiGe层的Ge组分来控制，在相对薄的应变Si层厚度下，应变诱发层SiGe层的Ge组分可以进一步增大，使Si的禁带宽度进一步减小，有助于提高Si材料的隧穿几率。该SSOI衬底的底层硅厚度可选10～20nm，该厚度小于Ge组分为0.4时应变Si的临界厚度，且该厚度可有效提高前栅与背栅对TFET器件隧穿结处势垒宽度的控制能力。
对于步骤(b)，可以包括如下步骤：
(b1)在SSOI衬底表面形成第一保护层。
(b2)利用光刻工艺在第一保护层上形成第一隔离区图形。
(b3)利用干法刻蚀工艺在第一隔离区图形的指定位置处刻蚀第一保护层及SSOI衬底以形成浅沟槽隔离。
具体地，第一保护层包括第一二氧化硅(SiO2)层和第一氮化硅（Si3N4）层；则第一保护层的形成包括：在SSOI衬底表面生长二氧化硅(SiO2)以形成第一二氧化硅(SiO2)层；在第一二氧化硅(SiO2)层表面生长氮化硅（Si3N4）以形成第一氮化硅（Si3N4）层。这样做的好处在于，利用二氧化硅(SiO2)的疏松特性，将氮化硅（Si3N4）的应力隔离，使其不能传导进顶层应变Si，保证了顶层应变Si性能的稳定；基于氮化硅（Si3N4）与应变Si在干法刻蚀时的高选择比，利用氮化硅（Si3N4）作为干法刻蚀的掩蔽膜，易于工艺实现。当然，可以理解的是，保护层的层数以及保护层的材料此处不做限制，只要能够形成保护层即可。另外，该浅沟槽隔离是由浅槽隔离 (shallow trench isolation,简称STI) 工艺技术实现的沟槽隔离。
对于步骤(c)，具体可以包括如下步骤：
(c1)利用光刻工艺在所述SSOI衬底的顶层应变Si表面的所述指定漏区位置处光刻形成所述漏区图形；
(c2)利用带胶离子注入方法在所述指定漏区位置处注入离子以形成所述漏区；
(c3)去除光刻胶。
对于步骤（d），具体可以包括如下步骤：
(d1)在所述SSOI衬底的顶层应变Si表面形成保护层；
(d2)利用光刻工艺在所述保护层上形成隔离区图形；
(d3)利用干法刻蚀工艺刻蚀所述保护层及所述顶层应变Si以形成所述源区沟槽。
具体地，该保护层，即第二保护层，包括二氧化硅(SiO2)层和氮化硅（Si3N4）层；则第二保护层的形成包括：在SSOI衬底表面生成二氧化硅(SiO2)以形成二氧化硅(SiO2)层；在二氧化硅(SiO2)层表面生成氮化硅（Si3N4）以形成氮化硅（Si3N4）层。这样做的好处类似于第一保护层的作用，此处不再赘述。
另外，源区沟槽的深度大于第二保护层厚度且小于第二保护层与SSOI衬底顶层应变硅厚度之和，这样可实现隧穿结陡峭的掺杂浓度梯度和可控的隧穿结面积。
对于步骤（e），具体可以包括如下步骤：
(e1)采用倾斜离子注入工艺向所述源区沟槽的侧壁倾斜一定角度注入离子，以在沟道内靠近所述源区沟槽的侧壁处形成薄层掺杂区，且所述薄层掺杂区的掺杂类型与所述漏区的掺杂类型相同；
(e2)利用退火工艺激活所述薄层掺杂区和所述漏区中的杂质。
其中，这样有助于获得较薄的N型/P型薄层，可有效降低工艺难度。
对于步骤(g)，可以包括如下步骤：
(g1)对所述源区沟槽进行平整化处理；
(g2)在所述源区沟槽内在选择性外延生长所述硅材料，同时通入掺杂气体对所述硅材料进行原位掺杂, 以形成所述源区。
对于步骤(f)，可以包括如下步骤：
(f1)利用化学气相淀积方法在所述SSOI衬底的顶层应变Si表面淀积高K材料层，作为所述栅介质层；
(f2)利用化学气相淀积方法在所述栅介质层表面淀积多晶Si材料层，作为所述前栅极层；
(f3)利用干法刻蚀工艺刻蚀所述栅介质层和所述前栅极层形成所述前栅；
(f4) 利用化学气相淀积方法在所述SSOI衬底的底层Si表面淀积金属层，作为所述背栅极层；
(f5)利用干法刻蚀工艺刻蚀所述背栅极层形成背栅。
具体地，利用选择性单晶硅外延生长方法进行选择性外延生长，使其完全填充沟槽，同时通入掺杂气体对源区进行原位掺杂，并实现掺杂元素的原位激活，形成高掺杂源区。这样在形成源区时可以形成杂质分布均匀、且高掺杂浓度的源区和薄层掺杂区可以形成陡峭的PN结，以利于隧穿几率的提高。另外，栅介质层材料可以选用铪基材料(为高介电常数材料中的一类)，如HfO2、HfSiO、HfSiON、HfTaO、HfTiO 或HfZrO中的一种或其组合，也可以选用其他高介电常数材料，如Al2O3、La2O3、ZrO2 或LaAlO 中的一种或其组合，或者选用其他高介电常数材料与铪基材料的组合；
对于步骤（h），具体可以包括如下步骤：
（h1）在SSOI衬底表面及背面生成二氧化硅；
（h2）在源区、漏区、前栅区、背栅区上光刻引线孔；
（h3）淀积金属，光刻引线，形成源区金属引线、漏区金属引线、前栅区金属引线和背栅区金属引线。
本发明实施例制备的具有突变隧穿结的PNIN/NPIP型SSOI TFET，其SSOI衬底通过智能剥离技术制备，该结构中应变Si层是直接位于绝缘层上，其下不存在应变诱发层SiGe层，可以防止Ge原子的扩散，并且应变Si层可以做的很薄，有助于提高TFET器件的性能；其漏区通过带胶离子注入工艺制备，该工艺有助于形成缓变掺杂浓度梯度的本征区/漏区结，可有效抑制TFET器件中的双极效应；其薄层掺杂区通过刻蚀源区沟槽并利用倾斜离子注入工艺制备，有助于获得较薄的薄层，可有效降低工艺难度；其源区通过在刻蚀的源区沟槽内选择性外延淀积填充的工艺制备，该工艺能够提供精确限定的隧穿结面积，同时采用原位掺杂，有助于形成具有陡峭掺杂浓度梯度的隧穿结和掺杂均匀的源区，可有效的提高器件驱动电流以及降低亚阈斜率。另外，本发明制备的具有突变隧穿结的PNIN/NPIP型SSOITFET采用全耗尽SSOI衬底、双栅结构，高K栅介质层、限定的源区和漏区掺杂等方法，可进一步提高器件的性能，有望在低功耗领域得到采用，有较高的实用价值。
另外，本发明所涉及的诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。
实施例二
请参见图2a-2i，图2a-图2i为本发明实施例的一种具有突变隧穿结的PNIN/NPIP型SSOI TFET的制备方法示意图，以制备沟道长度45nm的具有突变隧穿结的PNIN型SSOITFET为例进行详细说明，具体步骤如下：
1、制备SSOI衬底，如图2a所示：
1.1 外延生长。
利用选择性外延技术，在800℃至900℃的高温下在Si 片上外延生长渐变SiGe层，通过动态调节外延生长过程中气相前驱物GeH4和SiH2Cl2的流速比来控制渐变SiGe层的Ge组分，使其从0增大至固定组分的弛豫SiGe层的Ge组分，然后再在800℃至900℃的高温下外延生长一层固定组分的弛豫Si1-xGex层，其中x在0.3至0.4之间，最后在400℃至500℃的低温下外延生长应变Si层，所生长的厚度不超过临界厚度；
1.2 键合及剥离。
在该外延层中注入一定剂量的H离子，将其与另一覆盖有氧化层102的Si片在超高真空环境中实现键合，将实现键合后的片子进行热处理，使埋氧层、应变硅层、弛豫Si1-xGex层转移到新的Si衬底上，然后剥离，退火；需要说明的是，本领域技术人员应该理解，可通过控制注入的H离子的能量来调节剥离位置，在此不再予以详述。
1.3 SSOI衬底形成。
通过选择性腐蚀技术或化学机械抛光技术将残留的弛豫Si1-xGex层和部分应变Si层刻蚀掉，保留所需厚度的应变Si层101，得到SSOI衬底。该SSOI衬底从上而下依次包括顶层应变Si层101、氧化层102及底层Si层103。
该SSOI衬底101的晶向可以是（100）或者（110）或者（111），此处不做任何限制，另外，该SSOI衬底101的掺杂类型可以为N型，也可以是为P型，掺杂浓度例如为1014～1017cm-3。如图 2a所示，SSOI衬底包括顶层应变Si101、氧化物埋层102例如二氧化硅层埋层，以及底层硅103。其中，顶层应变Si 101的厚度例如为10～20nm。
2、浅沟槽隔离形成，如图2b所示。
2.1在SSOI衬底上形成第一保护层。
首先利用化学气相沉积(Chemical Vapor Deposition，简称CVD)的方法，在SSOI衬底101上连续生长两层材料，第一层可以是厚度在2～5nm的二氧化硅(SiO2)层，第二层可以是厚度在10～30nm的氮化硅（Si3N4）层。
2.2 光刻浅槽隔离区
通过光刻工艺在上述保护层上形成隔离区。采用湿法刻蚀工艺刻蚀该氮化硅（Si3N4）层，形成隔离区图形，再采用干法刻蚀，形成例如深8～16nm的隔离区201；
2.3填充浅槽隔离区
采用CVD方法在750℃下，淀积8～16nm二氧化硅(SiO2)材料，将沟槽填满。可以理解的是，该二氧化硅(SiO2)材料主要用于进行隔离，其可以由未掺杂多晶硅等其他材料替代，此处不做任何限制。
2.4 平整表面
利用化学机械抛光(Chemical Mechanical Polishing，简称CMP)，去除表面二氧化硅(SiO2)层，使表面平整。
3、形成低掺杂漏区，如图2c所示。
光刻漏区图形，采用带胶离子注入方法进行N型注入，使N型有源区掺杂浓度达到1～5×1018cm-3，形成低掺杂的漏区301，去除光刻胶。
4、P型沟槽形成，如图2d所示。
4.1在该SSOI衬底上形成第二保护层
利用CVD的方法，在衬底上连续长两层材料，第一层为厚度在2～5nm的二氧化硅(SiO2)层，第二层为厚度在10～30nm的氮化硅（Si3N4）层。
4.2 光刻P区沟槽
光刻P区沟槽，湿法刻蚀P区氮化硅（Si3N4）层，形成P区图形，干法刻蚀，形成宽30～60nm，深7～20nm的沟槽401。
5、形成高掺杂N型薄层，如图2e所示。
5.1离子注入
采用倾斜离子注入的方法对P区沟槽401侧壁进行N+注入，形成N型薄层掺杂区501，该薄层掺杂区为横向厚度为2~5 nm，掺杂浓度为0.1～2×1020cm-3的掺杂区域。
5.2杂质激活
在氮气(N2)气氛中进行快速热退火，退火温度为800～950℃，退火0.5～1分钟，使离子注入的杂质激活、并且推进漏区及N型薄层中的杂质。
6、形成高掺杂源区，如图2f所示。
6.1 沟槽平整化处理；
衬底氧化，使深槽内壁形成0.1～1nm厚度的氧化层，刻蚀槽内氧化层，使槽内壁光滑。
6.2选择性外延形成P型源区；
利用低压化学气相淀积（LPCVD）工艺，在600℃至950℃的温度，利用选择性单晶硅外延生长方法进行选择性外延生长硅材料，同时通入掺杂气体对源区进行原位掺杂，并实现掺杂元素的原位激活，形成该源区601。
该步骤也可选择其他CVD工艺（诸如超高真空CVD，分子束外延、其他的选择性外延生长工艺或它们的组合）。
基于硅的前气体包括硅烷（SiH4）、二氯硅烷（DCS）、乙硅烷（Si2H6）、丙硅烷（Si3H8）或其他基于硅的前气体或它们的组合。并使用诸如HCL的刻蚀气体来控制Si暴露区和介质表面之间的选择性生长。
原位掺杂使用诸如乙硼烷（B2H6）的含硼气体或其他的含有P型掺杂剂的气体或它们的组合引入P型掺杂剂。
6.3 平整表面
利用化学机械抛光(Chemical Mechanical Polishing，简称CMP)，去除表面二氧化硅(SiO2)层和氮化硅（Si3N4）层，使表面平整。
7、前栅图形形成，如图2g所示。
7.1 高K材料层701淀积；
利用金属有机物化学气相淀积（Metal Organic Chemical Vapour Deposition,MOCVD），在500℃到700℃下，在衬底表面淀积一层高介电常数材料，厚度为3～5nm。
高介电常数材料可以是HfSiO、HfAlO等。
该步骤也可选择其他淀积工艺（诸如物理气相沉积PVD、原子层淀积ALD等）。
7.2 金属栅材料702淀积；
在衬底表面淀积金属栅材料，厚度约为5nm。
金属栅材料可以是TiN、TaN、HfN、WNx等
7.3 光刻及刻蚀；
光刻形成前栅图形，利用选择性刻蚀去除表面部分高K材料和金属栅材料，形成前栅图形。
8、背栅图形形成，如图2h所示。
8.1金属栅材料801淀积；
在衬底背面溅射一层金属，如Al，厚度为5nm。
8.2光刻及刻蚀；
光刻形成背栅图形，利用湿法刻蚀去除表面部分金属，形成背栅图形。
9、引线形成，如图2i所示。
9.1 在表面形成SiO2；
利用CVD的方法，在表面淀积二氧化硅(SiO2)层。
9.2光刻引线孔；
在源区、漏区、前栅区、背栅区光刻SiO2形成引线孔。
9.3形成引线；
在衬底表面溅射金属，合金化形成金属硅化物，并刻蚀掉表面的金属；再在衬底表面溅射金属，光刻引线，形成源区引线901、漏区引线902、前栅引线903和背栅引线904，最终形成具有突变隧穿结的PNIN型SSOI TFET。
可以理解的是，如果制作具有突变隧穿结的NPIP型SSOI TFET，仅需在本实施例的基础上将P型沟槽和N型离子注入区中的掺杂浓度和掺杂类型互换，N型薄层的掺杂类型变为P型即可实现。
实施例三
请参见图3，图3为本发明实施例的一种具有突变隧穿结的PNIN/NPIP 型SSOITFET的结构示意图，本发明的具有突变隧穿结的PNIN/NPIP SSOI TFET包括顶层应变Si层、埋氧层、底层Si层、栅介质层、前栅、背栅、高掺杂源区、低掺杂漏区和N型/P型薄层。
具体地，SSOI衬底采用智能剥离技术制备，应变诱发层SiGe层的Ge组份优选0.4，应变Si层是直接位于绝缘层上，其下不存在应变诱发层SiGe层，应变Si层的厚度优选10～20nm，该厚度小于Ge组分为0.4时应变Si的临界厚度，掺杂浓度小于1017cm-3。
具体地，栅介质层材料可以选用铪基材料(为高介电常数材料中的一类)，如HfO2、HfSiO、HfSiON、HfTaO、HfTiO 或HfZrO中的一种或其组合，也可以选用其他高介电常数材料，如Al2O3、La2O3、ZrO2 或LaAlO 中的一种或其组合，或者选用其他高介电常数材料与铪基材料的组合。
具体地，前栅位于栅介质层的上层，背栅位于SSOI衬底底层Si层的下层，且背栅与前栅对准，前栅与背栅长度大于源区与本征区的感应区之间的势垒区宽度。
具体地，低掺杂漏区和高掺杂源区掺有不同掺杂类型的杂质，且低掺杂漏区的掺杂浓度优选5×1018cm-3，高掺杂源区的掺杂浓度优选2×1020cm-3。
具体地，N型/P型薄层的掺杂浓度在1×1019cm-3至2×1020cm-3之间，优选2×1020cm-3，厚度在2 nm至5nm之间，优选5nm。
具体地，顶层应变Si层的掺杂浓度在1×1014cm-3至1×1017cm-3之间。
通过上述实施例的阐述，本发明的有益效果是：
第一、采用智能剥离技术制备SSOI衬底，可通过应变诱发层SiGe层的Ge组份精确控制应变Si层应变度，且SSOI衬底中应变Si层是直接位于绝缘层上，其下不存在应变诱发层SiGe层，可以防止Ge原子的扩散，并且应变Si层可以做的很薄，应变度可以进一步提高，有助于进一步减小Si材料的禁带宽度，提高Si材料的隧穿几率，进而提高TFET器件的驱动电流，亚阈值摆幅等电学特性。
第二、采用带胶离子注入形成N或P型漏区，有助于形成缓变掺杂浓度梯度的本征区/漏区结，有效抑制TFET器件的双极效应。
第三、通过对P型槽或N型槽深度的精确限定，隧穿结面积可以有效的控制。
第四、其N型/P型薄层通过刻蚀源区沟槽并利用倾斜离子注入工艺制备，有助于获得较薄的N型/P型薄层，提高隧穿结处的隧穿几率。另外，也可有效降低工艺难度；
第五、在P或N区槽中淀积硅材料形成源区时，采用原位掺杂，有助于形成具有陡峭掺杂浓度梯度的隧穿结和掺杂均匀的源区。
第六、具有突变隧穿结的PNIN/PIPN型SSOI TFET包括前栅和背栅，前栅位于栅介质层的上层，背栅位于SSOI衬底底层硅的下层，且背栅与前栅对准。前栅与背栅长度大于源区与本征区的感应区之间的势垒区宽度，避免了栅长过小而引起的泄露电流增加，器件性能下降。
第七、绝缘层上顶层应变Si层厚度优选10～20nm，该厚度有效提高前栅与背栅对TFET器件隧穿结处势垒宽度的控制能力，进而提高TFET器件的驱动电流，亚阈值摆幅等电学特性。
第八、栅介质层优选高K介质，可提高前栅对隧穿结处势垒宽度的控制能力，进而提高TFET器件的驱动电流，亚阈值摆幅等电学特性。
第九、漏区掺杂浓度为5×1018cm-3，该掺杂浓度可有效抑制TFET器件的双极性效应，降低亚阈电流以及保证电学接触。
第十、源区掺杂浓度为2×1020cm-3，该掺杂浓度可有效的提高TFET器件的驱动电流，亚阈值摆幅等电学特性。
第九、N型/P型薄层的掺杂浓度在1×1019cm-3至2×1020cm-3之间，优选2×1020cm-3，该掺杂浓度可有效的提高TFET器件的驱动电流，亚阈值摆幅等电学特性。
与现有的TFET器件相比，本发明提供的具有PNIN/NPIP型SSOI TFET及制备方法可以有效的提高器件驱动电流以及降低亚阈斜率，有望在低功耗领域得到采用，有较高的实用价值。
综上所述，本文中应用了具体个例对本发明具有PNIN/NPIP型SSOI TFET及制备方法的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制，本发明的保护范围应以所附的权利要求为准。

Claims (6)

1.一种具有突变隧穿结的PNIN/NPIP型SSOI TFET的制备方法，其特征在于，包括步骤：
(a)制备SSOI衬底；
(b)在所述SSOI衬底上采用干法刻蚀工艺形成浅沟槽隔离；
(c)在所述SSOI衬底上的指定漏区位置处光刻形成漏区图形，采用注入工艺进行N型离子注入形成掺杂浓度为5×1018cm-3的漏区；
(d)在所述SSOI衬底上指定源区位置处采用干法刻蚀工艺形成源区沟槽；
(e)采用离子注入工艺向所述源区沟槽的侧壁倾斜一定角度注入离子，以在沟道内靠近所述源区沟槽的侧壁处形成薄层掺杂区，且所述薄层掺杂区的掺杂类型与所述漏区的掺杂类型相同；
(f)利用LPCVD工艺，在600℃至950℃的温度下，利用选择性单晶硅外延生长方法在所述源区沟槽内淀积硅材料，并同时通入掺杂气体进行原位掺杂形成掺杂浓度为2×1020cm-3的源区；
(g)在所述SSOI衬底表面形成栅介质层和前栅极层，采用干法刻蚀工艺形成前栅，在所述SSOI衬底的背面形成背栅极层，采用干法刻蚀工艺形成背栅；
(h)光刻引线窗口，淀积金属，光刻引线，形成所述源区、所述漏区、所述前栅和所述背栅的金属引线，最终形成具有突变隧穿结的PNIN/NPIP型SSOI TFET。
2.如权利要求1所述的制备方法，其特征在于，步骤(a)包括：
(a1)在一Si基片上外延生长渐变SiGe层、固定组分的弛豫SiGe层及应变Si层；
(a2)向所述应变Si层表面注入一定剂量的H离子，并与表面包括氧化层的另一Si基片进行键合，剥离处理后，在所述另一Si基片上依次包括所述氧化层、所述应变Si层及所述弛豫SiGe层；
(a3)去除所述另一Si基片上的所述弛豫SiGe层及部分应变Si层形成所述SSOI衬底。
3.如权利要求1所述的制备方法，其特征在于，步骤(d)包括：
(d1)在所述SSOI衬底的顶层应变Si表面形成保护层；
(d2)利用光刻工艺在所述保护层上形成隔离区图形；
(d3)利用干法刻蚀工艺刻蚀所述保护层及所述顶层应变Si以形成所述源区沟槽。
4.如权利要求1所述的制备方法，其特征在于，步骤(e)包括：
(e1)采用倾斜离子注入工艺向所述源区沟槽的侧壁倾斜一定角度注入离子，以在沟道内靠近所述源区沟槽的侧壁处形成薄层掺杂区，且所述薄层掺杂区的掺杂类型与所述漏区的掺杂类型相同；
(e2)利用退火工艺激活所述薄层掺杂区和所述漏区中的杂质。
5.如权利要求1所述的制备方法，其特征在于，步骤(g)包括：
(g1)对所述源区沟槽进行平整化处理；
(g2)在所述源区沟槽内在选择性外延生长所述硅材料，同时通入掺杂气体对所述硅材料进行原位掺杂,以形成所述源区。
6.如权利要求1所述的制备方法，其特征在于，所述栅介质层为铪基材料、Al2O3、La2O3、ZrO2或LaAlO中的任意一种。
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