CN105118783B - 具有突变隧穿结的pnin/npip型fd‑goi tfet及制备方法 - Google Patents
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Abstract
本发明涉及一种具有突变隧穿结的PNIN/NPIP型FD‑GOI TFET及制备方法，该制备方法包括：选取FD‑GOI衬底；采用刻蚀工艺形成浅沟槽隔离；采用光刻工艺形成漏区图形，采用离子注入工艺形成漏区；在衬底上表面形成源区沟槽；采用倾斜离子注入工艺向源区沟槽侧壁注入离子以形成薄层掺杂区；在源区沟槽内淀积锗材料，并同时进行原位掺杂形成源区；源区的掺杂浓度高于漏区的掺杂浓度；在衬底上表面形成栅界面层；在栅界面层表面生长栅介质层和前栅极层，采用干法刻蚀工艺形成前栅，在衬底下表面生长背栅极层，采用干法刻蚀工艺形成背栅；光刻引线窗口，淀积金属，光刻引线，形成源区、漏区、前栅和背栅的金属引线，形成具有突变隧穿结的PNIN/NPIP 型FD‑GOI TFET。
Description
技术领域
本发明属于半导体集成电路技术领域，尤其涉及一种具有突变隧穿结的PNIN/NPIP型FD-GOI TFET及制备方法。
背景技术
集成电路(Integrated Circuit,简称IC)技术遵循“Moore定律”的发展进入了纳米尺度，来自短沟道效应、寄生效应以及量子隧穿等问题的挑战使得传统的微电子器件技术越来越难以满足IC技术持续发展的要求，特别是日益严重的功耗问题，已经成为延续“Moore定律”的最大瓶颈。
隧穿场效应晶体管(Tunneling Field Effect Transistor,简称TFET)采用带带隧穿物理机制，使其亚阈摆幅突破传统MOSFET亚阈摆幅极限值KT/q的限制，在低功耗领域具有广阔的应用前景。但是，目前大多数TFET器件是由栅控PIN二极管构成，通过栅电压调节本征区(Intrinsic,简称I区)表面载流子面密度及其相应的能带结构，控制载流子隧穿几率，实现器件工作状态的改变。由于半导体材料带带隧穿几率低，其驱动电流较MOSFET低几个数量级。另外，TFET器件的亚阈值斜率相对于理论值退化，仍需继续减小。
发明内容
为了克服现有硅基TFET器件驱动电流小以及亚阈值斜率相对于理论值退化的问题，本发明提出一种具有突变隧穿结的PNIN/NPIP型FD-GOI TFET及制备方法，可有效提高TFET器件的驱动电流以及降低亚阈斜率。
本发明提出的一种具有突变隧穿结的PNIN/NPIP型FD-GOI TFET其结构如图3所示。该TFET器件与传统TFET器件结构的主要区别是其衬底材料为GOI，且在其P区和I区(I区和N区)之间有一高掺杂的N型(P型)薄层。
具体地，本发明实施例提出的一种具有突变隧穿结的PNIN/NPIP型FD-GOI TFET的制备方法，包括步骤：
(a)选取FD-GOI衬底；
(b)在所述FD-GOI衬底上表面采用刻蚀工艺形成浅沟槽隔离；
(c)在所述FD-GOI衬底上表面采用光刻工艺形成漏区图形，采用离子注入工艺形成漏区；
(d)在所述FD-GOI衬底上表面采用干法刻蚀工艺形成源区沟槽；
(e)采用倾斜离子注入工艺向所述源区沟槽侧壁注入离子，以使离子从所述源区沟槽侧壁向沟道区扩散以形成薄层掺杂区；
(f)在所述源区沟槽内淀积锗材料，并同时进行原位掺杂形成源区；所述源区的掺杂浓度高于所述漏区的掺杂浓度；
(g)在所述FD-GOI衬底上表面形成栅界面层；
(h)在所述栅界面层表面生长栅介质层和前栅极层，采用干法刻蚀工艺形成前栅，在所述FD-GOI衬底下表面生长背栅极层，采用干法刻蚀工艺形成背栅；以及
(i)光刻引线窗口，淀积金属，光刻引线，形成所述源区、所述漏区、所述前栅和所述背栅的金属引线，最终形成具有突变隧穿结的PNIN/NPIP型FD-GOI TFET。
此外，本发明又一实施例提出的一种具有突变隧穿结的PNIN/NPIP型FD-GOITFET，由上述实施例的具有突变隧穿结的PNIN/NPIP型FD-GOI TFET的制备方法制得。
本发明在漏区通过带胶离子注入工艺制备，充分利用了杂质在锗材料中扩散较快的特性，有助于形成缓变掺杂浓度梯度的本征区/漏区结，可有效抑制TFET器件中的双极效应；N型/P型薄层通过刻蚀源区沟槽并利用倾斜离子注入工艺制备，有助于获得较薄的N型/P型薄层，可有效降低工艺难度；源区通过在刻蚀的源区沟槽内选择性外延淀积填充的工艺制备，能够精确限定的隧穿结面积，同时采用原位掺杂，解决了难以在Ge中形成激活的重掺杂源区的缺陷，有助于形成陡峭掺杂浓度梯度的隧穿结和掺杂均匀的源区，可有效的提高器件驱动电流及降低亚阈斜率；
由上可知，本发明实施例制备的具有突变隧穿结的PNIN/NPIP型FD-GOI TFET，其漏区通过带胶离子注入工艺制备，该工艺充分利用了杂质在锗材料中扩散较快的特性，有助于形成缓变掺杂浓度梯度的本征区/漏区结，可有效抑制TFET器件中的双极效应；其N型/P型薄层通过刻蚀源区沟槽并利用倾斜离子注入工艺制备，有助于获得较薄的N型/P型薄层，可有效降低工艺难度；其源区通过在刻蚀的源区沟槽内选择性外延淀积填充的工艺制备，该工艺能够提供精确限定的隧穿结面积，同时采用原位掺杂，解决了难以在Ge中形成激活的重掺杂源区的缺陷，有助于形成具有陡峭掺杂浓度梯度的隧穿结和掺杂均匀的源区，可有效的提高器件驱动电流以及降低亚阈斜率。另外，本发明制备的具有突变隧穿结的PNIN/NPIP型FD-GOI TFET采用FD-GOI衬底、双栅结构，高K栅介质层、限定的源区和漏区掺杂等方法，可进一步提高器件的性能，有望在低功耗领域得到采用，有较高的实用价值。
通过以下参考附图的详细说明，本发明的其它方面和特征变得明显。但是应当知道，该附图仅仅为解释的目的设计，而不是作为本发明的范围的限定，这是因为其应当参考附加的权利要求。还应当知道，除非另外指出，不必要依比例绘制附图，它们仅仅力图概念地说明此处描述的结构和流程。
附图说明
下面将结合附图，对本发明的具体实施方式进行详细的说明。
图1为本发明实施例的一种具有突变隧穿结的PNIN/NPIP型FD-GOI TFET的制备方法流程图；
图2a-图2i为本发明实施例的一种具有突变隧穿结的PNIN/NPIP型FD-GOI TFET的制备方法示意图；以及
图3为本发明实施例的一种具有突变隧穿结的PNIN/NPIP型FD-GOI TFET的结构示意图。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。
实施例一
请参见图1，图1为本发明实施例的一种具有突变隧穿结的PNIN/NPIP型FD-GOITFET的制备方法流程图，该制备方法包括如下步骤：
(a)选取全耗尽绝缘体上锗(Fully Depleted Germanium-On-Insulator,简称FD-GOI)衬底；
(b)在FD-GOI衬底上表面采用刻蚀工艺形成浅沟槽隔离；
(c)在FD-GOI衬底上表面采用光刻工艺形成漏区图形，采用离子注入工艺形成漏区；
(d)在FD-GOI衬底上表面采用干法刻蚀工艺形成源区沟槽；
(e)采用倾斜离子注入工艺向源区沟槽侧壁注入离子，以使离子从源区沟槽侧壁向沟道区扩散以形成薄层掺杂区；
(f)在源区沟槽内淀积锗材料，并同时进行原位掺杂形成源区；源区的掺杂浓度高于漏区的掺杂浓度；
(g)在FD-GOI衬底上表面形成栅界面层；
(h)在栅界面层表面生长栅介质层和前栅极层，采用干法刻蚀工艺形成前栅，在FD-GOI衬底下表面生长背栅极层，采用干法刻蚀工艺形成背栅；以及
(i)光刻引线窗口，淀积金属，光刻引线，形成源区、漏区、前栅和背栅的金属引线，最终形成具有突变隧穿结的PNIN/NPIP型FD-GOI TFET。
对于步骤(b)，可以包括如下步骤：
(b1)在FD-GOI衬底表面形成保护层。
(b2)利用光刻工艺在保护层上形成隔离区图形。
(b3)利用干法刻蚀工艺在隔离区图形的指定位置处刻蚀保护层及FD-GOI衬底以形成浅沟槽隔离槽。
(b4)淀积二氧化硅(SiO2)材料填充浅槽隔离槽，形成浅沟槽隔离。其中，该浅沟槽隔离是由浅槽隔离(shallow trench isolation,简称STI)工艺技术实现的沟槽隔离。
具体地，该保护层包括二氧化硅(SiO2)层和氮化硅(Si3N4)层；则保护层的形成包括：在FD-GOI衬底表面淀积二氧化硅(SiO2)层；在氧化硅(SiO2)层表面淀积氮化硅(Si3N4)以形成氮化硅(Si3N4)层。这样做的好处在于，利用二氧化硅(SiO2)的疏松特性，将氮化硅(Si3N4)的应力隔离，使其不能传导进顶层Ge，保证了顶层Ge性能的稳定。当然，可以理解的是，保护层的层数以及保护层的材料此处不做限制，只要能够形成保护层即可。
其中，对于步骤(c)，可以包括：
(c1)利用光刻工艺在所述FD-GOI衬底上光刻形成所述漏区图形；
(c2)利用带胶离子注入方法在所述FD-GOI衬底上表面注入离子以形成所述漏区；
(c3)去除光刻胶。
其中，对于步骤(a)，采用FD-GOI衬底的原因在于，Ge材料禁带宽度小，隧穿几率大，载流子迁移率高，速度特性好，有利于提高隧穿场效应晶体管的驱动电流；GOI衬底形成的半导体器件具有功耗低、速度高、集成密度高、抗干扰能力强、抗辐照能力强、工艺简单等优点，可为隧穿场效应晶体管在低功耗领域的应用提供了有利的条件；该FD-GOI衬底的顶层锗厚度可选20～100nm，优选20nm，该厚度有效提高前栅与背栅对隧穿场效应晶体管隧穿结处势垒宽度的控制能力，进而提高隧穿场效应晶体管中的驱动电流，亚阈值摆幅等电学特性。所以优选采用FD-GOI作为具有突变隧穿结的PNIN/NPIP型FD-GOI TFET的衬底。该FD-GOI衬底的晶向可以是(100)或者(110)或者(111)，此处不做任何限制，另外，该FD-GOI衬底的掺杂类型可以为N型，也可以是为P型，掺杂浓度例如为1014～1017cm-3。
对于步骤(d)，具体可以包括如下步骤：
(d1)在所述FD-GOI衬底上表面形成保护层；
(d2)利用光刻工艺在所述保护层上形成隔离区图形；
(d3)利用干法刻蚀工艺刻蚀所述保护层及所述FD-GOI衬底以形成所述源区沟槽。
具体地，第二保护层包括二氧化硅(SiO2)层和氮化硅(Si3N4)层；则第二保护层的形成包括：在FD-GOI衬底表面淀积二氧化硅(SiO2)以形成二氧化硅(SiO2)层；在二氧化硅(SiO2)层表面淀积氮化硅(Si3N4)以形成氮化硅(Si3N4)层。这样做的好处类似于第一保护层的作用，此处不再赘述。
另外，源区沟槽的深度大于第二保护层厚度且小于第二保护层与FD-GOI衬底顶层锗厚度之和，这样可实现隧穿结陡峭的掺杂浓度梯度和可控的隧穿结面积。
其中，对于步骤(e)，具体可以为：
采用倾斜离子注入工艺向所述源区沟槽的侧壁倾斜一定角度注入离子，以在沟道内靠近所述源区沟槽的侧壁处形成所述薄层掺杂区，且所述薄层掺杂区的掺杂类型与所述漏区的掺杂类型相同。这样有助于获得较薄的N型/P型薄层，并且可有效降低工艺难度。
在步骤(e)之后，还可以包括：利用退火工艺激活所述薄层掺杂区和所述漏区中的杂质。
其中，对于步骤(f)，包括：
(f1)对所述源区沟槽进行平整化处理；
(f2)在所述源区沟槽内在选择性外延生长所述锗材料，同时通入掺杂气体对所述锗材料进行原位掺杂,以形成所述源区。
具体地，利用选择性单晶锗外延生长方法进行选择性外延生长，使其完全填充沟槽，同时通入掺杂气体对源区进行原位掺杂，并实现掺杂元素的原位激活，形成重掺杂源区。这样在形成源区时可以形成杂质分布均匀、且重掺杂浓度的源区，便于与薄层掺杂区形成陡峭的PN结，以利于隧穿几率的提高。具体步骤(f2)例如，在300℃～600℃的温度，利用选择性单晶锗外延生长方法进行选择性外延生长锗材料，同时通入锗烷气体对所述锗材料进行原位掺杂，以实现掺杂元素的原位激活，最终形成所述源区。
对于步骤(g)，具体可以包括如下步骤：
用PH3、NH3对所述衬底FD-GOI衬底上表面进行表面钝化处理形成所述栅界面层；或者
采用淀积工艺在所述FD-GOI衬底上表面淀积厚度为1～2nm的氧化物作为所述栅界面层。
对于步骤(h)，具体可以包括如下步骤：
(h1)利用化学气相淀积方法在所述FD-GOI衬底上表面表面淀积高K材料层，作为所述栅介质层；
(h2)利用化学气相淀积方法在所述栅介质层表面淀积多晶硅材料层，作为所述前栅极层；
(h3)利用干法刻蚀工艺刻蚀所述栅界面层、栅介质层和所述前栅极层形成所述前栅；
(h4)利用化学气相淀积方法在所述FD-GOI衬底下表面淀积金属层，作为所述背栅极层；
(h5)利用干法刻蚀工艺刻蚀所述背栅极层形成所述背栅。
其中，栅介质层材料可以选用铪基材料(为高介电常数材料中的一类)，如HfO2、HfSiO、HfSiON、HfTaO、HfTiO或HfZrO中的一种或其组合，也可以选用其他高介电常数材料，如Al2O3、La2O3、ZrO2或LaAlO中的一种或其组合，或者选用其他高介电常数材料与铪基材料的组合；
其中，对于步骤(i)，具体可以包括如下步骤：
(i1)在FD-GOI衬底表面及背面生成二氧化硅；
(i2)在源区、漏区、前栅区、背栅区上光刻引线孔；
(i3)淀积金属，光刻引线，形成源区金属引线、漏区金属引线、前栅区金属引线、背栅区金属引线。
本发明实施例制备的具有突变隧穿结的PNIN/NPIP型FD-GOI TFET，其漏区通过带胶离子注入工艺制备，该工艺充分利用了杂质在锗材料中扩散较快的特性，有助于形成缓变掺杂浓度梯度的本征区/漏区结，可有效抑制TFET器件中的双极效应；其薄层掺杂区通过刻蚀源区沟槽并利用倾斜离子注入工艺制备，有助于获得较薄的薄层，可有效降低工艺难度；其源区通过在刻蚀的源区沟槽内选择性外延淀积填充的工艺制备，该工艺能够提供精确限定的隧穿结面积，同时采用原位掺杂，解决了难以在Ge中形成激活的重掺杂源区的缺陷，有助于形成具有陡峭掺杂浓度梯度的隧穿结和掺杂均匀的源区，可有效的提高器件驱动电流以及降低亚阈斜率。另外，本发明制备的具有突变隧穿结的PNIN/NPIP型FD-GOITFET采用FD-GOI衬底、双栅结构，高K栅介质层、限定的源区和漏区掺杂等方法，可进一步提高器件的性能，有望在低功耗领域得到采用，有较高的实用价值。
实施例二
请参见图2a-2i，图2a-图2i为本发明实施例的一种具有突变隧穿结的PNIN/NPIP型FD-GOI TFET的制备方法示意图，以制备沟道长度45nm的具有突变隧穿结的PNIN型FD-GOI TFET为例进行详细说明，具体步骤如下：
1、选取FD-GOI衬底。
如图2a，该FD-GOI衬底包括顶层锗101、氧化物埋层102例如二氧化硅层埋层，以及底层硅103，FD-GOI衬底101的晶向可以是(100)或者(110)或者(111)，此处不做任何限制，另外，该FD-GOI衬底101的掺杂类型可以为N型，也可以是为P型，掺杂浓度例如为1014～1017cm-3，顶层Si的厚度例如为20～100nm，优选20nm。
2、浅沟槽隔离201形成，如图2b所示。
2.1在FD-GOI衬底上形成第一保护层。
首先利用化学气相沉积(Chemical vapor deposition，简称CVD)的方法，在FD-GOI衬底101上连续生长两层材料，第一层可以是厚度在2～5nm的二氧化硅(SiO2)层，第二层可以是厚度在10～30nm的氮化硅(Si3N4)层。
2.2光刻浅槽隔离区
通过光刻工艺在上述保护层上形成隔离区。采用湿法刻蚀工艺刻蚀该氮化硅(Si3N4)层，形成隔离区图形，再采用干法刻蚀，形成例如深8～16nm的隔离槽；
2.3填充浅槽隔离区
采用CVD方法在750℃下，淀积8～16nm二氧化硅(SiO2)材料，将沟槽填满，形成浅沟槽隔离201。可以理解的是，该二氧化硅(SiO2)材料主要用于进行隔离，其可以由未掺杂多晶硅等其他材料替代，此处不做任何限制。
2.4平整表面
利用化学机械抛光(Chemical Mechanical Polishing，简称CMP)，去除表面二氧化硅(SiO2)层，使表面平整。
3、形成低掺杂漏区301，如图2c所示。
光刻漏区图形，采用带胶离子注入方法进行N注入，使N型有源区掺杂浓度达到1×1018～5×1018cm-3，去除光刻胶，形成低掺杂漏区301。
4、P型沟槽401形成，如图2d所示。
4.1在该FD-GOI衬底上形成第二保护层
利用CVD的方法，在衬底上连续长两层材料，第一层为厚度在2～5nm的二氧化硅(SiO2)层，第二层为厚度在10～30nm的氮化硅(Si3N4)层。
4.2光刻P区沟槽
光刻P区沟槽，湿法刻蚀P区氮化硅(Si3N4)层，形成P区图形，干法刻蚀，形成宽30～60nm，深7～20nm的沟槽401。
5、形成高掺杂N型薄层501，如图2e所示。
5.1离子注入
采用倾斜离子注入的方法对P区沟槽401侧壁进行N+注入，形成N型薄层501，该薄层掺杂区为横向厚度为3～6nm，掺杂浓度为5×1018cm-3～2×1019cm-3的掺杂区域。
5.2杂质激活
在氮气(N2)气氛中进行退火，退火温度为400～600℃，退火0.5～1分钟，使离子注入的杂质激活、并且推进漏区及N型薄层中的杂质。
6、形成重掺杂源区601，如图2f所示。
6.1沟槽平整化处理；
衬底氧化，使深槽内壁形成0.1～1nm厚度的氧化物，清洗氧化物或高温处理，使槽内壁光滑。
6.2选择性外延形成重掺杂P型源区；
利用低压化学气相淀积(LPCVD)工艺，在300℃至600℃的温度，利用选择性单晶锗外延生长方法进行选择性外延生长锗材料，同时通入掺杂气体对源区进行原位掺杂，并实现掺杂元素的原位激活。
该步骤也可选择其他CVD工艺(诸如超高真空CVD，分子束外延、其他的选择性外延生长工艺或它们的组合)。
外延气体为为锗烷(GeH4)，掺杂气体可使用诸如乙硼烷(B2H6)的含硼气体或其他的含有P型掺杂剂的气体或它们的组合引入P型掺杂剂。
6.3平整表面
利用化学机械抛光(Chemical Mechanical Polishing，简称CMP)，去除表面二氧化硅(SiO2)层和氮化硅(Si3N4)层，使表面平整。
7、前栅图形形成，如图2g所示。
7.1栅界面层701淀积；
采用淀积工艺在锗衬底上淀积厚度为1～2nm的氧化钇(Y2O3)作为栅界面层。
7.2高K材料层702淀积；
利用金属有机物化学气相淀积(metal organic chemical vapour deposition,MOCVD)，在500℃到700℃下，在衬底表面淀积一层高介电常数材料，厚度为2～4nm。
高介电常数材料可以是HfSiO、HfAlO等。
该步骤也可选择其他淀积工艺(诸如物理气相沉积PVD、原子层淀积ALD等)。
7.3金属栅材料703淀积；
在衬底表面淀积金属栅材料，厚度约为5nm。
金属栅材料可以是TiN、TaN、HfN、WNx等
7.3光刻及刻蚀；
光刻形成前栅图形，利用选择性刻蚀去除表面部分栅界面层、栅介质层材料和金属栅材料，形成前栅图形。
8、背栅图形形成，如图2h所示。
8.1金属栅材料淀积；
在衬底背面溅射一层金属，如Al，厚度为5nm。
8.2光刻及刻蚀；
光刻形成背栅图形，利用湿法刻蚀去除表面部分金属，形成背栅图形801。
9、引线形成，如图2i所示。
9.1在表面形成SiO2；
利用CVD的方法，在表面淀积二氧化硅(SiO2)层。
9.2光刻引线孔；
在源区、漏区、前栅区、背栅区光刻SiO2形成引线孔。
9.3形成引线；
在衬底表面溅射金属，合金化形成金属硅化物，并刻蚀掉表面的金属；再在衬底表面溅射金属，光刻引线，形成源区引线901、漏区引线902、前栅引线903和背栅引线904，最终形成具有突变隧穿结的PNIN型FD-GOI TFET。
可以理解的是，如果制作具有突变隧穿结的NPIP型FD-GOI TFET，仅需在本实施例的基础上将P型沟槽和N型离子注入区中的掺杂浓度和掺杂类型互换，N型薄层的掺杂类型变为P型即可实现。
实施例三
请参见图3，图3为本发明实施例的一种具有突变隧穿结的PNIN/NPIP型FD-GOITFET的结构示意图，本发明的具有突变隧穿结的PNIN/NPIP FD-GOI TFET包括全耗尽顶层锗层、埋氧层、底层硅层、栅界面层、栅介质层、前栅、背栅、重掺杂源区、低掺杂漏区和N型/P型薄层。
具体地，所述的全耗尽顶层锗层的厚度可选20～100nm，优选20nm，掺杂浓度小于1017cm-3。
具体地，所述栅界面层优选氧化钇(Y2O3)材料，所述高K材料层可以选用铪基材料(为高介电常数材料中的一类)，如HfO2、HfSiO、HfSiON、HfTaO、HfTiO或HfZrO中的一种或其组合，也可以选用其他高介电常数材料，如Al2O3、La2O3、ZrO2或LaAlO中的一种或其组合，或者选用所述其他高介电常数材料与所述铪基材料的组合。
具体地，前栅位于栅介质层的上层，背栅位于FD-GOI衬底底层硅层的下层，且背栅与前栅对准，前栅与背栅长度大于源区与本征区的感应区之间的势垒区宽度。
具体地，低掺杂漏区和重掺杂源区掺有不同掺杂类型的杂质，且低掺杂漏区的掺杂浓度优选5×1018cm-3，重掺杂源区的掺杂浓度优选2×1020cm-3。
具体地，N型/P型薄层的掺杂浓度在5×1018cm-3至2×1019cm-3之间，厚度在2nm至5nm之间，优选5nm。
具体地，全耗尽顶层锗层的掺杂浓度在1×1014cm-3至1×1017cm-3之间。
通过上述实施例的阐述，本发明的有益效果是：
第一、采用带胶离子注入形成N或P型漏区，有助于形成缓变掺杂浓度梯度的本征区/漏区结，有效抑制TFET器件的双极效应。
第二、通过对P型槽或N型槽深度的精确限定，隧穿结面积可以有效的控制。
第三、锗材料由于其氧化物热稳定性差的特性，P型槽或N型槽侧壁平整化的处理可在高温环境自动完成，简化了工艺流程；
第四、其N型/P型薄层通过刻蚀源区沟槽并利用倾斜离子注入工艺制备，有助于获得较薄的N型/P型薄层，提高隧穿结处的隧穿几率。另外，也可有效降低工艺难度；
第五、在P或N区槽中淀积锗材料形成源区时，采用原位掺杂，解决了在锗材料中难形成激活的高掺杂源区问题，同时有助于形成具有陡峭掺杂浓度梯度的隧穿结和掺杂均匀的重掺杂源区。
第六、具有突变隧穿结的PNIN/NPIP型FD-GOI TFET包括前栅和背栅，前栅位于栅介质层的上层，背栅位于FD-GOI衬底底层硅的下层，且背栅与前栅对准。前栅与背栅长度大于源区与本征区的感应区之间的势垒区宽度，避免了栅长过小而引起的泄露电流增加，器件性能下降。
第六、绝缘层上的顶层锗厚度可选20～100nm，优选20nm，该厚度有效提高前栅与背栅对TFET器件隧穿结处势垒宽度的控制能力，进而提高TFET器件的驱动电流，亚阈值摆幅等电学特性。
第七、栅界面层优选氧化钇(Y2O3)，其介电常数为15(为高介电常数材料中的一种)，可与锗材料形成良好的界面接触，有效地减弱费米能级钉扎效应，栅介质层优选高K介质，可提高前栅对隧穿结处势垒宽度的控制能力，进而提高TFET器件的驱动电流，亚阈值摆幅等电学特性。
第八、漏区掺杂浓度为5×1018cm-3，该掺杂浓度可有效抑制TFET器件的双极性效应，降低亚阈电流以及保证电学接触。
第九、源区掺杂浓度为2×1020cm-3，该掺杂浓度可有效的提高TFET器件的驱动电流，亚阈值摆幅等电学特性。
第十、N型/P型薄层的掺杂浓度在5×1018cm-3至2×1019cm-3之间，该掺杂浓度可有效的提高TFET器件的驱动电流，亚阈值摆幅等电学特性。
与现有的TFET器件相比，本发明提供的具有PNIN/NPIP型FD-GOI TFET及制备方法可以有效的提高器件驱动电流以及降低亚阈斜率，有望在低功耗领域得到采用，有较高的实用价值。
综上所述，本文中应用了具体个例对本发明具有具有突变隧穿结的PNIN/NPIP型FD-GOI TFET及制备方法的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制，本发明的保护范围应以所附的权利要求为准。
Claims (6)
1.一种具有突变隧穿结的PNIN/NPIP型FD-GOI TFET的制备方法，其特征在于，包括步骤：
(a)选取FD-GOI衬底；
(b)在所述FD-GOI衬底上表面采用刻蚀工艺形成浅沟槽隔离；
(c)在所述FD-GOI衬底上表面采用光刻工艺形成漏区图形，采用带胶离子注入方法进行N注入，去除光刻胶，形成掺杂浓度为1×1018～5×1018cm-3的漏区；
(d)在所述FD-GOI衬底上表面采用干法刻蚀工艺形成源区沟槽；
(e)采用倾斜离子注入工艺向所述源区沟槽侧壁注入离子，以使离子从所述源区沟槽侧壁向沟道区扩散以形成薄层掺杂区；
(f)利用LPCVD工艺，在300℃至600℃的温度下，利用选择性单晶锗外延生长方法在所述源区沟槽内淀积锗材料，同时通入掺杂气体对源区进行原位掺杂，形成掺杂浓度为2×1020cm-3的源区；
(g)在所述FD-GOI衬底上表面形成栅界面层；
(h)在所述栅界面层表面生长栅介质层和前栅极层，采用干法刻蚀工艺形成前栅，在所述FD-GOI衬底下表面生长背栅极层，采用干法刻蚀工艺形成背栅；以及
(i)光刻引线窗口，淀积金属，光刻引线，形成所述源区、所述漏区、所述前栅和所述背栅的金属引线，最终形成具有突变隧穿结的PNIN/NPIP型FD-GOI TFET。
2.如权利要求1所述的制备方法，其特征在于，步骤(d)包括：
(d1)在所述FD-GOI衬底上表面形成保护层；
(d2)利用光刻工艺在所述保护层上形成隔离区图形；
(d3)利用干法刻蚀工艺刻蚀所述保护层及所述FD-GOI衬底以形成所述源区沟槽。
3.如权利要求1所述的制备方法，其特征在于，步骤(e)包括：
采用倾斜离子注入工艺向所述源区沟槽的侧壁倾斜一定角度注入离子，以在沟道内靠近所述源区沟槽的侧壁处形成所述薄层掺杂区，且所述薄层掺杂区的掺杂类型与所述漏区的掺杂类型相同。
4.如权利要求1所述的制备方法，其特征在于，在步骤(e)之后，还包括：
利用退火工艺激活所述薄层掺杂区和所述漏区中的杂质。
5.如权利要求1所述的制备方法，其特征在于，步骤(g)包括：
用PH3、NH3对所述FD-GOI衬底上表面进行表面钝化处理形成所述栅界面层；或者
采用淀积工艺在所述FD-GOI衬底上表面淀积厚度为1～2nm的氧化物作为所述栅界面层。
6.如权利要求1所述的制备方法，其特征在于，步骤(h)包括：
(h1)利用化学气相淀积方法在所述FD-GOI衬底上表面淀积高K材料层，作为所述栅介质层；
(h2)利用化学气相淀积方法在所述栅介质层表面淀积多晶硅材料层，作为所述前栅极层；
(h3)利用干法刻蚀工艺刻蚀所述栅界面层、栅介质层和所述前栅极层形成所述前栅；
(h4)利用化学气相淀积方法在所述FD-GOI衬底下表面淀积金属层，作为所述背栅极层；
(h5)利用干法刻蚀工艺刻蚀所述背栅极层形成所述背栅。
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Patent Citations (2)
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| "基于PIN的IMOS与TFET器件研究";李妤晨;《中国博士学位论文全文数据库》;20141115;I135-15 * |
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