CN104241397A - 一种双层肖特基势垒mos晶体管及其制备方法 - Google Patents
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Abstract
一种双层源/漏肖特基势垒结构的MOS晶体管，包括半导体衬底、沟道区；下层金属硅化物源区、下层金属硅化物漏区；上层金属硅化物源区、上层金属硅化物漏区；栅介质层和控制栅；其中，沟道区呈长方体状，一侧与上、下两层金属硅化物源区相接，另一侧与上、下两层金属硅化物漏区连接；沟道区位于控制栅和栅介质层的下方；上层源区和上层漏区金属硅化物为低肖特基势垒的同种材料；下层源区和下层漏区金属硅化物为高肖特基势垒的同种材料；上下源漏之间金属硅化物材料不同；上层金属硅化物的厚度小于下次硅化物的厚度。所述的晶体管利用双层肖特基势垒提高了开态电流、抑制了漏电流、解决了超薄体的工艺限制。
Description
技术领域
本发明属于CMOS超大集成电路(ULSI)中的场效应晶体管逻辑器件与电路领域，具体涉及一种双层源/漏肖特基势垒结构的MOS晶体管及其制备方法。
背景技术
早在20世纪60年代末，Lepselter和Sze就提出了肖特基势垒MOS场效应晶体管(SchottkyBarrier MOSFET)结构。将源漏利用金属或硅化物来代替传统的掺杂，利用源端的载流子的直接隧穿势垒来实现导通。随着金属-氧化物-硅场效应晶体管(MOSFET)的尺寸不断缩小，短沟道效应对器件的影响越来越大。对于传统的MOS场效应晶体管，为了抑制短沟道效应，必须采用超浅结和陡变掺杂的源/漏区。而肖特基势垒源/漏区技术由于其可以利用简单的低温工艺实现超浅结和低寄生电阻源漏区，因而成为了对高掺杂源漏区的一种具有吸引力的替代技术。而且相比于传统工艺中激活杂质所需的温度，实现肖特基势垒源漏区所需的低温工艺要求较小的热预算，为高K和金属栅材料的使用提供了可能的解决办法。
然而传统的肖特基势垒MOS场效应晶体管(SB-MOSFET)也存在着一定的问题。由于导通电流主要来源于源端载流子的隧穿，因而较高的势垒将限制开态导通电流的大小，故只能通过调低势垒来满足驱动电流的要求；然而较低的势垒又增大了泄漏电流，这成为限制SB-MOSFET应用的一个主要原因之一；为了解决SB-MOSFET开关态电流的问题，常使用超薄体(UTB)来实现大开态电流小漏电流的目标。然而UTB的厚度一般小于10nm，其厚度与界面的平整对工艺条件提出了极高的要求。
发明内容
本发明提供了一种双层源/漏肖特基势垒结构的MOS场效应晶体管及其制备方法。在与现有CMOS工艺兼容并且保持了传统SB-MOSFET各种优点的条件下，该结构利用双层肖特基势垒提高了开态电流、抑制了漏电流、解决了超薄体的工艺限制。
本发明的技术方案如下：
本发明提供的双层源/漏肖特基势垒结构的MOS晶体管如图1所示，包括一个半导体衬底1、一个沟道区6；一个下层金属硅化物源区2、一个下层金属硅化物漏区3；一个上层金属硅化物源区4、一个上层金属硅化物漏区5；一个栅介质层7和一个控制栅8；其中，沟道区6呈长方体状，从水平方向上看，沟道区6的一侧与上4、下2两层金属硅化物源区相接，另一侧与上5、下3两层金属硅化物漏区连接；从垂直方向上看，沟道区6位于控制栅8和栅介质层7的下方；上层源区4和上层漏区5金属硅化物为同种材料，一般为低肖特基势垒(小于0.2eV)材料；下层源区2和下层漏区3金属硅化物为同种材料，一般为高肖特基势垒(大于0.2eV)材料，上下源漏之间金属硅化物材料不同。此外，上层金属硅化物的厚度小于下次硅化物的厚度，上层金属硅化物的厚度为3-6nm，下层金属硅化物的厚度为10-20nm。
所述源区和漏区金属硅化物为导电性良好的金属与衬底材料形成的化合物。
本发明所述MOS晶体管的制备方法，包括以下步骤：
(1)在半导体衬底上生长栅介质层，淀积栅电极层；
(2)在栅介质层和电极层生长侧墙，起掩蔽作用；
(3)对衬底进行金属离子注入，控制注入的能量、浓度以达到下层源、漏设计厚度，退火，由于栅电极层的掩蔽作用能够自对准地形成下层金属硅化物肖特基源、漏区；
(4)漂去自然氧化层，使源/漏区域露出衬底材料，在表面溅射上层金属(异于下层金属)，经过低温退火形成金属与半导体的化合物，接着去除未反应的金属，由于栅电极层和侧墙层的掩蔽作用能够自对准地形成上层金属硅化物肖特基源/漏区；
(5)最后进入常规CMOS后道工序，包括淀积钝化层、开接触孔以及金属化等，即可制得所述的MOS晶体管。
上述的制备方法中，所述步骤(1)中的半导体衬底材料选自Si、Ge、SiGe、GaAs或其他II-VI，III-V和IV-IV族的二元或三元化合物半导体、绝缘体上的硅(SOI)或绝缘体上的锗(GOI)。上述的制备方法中，所述步骤(1)中的栅介质层材料选自二氧化硅、二氧化铪、氮化铪等。
上述的制备方法中，所述步骤(1)中的生长栅介质层的方法为：常规热氧化、掺氮热氧化、化学气相淀积或物理气相淀积。
上述的制备方法中，所述步骤(1)中的栅电极层材料选自掺杂多晶硅、金属钴，镍以及其他金属或金属硅化物。
上述的制备方法中，所述步骤(2)中的侧墙层材料选自二氧化硅、二氧化铪、氮化铪等。
上述的制备方法中，所述步骤(3)、(4)中的金属材料选自Pt、Er、Co、Ni以及其他可与衬底半导体材料通过退火形成化合物的金属，且上下层金属材料不同。
本发明的优点和积极效果：
(1)本发明继承了传统肖特基势垒MOS晶体管(SB-MOSFET)的优点，例如超浅结、低源漏区寄生电阻等。
(2)本发明采用双层肖特基势垒结构，通过上层低肖特基势垒提高了开态电流，通过下层高肖特基势垒极大地抑制了泄漏电流，从而解决了传统肖特基势垒MOS晶体管(SB-MOSFET)的开关态电流问题；
(3)本发明解决了超薄体(UTB)的工艺限制，简化了工艺流程。
(4)由于源漏的形成是利用自对准金属化的过程，因此减少了整个工艺流程中的光刻次数，简化了工艺过程。
总而言之，该结构利用双层肖特基势垒结构，在继承传统SB-MOSFET的优点的基础上，提高了开态电流、抑制了漏电流、解决了超薄体的工艺限制，极大地简化了工艺。
附图说明
图1是本发明的双层源/漏肖特基势垒结构的MOS场效应晶体管的器件示意图；
图2是在半导体衬底上生长栅介质层，淀积栅电极层后，沿图1中AA’方向的器件剖面图；
图3是在栅介质层和电极层生长侧墙后，沿图1中AA’方向的器件剖面图；
图4是离子注入后退火形成下层金属硅化物源、漏后，沿图1中AA’方向的器件剖面图；
图5是衬底表面溅射金属后退火，形成上层金属源、漏后，沿图1中AA’方向的器件剖面图；
图6是本发明的双层源/漏肖特基势垒结构的MOS场效应晶体管，沿图1中AA’方向的器件剖面图；
图例说明：
1-----------半导体衬底 2-------------下层肖特基源区
3-----------下层肖特基漏区 4-------------上层肖特基源区
5-----------上层肖特基漏区 6-------------沟道区
7------------栅介质层 8--------------栅电极层
9-------------掩蔽层
具体实施方式
本发明提供的双层源/漏肖特基势垒结构的MOS晶体管如图1所示，包括一个半导体衬底1、一个沟道区6；一个下层金属硅化物源区2、一个下层金属硅化物漏区3；一个上层金属硅化物源区4、一个上层金属硅化物漏区5；一个栅介质层7和一个控制栅8；其中，沟道区6呈长方体状，从水平方向上看，沟道区6的一侧与上4、下2两层金属硅化物源区相接，另一侧与上5、下3两层金属硅化物漏区连接；从垂直方向上看，沟道区6位于控制栅8和栅介质层7的下方；上层源区4和上层漏区5金属硅化物为同种材料，一般为低肖特基势垒(小于0.2eV)材料；下层源区2和下层漏区3金属硅化物为同种材料，一般为高肖特基势垒(大于0.2eV)材料，上下源漏之间金属硅化物材料不同。此外，上层金属硅化物的厚度小于下次硅化物的厚度，上层金属硅化物的厚度为3-6nm，下层金属硅化物的厚度为10-20nm。
所述源区和漏区金属硅化物为导电性良好的金属与衬底材料形成的化合物。
下面为本发明的具体实施例：
本发明所述MOS晶体管的制备方法，包括以下步骤：
(1)在半导体衬底1(如体Si)上生长栅介质层7，在栅介质层上淀积栅电极层8(如7为HfO2，8为TiN)，如图2；
(2)在栅介质层7和栅电极层8生长侧墙9(SiO2)，起掩蔽作用，如图3；
(3)对下层衬底进行金属离子(Co)注入，控制注入的能量、浓度以达到下层源、漏设计厚度(20nm)，退火，由于栅电极层的掩蔽作用能够自对准地形成下层金属硅化物(CoSi2)肖特基源2、漏3区，如图4；
(4)漂去自然氧化层，使源/漏区域露出衬底材料，在表面溅射上层金属(异于下层金属，如Er)，经过低温退火形成金属与半导体的化合物(ErSi1.7)，接着去除未反应的金属，由于栅电极层和侧墙层的掩蔽作用能够自对准地形成上层金属硅化物肖特基源4/漏5区，如图5；
(5)最后进入常规CMOS后道工序，包括淀积钝化层、开接触孔以及金属化等，即可制得所述的MOS晶体管，如图6。
Claims (11)
1.一种双层源/漏肖特基势垒结构的MOS晶体管，其特征是，包括一个半导体衬底(1)、一个沟道区(6)；一个下层金属硅化物源区(2)、一个下层金属硅化物漏区(3)；一个上层金属硅化物源区(4)、一个上层金属硅化物漏区(5)；一个栅介质层(7)和一个控制栅(8)；
其中，沟道区(6)呈长方体状，从水平方向上看，沟道区(6)的一侧与上(4)、下(2)两层金属硅化物源区相接，另一侧与上(5)、下(3)两层金属硅化物漏区连接；从垂直方向上看，沟道区(6)位于控制栅(8)和栅介质层(7)的下方；
上层源区(4)和上层漏区(5)金属硅化物为同种材料，为低肖特基势垒材料；下层源区(2)和下层漏区(3)金属硅化物为同种材料，为高肖特基势垒材料；上下源漏之间金属硅化物材料不同；上层金属硅化物的厚度小于下次硅化物的厚度。
2.如权利要求1所述的MOS晶体管，其特征是，所述的低肖特基势垒材料的肖特基势垒小于0.2eV，高肖特基势垒材料的肖特基势垒大于0.2eV。
3.如权利要求1所述的MOS晶体管，其特征是，所述的上层金属硅化物的厚度为3-6nm，下层金属硅化物的厚度为10-20nm。
4.如权利要求1所述的MOS晶体管，其特征是，所述源区和漏区金属硅化物为导电性良好的金属与衬底材料形成的化合物。
5.权利要求1所述MOS晶体管的制备方法，包括以下步骤：
(1)在半导体衬底上生长栅介质层，淀积栅电极层；
(2)在栅介质层和电极层生长侧墙；
(3)对衬底进行金属离子注入，控制注入的能量、浓度以达到下层源、漏设计厚度，退火，由于栅电极层的掩蔽作用能够自对准地形成下层金属硅化物肖特基源、漏区；
(4)漂去自然氧化层，使源/漏区域露出衬底材料，在表面溅射上层金属，经过低温退火形成金属与半导体的化合物，接着去除未反应的金属，由于栅电极层和侧墙层的掩蔽作用能够自对准地形成上层金属硅化物肖特基源/漏区；所述的上层金属异于步骤(3)中的下层金属；
(5)最后进入常规CMOS后道工序，包括淀积钝化层、开接触孔以及金属化，即可制得所述的MOS晶体管。
6.如权利要求5所述的制备方法，其特征是，所述步骤(1)中的半导体衬底材料选自Si、Ge、SiGe、GaAs或其他II-VI，III-V和IV-IV族的二元或三元化合物半导体、绝缘体上的硅或绝缘体上的锗。
7.如权利要求5所述的制备方法，其特征是，所述步骤(1)中的栅介质层材料选自二氧化硅、二氧化铪、氮化铪。
8.如权利要求5所述的制备方法，其特征是，所述步骤(1)中的生长栅介质层的方法为：常规热氧化、掺氮热氧化、化学气相淀积或物理气相淀积。
9.如权利要求5所述的制备方法，其特征是，所述步骤(1)中的栅电极层材料选自掺杂多晶硅、金属钴，镍以及其他金属或金属硅化物。
10.如权利要求5所述的制备方法，其特征是，所述步骤(2)中的侧墙层材料选自二氧化硅、二氧化铪或氮化铪。
11.如权利要求5所述的制备方法，其特征是，所述步骤(3)、(4)中的金属材料选自Pt、Er、Co、Ni以及其他可与衬底半导体材料通过退火形成化合物的金属，且上下层金属材料不同。
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| CN (1) | CN104241397A (zh) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106531622A (zh) * | 2016-12-29 | 2017-03-22 | 中国科学院微电子研究所 | 一种砷化镓基mosfet栅介质的制备方法 |
| CN106898552A (zh) * | 2017-03-06 | 2017-06-27 | 北京大学 | 一种锗基mos晶体管的制备方法 |
| CN110581175A (zh) * | 2019-07-26 | 2019-12-17 | 中国科学院微电子研究所 | 一种pmos晶体管、pmos晶体管的制备方法及电子设备 |
-
2014
- 2014-08-27 CN CN201410428648.9A patent/CN104241397A/zh active Pending
Non-Patent Citations (1)
| Title |
|---|
| 李定宇: "新型源漏结构MOSFET的设计和工艺制备研究", 《中国博士学位论文全文数据库》 * |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| CN110581175A (zh) * | 2019-07-26 | 2019-12-17 | 中国科学院微电子研究所 | 一种pmos晶体管、pmos晶体管的制备方法及电子设备 |
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